特開 2024-123498 グラフェン素子およびグラフェン素子の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024123498

(43)【公開日】2024-09-12

(54)【発明の名称】グラフェン素子およびグラフェン素子の製造方法

(51)【国際特許分類】

   H01L 29/417 20060101AFI20240905BHJP

   H01L 29/45 20060101ALI20240905BHJP

【ＦＩ】

H01L29/52

H01L29/54

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2023030960

(22)【出願日】2023-03-01

【国等の委託研究の成果に係る記載事項】（出願人による申告）平成３０年度、防衛装備庁、安全保障技術研究推進制度、産業技術力強化法第１７条の適用を受ける特許出願

(71)【出願人】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】100087480

【弁理士】

【氏名又は名称】片山 修平

(72)【発明者】

【氏名】阿曽 広之

(72)【発明者】

【氏名】林 賢二郎

(72)【発明者】

【氏名】近藤 大雄

【テーマコード（参考）】

4M104

【Ｆターム（参考）】

4M104AA01

4M104BB04

4M104BB13

4M104BB14

4M104BB36

4M104DD37

4M104DD43

4M104DD45

4M104DD63

4M104DD65

4M104DD68

4M104DD99

4M104FF02

4M104FF06

4M104FF13

4M104HH15

(57)【要約】

【課題】コンタクト抵抗を低減させること。
【解決手段】グラフェン素子は、基板と、前記基板上に設けられたグラフェン層と、前記グラフェン層の端部を覆い、前記基板上に設けられた密着膜と、前記密着膜上に設けられた導電膜と、を含む電極層と、を備え、前記導電膜は、前記密着膜上に設けられ、上面が前記グラフェン層の下面に接触し、前記密着膜より電気抵抗率の低い材料からなる第１導電膜と、前記第１導電膜上に設けられ、前記グラフェン層の上面と側面に接触し、前記密着膜より電気抵抗率の低い材料からなる第２導電膜と、を含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

基板と、
前記基板上に設けられたグラフェン層と、
前記グラフェン層の端部を覆い、前記基板上に設けられた密着膜と、前記密着膜上に設けられた導電膜と、を含む電極層と、を備え、
前記導電膜は、前記密着膜上に設けられ、上面が前記グラフェン層の下面に接触し、前記密着膜より電気抵抗率の低い材料からなる第１導電膜と、前記第１導電膜上に設けられ、前記グラフェン層の上面と側面に接触し、前記密着膜より電気抵抗率の低い材料からなる第２導電膜と、を含むグラフェン素子。

【請求項2】

前記第１導電膜と前記第２導電膜は同じ材料により形成される、請求項１に記載のグラフェン素子。

【請求項3】

前記密着膜はチタン膜であり、
前記第１導電膜および前記第２導電膜は金膜、パラジウム膜、白金膜、アルミニウム膜、ニッケル膜、または銅膜である、請求項１または２に記載のグラフェン素子。

【請求項4】

前記導電膜は、前記グラフェン層の前記上面と前記側面との間のエッジ部分および前記下面と前記側面とのエッジ部分に接触して覆う、請求項１または２に記載のグラフェン素子。

【請求項5】

前記グラフェン層は多層グラフェン層である、請求項４に記載のグラフェン素子。

【請求項6】

前記グラフェン層は、多層グラフェン層であり、前記側面が階段状となっている、請求項１または２に記載のグラフェン素子。

【請求項7】

基板上に、密着膜と、前記密着膜上に設けられ、前記密着膜より電気抵抗率の低い材料からなる第１導電膜と、を含む積層膜を形成する工程と、
グラフェン層の端部における下面が前記第１導電膜の上面に接触するように、前記基板上に前記グラフェン層を形成する工程と、
前記グラフェン層の前記端部における上面および側面に接触するように、前記第１導電膜上に前記密着膜より電気抵抗率の低い材料からなる第２導電膜を形成する工程と、を備えるグラフェン素子の製造方法。

【請求項8】

前記グラフェン層は、前記基板上に前記積層膜を覆うように前記グラフェン層を転写した後、前記グラフェン層をパターニングすることで形成される、請求項７に記載のグラフェン素子の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、グラフェン素子およびグラフェン素子の製造方法に関する。

【背景技術】

【0002】

グラフェン層の端部を覆って電極層が設けられたグラフェン素子が知られている。例えば、グラフェン層の端部における下面に接触してニッケル層が設けられ、上面と側面に接触して金層が設けられた構造が知られている（例えば特許文献１）。グラフェン層の端部における下面に接触して金層が設けられ、上面と側面に接触してチタン層と金層の積層膜が設けられた構造が知られている（例えば特許文献２）。また、カーボンナノチューブを用いたデバイスにおいて、カーボンナノチューブの端部を覆って金層からなる電極層が設けられた構造が知られている（例えば特許文献３－５）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１２－２２２３５８号公報

【特許文献2】国際公開第２０１１／０５８６５１号

【特許文献3】特開２００９－４４１３９号公報

【特許文献4】特開平６－２５２０５６号公報

【特許文献5】特開２０１８－１１７１１８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

基板上にグラフェン層を形成した後、グラフェン層の端部を覆って電極層を形成することでグラフェン素子を製造することがある。電極層は基板との密着のための密着膜を含む。このため、グラフェン層の上面および側面に密着膜が接触して形成される。密着膜に用いられる材料は電気抵抗率が高いため、グラフェン層と電極層との間のコンタクト抵抗が高くなってしまう。

【0005】

１つの側面では、コンタクト抵抗を低減させることを目的とする。

【課題を解決するための手段】

【0006】

１つの態様では、基板と、前記基板上に設けられたグラフェン層と、前記グラフェン層の端部を覆い、前記基板上に設けられた密着膜と、前記密着膜上に設けられた導電膜と、を含む電極層と、を備え、前記導電膜は、前記密着膜上に設けられ、上面が前記グラフェン層の下面に接触し、前記密着膜より電気抵抗率の低い材料からなる第１導電膜と、前記第１導電膜上に設けられ、前記グラフェン層の上面と側面に接触し、前記密着膜より電気抵抗率の低い材料からなる第２導電膜と、を含むグラフェン素子である。

【0007】

１つの態様では、基板上に、密着膜と、前記密着膜上に設けられ、前記密着膜より電気抵抗率の低い材料からなる第１導電膜と、を含む積層膜を形成する工程と、グラフェン層の端部における下面が前記第１導電膜の上面に接触するように、前記基板上に前記グラフェン層を形成する工程と、前記グラフェン層の前記端部における上面および側面に接触するように、前記第１導電膜上に前記密着膜より電気抵抗率の低い材料からなる第２導電膜を形成する工程と、を備えるグラフェン素子の製造方法である。

【発明の効果】

【0008】

１つの側面として、コンタクト抵抗を低減させることができる。

【図面の簡単な説明】

【0009】

【図1】図１（ａ）は、実施例１に係るグラフェン素子の平面図、図１（ｂ）は、図１（ａ）のＡ－Ａ間の断面図、図１（ｃ）は、図１（ａ）のＢ－Ｂ間およびＣ－Ｃ間の断面図である。

【図2】図２（ａ）から図２（ｃ）は、実施例１に係るグラフェン素子の製造方法を示す平面図（その１）である。

【図3】図３（ａ）から図３（ｃ）は、実施例１に係るグラフェン素子の製造方法を示す平面図（その２）である。

【図4】図４（ａ）から図４（ｃ）は、実施例１に係るグラフェン素子の製造方法を示す断面図（その１）である。

【図5】図５（ａ）から図５（ｃ）は、実施例１に係るグラフェン素子の製造方法を示す断面図（その２）である。

【図6】図６（ａ）から図６（ｄ）は、基板上へのグラフェン層の転写について示す断面図である。

【図7】図７（ａ）は、比較例に係るグラフェン素子の平面図、図７（ｂ）は、図７（ａ）のＡ－Ａ間の断面図、図７（ｃ）は、図７（ａ）のＢ－Ｂ間およびＣ－Ｃ間の断面図である。

【図8】図８（ａ）から図８（ｃ）は、比較例に係るグラフェン素子の製造方法を示す平面図（その１）である。

【図9】図９（ａ）および図９（ｂ）は、比較例に係るグラフェン素子の製造方法を示す平面図（その２）である。

【図10】図１０（ａ）から図１０（ｃ）は、比較例に係るグラフェン素子の製造方法を示す断面図（その１）である。

【図11】図１１（ａ）および図１１（ｂ）は、比較例に係るグラフェン素子の製造方法を示す断面図（その２）である。

【図12】図１２は、実施例２に係るグラフェン素子の断面図である。

【発明を実施するための形態】

【0010】

以下、図面を参照して、本発明の実施例について説明する。

【実施例0011】

図１（ａ）は、実施例１に係るグラフェン素子の平面図、図１（ｂ）は、図１（ａ）のＡ－Ａ間の断面図、図１（ｃ）は、図１（ａ）のＢ－Ｂ間およびＣ－Ｃ間の断面図である。基板１０の上面に平行で互いに直交する方向をＸ軸方向、Ｙ軸方向とし、基板１０の厚さ方向をＺ軸方向とする。図１（ａ）から図１（ｃ）のように、実施例１に係るグラフェン素子１００は、グラフェン電界効果トランジスタであり、例えば光センサまたはガスセンサである。グラフェン素子１００は、基板１０上に絶縁膜１２を介してグラフェン層１４が設けられている。グラフェン層１４は、例えば２層以上のグラフェンを含む多層グラフェン層である。なお、グラフェン層１４は、１層のグラフェンからなる単層グラフェン層である場合でもよい。

【0012】

基板１０は、例えばシリコン（Ｓｉ）基板である。絶縁膜１２は、例えば酸化シリコン（ＳｉＯ_２）膜または窒化アルミニウム（ＡｌＮ）膜である。絶縁膜１２は、基板１０がシリコン基板である場合、シリコン基板の熱酸化膜であってもよい。絶縁膜１２の厚さは、例えば２０ｎｍ～１５０ｎｍである。グラフェン層１４の長さおよび幅は例えば１μｍ～５０μｍであり、厚さは数ｎｍ～数百ｎｍである。

【0013】

グラフェン層１４の端部１５を覆ってソース電極層１６およびドレイン電極層１８が設けられている。ソース電極層１６およびドレイン電極層１８は、密着膜２０と、密着膜２０上に設けられた導電膜２２と、を含む。導電膜２２は、第１導電膜２２ａと、第１導電膜２２ａ上に設けられた第２導電膜２２ｂと、を含む。

【0014】

密着膜２０は、基板１０とソース電極層１６およびドレイン電極層１８との間の密着のために設けられている。密着膜２０は、例えばチタン（Ｔｉ）膜またはクロム（Ｃｒ）膜である。密着膜２０の厚さは、例えば５ｎｍ～２０ｎｍである。

【0015】

第１導電膜２２ａは、密着膜２０に接合され、上面にグラフェン層１４の下面３２が接触している。第１導電膜２２ａは、密着膜２０より電気抵抗率の低い材料により形成されている。第１導電膜２２ａは、例えば金（Ａｕ）膜、パラジウム（Ｐｄ）膜、白金（Ｐｔ）膜、アルミニウム（Ａｌ）膜、ニッケル（Ｎｉ）膜、または銅（Ｃｕ）膜である。第１導電膜２２ａの厚さは例えば２５０ｎｍ～３５０ｎｍである。

【0016】

第２導電膜２２ｂは、グラフェン層１４の上面３０と側面３４と端面３６に接触して、第１導電膜２２ａに接合している。第２導電膜２２ｂは、密着膜２０より電気抵抗率の低い材料により形成されている。第２導電膜２２ｂは、例えばＡｕ膜、Ｐｄ膜、Ｐｔ膜、Ａｌ膜、Ｎｉ膜、またはＣｕ膜である。第２導電膜２２ｂは、例えば第１導電膜２２ａと同じ材料により形成されている。なお、第１導電膜２２ａと第２導電膜２２ｂは異なる材料により形成されていてもよい。第２導電膜２２ｂの厚さは例えば１００ｎｍ～２００ｎｍである。

【0017】

グラフェン層１４の上面３０と側面３４との間のエッジ部分４０および下面３２と側面３４との間のエッジ部分４１は、導電膜２２に接触されて覆われている。また、グラフェン層１４の上面３０と端面３６との間のエッジ部分４２および下面３２と端面３６との間のエッジ部分４３も、導電膜２２に接触されて覆われている。

【0018】

グラフェン層１４においてソース電極層１６とドレイン電極層１８の間に位置する部分は、例えば絶縁膜１２に接触している。したがって、グラフェン層１４は、断面視においてＵ字状の形状をしている。

【0019】

基板１０の下面にゲート電極層２４が設けられている。ゲート電極層２４は、密着膜２６と導電膜２８を含む。密着膜２６は、例えばＴｉ膜またはＣｒ膜であり、厚さが５ｎｍ～２０ｎｍである。導電膜２８は、例えばＡｕ膜、Ｐｄ膜、Ｐｔ膜、Ａｌ膜、Ｎｉ膜、またはＣｕ膜であり、厚さが５０ｎｍ～１００ｎｍである。

【0020】

［製造方法］
図２（ａ）から図３（ｃ）は、実施例１に係るグラフェン素子の製造方法を示す平面図である。図４（ａ）から図５（ｃ）は、実施例１に係るグラフェン素子の製造方法を示す断面図である。図４（ａ）から図５（ｃ）は、図１（ａ）のＡ－Ａ間に相当する箇所の断面を示している。

【0021】

図２（ａ）および図４（ａ）のように、基板１０上に、絶縁膜１２を介して、密着膜２０と密着膜２０上に設けられた第１導電膜２２ａとを含む積層膜５０を形成する。密着膜２０および第１導電膜２２ａは、例えばスパッタリング法およびエッチング法を用いて形成する。

【0022】

図２（ｂ）および図４（ｂ）のように、基板１０上に積層膜５０を覆うようにグラフェン層１４を形成する。グラフェン層１４は、例えば転写法を用いて基板１０上に形成する。

【0023】

ここで、基板１０上へのグラフェン層１４の転写について説明する。図６（ａ）から図６（ｄ）は、基板１０上へのグラフェン層１４の転写について示す断面図である。図６（ａ）のように、基板７０上に、例えばスパッタリング法を用いて金属膜７２を形成する。金属膜７２の厚さは、例えば１ｎｍ～１ｍｍ程度である。基板７０は、例えば酸化膜付きＳｉ基板またはサファイア基板である。金属膜７２は、グラフェンの触媒となる金属により形成され、例えば銅膜、鉄膜、ニッケル膜、またはコバルト膜である。金属膜７２上にグラフェン層１４を形成する。グラフェン層１４は、例えば熱ＣＶＤ（Chemical Vapor Deposition）法、プラズマＣＶＤ法、またはＭＢＥ（Molecular Beam Epitaxy）法により金属膜７２上に成長される。熱ＣＶＤ法では、例えば、原料ガスとしてメタンガスを用い、希釈ガスとして水素およびアルゴンを用いる。グラフェン層１４を成長した後、窒素雰囲気中に基板７０を載置して脱気処理を行ってもよい。次いで、グラフェン層１４の上面にポリマー膜７４を塗布する。

【0024】

図６（ｂ）のように、容器８０に入ったエッチング液８２に基板７０を浸して、金属膜７２をエッチング液８２に溶かす。これにより、基板７０とグラフェン層１４が分離し、基板７０はエッチング液８２の下に沈み、グラフェン層１４はエッチング液８２の表面に浮く。グラフェン層１４の上面にポリマー膜７４が設けられているため、グラフェン層１４を金属膜７２から分離させても、グラフェン層１４が散開することが抑制される。

【0025】

図６（ｃ）のように、エッチング液８２の表面に浮いたグラフェン層１４を別の基板（不図示）で掬った後、グラフェン層１４を洗浄し、最終的に容器８４に入った純水８６の表面にグラフェン層１４が浮いた状態とする。

【0026】

図６（ｄ）のように、純水８６の表面に浮いたグラフェン層１４を基板１０で掬う。これにより、図２（ｂ）および図４（ｂ）のように、基板１０上に積層膜５０を覆うグラフェン層１４が転写される。その後、グラフェン層１４の上面に設けられたポリマー膜７４をウエットエッチングにより除去する。

【0027】

図２（ｃ）および図４（ｃ）のように、グラフェン層１４上にマスク層５２を形成する。マスク層５２は、例えばレジストにより形成される。

【0028】

図３（ａ）および図５（ａ）のように、マスク層５２をマスクとして用いてグラフェン層１４をエッチングして、グラフェン層１４をパターニングする。グラフェン層１４のエッチングは例えばドライエッチングを用いる。その後、マスク層５２を除去する。これにより、端部１５が積層膜５０上に位置するグラフェン層１４が得られる。グラフェン層１４の端部１５における下面３２は第１導電膜２２ａの上面に接触して形成される。

【0029】

図３（ｂ）および図５（ｂ）のように、積層膜５０上に開口を有するマスク層５４を形成する。

【0030】

図３（ｃ）および図５（ｃ）のように、例えば蒸着法およびリフトオフ法を用いて、第１導電膜２２ａ上に第２導電膜２２ｂを形成する。第２導電膜２２ｂはグラフェン層１４の端部１５を間に挟んで第１導電膜２２ａの上面に接合される。第１導電膜２２ａと第２導電膜２２ｂとにより導電膜２２が形成される。第２導電膜２２ｂは、グラフェン層１４の端部１５における上面３０と側面３４と端面３６に接触して形成される。密着膜２０と導電膜２２とによりソース電極層１６およびドレイン電極層１８が形成される。その後、基板１０の下面にゲート電極層２４を形成する。

【0031】

［比較例］
図７（ａ）は、比較例に係るグラフェン素子の平面図、図７（ｂ）は、図７（ａ）のＡ－Ａ間の断面図、図７（ｃ）は、図７（ａ）のＢ－Ｂ間およびＣ－Ｃ間の断面図である。図７（ａ）から図７（ｃ）のように、比較例に係るグラフェン素子５００は、グラフェン層１４の下面３２の全体が絶縁膜１２に接触している。グラフェン層１４の端部１５を覆うソース電極層１６およびドレイン電極層１８は、密着膜２０がグラフェン層１４の上面３０と側面３４と端面３６に接触している。すなわち、グラフェン層１４と導電膜２２との間に密着膜２０が介在している。

【0032】

図８（ａ）から図９（ｂ）は、比較例に係るグラフェン素子の製造方法を示す平面図である。図１０（ａ）から図１１（ｂ）は、比較例に係るグラフェン素子の製造方法を示す断面図である。図１０（ａ）から図１１（ｂ）は、図７（ａ）のＡ－Ａ間に相当する箇所の断面を示している。

【0033】

図８（ａ）および図１０（ａ）のように、基板１０上に絶縁膜１２を介してグラフェン層１４を形成する。グラフェン層１４は、例えば図６（ａ）から図６（ｄ）に示した転写法によって基板１０上に形成する。

【0034】

図８（ｂ）および図１０（ｂ）のように、グラフェン層１４上にマスク層５６を形成する。マスク層５６は、例えばレジストにより形成される。

【0035】

図８（ｃ）および図１０（ｃ）のように、マスク層５６をマスクとして用いてグラフェン層１４をエッチングして、グラフェン層１４をパターニングする。その後、マスク層５６を除去する。

【0036】

図９（ａ）および図１１（ａ）のように、グラフェン層１４の端部１５に開口を有するマスク層５８を基板１０上に形成する。

【0037】

図９（ｂ）および図１１（ｂ）のように、例えば蒸着法およびリフトオフ法を用いて、グラフェン層１４の端部１５を覆うように、密着膜２０と導電膜２２を含むソース電極層１６およびドレイン電極層１８を形成する。ソース電極層１６およびドレイン電極層１８は、密着膜２０がグラフェン層１４の端部１５における上面３０と側面３４と端面３６に接触して形成される。その後、基板１０の下面にゲート電極層２４を形成する。

【0038】

［実験］
実施例１および比較例に係るグラフェン素子を作製し、電気特性を評価する実験を行った。実験は次の方法により行った。ソース電極層１６とドレイン電極層１８にプローブ針を当ててドレイン電極層１８に１０ｍＶの電流を流す。ゲート電極層２４に－４０Ｖ～＋４０Ｖの間を５００ｍＶのステップで振った電圧を印加する。これにより、コンタクト抵抗および移動度を測定した。

【0039】

作製したグラフェン素子は以下である。
実施例１
基板１０：Ｓｉ基板
絶縁膜１２：厚さが９０ｎｍのＳｉＯ_２膜
グラフェン層１４：多層グラフェン層
密着膜２０：厚さが１０ｎｍのＴｉ膜
第１導電膜２２ａ：厚さが３００ｎｍのＡｕ膜
第２導電膜２２ｂ：厚さが１５０ｎｍのＡｕ膜
密着膜２６：厚さが５ｎｍのＴｉ膜
導電膜２８：厚さが５０ｎｍのＡｕ膜
比較例
基板１０：Ｓｉ基板
絶縁膜１２：厚さが９０ｎｍのＳｉＯ_２膜
グラフェン層１４：多層グラフェン層
密着膜２０：厚さが５ｎｍのＴｉ膜
導電膜２２：厚さが５０ｎｍのＡｕ膜
密着膜２６：厚さが５ｎｍのＴｉ膜
導電膜２８：厚さが５０ｎｍのＡｕ膜

【0040】

表１は、電気特性の評価結果である。

【表1】

表１のように、実施例１は、比較例に比べて、コンタクト抵抗が小さく、移動度が大きい結果であった。比較例において、コンタクト抵抗が大きくなったのは、グラフェン層１４と導電膜２２との間に密着膜２０が介在しているためと考えられる。すなわち、密着膜２０として用いたＴｉは、電気抵抗率が４．２×１０^－７Ω・ｍ程度と高い。このような電気抵抗率の高いＴｉからなる密着膜２０がグラフェン層１４と導電膜２２との間に介在しているため、コンタクト抵抗が大きくなったと考えられる。一方、実施例１では、グラフェン層１４の下面３２に第１導電膜２２ａが接触し、上面３０と側面３４と端面３６に第２導電膜２２ｂが接触している。第１導電膜２２ａおよび第２導電膜２２ｂとして用いたＡｕは、電気抵抗率が２．３５×１０^－８Ω・ｍと低い。このため、実施例１では、コンタクト抵抗が小さくなったと考えられる。

【0041】

また、比較例では、ソース電極層１６およびドレイン電極層１８は、グラフェン層１４の上面３０と側面３４との間にエッジ部分を覆っているが、下面３２と側面３４との間のエッジ部分は覆っていない。これに対し、実施例１では、ソース電極層１６およびドレイン電極層１８は、グラフェン層１４の上面３０と側面３４の間のエッジ部分４０と、下面３２と側面３４の間のエッジ部分４１と、の両方を覆っている。グラフェン層１４を流れる電流は、エッジ部分４０、４１に集中して流れることが知られている。このため、ソース電極層１６およびドレイン電極層１８がエッジ部分４０、４１を覆って設けられた実施例１は、比較例に比べて、移動度が大きくなったと考えられる。

【0042】

なお、上記実験では、密着膜２０にＴｉ膜を用いたが、Ｃｒ膜を用いることもできる。Ｃｒの電気抵抗率は１．２９×１０^－７Ω・ｍと高いことから、比較例の密着膜２０にＣｒ膜を用いた場合、コンタクト抵抗が大きくなってしまう。また、上記実験では、第１導電膜２２ａおよび第２導電膜２２ｂにＡｕ膜を用いたが、Ｐｄ膜、Ｐｔ膜、Ａｌ膜、Ｎｉ膜、またはＣｕ膜を用いることもできる。Ｐｄの電気抵抗率は１．１×１０^－７Ω・ｍ、Ｐｔの電気抵抗率は１．１×１０^－７Ω・ｍ、Ａｌの電気抵抗率は３．６×１０^－８Ω・ｍ、Ｎｉの電気抵抗率は６．８×１０^－８Ω・ｍ、Ｃｕの電気抵抗率は１．６×１０^－８Ω・ｍと低い。このため、実施例１において、第１導電膜２２ａおよび第２導電膜２２ｂにＰｄ膜、Ｐｔ膜、Ａｌ膜、Ｎｉ膜、またはＣｕ膜を用いた場合でも、コンタクト抵抗が小さくなる。

【0043】

実施例１によれば、図１（ａ）から図１（ｃ）のように、ソース電極層１６およびドレイン電極層１８は、基板１０上に設けられた密着膜２０と、密着膜２０上に設けられた導電膜２２と、を含む。導電膜２２は、第１導電膜２２ａと第２導電膜２２ｂを含む。第１導電膜２２ａは、密着膜２０上に設けられ、上面がグラフェン層１４の下面３２に接触し、密着膜２０より電気抵抗率の低い材料により形成されている。第２導電膜２２ｂは、第１導電膜２２ａ上に設けられ、グラフェン層１４の上面３０と側面３４に接触し、密着膜２０より電気抵抗率の低い材料により形成されている。このように、グラフェン層１４の下面３２に電気抵抗率の低い第１導電膜２２ａが接触し、上面３０と側面３４に電気抵抗率の低い第２導電膜２２ｂが接触することで、コンタクト抵抗を低減させることができる。

【0044】

また、実施例１の製造方法によれば、図２（ａ）および図４（ａ）のように、基板１０上に、密着膜２０と、密着膜２０上に設けられ、密着膜２０より電気抵抗率の低い材料からなる第１導電膜２２ａと、を含む積層膜５０を形成する。図３（ａ）および図５（ａ）のように、グラフェン層１４の端部１５における下面３２が第１導電膜２２ａの上面に接触するように、基板１０上にグラフェン層１４を形成する。図３（ｃ）および図５（ｃ）のように、グラフェン層１４の端部１５における上面３０および側面３４に接触するように、第１導電膜２２ａ上に密着膜２０より電気抵抗率の低い材料からなる第２導電膜２２ｂを形成する。これにより、グラフェン層１４の下面３２に電気抵抗率の低い第１導電膜２２ａが接触し、上面３０と側面３４に電気抵抗率の低い第２導電膜２２ｂが接触するため、コンタクト抵抗を低減させることができる。

【0045】

また、実施例１では、第１導電膜２２ａと第２導電膜２２ｂは同じ材料により形成される。これにより、グラフェン層１４の端部１５を挟んで第１導電膜２２ａと第２導電膜２２ｂが強固に接合するようになる。

【0046】

また、実施例１の製造方法では、図２（ｂ）、図４（ｂ）、および図６（ａ）から図６（ｄ）のように、基板１０上に積層膜５０を覆うようにグラフェン層１４を転写する。その後、図３（ａ）および図５（ａ）のように、グラフェン層１４をパターニングすることで、グラフェン層１４の端部１５における下面３２が第１導電膜２２ａの上面に接触するグラフェン層１４を形成する。このような製造方法によれば、グラフェン層１４の端部１５を覆い、グラフェン層１４の下面３２に接触する第１導電膜２２ａと、上面３０と側面３４に接触する第２導電膜２２ｂと、を含むソース電極層１６およびドレイン電極層１８を容易に形成することができる。

【0047】

また、実施例１では、図１（ｃ）のように、導電膜２２は、グラフェン層１４の上面３０と側面３４との間のエッジ部分４０および下面３２と側面３４との間のエッジ部分４１に接触して覆っている。グラフェン層１４を流れる電流は、エッジ部分４０、４１に集中して流れることが知られている。このため、エッジ部分４０、４１に接触して覆う導電膜２２が設けられることで、電流電圧特性を向上させることができる。特に、グラフェン層１４が多層グラフェン層である場合に、エッジ部分４０、４１の電流密度が高くなる。したがって、グラフェン層１４が多層グラフェン層である場合に、電流電圧特性の向上効果が大きくなる。

【0048】

また、実施例１では、密着膜２０はＴｉ膜である。第１導電膜２２ａおよび第２導電膜２２ｂは、Ａｕ膜、Ｐｄ膜、Ｐｔ膜、Ａｌ膜、Ｎｉ膜、またはＣｕ膜である。Ｔｉは電気抵抗率の高い材料である。このため、密着膜２０がＴｉ膜である場合に、Ａｕ膜、Ｐｄ膜、Ｐｔ膜、Ａｌ膜、Ｎｉ膜、またはＣｕ膜である第１導電膜２２ａおよび第２導電膜２２ｂをグラフェン層１４に接触させることで、コンタクト抵抗を低減させる効果が大きい。

【実施例0049】

図１２は、実施例２に係るグラフェン素子の断面図である。図１２のように、実施例２に係るグラフェン素子２００では、グラフェン層１４ａは、多層グラフェン層であって、側面３４が階段状となっている。例えば、グラフェン層１４ａは、Ｙ軸方向（側面３４が対向する方向）において長さが異なるグラフェンが積層されることで形成される。すなわち、図１２において、階段状の各層が１層のグラフェンとなっている。なお、階段状の層の少なくとも１つが複数のグラフェンが積層されている場合でもよい。その他の構成は実施例１と同じであるため説明を省略する。

【0050】

実施例２によれば、グラフェン層１４ａは、多層グラフェン層であって、側面３４が階段状となっている。これにより、第２導電膜２２ｂはグラフェン層１４の階段状の側面３４に接触するため、グラフェン層１４ａと第２導電膜２２ｂの接触面積が大きくなる。よって、コンタクト抵抗を低減することができる。

【0051】

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。