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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024123571
(43)【公開日】2024-09-12
(54)【発明の名称】半導体装置及びその製造方法
(51)【国際特許分類】
H01L 21/768 20060101AFI20240905BHJP
H10B 41/27 20230101ALI20240905BHJP
H10B 43/27 20230101ALI20240905BHJP
H01L 21/336 20060101ALI20240905BHJP
【ＦＩ】
H01L21/90 M
H10B41/27
H10B43/27
H01L29/78 371
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2023031106
(22)【出願日】2023-03-01
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110000408
【氏名又は名称】弁理士法人高橋・林アンドパートナーズ
(72)【発明者】
【氏名】金澤 力斗
【テーマコード（参考）】
5F033
5F083
5F101
【Ｆターム（参考）】
5F033JJ11
5F033JJ12
5F033JJ18
5F033JJ32
5F033JJ34
5F033KK11
5F033KK12
5F033KK18
5F033KK32
5F033KK34
5F033MM12
5F033MM13
5F033NN06
5F033NN07
5F033PP15
5F033PP27
5F033QQ13
5F033QQ16
5F033QQ48
5F033RR04
5F033RR05
5F033RR06
5F033SS11
5F033VV16
5F033XX00
5F083EP02
5F083EP18
5F083EP42
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA24
5F083JA04
5F083JA37
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083PR03
5F083PR04
5F083PR21
5F101BA01
5F101BA45
5F101BB02
5F101BC02
5F101BD16
5F101BD30
5F101BD34
5F101BE07
5F101BH02
5F101BH13
(57)【要約】
【課題】半導体装置の信頼性を向上する。
【解決手段】一実施形態にかかる半導体装置は、第１面を有する第１絶縁膜と、第１絶縁膜の内部に配置され、第１方向に延びる線状の第１金属層と、第１金属層と第１絶縁膜との間に第１面と離隔して配置され、第１金属層および第１絶縁膜と接する第２金属層と、をそれぞれ含む複数の配線と、第１金属層の上部に接して配置される第１部分と、第１部分と接続され、隣り合う複数の配線どうしの間に配置される第１絶縁膜の第１面に接して配置される第２部分と、を含む第２絶縁膜と、を備える。
【選択図】 図１
【解決手段】一実施形態にかかる半導体装置は、第１面を有する第１絶縁膜と、第１絶縁膜の内部に配置され、第１方向に延びる線状の第１金属層と、第１金属層と第１絶縁膜との間に第１面と離隔して配置され、第１金属層および第１絶縁膜と接する第２金属層と、をそれぞれ含む複数の配線と、第１金属層の上部に接して配置される第１部分と、第１部分と接続され、隣り合う複数の配線どうしの間に配置される第１絶縁膜の第１面に接して配置される第２部分と、を含む第２絶縁膜と、を備える。
【選択図】 図１
【特許請求の範囲】
【請求項1】
第１面を有する第１絶縁膜と、
前記第１絶縁膜の内部に配置され、第１方向に延びる線状の第１金属層と、前記第１金属層と前記第１絶縁膜との間に前記第１面と離隔して配置され、前記第１金属層および前記第１絶縁膜と接する第２金属層と、をそれぞれ含む複数の配線と、
前記第１金属層の上部に接して配置される第１部分と、前記第１部分と接続され、隣り合う前記複数の配線どうしの間に配置される前記第１絶縁膜の前記第１面に接して配置される第２部分と、を含む第２絶縁膜と、を備える半導体装置。
前記第１絶縁膜の内部に配置され、第１方向に延びる線状の第１金属層と、前記第１金属層と前記第１絶縁膜との間に前記第１面と離隔して配置され、前記第１金属層および前記第１絶縁膜と接する第２金属層と、をそれぞれ含む複数の配線と、
前記第１金属層の上部に接して配置される第１部分と、前記第１部分と接続され、隣り合う前記複数の配線どうしの間に配置される前記第１絶縁膜の前記第１面に接して配置される第２部分と、を含む第２絶縁膜と、を備える半導体装置。
【請求項2】
前記第２絶縁膜は、前記第１部分と接続され、前記第１絶縁膜と前記第１金属層との間に配置される第３部分をさらに含む、請求項１に記載の半導体装置。
【請求項3】
前記第１金属層は前記第１面と離隔している、請求項１に記載の半導体装置。
【請求項4】
前記第２絶縁膜は、前記第１部分と接続され、前記第１金属層と前記第１面の間に配置される第４部分をさらに含む、請求項３に記載の半導体装置。
【請求項5】
前記第２絶縁膜は、前記第１部分と接続され、前記第１絶縁膜と前記第１金属層との間に配置される第３部分をさらに含む、請求項４に記載の半導体装置。
【請求項6】
前記第２絶縁膜を貫通し、少なくとも１つの前記複数の配線の前記第１金属層接続する第３金属層をさらに含む、請求項１に記載の半導体装置。
【請求項7】
前記第１金属層は銅を含み、
前記第１絶縁膜はシリコンおよび酸素を含み、
前記第２絶縁膜はシリコンおよび窒素を含む、請求項１に記載の半導体装置。
前記第１絶縁膜はシリコンおよび酸素を含み、
前記第２絶縁膜はシリコンおよび窒素を含む、請求項１に記載の半導体装置。
【請求項8】
第１絶縁膜の第１面に凹部を形成し、前記第１面および前記凹部に第２金属層を形成し、
前記凹部に銅を含む第１金属層を形成し、
前記第１面および前記凹部の一部の前記第２金属層を除去し、
前記第１面および前記凹部に第２絶縁膜を形成すること、を含む半導体装置の製造方法。
前記凹部に銅を含む第１金属層を形成し、
前記第１面および前記凹部の一部の前記第２金属層を除去し、
前記第１面および前記凹部に第２絶縁膜を形成すること、を含む半導体装置の製造方法。
【請求項9】
前記第２金属層を除去するとともに、前記第１金属層の一部を除去すること、をさらに含む請求項８に記載の半導体装置の製造方法。
【請求項10】
前記第２絶縁膜を形成する前に、前記第１絶縁膜と前記第１金属層の間の一部の前記第２金属層を除去すること、をさらに含む請求項９に記載の半導体装置の製造方法。
【請求項11】
前記第１面の前記第２絶縁膜を除去し、
前記凹部の前記第２絶縁膜の一部を除去するとともに、前記第１金属層の一部を除去し、
前記第１面および前記凹部に第２絶縁膜を形成すること、をさらに含む請求項８に記載の半導体装置の製造方法。
前記凹部の前記第２絶縁膜の一部を除去するとともに、前記第１金属層の一部を除去し、
前記第１面および前記凹部に第２絶縁膜を形成すること、をさらに含む請求項８に記載の半導体装置の製造方法。
【請求項12】
前記第１面の前記第２絶縁膜を貫通し、少なくとも１つの前記複数の配線の前記第１金属層の一部を露出する貫通孔を形成し、
前記貫通孔に前記第１金属層と接続する第３金属層を形成すること、をさらに含む請求項８に記載の半導体装置の製造方法。
前記貫通孔に前記第１金属層と接続する第３金属層を形成すること、をさらに含む請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は半導体装置及びその製造方法に関する。
【背景技術】
【0002】
電子機器の高速化および小型化に伴い、電子機器を構成する半導体装置に関しても、高速化および高密度化の技術開発が進められている。半導体装置の高速インターフェースに対応するため、より電気抵抗の小さい銅（Ｃｕ）での配線化が検討されている。しかしながら、Ｃｕ原子は拡散係数が大きいため、Ｃｕ配線構造はＣｕ原子の拡散によって配線間に電荷トラップサイトまたは欠陥サイトが形成され、配線間に電流がリークすることが懸念される。このため、Ｃｕ配線の周囲にはＣｕの拡散を抑制するバリア膜が配置される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第７４９８６７７号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体装置の絶縁耐圧を向上する。
【課題を解決するための手段】
【0005】
一実施形態にかかる半導体装置は、半導体装置は、第１面を有する第１絶縁膜と、第１絶縁膜の内部に配置され、第１方向に延びる線状の第１金属層と、第１金属層と第１絶縁膜との間に第１面と離隔して配置され、第１金属層および第１絶縁膜と接する第２金属層と、をそれぞれ含む複数の配線と、第１金属層の上部に接して配置される第１部分と、第１部分と接続され、隣り合う複数の配線どうしの間に配置される第１絶縁膜の第１面に接して配置される第２部分と、を含む第２絶縁膜と、を備える。
【図面の簡単な説明】
【0006】
【図1】本開示の一実施形態にかかる半導体装置を説明する断面図である。
【図2A】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。
【図2B】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。
【図2C】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。
【図3】本開示の一実施形態にかかる半導体装置を説明する断面図である。
【図4A】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。
【図4B】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。
【図4C】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。
【図5A】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。
【図5B】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。
【図5C】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。
【図6】本開示の一実施形態にかかる半導体装置を説明する断面図である。
【図7A】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。
【図7B】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。
【図7C】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。
【図8A】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。
【図8B】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。
【図8C】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。
【図8D】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。
【図9】本開示の一実施形態にかかる半導体装置を説明する断面図である。
【図10】本開示の一実施形態にかかる半導体装置を説明する断面図である。
【発明を実施するための形態】
【0007】
以下、本実施形態にかかる半導体装置及びその製造方法について図面を参照して具体的に説明する。以下の説明において、略同一の機能及び構成を有する要素について、同一符号又は同一符号の後にアルファベットが追加された符号が付されており、必要な場合にのみ重複して説明する。以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示する。実施形態は、発明の要旨を逸脱しない範囲において種々の変更を加えることができる。これら実施形態やその変形例は、特
許請求の範囲に記載された発明とその均等の範囲に含まれる。
許請求の範囲に記載された発明とその均等の範囲に含まれる。
【0008】
図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図面において、既出の図面に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
【0009】
本明細書において「αはＡ、Ｂ又はＣ」を含む、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
【0010】
以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。
【0011】
【0012】
図１に示すように配線構造体１０は、第１絶縁膜２０と、複数の配線３０と、第２絶縁膜４０と、を備える。第１絶縁膜２０は、第２絶縁膜４０と接する第１面２０ａと、第１面２０ａに開口を有する複数の凹部２０ｂと、を含む。第１絶縁膜２０は、シリコンおよび酸素を含むシリコン酸化膜であってもよく、例えば、テトラエトキシシラン（ＴＥＯＳ）であってもよい。
【0013】
第１絶縁膜２０の複数の凹部２０ｂのそれぞれには配線３０が配置される。配線３０は、第１絶縁膜２０の複数の凹部２０ｂの内部に配置される。配線３０は、第１導電体３２と、第１バリア膜３４とを含む。第１バリア膜３４は、凹部２０ｂに第１絶縁膜２０と接して配置される。第１バリア膜３４は、凹部２０ｂの底面および内側面の一部に連続して配置され、第１面２０ａと離隔している。すなわち、第１バリア膜３４は、凹部２０ｂの内側面の上部には配置されない。第１バリア膜３４の上端部と第１面２０ａとの距離は、第１バリア膜３４の膜厚以上であればよい。第１バリア膜３４の上端部と第１面２０ａとの距離は、例えば、６ｎｍ以上であることが好ましい。第１バリア膜３４の膜厚は、６ｎｍ以上であることが好ましい。第１バリア膜３４は、窒素およびタングステン、またはチタンを含む導電性バリアメタルであってもよく、例えば、窒化タンタル（ＴａＮ）またはチタン（Ｔｉ）などであってもよい。
【0014】
第１導電体３２は、凹部２０ｂに第１バリア膜３４と接して配置される。本実施形態において、第１導電体３２は、第１面２０ａに露出する。第１導電体３２は、底面および側面の一部において第１バリア膜３４と接する。第１導電体３２は、上面（第１面２０ａ）および側面の上部において第２絶縁膜４０と接する。第１導電体３２は、第１バリア膜３４および第２絶縁膜４０で覆われる。第１導電体３２が第１バリア膜３４および第２絶縁膜４０で覆われることによって、第１導電体３２に含有されている成分が、隣接する膜に拡散することを抑制することができる。第１導電体３２は、第１絶縁膜２０と接触しないことが好ましい。第１導電体３２は、銅を含んでもよく、例えば、銅または銅合金であってもよい。
【0015】
第２絶縁膜４０は、第１面２０ａおよび凹部２０ｂの内側面の上部に配置される。第２絶縁膜４０は、第１面２０ａにおいて第１導電体３２の上部に接して配置される（第１部分）。第２絶縁膜４０はさらに、第１面２０ａにおいて隣り合う複数の配線３０どうしの間に配置される第１絶縁膜２０の第１面２０ａに接して配置される（第２部分）。第２絶縁膜４０は、凹部２０ｂの内側面の上部において第１バリア膜３４の上端部と接する。第２絶縁膜４０は、第１バリア膜３４と第１面２０ａの間に配置され、第１導電体３２と第１絶縁膜２０の間を充填する（第３部分）。第２絶縁膜４０は、連続する。すなわち、第１部分、第２部分、および第３部分は接続している。第２絶縁膜４０は、銅の拡散を防止できる絶縁性バリア膜であればよく、例えば、シリコンおよび窒素を含む窒化シリコン（ＳｉＮ）又は炭窒化シリコン（ＳｉＣＮ）などであってもよい。
【0016】
複数の配線３０は、上面視でラインアンドスペース状に配置されてもよく、第１面２０ａにおける凹部２０ｂ内の第２絶縁膜４０を含むスペースの幅（複数の第１導電体３２間の距離）は、例えば、６５ｎｍ以上であってもよい。
【0017】
本実施形態に係る配線構造体１０は、第１バリア膜３４が第１絶縁膜２０の第１面２０ａと離隔し、第２絶縁膜４０が第１導電体３２と第１絶縁膜２０の間に配置されることで、第１面２０ａにおける複数の配線３０の間の距離を拡大することができる。このような構成を有することで、配線構造体１０は、第１絶縁膜２０と第２絶縁膜４０の界面に形成される電荷トラップサイトまたは欠陥サイトによるリーク電流を抑制することができ、絶縁耐圧を向上することができる。これによって本実施形態に係る半導体装置の配線信頼性を向上することができる。
【0018】
配線構造体１０はさらに、第３絶縁膜５０と、層間接続体６０と、を備える。第３絶縁膜５０は、第２絶縁膜４０の第１絶縁膜２０とは反対側の面に配置される。第３絶縁膜５０と第２絶縁膜４０とは、連続する貫通孔５０ｃを含む。貫通孔５０ｃは、配線３０の一部および／または第１面２０ａを露出してもよい。第３絶縁膜５０は、シリコンおよび酸素を含むシリコン酸化膜であってもよく、例えば、テトラエトキシシラン（ＴＥＯＳ）であってもよい。
【0019】
貫通孔５０ｃには層間接続体６０が配置される。層間接続体６０は、第２導電体６２と、第２バリア膜６４とを含む。第２バリア膜６４は、貫通孔５０ｃに第３絶縁膜５０と第２絶縁膜４０と第１絶縁膜２０と接して配置される。第２バリア膜６４は、貫通孔５０ｃの内側面および貫通孔５０ｃが露出する配線３０の一部および／または第１面２０ａに連続して配置され、第３絶縁膜５０の第２絶縁膜４０とは反対側の第２面５０ａに露出する。第２バリア膜６４の膜厚は、６ｎｍ以上１２ｎｍ以下であることが好ましい。第２バリア膜６４は、窒素およびタングステン、またはチタンを含む導電性バリアメタルであってもよく、例えば、窒化タンタル（ＴａＮ）またはチタン（Ｔｉ）などであってもよい。
【0020】
第２導電体６２は、貫通孔５０ｃに第２バリア膜６４と接して配置される。第２導電体６２は、第２面５０ａに露出する。第２導電体６２は、第２バリア膜６４で覆われる。第２導電体６２は、第３絶縁膜５０および第１絶縁膜２０と接触しないことが好ましい。第２導電体６２は、銅を含んでもよく、例えば、銅または銅合金であってもよい。
【0021】
本実施形態に係る配線構造体１０は、第１バリア膜３４が第１絶縁膜２０の第１面２０ａと離隔し、第２絶縁膜４０が第１導電体３２と第１絶縁膜２０の間に配置されることで、第１面２０ａにおける配線３０と層間接続体６０との間の距離を拡大することができる。このような構成を有することで、配線構造体１０は、第１絶縁膜２０と第２絶縁膜４０の界面に形成される電荷トラップサイトまたは欠陥サイトによるリーク電流を抑制することができ、絶縁耐圧を向上することができる。これによって本実施形態に係る半導体装置の配線信頼性を向上することができる。
【0022】
【0023】
図２Ａに示すように、第１絶縁膜２０に配線３０’を形成する。まず第１絶縁膜２０の第１面２０ａに複数の凹部２０ｂを形成する。第１絶縁膜２０に、フォトリソグラフィ法により、複数の凹部２０ｂが形成される領域を露出するようにレジストパターンを形成する。レジストパターンから露出した第１絶縁膜２０に対するエッチングを行い、複数の凹部２０ｂを形成する。第１絶縁膜２０はシリコンおよび酸素を含んでもよく、例えば、シリコン酸化膜であってもよい。
【0024】
次に複数の凹部２０ｂ内に第１バリア膜３４’を介して第１導電体３２を形成することで、配線３０’を形成する。第１バリア膜３４’は、例えば、スパッタリングによって複数の凹部２０ｂを含む第１面２０ａの略全面に形成される。第１導電体３２は、例えば、電解めっき法によって形成される。第１導電体３２は、例えば、スパッタリングによって第１バリア膜３４’上にシード層を形成したうえで、シード層を介して電解めっき法によって形成されてもよい。第１面２０ａ上の第１バリア膜３４’および第１導電体３２は、化学機械研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって除去することで、複数の凹部２０ｂの開口に第１バリア膜３４’および第１導電体３２を露出する配線３０’を形成する。第１導電体３２は、銅または銅合金を含んでもよく、第１バリア膜３４は、窒素およびタングステン、またはチタンを含んでもよく、例えば、窒化タンタル（ＴａＮ）またはチタン（Ｔｉ）であってもよい。
【0025】
図２Ｂに示すように、配線３０’の第１バリア膜３４’の一部（上端部）を除去する。凹部２０ｂの開口付近の第１バリア膜３４’は、例えば、反応性イオンエッチングにより異方性エッチングすることで選択的に除去され、凹部２０ｂの開口付近の第１絶縁膜２０と第１導電体３２の間にスペースが形成される。一方で、凹部の底面および内側面の一部に連続した第１バリア膜３４が残る。
【0026】
図２Ｃに示すように、第１絶縁膜２０の第１面２０ａに第２絶縁膜４０を形成する。第２絶縁膜４０は、例えば、ＣＶＤ装置を用いて堆積される。第２絶縁膜４０は、凹部２０ｂの開口付近の第１絶縁膜２０と第１導電体３２の間のスペースにも形成される。第２絶縁膜４０は、例えば、シリコンおよび窒素を含む窒化シリコン（ＳｉＮ）又は炭窒化シリコン（ＳｉＣＮ）などであってもよい。
【0027】
次に、第２絶縁膜４０の上に第３絶縁膜５０を形成してもよい。第３絶縁膜５０は、例えば、ＣＶＤ装置を用いて堆積される。第３絶縁膜５０は、シリコンおよび酸素を含むシリコン酸化膜であってもよく、例えば、テトラエトキシシラン（ＴＥＯＳ）であってもよい。
【0028】
さらに、配線３０と第２面５０ａを接続する層間接続体６０を形成してもよい。第３絶縁膜５０と第２絶縁膜４０を貫通する貫通孔５０ｃを形成し、配線３０’と同様の方法で層間接続体６０を形成することで、図１に示す配線構造体１０を形成することができる。
【0029】
＜第２実施形態＞
［配線構造体の構成］
本実施形態にかかる半導体装置の配線構造体の構成について、図３を用いて説明する。図３は本実施形態にかかる半導体装置の配線構造体１０ａを説明する断面図である。本実施形態にかかる配線構造体の構成は、第１導電体３２の高さ以外、第１実施形態にかかる配線構造体の構成と同じである。第１実施形態と同じである説明は省略し、ここでは第１実施形態に係る配線構造体の構成と相違する部分について説明する。
［配線構造体の構成］
本実施形態にかかる半導体装置の配線構造体の構成について、図３を用いて説明する。図３は本実施形態にかかる半導体装置の配線構造体１０ａを説明する断面図である。本実施形態にかかる配線構造体の構成は、第１導電体３２の高さ以外、第１実施形態にかかる配線構造体の構成と同じである。第１実施形態と同じである説明は省略し、ここでは第１実施形態に係る配線構造体の構成と相違する部分について説明する。
【0030】
図３に示すように配線構造体１０ａは、第１絶縁膜２０と、複数の配線３０ａと、第２絶縁膜４０と、を備える。
【0031】
第１絶縁膜２０の複数の凹部２０ｂのそれぞれには配線３０ａが配置される。配線３０ａは、第１絶縁膜２０の複数の凹部２０ｂの内部に配置される。配線３０ａは、第１導電体３２ａと、第１バリア膜３４ａとを含む。第１バリア膜３４ａは、凹部２０ｂに第１絶縁膜２０と接して配置される。第１バリア膜３４ａは、凹部２０ｂの底面および内側面の一部に連続して配置され、第１面２０ａと離隔している。すなわち、第１バリア膜３４ａは、凹部２０ｂの内側面の上部には配置されない。第１バリア膜３４ａの上端部と第１面２０ａとの距離は、例えば、６ｎｍ以上であることが好ましい。
【0032】
第１導電体３２ａは、凹部２０ｂに第１バリア膜３４ａと接して配置される。本実施形態において、第１導電体３２ａは、第１面２０ａと離隔している。凹部２０ｂにおいて、第１導電体３２ａの上端部の位置は第１バリア膜３４ａの上端部の位置と略同じである。第１導電体３２ａは、底面および側面において第１バリア膜３４ａと接する。第１導電体３２ａは、上端部において第２絶縁膜４０と接する。第１導電体３２ａは、第１バリア膜３４ａおよび第２絶縁膜４０で覆われる。第１導電体３２ａが第１バリア膜３４ａおよび第２絶縁膜４０で覆われることによって、第１導電体３２ａに含有されている成分が、隣接する膜に拡散することを抑制することができる。第１導電体３２ａは、第１絶縁膜２０と接触しないことが好ましい。
【0033】
第２絶縁膜４０は、第１面２０ａおよび凹部２０ｂの上部に配置される。第２絶縁膜４０は、第１面２０ａにおいて第１導電体３２ａの上部に配置される（第１部分）。第２絶縁膜４０はさらに、第１面２０ａにおいて隣り合う複数の配線３０ａどうしの間に配置される第１絶縁膜２０の第１面２０ａに接して配置される（第２部分）。第２絶縁膜４０は、凹部２０ｂの上部において第１バリア膜３４ａの上端部と接して配置される（第３部分）。第２絶縁膜４０はさらに、凹部２０ｂの上部において第１導電体３２ａの上端部と接して配置される（第４部分）。第２絶縁膜４０は、第１バリア膜３４ａの上端部および第１導電体３２ａの上端部と第１面２０ａの間に配置され、凹部２０ｂの上部を充填する。
【0034】
本実施形態に係る配線構造体１０ａは、第１バリア膜３４ａと第１導電体３２ａが第１絶縁膜２０の第１面２０ａと離隔し、第２絶縁膜４０が凹部２０ｂの上部に配置されることで、第１絶縁膜２０と第２絶縁膜４０の界面における複数の配線３０ａの間の距離を拡大することができる。このような構成を有することで、配線構造体１０ａは、第１絶縁膜２０と第２絶縁膜４０の界面に形成される電荷トラップサイトまたは欠陥サイトによるリーク電流を抑制することができ、絶縁耐圧を向上することができる。これによって本実施形態に係る半導体装置の配線信頼性を向上することができる。
【0035】
配線構造体１０ａはさらに、第３絶縁膜５０と、層間接続体６０と、を備える。本実施形態に係る配線構造体１０ａは、第１バリア膜３４ａと第１導電体３２ａが第１絶縁膜２０の第１面２０ａと離隔し、第２絶縁膜４０が凹部２０ｂの上部に配置されることで、第１絶縁膜２０と第２絶縁膜４０の界面における配線３０ａと層間接続体６０との間の距離を拡大することができる。このような構成を有することで、配線構造体１０ａは、第１絶縁膜２０と第２絶縁膜４０の界面に形成される電荷トラップサイトまたは欠陥サイトによるリーク電流を抑制することができ、絶縁耐圧を向上することができる。これによって本実施形態に係る半導体装置の配線信頼性を向上することができる。
【0036】
［配線構造体の製造方法１］
図４Ａから図４Ｃは本実施形態にかかる半導体装置の配線構造体の製造方法を説明する断面図である。本実施形態にかかる配線構造体の製造方法は、配線３０ａの形成方法以外、第１実施形態にかかる配線構造体の製造方法と同じである。第１実施形態と同じである説明は省略し、ここでは第１実施形態に係る配線構造体の構成と相違する部分について説明する。
図４Ａから図４Ｃは本実施形態にかかる半導体装置の配線構造体の製造方法を説明する断面図である。本実施形態にかかる配線構造体の製造方法は、配線３０ａの形成方法以外、第１実施形態にかかる配線構造体の製造方法と同じである。第１実施形態と同じである説明は省略し、ここでは第１実施形態に係る配線構造体の構成と相違する部分について説明する。
【0037】
図４Ａに示すように、第１絶縁膜２０に配線３０ａ’を形成する。第１実施形態と同様に、まず第１絶縁膜２０の第１面２０ａに複数の凹部２０ｂを形成し、次に複数の凹部２０ｂ内に第１バリア膜３４ａ’を介して第１導電体３２ａ’を形成することで、配線３０ａ’を形成する。
【0038】
図４Ｂに示すように、配線３０ａ’の第１バリア膜３４ａ’の一部（上端部）および第１導電体３２ａ’の一部（上端部）を除去する。凹部２０ｂの開口付近の第１バリア膜３４ａ’および第１導電体３２ａ’は、例えば、ＣＭＰのリセスによって除去され、凹部２０ｂの開口付近にスペースが形成される。一方で、凹部の底面および内側面の一部に連続した第１バリア膜３４ａとその内側に配置される第１導電体３２ａとが残る。
【0039】
図４Ｃに示すように、第１絶縁膜２０の第１面２０ａに第２絶縁膜４０を形成する。第２絶縁膜４０は、例えば、ＣＶＤ装置を用いて堆積される。第２絶縁膜４０は、凹部２０ｂの開口付近のスペースにも形成される。
【0040】
次に、第２絶縁膜４０の上に第３絶縁膜５０を形成してもよい。さらに、配線３０ａと第２面５０ａを接続する層間接続体６０を形成してもよい。第１実施形態と同様の方法で第３絶縁膜５０と層間接続体６０を形成することで、図３に示す配線構造体１０ａを形成することができる。
【0041】
［配線構造体の製造方法２］
図５Ａから図５Ｃは本実施形態にかかる半導体装置の配線構造体の他の製造方法を説明する断面図である。本実施形態にかかる配線構造体の製造方法は、第１絶縁膜２０の形成方法以外、第１実施形態にかかる配線構造体の製造方法と同じである。第１実施形態と同じである説明は省略し、ここでは第１実施形態に係る配線構造体の構成と相違する部分について説明する。
図５Ａから図５Ｃは本実施形態にかかる半導体装置の配線構造体の他の製造方法を説明する断面図である。本実施形態にかかる配線構造体の製造方法は、第１絶縁膜２０の形成方法以外、第１実施形態にかかる配線構造体の製造方法と同じである。第１実施形態と同じである説明は省略し、ここでは第１実施形態に係る配線構造体の構成と相違する部分について説明する。
【0042】
図５Ａに示すように、第１絶縁膜２０に配線３０ａを形成する。第１実施形態と同様に、まず第１絶縁膜２０の第１面２０ａ’に複数の凹部２０ｂを形成し、次に複数の凹部２０ｂ内に第１バリア膜３４ａを介して第１導電体３２ａを形成することで、配線３０ａを形成する。
【0043】
図５Ｂに示すように、複数の凹部２０ｂ以外の領域の第１面２０ａ’に第１絶縁膜２０をさらに成膜する。第１絶縁膜２０を第１面２０ａ’に選択的に成膜するために、まず第１面２０ａ’に露出する第１バリア膜３４ａと第１導電体３２ａに成膜阻害剤を成膜してもよい。成膜阻害剤は、例えば、自己組織化単分子膜（Ｓｅｌｆ Ａｓｓｅｍｂｌｅｄ Ｍｏｎｏｌａｙｅｒ）であってもよい。成膜阻害剤が露出する第１面２０ａ’に第１絶縁膜２０をさらに成膜する。第１絶縁膜２０は、例えば、原子層堆積法（ＡＬＤ： Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）によって成膜してもよい。第１絶縁膜２０を追加成膜後、自己組織化単分子膜は除去してもよい。第１面２０ａ’に第１絶縁膜２０を追加で成膜することによって、第１面２０ａは第１バリア膜３４ａと第１導電体３２ａの上端部より高くなる。すなわち、複数の凹部２０ｂは深くなり、凹部２０ｂの上部にスぺ―スが形成される。
【0044】
図５Ｃに示すように、第１絶縁膜２０の第１面２０ａに第２絶縁膜４０を形成する。第２絶縁膜４０は、例えば、ＣＶＤ装置を用いて堆積される。第２絶縁膜４０は、凹部２０ｂの開口付近のスペースにも形成される。
【0045】
次に、第２絶縁膜４０の上に第３絶縁膜５０を形成してもよい。さらに、配線３０ａと第２面５０ａを接続する層間接続体６０を形成してもよい。第１実施形態と同様の方法で第３絶縁膜５０と層間接続体６０を形成することで、図３に示す配線構造体１０ａを形成することができる。
【0046】
＜第３実施形態＞
［配線構造体の構成］
本実施形態にかかる半導体装置の配線構造体の構成について、図６を用いて説明する。図６は本実施形態にかかる半導体装置の配線構造体１０ｂを説明する断面図である。本実施形態にかかる配線構造体の構成は、第１バリア膜３４ａの高さ以外、第２実施形態にかかる配線構造体の構成と同じである。第１実施形態および第２実施形態と同じである説明は省略し、ここでは第１実施形態および第２実施形態に係る配線構造体の構成と相違する部分について説明する。
［配線構造体の構成］
本実施形態にかかる半導体装置の配線構造体の構成について、図６を用いて説明する。図６は本実施形態にかかる半導体装置の配線構造体１０ｂを説明する断面図である。本実施形態にかかる配線構造体の構成は、第１バリア膜３４ａの高さ以外、第２実施形態にかかる配線構造体の構成と同じである。第１実施形態および第２実施形態と同じである説明は省略し、ここでは第１実施形態および第２実施形態に係る配線構造体の構成と相違する部分について説明する。
【0047】
図６に示すように配線構造体１０ｂは、第１絶縁膜２０と、複数の配線３０ｂと、第２絶縁膜４０と、を備える。
【0048】
第１絶縁膜２０の複数の凹部２０ｂのそれぞれには配線３０ｂが配置される。配線３０ｂは、第１絶縁膜２０の複数の凹部２０ｂの内部に配置される。配線３０ｂは、第１導電体３２ｂと、第１バリア膜３４ｂとを含む。第１バリア膜３４ｂは、凹部２０ｂに第１絶縁膜２０と接して配置される。第１バリア膜３４ｂは、凹部２０ｂの底面および内側面の一部に連続して配置され、第１面２０ａと離隔している。すなわち、第１バリア膜３４ｂは、凹部２０ｂの内側面の上部には配置されない。第１バリア膜３４ｂの上端部と第１面２０ａとの距離は、例えば、６ｎｍ以上であることが好ましい。
【0049】
第１導電体３２ｂは、凹部２０ｂに第１バリア膜３４ｂと接して配置される。本実施形態において、第１導電体３２ｂは、第１面２０ａと離隔している。凹部２０ｂにおいて、第１導電体３２ｂの上端部の位置は第１バリア膜３４ｂの上端部の位置より高い。すなわち、第１導電体３２ｂの上端部の位置は、第１バリア膜３４ｂの上端部の位置と第１面２０ａの間にある。第１導電体３２ｂは、底面および側面の一部において第１バリア膜３４ｂと接する。第１導電体３２ｂは、上面および側面の一部において第２絶縁膜４０と接する。第１導電体３２ｂは、第１バリア膜３４ｂおよび第２絶縁膜４０で覆われる。第１導電体３２ｂが第１バリア膜３４ｂおよび第２絶縁膜４０で覆われることによって、第１導電体３２ｂに含有されている成分が、隣接する膜に拡散することを抑制することができる。第１導電体３２ｂは、第１絶縁膜２０と接触しないことが好ましい。
【0050】
第２絶縁膜４０は、第１面２０ａおよび凹部２０ｂの上部に配置される。第２絶縁膜４０は、第１面２０ａにおいて第１導電体３２ｂの上部に配置される（第１部分）。第２絶縁膜４０はさらに、第１面２０ａにおいて隣り合う複数の配線３０ｂどうしの間に配置される第１絶縁膜２０の第１面２０ａに接して配置される（第２部分）。第２絶縁膜４０は、凹部２０ｂの上部において第１導電体３２ｂの上端部と接して配置される（第４部分）。第２絶縁膜４０はさらに、凹部２０ｂの内側面において第１バリア膜３４ｂの上端部と接して配置される（第３部分）。第２絶縁膜４０は、第１バリア膜３４ｂの上端部と第１面２０ａおよび第１導電体３２ｂの上端部と第１面２０ａの間に配置され、凹部２０ｂの上部および第１導電体３２ｂと第１絶縁膜２０の間を充填する。
【0051】
本実施形態に係る配線構造体１０ｂは、第１バリア膜３４ｂと第１導電体３２ｂが第１絶縁膜２０の第１面２０ａと離隔し、第２絶縁膜４０が凹部２０ｂの上部および第１導電体３２ｂと第１絶縁膜２０の間に配置されることで、第１絶縁膜２０と第２絶縁膜４０の界面における複数の配線３０ｂの間の距離を拡大することができる。このような構成を有することで、配線構造体１０ｂは、第１絶縁膜２０と第２絶縁膜４０の界面に形成される電荷トラップサイトまたは欠陥サイトによるリーク電流を抑制することができ、絶縁耐圧を向上することができる。これによって本実施形態に係る半導体装置の配線信頼性を向上することができる。
【0052】
配線構造体１０ｂはさらに、第３絶縁膜５０と、層間接続体６０と、を備える。本実施形態に係る配線構造体１０ｂは、第１バリア膜３４ｂと第１導電体３２ｂが第１絶縁膜２０の第１面２０ａと離隔し、第２絶縁膜４０が凹部２０ｂの上部および第１導電体３２ｂと第１絶縁膜２０の間に配置されることで、第１絶縁膜２０と第２絶縁膜４０の界面における配線３０ｂと層間接続体６０との間の距離を拡大することができる。このような構成を有することで、配線構造体１０ｂは、第１絶縁膜２０と第２絶縁膜４０の界面に形成される電荷トラップサイトまたは欠陥サイトによるリーク電流を抑制することができ、絶縁耐圧を向上することができる。これによって本実施形態に係る半導体装置の配線信頼性を向上することができる。
【0053】
［配線構造体の製造方法１］
図７Ａから図７Ｃは本実施形態にかかる半導体装置の配線構造体の製造方法を説明する断面図である。本実施形態にかかる配線構造体の製造方法は、配線３０ａの形成方法まで、第２実施形態にかかる配線構造体の製造方法と同じである。第１実施形態および第２実施形態と同じである説明は省略し、ここでは第１実施形態および第２実施形態に係る配線構造体の構成と相違する部分について説明する。
図７Ａから図７Ｃは本実施形態にかかる半導体装置の配線構造体の製造方法を説明する断面図である。本実施形態にかかる配線構造体の製造方法は、配線３０ａの形成方法まで、第２実施形態にかかる配線構造体の製造方法と同じである。第１実施形態および第２実施形態と同じである説明は省略し、ここでは第１実施形態および第２実施形態に係る配線構造体の構成と相違する部分について説明する。
【0054】
【0055】
図７Ｂに示すように、配線３０ｂ’の第１バリア膜３４ｂ’の一部（上端部）を除去する。第１バリア膜３４ｂ’の上端部は、例えば、反応性イオンエッチングにより異方性エッチングすることで選択的に除去され、凹部２０ｂの第１絶縁膜２０と第１導電体３２ｂの間にスペースが形成される。一方で、凹部の底面および内側面の一部に連続した第１バリア膜３４ｂが残る。
【0056】
図７Ｃに示すように、第１絶縁膜２０の第１面２０ａに第２絶縁膜４０を形成する。第２絶縁膜４０は、例えば、ＣＶＤ装置を用いて堆積される。第２絶縁膜４０は、凹部２０ｂの開口付近および凹部２０ｂの第１絶縁膜２０と第１導電体３２ｂの間のスペースにも形成される。
【0057】
次に、第２絶縁膜４０の上に第３絶縁膜５０を形成してもよい。さらに、配線３０ｂと第２面５０ａを接続する層間接続体６０を形成してもよい。第１実施形態と同様の方法で第３絶縁膜５０と層間接続体６０を形成することで、図６に示す配線構造体１０ａを形成することができる。
【0058】
［配線構造体の製造方法２］
図８Ａから図８Ｄは本実施形態にかかる半導体装置の配線構造体の他の製造方法を説明する断面図である。本実施形態にかかる配線構造体の製造方法は、配線３０の形成方法まで、第１実施形態にかかる配線構造体の製造方法と同じである。第１実施形態および第２実施形態と同じである説明は省略し、ここでは第１実施形態および第２実施形態に係る配線構造体の構成と相違する部分について説明する。
図８Ａから図８Ｄは本実施形態にかかる半導体装置の配線構造体の他の製造方法を説明する断面図である。本実施形態にかかる配線構造体の製造方法は、配線３０の形成方法まで、第１実施形態にかかる配線構造体の製造方法と同じである。第１実施形態および第２実施形態と同じである説明は省略し、ここでは第１実施形態および第２実施形態に係る配線構造体の構成と相違する部分について説明する。
【0059】
【0060】
図８Ｂに示すように、第１面２０ａ上の第２絶縁膜４０’は、化学機械研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって除去することで、複数の凹部２０ｂの開口に第２絶縁膜４０’および第１導電体３２ｂ’を露出する配線３０ｂ’を形成する。
【0061】
図８Ｃに示すように、第２絶縁膜４０’の一部（上端部）および配線３０ｂ’の第１導電体３２ｂ’の一部（上端部）を除去する。凹部２０ｂの開口付近の第２絶縁膜４０’および第１導電体３２ｂ’は、例えば、ＣＭＰのリセスによって除去され、凹部２０ｂの開口付近にスペースが形成される。一方で、凹部２０ｂの第１絶縁膜２０と第１導電体３２ｂとの間の第２絶縁膜４０’、凹部の底面および内側面の一部に連続した第１バリア膜３４ｂとその内側に配置される第１導電体３２ｂとが残る。
【0062】
図８Ｄに示すように、第１絶縁膜２０の第１面２０ａに第２絶縁膜４０を形成する。第２絶縁膜４０は、例えば、ＣＶＤ装置を用いて堆積される。第２絶縁膜４０は、凹部２０ｂの開口付近のスペースにも形成される。
【0063】
次に、第２絶縁膜４０の上に第３絶縁膜５０を形成してもよい。さらに、配線３０ｂと第２面５０ａを接続する層間接続体６０を形成してもよい。第１実施形態と同様の方法で第３絶縁膜５０と層間接続体６０を形成することで、図６に示す配線構造体１０ａを形成することができる。
【0064】
＜第４実施形態＞
［半導体装置の構成］
本実施形態にかかる半導体装置１の構成について、図９を用いて説明する。図９は、半導体装置１の基本的な構成を示す断面図である。図９に示すように、半導体装置１は貼合基板であり、メモリセルアレイチップ１００と、制御回路（ＣＭＯＳ回路）チップ２００とを備える。メモリセルアレイチップ１００と、制御回路チップ２００とは、接続面Ｃ１にて接続される。
［半導体装置の構成］
本実施形態にかかる半導体装置１の構成について、図９を用いて説明する。図９は、半導体装置１の基本的な構成を示す断面図である。図９に示すように、半導体装置１は貼合基板であり、メモリセルアレイチップ１００と、制御回路（ＣＭＯＳ回路）チップ２００とを備える。メモリセルアレイチップ１００と、制御回路チップ２００とは、接続面Ｃ１にて接続される。
【0065】
［メモリセルアレイチップの構造］
図９に示すように、メモリセルアレイチップ１００は、複数の電極層１６０と、メモリ側配線層１７０と、を有する。複数の電極層１６０は、図示しない複数の絶縁層と交互に積層される。積層された複数の電極層１６０を貫通して基板と垂直方向に半導体ピラーＣＬが配置される。それぞれの半導体ピラーＣＬは、絶縁層を介して複数の電極層１６０と組み合わされることで、メモリセルを含む複数のトランジスタとして機能する。すなわち、メモリセルアレイ領域１１０においては、メモリセルを含む複数のトランジスタが３次元配置される。半導体ピラーＣＬは、一方の端（基板側）においてソース線に電気的に接続され、他方の端（基板とは反対側）においてビット線ＢＬを含むメモリ側配線層１７０に電気的に接続される。メモリ側配線層１７０の接続面Ｃ１には、制御回路チップ２００と接続するための接続端子が配置される。
図９に示すように、メモリセルアレイチップ１００は、複数の電極層１６０と、メモリ側配線層１７０と、を有する。複数の電極層１６０は、図示しない複数の絶縁層と交互に積層される。積層された複数の電極層１６０を貫通して基板と垂直方向に半導体ピラーＣＬが配置される。それぞれの半導体ピラーＣＬは、絶縁層を介して複数の電極層１６０と組み合わされることで、メモリセルを含む複数のトランジスタとして機能する。すなわち、メモリセルアレイ領域１１０においては、メモリセルを含む複数のトランジスタが３次元配置される。半導体ピラーＣＬは、一方の端（基板側）においてソース線に電気的に接続され、他方の端（基板とは反対側）においてビット線ＢＬを含むメモリ側配線層１７０に電気的に接続される。メモリ側配線層１７０の接続面Ｃ１には、制御回路チップ２００と接続するための接続端子が配置される。
【0066】
基板上には、メモリセルアレイ領域１１０と並んでコンタクト領域１２０が配置される。コンタクト領域１２０において、複数の電極層１６０は、それぞれ階段状に端子部分が引き出されている。そして、それぞれの端子部分は絶縁膜に開口されたコンタクトホールを介して垂直方向の配線と接続されている。これら垂直方向の配線はメモリ側配線層１７０と電気的に接続され、接続端子を介して制御回路チップ２００と接続される。
【0067】
［制御回路チップの構造］
図９に示すように、制御回路チップ２００は、基板２５０と、制御回路を構成する複数のトランジスタ２６０と、回路側配線層２７０と、を有する。複数のトランジスタ２６０は基板２５０に形成され、基板２５０とは反対側において回路側配線層２７０に電気的に接続される。回路側配線層２７０の接続面Ｃ１にはメモリセルアレイチップ１００と接続するための接続端子が配置される。基板２５０はシリコン基板などの半導体ウエハであってもよい。
図９に示すように、制御回路チップ２００は、基板２５０と、制御回路を構成する複数のトランジスタ２６０と、回路側配線層２７０と、を有する。複数のトランジスタ２６０は基板２５０に形成され、基板２５０とは反対側において回路側配線層２７０に電気的に接続される。回路側配線層２７０の接続面Ｃ１にはメモリセルアレイチップ１００と接続するための接続端子が配置される。基板２５０はシリコン基板などの半導体ウエハであってもよい。
【0068】
本実施形態に係る配線構造体１０ｄは第１実施形態から第３実施形態で説明した構成を有し、メモリ側配線層１７０および回路側配線層２７０に含まれてもよい。ここで配線構造体１０ｄは、メモリ側配線層１７０および回路側配線層２７０の配線やビアプラグに相当する。メモリ側配線層１７０において配線構造体１０ｄは、例えば、ビット線ＢＬとビット線ＢＬの接続面Ｃ１側に接続するビアＶＩＡであってもよい。回路側配線層２７０において配線構造体１０ｄは、例えば、複数のトランジスタ２６０と接続する配線３０と配線３０の接続面Ｃ１側に接続する層間接続体６０であってもよい。
【0069】
本実施形態にかかる配線構造体１０ｄの構成について、図１０を用いて説明する。図１０は、半導体装置１の回路側配線層の構成を示す断面図である。図１０に示すように、回路側配線層は複数の配線３０および複数の層間接続体６０を含む。複数の配線３０のそれぞれは、例えば、線状で一方向（Ｙ方向）に延在する。複数の層間接続体６０は、少なくとも１つの配線３０ｃに接続する。層間接続体６０が接続される配線３０ｃと隣接する配線３０ｄは、例えば、層間接続体６０の位置ずれなどが生じた際に、層間接続体６０との距離が近づくことがある。このため、本実施形態に係る配線構造体１０ｄは、層間接続体６０が接続される配線３０ｃと、それに隣接する配線３０ｄであってもよい。本実施形態に係る配線構造体１０ｄは、層間接続体６０が接続される配線３０ｃに隣接する配線３０ｄであることが好ましい。
【0070】
本実施形態に係る配線構造体１０ｄは、層間接続体６０が接続される配線３０ｃに隣接する配線３０ｄの第１バリア膜３４が第１絶縁膜２０の第１面２０ａと離隔して配置されることで、第１絶縁膜２０と第２絶縁膜４０の界面における層間接続体６０と配線３０ｄとの間の距離を拡大することができる。このような構成を有することで、配線構造体１０ｄは、第１絶縁膜２０と第２絶縁膜４０の界面に形成される電荷トラップサイトまたは欠陥サイトによるリーク電流を抑制することができ、絶縁耐圧を向上することができる。これによって本実施形態に係る半導体装置の配線信頼性を向上することができる。
【符号の説明】
【0071】
１ 半導体装置、１０ 配線構造体、２０ 第１絶縁膜、３０ 配線、３２ 第１導電体、３４ 第１バリア膜、４０ 第２絶縁膜、５０ 第３絶縁膜、６０ 層間接続体、６２ 第２導電体、６４ 第２バリア膜、１００ メモリセルアレイチップ、２００ 制御回路チップ
【図1】
【図2A】
【図2B】
【図2C】
【図3】
【図4A】
【図4B】
【図4C】
【図5A】
【図5B】
【図5C】
【図6】
【図7A】
【図7B】
【図7C】
【図8A】
【図8B】
【図8C】
【図8D】
【図9】
【図10】