特開 2024-123586 演算回路、メモリシステムおよび制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024123586

(43)【公開日】2024-09-12

(54)【発明の名称】演算回路、メモリシステムおよび制御方法

(51)【国際特許分類】

   H03M 13/15 20060101AFI20240905BHJP

   G06F 11/10 20060101ALI20240905BHJP

   G06F 17/10 20060101ALN20240905BHJP

【ＦＩ】

H03M13/15

G06F11/10 648

G06F17/10 M

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2023031129

(22)【出願日】2023-03-01

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】國分 直明

(72)【発明者】

【氏名】久保田 貴大

(72)【発明者】

【氏名】近藤 裕樹

【テーマコード（参考）】

5B056

5J065

【Ｆターム（参考）】

5B056BB74

5J065AC03

5J065AD03

5J065AD11

5J065AG01

5J065AG02

5J065AG04

(57)【要約】

【課題】復号処理などの演算の消費電力を抑制する。
【解決手段】演算回路は、符号長がｎビット（ｎは２以上の整数）である誤り訂正符号に対する誤り位置多項式にｐ個（ｐは、１≦ｐ＜ｎを満たす整数）の入力値を代入することにより、誤り位置であるか否かを示すｐ個の誤り位置情報を計算する代入処理を実行し、誤り位置情報に基づいて、誤り位置多項式の根に基づく１つまたは複数の変数を抽出し、抽出された変数の第１完全対称式を計算し、誤り位置多項式に第１完全対称式を乗じることにより誤り位置多項式を更新し、更新された誤り位置多項式を用いて、代入処理を再度実行する。
【選択図】図２

【特許請求の範囲】

【請求項1】

符号長がｎビット（ｎは２以上の整数）である誤り訂正符号に対する誤り位置多項式にｐ個（ｐは、１≦ｐ＜ｎを満たす整数）の入力値を代入することにより、誤り位置であるか否かを示すｐ個の誤り位置情報を計算する代入処理を実行し、
前記誤り位置情報に基づいて、前記誤り位置多項式の根に基づく１つまたは複数の変数を抽出し、
抽出された前記変数の第１完全対称式を計算し、
前記誤り位置多項式に前記第１完全対称式を乗じることにより前記誤り位置多項式を更新し、
更新された前記誤り位置多項式を用いて、前記代入処理を再度実行する、
演算回路。

【請求項2】

前記演算回路は、前記誤り位置多項式に前記第１完全対称式を乗じることにより、抽出された前記変数と同じ個数分の次数が削減された前記誤り位置多項式を、更新後の前記誤り位置多項式として求める、
請求項１に記載の演算回路。

【請求項3】

前記演算回路は、さらに、
前記誤り位置情報に基づいて、前記変数の逆元を計算し、
前記逆元の第２完全対称式を計算し、
前記誤り位置多項式に前記第２完全対称式を乗じることにより前記誤り位置多項式を更新する、
請求項１に記載の演算回路。

【請求項4】

前記第１完全対称式は、前記誤り位置多項式の１次からｔ次（ｔは２以上の整数）の係数のうち、１次からｋ次（ｋは、２≦ｋ＜ｔを満たす整数）の係数の更新に用いられる完全対称式であり、
前記第２完全対称式は、前記誤り位置多項式の１次からｔ次（ｔは２以上の整数）の係数のうち、（ｋ＋１）次からｔ次の係数の更新に用いられる完全対称式である、
請求項３に記載の演算回路。

【請求項5】

前記演算回路は、
ｎをｐで割った値以上の最小の整数であるＣと同じサイクル数分、前記代入処理を繰り返し実行し、
Ｃ回のサイクルの前記代入処理のうち、前記誤り位置多項式を更新した後のサイクルに対応する前記代入処理を、更新された前記誤り位置多項式を用いて実行する、
請求項１に記載の演算回路。

【請求項6】

前記演算回路は、ｐ個の前記入力値にそれぞれ対応するｐ個の論理回路であって、対応する前記入力値を他の前記論理回路と並列に前記誤り位置多項式に入力して前記誤り位置情報を出力するｐ個の前記論理回路を含む、
請求項１に記載の演算回路。

【請求項7】

誤り訂正符号で符号化されたデータを記憶する不揮発性メモリと、
請求項１に記載の演算回路を備えるメモリコントローラと、を備え、
前記メモリコントローラは、
前記不揮発性メモリから読み出された受信語を用いて、ガロア体の元である複数のシンドロームを計算し、
複数の前記シンドロームに基づく係数を含む前記誤り位置多項式に対して、前記演算回路により前記入力値を代入して前記誤り位置情報を計算し、
計算された前記誤り位置情報が示す誤り位置の誤りを訂正する、
メモリシステム。

【請求項8】

請求項１に記載の演算回路を備えるメモリコントローラで実行される、不揮発性メモリを制御する制御方法であって、
誤り訂正符号で符号化されたデータを前記不揮発性メモリへ記憶し、
前記不揮発性メモリから前記データを受信語として読み出し、
前記不揮発性メモリから読み出された受信語を用いて、ガロア体の元である複数のシンドロームを計算し、
複数の前記シンドロームに基づく係数を含む前記誤り位置多項式に対して、前記演算回路により前記入力値を代入して前記誤り位置情報を計算し、
計算された前記誤り位置情報が示す誤り位置の誤りを訂正する、
ことを含む制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、演算回路、メモリシステムおよび制御方法に関する。

【背景技術】

【0002】

メモリシステムでは、ＮＡＮＤ型フラッシュメモリ等のメモリに記憶するデータを保護するために、誤り訂正符号化されたデータがメモリに記憶される。このため、メモリに記憶されたデータを読み出す際には、メモリから読み出された誤り訂正符号化されたデータ（受信語とも称される。）を復号して誤り訂正符号化される前のデータを復元する。

【0003】

誤り訂正符号については、誤り位置多項式を用いた復号技術が知られている。例えば、誤り位置多項式を用いて誤り位置を計算する手法として、チェンサーチが知られている。チェンサーチは、誤り位置多項式に順次値を代入し、誤り位置多項式の出力値が０となる値に基づいて誤り位置を探索する手法である。復号処理の中では、チェンサーチのような誤り位置多項式の根を探索する処理の消費電力の占める割合が大きくなる傾向がある。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】米国特許第４，８６８，８２８号明細書

【特許文献2】米国特許第６，２０９，１１５号明細書

【特許文献3】米国特許第４，０９９，１６０号明細書

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明の実施形態は、復号処理などの演算の消費電力を抑制することができる演算回路を提供することを目的とする。

【課題を解決するための手段】

【0006】

実施形態の演算回路は、符号長がｎビット（ｎは２以上の整数）である誤り訂正符号に対する誤り位置多項式にｐ個（ｐは、１≦ｐ＜ｎを満たす整数）の入力値を代入することにより、誤り位置であるか否かを示すｐ個の誤り位置情報を計算する代入処理を実行し、誤り位置情報に基づいて、誤り位置多項式の根に基づく１つまたは複数の変数を抽出し、抽出された変数の第１完全対称式を計算し、誤り位置多項式に第１完全対称式を乗じることにより誤り位置多項式を更新し、更新された誤り位置多項式を用いて、代入処理を再度実行する。

【図面の簡単な説明】

【0007】

【図1】実施形態に係るメモリシステムのブロック図。

【図2】第１の実施形態の復号部のブロック図。

【図3】多項式代入部の構成例を示す図。

【図4】多項式代入部の構成例を示す図。

【図5】電力削減の例を説明するための図。

【図6】第１の実施形態の抽出部のブロック図。

【図7】第１の実施形態の完全対称式計算部のブロック図。

【図8】復号処理のフローチャート。

【図9】第２の実施形態の復号部のブロック図。

【図10】誤り位置多項式の係数と、残りの誤り数との関係を示す図。

【図11】第２の実施形態の抽出部のブロック図。

【図12】第２の実施形態の完全対称式計算部のブロック図。

【図13】昇順の畳み込みの例を示す図。

【図14】降順の畳み込みの例を示す図。

【図15】変形例による電力削減の例を説明するための図。

【発明を実施するための形態】

【0008】

以下に添付図面を参照して、この発明にかかる演算回路の好適な実施形態を詳細に説明する。以下では、誤り訂正符号の復号時に誤り位置多項式の根の探索を行う演算回路を含むメモリシステムを例に説明する。演算回路を用いる構成はこの例に限られず、どのようなシステム（装置、機器）であってもよい。

【0009】

（第１の実施形態）
まず、本実施形態に係るメモリシステムについて、図面を参照して詳細に説明する。図１は、本実施形態に係るメモリシステムの概略構成例を示すブロック図である。図１に示すように、メモリシステム１は、メモリコントローラ１０と不揮発性メモリ２０とを備える。メモリシステム１は、ホスト３０と接続可能であり、図１ではホスト３０と接続された状態が示されている。ホスト３０は、例えば、パーソナルコンピュータ、携帯端末などの電子機器であってよい。

【0010】

不揮発性メモリ２０は、データを不揮発に記憶する不揮発性メモリであり、例えば、ＮＡＮＤ型フラッシュメモリ（以下、単にＮＡＮＤメモリという）である。以下の説明では、不揮発性メモリ２０としてＮＡＮＤメモリが用いられた場合を例示するが、不揮発性メモリ２０として３次元構造フラッシュメモリ、ＲｅＲＡＭ（Resistive Random Access Memory）、ＦｅＲＡＭ（Ferroelectric Random Access Memory）等のＮＡＮＤメモリ以外の記憶装置を用いることも可能である。また、不揮発性メモリ２０が半導体メモリであることは必須ではなく、半導体メモリ以外の種々の記憶媒体に対して本実施形態を適用することも可能である。

【0011】

メモリシステム１は、いわゆるＳＳＤ（Solid State Drive）や、メモリコントローラ１０と不揮発性メモリ２０とが１つのパッケージとして構成されるメモリカード等、不揮発性メモリ２０を備える種々のメモリシステムであってよい。

【0012】

メモリコントローラ１０は、ホスト３０からの書込み要求に従って不揮発性メモリ２０への書込みを制御する。また、メモリコントローラ１０は、ホスト３０からの読出し要求に従って不揮発性メモリ２０からの読み出しを制御する。メモリコントローラ１０は、例えばＳｏＣ（System On a Chip）として構成される半導体集積回路である。メモリコントローラ１０は、ホストＩ／Ｆ（ホストインタフェース）１５、メモリＩ／Ｆ（メモリインタフェース）１３、制御部１１、符号化／復号部（コーデック）１４およびデータバッファ１２を備える。ホストＩ／Ｆ１５、メモリＩ／Ｆ１３、制御部１１、符号化／復号部１４およびデータバッファ１２は、内部バス１６で相互に接続されている。以下で説明するメモリコントローラ１０の各構成要素の動作の一部または全部は、ＣＰＵ（Central Processing Unit）がファームウエアを実行することによって実現されてもよいし、ハードウエアで実現されてもよい。

【0013】

ホストＩ／Ｆ１５は、ホスト３０との間のインタフェース規格に従った処理を実施し、ホスト３０から受信した命令、書込み対象のユーザデータなどを内部バス１６に出力する。また、ホストＩ／Ｆ１５は、不揮発性メモリ２０から読み出されて復元されたユーザデータ、制御部１１からの応答などをホスト３０へ送信する。

【0014】

メモリＩ／Ｆ１３は、制御部１１の指示に基づいて、不揮発性メモリ２０への書込み処理を行う。また、メモリＩ／Ｆ１３は、制御部１１の指示に基づいて、不揮発性メモリ２０からの読み出し処理を行う。

【0015】

制御部１１は、メモリシステム１の各構成要素を統括的に制御する。制御部１１は、ホスト３０からホストＩ／Ｆ１５経由で命令を受けた場合に、その命令に従った制御を行う。例えば、制御部１１は、ホスト３０からの命令に従って、不揮発性メモリ２０へのユーザデータおよびパリティの書き込みをメモリＩ／Ｆ１３へ指示する。また、制御部１１は、ホスト３０からの命令に従って、不揮発性メモリ２０からのユーザデータおよびパリティの読み出しをメモリＩ／Ｆ１３へ指示する。

【0016】

また、制御部１１は、ホスト３０から書込み要求を受信した場合、データバッファ１２に蓄積されるユーザデータに対して、不揮発性メモリ２０上の記憶領域（メモリ領域）を決定する。すなわち、制御部１１は、ユーザデータの書込み先を管理する。ホスト３０から受信したユーザデータの論理アドレスと該ユーザデータが記憶された不揮発性メモリ２０上の記憶領域を示す物理アドレスとの対応はアドレス変換テーブルとして記憶される。

【0017】

また、制御部１１は、ホスト３０から読出し要求を受信した場合、読出し要求により指定された論理アドレスを上述のアドレス変換テーブルを用いて物理アドレスに変換し、該物理アドレスからの読み出しをメモリＩ／Ｆ１３へ指示する。

【0018】

ＮＡＮＤメモリでは、一般に、ページと呼ばれるデータ単位で、書き込みおよび読み出しが行われ、ブロックと呼ばれるデータ単位で消去が行われる。本実施形態では、この同一のワード線に接続される複数のメモリセルをメモリセルグループと呼ぶ。メモリセルがシングルレベルセル（ＳＬＣ：Single Level Cell）である場合は、１つのメモリセルグループが１ページに対応する。メモリセルがマルチレベルセル（ＭＬＣ：Multiple Level Cell）である場合は、１つのメモリセルグループが複数ページに対応する。なお、本説明において、ＭＬＣには、ＴＬＣ（Triple Level Cell）やＱＬＣ（Quad Level Cell）等が含まれる。また、各メモリセルはワード線に接続するとともにビット線にも接続される。従って、各メモリセルは、ワード線を識別するアドレスとビット線を識別するアドレスとで識別することが可能である。

【0019】

データバッファ１２は、メモリコントローラ１０がホスト３０から受信したユーザデータを不揮発性メモリ２０へ記憶するまでに一時記憶する。また、データバッファ１２は、不揮発性メモリ２０から読み出したユーザデータをホスト３０へ送信するまでに一時記憶する。データバッファ１２には、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）などの汎用メモリを用いることができる。なお、データバッファ１２は、メモリコントローラ１０に内蔵されずに、メモリコントローラ１０の外部に搭載されてもよい。

【0020】

ホスト３０から送信されるユーザデータは、内部バス１６に転送されてデータバッファ１２に一旦記憶される。符号化／復号部１４は、不揮発性メモリ２０に記憶されるユーザデータを符号化して符号語を生成する。また、符号化／復号部１４は、不揮発性メモリ２０から読み出された受信語を復号してユーザデータを復元する。そこで符号化／復号部１４は、符号化部（Encoder）１７と復号部（Decoder）１８を備える。なお、符号化／復号部１４により符号化されるデータには、ユーザデータ以外にも、メモリコントローラ１０内部で用いる制御データ等が含まれてもよい。

【0021】

次に、本実施形態の書込み処理について説明する。制御部１１は、不揮発性メモリ２０への書込み時に、ユーザデータの符号化を符号化部１７に指示する。その際、制御部１１は、不揮発性メモリ２０における符号語の記憶場所（記憶アドレス）を決定し、決定した記憶場所もメモリＩ／Ｆ１３へ指示する。

【0022】

符号化部１７は、制御部１１からの指示に基づいて、データバッファ１２上のユーザデータを符号化して符号語を生成する。符号化方式としては、例えば、ＢＣＨ（Bose-Chaudhuri-Hocquenghem）符号、および、ＲＳ（Reed-Solomon）符号のような代数的符号を用いた符号化方式、並びに、これらの符号を行方向および列方向の成分符号として用いた符号化方式（積符号など）を採用することができる。メモリＩ／Ｆ１３は、制御部１１から指示された不揮発性メモリ２０上の記憶場所へ符号語を記憶する制御を行う。以下では、ｔビット（ｔは２以上の整数）以下の誤りを訂正するＢＣＨ符号を用いる場合を例に説明する。

【0023】

次に、本実施形態の不揮発性メモリ２０からの読出し時の処理について説明する。制御部１１は、不揮発性メモリ２０からの読出し時に、不揮発性メモリ２０上のアドレスを指定してメモリＩ／Ｆ１３へ読み出しを指示する。また、制御部１１は、復号部１８へ復号の開始を指示する。メモリＩ／Ｆ１３は、制御部１１の指示に従って、不揮発性メモリ２０の指定されたアドレスから受信語を読み出し、読み出した受信語を復号部１８に入力する。復号部１８は、この不揮発性メモリ２０から読み出された受信語を復号する。

【0024】

復号部１８は、不揮発性メモリ２０から読み出された受信語を復号する。復号部１８は、例えばＰＧＺ（Peterson Gorenstein Zierler）法、ＢＭ（Berlekamp Massey)法、および、ユークリッド法などを用いて誤り位置多項式の計算を実行する。

【0025】

図２は、本実施形態に係る復号部１８の構成例を示すブロック図である。図２に示すように、復号部１８は、シンドローム計算部１０１と、誤り位置多項式計算部１０２と、演算回路としての誤り位置計算部１１０と、訂正部１０３と、を備えている。

【0026】

シンドローム計算部１０１は、不揮発性メモリ２０から読み出された受信語（読み出し系列）を用いてシンドロームを計算する。シンドローム計算部１０１は、従来から用いられているどのような手法によりシンドロームを計算してもよい。すべてのシンドロームの値が０である場合、受信語に誤りがないと判断できるため、復号部１８は以降の処理を実行せず、復号処理を終了することができる。

【0027】

誤り位置多項式計算部１０２は、シンドロームを用いてＰＧＺ法、ＢＭ法、および、ユークリッド法などにより誤り位置多項式を計算する。誤り位置多項式の係数の一部は、シンドロームの加算および乗算により計算される。

【0028】

なお、シンドローム、および、シンドロームを用いて計算される係数σは、ガロア体の元である。ガロア体は、２^ｍ個（ｍは１以上の整数）の要素を持ち、次数ｍの原始多項式で特徴づけられる四則演算が定義された集合である。

【0029】

誤り位置計算部１１０は、誤り位置多項式計算部１０２により計算された誤り位置多項式を用いて、誤り位置を計算する。誤り位置を計算する処理（探索処理）はどのような手法で実現されてもよいが、例えばチェンサーチを用いることができる。チェンサーチは、誤り位置多項式に順次値を代入し、誤り位置多項式の出力値が０となる値に基づいて誤り位置を探索する手法である。

【0030】

訂正部１０３は、探索処理により計算された誤り位置のビットを反転（ビットフリップ）させることにより誤り訂正を実行する。

【0031】

次に、誤り位置計算部１１０の機能の詳細について説明する。チェンサーチによる探索処理では、誤り位置多項式に多数の入力値が順次代入され、誤り位置多項式の出力値が０となる値に基づいて誤り位置が探索されるため、消費電力が大きくなる。本実施形態の誤り位置計算部１１０は、探索処理の中で、誤り位置多項式の次数を低下させる機能を備える。これにより、探索処理の消費電力を抑制することができる。

【0032】

図２に示すように、誤り位置計算部１１０は、多項式取得部１１１と、多項式代入部１１２と、抽出部１１３と、完全対称式計算部１１４と、更新部１１５と、を備えている。

【0033】

多項式取得部１１１は、誤り位置多項式計算部１０２により計算された誤り位置多項式（以下、σ（ｘ）とする）を取得する。

【0034】

多項式代入部１１２は、誤り位置多項式に入力値を代入し、誤り位置であるか否かを示す誤り位置情報を計算する代入処理を実行する。代入処理は、複数のサイクルに分けて実行される。各サイクルでは、複数の入力値が並列に入力され、誤り位置情報の要素となる複数の出力値が並列に出力される。

【0035】

例えば、入力値の個数をｐ個（ｐは、１≦ｐ＜ｎを満たす整数）、誤り訂正符号の符号長をｎビット（ｎは２以上の整数）とすると、と総サイクル数ＣはＣ＝ｃｅｉｌ（ｎ／ｐ）となる。なおｃｅｉｌ（ｘ）は、ｘ以上の最小の整数を出力する天井関数である。入力値の個数ｐは、代入処理の並列度と解釈することができる。

【0036】

代入処理を並列に実行するのは、例えば、復号処理全体のレイテンシを低減させるためである。レイテンシをより低減させるためには、ｐの値をより大きくし、総サイクル数Ｃの値をより小さくすることが望ましい。

【0037】

次に、代入処理を並列化した多項式代入部１１２の構成例について説明する。図３は、多項式代入部１１２の構成例を示す図である。また、図３は、代入処理の消費電力への影響を模式的に示している。図３の左部は、最大訂正ビット数がｔである誤り位置多項式の係数を記憶するレジスタ３５１の例を示す。

【0038】

誤り位置多項式は、受信語に含まれる誤りの個数（誤り数）に応じた次数の多項式となる。例えば、誤り数が１個～ｔ個の場合、１次～ｔ次の誤り位置多項式がそれぞれ用いられる。ｔ次の誤り位置多項式の係数をσ_０，σ_１，・・・，σ_ｔ－１，σ_ｔとする。ｓ次（ｓは、０≦ｓ＜ｔを満たす整数）の誤り位置多項式が用いられる場合は、ｓ次より大きい次数の係数であるσ_ｓ＋１からσ_ｔの値は０となる。

【0039】

レジスタ３５１は、係数σ_０，σ_１，・・・，σ_ｔ－１，σ_ｔの値を順に記憶するものとする。この場合、レジスタ３５１では、誤り数に応じた次数までの係数の値が０以外（非ゼロ）となり、誤り数より大きい次数の係数の値が０（ゼロ）となる。例えば、図３のレジスタに含まれる領域３５２は、値が０となる係数を記憶する領域に相当する。

【0040】

図３の中央部に示すように、多項式代入部１１２は、レジスタ３５１に記憶された係数を用いて、誤り位置多項式に対する代入処理を並列に実行するように構成される。すなわち、多項式代入部１１２は、ｐ個の入力値のうちいずれか１つを誤り位置多項式に並列に入力して誤り位置情報を出力するｐ個の論理回路３０１－１～３０１－ｐを含む。

【0041】

論理回路３０１－１～３０１－ｐは、入力値が異なる以外は同様の機能を備えるため、区別する必要がない場合は単に論理回路３０１という。論理回路３０１は、例えば、値が０以外である係数に対する演算では電力を消費し、値が０である係数に対する演算では電力の消費が抑制されるように構成される。図３では、論理回路３０１のうち電力を消費する領域が「活性」と表され、電力の消費が抑制される領域が「不活性」と表されている。このように、誤り数が少ないほど、すなわち、誤り位置多項式の次数が少ないほど、論理回路３０１の不活性領域が大きくなり、この結果、消費電力が抑制される。

【0042】

本実施形態のメモリシステム１は、誤り数（誤り位置多項式の次数）が少なくなるほど不活性領域が増加することに着目し、不活性領域を増加させるように誤り位置多項式の次数を減少させる機能を備える。

【0043】

図３の右部は、多項式代入部１１２により出力される誤り位置情報の例を示す。図３では、４サイクル分の誤り位置情報が出力される例が示されている。点線で囲んだ情報が、各サイクルで出力される誤り位置情報に相当する。誤り位置情報の要素のうち値が１となる位置が誤り位置に相当する。例えば、１サイクル目では、ｐ個の入力値のうち、１番目の入力値に相当する位置が誤り位置として出力される。

【0044】

ここで、並列化された代入処理の具体例について説明する。図４は、代入処理を並列化した多項式代入部４００の構成例を示す図である。多項式代入部４００は、多項式代入部１１２と同様の機能を備えるが、入力される誤り位置多項式の更新方法が、多項式代入部１１２と異なる。すなわち、図４では、本実施形態の更新部１１５とは異なる方法で、誤り位置多項式が更新される。

【0045】

レジスタ４５１－０～４５１－ｔ、および、乗算器４５２－１～４５２－ｔは、このような誤り位置多項式の更新のために用いられる要素である。

【0046】

レジスタ４５１－０～４５１－ｔは、誤り位置多項式の各係数σ_０，σ_１，・・・，σ_ｔ－１，σ_ｔに基づくｍビット表現のガロア体の元をそれぞれ記憶するレジスタである。

【0047】

多項式代入部４００の論理回路３０１－１～３０１－ｐは、誤り位置多項式σ（ｘ）に、ｘ＝α^ｑ（ｑは１≦ｑ≦ｐを満たす整数）を代入するための回路である。α^ｑが入力値に相当する。αは、ガロア体の原始多項式の根である原始元を表す。これらｐ個の代入する値は代表例であり、符号長などの設定に応じて変更してもよい。

【0048】

乗算器４０２－１～４０２－ｔは、レジスタ４５１－１～４５１－ｔからそれぞれ入力された値に、α～α^ｔを乗算する。なおレジスタ４５１－０から入力された値に対する乗算は不要のため、入力された値がそのまま加算器４０３に出力される。

【0049】

加算器４０３は、レジスタ４５１－０から入力された値、および、乗算器４０２－１～４０２－ｔそれぞれの出力を加算する。演算器４０４は、加算器４０３の出力が０である場合に１を出力し、１である場合に０を出力する。

【0050】

論理回路３０１－２～論理回路３０１－ｐは、論理回路３０１－１のαをそれぞれα^２～α^ｐに置き換えた値を用いる点が、論理回路３０１－１と異なっている。

【0051】

乗算器４５２－１～４５２－ｔは、次のサイクルで用いられる係数であって、ｐに相当する分シフトさせた係数を求めるための乗算を行う。例えば乗算器４５２－１は、レジスタ４５１－１に記憶された値にα^ｐを乗算する。乗算結果は、次のサイクルで用いる係数の値としてレジスタ４５１－１に記憶される。

【0052】

本実施形態の多項式代入部１１２の論理回路３０１－１～３０１－ｐは、図４の論理回路３０１－１～３０１－ｐと同様の構成とすることができる。

【0053】

なお、図２で多項式代入部１１２に入力されるσ^［ｃ］（ｘ）は、ｃサイクル目（ｃは、１≦ｃ≦Ｃを満たす整数）に入力される誤り位置多項式を意味する。誤り位置多項式は、（ｔ＋１）個の係数σ_０，σ_１，・・・，σ_ｔ－１，σ_ｔで表される。また、各係数は、上記のように、２^ｍ個の要素を持つガロア体の元であり、ｍ次ベクトルで表される。図２の「（ｔ＋１）×ｍ」は、多項式代入部１１２に入力されるデータのサイズを表す。

【0054】

多項式代入部１１２は、図３に示すように、ｐ個の要素を含むベクトルで表される誤り位置情報を各サイクルで出力する。

【0055】

図２に戻り、抽出部１１３は、多項式代入部１１２から出力された誤り位置情報に基づいて、誤り位置多項式の根に基づく１つまたは複数の変数を抽出する。以下では、抽出部１１３が１つまたは２つの変数を抽出する構成例を説明する。３つ以上の変数を抽出する構成も可能であるが、誤り位置多項式の更新までの処理が１サイクル内で完了しない場合がある。この場合は、後述する変形例が適用されてもよい。抽出部１１３の詳細は後述する。

【0056】

完全対称式計算部１１４は、抽出された変数の完全対称式（第１完全対称式）を計算する。更新部１１５は、誤り位置多項式に完全対称式を乗じることにより誤り位置多項式を更新する。誤り位置多項式に完全対称式を乗じることで、誤り位置多項式の次数が低減される。完全対称式の計算方法、および、完全対称式による誤り位置多項式の更新処理の詳細については後述する。

【0057】

図５は、誤り位置多項式の次数が低減されることによる電力削減の例を説明するための図である。図５は、誤り訂正符号の符号長ｎが４×ｐ（４サイクルの代入処理、並列度はｐ）、最大訂正ビット数ｔが８、誤り数が８である場合の例を示す。変数Ｘ_１～Ｘ_８は、代入処理により得られる８個の根に基づく変数を表す。後述するように、根に基づく変数は、例えば根の逆元であり、誤りロケータとも称される。また、図５は、各サイクルでそれぞれ根に基づく変数が２つずつ得られる例を示す。

【0058】

図５の左部は、次数を低減しない比較例による処理を示す。例えば、左部は、次数を低減せずに誤り位置多項式が更新される図４のような方法を適用した場合の例に相当する。比較例では、各サイクルで８次の誤り位置多項式が用いられる。このため、いずれのサイクルでも図３で説明したような不活性領域は生じず、消費電力は抑制されない。

【0059】

図５の右部は、本実施形態により次数を低減するように構成する場合の処理を示す。例えば１サイクル目では、８次の誤り位置多項式に対する代入処理により、２つの変数Ｘ_１、Ｘ_２が得られる。後述するように、本実施形態では、２つの根が得られた場合、これらの２つの根に基づく変数を用いて計算される完全対称式により、誤り位置多項式の次数が２低減される。このため、次の２サイクル目では、６次の誤り位置多項式が用いられる。従って、低減された７次および８次の係数の値は０となり、不活性領域５０１が生じる。同様にして、３サイクル目および４サイクル目では、それぞれ不活性領域５０２および５０３が生じる。

【0060】

このように、本実施形態では、複数サイクルに分けて代入処理を実行するときに、あるサイクルで求められた根を用いて、その後のサイクルで用いる誤り位置多項式の次数を低減させることができる。これにより、復号処理などに用いる演算回路の消費電力を抑制することが可能となる。

【0061】

なお、抽出部１１３が１つまたは２つの変数を抽出する構成では、１つのサイクル内に３つ以上の根が存在する場合であっても、２つまでの変数が抽出される。また、１つのサイクル内に根が存在しない場合には、変数は抽出されない。

【0062】

次に、抽出部１１３の機能の詳細について説明する。図６は、抽出部１１３の構成例を示すブロック図である。図６に示すように、抽出部１１３は、順序反転部６０１と、プライオリティエンコーダ（Priority Encoder）６０２ａ、６０２ｂと、ルックアップテーブル（ＬＵＴ）６０３ａ、６０３ｂと、を備えている。

【0063】

順序反転部６０１は、多項式代入部１１２から入力される誤り位置情報の各要素の順序を反転させる。誤り位置情報は、例えば図３に示すように、０または１の値をとる要素をｐ個含むベクトル（ｐ次ベクトル）である。順序反転部６０１は、このベクトルの各要素の順序を反転させたベクトルを生成して出力する。

【0064】

プライオリティエンコーダ６０２ａは、ｐ次ベクトルを入力し、ｑ次ベクトルであるａ_ｍｉｎと、ｐ次ベクトルに１が含まれるか否かを示す情報ν_１と、を出力する。ｑは、例えば、ｑ＝ｃｅｉｌ（ｌｏｇ_２ｐ）により求められる。プライオリティエンコーダ６０２ｂは、ｐ次ベクトルを入力し、ｑ次ベクトルであるａ_ｍａｘと、ｐ次ベクトルに１が含まれるか否かを示す情報ν_２と、を出力する。

【0065】

一般にプライオリティエンコーダは、入力されるベクトル（以下、入力ベクトル）の要素のうち、要素値が特定値（例えば１）である要素のアドレスの最小値を出力する機能であると解釈することができる。アドレスは、例えば最初の要素を０とし１ずつ加算される。１６ビットの要素を含む入力ベクトルＩｎ＝（0,0,0,1,0,0,1,1,0,0,0,1,0,0,0,0）が入力され、特定値が１である場合を考える。この場合、要素値が１であるアドレスは、｛3,6,7,11｝の４つである。これらのアドレスのうち最小値は３である。プライオリティエンコーダは、この値３を示す４（＝ｃｅｉｌ（ｌｏｇ_２１６））ビットのベクトル（0,0,1,1）を出力する。入力ベクトルを反転させてプライオリティエンコーダに入力すれば、要素値が特定値である要素のアドレスの最大値を得ることができる。

【0066】

プライオリティエンコーダ６０２ａを用いることで、ｐ次ベクトルに含まれる値が１である要素のうち、最初に出現する要素のアドレスａ_ｍｉｎが抽出される。また、反転させたｐ次ベクトルと、プライオリティエンコーダ６０２ｂとを用いることで、ｐ次ベクトルに含まれる値が１である要素のうち、最後に出現する要素のアドレスａ_ｍａｘが抽出される。

【0067】

ＬＵＴ６０３ａは、ａ_ｍｉｎに対応する変数（誤りロケータ）を記述する対応情報である。ＬＵＴ６０３ｂは、ａ_ｍａｘに対応する変数を記述する対応情報である。抽出部１１３は、ＬＵＴ６０３ａを用いて、ａ_ｍｉｎに対応する変数Ｘ_１を求めて出力する。また抽出部１１３は、ＬＵＴ６０３ｂを用いて、ａ_ｍａｘに対応する変数Ｘ_２を求めて出力する。なお、根が１つの場合、変数Ｘ_１と変数Ｘ_２とは同じ値となる。根が２つの場合、変数Ｘ_１と変数Ｘ_２とは異なる値となる。

【0068】

なお、図６に示す抽出部１１３の構成は一例であり、これに限られない。誤り位置情報を用いて、誤り位置多項式の根に基づく変数（誤りロケータ）を求める方法であれば、どのような方法が用いられてもよい。

【0069】

次に、完全対称式計算部１１４の機能の詳細について説明する。まず、完全対称式と、誤り位置多項式の次数と、の関係について説明する。

【0070】

誤り数がｓ（ここでは、ｓは１≦ｓ≦ｔを満たす整数）の場合の誤り位置多項式は、以下の（１）式のように定義される。

【数1】

【0071】

（１）式のＸ_１～Ｘ_sは、誤りロケータ（根に基づく変数）に相当する。（１）式に示すように、誤り位置多項式の根は、誤りロケータの逆元となる。誤り位置多項式の根のうち、２つの根Ｘ_１ ^－１およびＸ_２ ^－１が得られたとする。この場合、（１）式は、以下の（２）式のように書き換えられる。（２）式の右辺はＸ_３～Ｘ_ｓを含む次数が２つ低減された誤り位置多項式σ^{＜ｓ－２＞}（ｘ）と、既知の誤りロケータＸ_１とＸ_２による基本対称式の母関数ｅ^＜２＞（ｘ）との積である。

【数2】

【0072】

（２）式の両辺に、誤りロケータＸ_１、Ｘ_２の完全対称式の母関数を表す以下の（３）式を乗じると、以下の（４）式が得られる。

【数3】

【数4】

【0073】

（４）式に示すように、誤り位置多項式σ^＜ｓ＞（ｘ）に、２つの根に基づく変数（誤りロケータＸ_１、Ｘ_２）の完全対称式の母関数を乗じることで、次数が２つ低減された誤り位置多項式σ^{＜ｓ－２＞}（ｘ）が得られる。

【0074】

なお、（４）式の両辺のｘ^ｉの係数を抜き出すことにより、以下の（５）式に示す関係式が得られる。ｈ^＜２＞ _ｉ－ｊは、（ｉ－ｊ）次の完全対称式を表す。以下では、ｈ^＜ｓ＞ _ｉは、根がｓ個の場合のｉ次の完全対称式を表す。

【数5】

【0075】

（５）式は、（４）式に示される多項式の乗算が多項式の係数の畳み込みに相当することを示す、と解釈することができる。

【0076】

図７は、完全対称式計算部１１４の構成例を示すブロック図である。完全対称式計算部１１４は、情報ν_１、ν_２、および、変数Ｘ_１、Ｘ_２を入力し、変数Ｘ_１、Ｘ_２の完全対称式を計算して出力する。

【0077】

セレクタ７０１は、情報ν_１、ν_２が共に０であるか否かに応じて、計算式７１１の出力、および、セレクタ７０２の出力のいずれかを選択して出力する。セレクタ７０２は、変数Ｘ_１とＸ_２とが等しいか否かに応じて、計算式７１２の出力、および、計算式７１３の出力のいずれかを選択して出力する。

【0078】

例えば、情報ν_１、ν_２が共に０の場合、根が存在しない場合に相当するため、セレクタ７０１は、計算式７１１に示す計算の結果を、１次～３次の完全対称式ｈ_１～ｈ_３として出力する。

【0079】

情報ν_１、ν_２が共に０でなく、変数Ｘ_１とＸ_２とが等しい場合、１つの根が存在する場合に相当するため、セレクタ７０１およびセレクタ７０２は、計算式７１２に示す計算の結果を、１次～３次の完全対称式ｈ_１～ｈ_３として出力する。

【0080】

情報ν_１、ν_２が共に０でなく、変数Ｘ_１とＸ_２とが等しくない場合、２つの根が存在する場合に相当するため、セレクタ７０１およびセレクタ７０２は、計算式７１３に示す計算の結果を、１次～３次の完全対称式ｈ_１～ｈ_３として出力する。

【0081】

なお図７では、３次までの完全対称式の例が示されているが、４次から（ｔ－１）次の完全対称式ｈ_４～ｈ_ｔ－１も同様の手順で計算される。

【0082】

次に、更新部１１５による誤り位置多項式の更新処理の詳細について説明する。例えば、更新部１１５は、完全対称式計算部１１４により計算された完全対称式を用いて、以下の（６）式で表されるｃサイクル目の誤り位置多項式σ^［ｃ］（ｘ）を、以下の（７）式で表される誤り位置多項式σ^{［ｃ＋１］}（ｘ）に更新する。

【数6】

【数7】

【0083】

このように、誤り位置多項式に完全対称式を乗じることにより、誤り位置多項式の根（誤りロケータ）と同じ個数分の次数が削減された誤り位置多項式を、更新後の誤り位置多項式として求めることができる。

【0084】

この後、多項式代入部１１２は、更新された誤り位置多項式を用いて、次のサイクルの代入処理として、上記の代入処理を再度実行する。誤り位置計算部１１０は、最後のサイクルの処理が完了するまで、多項式代入部１１２、抽出部１１３、完全対称式計算部１１４、および、更新部１１５による処理を繰り返し実行する。

【0085】

訂正部１０３は、誤り位置計算部１１０の各サイクルの代入処理で得られた誤り位置情報を用いて、誤り位置情報が示す誤り位置のビットを反転させることにより誤り訂正を実行する。

【0086】

次に、メモリシステム１による復号処理の流れについて説明する。図８は、本実施形態における復号処理の一例を示すフローチャートである。

【0087】

制御部１１は、不揮発性メモリ２０から、誤り訂正符号を読み出し、受信語を得る（ステップＳ１０１）。また、制御部１１は、復号部１８へ復号の開始を指示する。

【0088】

復号部１８のシンドローム計算部１０１は、受信語からシンドロームを計算する（ステップＳ１０２）。復号部１８は、計算されたすべてのシンドロームの値が０であるか否かを判定する（ステップＳ１０３）。

【0089】

すべてのシンドロームが０である場合（ステップＳ１０３：Ｙｅｓ）、受信語に誤りがないと判断できるため、復号部１８は、復号処理を終了する。すべてのシンドロームが０でない場合（ステップＳ１０３：Ｎｏ）、誤り位置多項式計算部１０２は、シンドロームを用いて誤り位置多項式を計算する（ステップＳ１０４）。

【0090】

誤り位置計算部１１０は、計算された誤り位置多項式により、誤り位置を探索する（ステップＳ１０５）。訂正部１０３は、探索により求められた誤り位置のビットを反転（ビットフリップ）することにより誤りを訂正し（ステップＳ１０６）、復号処理を終了する。

【0091】

以上のように、本実施形態は、チェンサーチなどによる誤り位置多項式の根の探索処理の中で、誤り位置多項式の次数を低下させる。これにより、次数の低下に応じて回路の不活性領域を発生させることができ、この結果、探索処理の消費電力を抑制することができる。

【0092】

なお、本実施形態は、例えば、レイテンシの低減のために並列度が大きく設定され、かつ、最大訂正ビット数が中程度（例えば５～１２ビット）である場合に適している。

【0093】

（第２の実施形態）
第２の実施形態は、誤り位置多項式の更新をより効率的に実行する。なお、第２の実施形態では、復号部の機能が第１の実施形態と異なっている。以下では、第２の実施形態の復号部１８－２の詳細について説明する。

【0094】

図９は、本実施形態に係る復号部１８－２の構成例を示すブロック図である。図９に示すように、復号部１８－２は、シンドローム計算部１０１と、誤り位置多項式計算部１０２と、誤り位置計算部１１０－２と、訂正部１０３と、を備えている。誤り位置計算部１１０－２以外の各部の機能は、第１の実施形態と同様であるため同一の符号を付し説明を省略する。

【0095】

誤り位置計算部１１０－２は、多項式取得部１１１と、多項式代入部１１２と、抽出部１１３－２と、完全対称式計算部１１４－２と、更新部１１５－２と、を備えている。多項式取得部１１１および多項式代入部１１２の機能は、第１の実施形態と同様であるため同一の符号を付し説明を省略する。

【0096】

抽出部１１３－２は、１つまたは複数の変数の逆元をさらに抽出する点が、第１の実施形態の抽出部１１３と異なる。図９では、２つの変数Ｘ_１、Ｘ_２に対応する２つの逆元Ｘ_１ ^－１、Ｘ_２ ^－１が示されている。

【0097】

完全対称式計算部１１４－２は、抽出された逆元の完全対称式（第２完全対称式）をさらに計算する点が、第１の実施形態の完全対称式計算部１１４と異なる。以下では、変数の完全対称式を完全対称式ＳＰ－Ａと称し、変数の逆元の完全対称式を完全対称式ＳＰ－Ｂと称する場合がある。

【0098】

完全対称式計算部１１４－２は、完全対称式ＳＰ－Ａを、１次からｋ次（ｋは、２≦ｋ＜ｔを満たす整数）の係数の更新に用いられる完全対称式として計算し、完全対称式ＳＰ－Ｂを、（ｋ＋１）次からｔ次の係数の更新に用いられる完全対称式として計算する。

【0099】

例えば完全対称式計算部１１４－２は、以下の（８）式により完全対称式ＳＰ－Ａを計算し、以下の（９）式により完全対称式ＳＰ－Ｂを計算する。この例では、ｋは「（ｔ－１）／２以下の最大の整数」により計算される。例えばｔ＝８の場合、ｋは３である。

【数8】

【数9】

【0100】

ｔが偶数の場合、（８）式は、１からｋまで昇順に増加する次数の完全対称式を計算する式に相当する。一方、（９）式は、ｔから（ｋ＋１）まで降順に減少する次数の完全対称式を計算する式に相当する。ｔが奇数の場合、ｋ未満は（８）式で昇順に、ｋより大きい場合は（９）式で降順に計算する。ｋについては（８）式で昇順に計算しても、（９）式で降順に計算しても、どちらも同じ結果が得られる。

【0101】

更新部１１５－２は、完全対称式ＳＰ－Ａおよび完全対称式ＳＰ－Ｂを用いて、誤り位置多項式を更新する。以下では、完全対称式ＳＰ－Ａを用いた誤り位置多項式の更新を、昇順の畳み込みといい、完全対称式ＳＰ－Ｂを用いた誤り位置多項式の更新を、降順の畳み込みという場合がある。

【0102】

なお、第１の実施形態は、１からｔまでの昇順の畳み込みにより更新を行う例と解釈することができる。これに対して本実施形態は、昇順および降順の両方向の畳み込みにより更新を行う例に相当する。以下に、降順の畳み込みについて説明する。

【0103】

上記の（２）式の両辺にｘ^ｓを乗じ、かつ、ｘをｘ^－１に置き換える変換を行う。これにより、左辺は、以下の（１０）式に書き換えられ、右辺は、以下の（１１）式に書き換えられる。

【数10】

【数11】

【0104】

（１０）式および（１１）式それぞれに、誤りロケータＸ_１、Ｘ_２の逆元Ｘ_１ ^－１、Ｘ_２ ^－１の完全対称式の母関数を表す以下の（１２）式を乗じ、さらに、（－１）^２Ｘ_１ ^－１Ｘ_２ ^－１乗じると、以下の（１３）式が得られる。

【数12】

【数13】

【0105】

（１３）式に示すように、誤り位置多項式σ^＜ｓ＞（ｘ^－１）に、誤りロケータＸ_１、Ｘ_２の逆元の完全対称式を乗じることで、次数が２つ低減された誤り位置多項式σ^{＜ｓ－２＞}（ｘ^－１）が得られる。

【0106】

（１３）式の左辺および右辺は、それぞれ以下の（１４）式および（１５）式のように書き換えられる。なお、（１４）式内のｈの上部にバーが付された値は、以下の（１６）式により定義される。

【数14】

【数15】

【数16】

【0107】

（１３）式の両辺、すなわち、（１４）式および（１５）式のｘ^ｉの係数を抜き出すことにより、降順の畳み込みを示す式として以下の（１７）式が得られる。

【数17】

【0108】

次に、両方向の畳み込みによる計算量の削減について説明する。図１０は、誤り位置多項式の係数と、残りの誤り数との関係を示す図である。この図は基本対称式が従う漸化式を図示したものに相当する。

【0109】

例えば１行目のσ_０ ^＜０＞は、誤り数が０である誤り位置多項式（０次の誤り位置多項式）の係数に相当する。２行目のσ_０ ^＜１＞およびσ_１ ^＜１＞は、誤り数が１（誤りロケータはＸ_１）である１次の誤り位置多項式の０次および１次の係数にそれぞれ相当する。矢印は、矢の起点にある値から矢の先端にある値へ加算の寄与があることを表す。例えばσ_１ ^＜２＞は、σ_０ ^＜１＞とσ_１ ^＜１＞で構成される。σ_０ ^＜１＞が起点となる右下に向かう矢印では、矢の起点にある値は、誤りロケータＸ_２が乗算された上で加算に参加する。σ₁ ^＜１＞が起点となる左下に向かう矢印では、矢の起点にある値は、１が乗算された上で加算に参加する。従って、σ_１ ^＜２＞は、Ｘ_２σ_０ ^＜１＞とσ_１ ^＜１＞の加算であることを示す。

【0110】

図１０の最下行（４行目）は、残りの誤り数が４である場合の係数に相当する。誤り数が４である状態は、σ_０ ^＜４＞、σ_１ ^＜４＞、σ_２ ^＜４＞、σ_３ ^＜４＞、σ_４ ^＜４＞、の５つの係数の値（ガロア体の値）が存在する状態に相当する。畳み込みは、これらの係数を用いて実行される。

【0111】

本実施形態で実行される畳み込みは、ある行の誤り位置多項式から、抽出された誤りロケータに対応する次数の多項式を取り除いて、当該行より上の行の、次数の少ない誤り位置多項式を得ることに相当する。例えば図１０の最下行の状態から、誤りロケータＸ_３、Ｘ_４に対応する次数の多項式が取り除かれて、２行目の誤り位置多項式が得られる。

【0112】

昇順の畳み込みで２行目の誤り位置多項式の係数σ_２ ^＜２＞を求める場合は、例えば以下の（１８）式を用いることができる。この場合、３つの完全対称式ｈ_０ ^＜２＞、ｈ_１ ^＜２＞、および、ｈ_２ ^＜２＞の計算が必要となる。

【数18】

【0113】

一方、降順の畳み込みで係数σ_２ ^＜２＞を求める場合は、例えば以下の（１９）式を用いることができる。この場合、１つの完全対称式（ｈ_０ ^＜２＞のｈの上部にバーが付された値）のみの計算が必要となる。２行目の（２次の）誤り位置多項式の次数のうち大きい次数の係数σ_２ ^＜２＞は、４行目の（４次の）誤り位置多項式の次数うち小さい次数ではなく、大きい次数の係数を元に更新する方が、必要な完全対称式の個数を少なくすることができる。

【0114】

そこで本実施形態では、例えば次数の小さい係数は昇順の畳み込みを行い、次数の大きい係数は降順の畳み込みを行う。このように、昇順のみでなく、昇順および降順の畳み込みを組み合わせることにより、全体としての計算量を抑制することができる。

【数19】

【0115】

なお、降順の畳み込みでは、誤りロケータの逆元（Ｘ_１ ^－１、Ｘ_２ ^－１など）の計算が必要となる。逆元は例えばルックアップテーブル（ＬＵＴ）により求められるが、後述するように、このＬＵＴのサイズは符号長ｎではなく、並列度ｐとすることができる。従って、ＬＵＴのサイズが過大となることを抑制できる。

【0116】

次に、抽出部１１３－２の詳細について説明する。図１１は、抽出部１１３－２の構成例を示すブロック図である。図１１に示すように、抽出部１１３－２は、順序反転部６０１と、プライオリティエンコーダ６０２ａ、６０２ｂと、ＬＵＴ６０３ａ、６０３ｂ、６０３－２ｃ、６０３－２ｄと、を備えている。

【0117】

本実施形態の抽出部１１３－２は、ＬＵＴ６０３－２ｃ、６０３－２ｄをさらに備える点が、第１の実施形態の抽出部１１３と異なっている。その他の構成は抽出部１１３と同様であるため同一の符号を付し説明を省略する。

【0118】

ＬＵＴ６０３－２ｃは、ａ_ｍｉｎに対応する変数の逆元を記述する対応情報である。ＬＵＴ６０３－２ｄは、ａ_ｍａｘに対応する変数の逆元を記述する対応情報である。抽出部１１３－２は、ＬＵＴ６０３－２ｃを用いて、ａ_ｍｉｎに対応する逆元Ｘ_１ ^－１を求めて出力する。また抽出部１１３－２は、ＬＵＴ６０３－２ｄを用いて、ａ_ｍａｘに対応する逆元Ｘ_２ ^－１を求めて出力する。

【0119】

各ＬＵＴのサイズは、符号長ｎではなく、ｐ次ベクトルの要素数（＝ｐ）分のサイズとなる。従って、本実施形態では、逆元のためのＬＵＴ６０３－２ｃ、６０３－２ｄが必要となるが、全体として必要となるＬＵＴのサイズが過大となることを回避できる。

【0120】

次に、完全対称式計算部１１４－２の詳細について説明する。図１２は、完全対称式計算部１１４－２の構成例を示すブロック図である。完全対称式計算部１１４－２は、情報ν_１、ν_２、変数Ｘ_１、Ｘ_２、および、逆元Ｘ_１ ^－１、Ｘ_２ ^－１を入力し、変数Ｘ_１、Ｘ_２の完全対称式ＳＰ－Ａと、逆元Ｘ_１ ^－１、Ｘ_２ ^－１の完全対称式ＳＰ－Ｂと、を計算して出力する。

【0121】

完全対称式ＳＰ－Ａを計算するために用いられる計算式７１１～７１３、および、セレクタ７０１、７０２は第１の実施形態（図７）と同様であるため説明を省略する。

【0122】

セレクタ１２０１は、情報ν_１、ν_２が共に０であるか否かに応じて、計算式１２１１の出力、および、セレクタ１２０２の出力のいずれかを選択して出力する。セレクタ１２０２は、逆元Ｘ_１ ^－１とＸ_２ ^－１とが等しいか否かに応じて、計算式１２１２の出力、および、計算式１２１３の出力のいずれかを選択して出力する。

【0123】

例えば、情報ν_１、ν_２が共に０の場合、根が存在しない場合に相当するため、セレクタ１２０１は、計算式１２１１に示す計算の結果を完全対称式ＳＰ－Ｂとして出力する。

【0124】

情報ν_１、ν_２が共に０でなく、逆元Ｘ_１ ^－１とＸ_２ ^－１とが等しい場合、１つの根が存在する場合に相当するため、セレクタ１２０１およびセレクタ１２０２は、計算式１２１２に示す計算の結果を、完全対称式ＳＰ－Ｂとして出力する。

【0125】

情報ν_１、ν_２が共に０でなく、逆元Ｘ_１ ^－１とＸ_２ ^－１とが等しくない場合、２つの根が存在する場合に相当するため、セレクタ１２０１およびセレクタ１２０２は、計算式１２１３に示す計算の結果を、完全対称式ＳＰ－Ｂとして出力する。

【0126】

次に、更新部１１５－２による誤り位置多項式の更新処理の詳細について説明する。以下では、最大訂正ビット数ｔが８である場合を例に説明する。この場合の誤り位置多項式は、以下の（２０）式により表される。

【数20】

【0127】

更新部１１５－２は、例えば、０次から３次までの係数σ_０～σ_３を、昇順の畳み込みで計算し、４次から８次までの係数σ_４～σ_８を、降順の畳み込みで計算する。

【0128】

図１３は、昇順の畳み込みの例を示す図である。昇順の畳み込みでは、更新部１１５－２は、図１３に示される行列演算により、０次から３次までの係数を更新する。また、更新部１１５－２は、並列度ｐを用いた固定の乗算により、次のサイクルで用いられる係数を計算する。

【0129】

図１４は、降順の畳み込みの例を示す図である。ｓは、更新部１１５－２に入力された誤り位置多項式の次数を表す。ｅは現在のサイクルでの完全対称式が含む根の個数を表す。

【0130】

降順の畳み込みでは、更新部１１５－２は、行列演算の前後で、図１４に示す係数の反転とシフトを実行する。図１４では、４次から８次までの係数を反転およびシフトした係数はσ´_０～σ´_４と表されている。更新部１１５－２は、図１４に示される行列演算により、係数σ´_０～σ´_４を更新する。更新部１１５－２は、並列度ｐを用いた固定の乗算により、次のサイクルで用いられる係数を計算するとともに、誤り位置多項式の次数ｓを更新する。

【0131】

（変形例）
これまでは、次のサイクルを開始するまでに、当該サイクルで用いる誤り位置多項式の更新が完了していることを前提としていた。例えば図５は、４サイクルのうち１サイクルから３サイクルで、それぞれ完全対称式を計算して誤り位置多項式を更新する例を示している。

【0132】

一方、次のサイクルまでに誤り位置多項式の更新が完了しない場合も考えられる。変形例の誤り位置計算部は、このような計算の遅延を考慮し、誤り位置多項式の更新が完了した後のサイクルで、更新された誤り位置多項式を用いた代入処理を実行する。

【0133】

図１５は、変形例による電力削減の例を説明するための図である。図１５は、１サイクル目で得られた２つの誤りロケータを用いた誤り位置多項式の更新が、２サイクル目で完了する例を示す。この結果、３サイクル目で次数を２つ低減した６次の誤り位置多項式を用いた代入処理が実行される。同様に、２サイクル目で得られた２つの誤りロケータを用いた誤り位置多項式の更新は、３サイクル目で完了し、４サイクル目で次数をさらに２つ低減した４次の誤り位置多項式を用いた代入処理が実行される。この結果、変形例では、２つの不活性領域１５０１、１５０２を生じさせることができる。

【0134】

以上説明したとおり、本実施形態によれば、復号処理などの演算の消費電力を抑制することができる。

【0135】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0136】

１ メモリシステム
１０ メモリコントローラ
１１ 制御部
１２ データバッファ
１３ メモリＩ／Ｆ
１４ 符号化／復号部
１５ ホストＩ／Ｆ
１６ 内部バス
１７ 符号化部
１８ 復号部
２０ 不揮発性メモリ
３０ ホスト

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】