(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024123621
(43)【公開日】2024-09-12
(54)【発明の名称】過電圧保護回路、コネクタ及び半導体装置
(51)【国際特許分類】
G05F 1/56 20060101AFI20240905BHJP
H01L 21/822 20060101ALI20240905BHJP
G06F 1/26 20060101ALI20240905BHJP
【ＦＩ】
G05F1/56 320C
H01L27/04 H
G06F1/26 306
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023031194
(22)【出願日】2023-03-01
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健
(72)【発明者】
【氏名】西谷 朋也
【テーマコード（参考）】
5B011
5F038
5H430
【Ｆターム（参考）】
5B011DB19
5B011GG03
5B011JA11
5F038AV06
5F038BH07
5F038BH12
5F038BH15
5H430BB05
5H430BB12
5H430EE06
5H430FF01
5H430FF13
5H430LA02
(57)【要約】
【課題】製造コストを低減することができる過電圧保護回路、コネクタ及び半導体装置を提供する。
【解決手段】一実施の形態によれば、過電圧保護回路１００は、電源ＶＤ３３とＣＣ端子１６との間に配置されたトランジスタ１１１、及び、トランジスタ１１１とＣＣ端子１６との間に配置されたトランジスタ１１２を含む電流出力回路１１０であって、電源ＶＤ３３から電流が流れるように駆動するトランジスタ１１１に電流を出力させる電流出力回路１１０と、トランジスタ１１２のゲートの電圧及びバックゲートの電圧を制御するゲート入力回路１６０と、を備え、ゲート入力回路１６０は、ＣＣ端子１６に印加された電圧に応じて、トランジスタ１１２のゲートの電圧及びバックゲートの電圧を制御し、電流出力回路１１０は、トランジスタ１１２による制御によって、ＣＣ端子１６に印加された電圧からトランジスタ１１１を保護する。
【選択図】図４
【解決手段】一実施の形態によれば、過電圧保護回路１００は、電源ＶＤ３３とＣＣ端子１６との間に配置されたトランジスタ１１１、及び、トランジスタ１１１とＣＣ端子１６との間に配置されたトランジスタ１１２を含む電流出力回路１１０であって、電源ＶＤ３３から電流が流れるように駆動するトランジスタ１１１に電流を出力させる電流出力回路１１０と、トランジスタ１１２のゲートの電圧及びバックゲートの電圧を制御するゲート入力回路１６０と、を備え、ゲート入力回路１６０は、ＣＣ端子１６に印加された電圧に応じて、トランジスタ１１２のゲートの電圧及びバックゲートの電圧を制御し、電流出力回路１１０は、トランジスタ１１２による制御によって、ＣＣ端子１６に印加された電圧からトランジスタ１１１を保護する。
【選択図】図４
【特許請求の範囲】
【請求項1】
電源と端子との間に配置された第１トランジスタ、及び、前記第１トランジスタと前記端子との間に配置された第２トランジスタを含む電流出力回路であって、前記電源から電流が流れるように駆動する前記第１トランジスタに前記電流を出力させる前記電流出力回路と、
前記第２トランジスタのゲートの電圧及びバックゲートの電圧を制御するゲート入力回路と、
を備え、
前記ゲート入力回路は、前記端子に印加された電圧に応じて、前記第２トランジスタの前記ゲートの電圧及び前記バックゲートの電圧を制御し、
前記電流出力回路は、前記第２トランジスタによる制御によって、前記端子に印加された電圧から前記第１トランジスタを保護する、
過電圧保護回路。
前記第２トランジスタのゲートの電圧及びバックゲートの電圧を制御するゲート入力回路と、
を備え、
前記ゲート入力回路は、前記端子に印加された電圧に応じて、前記第２トランジスタの前記ゲートの電圧及び前記バックゲートの電圧を制御し、
前記電流出力回路は、前記第２トランジスタによる制御によって、前記端子に印加された電圧から前記第１トランジスタを保護する、
過電圧保護回路。
【請求項2】
前記ゲート入力回路は、
前記第２トランジスタのゲートの電圧及びバックゲートの電圧を制御するゲート制御回路と、
前記ゲート制御回路に入力電圧を入力する入力制御回路と、
を含み、
前記入力制御回路は、前記端子に印加された電圧に応じて、前記入力電圧を変化させ、
前記ゲート制御回路は、入力された前記入力電圧に応じて、前記第２トランジスタの前記ゲートの電圧及び前記バックゲートの電圧を制御する、
請求項１に記載の過電圧保護回路。
前記第２トランジスタのゲートの電圧及びバックゲートの電圧を制御するゲート制御回路と、
前記ゲート制御回路に入力電圧を入力する入力制御回路と、
を含み、
前記入力制御回路は、前記端子に印加された電圧に応じて、前記入力電圧を変化させ、
前記ゲート制御回路は、入力された前記入力電圧に応じて、前記第２トランジスタの前記ゲートの電圧及び前記バックゲートの電圧を制御する、
請求項１に記載の過電圧保護回路。
【請求項3】
前記入力制御回路は、
基準電流を生成するバイアス回路と、
前記入力電圧を制御する制御回路と、
を含む、
請求項２に記載の過電圧保護回路。
基準電流を生成するバイアス回路と、
前記入力電圧を制御する制御回路と、
を含む、
請求項２に記載の過電圧保護回路。
【請求項4】
前記入力制御回路は、
基準電流を生成するバイアス回路と、
前記入力電圧を制御する制御回路と、
前記バイアス回路及び前記制御回路をディセーブルにする機能を有するディセーブル手段と、
を含む、
請求項２に記載の過電圧保護回路。
基準電流を生成するバイアス回路と、
前記入力電圧を制御する制御回路と、
前記バイアス回路及び前記制御回路をディセーブルにする機能を有するディセーブル手段と、
を含む、
請求項２に記載の過電圧保護回路。
【請求項5】
前記ディセーブル手段は、前記入力制御回路が前記入力電圧として前記電源と同じ電圧値を入力するように、前記バイアス回路及び前記制御回路をディセーブルにする、
請求項４に記載の過電圧保護回路。
請求項４に記載の過電圧保護回路。
【請求項6】
前記入力制御回路は、
前記端子に所定の閾値以下の第１電圧が印可された場合には、前記入力電圧として第１入力電圧を前記ゲート制御回路に入力し、
前記端子に所定の閾値よりも大きい第２電圧が印可された場合には、前記入力電圧として第２入力電圧を前記ゲート制御回路に入力し、
前記ゲート制御回路は、
前記第１入力電圧を入力された場合には、前記電流出力回路が前記電流を前記端子に出力するように前記第２トランジスタの前記ゲートを制御し、
前記第２入力電圧を入力された場合には、前記電流出力回路を保護するように前記第２トランジスタの前記ゲートを制御する、
請求項２に記載の過電圧保護回路。
前記端子に所定の閾値以下の第１電圧が印可された場合には、前記入力電圧として第１入力電圧を前記ゲート制御回路に入力し、
前記端子に所定の閾値よりも大きい第２電圧が印可された場合には、前記入力電圧として第２入力電圧を前記ゲート制御回路に入力し、
前記ゲート制御回路は、
前記第１入力電圧を入力された場合には、前記電流出力回路が前記電流を前記端子に出力するように前記第２トランジスタの前記ゲートを制御し、
前記第２入力電圧を入力された場合には、前記電流出力回路を保護するように前記第２トランジスタの前記ゲートを制御する、
請求項２に記載の過電圧保護回路。
【請求項7】
前記閾値は、前記電源の電圧と同じ電圧値である、
請求項６に記載の過電圧保護回路。
請求項６に記載の過電圧保護回路。
【請求項8】
前記電流出力回路は、第３トランジスタをさらに含み、
前記第１トランジスタの一端は、前記電源に接続し、
前記第１トランジスタの他端は、前記第２トランジスタの一端に接続し、
前記第１トランジスタのゲートは、前記第３トランジスタのゲートに接続し、
前記第２トランジスタの一端は、前記第１トランジスタの他端に接続し、
前記第２トランジスタの他端は、前記端子に接続し、
前記第２トランジスタのゲート及びバックゲートは、前記ゲート制御回路に接続し、
前記第３トランジスタの一端は、前記電源に接続し、
前記第３トランジスタの他端は、参照電流が流れる配線に接続し、
前記第３トランジスタのゲートは、前記第１トランジスタのゲートに接続した、
請求項６に記載の過電圧保護回路。
前記第１トランジスタの一端は、前記電源に接続し、
前記第１トランジスタの他端は、前記第２トランジスタの一端に接続し、
前記第１トランジスタのゲートは、前記第３トランジスタのゲートに接続し、
前記第２トランジスタの一端は、前記第１トランジスタの他端に接続し、
前記第２トランジスタの他端は、前記端子に接続し、
前記第２トランジスタのゲート及びバックゲートは、前記ゲート制御回路に接続し、
前記第３トランジスタの一端は、前記電源に接続し、
前記第３トランジスタの他端は、参照電流が流れる配線に接続し、
前記第３トランジスタのゲートは、前記第１トランジスタのゲートに接続した、
請求項６に記載の過電圧保護回路。
【請求項9】
前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタは、ＰＭＯＳトランジスタであり、
前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタの一端は、ソースであり、
前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタの他端は、ドレインである、
請求項８に記載の過電圧保護回路。
前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタの一端は、ソースであり、
前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタの他端は、ドレインである、
請求項８に記載の過電圧保護回路。
【請求項10】
前記端子に接続された端子配線と、
前記入力制御回路から前記入力電圧が入力される入力配線と、
前記第２トランジスタのゲートに接続されたゲート配線と、
前記第２トランジスタのバックゲートに接続されたバックゲート配線と、
をさらに備え、
前記入力制御回路は、
前記第１入力電圧及び前記第２入力電圧の少なくともいずれかを、前記入力配線を介して前記ゲート制御回路に入力し、
前記ゲート制御回路は、
前記ゲート配線及び前記バックゲート配線を介して前記ゲートを制御する、
請求項６に記載の過電圧保護回路。
前記入力制御回路から前記入力電圧が入力される入力配線と、
前記第２トランジスタのゲートに接続されたゲート配線と、
前記第２トランジスタのバックゲートに接続されたバックゲート配線と、
をさらに備え、
前記入力制御回路は、
前記第１入力電圧及び前記第２入力電圧の少なくともいずれかを、前記入力配線を介して前記ゲート制御回路に入力し、
前記ゲート制御回路は、
前記ゲート配線及び前記バックゲート配線を介して前記ゲートを制御する、
請求項６に記載の過電圧保護回路。
【請求項11】
前記ゲート制御回路は、
第１ゲート制御トランジスタと、
第２ゲート制御トランジスタと、
第３ゲート制御トランジスタと、
第４ゲート制御トランジスタと、
第５ゲート制御トランジスタと、
を含み、
前記第１ゲート制御トランジスタの一端は、前記入力配線に接続し、
前記第１ゲート制御トランジスタの他端は、前記ゲート配線に接続し、
前記第１ゲート制御トランジスタのゲートは、前記端子配線に接続し、
前記第１ゲート制御トランジスタのバックゲートは、前記バックゲート配線に接続し、
前記第２ゲート制御トランジスタの一端は、前記ゲート配線に接続し、
前記第２ゲート制御トランジスタの他端は、前記端子配線に接続し、
前記第２ゲート制御トランジスタのゲートは、前記電源に接続し、
前記第２ゲート制御トランジスタのバックゲートは、前記バックゲート配線に接続し、
前記第３ゲート制御トランジスタの一端は、前記電源に接続し、
前記第３ゲート制御トランジスタの他端は、前記バックゲート配線に接続し、
前記第３ゲート制御トランジスタのゲートは、前記端子配線に接続し、
前記第３ゲート制御トランジスタのバックゲートは、前記バックゲート配線に接続し、
前記第４ゲート制御トランジスタの一端は、前記入力配線に接続し、
前記第４ゲート制御トランジスタの他端は、前記ゲート配線に接続し、
前記第４ゲート制御トランジスタのゲートは、前記ゲート配線に接続し、
前記第４ゲート制御トランジスタのバックゲートは、前記バックゲート配線に接続し、
前記第５ゲート制御トランジスタの一端は、前記ゲート配線に接続し、
前記第５ゲート制御トランジスタの他端は、前記入力配線に接続し、
前記第５ゲート制御トランジスタのゲートは、前記電源に接続し、
前記第５ゲート制御トランジスタのバックゲートは、前記入力配線に接続した、
請求項１０に記載の過電圧保護回路。
第１ゲート制御トランジスタと、
第２ゲート制御トランジスタと、
第３ゲート制御トランジスタと、
第４ゲート制御トランジスタと、
第５ゲート制御トランジスタと、
を含み、
前記第１ゲート制御トランジスタの一端は、前記入力配線に接続し、
前記第１ゲート制御トランジスタの他端は、前記ゲート配線に接続し、
前記第１ゲート制御トランジスタのゲートは、前記端子配線に接続し、
前記第１ゲート制御トランジスタのバックゲートは、前記バックゲート配線に接続し、
前記第２ゲート制御トランジスタの一端は、前記ゲート配線に接続し、
前記第２ゲート制御トランジスタの他端は、前記端子配線に接続し、
前記第２ゲート制御トランジスタのゲートは、前記電源に接続し、
前記第２ゲート制御トランジスタのバックゲートは、前記バックゲート配線に接続し、
前記第３ゲート制御トランジスタの一端は、前記電源に接続し、
前記第３ゲート制御トランジスタの他端は、前記バックゲート配線に接続し、
前記第３ゲート制御トランジスタのゲートは、前記端子配線に接続し、
前記第３ゲート制御トランジスタのバックゲートは、前記バックゲート配線に接続し、
前記第４ゲート制御トランジスタの一端は、前記入力配線に接続し、
前記第４ゲート制御トランジスタの他端は、前記ゲート配線に接続し、
前記第４ゲート制御トランジスタのゲートは、前記ゲート配線に接続し、
前記第４ゲート制御トランジスタのバックゲートは、前記バックゲート配線に接続し、
前記第５ゲート制御トランジスタの一端は、前記ゲート配線に接続し、
前記第５ゲート制御トランジスタの他端は、前記入力配線に接続し、
前記第５ゲート制御トランジスタのゲートは、前記電源に接続し、
前記第５ゲート制御トランジスタのバックゲートは、前記入力配線に接続した、
請求項１０に記載の過電圧保護回路。
【請求項12】
前記第１ゲート制御トランジスタ、前記第２ゲート制御トランジスタ、前記第３ゲート制御トランジスタ、及び、前記第４ゲート制御トランジスタは、ＰＭＯＳトランジスタであり、
前記第５ゲート制御トランジスタは、ＮＭＯＳトランジスタであり、
前記第１ゲート制御トランジスタ、前記第２ゲート制御トランジスタ、前記第３ゲート制御トランジスタ、前記第４ゲート制御トランジスタ、及び、前記第５ゲート制御トランジスタの一端は、ソースであり、
前記第１ゲート制御トランジスタ、前記第２ゲート制御トランジスタ、前記第３ゲート制御トランジスタ、前記第４ゲート制御トランジスタ、及び、前記第５ゲート制御トランジスタの他端は、ドレインである、
請求項１１に記載の過電圧保護回路。
前記第５ゲート制御トランジスタは、ＮＭＯＳトランジスタであり、
前記第１ゲート制御トランジスタ、前記第２ゲート制御トランジスタ、前記第３ゲート制御トランジスタ、前記第４ゲート制御トランジスタ、及び、前記第５ゲート制御トランジスタの一端は、ソースであり、
前記第１ゲート制御トランジスタ、前記第２ゲート制御トランジスタ、前記第３ゲート制御トランジスタ、前記第４ゲート制御トランジスタ、及び、前記第５ゲート制御トランジスタの他端は、ドレインである、
請求項１１に記載の過電圧保護回路。
【請求項13】
前記入力制御回路は、
第１入力制御トランジスタと、
第２入力制御トランジスタと、
第３入力制御トランジスタと、
第４入力制御トランジスタと、
第５入力制御トランジスタと、
第６入力制御トランジスタと、
第７入力制御トランジスタと、
第８入力制御トランジスタと、
第９入力制御トランジスタと、
抵抗と、
第１接点と、
第２接点と、
第３接点と、
を含み、
前記第１入力制御トランジスタの一端は、前記電源に接続し、
前記第１入力制御トランジスタの他端は、前記抵抗の一端、前記第１入力制御トランジスタのゲート、前記第２入力制御トランジスタのゲート、及び、前記第４入力制御トランジスタのゲートに接続し、
前記第１入力制御トランジスタのゲートは、前記第１入力制御トランジスタの他端、前記第２入力制御トランジスタのゲート、前記第４入力制御トランジスタのゲート、及び、前記抵抗の一端に接続し、
前記抵抗の一端は、前記第１入力制御トランジスタの他端、前記第１入力制御トランジスタのゲート、前記第２入力制御トランジスタのゲート、及び、前記第４入力制御トランジスタのゲートに接続し、
前記抵抗の他端は、グラウンドに接続し、
前記第２入力制御トランジスタの一端は、前記電源に接続し、
前記第２入力制御トランジスタの他端は、前記第５入力制御トランジスタの他端、前記第５入力制御トランジスタのゲート、前記第７入力制御トランジスタのゲート、及び、前記第８入力制御トランジスタのゲートに接続し、
前記第２入力制御トランジスタのゲートは、前記第１入力制御トランジスタのゲート、前記第１入力制御トランジスタの他端、前記抵抗の一端、及び、前記第４入力制御トランジスタのゲートに接続し、
前記第３入力制御トランジスタの一端は、前記電源に接続し、
前記第３入力制御トランジスタの他端は、前記第２接点に接続し、
前記第３入力制御トランジスタのゲートは、前記第１接点に接続し、
前記第４入力制御トランジスタの一端は、前記電源に接続し、
前記第４入力制御トランジスタの他端は、前記第３接点に接続し、
前記第４入力制御トランジスタのゲートは、前記第１入力制御トランジスタのゲート、前記第１入力制御トランジスタの他端、前記抵抗の一端、及び、前記第２入力制御トランジスタのゲートに接続し、
前記第５入力制御トランジスタの一端は、前記グラウンドに接続し、
前記第５入力制御トランジスタの他端は、前記第２入力制御トランジスタの他端、前記第５入力制御トランジスタのゲート、前記第７入力制御トランジスタのゲート、及び、前記第８入力制御トランジスタのゲートに接続し、
前記第５入力制御トランジスタのゲートは、前記第２入力制御トランジスタの他端、前記第５入力制御トランジスタの他端、前記第７入力制御トランジスタのゲート、及び、前記第８入力制御トランジスタのゲートに接続し、
前記第６入力制御トランジスタの一端は、前記第７入力制御トランジスタの他端、及び、前記第１接点に接続し、
前記第６入力制御トランジスタの他端は、前記電源に接続し、
前記第６入力制御トランジスタのゲートは、前記端子配線に接続し、
前記第６入力制御トランジスタのバックゲートは、前記第１接点に接続し、
前記第７入力制御トランジスタの一端は、前記グラウンドに接続し、
前記第７入力制御トランジスタの他端は、前記第６入力制御トランジスタの一端、及び、前記第１接点に接続し、
前記第７入力制御トランジスタのゲートは、前記第２入力制御トランジスタの他端、前記第５入力制御トランジスタの他端、前記第５入力制御トランジスタのゲート、及び、前記第８入力制御トランジスタのゲートに接続し、
前記第８入力制御トランジスタの一端は、前記グラウンドに接続し、
前記第８入力制御トランジスタの他端は、前記第２接点に接続し、
前記第８入力制御トランジスタのゲートは、前記第２入力制御トランジスタの他端、前記第５入力制御トランジスタの他端、前記第５入力制御トランジスタのゲート、及び、前記第７入力制御トランジスタのゲートに接続し、
前記第９入力制御トランジスタの一端は、前記グラウンドに接続し、
前記第９入力制御トランジスタの他端は、前記第３接点に接続し、
前記第９入力制御トランジスタのゲートは、前記第２接点に接続し、
前記第１接点は、前記第６入力制御トランジスタのバックゲート、前記第６入力制御トランジスタの一端、前記第７入力制御トランジスタの他端、及び、前記第３入力制御トランジスタのゲートに接続し、
前記第２接点は、前記第３入力制御トランジスタの他端、前記第８入力制御トランジスタの他端、及び、前記第９入力制御トランジスタのゲートに接続し、
前記第３接点は、前記第４入力制御トランジスタの他端、前記第９入力制御トランジスタの他端、及び、前記入力配線に接続した、
請求項１０に記載の過電圧保護回路。
第１入力制御トランジスタと、
第２入力制御トランジスタと、
第３入力制御トランジスタと、
第４入力制御トランジスタと、
第５入力制御トランジスタと、
第６入力制御トランジスタと、
第７入力制御トランジスタと、
第８入力制御トランジスタと、
第９入力制御トランジスタと、
抵抗と、
第１接点と、
第２接点と、
第３接点と、
を含み、
前記第１入力制御トランジスタの一端は、前記電源に接続し、
前記第１入力制御トランジスタの他端は、前記抵抗の一端、前記第１入力制御トランジスタのゲート、前記第２入力制御トランジスタのゲート、及び、前記第４入力制御トランジスタのゲートに接続し、
前記第１入力制御トランジスタのゲートは、前記第１入力制御トランジスタの他端、前記第２入力制御トランジスタのゲート、前記第４入力制御トランジスタのゲート、及び、前記抵抗の一端に接続し、
前記抵抗の一端は、前記第１入力制御トランジスタの他端、前記第１入力制御トランジスタのゲート、前記第２入力制御トランジスタのゲート、及び、前記第４入力制御トランジスタのゲートに接続し、
前記抵抗の他端は、グラウンドに接続し、
前記第２入力制御トランジスタの一端は、前記電源に接続し、
前記第２入力制御トランジスタの他端は、前記第５入力制御トランジスタの他端、前記第５入力制御トランジスタのゲート、前記第７入力制御トランジスタのゲート、及び、前記第８入力制御トランジスタのゲートに接続し、
前記第２入力制御トランジスタのゲートは、前記第１入力制御トランジスタのゲート、前記第１入力制御トランジスタの他端、前記抵抗の一端、及び、前記第４入力制御トランジスタのゲートに接続し、
前記第３入力制御トランジスタの一端は、前記電源に接続し、
前記第３入力制御トランジスタの他端は、前記第２接点に接続し、
前記第３入力制御トランジスタのゲートは、前記第１接点に接続し、
前記第４入力制御トランジスタの一端は、前記電源に接続し、
前記第４入力制御トランジスタの他端は、前記第３接点に接続し、
前記第４入力制御トランジスタのゲートは、前記第１入力制御トランジスタのゲート、前記第１入力制御トランジスタの他端、前記抵抗の一端、及び、前記第２入力制御トランジスタのゲートに接続し、
前記第５入力制御トランジスタの一端は、前記グラウンドに接続し、
前記第５入力制御トランジスタの他端は、前記第２入力制御トランジスタの他端、前記第５入力制御トランジスタのゲート、前記第７入力制御トランジスタのゲート、及び、前記第８入力制御トランジスタのゲートに接続し、
前記第５入力制御トランジスタのゲートは、前記第２入力制御トランジスタの他端、前記第５入力制御トランジスタの他端、前記第７入力制御トランジスタのゲート、及び、前記第８入力制御トランジスタのゲートに接続し、
前記第６入力制御トランジスタの一端は、前記第７入力制御トランジスタの他端、及び、前記第１接点に接続し、
前記第６入力制御トランジスタの他端は、前記電源に接続し、
前記第６入力制御トランジスタのゲートは、前記端子配線に接続し、
前記第６入力制御トランジスタのバックゲートは、前記第１接点に接続し、
前記第７入力制御トランジスタの一端は、前記グラウンドに接続し、
前記第７入力制御トランジスタの他端は、前記第６入力制御トランジスタの一端、及び、前記第１接点に接続し、
前記第７入力制御トランジスタのゲートは、前記第２入力制御トランジスタの他端、前記第５入力制御トランジスタの他端、前記第５入力制御トランジスタのゲート、及び、前記第８入力制御トランジスタのゲートに接続し、
前記第８入力制御トランジスタの一端は、前記グラウンドに接続し、
前記第８入力制御トランジスタの他端は、前記第２接点に接続し、
前記第８入力制御トランジスタのゲートは、前記第２入力制御トランジスタの他端、前記第５入力制御トランジスタの他端、前記第５入力制御トランジスタのゲート、及び、前記第７入力制御トランジスタのゲートに接続し、
前記第９入力制御トランジスタの一端は、前記グラウンドに接続し、
前記第９入力制御トランジスタの他端は、前記第３接点に接続し、
前記第９入力制御トランジスタのゲートは、前記第２接点に接続し、
前記第１接点は、前記第６入力制御トランジスタのバックゲート、前記第６入力制御トランジスタの一端、前記第７入力制御トランジスタの他端、及び、前記第３入力制御トランジスタのゲートに接続し、
前記第２接点は、前記第３入力制御トランジスタの他端、前記第８入力制御トランジスタの他端、及び、前記第９入力制御トランジスタのゲートに接続し、
前記第３接点は、前記第４入力制御トランジスタの他端、前記第９入力制御トランジスタの他端、及び、前記入力配線に接続した、
請求項１０に記載の過電圧保護回路。
【請求項14】
前記第１入力制御トランジスタ、前記第２入力制御トランジスタ、前記第３入力制御トランジスタ、及び、前記第４入力制御トランジスタは、ＰＭＯＳトランジスタであり、
前記第５入力制御トランジスタ、前記第６入力制御トランジスタ、前記第７入力制御トランジスタ、前記第８入力制御トランジスタ、及び、前記第９入力制御トランジスタは、ＮＭＯＳトランジスタであり、
前記第１入力制御トランジスタ、前記第２入力制御トランジスタ、前記第３入力制御トランジスタ、前記第４入力制御トランジスタ、第５入力制御トランジスタ、前記第６入力制御トランジスタ、前記第７入力制御トランジスタ、前記第８入力制御トランジスタ、及び、前記第９入力制御トランジスタの一端は、ソースであり、
前記第１入力制御トランジスタ、前記第２入力制御トランジスタ、前記第３入力制御トランジスタ、前記第４入力制御トランジスタ、第５入力制御トランジスタ、前記第６入力制御トランジスタ、前記第７入力制御トランジスタ、前記第８入力制御トランジスタ、及び、前記第９入力制御トランジスタの他端は、ドレインである、
請求項１３に記載の過電圧保護回路。
前記第５入力制御トランジスタ、前記第６入力制御トランジスタ、前記第７入力制御トランジスタ、前記第８入力制御トランジスタ、及び、前記第９入力制御トランジスタは、ＮＭＯＳトランジスタであり、
前記第１入力制御トランジスタ、前記第２入力制御トランジスタ、前記第３入力制御トランジスタ、前記第４入力制御トランジスタ、第５入力制御トランジスタ、前記第６入力制御トランジスタ、前記第７入力制御トランジスタ、前記第８入力制御トランジスタ、及び、前記第９入力制御トランジスタの一端は、ソースであり、
前記第１入力制御トランジスタ、前記第２入力制御トランジスタ、前記第３入力制御トランジスタ、前記第４入力制御トランジスタ、第５入力制御トランジスタ、前記第６入力制御トランジスタ、前記第７入力制御トランジスタ、前記第８入力制御トランジスタ、及び、前記第９入力制御トランジスタの他端は、ドレインである、
請求項１３に記載の過電圧保護回路。
【請求項15】
前記入力制御回路は、
前記入力制御回路をディセーブルにする機能を有するディセーブル手段を含み、
前記ディセーブル手段は、
イネーブル信号が入力される信号端子と、
インバータと、
第１ディセーブルトランジスタと、
第２ディセーブルトランジスタと、
第３ディセーブルトランジスタと、
第４ディセーブルトランジスタと、
第５ディセーブルトランジスタと、
第６ディセーブルトランジスタと、
第７ディセーブルトランジスタと、
を含み、
前記インバータの入力端子は、前記信号端子、前記第１ディセーブルトランジスタのゲート、前記第３ディセーブルトランジスタのゲート、前記第４ディセーブルトランジスタのゲート、及び、前記第５ディセーブルトランジスタのゲートに接続し、
前記インバータの出力端子は、前記第２ディセーブルトランジスタのゲート、前記第６ディセーブルトランジスタ、及び、前記第７ディセーブルトランジスタのゲートに接続し、
前記第１ディセーブルトランジスタの一端は、前記電源に接続し、
前記第１ディセーブルトランジスタの他端は、前記抵抗の一端、前記第１入力制御トランジスタの他端、前記第１入力制御トランジスタのゲート、前記第２入力制御トランジスタのゲート、及び、前記第４入力制御トランジスタのゲートに接続し、
前記第１ディセーブルトランジスタのゲートは、前記信号端子、前記インバータの入力端子、前記第３ディセーブルトランジスタのゲート、前記第４ディセーブルトランジスタのゲート、及び、前記第５ディセーブルトランジスタのゲートに接続し、
前記第２ディセーブルトランジスタの一端は、前記電源に接続し、
前記第２ディセーブルトランジスタの他端は、前記第６入力制御トランジスタの他端に接続し、
前記第２ディセーブルトランジスタのゲートは、前記インバータの出力端子、前記第６ディセーブルトランジスタのゲート、及び、前記第７ディセーブルトランジスタのゲートに接続し、
前記第３ディセーブルトランジスタの一端は、前記電源に接続し、
前記第３ディセーブルトランジスタの他端は、前記第１接点に接続し、
前記第３ディセーブルトランジスタのゲートは、前記信号端子、前記インバータの入力端子、前記第１ディセーブルトランジスタのゲート、前記第４ディセーブルトランジスタのゲート、及び、前記第５ディセーブルトランジスタのゲートに接続し、
前記第４ディセーブルトランジスタの一端は、前記電源に接続し、
前記第４ディセーブルトランジスタの他端は、前記第３接点に接続し、
前記第４ディセーブルトランジスタのゲートは、前記信号端子、前記インバータの入力端子、前記第１ディセーブルトランジスタのゲート、前記第３ディセーブルトランジスタのゲート、及び、前記第５ディセーブルトランジスタのゲート接続し、
前記第５ディセーブルトランジスタの一端は、前記グラウンドに接続し、
前記第５ディセーブルトランジスタの他端は、前記抵抗の他端に接続し、
前記第５ディセーブルトランジスタのゲートは、前記信号端子、前記インバータの入力端子、前記第１ディセーブルトランジスタのゲート、前記第３ディセーブルトランジスタのゲート、及び、前記第４ディセーブルトランジスタのゲートに接続し、
前記第６ディセーブルトランジスタの一端は、前記グラウンドに接続し、
前記第６ディセーブルトランジスタの他端は、前記第２入力制御トランジスタの他端、前記第５入力制御トランジスタの他端、前記第５入力制御トランジスタのゲート、前記第７入力制御トランジスタのゲート、及び、前記第８入力制御トランジスタのゲートに接続し、
前記第６ディセーブルトランジスタのゲートは、前記インバータの出力端子、前記第２ディセーブルトランジスタのゲート、及び、前記第７ディセーブルトランジスタのゲートに接続し、
前記第７ディセーブルトランジスタの一端は、前記グラウンドに接続し、
前記第７ディセーブルトランジスタの他端は、前記第２接点に接続し、
前記第７ディセーブルトランジスタのゲートは、前記インバータの出力端子、前記第２ディセーブルトランジスタのゲート、及び、前記第６ディセーブルトランジスタのゲートに接続した、
請求項１３に記載の過電圧保護回路。
前記入力制御回路をディセーブルにする機能を有するディセーブル手段を含み、
前記ディセーブル手段は、
イネーブル信号が入力される信号端子と、
インバータと、
第１ディセーブルトランジスタと、
第２ディセーブルトランジスタと、
第３ディセーブルトランジスタと、
第４ディセーブルトランジスタと、
第５ディセーブルトランジスタと、
第６ディセーブルトランジスタと、
第７ディセーブルトランジスタと、
を含み、
前記インバータの入力端子は、前記信号端子、前記第１ディセーブルトランジスタのゲート、前記第３ディセーブルトランジスタのゲート、前記第４ディセーブルトランジスタのゲート、及び、前記第５ディセーブルトランジスタのゲートに接続し、
前記インバータの出力端子は、前記第２ディセーブルトランジスタのゲート、前記第６ディセーブルトランジスタ、及び、前記第７ディセーブルトランジスタのゲートに接続し、
前記第１ディセーブルトランジスタの一端は、前記電源に接続し、
前記第１ディセーブルトランジスタの他端は、前記抵抗の一端、前記第１入力制御トランジスタの他端、前記第１入力制御トランジスタのゲート、前記第２入力制御トランジスタのゲート、及び、前記第４入力制御トランジスタのゲートに接続し、
前記第１ディセーブルトランジスタのゲートは、前記信号端子、前記インバータの入力端子、前記第３ディセーブルトランジスタのゲート、前記第４ディセーブルトランジスタのゲート、及び、前記第５ディセーブルトランジスタのゲートに接続し、
前記第２ディセーブルトランジスタの一端は、前記電源に接続し、
前記第２ディセーブルトランジスタの他端は、前記第６入力制御トランジスタの他端に接続し、
前記第２ディセーブルトランジスタのゲートは、前記インバータの出力端子、前記第６ディセーブルトランジスタのゲート、及び、前記第７ディセーブルトランジスタのゲートに接続し、
前記第３ディセーブルトランジスタの一端は、前記電源に接続し、
前記第３ディセーブルトランジスタの他端は、前記第１接点に接続し、
前記第３ディセーブルトランジスタのゲートは、前記信号端子、前記インバータの入力端子、前記第１ディセーブルトランジスタのゲート、前記第４ディセーブルトランジスタのゲート、及び、前記第５ディセーブルトランジスタのゲートに接続し、
前記第４ディセーブルトランジスタの一端は、前記電源に接続し、
前記第４ディセーブルトランジスタの他端は、前記第３接点に接続し、
前記第４ディセーブルトランジスタのゲートは、前記信号端子、前記インバータの入力端子、前記第１ディセーブルトランジスタのゲート、前記第３ディセーブルトランジスタのゲート、及び、前記第５ディセーブルトランジスタのゲート接続し、
前記第５ディセーブルトランジスタの一端は、前記グラウンドに接続し、
前記第５ディセーブルトランジスタの他端は、前記抵抗の他端に接続し、
前記第５ディセーブルトランジスタのゲートは、前記信号端子、前記インバータの入力端子、前記第１ディセーブルトランジスタのゲート、前記第３ディセーブルトランジスタのゲート、及び、前記第４ディセーブルトランジスタのゲートに接続し、
前記第６ディセーブルトランジスタの一端は、前記グラウンドに接続し、
前記第６ディセーブルトランジスタの他端は、前記第２入力制御トランジスタの他端、前記第５入力制御トランジスタの他端、前記第５入力制御トランジスタのゲート、前記第７入力制御トランジスタのゲート、及び、前記第８入力制御トランジスタのゲートに接続し、
前記第６ディセーブルトランジスタのゲートは、前記インバータの出力端子、前記第２ディセーブルトランジスタのゲート、及び、前記第７ディセーブルトランジスタのゲートに接続し、
前記第７ディセーブルトランジスタの一端は、前記グラウンドに接続し、
前記第７ディセーブルトランジスタの他端は、前記第２接点に接続し、
前記第７ディセーブルトランジスタのゲートは、前記インバータの出力端子、前記第２ディセーブルトランジスタのゲート、及び、前記第６ディセーブルトランジスタのゲートに接続した、
請求項１３に記載の過電圧保護回路。
【請求項16】
前記第１ディセーブルトランジスタ、前記第２ディセーブルトランジスタ、前記第３ディセーブルトランジスタ、及び、前記第４ディセーブルトランジスタは、ＰＭＯＳトランジスタであり、
前記第５ディセーブルトランジスタ、前記第６ディセーブルトランジスタ、及び、前記第７ディセーブルトランジスタは、ＮＭＯＳトランジスタであり、
前記第１ディセーブルトランジスタ、前記第２ディセーブルトランジスタ、前記第３ディセーブルトランジスタ、前記第４ディセーブルトランジスタ、前記第５ディセーブルトランジスタ、前記第６ディセーブルトランジスタ、及び、前記第７ディセーブルトランジスタの一端は、ソースであり、
前記第１ディセーブルトランジスタ、前記第２ディセーブルトランジスタ、前記第３ディセーブルトランジスタ、前記第４ディセーブルトランジスタ、前記第５ディセーブルトランジスタ、前記第６ディセーブルトランジスタ、及び、前記第７ディセーブルトランジスタの他端は、ドレインである、
請求項１５に記載の過電圧保護回路。
前記第５ディセーブルトランジスタ、前記第６ディセーブルトランジスタ、及び、前記第７ディセーブルトランジスタは、ＮＭＯＳトランジスタであり、
前記第１ディセーブルトランジスタ、前記第２ディセーブルトランジスタ、前記第３ディセーブルトランジスタ、前記第４ディセーブルトランジスタ、前記第５ディセーブルトランジスタ、前記第６ディセーブルトランジスタ、及び、前記第７ディセーブルトランジスタの一端は、ソースであり、
前記第１ディセーブルトランジスタ、前記第２ディセーブルトランジスタ、前記第３ディセーブルトランジスタ、前記第４ディセーブルトランジスタ、前記第５ディセーブルトランジスタ、前記第６ディセーブルトランジスタ、及び、前記第７ディセーブルトランジスタの他端は、ドレインである、
請求項１５に記載の過電圧保護回路。
【請求項17】
ＣＣＰＨＹを備え、
前記ＣＣＰＨＹは、過電圧保護回路を含み、
前記過電圧保護回路は、
電源と端子との間に配置された第１トランジスタ、及び、前記第１トランジスタと前記端子との間に配置された第２トランジスタを含む電流出力回路であって、前記電源から電流が流れるように駆動する前記第１トランジスタに前記電流を出力させる前記電流出力回路と、
前記第２トランジスタのゲートの電圧及びバックゲートの電圧を制御するゲート入力回路と、
を備え、
前記ゲート入力回路は、前記端子に印加された電圧に応じて、前記第２トランジスタの前記ゲートの電圧及び前記バックゲートの電圧を制御し、
前記電流出力回路は、前記第２トランジスタによる制御によって、前記端子に印加された電圧から前記第１トランジスタを保護する、
コネクタ。
前記ＣＣＰＨＹは、過電圧保護回路を含み、
前記過電圧保護回路は、
電源と端子との間に配置された第１トランジスタ、及び、前記第１トランジスタと前記端子との間に配置された第２トランジスタを含む電流出力回路であって、前記電源から電流が流れるように駆動する前記第１トランジスタに前記電流を出力させる前記電流出力回路と、
前記第２トランジスタのゲートの電圧及びバックゲートの電圧を制御するゲート入力回路と、
を備え、
前記ゲート入力回路は、前記端子に印加された電圧に応じて、前記第２トランジスタの前記ゲートの電圧及び前記バックゲートの電圧を制御し、
前記電流出力回路は、前記第２トランジスタによる制御によって、前記端子に印加された電圧から前記第１トランジスタを保護する、
コネクタ。
【請求項18】
前記ＣＣＰＨＹは、ユニバーサルシリアルバスにおけるＴｙｐｅ－Ｃコネクタのソース用である、
請求項１７に記載のコネクタ。
請求項１７に記載のコネクタ。
【請求項19】
前記ゲート入力回路は、
前記第２トランジスタのゲートの電圧及びバックゲートの電圧を制御するゲート制御回路と、
前記ゲート制御回路に入力電圧を入力する入力制御回路と、
を含み、
前記入力制御回路は、前記端子に印加された電圧に応じて、前記入力電圧を変化させ、
前記ゲート制御回路は、入力された前記入力電圧に応じて、前記第２トランジスタの前記ゲートの電圧及び前記バックゲートの電圧を制御し、
前記入力制御回路は、
基準電流を生成するバイアス回路と、
前記入力電圧を制御する制御回路と、
前記バイアス回路及び前記ゲート制御回路をディセーブルにする機能を有するディセーブル手段と、
を含み、
前記ＣＣＰＨＹは、ユニバーサルシリアルバスにおけるＴｙｐｅ－ＣコネクタのＤＲＰ対応である、
請求項１７に記載のコネクタ。
前記第２トランジスタのゲートの電圧及びバックゲートの電圧を制御するゲート制御回路と、
前記ゲート制御回路に入力電圧を入力する入力制御回路と、
を含み、
前記入力制御回路は、前記端子に印加された電圧に応じて、前記入力電圧を変化させ、
前記ゲート制御回路は、入力された前記入力電圧に応じて、前記第２トランジスタの前記ゲートの電圧及び前記バックゲートの電圧を制御し、
前記入力制御回路は、
基準電流を生成するバイアス回路と、
前記入力電圧を制御する制御回路と、
前記バイアス回路及び前記ゲート制御回路をディセーブルにする機能を有するディセーブル手段と、
を含み、
前記ＣＣＰＨＹは、ユニバーサルシリアルバスにおけるＴｙｐｅ－ＣコネクタのＤＲＰ対応である、
請求項１７に記載のコネクタ。
【請求項20】
過電圧保護回路を備え、
電源と端子との間に配置された第１トランジスタ、及び、前記第１トランジスタと前記端子との間に配置された第２トランジスタを含む電流出力回路であって、前記電源から電流が流れるように駆動する前記第１トランジスタに前記電流を出力させる前記電流出力回路と、
前記第２トランジスタのゲートの電圧及びバックゲートの電圧を制御するゲート入力回路と、
を備え、
前記ゲート入力回路は、前記端子に印加された電圧に応じて、前記第２トランジスタの前記ゲートの電圧及び前記バックゲートの電圧を制御し、
前記電流出力回路は、前記第２トランジスタによる制御によって、前記端子に印加された電圧から前記第１トランジスタを保護する、
半導体装置。
電源と端子との間に配置された第１トランジスタ、及び、前記第１トランジスタと前記端子との間に配置された第２トランジスタを含む電流出力回路であって、前記電源から電流が流れるように駆動する前記第１トランジスタに前記電流を出力させる前記電流出力回路と、
前記第２トランジスタのゲートの電圧及びバックゲートの電圧を制御するゲート入力回路と、
を備え、
前記ゲート入力回路は、前記端子に印加された電圧に応じて、前記第２トランジスタの前記ゲートの電圧及び前記バックゲートの電圧を制御し、
前記電流出力回路は、前記第２トランジスタによる制御によって、前記端子に印加された電圧から前記第１トランジスタを保護する、
半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、過電圧保護回路、コネクタ及び半導体装置に関する。
【背景技術】
【0002】
非特許文献１には、複数存在するユニバーサルシリアルバス（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ、以下では、ＵＳＢと呼ぶ。）コネクタの形状の統一化を目的として登場した規格であるＴｙｐｅ－Ｃコネクタが記載されている。
【先行技術文献】
【非特許文献】
【0003】
【非特許文献1】：“Universal Serial Bus Type-C Cable and Connector Specification Release 2.2”、［online］、2022年10月18日、［2023年1月5日検索］、インターネット＜https://www.usb.org/document-library/usb-type-cr-cable-and-connector-specification-release-22＞
【発明の概要】
【発明が解決しようとする課題】
【0004】
Ｔｙｐｅ－Ｃコネクタに対応した回路を形成する場合に、製造コストの増大が懸念されている。
【0005】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0006】
一実施の形態によれば、過電圧保護回路は、電源と端子との間に配置された第１トランジスタ、及び、前記第１トランジスタと前記端子との間に配置された第２トランジスタを含む電流出力回路であって、前記電源から電流が流れるように駆動する前記第１トランジスタに前記電流を出力させる前記電流出力回路と、前記第２トランジスタのゲートの電圧及びバックゲートの電圧を制御するゲート入力回路と、を備え、前記ゲート入力回路は、前記端子に印加された電圧に応じて、前記第２トランジスタの前記ゲートの電圧及び前記バックゲートの電圧を制御し、前記電流出力回路は、前記第２トランジスタによる制御によって、前記端子に印加された電圧から前記第１トランジスタを保護する。
【0007】
一実施の形態によれば、コネクタは、ＣＣＰＨＹを備え、前記ＣＣＰＨＹは、過電圧保護回路を含み、前記過電圧保護回路は、電源と端子との間に配置された第１トランジスタ、及び、前記第１トランジスタと前記端子との間に配置された第２トランジスタを含む電流出力回路であって、前記電源から電流が流れるように駆動する前記第１トランジスタに前記電流を出力させる前記電流出力回路と、前記第２トランジスタのゲートの電圧及びバックゲートの電圧を制御するゲート入力回路と、を備え、前記ゲート入力回路は、前記端子に印加された電圧に応じて、前記第２トランジスタの前記ゲートの電圧及び前記バックゲートの電圧を制御し、前記電流出力回路は、前記第２トランジスタによる制御によって、前記端子に印加された電圧から前記第１トランジスタを保護する。
【0008】
一実施の形態によれば、半導体装置は、過電圧保護回路を備え、電源と端子との間に配置された第１トランジスタ、及び、前記第１トランジスタと前記端子との間に配置された第２トランジスタを含む電流出力回路であって、前記電源から電流が流れるように駆動する前記第１トランジスタに前記電流を出力させる前記電流出力回路と、前記第２トランジスタのゲートの電圧及びバックゲートの電圧を制御するゲート入力回路と、を備え、前記ゲート入力回路は、前記端子に印加された電圧に応じて、前記第２トランジスタの前記ゲートの電圧及び前記バックゲートの電圧を制御し、前記電流出力回路は、前記第２トランジスタによる制御によって、前記端子に印加された電圧から前記第１トランジスタを保護する。
【発明の効果】
【0009】
前記一実施の形態によれば、製造コストを低減することができる過電圧保護回路、コネクタ及び半導体装置を提供することができる。
【図面の簡単な説明】
【0010】
【図1】比較例１に係るコネクタを例示した構成図であり、ソースの機能モデルを示す。
【図2】比較例１に係るコネクタを例示した構成図であり、ソースにシンクが接続された場合の機能モデルを示す。
【図3】比較例１に係るコネクタを例示した構成図であり、ソース同士が接続された場合の機能モデルを示す。
【図4】実施形態１に係る過電圧保護回路を例示した構成図である。
【図5】実施形態１に係る過電圧保護回路を例示した構成図である。
【図6】実施形態１に係る過電圧保護回路を例示した回路図である。
【図7】実施形態１に係る過電圧保護回路の動作を例示したグラフであり、横軸は、ＣＣ端子に印加された電圧を示し、左側の縦軸は電圧を示し、右側の縦軸は電流を示す。
【図8】比較例２に係るコネクタを例示した構成図であり、ＤＲＰ対応の機能モデルを示す。
【図9】比較例２に係るコネクタに適用した過電圧保護回路の課題を例示した図である。
【図10】実施形態２に係る過電圧保護回路を例示した回路図である。
【図11】実施形態２に係る過電圧保護回路の動作を例示したグラフであり、横軸は、ＣＣ端子に印加された電圧を示し、左側の縦軸は電圧を示し、右側の縦軸は電流を示す。
【図12】Ｔｙｐｅ－Ｃコネクタの市場調査の結果を例示したグラフであり、横軸は、調査年を示し、縦軸は、世界市場規模を示す。
【図13】Ｔｙｐｅ－Ｃコネクタを例示したブロック図である。
【発明を実施するための形態】
【0011】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【0012】
まず、＜背景＞において、本開示の背景を説明する。次に、＜比較例１＞において、比較例１に係るコネクタを説明する。その後、＜発明者が発見した課題＞において、比較例１のコネクタに対して、発明者が発見した課題を説明する。そして、＜実施形態１＞において、実施形態１に係る＜過電圧保護回路の構成＞及び＜過電圧保護回路の動作＞を説明する。
【0013】
次に、＜比較例２＞において、比較例２に係るコネクタを説明する。その後、＜発明者が発見した課題＞において、比較例２のコネクタに対して、発明者が発見した課題を説明する。そして、＜実施形態２＞において、実施形態２に係る＜過電圧保護回路の構成＞及び＜過電圧保護回路の動作＞を説明する。なお、本開示の背景、比較例１及び比較例２に係るコネクタ及び発明者が発見した課題も、実施形態の技術思想の範囲に含まれる。
【0014】
＜背景＞
本開示は、例えば、ＵＳＢのＴｙｐｅ－Ｃコネクタを実現するために必要な機能であるＴｙｐｅ－Ｃ対応ＰＨＹ（物理層）に関係してもよい。Ｔｙｐｅ－Ｃ対応ＰＨＹを以下では、ＣＣＰＨＹと呼ぶ。
本開示は、例えば、ＵＳＢのＴｙｐｅ－Ｃコネクタを実現するために必要な機能であるＴｙｐｅ－Ｃ対応ＰＨＹ（物理層）に関係してもよい。Ｔｙｐｅ－Ｃ対応ＰＨＹを以下では、ＣＣＰＨＹと呼ぶ。
【0015】
Ｔｙｐｅ－Ｃコネクタとは、複数存在するＵＳＢコネクタ形状の統一化を目的として登場した規格である。Ｔｙｐｅ－Ｃコネクタを実装することによって、コネクタのプラグにおける裏表の区別は不要となる。このため、コネクタ同士の接続は容易となる。なお、コネクタのプラグ及びレセプタクルを、単に、コネクタと呼ぶ場合がある。Ｔｙｐｅ－Ｃコネクタを実装することによって、ＵＳＢ機器が有するＶＢＵＳ電源からこれまでよりも多くの電力を給電及び受電することが可能となる等、様々な利点がある。
【0016】
図１２は、Ｔｙｐｅ－Ｃコネクタの市場調査の結果を例示したグラフであり、横軸は、調査年を示し、縦軸は、世界市場規模を示す。図１２に示すように、２０２１年に行われた市場調査によると、Ｔｙｐｅ－Ｃコネクタの２０２０年から２０２７年までの年平均成長率は、２４．８％になると予測されている。また、２０２２年１０月に小型電子機器の充電及び接続用端子をＴｙｐｅ－Ｃコネクタに統一することを義務付ける法律がＥＵ議会で可決された。これにより、Ｔｙｐｅ－Ｃコネクタの普及が加速することが予想される。それに伴って、Ｔｙｐｅ－Ｃコネクタに対するＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）製品からのニーズは高まっている。
【0017】
本開示は、例えば、電源電圧の使用条件が異なるＣＣＰＨＹ同士が接続された時に発生する電流パス及び過電圧に起因した内部素子の特性劣化及び破壊を解決する過電圧保護回路、コネクタ及び半導体装置に関する。
【0018】
比較例の説明を行うに当たり、最初に、Ｔｙｐｅ－Ｃコネクタの用語を説明する。Ｔｙｐｅ－Ｃコネクタでは、電力の給電側をソース（Ｓｏｕｒｃｅ）と呼び、電力の受電側をシンク（Ｓｉｎｋ）と呼ぶ。図１３は、Ｔｙｐｅ－Ｃコネクタを例示したブロック図である。図１３に示すように、Ｔｙｐｅ－Ｃコネクタ１は、パワーＩＣ２及びパワーＩＣ３、スイッチ４、ホストコントローラ５、ＵＳＢ２．０/３．ｘＰＨＹ６、ＴＹＰＥ－Ｃ/ＰＤコントローラ７、ＥＳＤ保護回路８及びＵＳＢＣＣＰＨＹ（以下、単に、ＣＣＰＨＹと呼ぶ）１０を含んでいる。Ｔｙｐｅ－Ｃコネクタ１は、プリント基板ＰＣＢに形成されてもよい。
【0019】
パワーＩＣ２は、ＶＢＵＳ端子に接続されている。パワーＩＣ２は、ＴＹＰＥ－Ｃ/ＰＤコントローラ７に制御されている。パワーＩＣ２は、ＰＤ（Ｐｏｗｅｒ Ｄｅｌｉｖｅｒｙ）非対応において、最大１５Ｗの給電能力を有してもよいし、ＰＤ対応において、ＳＲＰで最大１００Ｗの供給能力、ＥＲＰで最大２４０Ｗの供給能力を有してもよい。
【0020】
パワーＩＣ３は、スイッチ４を介してＣＣＰＨＹ１０に接続されている。パワーＩＣ３は、ＣＣＰＨＹ１０に対して、例えば、５Ｖで６００ｍＡの給電を行ってもよい。スイッチ４は、パワーＩＣ３からＣＣＰＨＹ１０への給電のオン及びオフの切り替えを行う。
【0021】
ホストコントローラ５、ＵＳＢ２．０/３．ｘＰＨＹ６、ＴＹＰＥ－Ｃ/ＰＤコントローラ７、及び、ＣＣＰＨＹ１０は、集積回路ＩＣに形成されてもよい。
【0022】
ホストコントローラ５は、ＵＳＢ２．０/３．ｘＰＨＹ６と接続されている。ホストコントローラ５は、ＵＳＢ２．０/３．ｘＰＨＹ６の動作を制御する。ＵＳＢ２．０/３ｘＰＨＹ６は、ＥＳＤ保護回路８を介して、ＤＰ/ＤＭ、ＲＸｎＰ/Ｍ及びＴＸｎＰ/Ｍ等の端子と接続されている。ＵＳＢ２．０/３．ｘＰＨＹ６は、ＤＰ/ＤＭ、ＲＸｎＰ/Ｍ及びＴＸｎＰ/Ｍ等の端子を介して外部とデータ通信を行う。
【0023】
ＴＹＰＥ－Ｃ/ＰＤコントローラ７は、ＣＣＰＨＹ１０と接続されている。ＴＹＰＥ－Ｃ/ＰＤコントローラ７は、ＣＣＰＨＹ１０の動作を制御する。ＥＳＤ保護回路８は、高耐圧であり、各端子に印加される高電圧から集積回路ＩＣを保護する。ＣＣＰＨＹ１０は、ＥＳＤ保護回路８を介して、コンフィギュレーションチャネル（Ｃｏｎｆｉｏｇｕｒａｔｉｏｎ Ｃｈａｎｎｅｌ、以下、ＣＣと呼ぶ。）端子と接続されている。ＣＣＰＨＹ１０は、ＣＣ端子を介して、ＵＳＢポートの接続及び切断の検出、コネクタ接続時の裏表判定、並びに、ＶＢＵＳ電源の電力供給能力の通知及び検出を行う。
【0024】
このように、ＣＣＰＨＹ１０は、これまでのＵＳＢ機器に実装されているＵＳＢ２．０/３．ｘＰＨＹ６とは別機能である。ＣＣＰＨＹ１０は、データ通信に使用するＤＰ/ＤＭ端子等とは別に専用のＣＣ端子を有する。ＣＣ端子は、例えば、ＣＣ１端子及びＣＣ２端子を有してもよい。
【0025】
＜比較例１＞
次に、比較例１に係るコネクタを説明する。比較例１のコネクタは、例えば、ＣＣＰＨＹを含む。図１は、比較例１に係るコネクタを例示した構成図であり、ソースの機能モデルを示す。図１の点線で囲まれた部分は、比較例１のＣＣＰＨＹ１０を示す。図１は、例えば、非特許文献１に記載のソースの機能モデルを示している。
次に、比較例１に係るコネクタを説明する。比較例１のコネクタは、例えば、ＣＣＰＨＹを含む。図１は、比較例１に係るコネクタを例示した構成図であり、ソースの機能モデルを示す。図１の点線で囲まれた部分は、比較例１のＣＣＰＨＹ１０を示す。図１は、例えば、非特許文献１に記載のソースの機能モデルを示している。
【0026】
図１に示すように、ソース用のＣＣＰＨＹ１０は、プルアップ（Ｐｕｌｌｕｐ、以下では、Ｒｐと呼ぶ。）抵抗１１ａまたは電流出力回路、Ｒｐ抵抗１１ｂまたは電流出力回路、スイッチ１２ａ、スイッチ１２ｂ、シンク及びケーブル接続検知回路１３、トランジスタ１４、ＶＢＵＳ端子１５、ＣＣ１端子１６ａ、ＣＣ２端子１６ｂ及びＧＮＤ端子１７を有している。ここでは、Ｒｐ抵抗１１ａまたは電流出力回路のうち、Ｒｐ抵抗１１ａの場合を示している。同様に、Ｒｐ抵抗１１ｂまたは電流出力回路のうち、Ｒｐ抵抗１１ｂの場合を示している。なお、Ｒｐ抵抗１１ａ及び１１ｂを総称して、Ｒｐ抵抗１１と呼ぶ場合がある。スイッチ１２ａ及び１２ｂを総称して、スイッチ１２と呼ぶ場合がある。ＣＣ１端子１６ａ及びＣＣ２端子１６ｂを総称して、ＣＣ端子１６と呼ぶ場合がある。
【0027】
Ｒｐ抵抗１１ａは、ＣＣ１端子１６ａと電源との間に接続されている。電源は、一例として、５Ｖであるが、これに限定されない。Ｒｐ抵抗１１ａは、スイッチ１２ａを介してＣＣ１端子１６ａに接続されている。スイッチ１２ａは、シンク及びケーブル接続検知回路１３の制御により、ＣＣ１端子１６ａの接続先を、Ｒｐ抵抗１１ａまたはＶＣＯＮＮ端子に切り替える。ＶＣＯＮＮ端子は、例えば、ＩＣ等の電子機器にケーブルを介して電源を供給する。
【0028】
Ｒｐ抵抗１１ｂは、ＣＣ２端子１６ｂと電源との間に接続されている。Ｒｐ抵抗１１ｂは、スイッチ１２ｂを介してＣＣ２端子１６ｂに接続されている。スイッチ１２ｂは、シンク及びケーブル接続検知回路１３の制御により、ＣＣ２端子１６ｂの接続先を、Ｒｐ抵抗１１ｂまたはＶＣＯＮＮ端子に切り替える。
【0029】
シンク及びケーブル接続検知回路１３は、シンク及びケーブルの少なくともいずれかとの接続を検知する。シンク及びケーブル接続検知回路１３は、検知した情報をマルチプレクサ制御部（Ｍｕｘ ＣＮＴＬ）及びＰＤに出力する。シンク及びケーブル接続検知回路１３は、電源ＶＢＵＳと、ＶＢＵＳ端子１５とを接続するトランジスタ１４を制御する。ＧＮＤ端子１７は、グラウンドに接続されている。
【0030】
図２は、比較例１に係るコネクタを例示した構成図であり、ソースにシンクが接続された場合の機能モデルを示す。図２は、例えば、非特許文献１に記載されたソースにシンクが接続された場合の機能モデルを示す。図２に示すように、シンク用のＣＣＰＨＹ２０は、プルダウン（Ｐｕｌｌｄｏｗｎ、以下では、Ｒｄと呼ぶ。）抵抗２１ａ、Ｒｄ抵抗２１ｂ、電力供給能力検知回路２２、ソース接続検知回路２３、ＶＢＵＳ端子２５、ＣＣ１端子２６ａ、ＣＣ２端子２６ｂ及びＧＮＤ端子２７を有している。なお、Ｒｄ抵抗２１ａ及び２１ｂを総称して、Ｒｄ抵抗２１と呼ぶ場合がある。ＣＣ１端子２６ａ及びＣＣ２端子２６ｂを総称して、ＣＣ端子２６と呼ぶ場合がある。
【0031】
ソース用のＣＣＰＨＹ１０とシンク用のＣＣＰＨＹ２０とが接続した場合には、ＶＢＵＳ端子１５は、ＶＢＵＳ端子２５に接続し、ＣＣ１端子１６ａは、ＣＣ１端子２６ａに接続し、ＧＮＤ端子１７は、ＧＮＤ端子２７に接続する。
【0032】
Ｒｄ抵抗２１ａは、ＣＣ１端子２６ａとグラウンドとの間に接続されている。Ｒｄ抵抗２１ａは、接点２４ａを介してＣＣ１端子２６ａに接続されている。接点２４ａは、電力供給能力検知回路２２及びソース接続検知回路２３に接続されている。
【0033】
Ｒｄ抵抗２１ｂは、ＣＣ２端子２６ｂとグラウンドとの間に接続されている。Ｒｄ抵抗２１ｂは、接点２４ｂを介してＣＣ２端子２６ｂに接続されている。接点２４ｂは、電力供給能力検知回路２２及びソース接続検知回路２３に接続されている。
【0034】
電力供給能力検知回路２２は、接点２４ａ、接点２４ｂ及びソース接続検知回路２３に接続されている。電力供給能力検知回路２２は、Ｒｄ抵抗２１ａ、Ｒｄ抵抗２１ｂ及び電流出力回路の少なくともいずれかの電圧レベルを検知することにより、接続したＣＣＰＨＹ１０の電力供給能力を検知する。電力供給能力検知回路２２は、検知した結果をソース接続検知回路２３に出力してもよい。
【0035】
ソース接続検知回路２３は、接点２４ａ、接点２４ｂ、電力供給能力検知回路２２及びＶＢＵＳ端子２５に接続されている。ソース接続検知回路２３は、Ｒｄ抵抗２１ａ、Ｒｄ抵抗２１ｂ及び電流出力回路の少なくともいずれかの電圧レベルを検知することにより、ソース用のＣＣＰＨＹ１０との接続を検知してもよい。ソース接続検知回路２３は、電力供給能力検知回路２２が検知した結果に基づいて、ソース用のＣＣＰＨＹ１０との接続を検知してもよい。ソース接続検知回路２３は、ＶＢＵＳ端子２５における電力の供給を検知してもよい。
【0036】
ソース接続検知回路２３は、検知した情報をマルチプレクサ制御部（Ｍｕｘ ＣＮＴＬ）及びＰＤに出力する。ＧＮＤ端子２７は、グラウンドに接続されている。
【0037】
このように、比較例に係るコネクタにおいては、ＣＣＰＨＹ１０とＣＣＰＨＹ２０とが接続した場合に、ＣＣＰＨＹ１０及びＣＣＰＨＹ２０は、互いに、Ｒｐ抵抗１１ａ、Ｒｐ抵抗１１ｂ、Ｒｄ抵抗２１ａ、Ｒｄ抵抗２１ｂ及び電流出力回路等の電圧レベルを検知して、接続及びプラグの表裏の状態を判定する。
【0038】
＜発明者が発見した課題＞
次に、発明者が発見した課題を説明する。図３は、比較例１に係るコネクタを例示した構成図であり、ソース同士が接続された場合の機能モデルを示す。図３に示すように、ＣＣＰＨＹ３０は、ＣＣＰＨＹ１０と同様に、ソース用のＣＣＰＨＹである。ソース用のＣＣＰＨＹ３０は、Ｒｐ抵抗３１ａまたは電流出力回路、Ｒｐ抵抗３１ｂまたは電流出力回路、スイッチ３２ａ、スイッチ３２ｂ、シンク及びケーブル接続検知回路３３、トランジスタ３４、ＶＢＵＳ端子３５、ＣＣ１端子３６ａ、ＣＣ２端子３６ｂ及びＧＮＤ端子３７を有している。
次に、発明者が発見した課題を説明する。図３は、比較例１に係るコネクタを例示した構成図であり、ソース同士が接続された場合の機能モデルを示す。図３に示すように、ＣＣＰＨＹ３０は、ＣＣＰＨＹ１０と同様に、ソース用のＣＣＰＨＹである。ソース用のＣＣＰＨＹ３０は、Ｒｐ抵抗３１ａまたは電流出力回路、Ｒｐ抵抗３１ｂまたは電流出力回路、スイッチ３２ａ、スイッチ３２ｂ、シンク及びケーブル接続検知回路３３、トランジスタ３４、ＶＢＵＳ端子３５、ＣＣ１端子３６ａ、ＣＣ２端子３６ｂ及びＧＮＤ端子３７を有している。
【0039】
Ｒｐ抵抗３１ａ、Ｒｐ抵抗３１ｂ、スイッチ３２ａ、スイッチ３２ｂ、シンク及びケーブル接続検知回路３３、トランジスタ３４、ＶＢＵＳ端子３５、ＣＣ１端子３６ａ、ＣＣ２端子３６ｂ及びＧＮＤ端子３７は、それぞれ、Ｒｐ抵抗１１ａ、Ｒｐ抵抗１１ｂ、スイッチ１２ａ、スイッチ１２ｂ、シンク及びケーブル接続検知回路１３、トランジスタ１４、ＶＢＵＳ端子１５、ＣＣ１端子１６ａ、ＣＣ２端子１６ｂ及びＧＮＤ端子１７と同様の機能を有している。
【0040】
Ｔｙｐｅ－Ｃコネクタ１よりも前のＵＳＢ機器では、実装するコネクタの種類によるソースとシンクとの役割を区別することができる。このため、ソース同士が接続されることはない。しかしながら、Ｔｙｐｅ－Ｃコネクタ１では、コネクタの種類による役割を区別することができない。このため、ソース同士が接続されることが起こりうる。ソース同士が接続された場合には、互いにシンクを検出することができない。このため、互いにＶＢＵＳ電源からの給電は行われない。そして、ソース同士の接続が解消されない限り、ソース同士の接続は維持される。このため、Ｒｐ抵抗１１、Ｒｐ抵抗３１または電流出力回路を互いにオンした状態で待機する状態が継続する。
【0041】
Ｔｙｐｅ－Ｃコネクタ１では、規格として電流出力回路の電源電圧は、５Ｖまたは３．３Ｖで設計することが許されている。よって、接続されたソース同士のＲｐ抵抗１１、Ｒｐ抵抗３１または電流出力回路に接続される電源電圧が異なる場合がある。
【0042】
図３に示すように、ソース用のＣＣＰＨＹ１０の電源電圧ＶＤＤ１を３．３Ｖとし、ソース用のＣＣＰＨＹ３０の電源電圧ＶＤＤ２を５Ｖと仮定する。この場合に、ソース同士が接続されてからプラグが抜かれるまでの間に電源電圧ＶＤＤ２から電源電圧ＶＤＤ１に向けて電流が流れ込む。これにより、ＣＣ１端子１６ａ及び３６ａの電圧が上昇する。よって、電源電圧ＶＤＤ１に接続された電流出力回路等の素子特性の劣化が懸念される。または、ＣＣＰＨＹ１０が絶対最大定格の低いトランジスタを使って設計されている場合には、素子そのものが破壊される懸念がある。このような懸念を回避するために、比較例のＴｙｐｅ－Ｃコネクタ１の回路では、５Ｖ以上の高電圧耐性のあるトランジスタを使用して設計するのが一般的である。
【0043】
しかしながら、高耐圧耐性のあるトランジスタを使用して設計することによって、以下の課題が発生する。
【0044】
１．高耐圧耐性のあるトランジスタの製造は、リソグラフィに用いるマスクの枚数の増加につながり、製造コストを増加させる。
【0045】
２．先端プロセスで設計されたＵＳＢ３．ｘ/ＵＳＢ２．０と組み合わせて、Ｔｙｐｅ－Ｃコネクタ１を実装する場合には、ＣＣＰＨＹ１０のみ別チップになるケースが多いため、ＢＯＭ（Ｂｉｌｌ ｏｆ Ｍａｔｅｒｉａｌｓ）コストが増加する。
【0046】
＜実施形態１＞
次に、実施形態１に係る過電圧保護回路を説明する。本実施形態の過電圧保護回路は、例えば、上述した課題を解決するためのものである。
次に、実施形態１に係る過電圧保護回路を説明する。本実施形態の過電圧保護回路は、例えば、上述した課題を解決するためのものである。
【0047】
＜過電圧保護回路の構成＞
図４及び図５は、実施形態１に係る過電圧保護回路を例示した構成図である。図４及び図５は、過電圧保護回路の一部をブロック図で示し、一部を回路図で示している。図４に示すように、過電圧保護回路１００は、電流出力回路１１０及びゲート入力回路１６０を備えている。具体的には、図５に示すように、過電圧保護回路１００は、電流出力回路１１０、ゲート制御回路１２０、入力制御回路１３０、端子配線ＰＡＤ、入力配線ＰＧ、ゲート配線ＰＧＦ及びバックゲート配線ＦＮＷを備えてもよい。すなわち、ゲート入力回路１６０は、ゲート制御回路１２０及び入力制御回路１３０を含んでもよい。
図４及び図５は、実施形態１に係る過電圧保護回路を例示した構成図である。図４及び図５は、過電圧保護回路の一部をブロック図で示し、一部を回路図で示している。図４に示すように、過電圧保護回路１００は、電流出力回路１１０及びゲート入力回路１６０を備えている。具体的には、図５に示すように、過電圧保護回路１００は、電流出力回路１１０、ゲート制御回路１２０、入力制御回路１３０、端子配線ＰＡＤ、入力配線ＰＧ、ゲート配線ＰＧＦ及びバックゲート配線ＦＮＷを備えてもよい。すなわち、ゲート入力回路１６０は、ゲート制御回路１２０及び入力制御回路１３０を含んでもよい。
【0048】
電流出力回路１１０は、トランジスタ１１１、トランジスタ１１２及びトランジスタ１１３を含む。トランジスタ１１１、トランジスタ１１２及びトランジスタ１１３を、それぞれ、第１トランジスタ、第２トランジスタ及び第３トランジスタと呼ぶ場合がある。トランジスタ１１１、トランジスタ１１２及びトランジスタ１１３は、一例として、Ｐ型のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。なお、トランジスタ１１１、トランジスタ１１２及びトランジスタ１１３は、以下で示す機能を有していれば、Ｐ型に限らず、Ｎ型でもよいし、ＭＯＳトランジスタに限らず、他の種類のトランジスタ等でもよい。以降で示す各トランジスタについても同様である。
【0049】
トランジスタ１１１は、電源ＶＤ３３と端子との間に配置されている。端子は、一例として、ＵＳＢにおけるＴｙｐｅ－Ｃコネクタ１のソース用のＣＣ端子１６である。以下では、端子は、ＣＣ端子１６として説明する。トランジスタ１１１は、電源ＶＤ３３から電流Ｉｐが流れるように駆動する。トランジスタ１１２は、トランジスタ１１１とＣＣ端子１６との間に配置されている。トランジスタ１１２は、ＣＣ端子１６に印加された電圧からトランジスタ１１１を保護するように駆動する。トランジスタ１１３は、電源ＶＤ３３と参照電流ＩＲＥＦが流れる配線との間に配置されている。トランジスタ１１１のゲートは、トランジスタ１１３のゲートと接続されている。
【0050】
電流出力回路１１０は、電源ＶＤ３３から電流Ｉｐが流れるように駆動するトランジスタ１１１に当該電流Ｉｐを出力させる。電流出力回路１１０は、トランジスタ１１２による制御によって、ＣＣ端子１６に印加された電圧からトランジスタ１１１を保護する。電源ＶＤ３３の電圧は、例えば、５Ｖよりも小さい電圧でもよい。例えば、電源ＶＤ３３の電圧は、３．３Ｖである。なお、電源ＶＤ３３の電圧は、５Ｖよりも小さい電圧及び３．３Ｖに限らない。トランジスタ１１１は、３．３Ｖよりも高電圧に対して耐性のあるトランジスタでなくてもよい。したがって、ＣＣＰＨＹ１０は、３．３Ｖよりも高電圧に対して耐性のあるトランジスタを使用せずに設計されてもよい。すなわち、トランジスタ１１１及びＣＣＰＨＹ１０は、３．３Ｖ以下の電圧に耐性を有するトランジスタ及びＣＣＰＨＹでもよい。
【0051】
図４に示すように、ゲート入力回路１６０は、トランジスタ１１２のゲートの電圧及びバックゲートの電圧を制御する。ゲート入力回路１６０は、ＣＣ端子１６に印加された電圧に応じて、トランジスタ１１２のゲートの電圧及びバックゲートの電圧を制御する。以下で、ゲート入力回路１６０の具体例を説明する。
【0052】
図５に示すように、ゲート制御回路１２０を、Ｎウェル及びゲート制御回路１２０と呼ぶ場合がある。ゲート制御回路１２０は、トランジスタ１１２のゲートにゲート配線ＰＧＦによって接続されている。ゲート配線ＰＧＦは、トランジスタ１１２のゲートに接続された配線である。ゲート制御回路１２０は、トランジスタ１１２のバックゲートにバックゲート配線ＦＮＷによって接続されている。バックゲート配線ＦＮＷは、トランジスタ１１２のバックゲートに接続された配線である。ゲート配線ＰＧＦ及びバックゲート配線ＦＮＷを介して、ゲート制御回路１２０は、トランジスタ１１２のゲート及びバックゲートを制御する。具体的には、例えば、ゲート制御回路１２０は、トランジスタ１１２のゲートの電圧及びバックゲートの電圧を制御してもよい。
【0053】
ゲート制御回路１２０は、入力制御回路１３０の接点Ｎ３に入力配線ＰＧによって接続されている。入力配線ＰＧは、入力制御回路１３０から入力電圧が入力される配線である。ゲート制御回路１２０は、入力制御回路１３０から入力電圧を入力される。ゲート制御回路１２０は、入力された入力電圧に応じて、トランジスタ１１２のゲート及びバックゲートを制御する。
【0054】
ゲート制御回路１２０は、ＣＣ端子１６に端子配線ＰＡＤを介して接続されている。端子配線ＰＡＤは、ＣＣ端子１６に接続された配線である。ゲート制御回路１２０は、電流出力回路１１０の動作時にＣＣ端子１６に過電圧が印加されたときに、ＣＣ端子１６に印加された電圧に追従して電流出力回路１１０の過電圧保護用のトランジスタ１１２のゲート及びバックゲートを制御する。これにより、ゲート制御回路１２０は、トランジスタ１１２のＮウェルの電圧及びゲート電圧を制御する。
【0055】
例えば、ゲート制御回路１２０は、入力制御回路１３０から第１入力電圧を入力された場合には、電流出力回路１１０が電流ＩｐをＣＣ端子１６に出力するように、ゲート配線ＰＧＦ及びバックゲート配線ＦＮＷを介してトランジスタ１１２のゲートを制御する。具体的には、ゲート制御回路１２０は、第１入力電圧として、０Ｖを入力された場合には、トランジスタ１１２のゲート電圧を０Ｖ、バックゲート電圧を３．３Ｖにし、トランジスタ１１２をＯＮさせる。
【0056】
一方、ゲート制御回路１２０は、入力制御回路１３０から第２入力電圧を入力された場合には、電流出力回路１１０を保護するようにトランジスタ１１２のゲートを制御する。具体的には、ゲート制御回路１２０は、第２入力電圧として、３．３Ｖを入力された場合には、トランジスタ１１２をオフさせる。
【0057】
入力制御回路１３０は、入力配線ＰＧを介して、ゲート制御回路１２０に接続されている。入力制御回路１３０は、ゲート制御回路１２０に入力配線ＰＧを介して入力電圧を入力する。入力制御回路１３０は、端子配線ＰＡＤを介して、ＣＣ端子１６に接続されている。入力制御回路１３０は、ＣＣ端子１６に印加された電圧に応じて入力電圧を変化させる。
【0058】
例えば、入力制御回路１３０は、ＣＣ端子１６に所定の閾値以下の第１電圧が印可された場合には、入力電圧として第１入力電圧をゲート制御回路１２０に入力する。一方、入力制御回路１３０は、ＣＣ端子１６に所定の閾値よりも大きい第２電圧が印可された場合には、入力電圧として第２入力電圧をゲート制御回路１２０に入力する。入力制御回路１３０は、第１入力電圧及び第２入力電圧の少なくともいずれかを、入力配線ＰＧを介してゲート制御回路１２０に入力する。所定の閾値は、例えば、電源ＶＤ３３の電圧と同じ電圧値である。
【0059】
このように、入力制御回路１３０は、ＣＣ端子１６に印加される電圧範囲に応じて、ゲート制御回路１２０の入力電圧の設定を切り替える。このような構成により、過電圧保護回路１００は、電流出力回路１１０の動作保証範囲内の正常動作、及び、電流出力回路１１０の過電圧からの保護の両方を実現する。
【0060】
入力制御回路１３０は、バイアス回路１４０及び制御回路１５０を含む。バイアス回路１４０は、基準電流Ｎｂｉａｓを生成する。バイアス回路１４０は、制御回路１５０に接続されている。バイアス回路１４０は、入力制御回路１３０自体を過電圧から保護することを目的として、生成した基準電流Ｎｂｉａｓを制御回路１５０に供給する。制御回路１５０は、端子配線ＰＡＤを介してＣＣ端子１６に接続されている。制御回路１５０は、入力配線ＰＧを介してゲート制御回路１２０に接続されている。制御回路１５０は、ＣＣ端子１６に印加される電圧範囲に応じて、ゲート制御回路１２０に入力する入力電圧を制御する。
【0061】
図６は、実施形態１に係る過電圧保護回路１００を例示した回路図である。図６に示すように、電流出力回路１１０において、トランジスタ１１１の一端は、電源ＶＤ３３に接続し、トランジスタ１１１の他端は、トランジスタ１１２の一端に接続している。トランジスタ１１１のゲートは、トランジスタ１１３のゲートに接続している。
【0062】
トランジスタ１１２の一端は、トランジスタ１１１の他端に接続し、トランジスタ１１２の他端は、ＣＣ端子１６に接続している。トランジスタ１１２のゲート及びバックゲートは、ゲート制御回路１２０に接続している。具体的には、トランジスタ１１２のゲートは、ゲート配線ＰＧＦを介してゲート制御回路１２０に接続し、トランジスタ１１２のバックゲートは、バックゲート配線ＦＮＷを介してゲート制御回路１２０に接続している。
【0063】
トランジスタ１１３の一端は、電源ＶＤ３３に接続し、トランジスタ１１３の他端は、参照電流ＩＲＥＦが流れる配線に接続している。トランジスタ１１３のゲートは、トランジスタ１１１のゲートに接続している。
【0064】
トランジスタ１１１、トランジスタ１１２及びトランジスタ１１３がＰＭＯＳトランジスタの場合には、例えば、トランジスタ１１１、トランジスタ１１２及びトランジスタ１１３の一端は、ソースでもよいし、他端は、ドレインでもよい。
【0065】
ゲート制御回路１２０は、トランジスタ１２１、トランジスタ１２２、トランジスタ１２３、トランジスタ１２４及びトランジスタ１２５を含む。トランジスタ１２１から１２５を、ゲート制御回路１２０に配置されたトランジスタを示すように、ゲート制御トランジスタ１２１から１２５と呼び場合もある。トランジスタ１２１、トランジスタ１２２、トランジスタ１２３及びトランジスタ１２４は、例えば、ＰＭＯＳトランジスタである。トランジスタ１２５は、例えば、ＮＭＯＳトランジスタである。
【0066】
トランジスタ１２１の一端は、入力配線ＰＧに接続し、トランジスタ１２１の他端は、ゲート配線ＰＧＦに接続している。トランジスタ１２１のゲートは、端子配線ＰＡＤに接続し、トランジスタ１２１のバックゲートは、バックゲート配線ＦＮＷに接続している。
【0067】
トランジスタ１２２の一端は、ゲート配線ＰＧＦに接続し、トランジスタ１２２の他端は、端子配線ＰＡＤに接続している。トランジスタ１２２のゲートは、電源ＶＤ３３に接続し、トランジスタ１２２のバックゲートは、バックゲート配線ＦＮＷに接続している。
【0068】
トランジスタ１２３の一端は、電源ＶＤ３３に接続し、トランジスタ１２３の他端は、バックゲート配線ＦＮＷに接続している。トランジスタ１２３のゲートは、端子配線ＰＡＤに接続し、トランジスタ１２３のバックゲートは、バックゲート配線ＦＮＷに接続している。
【0069】
トランジスタ１２４の一端は、入力配線ＰＧに接続し、トランジスタ１２４の他端は、ゲート配線ＰＧＦに接続している。トランジスタ１２４のゲートは、ゲート配線ＰＧＦに接続している。トランジスタ１２４のバックゲートは、バックゲート配線ＦＮＷに接続している。
【0070】
トランジスタ１２５の一端は、ゲート配線ＰＧＦに接続し、トランジスタ１２５の他端は、入力配線ＰＧに接続している。トランジスタ１２５のゲートは、電源ＶＤ３３に接続し、トランジスタ１２５のバックゲートは、入力配線ＰＧに接続している。
【0071】
トランジスタ１２１、トランジスタ１２２、トランジスタ１２３及びトランジスタ１２４がＰＭＯＳトランジスタであり、トランジスタ１２５がＮＭＯＳトランジスタの場合には、例えば、トランジスタ１２１から１２５の一端は、ソースでもよいし、他端は、ドレインでもよい。
【0072】
入力制御回路１３０は、トランジスタ１３１、トランジスタ１３２、トランジスタ１３３、トランジスタ１３４、トランジスタ１３５、トランジスタ１３６、トランジスタ１３７、トランジスタ１３８、トランジスタ１３９、抵抗Ｒ１、接点Ｎ１、接点Ｎ２及び接点Ｎ３を含む。トランジスタ１３１から１３９を、入力制御回路１３０に配置されたトランジスタを示すように、入力制御トランジスタ１３１から１３９と呼び場合もある。接点Ｎ１、接点Ｎ２及び接点Ｎ３を、それぞれ、第１接点、第２接点及び第３接点と呼ぶ場合がある。
【0073】
トランジスタ１３１、トランジスタ１３２、トランジスタ１３３及びトランジスタ１３４は、例えば、ＰＭＯＳトランジスタである。トランジスタ１３５、トランジスタ１３６、トランジスタ１３７、トランジスタ１３８及びトランジスタ１３９は、例えば、ＮＭＯＳトランジスタである。
【0074】
トランジスタ１３１の一端は、電源ＶＤ３３に接続している。トランジスタ１３１の他端は、抵抗Ｒ１の一端、トランジスタ１３１のゲート、トランジスタ１３２のゲート、及び、トランジスタ１３４のゲートに接続している。トランジスタ１３１のゲートは、トランジスタ１３１の他端、トランジスタ１３２のゲート、トランジスタ１３４のゲート、及び、抵抗Ｒ１の一端に接続している。
【0075】
抵抗Ｒ１の一端は、トランジスタ１３１の他端、トランジスタ１３１のゲート、トランジスタ１３２のゲート、及び、トランジスタ１３４のゲートに接続し、抵抗Ｒ１の他端は、グラウンドに接続している。
【0076】
トランジスタ１３２の一端は、電源ＶＤ３３に接続し、トランジスタ１３２の他端は、トランジスタ１３５の他端、トランジスタ１３５のゲート、トランジスタ１３７のゲート、及び、トランジスタ１３８のゲートに接続している。トランジスタ１３２のゲートは、トランジスタ１３１のゲート、トランジスタ１３１の他端、抵抗Ｒ１の一端、トランジスタ１３４のゲートに接続している。
【0077】
トランジスタ１３３の一端は、電源ＶＤ３３に接続し、トランジスタ１３３の他端は、接点Ｎ２に接続している。トランジスタ１３３のゲートは、接点Ｎ１に接続している。
【0078】
トランジスタ１３４の一端は、電源ＶＤ３３に接続し、トランジスタ１３４の他端は、接点Ｎ３に接続している。トランジスタ１３４のゲートは、トランジスタ１３１のゲート、トランジスタ１３１の他端、抵抗Ｒ１の一端、及び、トランジスタ１３２のゲートに接続している。
【0079】
トランジスタ１３５の一端は、グラウンドに接続し、トランジスタ１３５の他端は、トランジスタ１３２の他端、トランジスタ１３５のゲート、トランジスタ１３７のゲート及びトランジスタ１３８のゲートに接続している。トランジスタ１３５のゲートは、トランジスタ１３２の他端、トランジスタ１３５の他端、トランジスタ１３７のゲート及びトランジスタ１３８のゲートに接続している。
【0080】
トランジスタ１３６の一端は、トランジスタ１３７の他端及び接点Ｎ１に接続し、トランジスタ１３６の他端は、電源ＶＤ３３に接続している。トランジスタ１３６のゲートは、端子配線ＰＡＤに接続し、トランジスタ１３６のバックゲートは、接点Ｎ１に接続している。
【0081】
トランジスタ１３７の一端は、グラウンドに接続し、トランジスタ１３７の他端は、トランジスタ１３６の一端及び接点Ｎ１に接続している。トランジスタ１３７のゲートは、トランジスタ１３２の他端、トランジスタ１３５の他端、トランジスタ１３５のゲート、及び、トランジスタ１３８のゲートに接続している。
【0082】
トランジスタ１３８の一端は、グラウンドに接続し、トランジスタ１３８の他端は、接点Ｎ２に接続している。トランジスタ１３８のゲートは、トランジスタ１３５のゲート、トランジスタ１３５の他端、トランジスタ１３２の他端、及び、トランジスタ１３７のゲートに接続している。
【0083】
トランジスタ１３９の一端は、グラウンドに接続し、トランジスタ１３９の他端は、接点Ｎ３に接続している。トランジスタ１３９のゲートは、接点Ｎ２に接続している。
【0084】
接点Ｎ１は、トランジスタ１３６のバックゲート、トランジスタ１３６の一端、トランジスタ１３７の他端、トランジスタ１３３のゲートに接続している。接点Ｎ２は、トランジスタ１３３の他端、トランジスタ１３８の他端、及び、トランジスタ１３９のゲートに接続している。接点Ｎ３は、トランジスタ１３４の他端、トランジスタ１３９の他端、及び、入力配線ＰＧに接続している。
【0085】
トランジスタ１３１から１３４がＰＭＯＳトランジスタであり、トランジスタ１３５から１３９がＮＭＯＳトランジスタの場合には、例えば、トランジスタ１３１から１３９の一端は、ソースでもよいし、他端は、ドレインでもよい。
【0086】
＜過電圧保護回路の動作＞
次に、本実施形態の過電圧保護回路１００の動作を説明する。図７は、実施形態１に係る過電圧保護回路１００の動作を例示したグラフであり、横軸は、ＣＣ端子１６に印加された電圧ＶＰＡＤを示し、左側の縦軸は、電圧を示し、右側の縦軸は、電流を示す。
次に、本実施形態の過電圧保護回路１００の動作を説明する。図７は、実施形態１に係る過電圧保護回路１００の動作を例示したグラフであり、横軸は、ＣＣ端子１６に印加された電圧ＶＰＡＤを示し、左側の縦軸は、電圧を示し、右側の縦軸は、電流を示す。
【0087】
図７に示すように、例えば、一例として、ＣＣ端子１６に印加された電圧ＶＰＡＤが３．３Ｖ以下の場合には、入力制御回路１３０は、入力配線ＰＧを介してゲート制御回路１２０に入力する入力電圧を０Ｖに設定する（ＰＧ＝０Ｖ）。これによって、ゲート制御回路１２０は、電流出力回路１１０の過電圧保護用のトランジスタ１１２のゲート電圧を、ゲート配線ＰＧＦ（ＴＯＬＧ）を介して０Ｖに固定する。また、ゲート制御回路１２０は、トランジスタ１１２のバックゲート電圧を、バックゲート配線ＦＮＷ（ＴＯＬＮＷ）を介して３．３Ｖに固定する。このような動作により、電流出力回路１１０は、規格に定められた動作保証範囲内において、トランジスタ１１１の他端を介して（ＮＳ≦３．３Ｖ）、所定の電流Ｉｐを出力することができる。
【0088】
一方、ＣＣ端子１６に印加された電圧が３．３Ｖよりも大きい場合には、入力制御回路１３０は、入力配線ＰＧを介してゲート制御回路１２０に入力する入力電圧を３．３Ｖに設定する（ＰＧ＝３．３Ｖ）。これによって、ゲート制御回路１２０は、ＣＣ端子１６に印加された電圧ＶＰＡＤ（すなわち、端子配線ＰＡＤの電圧）に追従しながら、電流出力回路１１０のトランジスタ１１２のゲート及びバックゲートの電圧を、ゲート配線ＰＧＦ（ＴＯＬＧ）及びバックゲート配線（ＴＯＬＮＷ）を介して制御する。したがって、過電圧保護回路１００は、電流出力回路１１０を過電圧から保護することができる。
【0089】
次に、本実施形態の効果を説明する。本実施形態の過電圧保護回路１００は、高耐圧耐性のあるトランジスタを使用することなく、電流出力回路１１０の動作中にＣＣ端子１６等の端子に高電圧が印加されたとしても、内部素子の特性劣化や破壊を抑制することができる。よって、製造コストを抑制しつつ、コネクタ等の半導体装置を過電圧から保護することができる。
【0090】
本実施形態の過電圧保護回路１００は、ＣＣ端子１６等の端子に印加された電圧の範囲によって、ゲート制御回路１２０の入力電圧の設定を切り替える。これにより、電流出力回路１１０の正常動作と過電圧保護の両方を実現することができる。
【0091】
＜比較例２＞
次に、比較例２及び実施形態２を説明する。比較例２に係るコネクタは、ＤＲＰ（Ｄｕａｌ Ｒｏｌｅ Ｐｏｗｅｒ）に対応するものである。Ｔｙｐｅ－Ｃコネクタでは、ＤＲＰという概念が存在する。ＤＲＰでは、Ｔｙｐｅ－Ｃコネクタの非接続時に、ソースとシンクとの役割を周期的に切り替えることが許されている。
次に、比較例２及び実施形態２を説明する。比較例２に係るコネクタは、ＤＲＰ（Ｄｕａｌ Ｒｏｌｅ Ｐｏｗｅｒ）に対応するものである。Ｔｙｐｅ－Ｃコネクタでは、ＤＲＰという概念が存在する。ＤＲＰでは、Ｔｙｐｅ－Ｃコネクタの非接続時に、ソースとシンクとの役割を周期的に切り替えることが許されている。
【0092】
図８は、比較例２に係るコネクタを例示した構成図であり、ＤＲＰ対応の機能モデルを示す。図８は、例えば、非特許文献１に記載のＤＲＰの機能モデルを示している。図８に示すように、比較例２のＣＣＰＨＹ４０は、Ｒｐ抵抗４１ａまたは電流出力回路、Ｒｐ抵抗４１ｂまたは電流出力回路、Ｒｄ抵抗４８ａ、Ｒｄ抵抗４８ｂ、スイッチ４２ａ、スイッチ４２ｂ、ソース/シンク及びケーブル接続検知回路４３ａ、電力供給能力検知回路４３ｂ、シンク/ソース検知回路４３ｃ、トランジスタ４４ａ、トランジスタ４４ｂ、ＶＢＵＳ端子４５、ＣＣ１端子４６ａ、ＣＣ２端子４６ｂ及びＧＮＤ端子４７を有している。ここでは、Ｒｐ抵抗４１ａまたは電流出力回路のうち、Ｒｐ抵抗４１ａの場合を示し、Ｒｐ抵抗４１ｂまたは電流出力回路のうち、Ｒｐ抵抗４１ｂの場合を示している。図８に示すように、ＣＣＰＨＹ４０は、ソース及びシンクの両方の機能を有している。ＣＣＰＨＹ４０は、対向デバイスの役割によって、ソース及びシンクのどちらの機能でも動作可能である。例えば、ＣＣＰＨＹ４０は、ソースまたはシンクに切り替えるＤＲＰ対応の信号を受信することにより、ソースまたはシンクの役割を切り替える。
【0093】
＜発明者が発見した課題＞
図９は、比較例２に係るコネクタに適用した過電圧保護回路の課題を例示した図である。比較例２のＣＣＰＨＹ４０に、実施形態１の過電圧保護回路１００を適用した場合を検討する。実施形態１の過電圧保護回路１００をＤＲＰ対応のＣＣＰＨＹ４０に適用した場合に、ＣＣＰＨＹ４０をシンクとしてソースに接続すると、ＣＣＰＨＹ４０の過電圧保護回路１００における電流出力回路１１０は未使用となる。それにもかかわらず、入力制御回路１３０のバイアス回路１４０は、常時オン状態であるため、図９に示すように、不要な電流Ｉｂが数１０μＡ程度定常的に流れ続けるという課題が発生する。
図９は、比較例２に係るコネクタに適用した過電圧保護回路の課題を例示した図である。比較例２のＣＣＰＨＹ４０に、実施形態１の過電圧保護回路１００を適用した場合を検討する。実施形態１の過電圧保護回路１００をＤＲＰ対応のＣＣＰＨＹ４０に適用した場合に、ＣＣＰＨＹ４０をシンクとしてソースに接続すると、ＣＣＰＨＹ４０の過電圧保護回路１００における電流出力回路１１０は未使用となる。それにもかかわらず、入力制御回路１３０のバイアス回路１４０は、常時オン状態であるため、図９に示すように、不要な電流Ｉｂが数１０μＡ程度定常的に流れ続けるという課題が発生する。
【0094】
＜実施形態２＞
次に、実施形態２に係る過電圧保護回路を説明する。本実施形態の過電圧保護回路は、上記課題を解決するために、入力制御回路１３０にディセーブル機能を追加することにより、ＤＲＰに対応させている。具体的には、過電圧保護回路は、ソースまたはシンクに切り替えるＤＲＰ対応の信号に連動させて、ディセーブル機能を無効または有効にする。これにより、シンクとして動作させる場合には、ディセーブル機能を有効にして定電流を停止させるようにする。一方、ソースとして動作させる場合には、ディセーブル機能を無効にする。したがって、実施形態１に係る過電圧保護回路１００と同様に動作させることができる。
次に、実施形態２に係る過電圧保護回路を説明する。本実施形態の過電圧保護回路は、上記課題を解決するために、入力制御回路１３０にディセーブル機能を追加することにより、ＤＲＰに対応させている。具体的には、過電圧保護回路は、ソースまたはシンクに切り替えるＤＲＰ対応の信号に連動させて、ディセーブル機能を無効または有効にする。これにより、シンクとして動作させる場合には、ディセーブル機能を有効にして定電流を停止させるようにする。一方、ソースとして動作させる場合には、ディセーブル機能を無効にする。したがって、実施形態１に係る過電圧保護回路１００と同様に動作させることができる。
【0095】
＜過電圧保護回路の構成＞
図１０は、実施形態２に係る過電圧保護回路を例示した回路図である。図１０に示すように、本実施形態の過電圧保護回路２００は、電流出力回路１１０、ゲート制御回路１２０及び入力制御回路２３０を備えている。過電圧保護回路２００における電流出力回路１１０及びゲート制御回路１２０の構成は、実施形態１の過電圧保護回路１００の構成と同様である。
図１０は、実施形態２に係る過電圧保護回路を例示した回路図である。図１０に示すように、本実施形態の過電圧保護回路２００は、電流出力回路１１０、ゲート制御回路１２０及び入力制御回路２３０を備えている。過電圧保護回路２００における電流出力回路１１０及びゲート制御回路１２０の構成は、実施形態１の過電圧保護回路１００の構成と同様である。
【0096】
入力制御回路２３０は、入力制御回路１３０の構成に加えて、入力制御回路１３０をディセーブルにする機能を有するディセーブル手段を含んでいる。具体的には、入力制御回路２３０は、バイアス回路２４０、制御回路２５０、及び、これらをディセーブルにする機能を有するディセーブル手段を含む。
【0097】
ディセーブル手段は、例えば、入力制御回路２３０が入力配線ＰＧを介してゲート制御回路１２０に入力する入力電圧として電源ＶＤ３３と同じ電圧値を入力するように、バイアス回路２４０及び制御回路２５０をディセーブルにする。ディセーブル手段は、イネーブル信号が入力される信号端子２４１、インバータ２４２、トランジスタ２３１、トランジスタ２３２、トランジスタ２３３、トランジスタ２３４、トランジスタ２３５、トランジスタ２３６、及び、トランジスタ２３７を含む。
【0098】
トランジスタ２３１から２３７を、ディセーブル手段に含まれるトランジスタを示すように、ディセーブルトランジスタ２３１から２３７と呼ぶ場合がある。トランジスタ２３１、トランジスタ２３２、トランジスタ２３３及びトランジスタ２３４は、例えば、ＰＭＯＳトランジスタである。トランジスタ２３５、トランジスタ２３６、及び、トランジスタ２３７は、例えば、ＮＭＯＳトランジスタである。
【0099】
インバータ２４２の入力端子は、信号端子２４１、トランジスタ２３１のゲート、トランジスタ２３３のゲート、トランジスタ２３４のゲート、及び、トランジスタ２３５のゲートに接続している。インバータ２４２の出力端子は、トランジスタ２３２のゲート、トランジスタ２３６のゲート、及び、トランジスタ２３７のゲートに接続している。
【0100】
トランジスタ２３１の一端は、電源ＶＤ３３に接続し、トランジスタ２３１の他端は、抵抗Ｒ１の一端、トランジスタ１３１の他端、トランジスタ１３１のゲート、トランジスタ１３２のゲート、及び、トランジスタ１３４のゲートに接続している。トランジスタ２３１のゲートは、信号端子２４１、インバータ２４２の入力端子、トランジスタ２３３のゲート、トランジスタ２３４のゲート、及び、トランジスタ２３５のゲートに接続している。
【0101】
トランジスタ２３２の一端は、電源ＶＤ３３に接続し、トランジスタ２３２の他端は、トランジスタ１３６の他端に接続している。トランジスタ２３２のゲートは、インバータ２４２の出力端子、トランジスタ２３６のゲート、及び、トランジスタ２３７のゲートに接続している。
【0102】
トランジスタ２３３の一端は、電源ＶＤ３３に接続し、トランジスタ２３３の他端は、接点Ｎ１に接続している。トランジスタ２３３のゲートは、信号端子２４１、インバータ２４２の入力端子、トランジスタ２３４のゲート、トランジスタ２３１のゲート、及び、トランジスタ２３５のゲートに接続している。
【0103】
トランジスタ２３４の一端は、電源ＶＤ３３に接続し、トランジスタ２３４の他端は、接点Ｎ３に接続している。トランジスタ２３４のゲートは、信号端子２４１、インバータ２４２の入力端子、トランジスタ２３３のゲート、トランジスタ２３１のゲート、及び、トランジスタ２３５のゲートに接続している。
【0104】
トランジスタ２３５の一端は、グラウンドに接続し、トランジスタ２３５の他端は、抵抗Ｒ１の他端に接続している。トランジスタ２３５のゲートは、信号端子２４１、インバータ２４２の入力端子、トランジスタ２３１のゲート、トランジスタ２３３のゲート、及び、トランジスタ２３４のゲートに接続している。
【0105】
トランジスタ２３６の一端は、グラウンドに接続し、トランジスタ２３６の他端は、トランジスタ１３２の他端、トランジスタ１３５の他端、トランジスタ１３５のゲート、トランジスタ１３７のゲート、及び、トランジスタ１３８のゲートに接続している。トランジスタ２３６のゲートは、インバータ２４２の出力端子、トランジスタ２３７のゲート、及び、トランジスタ２３２のゲートに接続している。
【0106】
トランジスタ２３７の一端は、グラウンドに接続し、トランジスタ２３７の他端は、接点Ｎ２に接続している。トランジスタ２３７のゲートは、インバータ２４２の出力端子、トランジスタ２３２のゲート、及び、トランジスタ２３６のゲートに接続している。
【0107】
トランジスタ２３１から２３４がＰＭＯＳトランジスタであり、トランジスタ２３５から２３７がＮＭＯＳトランジスタの場合には、例えば、トランジスタ２３１から２３７の一端は、ソースでもよいし、他端は、ドレインでもよい。
【0108】
＜過電圧保護回路の動作＞
次に、過電圧保護回路の動作を説明する。図１１は、実施形態２に係る過電圧保護回路の動作を例示したグラフであり、横軸は、ＣＣ端子に印加された電圧ＶＰＡＤを示し、左側の縦軸は電圧を示し、右側の縦軸は電流を示す。ディセーブル機能を無効にした場合の過電圧保護回路２００の動作は、実施形態１に係る過電圧保護回路１００の動作と同様であるので省略する。
次に、過電圧保護回路の動作を説明する。図１１は、実施形態２に係る過電圧保護回路の動作を例示したグラフであり、横軸は、ＣＣ端子に印加された電圧ＶＰＡＤを示し、左側の縦軸は電圧を示し、右側の縦軸は電流を示す。ディセーブル機能を無効にした場合の過電圧保護回路２００の動作は、実施形態１に係る過電圧保護回路１００の動作と同様であるので省略する。
【0109】
図１１に示すように、ディセーブル機能を有効にした場合には、入力制御回路２３０は、ゲート制御回路１２０の入力配線ＰＧの電圧を、例えば、電源ＶＤ３３と同じ３．３Ｖに固定する（ＰＧ＝３．３Ｖ）。これにより、ＣＣ端子１６に印加された電圧ＶＰＡＤが３．３Ｖ以下の場合には、ゲート制御回路１２０は、電流出力回路１１０の過電圧保護用のトランジスタ１１２のゲート電圧及びバックゲート電圧を３．３Ｖに固定する。よって、電流出力回路１１０は、電流の出力を停止する。
【0110】
一方、ＣＣ端子１６に印加された電圧ＶＰＡＤが３．３Ｖよりも大きい場合には、ゲート制御回路１２０は、ＣＣ端子１６に印加された電圧に追従しながら、電流出力回路１１０のトランジスタ１１２のゲートの電圧及びバックゲートの電圧を、ゲート配線ＰＧＦ（ＴＯＬＧ）及びバックゲート配線（ＴＯＬＮＷ）を介して制御する。したがって、過電圧保護回路１００は、電流出力回路１１０を過電圧から保護することができる。
【0111】
次に本実施形態の効果を説明する。本実施形態の過電圧保護回路２００は、電流出力回路１１０を未使用時には、ディセーブル機能を有効にすることにより、過電圧からトランジスタ１１１を保護することができるとともに、動作電流を抑えることができる。一方、過電圧保護回路２００は、電流出力回路１１０の使用時には、ディセーブル機能を無効にすることにより実施形態１の過電圧保護回路１００と同様の効果を得ることができる。
【0112】
以上、本発明者によってなされた開示を実施の形態に基づき具体的に説明したが、本開示は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、実施形態１及び２の過電圧保護回路を含むＣＣＰＨＹ、及び、そのようなＣＣＰＨＹを含むコネクタに変更可能である。その場合に、ＣＣＰＨＹは、ＵＳＢにおけるＴｙｐｅ－Ｃコネクタのソース用でもよいし、ＵＳＢにおけるＴｙｐｅ－ＣコネクタのＤＲＰ対応のものでもよい。また、実施形態１及び２の過電圧保護回路は、ＵＳＢにおけるＴｙｐｅ－Ｃコネクタに適用するだけでなく、一般的なコネクタに適用してもよいし、そのようなコネクタを含む半導体装置に適用してもよい。さらに、実施形態１及び２の過電圧保護回路は、コネクタに限らず、端子を有する半導体装置に適用してもよい。また、実施形態１及び実施形態２の各構成を組み合わせたものも、技術的思想の範囲である。
【符号の説明】
【0113】
１ Ｔｙｐｅ－Ｃコネクタ
２、３ パワーＩＣ
４ スイッチ
５ ホストコントローラ
６ ＵＳＢ２．０/３．ｘＰＨＹ
７ ＴＹＰＥ－Ｃ/ＰＤコントローラ
８ ＥＳＤ保護回路
１０ ＣＣＰＨＹ
１１ａ、１１ｂ Ｒｐ抵抗
１２ａ、１２ｂ スイッチ
１３ シンク及びケーブル接続検知回路
１４ トランジスタ
１５ ＶＢＵＳ端子
１６ ＣＣ端子
１６ａ ＣＣ１端子
１６ｂ ＣＣ２端子
１７ ＧＮＤ端子
２０ ＣＣＰＨＹ
２１ａ、２１ｂ Ｒｄ抵抗
２２ 電力供給能力検知回路
２３ ソース接続検知回路
２４ａ、２４ｂ 接点
２５ ＶＢＵＳ端子
２６ａ ＣＣ１端子
２６ｂ ＣＣ２端子
２７ ＧＮＤ端子
３０ ＣＣＰＨＹ
３１ａ、３１ｂ Ｒｐ抵抗
３２ａ、３２ｂ スイッチ
３３ シンク及びケーブル接続検知回路
３４ トランジスタ
３５ ＶＢＵＳ端子
３６ａ ＣＣ１端子
３６ｂ ＣＣ２端子
３７ ＧＮＤ端子
４０ ＣＣＰＨＹ
４１ａ Ｒｐ抵抗
４１ｂ Ｒｐ抵抗
４２ａ スイッチ
４２ｂ スイッチ
４３ａ ソース/シンク及びケーブル接続検知回路
４３ｂ 電力供給能力検知回路
４３ｃ シンク/ソース検知回路
４４ａ、４４ｂ トランジスタ
４５ ＶＢＵＳ端子
４６ａ ＣＣ１端子
４６ｂ ＣＣ２端子
４７ ＧＮＤ端子
４８ａ Ｒｄ抵抗
４８ｂ Ｒｄ抵抗
１００ 過電圧保護回路
１１０ 電流出力回路
１１１、１１２、１１３ トランジスタ
１２０ ゲート制御回路
１２１、１２２、１２３、１２４、１２５ トランジスタ
１３０ 入力制御回路
１３１、１３２、１３３、１３４、１３５、１３６、１３７、１３８ トランジスタ
１３９ トランジスタ
１４０ バイアス回路
１５０ 制御回路
１６０ ゲート入力回路
２００ 過電圧保護回路
２３０ 入力制御回路
２３１、２３２、２３３、２３４、２３５、２３６、２３７ トランジスタ
２４０ バイアス回路
２４１ 信号端子
２４２ インバータ
２５０ 制御回路
ＦＮＷ バックゲート配線
Ｉｐ 電流
ＩＲＥＦ 参照電流
Ｎ１、Ｎ２、Ｎ３ 接点
Ｎｂｉａｓ 基準電流
ＰＡＤ 端子配線
ＰＧ 入力配線
ＰＧＦ ゲート配線
Ｒ１ 抵抗
ＶＤ３３ 電源
２、３ パワーＩＣ
４ スイッチ
５ ホストコントローラ
６ ＵＳＢ２．０/３．ｘＰＨＹ
７ ＴＹＰＥ－Ｃ/ＰＤコントローラ
８ ＥＳＤ保護回路
１０ ＣＣＰＨＹ
１１ａ、１１ｂ Ｒｐ抵抗
１２ａ、１２ｂ スイッチ
１３ シンク及びケーブル接続検知回路
１４ トランジスタ
１５ ＶＢＵＳ端子
１６ ＣＣ端子
１６ａ ＣＣ１端子
１６ｂ ＣＣ２端子
１７ ＧＮＤ端子
２０ ＣＣＰＨＹ
２１ａ、２１ｂ Ｒｄ抵抗
２２ 電力供給能力検知回路
２３ ソース接続検知回路
２４ａ、２４ｂ 接点
２５ ＶＢＵＳ端子
２６ａ ＣＣ１端子
２６ｂ ＣＣ２端子
２７ ＧＮＤ端子
３０ ＣＣＰＨＹ
３１ａ、３１ｂ Ｒｐ抵抗
３２ａ、３２ｂ スイッチ
３３ シンク及びケーブル接続検知回路
３４ トランジスタ
３５ ＶＢＵＳ端子
３６ａ ＣＣ１端子
３６ｂ ＣＣ２端子
３７ ＧＮＤ端子
４０ ＣＣＰＨＹ
４１ａ Ｒｐ抵抗
４１ｂ Ｒｐ抵抗
４２ａ スイッチ
４２ｂ スイッチ
４３ａ ソース/シンク及びケーブル接続検知回路
４３ｂ 電力供給能力検知回路
４３ｃ シンク/ソース検知回路
４４ａ、４４ｂ トランジスタ
４５ ＶＢＵＳ端子
４６ａ ＣＣ１端子
４６ｂ ＣＣ２端子
４７ ＧＮＤ端子
４８ａ Ｒｄ抵抗
４８ｂ Ｒｄ抵抗
１００ 過電圧保護回路
１１０ 電流出力回路
１１１、１１２、１１３ トランジスタ
１２０ ゲート制御回路
１２１、１２２、１２３、１２４、１２５ トランジスタ
１３０ 入力制御回路
１３１、１３２、１３３、１３４、１３５、１３６、１３７、１３８ トランジスタ
１３９ トランジスタ
１４０ バイアス回路
１５０ 制御回路
１６０ ゲート入力回路
２００ 過電圧保護回路
２３０ 入力制御回路
２３１、２３２、２３３、２３４、２３５、２３６、２３７ トランジスタ
２４０ バイアス回路
２４１ 信号端子
２４２ インバータ
２５０ 制御回路
ＦＮＷ バックゲート配線
Ｉｐ 電流
ＩＲＥＦ 参照電流
Ｎ１、Ｎ２、Ｎ３ 接点
Ｎｂｉａｓ 基準電流
ＰＡＤ 端子配線
ＰＧ 入力配線
ＰＧＦ ゲート配線
Ｒ１ 抵抗
ＶＤ３３ 電源
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】