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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024123738
(43)【公開日】2024-09-12
(54)【発明の名称】半導体装置及び半導体装置の製造方法
(51)【国際特許分類】
H10B 43/20 20230101AFI20240905BHJP
H10B 43/23 20230101ALI20240905BHJP
H10B 43/27 20230101ALI20240905BHJP
H10B 43/35 20230101ALI20240905BHJP
H01L 21/336 20060101ALI20240905BHJP
H01L 27/00 20060101ALI20240905BHJP
H01L 25/07 20060101ALI20240905BHJP
【ＦＩ】
H10B43/20
H10B43/23
H10B43/27
H10B43/35
H01L29/78 371
H01L27/00 301C
H01L27/00 301B
H01L27/00 301H
H01L25/08 Y
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023031379
(22)【出願日】2023-03-01
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】野田 光彦
(72)【発明者】
【氏名】柏田 沙織
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP17
5F083EP18
5F083EP22
5F083EP32
5F083EP33
5F083EP34
5F083EP42
5F083EP47
5F083EP76
5F083GA10
5F083GA27
5F083JA55
5F083JA60
5F083NA08
5F083NA10
5F083PR28
5F083ZA30
5F101BA42
5F101BA46
5F101BB02
5F101BC01
5F101BD02
5F101BD05
5F101BD16
5F101BD30
5F101BD34
5F101BE20
5F101BH23
5F101BH30
(57)【要約】
【課題】半導体装置の製造コストとデバイス特性の劣化とを抑制する。
【解決手段】実施形態の半導体装置は、半導体基板Ｗ１と、第１及び第２回路層と、貼合層と、レーザー剥離膜と、熱拡散層とを含む。第１回路層３００は、半導体基板Ｗ１上に設けられ、第１半導体回路を含む。貼合層Ｂ１及びＢ２は、第１回路層３００上に設けられ、第１半導体回路に接続された複数のパッドＢＰを含む。第２回路層２００は、貼合層Ｂ１及びＢ２上に設けられ、複数のパッドＢＰに接続された第２半導体回路を含む。レーザー剥離膜は、第２回路層２００の上方に設けられる。熱拡散層は、レーザー剥離膜の内部に設けられる。熱拡散層では、レーザー剥離膜よりも熱伝導率の高い部材が半導体基板の表面と平行な面内に分布している。
【選択図】図１１
【解決手段】実施形態の半導体装置は、半導体基板Ｗ１と、第１及び第２回路層と、貼合層と、レーザー剥離膜と、熱拡散層とを含む。第１回路層３００は、半導体基板Ｗ１上に設けられ、第１半導体回路を含む。貼合層Ｂ１及びＢ２は、第１回路層３００上に設けられ、第１半導体回路に接続された複数のパッドＢＰを含む。第２回路層２００は、貼合層Ｂ１及びＢ２上に設けられ、複数のパッドＢＰに接続された第２半導体回路を含む。レーザー剥離膜は、第２回路層２００の上方に設けられる。熱拡散層は、レーザー剥離膜の内部に設けられる。熱拡散層では、レーザー剥離膜よりも熱伝導率の高い部材が半導体基板の表面と平行な面内に分布している。
【選択図】図１１
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板上に設けられ、第１半導体回路を含む第１回路層と、
前記第１回路層上に設けられ、前記第１半導体回路に接続された複数のパッドを含む貼合層と、
前記貼合層上に設けられ、前記複数のパッドに接続された第２半導体回路を含む第２回路層と、
前記第２回路層の上方に設けられたレーザー剥離膜と、
前記レーザー剥離膜の内部に設けられ、前記レーザー剥離膜よりも熱伝導率の高い部材が前記半導体基板の表面と平行な面内に分布した熱拡散層と、を備える、
半導体装置。
前記半導体基板上に設けられ、第１半導体回路を含む第１回路層と、
前記第１回路層上に設けられ、前記第１半導体回路に接続された複数のパッドを含む貼合層と、
前記貼合層上に設けられ、前記複数のパッドに接続された第２半導体回路を含む第２回路層と、
前記第２回路層の上方に設けられたレーザー剥離膜と、
前記レーザー剥離膜の内部に設けられ、前記レーザー剥離膜よりも熱伝導率の高い部材が前記半導体基板の表面と平行な面内に分布した熱拡散層と、を備える、
半導体装置。
【請求項2】
前記熱拡散層は、前記第１半導体回路と、前記半導体基板の鉛直方向に重なって配置される、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項3】
前記熱拡散層は、各々が前記半導体基板の表面と平行な第１方向に延伸して設けられ、前記レーザー剥離膜よりも熱伝導率の高い複数の第１部材を含み、前記複数の第１部材は、前記基板の表面と平行且つ前記第１方向と交差する第２方向に略等間隔に配置される、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項4】
前記複数の第１部材のうち隣り合う第１部材の前記第２方向の間隔は、前記半導体基板を透過し且つ前記レーザー剥離膜により吸収されるレーザー光の波長未満である、
請求項３に記載の半導体装置。
請求項３に記載の半導体装置。
【請求項5】
前記熱拡散層は、各々が前記第２方向に延伸して設けられ、前記複数の第１部材と異なる高さに配置され、且つ前記レーザー剥離膜よりも熱伝導率の高い複数の第２部材を含み、前記複数の第２部材は、前記第１方向に略等間隔に配置される、
請求項３に記載の半導体装置。
請求項３に記載の半導体装置。
【請求項6】
前記複数の第１部材のうち隣り合う第１部材の前記第２方向の間隔と、前記複数の第２部材のうち隣り合う第２部材の前記第１方向の間隔とのそれぞれは、前記半導体基板を透過し且つ前記レーザー剥離膜により吸収されるレーザー光の波長未満である、
請求項５に記載の半導体装置。
請求項５に記載の半導体装置。
【請求項7】
前記部材は、金属である、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項8】
前記部材は、多孔質構造を有する、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項9】
前記第２半導体回路は、データを不揮発に記憶することが可能な複数のメモリセルを含み、
前記第１半導体回路は、前記複数のメモリセルを制御するように構成されたＣＭＯＳ回路を含む、
請求項１に記載の半導体装置。
前記第１半導体回路は、前記複数のメモリセルを制御するように構成されたＣＭＯＳ回路を含む、
請求項１に記載の半導体装置。
【請求項10】
前記パッドは、前記第１回路層側に逆テーパー形状に設けられた部分を有し、前記第２回路層側にテーパー形状に設けられた部分を有する、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項11】
第１半導体基板の上方に、レーザー剥離膜を形成することと、
前記レーザー剥離膜を形成する際に、前記レーザー剥離膜の内部で前記第１半導体基板の表面と平行な面内に分布し、且つ前記レーザー剥離膜よりも熱伝導率の高い部材を含む熱拡散層を形成することと、
前記レーザー剥離膜の上方に、半導体回路を含む回路層を形成することと、
前記回路層を形成した後に、前記第１半導体基板と第２半導体基板とを貼り合わせることと、
前記第１半導体基板と前記第２半導体基板とを貼り合わせた後に、前記第１半導体基板の裏面にレーザー光を照射することと、
前記第１半導体基板の裏面にレーザー光を照射した後に、前記第２半導体基板側に前記回路層が残るように前記第１半導体基板を剥離することと、を備える、
半導体装置の製造方法。
前記レーザー剥離膜を形成する際に、前記レーザー剥離膜の内部で前記第１半導体基板の表面と平行な面内に分布し、且つ前記レーザー剥離膜よりも熱伝導率の高い部材を含む熱拡散層を形成することと、
前記レーザー剥離膜の上方に、半導体回路を含む回路層を形成することと、
前記回路層を形成した後に、前記第１半導体基板と第２半導体基板とを貼り合わせることと、
前記第１半導体基板と前記第２半導体基板とを貼り合わせた後に、前記第１半導体基板の裏面にレーザー光を照射することと、
前記第１半導体基板の裏面にレーザー光を照射した後に、前記第２半導体基板側に前記回路層が残るように前記第１半導体基板を剥離することと、を備える、
半導体装置の製造方法。
【請求項12】
前記熱拡散層は、前記半導体回路と、前記第１半導体基板の鉛直方向に重なって配置される、
請求項１１に記載の半導体装置の製造方法。
請求項１１に記載の半導体装置の製造方法。
【請求項13】
前記熱拡散層は、各々が前記第１半導体基板の表面と平行な第１方向に延伸して設けられ、前記レーザー剥離膜よりも熱伝導率の高い複数の第１部材を含み、前記複数の第１部材は、前記第１半導体基板の表面と平行且つ前記第１方向と交差する第２方向に略等間隔に配置される、
請求項１１に記載の半導体装置の製造方法。
請求項１１に記載の半導体装置の製造方法。
【請求項14】
前記熱拡散層は、各々が前記第２方向に延伸して設けられ、前記複数の第１部材と異なる高さに配置され、且つ前記レーザー剥離膜よりも熱伝導率の高い複数の第２部材を含み、前記複数の第２部材は、前記第１方向に略等間隔に配置される、
請求項１３に記載の半導体装置の製造方法。
請求項１３に記載の半導体装置の製造方法。
【請求項15】
前記半導体回路は、前記第１半導体基板の鉛直方向に並んだ複数の第１導電体層と、前記鉛直方向に沿って延伸して設けられ、前記複数の第１導電体層と交差した部分を有するピラーと、前記複数の第１導電体層と前記熱拡散層との間に設けられた第２導電体層とを含み、
前記ピラーと前記複数の第１導電体層との交差部分は、メモリセルとして機能し、
前記ピラーは、側面を介して前記第２導電体層と接続された半導体層を含む、
請求項１２乃至請求項１４のいずれかに記載の半導体装置の製造方法。
前記ピラーと前記複数の第１導電体層との交差部分は、メモリセルとして機能し、
前記ピラーは、側面を介して前記第２導電体層と接続された半導体層を含む、
請求項１２乃至請求項１４のいずれかに記載の半導体装置の製造方法。
【請求項16】
前記レーザー剥離膜を形成する際に、前記レーザー剥離膜の内部で前記第１半導体基板の表面と平行な面内に分布し、且つ前記レーザー光に対する遮光性を有する遮蔽層を形成することと、
前記第１半導体基板を剥離した後に、前記遮蔽層を除去することと、をさらに備える、
請求項１１に記載の半導体装置の製造方法。
前記第１半導体基板を剥離した後に、前記遮蔽層を除去することと、をさらに備える、
請求項１１に記載の半導体装置の製造方法。
【請求項17】
前記遮蔽層と前記熱拡散層とは同じ層である、
請求項１６に記載の半導体装置の製造方法。
請求項１６に記載の半導体装置の製造方法。
【請求項18】
前記遮蔽層は、金属と、不純物がドープされたシリコンと、ガラス、シリコン、アルミナからなる群のうちいずれかの多孔質材料とのいずれかを含む、
請求項１６に記載の半導体装置の製造方法。
請求項１６に記載の半導体装置の製造方法。
【請求項19】
前記レーザー剥離膜は、シリコン酸化膜である、
請求項１１に記載の半導体装置の製造方法。
請求項１１に記載の半導体装置の製造方法。
【請求項20】
前記レーザー剥離膜を形成する前に、前記第１半導体基板上に層間膜を形成することをさらに備え、
前記層間膜は、エピタキシャルシリコン、多結晶シリコン、アモルファスシリコンからなる群のうちいずれかの半導体と、セラミック材料とのいずれかである、
請求項１１に記載の半導体装置の製造方法。
前記層間膜は、エピタキシャルシリコン、多結晶シリコン、アモルファスシリコンからなる群のうちいずれかの半導体と、セラミック材料とのいずれかである、
請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体回路基板を３次元に積層する３次元積層技術が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１８－１４２６５４号公報
【特許文献2】特開２０２２－０４１０５４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体装置の製造コストとデバイス特性の劣化とを抑制する。
【課題を解決するための手段】
【0005】
実施形態の半導体装置は、半導体基板と、第１及び第２回路層と、貼合層と、レーザー剥離膜と、熱拡散層とを含む。第１回路層は、半導体基板上に設けられ、第１半導体回路を含む。貼合層は、第１回路層上に設けられ、第１半導体回路に接続された複数のパッドを含む。第２回路層は、貼合層上に設けられ、複数のパッドに接続された第２半導体回路を含む。レーザー剥離膜は、第２回路層の上方に設けられる。熱拡散層は、レーザー剥離膜の内部に設けられる。熱拡散層では、レーザー剥離膜よりも熱伝導率の高い部材が半導体基板の表面と平行な面内に分布している。
【図面の簡単な説明】
【0006】
【図1】半導体基板の再利用プロセスの概要を示す模式図。
【図2】貼り合わせ構造を有する半導体装置の構成の一例を示す概略図。
【図3】第１実施形態に係る半導体装置の全体構成の一例を示すブロック図。
【図4】第１実施形態に係る半導体装置が備えるメモリセルアレイの回路構成の一例を示す回路図。
【図5】第１実施形態に係る半導体装置の外観の一例を示す斜視図。
【図6】第１実施形態に係る半導体装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
【図7】第１実施形態に係る半導体装置が備えるメモリセルアレイのメモリ領域の平面レイアウトの一例を示す平面図。
【図10】第１実施形態に係る半導体装置の貼り合わせ前の第１ウエハが備える剥離層の平面レイアウトの一例を示す平面図。
【図11】第１実施形態に係る半導体装置の断面構造の一例を示す断面図。
【図12】第１実施形態に係る半導体装置の製造方法の一例を示すフローチャート。
【図13】第１実施形態に係る半導体装置の製造途中の断面構造の一例を示す断面図。
【図14】第１実施形態に係る半導体装置の製造途中の断面構造の一例を示す断面図。
【図15】第１変形例に係る剥離層の平面レイアウトの一例を示す平面図。
【図16】第２変形例に係る剥離層の平面レイアウトの一例を示す平面図。
【図17】第２実施形態に係る半導体装置の貼り合わせ前の第１ウエハの断面構造の一例を示す断面図。
【図18】第２実施形態に係る半導体装置の断面構造の一例を示す断面図。
【図19】第２実施形態に係る半導体装置の製造方法の一例を示すフローチャート。
【図20】第２実施形態に係る半導体装置の製造途中の断面構造の一例を示す断面図。
【図21】第２実施形態に係る半導体装置の製造途中の断面構造の一例を示す断面図。
【図22】第３実施形態に係る半導体装置の貼り合わせ前の第１ウエハの断面構造の一例を示す断面図。
【図23】第３実施形態に係る半導体装置の断面構造の一例を示す断面図。
【図24】第３実施形態に係る半導体装置の製造方法の一例を示すフローチャート。
【図25】第３実施形態に係る半導体装置の製造途中の断面構造の一例を示す断面図。
【図26】第３実施形態に係る半導体装置の製造途中の断面構造の一例を示す断面図。
【図27】第１実施形態に係る半導体装置における貼り合わせ前の第１ウエハの断面構造の一例を示す断面図。
【図28】貼合パッドの貼り合わせ部分の詳細な断面構造の一例を示す断面図。
【発明を実施するための形態】
【0007】
以下に、各実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は、模式的又は概念的なものである。各図面の寸法や比率などは、必ずしも現実のものと同一とは限らない。構成の図示は、適宜省略されている。平面図に付加されたハッチングは、構成要素の素材や特性とは必ずしも関連していない。本明細書において、略同一の機能及び構成を有する構成要素には、同一の符号が付加されている。参照符号に付加された数字や文字などは、同じ参照符号により参照され、且つ類似した要素同士を区別するために使用される。
【0008】
＜０＞ウエハの再利用プロセスの概要
まず、ウエハの再利用プロセスの概要について説明する。図１は、ウエハの再利用プロセスの概要を示す模式図である。図１に示すように、本明細書における半導体装置は、それぞれに半導体回路が形成された２枚の半導体回路基板を貼り合わせ、貼り合わされた半導体回路基板をチップ毎に分離することにより形成される。以下では、半導体回路基板のことを“ウエハ”と呼ぶ。２枚のウエハを貼り合わせる処理のことを、“貼合処理”と呼ぶ。“ウエハのおもて面”は、半導体回路が形成される側の面である。“ウエハの裏面”は、ウエハのおもて面の反対側の面である。貼合処理の際に、上側に配置されるウエハのことを、“第１ウエハＷ１”と呼ぶ。貼合処理の際に、下側に配置されるウエハのことを、“第２ウエハＷ２”と呼ぶ。
まず、ウエハの再利用プロセスの概要について説明する。図１は、ウエハの再利用プロセスの概要を示す模式図である。図１に示すように、本明細書における半導体装置は、それぞれに半導体回路が形成された２枚の半導体回路基板を貼り合わせ、貼り合わされた半導体回路基板をチップ毎に分離することにより形成される。以下では、半導体回路基板のことを“ウエハ”と呼ぶ。２枚のウエハを貼り合わせる処理のことを、“貼合処理”と呼ぶ。“ウエハのおもて面”は、半導体回路が形成される側の面である。“ウエハの裏面”は、ウエハのおもて面の反対側の面である。貼合処理の際に、上側に配置されるウエハのことを、“第１ウエハＷ１”と呼ぶ。貼合処理の際に、下側に配置されるウエハのことを、“第２ウエハＷ２”と呼ぶ。
【0009】
半導体装置の製造工程では、まず、第１ウエハＷ１と、第２ウエハＷ２との組み合わせが用意される（“ウエハ割当”）。第１ウエハＷ１及び第２ウエハＷ２のそれぞれは、シリコン基板である。本例において、第１ウエハＷ１は、データを不揮発に記憶することが可能なメモリセルを含むメモリセルアレイの形成に使用される。第２ウエハＷ２は、第１ウエハＷ１に形成されたメモリセルアレイを制御することが可能なＣＭＯＳ回路の形成に使用される。なお、第１ウエハＷ１に形成される回路と、第２ウエハＷ２に形成される回路とのそれぞれの設計は、適宜変更され得る。
【0010】
次に、第１ウエハＷ１と第２ウエハＷ２とのそれぞれの前工程が実行され、第１ウエハＷ１と第２ウエハＷ２とのそれぞれに半導体回路が形成される。また、第１半導体回路の形成前に、ウエハの再利用プロセスを実現するための層が形成される。具体的には、第１ウエハＷ１上に、剥離層１００、メモリ層２００、及び貼合層Ｂ１が順に形成される。剥離層１００は、第１ウエハＷ１上に形成された回路と第１ウエハＷ１とを分離する起点として使用される層である。剥離層１００は、後述される剥離処理において使用されるレーザー光を吸収する特性を有する材料（例えば、シリコン酸化膜）を含む。メモリ層２００は、メモリセルアレイを含む層である。貼合層Ｂ１は、第２ウエハＷ２に形成された回路との接続に使用される貼合パッドを含む層である。第２ウエハＷ２上には、ＣＭＯＳ層３００、及び貼合層Ｂ２が順に形成される。ＣＭＯＳ層３００は、メモリセルアレイの制御に使用される回路を含む層である。貼合層Ｂ２は、第１ウエハＷ１に形成された回路との接続に使用される貼合パッドを含む層である。
【0011】
次に、第１ウエハＷ１と第２ウエハＷ２との貼合処理が実行される。具体的には、貼合装置が、第１ウエハＷ１の表面と第２ウエハＷ２のおもて面とを向かい合わせて配置する。そして、貼合装置が、第１ウエハＷ１のおもて面に形成されたパターンと、第２ウエハＷ２のおもて面に形成されたパターンとの重ね合わせ位置を調整し、第１ウエハＷ１と第２ウエハＷ２のおもて面同士を貼り合わせる。これにより、第１ウエハＷ１の貼合層Ｂ１と、第２ウエハＷ２の貼合層Ｂ２とが貼り合わされ、第１ウエハＷ１に設けられた半導体回路と、第２ウエハＷ２に設けられた半導体回路とが電気的に接続される。
【0012】
次に、第１ウエハＷ１の剥離処理が実行される。本明細書における剥離処理では、レーザー光を利用した剥離方法が使用される。具体的には、まず第１ウエハＷ１の裏面にレーザー光が照射される。それから、貼り合わされた第１ウエハＷ１と第２ウエハＷ２との間の周縁部からクラックを発生させる。すると、第１ウエハＷ１が、剥離層１００を起点にして剥離される。これにより、第２ウエハＷ２上に、ＣＭＯＳ層３００、貼合層Ｂ２、貼合層Ｂ１、及びメモリ層２００が順に積層された構造が残る。剥離された第１ウエハＷ１は、残膜を除去するなどの表面処理が実行された後に、再利用される（“ウエハ再利用”）。
【0013】
その後、第２ウエハＷ２に対して配線工程が実行される。配線工程は、例えば、第１ウエハＷ１に形成されたＣＭＯＳ回路と外部の装置との接続に使用されるパッドを形成する工程や、半導体装置に電源を供給するためのパッドを形成する工程などを含む。配線工程が完了した後に、第２ウエハＷ２は、ダイシング処理によってチップ単位に分離される。これにより、貼り合わせ構造を有する半導体装置が形成される。なお、本明細書では、２枚のウエハを利用して半導体装置が形成される場合について例示するが、これに限定されない。半導体装置の形成に使用されるウエハは、３枚以上であってもよい。すなわち、半導体装置は、述べ３枚以上のウエハを利用した貼り合わせ構造を有していてもよい。剥離層１００は、“レーザー剥離膜”と呼ばれてもよい。レーザー剥離膜は、レーザー照射によりレーザーを吸収し、半導体基板（ウエハ）との界面で剥離を生じる膜である。
【0014】
図２は、貼り合わせ構造を有する半導体装置１の構成の一例を示す概略図である。図２は、第１ウエハＷ１の剥離処理において第１ウエハＷ１の裏面にレーザー光が照射される様子を合わせて示している。図２に示すように、貼合層Ｂ１及びＢ２のそれぞれは、複数の貼合パッドＢＰを含む。貼合層Ｂ１の各貼合パッドＢＰは、メモリ層２００に形成された半導体回路（図示せず）に接続される。貼合層Ｂ２の各貼合パッドＢＰは、ＣＭＯＳ層３００に形成された半導体回路（図示せず）に接続される。貼合層Ｂ１の複数の貼合パッドＢＰは、貼合層Ｂ２の複数の貼合パッドＢＰとそれぞれ対向配置される。対向配置された貼合パッドＢＰの組は、貼合処理によって貼り合わされ、電気的に接続される。
【0015】
第１ウエハＷ１の剥離処理において、レーザー光ＬＢは、第１ウエハＷ１の裏面に所定の間隔で照射される。レーザー光ＬＢとしては、例えば、波長９．２～１０．８ｕｍのＣＯ２レーザーが使用される。ＣＯ２レーザーは、シリコン基板を透過し、且つシリコン酸化膜に吸収される特性を有する。言い換えると、レーザー光ＬＢに対する第１ウエハＷ１の透過率は、レーザー光ＬＢに対するシリコン酸化膜の透過率よりも高い。このため、第１ウエハＷ１の裏面に照射されたレーザー光ＬＢが、第１ウエハＷ１を透過して剥離層１００に含まれたシリコン酸化膜に照射されると、シリコン酸化膜が、レーザー光ＬＢが照射することにより発熱する。すると、剥離層１００に発生した熱は、第１ウエハＷ１と剥離層１００との界面の近傍に伝搬する。その結果、第１ウエハＷ１のうち剥離層１００との界面の近傍の部分が、伝搬した熱に応じて塑性変形する。塑性変形した第１ウエハＷ１と剥離層１００との界面は、レーザーを照射する前よりも剥離し易い状態となる。これにより、剥離処理では、第１ウエハＷ１と剥離層１００との間を剥離面として、第１ウエハＷ１と剥離層１００との間が剥離され得る。
【0016】
＜１＞第１実施形態
第１実施形態は、ウエハを再利用可能な剥離処理による半導体回路のデバイス特性の劣化を、剥離層１００に設けられたパターンにより抑制できる半導体装置１の構成及び製造方法に関する。以下に、第１実施形態について説明する。
第１実施形態は、ウエハを再利用可能な剥離処理による半導体回路のデバイス特性の劣化を、剥離層１００に設けられたパターンにより抑制できる半導体装置１の構成及び製造方法に関する。以下に、第１実施形態について説明する。
【0017】
＜１－１＞構成
まず、第１実施形態に係る半導体装置１の構成について説明する。第１実施形態に係る半導体装置１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。以下では、半導体装置１がＮＡＮＤ型フラッシュメモリなどのメモリデバイスである場合について説明する。
まず、第１実施形態に係る半導体装置１の構成について説明する。第１実施形態に係る半導体装置１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。以下では、半導体装置１がＮＡＮＤ型フラッシュメモリなどのメモリデバイスである場合について説明する。
【0018】
＜１－１－１＞半導体装置１の全体構成
図３は、第１実施形態に係る半導体装置１の全体構成の一例を示すブロック図である。図３に示すように、半導体装置１は、外部のメモリコントローラ２によって制御される。半導体装置１は、例えば、メモリセルアレイ１０、入出力回路１１、ロジックコントローラ１２、レジスタ回路１３、シーケンサ１４、ドライバ回路１５、ロウデコーダモジュール１６、及びセンスアンプモジュール１７を備える。
図３は、第１実施形態に係る半導体装置１の全体構成の一例を示すブロック図である。図３に示すように、半導体装置１は、外部のメモリコントローラ２によって制御される。半導体装置１は、例えば、メモリセルアレイ１０、入出力回路１１、ロジックコントローラ１２、レジスタ回路１３、シーケンサ１４、ドライバ回路１５、ロウデコーダモジュール１６、及びセンスアンプモジュール１７を備える。
【0019】
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（“ｎ”は、１以上の整数）を含む。ブロックＢＬＫは、複数のメモリセルの集合である。ブロックＢＬＫは、例えば、データの消去の単位に対応する。ブロックＢＬＫは、複数のページを含む。ページは、データの読み出し及び書き込みが実行される単位に対応する。図示が省略されているが、メモリセルアレイ１０には、複数のビット線ＢＬ０～ＢＬｍ（“ｍ”は１以上の整数）と、複数のワード線ＷＬとが設けられる。各メモリセルは、例えば、１つのビット線ＢＬと１つのワード線ＷＬとに関連付けられる。
【0020】
入出力回路１１は、メモリコントローラ２との間の入出力信号の送受信を司るインターフェース回路である。入出力信号は、例えば、データＤＡＴ、ステータス情報、アドレス情報、コマンドなどを含む。入出力回路１１は、データＤＡＴを、センスアンプモジュール１７とメモリコントローラ２とのそれぞれとの間で入出力し得る。入出力回路１１は、レジスタ回路１３から転送されたステータス情報を、メモリコントローラ２に出力し得る。入出力回路１１は、メモリコントローラ２から転送されたアドレス情報及びコマンドのそれぞれを、レジスタ回路１３に出力し得る。
【0021】
ロジックコントローラ１２は、メモリコントローラ２から入力された制御信号に基づいて、入出力回路１１及びシーケンサ１４のそれぞれを制御する。例えば、ロジックコントローラ１２は、シーケンサ１４を制御し、半導体装置１をイネーブルにする。ロジックコントローラ１２は、入出力回路１１が受信した入出力信号がコマンドやアドレス情報などであることを入出力回路１１に通知する。ロジックコントローラ１２は、入出力信号の入力又は出力を入出力回路１１に命令する。
【0022】
レジスタ回路１３は、ステータス情報、アドレス情報、及びコマンドを一時的に記憶する。ステータス情報は、シーケンサ１４の制御に基づいて更新され、入出力回路１１に転送される。アドレス情報は、ブロックアドレス、ページアドレス、カラムアドレスなどを含む。コマンドは、半導体装置１の様々な動作に関する命令を含む。
【0023】
シーケンサ１４は、半導体装置１の全体の動作を制御する。シーケンサ１４は、レジスタ回路１３に記憶されたコマンド及びアドレス情報に基づいて、読み出し動作、書き込み動作、消去動作などを実行する。
【0024】
ドライバ回路１５は、読み出し動作、書き込み動作、消去動作などで使用される電圧を生成する。そして、ドライバ回路１５は、生成した電圧を、ロウデコーダモジュール１６やセンスアンプモジュール１７などに供給する。
【0025】
ロウデコーダモジュール１６は、動作対象のブロックＢＬＫの選択や、ワード線ＷＬなどの配線への電圧の転送に使用される回路である。ロウデコーダモジュール１６は、複数のロウデコーダＲＤ０～ＲＤｎを含む。ロウデコーダＲＤ０～ＲＤｎは、それぞれブロックＢＬＫ０～ＢＬＫｎに関連付けられている。各ロウデコーダＲＤは、ブロックＢＬＫの選択に使用される。
【0026】
センスアンプモジュール１７は、各ビット線ＢＬへの電圧の転送や、データの読み出しに使用される回路である。センスアンプモジュール１７は、複数のセンスアンプユニットＳＡＵ０～ＳＡＵｍを含む。センスアンプユニットＳＡＵ０～ＳＡＵｍは、それぞれ複数のビット線ＢＬ０～ＢＬｍに関連付けられている。各センスアンプユニットＳＡＵは、データを判定するためのセンスアンプや、データを一時的に保持するラッチ回路を含む。
【0027】
なお、半導体装置１及びメモリコントローラ２の組み合わせが、１つの半導体装置を構成してもよい。このような半導体装置としては、例えば、ＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）などが挙げられる。
【0028】
＜１－１－２＞メモリセルアレイ１０の回路構成
図４は、第１実施形態に係る半導体装置１が備えるメモリセルアレイ１０の回路構成の一例を示す回路図である。図４は、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを示している。図４に示すように、ブロックＢＬＫは、例えば、５つのストリングユニットＳＵ０～ＳＵ４を含む。選択ゲート線ＳＧＤ０～ＳＧＤ４及びＳＧＳとワード線ＷＬ０～ＷＬ７とは、ブロックＢＬＫ毎に設けられる。ビット線ＢＬ０～ＢＬｍとソース線ＳＬとは、複数のブロックＢＬＫで共有される。
図４は、第１実施形態に係る半導体装置１が備えるメモリセルアレイ１０の回路構成の一例を示す回路図である。図４は、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを示している。図４に示すように、ブロックＢＬＫは、例えば、５つのストリングユニットＳＵ０～ＳＵ４を含む。選択ゲート線ＳＧＤ０～ＳＧＤ４及びＳＧＳとワード線ＷＬ０～ＷＬ７とは、ブロックＢＬＫ毎に設けられる。ビット線ＢＬ０～ＢＬｍとソース線ＳＬとは、複数のブロックＢＬＫで共有される。
【0029】
各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０～ＢＬｍに関連付けられる。すなわち、各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳにより共有される。各ＮＡＮＤストリングＮＳは、関連付けられたビット線ＢＬとソース線ＳＬとの間に接続される。各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２を含む。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を有するメモリセルであり、データを不揮発に保持（記憶）する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、ストリングユニットＳＵの選択に使用される。
【0030】
各ＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１、メモリセルトランジスタＭＴ７～ＭＴ０、及び選択トランジスタＳＴ２が、この順番に、直列に接続される。具体的には、選択トランジスタＳＴ１のドレイン及びソースは、関連付けられたビット線ＢＬと、メモリセルトランジスタＭＴ７のドレインとにそれぞれ接続される。選択トランジスタＳＴ２のドレイン及びソースは、メモリセルトランジスタＭＴ０のソースと、ソース線ＳＬとにそれぞれ接続される。メモリセルトランジスタＭＴ０～ＭＴ７は、選択トランジスタＳＴ１及びＳＴ２の間で直列に接続される。
【0031】
選択ゲート線ＳＧＤ０～ＳＧＤ４は、それぞれストリングユニットＳＵ０～ＳＵ４に関連付けられる。各選択ゲート線ＳＧＤは、関連付けられたストリングユニットＳＵに含まれた複数の選択トランジスタＳＴ１のそれぞれのゲートに接続される。選択ゲート線ＳＧＳは、関連付けられたブロックＢＬＫに含まれた複数の選択トランジスタＳＴ２のそれぞれのゲートに接続される。ワード線ＷＬ０～ＷＬ７は、メモリセルトランジスタＭＴ０～ＭＴ７のそれぞれの制御ゲートにそれぞれ接続される。
【0032】
同一のストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えば、“セルユニットＣＵ”と呼ばれる。例えば、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合のセルユニットＣＵの記憶容量が、“１ページデータ”として定義される。セルユニットＣＵは、各メモリセルトランジスタＭＴが記憶するデータのビット数に応じて２ページデータ以上の記憶容量を有し得る。
【0033】
なお、第１実施形態に係る半導体装置１が備えるメモリセルアレイ１０の回路構成は、その他の構成であってもよい。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれの数は、任意の数に設計され得る。
【0034】
＜１－１－３＞半導体装置１の構造
以下に、第１実施形態に係る半導体装置１の構造の一例について説明する。以下で参照される図面では、３次元の直交座標系が使用される。Ｘ方向及びＹ方向は、互いに交差する方向であり、ウエハの表面と平行な方向である。Ｘ方向は、ワード線ＷＬの延伸方向に対応する。Ｙ方向は、ビット線ＢＬの延伸方向に対応する。Ｚ方向は、Ｘ方向及びＹ方向のそれぞれに対して交差する方向であり、基板の表面に対する鉛直方向に対応する。本明細書における“上下”は、Ｚ方向に沿った方向に基づいて定義される。また、本明細書では、基準とされる基板のおもて面側から離れる方向を正方向（上方）とする。
以下に、第１実施形態に係る半導体装置１の構造の一例について説明する。以下で参照される図面では、３次元の直交座標系が使用される。Ｘ方向及びＹ方向は、互いに交差する方向であり、ウエハの表面と平行な方向である。Ｘ方向は、ワード線ＷＬの延伸方向に対応する。Ｙ方向は、ビット線ＢＬの延伸方向に対応する。Ｚ方向は、Ｘ方向及びＹ方向のそれぞれに対して交差する方向であり、基板の表面に対する鉛直方向に対応する。本明細書における“上下”は、Ｚ方向に沿った方向に基づいて定義される。また、本明細書では、基準とされる基板のおもて面側から離れる方向を正方向（上方）とする。
【0035】
（１：半導体装置１の外観）
図５は、第１実施形態に係る半導体装置１の外観の一例を示す斜視図である。図５に示すように、半導体装置１は、例えば、下方から順に、第２ウエハＷ２、ＣＭＯＳ層３００、貼合層Ｂ２、貼合層Ｂ１、メモリ層２００、剥離層１００、及び配線層４００が積層された構造を有する。
図５は、第１実施形態に係る半導体装置１の外観の一例を示す斜視図である。図５に示すように、半導体装置１は、例えば、下方から順に、第２ウエハＷ２、ＣＭＯＳ層３００、貼合層Ｂ２、貼合層Ｂ１、メモリ層２００、剥離層１００、及び配線層４００が積層された構造を有する。
【0036】
ＣＭＯＳ層３００は、例えば、入出力回路１１、ロジックコントローラ１２、レジスタ回路１３、シーケンサ１４、ドライバ回路１５、ロウデコーダモジュール１６、及びセンスアンプモジュール１７を含む。貼合層Ｂ１及びＢ２の境界部分が、第１ウエハＷ１と第２ウエハＷ２との貼合面に対応する。メモリ層２００は、メモリセルアレイ１０を含む。配線層４００は、例えば、半導体装置１の表面で露出している複数のパッドＰＤを含む。複数のパッドＰＤは、半導体装置１とメモリコントローラ２との接続に使用される。なお、半導体装置１の製造工程に依っては、剥離層１００が最終的な半導体装置１の構成として残っていなくてもよい。
【0037】
（２：メモリセルアレイ１０の平面レイアウト）
図６は、第１実施形態に係る半導体装置１が備えるメモリセルアレイ１０の平面レイアウトの一例を示す平面図である。図６に示すように、メモリセルアレイ１０は、例えば、メモリ領域ＭＲと、引出領域ＨＲ１及びＨＲ２とを有する。メモリ領域ＭＲは、複数のＮＡＮＤストリングＮＳを含む。メモリ領域ＭＲは、引出領域ＨＲ１及びＨＲ２によって、Ｘ方向に挟まれている。引出領域ＨＲ１及びＨＲ２のそれぞれは、積層配線（例えば、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳ）と、ロウデコーダモジュール１６との間の接続に使用される領域である。また、メモリセルアレイ１０は、複数のスリットＳＬＴと、複数のスリットＳＨＥと、複数のコンタクトＣＣとを含む。
図６は、第１実施形態に係る半導体装置１が備えるメモリセルアレイ１０の平面レイアウトの一例を示す平面図である。図６に示すように、メモリセルアレイ１０は、例えば、メモリ領域ＭＲと、引出領域ＨＲ１及びＨＲ２とを有する。メモリ領域ＭＲは、複数のＮＡＮＤストリングＮＳを含む。メモリ領域ＭＲは、引出領域ＨＲ１及びＨＲ２によって、Ｘ方向に挟まれている。引出領域ＨＲ１及びＨＲ２のそれぞれは、積層配線（例えば、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳ）と、ロウデコーダモジュール１６との間の接続に使用される領域である。また、メモリセルアレイ１０は、複数のスリットＳＬＴと、複数のスリットＳＨＥと、複数のコンタクトＣＣとを含む。
【0038】
各スリットＳＬＴは、Ｘ方向に沿って延伸して設けられた部分を有し、Ｘ方向に沿って引出領域ＨＲ１、メモリ領域ＭＲ、及び引出領域ＨＲ２を横切っている。複数のスリットＳＬＴは、Ｙ方向に並んでいる。各スリットＳＬＴは、当該スリットＳＬＴを介して隣り合う配線（例えば、ワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳ）を分断している。各スリットＳＬＴには、側壁に絶縁体のスペーサが設けられた導電体が、これらの配線とは絶縁されて配置されていてもよいし、絶縁体が埋め込まれていてもよい。メモリセルアレイ１０では、スリットＳＬＴによってＹ方向に沿って区切られた領域のそれぞれが、１つのブロックＢＬＫに対応している。
【0039】
各スリットＳＨＥは、Ｘ方向に沿って延伸して設けられた部分を有し、Ｘ方向に沿ってメモリ領域ＭＲを横切っている。複数のスリットＳＨＥは、Ｙ方向に並んでいる。本例では、Ｙ方向に隣り合う２つのスリットＳＬＴの間のそれぞれに、４つのスリットＳＨＥが配置されている。各スリットＳＨＥは、例えば、絶縁体が埋め込まれた構造を有する。各スリットＳＨＥは、当該スリットＳＨＥを介して隣り合う配線を分断している。スリットＳＨＥは、少なくとも選択ゲート線ＳＧＤを分断していればよい。メモリセルアレイ１０では、スリットＳＬＴ及びＳＨＥによってＹ方向に沿って区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。
【0040】
メモリセルアレイ１０が備える積層配線（例えば、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤ）のそれぞれの端部は、引出領域ＨＲ１及びＨＲ２のそれぞれにおいて、テラス部分を有する。テラス部分は、ビット線ＢＬ側に設けられた配線層（導電体層）と重ならない部分に対応する。複数のテラス部分により形成される構造は、階段（step）、段丘（terrace）、畦石（rimstone）などと類似している。本例では、Ｘ方向に段差を有する階段構造が、選択ゲート線ＳＧＳの端部と、ワード線ＷＬ０～ＷＬ７のそれぞれの端部と、選択ゲート線ＳＧＤの端部とによって形成される。
【0041】
積層配線に接続されるコンタクトＣＣは、引出領域ＨＲ１及びＨＲ２の少なくとも一方のテラス部分に接続される。例えば、偶数番のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ２、…）の積層配線は、引出領域ＨＲ１に設けられたコンタクトＣＣに接続される。奇数番のブロックＢＬＫ（ＢＬＫ１、ＢＬＫ３、…）の積層配線は、引出領域ＨＲ２に設けられたコンタクトＣＣに接続される。なお、半導体装置１は、各引出領域ＨＲのテラス部分が省略された構造を有していてもよい。この場合、積層配線のある配線層に接続されるコンタクトＣＣは、上層の導電体層を貫通し且つ離れて（絶縁されて）設けられる。引出領域ＨＲは、メモリ領域ＭＲをＸ方向に分割するように配置されてもよい。
【0042】
なお、第１実施形態に係る半導体装置１が備えるメモリセルアレイ１０の平面レイアウトは、その他のレイアウトであってもよい。例えば、隣り合う２つのスリットＳＬＴの間に配置されるスリットＳＨＥの数は、任意の数に設計され得る。各ブロックＢＬＫが備えるストリングユニットＳＵの個数は、隣り合う２つのスリットＳＬＴの間に配置されたスリットＳＨＥの数に基づいて変更され得る。積層配線に接続されるコンタクトＣＣの配置は、適宜変更され得る。
【0043】
（３：メモリ領域ＭＲの平面レイアウト）
図７は、第１実施形態に係る半導体装置１が備えるメモリセルアレイ１０のメモリ領域ＭＲの平面レイアウトの一例を示す平面図である。図７は、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０～ＳＵ４）を含む領域を示している。図７に示すように、メモリ領域ＭＲにおいて、メモリセルアレイ１０は、例えば、複数のメモリピラーＭＰと、複数のコンタクトＣＶと、複数のビット線ＢＬとを含む。各スリットＳＬＴは、コンタクトＬＩ及びスペーサＳＰを含む。
図７は、第１実施形態に係る半導体装置１が備えるメモリセルアレイ１０のメモリ領域ＭＲの平面レイアウトの一例を示す平面図である。図７は、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０～ＳＵ４）を含む領域を示している。図７に示すように、メモリ領域ＭＲにおいて、メモリセルアレイ１０は、例えば、複数のメモリピラーＭＰと、複数のコンタクトＣＶと、複数のビット線ＢＬとを含む。各スリットＳＬＴは、コンタクトＬＩ及びスペーサＳＰを含む。
【0044】
各メモリピラーＭＰは、１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、隣り合う２つのスリットＳＬＴの間の領域において、例えば、２４列の千鳥状に配置される。本例では、紙面の上側から数えて、５列目のメモリピラーＭＰと、１０列目のメモリピラーＭＰと、１５列目のメモリピラーＭＰと、２０列目のメモリピラーＭＰとのそれぞれに、１つのスリットＳＨＥが重なって配置される。
【0045】
各ビット線ＢＬは、Ｙ方向に延伸して設けられた部分を有する。複数のビット線ＢＬは、Ｘ方向に並んでいる。各ビット線ＢＬは、ストリングユニットＳＵ毎に、少なくとも１つのメモリピラーＭＰと重なるように配置される。本例では、１つのメモリピラーＭＰに、２つのビット線ＢＬが重なって配置されている。メモリピラーＭＰは、１つのビット線ＢＬと、コンタクトＣＶを介して電気的に接続される。
【0046】
コンタクトＬＩは、Ｘ方向に延伸して設けられた部分を有する導電体である。スペーサＳＰは、コンタクトＬＩの側面に設けられた絶縁体である。コンタクトＬＩは、スペーサＳＰによって挟まれている。コンタクトＬＩと、当該コンタクトＬＩとＹ方向に隣り合う導電体（例えば、ワード線ＷＬ０～ＷＬ７並びに選択ゲート線ＳＧＤ及びＳＧＳ）との間は、スペーサＳＰによって離隔及び絶縁される。スペーサＳＰは、例えば酸化膜である。
【0047】
（４：第１ウエハＷ１の断面構造）
図８は、第１実施形態に係る半導体装置１の貼り合わせ前の第１ウエハＷ１の断面構造の一例を示す、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図である。図８は、第２ウエハＷ２と貼り合わされる前の第１ウエハＷ１に形成されたメモリセルアレイ１０のメモリ領域ＭＲにおける構造の一例を示し、第１ウエハＷ１を基準とした座標軸を表示している。図８に示すように、剥離層１００は、下地層１１０、レーザー吸収層１２０、絶縁体層１２１及び１２２、並びに熱伝導層１３０及び１４０を含む。メモリ層２００は、例えば、導電体層２０～２５、絶縁体層３０～３５、及びコンタクトＶ０及びＶ１を含む。貼合層Ｂ１は、例えば、導電体層２６及び絶縁体層３５を含む。
図８は、第１実施形態に係る半導体装置１の貼り合わせ前の第１ウエハＷ１の断面構造の一例を示す、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図である。図８は、第２ウエハＷ２と貼り合わされる前の第１ウエハＷ１に形成されたメモリセルアレイ１０のメモリ領域ＭＲにおける構造の一例を示し、第１ウエハＷ１を基準とした座標軸を表示している。図８に示すように、剥離層１００は、下地層１１０、レーザー吸収層１２０、絶縁体層１２１及び１２２、並びに熱伝導層１３０及び１４０を含む。メモリ層２００は、例えば、導電体層２０～２５、絶縁体層３０～３５、及びコンタクトＶ０及びＶ１を含む。貼合層Ｂ１は、例えば、導電体層２６及び絶縁体層３５を含む。
【0048】
下地層１１０は、第１ウエハＷ１上に設けられる。下地層１１０は、局所加熱により塑性変形し易い膜である。下地層１１０としては、例えば、エピタキシャルシリコン、多結晶シリコン、アモルファスシリコンなどの半導体や、セラミック材料などが使用される。なお、下地層１１０は、“層間膜”と呼ばれてもよい。
【0049】
レーザー吸収層１２０は、下地層１１０上に設けられる。レーザー吸収層１２０は、剥離処理において使用されるレーザーを吸収し発熱するような膜である。レーザー吸収層１２０としては、例えば、シリコン酸化膜などが使用される。なお、レーザー吸収層１２０は、“光吸収層”、“層間膜”と呼ばれてもよい。
【0050】
絶縁体層１２１は、レーザー吸収層１２０の上方に設けられる。絶縁体層１２２は、絶縁体層１２１の上方に設けられる。絶縁体層１２１及び１２２のそれぞれとしては、レーザー吸収層１２０と同様の材料が使用されてもよいし、異なる材料が使用されてもよい。
【0051】
複数の熱伝導層１３０は、レーザー吸収層１２０の上部に設けられる。複数の熱伝導層１３０は、Ｙ方向に並んでいる。熱伝導層１４０は、絶縁体層１２１の上部に設けられる。図示されない領域において、複数の熱伝導層１４０は、Ｘ方向に並んでいる。複数の熱伝導層１３０と複数の熱伝導層１４０とは、Ｚ方向に離れている。熱伝導層１３０及び１４０のそれぞれとしては、遮光性を有し、且つレーザー吸収層１２０（例えば、シリコン酸化膜）よりも熱伝導率の高い材料が使用される。熱伝導層１３０及び１４０のそれぞれとして、例えば、タングステンなどの金属が使用される。なお、熱伝導層１３０及び１４０のそれぞれは、“部材”と呼ばれてもよい。熱伝導層１３０及び１４０を含む層は、“熱拡散層”と呼ばれてもよい。熱拡散層では、レーザー剥離膜の内部に設けられ、レーザー剥離膜よりも熱伝導率の高い部材が半導体基板の表面と平行な面内に分布している。
【0052】
導電体層２０は、絶縁体層１２２上に設けられる。導電体層２０上に、絶縁体層３０が設けられる。絶縁体層３０上に、導電体層２１及び絶縁体層３１が交互に設けられる。最上層の導電体層２２上に、絶縁体層３２が設けられる。絶縁体層３２上に、導電体層２３が設けられる。導電体層２３上に、絶縁体層３３が設けられる。絶縁体層３３上に、導電体層２４が設けられる。導電体層２４上に、コンタクトＶ０が設けられる。コンタクトＶ０上に、導電体層２５が設けられる。導電体層２５上に、コンタクトＶ１が設けられる。コンタクトＶ１上に、導電体層２６が設けられる。コンタクトＶ０、導電体層２５及びコンタクトＶ１は、絶縁体層３４によって覆われている。絶縁体層３４は複数の絶縁体層により構成され得る。絶縁体層３４上に、絶縁体層３５が設けられる。
【0053】
導電体層２１、２２、及び２３のそれぞれは、例えば、ＸＹ平面に沿って広がった板状に形成される。導電体層２４は、例えば、Ｙ方向に延伸したライン状に形成される。導電体層２０、２１及び２３は、それぞれソース線ＳＬ、選択ゲート線ＳＧＳ、及び選択ゲート線ＳＧＤとして使用される。複数の導電体層２２は、下方から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。メモリピラーＭＰと導電体層２１とが交差した部分は、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２２とが交差した部分は、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２３とが交差した部分は、選択トランジスタＳＴ１として機能する。導電体層２４は、ビット線ＢＬとして使用される。導電体層２４と２５との間は、コンタクトＶ０を介して接続される。導電体層２５と導電体層２６との間は、コンタクトＶ１を介して接続される。導電体層２６は、貼合パッドＢＰに対応する。導電体層２６は、例えば、銅を含む。
【0054】
スリットＳＬＴは、ＸＺ平面に沿って広がった板状に形成された部分を有し、絶縁体層３０～３２、及び導電体層２１～２３を分断している。スリットＳＬＴの底部は、導電体層２０に接している。スリットＳＬＴ内のコンタクトＬＩは、導電体層２０と電気的に接続される。また、スリットＳＬＴ内のスペーサＳＰは、導電体層２１～２３のそれぞれとコンタクトＬＩとの間を離隔及び絶縁している。
【0055】
各メモリピラーＭＰは、Ｚ方向に沿って延伸して設けられ、絶縁体層３０～３２、及び導電体層２１～２３を貫通している。各メモリピラーＭＰは、例えば、コア部材４０、半導体層４１、及び積層膜４２を含む。コア部材４０は、Ｚ方向に沿って延伸して設けられた絶縁体である。半導体層４１は、コア部材４０を覆っている。半導体層４１は、メモリピラーＭＰの側面を介して導電体層２０に接している。積層膜４２は、半導体層４１と導電体層２０とが接した部分を除いて半導体層４１の側面を覆っている。半導体層４１の上に、コンタクトＣＶが設けられる。半導体層４１と導電体層２４との間は、コンタクトＣＶを介して接続される。
【0056】
（５：メモリピラーＭＰの断面構造）
図９は、第１実施形態に係る半導体装置１におけるメモリピラーＭＰの断面構造の一例を示す、図８のＩＸ－ＩＸ線に沿った断面図である。図９は、メモリピラーＭＰと導電体層２２とを含み且つソース線ＳＬの表面と平行な断面を示している。図９に示すように、積層膜４２は、トンネル絶縁膜４３、絶縁膜４４、及びブロック絶縁膜４５を含む。
図９は、第１実施形態に係る半導体装置１におけるメモリピラーＭＰの断面構造の一例を示す、図８のＩＸ－ＩＸ線に沿った断面図である。図９は、メモリピラーＭＰと導電体層２２とを含み且つソース線ＳＬの表面と平行な断面を示している。図９に示すように、積層膜４２は、トンネル絶縁膜４３、絶縁膜４４、及びブロック絶縁膜４５を含む。
【0057】
コア部材４０は、例えば、メモリピラーＭＰの中央部分に設けられる。半導体層４１は、コア部材４０の側面を囲っている。トンネル絶縁膜４３は、半導体層４１の側面を囲っている。絶縁膜４４は、トンネル絶縁膜４３の側面を囲っている。ブロック絶縁膜４５は、絶縁膜４４の側面を囲っている。導電体層２２は、ブロック絶縁膜４５の側面を囲っている。半導体層４１は、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２のチャネル（電流経路）として使用される。トンネル絶縁膜４３及びブロック絶縁膜４５のそれぞれは、例えば、シリコン酸化膜を含む。絶縁膜４４は、メモリセルトランジスタＭＴの電荷蓄積層として使用され、例えば、シリコン窒化膜を含む。これにより、メモリピラーＭＰの各々が、１つのＮＡＮＤストリングＮＳとして機能する。
【0058】
（６：剥離層１００の平面レイアウト）
図１０は、第１実施形態に係る半導体装置１の貼り合わせ前の第１ウエハＷ１が備える剥離層１００の平面レイアウトの一例を示す平面図である。図１０に示すように、複数の熱伝導層１３０と複数の熱伝導層１４０とは、平面視においてメッシュ状に配置される。 各熱伝導層１３０は、Ｘ方向に沿って延伸して設けられた部分を有する。各熱伝導層１３０のＸ方向に沿って延伸して設けられた部分は、平面視においてラインアンドスペースパターン状、すなわち略等間隔に配置される。例えば、ラインアンドスペースパターン状に配置された複数の熱伝導層１３０の部分のＹ方向のスペース幅は、“Ｓ１”である。
図１０は、第１実施形態に係る半導体装置１の貼り合わせ前の第１ウエハＷ１が備える剥離層１００の平面レイアウトの一例を示す平面図である。図１０に示すように、複数の熱伝導層１３０と複数の熱伝導層１４０とは、平面視においてメッシュ状に配置される。 各熱伝導層１３０は、Ｘ方向に沿って延伸して設けられた部分を有する。各熱伝導層１３０のＸ方向に沿って延伸して設けられた部分は、平面視においてラインアンドスペースパターン状、すなわち略等間隔に配置される。例えば、ラインアンドスペースパターン状に配置された複数の熱伝導層１３０の部分のＹ方向のスペース幅は、“Ｓ１”である。
【0059】
各熱伝導層１４０は、Ｙ方向に沿って延伸して設けられた部分を有する。各熱伝導層１４０のＹ方向に沿って延伸して設けられた部分は、平面視においてラインアンドスペースパターン状、すなわち略等間隔に配置される。例えば、ラインアンドスペースパターン状に配置された複数の熱伝導層１４０の部分のＸ方向のスペース幅は、“Ｓ２”である。
【0060】
スペース幅Ｓ１及びＳ２のそれぞれは、剥離処理において第１ウエハＷ１の裏面に照射されるレーザー光の少なくとも一部を遮蔽することが可能な幅に設計される。具体的には、剥離処理においてＣＯ２レーザーが使用される場合に、複数の熱伝導層１３０及び１４０は、スペース幅Ｓ１及びＳ２のそれぞれがＣＯ２レーザーの波長（９．２～１０．８ｕｍ）よりも狭い幅に設計されることによって、レーザー光を遮蔽し得る。なお、スペース幅Ｓ１及びＳ２は、異なっていてもよい。また、メッシュ状に配置された熱伝導層１３０及び１４０を含む層は、レーザー光ＬＢの波長における反射率が、レーザー吸収層１２０よりも高くなるように設計される。以下では、平面視において複数の熱伝導層１３０及び複数の熱伝導層１４０のいずれとも重ならない領域のことを、“スペース領域ＳＲ”とも呼ぶ。
【0061】
（７：半導体装置１の断面構造）
図１１は、第１実施形態に係る半導体装置１の断面構造の一例を示す断面図である。図１１は、メモリ領域ＭＲを含む断面を示し、第２ウエハＷ２を基準とした座標軸を表示している。図１１に示すように、半導体装置１は、図８に示された剥離層１００及びメモリ層２００の構造が上下に反転した構造を有する。また、第２ウエハＷ２は、図示が省略された複数のウェル領域を含む。複数のウェル領域のそれぞれには、例えば、トランジスタが形成される。複数のウェル領域の間は、例えば、ＳＴＩ（Shallow Trench Isolation）によって分離される。ＣＭＯＳ層３００は、例えば、絶縁体層５０、導電体層ＧＣ及び５２～５４、並びにコンタクトＣＳ及びＣ０～Ｃ３を含む。貼合層Ｂ２は、例えば、絶縁体層５１、及び導電体層５５を含む。配線層４００は、例えば、絶縁体層６０を含む。
図１１は、第１実施形態に係る半導体装置１の断面構造の一例を示す断面図である。図１１は、メモリ領域ＭＲを含む断面を示し、第２ウエハＷ２を基準とした座標軸を表示している。図１１に示すように、半導体装置１は、図８に示された剥離層１００及びメモリ層２００の構造が上下に反転した構造を有する。また、第２ウエハＷ２は、図示が省略された複数のウェル領域を含む。複数のウェル領域のそれぞれには、例えば、トランジスタが形成される。複数のウェル領域の間は、例えば、ＳＴＩ（Shallow Trench Isolation）によって分離される。ＣＭＯＳ層３００は、例えば、絶縁体層５０、導電体層ＧＣ及び５２～５４、並びにコンタクトＣＳ及びＣ０～Ｃ３を含む。貼合層Ｂ２は、例えば、絶縁体層５１、及び導電体層５５を含む。配線層４００は、例えば、絶縁体層６０を含む。
【0062】
絶縁体層５０は、第２ウエハＷ２上に設けられる。絶縁体層５０は、第２ウエハＷ２上に設けられた回路を覆っている。絶縁体層５０は、複数の絶縁体層により構成され得る。絶縁体層５１は、絶縁体層５０上に設けられる。絶縁体層５１は、絶縁体層３５に接している。絶縁体層５１及び３５の境界部分が、第１ウエハＷ１と第２ウエハＷ２との貼合面に対応する。絶縁体層５１は、例えば、シリコン酸化膜である。
【0063】
導電体層ＧＣは、第２ウエハＷ２上のゲート絶縁膜上に設けられる。導電体層ＧＣは、トランジスタのゲート電極として使用される。コンタクトＣ０は、導電体層ＧＣ上に設けられる。２つのコンタクトＣＳは、トランジスタのソース端及びドレイン端にそれぞれ対応する２つの不純物拡散領域（図示せず）に接続される。コンタクトＣＳ及びＣ０上に、個別に導電体層５２が設けられる。導電体層５２上に、コンタクトＣ１を介して導電体層５３が設けられる。導電体層５３上に、コンタクトＣ２を介して導電体層５４が設けられる。導電体層５４上に、コンタクトＣ３を介して導電体層５５が設けられる。導電体層５５は、貼合パッドＢＰに対応する。導電体層５５は、例えば、銅を含む。導電体層５５上に、対向配置された導電体層２６が接している。これにより、導電体層２４（ビット線ＢＬ）が、第２ウエハＷ２上に設けられたトランジスタに電気的に接続される。
【0064】
剥離層１００のレーザー吸収層１２０上には、絶縁体層６０が設けられる。図示が省略されているが、配線層４００は、メモリ層２００及びＣＭＯＳ層３００のいずれかに含まれた回路に接続される導電体層を含む。当該導電体層は、例えば、絶縁体層６０を貫通して設けられたパッドＰＤに接続される（図示せず）。なお、剥離層１００の一部又は全ては、第１ウエハＷ１及び第２ウエハＷ２の貼り合わせ後に除去されてもよい。この場合、半導体装置１は、剥離層１００を有しない、又は剥離層１００の一部を有する。貼合パッドＢＰを介して接続される配線は、ビット線ＢＬ以外の配線であってもよい。
【0065】
＜１－２＞製造方法
次に、第１実施形態に係る半導体装置１の製造方法について、図１２を適宜参照して説明する。図１２は、第１実施形態に係る半導体装置１の製造方法の一例を示すフローチャートである。図１３及び図１４のそれぞれは、第１実施形態に係る半導体装置１の製造途中の断面構造の一例を示す断面図であり、剥離層１００の近傍の領域を示している。
次に、第１実施形態に係る半導体装置１の製造方法について、図１２を適宜参照して説明する。図１２は、第１実施形態に係る半導体装置１の製造方法の一例を示すフローチャートである。図１３及び図１４のそれぞれは、第１実施形態に係る半導体装置１の製造途中の断面構造の一例を示す断面図であり、剥離層１００の近傍の領域を示している。
【0066】
まず、第２ウエハＷ２上に、ＣＭＯＳ層３００と貼合層Ｂ２とが形成される（Ｓ１０）。Ｓ１０の処理は、第２ウエハＷ２の前工程に対応する。また、第１ウエハＷ１上に、下地層１１０が形成される（Ｓ１１）。下地層１１０上に、レーザー吸収層１２０が形成される（Ｓ１２）。レーザー吸収層１２０上に、メッシュ状に配置された熱伝導層１３０及び１４０が形成される（Ｓ１３）。熱伝導層１３０及び１４０の上方に、メモリ層２００と貼合層Ｂ１とが形成される（Ｓ１４）。Ｓ１１～Ｓ１４の処理は、第１ウエハＷ１の前工程に対応する。なお、Ｓ１０の処理と、Ｓ１１～Ｓ１４の処理とは、並列に実行されてもよいし、これらの処理順番が入れ替えられてもよい。
【0067】
次に、第１ウエハＷ１と第２ウエハＷ２との貼合処理が実行される（Ｓ１５）。Ｓ１５の処理により、第１ウエハＷ１に形成された貼合層Ｂ１と、第２ウエハＷ２に形成された貼合層Ｂ２とが貼り合わされ、第１ウエハＷ１に形成された半導体回路（例えば、メモリセルアレイ１０）と、第２ウエハＷ２に形成された半導体回路（例えば、ロウデコーダモジュール１６、及びセンスアンプモジュール１７などのＣＭＯＳ回路）とが電気的に接続される。
【0068】
次に、図１３に示すように、第１ウエハＷ１を透過し且つレーザー吸収層１２０に吸収されるレーザー光ＬＢを第１ウエハＷ１の裏面に照射する（Ｓ１６）。Ｓ１６の処理で使用されるレーザー光ＬＢは、例えば、波長９．２～１０．８ｕｍの無偏光のＣＯ２レーザーである。レーザー光ＬＢは、第１ウエハＷ１を透過して、剥離層１００に達する。そして、レーザー吸収層１２０が、レーザー光ＬＢを吸収することによって発熱する。すると、第１ウエハＷ１の剥離面に接した部分の近傍が、レーザー吸収層１２０において発生した熱に基づいて塑性変形する。また、レーザー吸収層１２０において発生した熱のメモリ層２００への伝搬は、メッシュ状に配置された熱伝導層１３０及び１４０によって抑制される。言い換えると、レーザー吸収層１２０において発生した熱は、メモリ層２００よりも熱伝導層１３０及び１４０の方に多く伝搬する。そして、レーザー光ＬＢは、照射位置を変更して、所定の間隔で第１ウエハＷ１の裏面に照射される。なお、Ｓ１６の処理で使用されるレーザー光ＬＢの波長は、メッシュ状に配置された熱伝導層１３０及び１４０のスペース幅Ｓ１及びＳ２よりも大きい。このため、第１ウエハＷ１の裏面に照射されたレーザー光ＬＢの少なくとも一部が、メッシュ状に配置された熱伝導層１３０及び１４０により遮蔽される。
【0069】
次に、第１ウエハＷ１が剥離される（Ｓ１７）。Ｓ１７の処理により、下地層１１０と第１ウエハＷ１との間を剥離面として第１ウエハＷ１が剥離され、第２ウエハＷ２上にＣＭＯＳ層３００とメモリ層２００とが残った構造が形成される。次に、図１４に示すように、下地層１１０が除去される（Ｓ１８）。Ｓ１８の処理では、レーザー吸収層１２０や、熱伝導層１３０及び１４０の一部が除去されてもよい。次に、配線層４００が形成される（Ｓ１９）。Ｓ１９の処理において、半導体装置１の表面に、メモリ層２００に含まれた半導体回路と、ＣＭＯＳ層３００に含まれた半導体回路とのいずれかに接続された複数のパッドＰＤが形成される。これにより、図１１に示された半導体装置１の構造が形成される。
【0070】
＜１－３＞第１実施形態の効果
以上で説明された第１実施形態に係る半導体装置１の構成及び製造方法に依れば、半導体装置の製造コストとデバイス特性の劣化とを抑制することができる。以下に、第１実施形態の効果の詳細について説明する。
以上で説明された第１実施形態に係る半導体装置１の構成及び製造方法に依れば、半導体装置の製造コストとデバイス特性の劣化とを抑制することができる。以下に、第１実施形態の効果の詳細について説明する。
【0071】
貼り合わせ構造を有する半導体装置の製造方法として、第１ウエハＷ１と第２ウエハＷ２とを貼り合わせた後に、ＣＭＰ処理などにより第１ウエハＷ１を除去する方法が知られている。一方で、貼り合わせ後の第１ウエハＷ１を他の半導体装置の製造に再利用することができれば、ＣＭＰ処理に伴う排水処理やウエハコストを抑制することができる。そこで、第１ウエハＷ１に半導体回路を形成する前に剥離層１００を形成し、レーザー剥離により剥離層１００を起点とした剥離処理を実行することが検討されている。
【0072】
レーザー剥離では、例えば、剥離層１００に含まれたシリコン酸化膜がレーザー光ＬＢによって加熱されることによって、第１ウエハＷ１の表面近傍が塑性変形する。そして、第１ウエハＷ１及び第２ウエハＷ２の貼合面にクラックを発生させることによって、剥離層１００を起点として第１ウエハＷ１が剥離され得る。しかしながら、レーザー剥離は、第１ウエハＷ１に形成された半導体回路のデバイス特性の劣化の要因となり得る。具体的には、第１ウエハＷ１に形成されたメモリ層２００のメモリセルアレイ１０が加熱されることにより、メモリセルトランジスタＭＴなどの特性が劣化するおそれがある。
【0073】
これに対して、第１実施形態に係る半導体装置１は、メッシュ状に配置された熱伝導層１３０及び１４０を含む剥離層１００を有している。そして、メッシュ状に配置された熱伝導層１３０及び１４０は、レーザー光ＬＢを吸収するように構成されたレーザー吸収層１２０よりも熱伝導率の高い材料により構成される。これにより、メッシュ状に配置された熱伝導層１３０及び１４０は、レーザー光ＬＢの照射時における熱拡散を促進させることができ、熱がメモリセルアレイ１０へ伝搬することを抑制することができる。
【0074】
また、メッシュ状に配置された熱伝導層１３０及び１４０のそれぞれは、レーザー光ＬＢの波長よりも小さいスペース幅のラインアンドスペースパターン状に配置される。これにより、メッシュ状に配置された熱伝導層１３０及び１４０は、第１ウエハＷ１の裏面に照射されたレーザー光ＬＢの少なくとも一部を遮蔽することができる。従って、メッシュ状に配置された熱伝導層１３０及び１４０は、メモリセルアレイ１０がレーザー光ＬＢにより加熱されることを抑制することができる。
【0075】
その結果、第１実施形態に係る半導体装置１の構成及び製造方法に依れば、レーザー剥離に伴う半導体回路のデバイス特性の劣化を抑制することができる。また、第１実施形態に係る半導体装置１の構成及び製造方法は、半導体回路のデバイス特性の劣化が抑制されることによって、第１ウエハＷ１を再利用する半導体装置の製造プロセスが利用可能となる。従って、第１実施形態に係る半導体装置１の構成及び製造方法は、ウエハコストなどを抑制することができ、且つ半導体装置の製造コストを抑制することができる。
【0076】
＜１－４＞第１実施形態の変形例
第１実施形態で説明された熱伝導層１３０及び１４０の配置及び形状は、その他の配置及び形状であってもよい。以下に、熱伝導層１３０及び１４０の配置及び形状のその他の一例について、第１実施形態の第１変形例及び第２変形例として説明する。
第１実施形態で説明された熱伝導層１３０及び１４０の配置及び形状は、その他の配置及び形状であってもよい。以下に、熱伝導層１３０及び１４０の配置及び形状のその他の一例について、第１実施形態の第１変形例及び第２変形例として説明する。
【0077】
（１：第１変形例）
図１５は、第１変形例に係る剥離層１００ａの平面レイアウトの一例を示す平面図である。図１５に示すように、剥離層１００ａは、第１実施形態の剥離層１００から複数の熱伝導層１３０が省略された構成を有する。このように、剥離層１００は、メッシュ状に配置された熱伝導層１３０を有していなくてもよい。また、剥離層１００ａは、第１実施形態の剥離層１００から複数の熱伝導層１４０が省略された構成を有していてもよい。つまり、剥離層１００ａは、熱伝導層１３０及び１４０の一方のみを有していてもよい。このような場合においても、剥離層１００ａは、ラインアンドスペースパターン状に配置された複数の熱伝導層１３０又は１４０の設計に応じて、第１実施形態の剥離層１００と同様の機能及び効果を実現することができる。
図１５は、第１変形例に係る剥離層１００ａの平面レイアウトの一例を示す平面図である。図１５に示すように、剥離層１００ａは、第１実施形態の剥離層１００から複数の熱伝導層１３０が省略された構成を有する。このように、剥離層１００は、メッシュ状に配置された熱伝導層１３０を有していなくてもよい。また、剥離層１００ａは、第１実施形態の剥離層１００から複数の熱伝導層１４０が省略された構成を有していてもよい。つまり、剥離層１００ａは、熱伝導層１３０及び１４０の一方のみを有していてもよい。このような場合においても、剥離層１００ａは、ラインアンドスペースパターン状に配置された複数の熱伝導層１３０又は１４０の設計に応じて、第１実施形態の剥離層１００と同様の機能及び効果を実現することができる。
【0078】
（２：第２変形例）
図１６は、第２変形例に係る剥離層１００ｂの平面レイアウトの一例を示す平面図である。図１６に示すように、剥離層１００ｂは、第１実施形態の剥離層１００から複数の熱伝導層１３０が省略され、熱伝導層１４０がプレート状に設けられた構成を有する。このように、剥離層１００において、熱伝導層１３０及び１４０のそれぞれの設計は、ラインアンドスペースパターンに限定されない。このような場合においても、剥離層１００ｂは、プレート状に配置された少なくとも１つの熱伝導層１３０又は１４０の設計に応じて、第１実施形態の剥離層１００と同様の機能及び効果を実現することができる。
図１６は、第２変形例に係る剥離層１００ｂの平面レイアウトの一例を示す平面図である。図１６に示すように、剥離層１００ｂは、第１実施形態の剥離層１００から複数の熱伝導層１３０が省略され、熱伝導層１４０がプレート状に設けられた構成を有する。このように、剥離層１００において、熱伝導層１３０及び１４０のそれぞれの設計は、ラインアンドスペースパターンに限定されない。このような場合においても、剥離層１００ｂは、プレート状に配置された少なくとも１つの熱伝導層１３０又は１４０の設計に応じて、第１実施形態の剥離層１００と同様の機能及び効果を実現することができる。
【0079】
なお、半導体装置１において、貼り合わせ前の第１ウエハＷ１は、第１実施形態のメッシュ状の熱伝導層１３０及び１４０と、第１変形例の熱伝導層１３０及び１４０と、第２変形例の熱伝導層１３０及び１４０との少なくとも一つを剥離層１００に含んでいればよく、これらの組み合わせを剥離層１００に含んでいてもよい。
【0080】
＜２＞第２実施形態
第２実施形態は、ウエハを再利用可能な剥離工程による半導体回路のデバイス特性の劣化を、剥離層の積層構造により抑制できる半導体装置１の構成及び製造方法に関する。以下に、第２実施形態について、第１実施形態と異なる点を主に説明する。
第２実施形態は、ウエハを再利用可能な剥離工程による半導体回路のデバイス特性の劣化を、剥離層の積層構造により抑制できる半導体装置１の構成及び製造方法に関する。以下に、第２実施形態について、第１実施形態と異なる点を主に説明する。
【0081】
＜２－１＞構成
まず、第２実施形態に係る半導体装置１の構成について説明する。第２実施形態に係る半導体装置１の構成は、第１実施形態に対して、貼り合わせ前の第１ウエハＷ１における剥離層１００の構造と、貼り合わせ後の剥離層１００の構造とが異なる。
まず、第２実施形態に係る半導体装置１の構成について説明する。第２実施形態に係る半導体装置１の構成は、第１実施形態に対して、貼り合わせ前の第１ウエハＷ１における剥離層１００の構造と、貼り合わせ後の剥離層１００の構造とが異なる。
【0082】
（１：第１ウエハＷ１の断面構造）
図１７は、第２実施形態に係る半導体装置１の貼り合わせ前の第１ウエハＷ１の断面構造の一例を示す断面図である。図１７は、第２ウエハＷ２と貼り合わされる前の第１ウエハＷ１に形成されたメモリセルアレイ１０のメモリ領域ＭＲにおける構造の一例を示し、第１ウエハＷ１を基準とした座標軸を表示している。図１７に示すように、第２実施形態に係る半導体装置１は、第１実施形態に係る半導体装置１において剥離層１００が剥離層１００ｃに置き換えられた構成を有する。具体的には、剥離層１００ｃは、下地層１１０、レーザー吸収層１２０、絶縁体層１２３、及び遮蔽層１５０を含む。
図１７は、第２実施形態に係る半導体装置１の貼り合わせ前の第１ウエハＷ１の断面構造の一例を示す断面図である。図１７は、第２ウエハＷ２と貼り合わされる前の第１ウエハＷ１に形成されたメモリセルアレイ１０のメモリ領域ＭＲにおける構造の一例を示し、第１ウエハＷ１を基準とした座標軸を表示している。図１７に示すように、第２実施形態に係る半導体装置１は、第１実施形態に係る半導体装置１において剥離層１００が剥離層１００ｃに置き換えられた構成を有する。具体的には、剥離層１００ｃは、下地層１１０、レーザー吸収層１２０、絶縁体層１２３、及び遮蔽層１５０を含む。
【0083】
下地層１１０は、第１ウエハＷ１上に設けられる。レーザー吸収層１２０は、下地層１１０上に設けられる。遮蔽層１５０は、レーザー吸収層１２０上に設けられる。遮蔽層１５０は、第１ウエハＷ１のうちメモリセルアレイ１０が形成される領域の上方を少なくとも覆っている。遮蔽層１５０としては、レーザー光ＬＢに対する遮光性を有する材料が使用される。例えば、遮蔽層１５０としては、金属や、不純物がドープされたシリコンや、ガラス、シリコン、アルミナなどの多孔質材料などが使用される。遮蔽層１５０には、複数種類の材料が使用されてもよい。金属からなる遮蔽層１５０は、ほぼ反射による遮光を実現する。半導体又は絶縁体材料からなる遮蔽層１５０は、レーザー光ＬＢを透過させないことによる遮光を実現する。つまり、遮蔽層１５０は、レーザー吸収層１２０と遮蔽層１５０との界面における光反射、及び／又は遮蔽層１５０での光吸収により遮光を実現する。
【0084】
以上のように構成された遮蔽層１５０は、第１ウエハＷ１の裏面に照射されたレーザー光がメモリ層２００に到達することを抑制し得る。なお、遮蔽層１５０としては、レーザー吸収層１２０よりも熱伝導性の低い材料が使用されてもよい。この場合、遮蔽層１５０は、レーザー吸収層１２０において発生した熱が、メモリ層２００へ伝搬することを抑制し得る。また、遮蔽層１５０としては、レーザー吸収層１２０よりも熱伝導性の高い材料が使用されても良い。この場合、遮蔽層１５０は、第１実施形態の熱拡散層のように、レーザー光ＬＢの照射時における熱拡散を促進させることができ、熱がメモリセルアレイ１０へ伝搬することを抑制することができる。熱拡散の機能を有する遮蔽層１５０は、“熱拡散層”と呼ばれてもよい。絶縁体層１２３は、遮蔽層１５０上に設けられる。絶縁体層１２３としては、レーザー吸収層１２０と同様の材料が使用されてもよいし、異なる材料が使用されてもよい。第２実施形態に係る半導体装置１の貼り合わせ前の第１ウエハＷ１のその他の構成は、第１実施形態と同様である。
【0085】
（２：半導体装置１の断面構造）
図１８は、第２実施形態に係る半導体装置１の断面構造の一例を示す断面図である。図１８は、メモリ領域ＭＲを含む断面を示し、第２ウエハＷ２を基準とした座標軸を表示している。図１８に示すように、第２実施形態に係る半導体装置１は、メモリ層２００に対応して、図１７に示された剥離層１００ｃの一部とメモリ層２００の構造との組が上下に反転した構造を有する。具体的には、剥離層１００ｃは、絶縁体層１２３を含む。そして、絶縁体層１２３上に、絶縁体層６０が設けられる。すなわち、第２実施形態では、第１ウエハＷ１と第２ウエハＷ２との貼り合わせ後に、下地層１１０、レーザー吸収層１２０、及び遮蔽層１５０の組が除去されている。第２実施形態に係る半導体装置１のその他の構成は、第１実施形態と同様である。
図１８は、第２実施形態に係る半導体装置１の断面構造の一例を示す断面図である。図１８は、メモリ領域ＭＲを含む断面を示し、第２ウエハＷ２を基準とした座標軸を表示している。図１８に示すように、第２実施形態に係る半導体装置１は、メモリ層２００に対応して、図１７に示された剥離層１００ｃの一部とメモリ層２００の構造との組が上下に反転した構造を有する。具体的には、剥離層１００ｃは、絶縁体層１２３を含む。そして、絶縁体層１２３上に、絶縁体層６０が設けられる。すなわち、第２実施形態では、第１ウエハＷ１と第２ウエハＷ２との貼り合わせ後に、下地層１１０、レーザー吸収層１２０、及び遮蔽層１５０の組が除去されている。第２実施形態に係る半導体装置１のその他の構成は、第１実施形態と同様である。
【0086】
＜２－２＞製造方法
次に、第２実施形態に係る半導体装置１の製造方法について、図１９を適宜参照して説明する。図１９は、第２実施形態に係る半導体装置１の製造方法の一例を示すフローチャートである。図２０及び図２１のそれぞれは、第２実施形態に係る半導体装置１の製造途中の断面構造の一例を示す断面図であり、剥離層１００ｃの近傍の領域を示している。
次に、第２実施形態に係る半導体装置１の製造方法について、図１９を適宜参照して説明する。図１９は、第２実施形態に係る半導体装置１の製造方法の一例を示すフローチャートである。図２０及び図２１のそれぞれは、第２実施形態に係る半導体装置１の製造途中の断面構造の一例を示す断面図であり、剥離層１００ｃの近傍の領域を示している。
【0087】
まず、第２ウエハＷ２上に、ＣＭＯＳ層３００と貼合層Ｂ２とが形成される（Ｓ１０）。Ｓ１０の処理は、第２ウエハＷ２の前工程に対応する。また、第１ウエハＷ１上に、下地層１１０が形成される（Ｓ１１）。下地層１１０上に、レーザー吸収層１２０が形成される（Ｓ１２）。レーザー吸収層１２０上に、遮蔽層１５０が形成される（Ｓ２０）。遮蔽層１５０上に、絶縁体層１２３が形成される（Ｓ２１）。絶縁体層１２３の上方に、メモリ層２００と貼合層Ｂ１とが形成される（Ｓ２２）。Ｓ１１、Ｓ１２、Ｓ２０～Ｓ２２の処理は、第１ウエハＷ１の前工程に対応する。なお、Ｓ１０の処理と、Ｓ１１、Ｓ１２、Ｓ２０～Ｓ２２の処理とは、並列に実行されてもよいし、処理順番が入れ替えられてもよい。
【0088】
次に、第１ウエハＷ１と第２ウエハＷ２との貼合処理が実行される（Ｓ２３）。Ｓ２３の処理により、第１ウエハＷ１に形成された貼合層Ｂ１と、第２ウエハＷ２に形成された貼合層Ｂ２とが貼り合わされ、第１ウエハＷ１に形成された半導体回路と、第２ウエハＷ２に形成された半導体回路とが電気的に接続される。
【0089】
次に、図２０に示すように、第１ウエハＷ１を透過し且つレーザー吸収層１２０に吸収されるレーザー光ＬＢを第１ウエハＷ１の裏面に照射する（Ｓ２４）。レーザー光ＬＢは、第１ウエハＷ１を透過して、剥離層１００に達する。そして、レーザー吸収層１２０は、レーザー光ＬＢを吸収することによって発熱する。すると、第１ウエハＷ１の剥離面に接した部分の近傍が、レーザー吸収層１２０において発生した熱に基づいて塑性変形する。また、第１ウエハＷ１の裏面に照射されたレーザー光ＬＢがメモリ層２００へ到達することは、遮蔽層１５０によって抑制される。言い換えると、レーザー吸収層１２０を通過したレーザー光ＬＢは、レーザー吸収層１２０と遮蔽層１５０との界面における光反射、及び／又は遮蔽層１５０での光吸収により遮光される。そして、レーザー光ＬＢは、照射位置を変更して、所定の間隔で第１ウエハＷ１の裏面に照射される。また、第１ウエハＷ１の裏面に照射されたレーザー光ＬＢの少なくとも一部が、遮蔽層１５０により遮蔽される。
【0090】
次に、第１ウエハＷ１が剥離される（Ｓ２５）。Ｓ２５の処理により、下地層１１０と第１ウエハＷ１との間を剥離面として第１ウエハＷ１が剥離され、第２ウエハＷ２上にＣＭＯＳ層３００とメモリ層２００とが残った構造が形成される。次に、図２１に示すように、下地層１１０、レーザー吸収層１２０、及び遮蔽層１５０が除去される（Ｓ２６）。Ｓ２６の処理では、絶縁体層１２３の一部が除去されてもよい。次に、配線層４００が形成される（Ｓ２７）。これにより、図１８に示された半導体装置１の構造が形成される。
【0091】
＜２－３＞第２実施形態の効果
第２実施形態に係る半導体装置１の第１ウエハＷ１は、遮蔽層１５０を含む剥離層１００ｃを有している。遮蔽層１５０は、第１ウエハＷ１の裏面に照射されたレーザー光ＬＢがメモリ層２００へ到達することを抑制することができる。具体的には、遮蔽層１５０は、レーザー光ＬＢをレーザー吸収層１２０と遮蔽層１５０との界面における光反射、及び／又は遮蔽層１５０での光吸収により遮光する。これにより、遮蔽層１５０は、レーザー光ＬＢが照射されることによるメモリ層２００（例えば、メモリセルアレイ１０）の発熱を抑制することができる。従って、第２実施形態に係る半導体装置１の構成及び製造方法に依れば、第１実施形態と同様に、半導体装置の製造コストとデバイス特性の劣化とを抑制することができる。
第２実施形態に係る半導体装置１の第１ウエハＷ１は、遮蔽層１５０を含む剥離層１００ｃを有している。遮蔽層１５０は、第１ウエハＷ１の裏面に照射されたレーザー光ＬＢがメモリ層２００へ到達することを抑制することができる。具体的には、遮蔽層１５０は、レーザー光ＬＢをレーザー吸収層１２０と遮蔽層１５０との界面における光反射、及び／又は遮蔽層１５０での光吸収により遮光する。これにより、遮蔽層１５０は、レーザー光ＬＢが照射されることによるメモリ層２００（例えば、メモリセルアレイ１０）の発熱を抑制することができる。従って、第２実施形態に係る半導体装置１の構成及び製造方法に依れば、第１実施形態と同様に、半導体装置の製造コストとデバイス特性の劣化とを抑制することができる。
【0092】
なお、遮蔽層１５０が多孔質構造（例えば、ポーラスシリコン）により設けられた場合、メモリセルアレイ１０と遮蔽層１５０との間の物理的な接触面積が減少する。言い換えると、遮蔽層１５０が多孔質構造により設けられた場合、遮蔽層１５０からメモリセルアレイ１０への熱の流入経路が、遮蔽層１５０が多孔質構造でない場合よりも少なくなる。その結果、多孔質構造の遮蔽層１５０は、遮蔽層１５０からメモリセルアレイ１０への熱の流入を抑制することができる。
【0093】
＜３＞第３実施形態
第３実施形態は、遮蔽層１５０を利用し、且つ貼り合わせ後にソース線ＳＬが形成されるメモリセルアレイ１０を有する半導体装置１の構成及び製造方法に関する。以下に、第３実施形態について、第１及び第２実施形態と異なる点を主に説明する。
第３実施形態は、遮蔽層１５０を利用し、且つ貼り合わせ後にソース線ＳＬが形成されるメモリセルアレイ１０を有する半導体装置１の構成及び製造方法に関する。以下に、第３実施形態について、第１及び第２実施形態と異なる点を主に説明する。
【0094】
＜３－１＞構成
まず、第３実施形態に係る半導体装置１の構成について説明する。第３実施形態に係る半導体装置１の構成は、第２実施形態に対して、貼り合わせ前の第１ウエハＷ１における剥離層１００の構造と、貼り合わせ後のソース線ＳＬの構造とが異なる。
まず、第３実施形態に係る半導体装置１の構成について説明する。第３実施形態に係る半導体装置１の構成は、第２実施形態に対して、貼り合わせ前の第１ウエハＷ１における剥離層１００の構造と、貼り合わせ後のソース線ＳＬの構造とが異なる。
【0095】
（１：第１ウエハの断面構造）
図２２は、第３実施形態に係る半導体装置１の貼り合わせ前の第１ウエハの断面構造の一例を示す断面図である。図２２は、第２ウエハＷ２と貼り合わされる前の第１ウエハＷ１に形成されたメモリセルアレイ１０のメモリ領域ＭＲにおける構造の一例を示し、第１ウエハＷ１を基準とした座標軸を表示している。図２２に示すように、第３実施形態に係る半導体装置１は、第２実施形態に係る半導体装置１において、剥離層１００ｃが剥離層１００ｄに置き換えられ、且つメモリ層２００がメモリ層２００ａに置き換えられた構成を有する。具体的には、剥離層１００ｄは、下地層１１０、レーザー吸収層１２０、及び遮蔽層１５０を含む。メモリ層２００ａは、メモリ層２００に対して、メモリピラーＭＰとスリットＳＬＴの構造が異なる。
図２２は、第３実施形態に係る半導体装置１の貼り合わせ前の第１ウエハの断面構造の一例を示す断面図である。図２２は、第２ウエハＷ２と貼り合わされる前の第１ウエハＷ１に形成されたメモリセルアレイ１０のメモリ領域ＭＲにおける構造の一例を示し、第１ウエハＷ１を基準とした座標軸を表示している。図２２に示すように、第３実施形態に係る半導体装置１は、第２実施形態に係る半導体装置１において、剥離層１００ｃが剥離層１００ｄに置き換えられ、且つメモリ層２００がメモリ層２００ａに置き換えられた構成を有する。具体的には、剥離層１００ｄは、下地層１１０、レーザー吸収層１２０、及び遮蔽層１５０を含む。メモリ層２００ａは、メモリ層２００に対して、メモリピラーＭＰとスリットＳＬＴの構造が異なる。
【0096】
下地層１１０は、第１ウエハＷ１上に設けられる。レーザー吸収層１２０は、下地層１１０上に設けられる。遮蔽層１５０は、レーザー吸収層１２０上に設けられる。遮蔽層１５０は、第１ウエハＷ１のうちメモリセルアレイ１０が形成される領域の上方を少なくとも覆っている。遮蔽層１５０としては、レーザー光ＬＢに対する遮光性を有する材料が使用される。例えば、遮蔽層１５０としては、金属や、不純物がドープされたシリコンや、ガラス、シリコン、アルミナなどの多孔質材料などが使用される。導電体層２０は、遮蔽層１５０上に設けられる。すなわち、本例では、絶縁体層１２３が省略され、導電体層２０と遮蔽層１５０とが接している。なお、第３実施形態に係る半導体装置１は、導電体層２０と遮蔽層１５０との間に絶縁体層１２３を備えていてもよい。絶縁体層１２３は、第１ウエハＷ１の剥離プロセスにおいてメモリ層２００を保護することができる。
【0097】
第３実施形態において、各メモリピラーＭＰの半導体層４１は、積層膜４２を介して導電体層２０から離れている。また、各スリットＳＬＴのコンタクトＬＩは、スペーサＳＰを介して導電体層２０から離れている。すなわち、第３実施形態における貼り合わせ前の第１ウエハＷ１では、各メモリピラーＭＰの半導体層４１と各スリットＳＬＴのコンタクトＬＩとのそれぞれと、導電体層２０とが絶縁されている。第３実施形態に係る半導体装置１の貼り合わせ前の第１ウエハＷ１のその他の構成は、第２実施形態と同様である。
【0098】
（２：半導体装置１の断面構造）
図２３は、第３実施形態に係る半導体装置１の断面構造の一例を示す断面図である。図２３は、メモリ領域ＭＲを含む断面を示し、第２ウエハＷ２を基準とした座標軸を表示している。図２３示すように、第３実施形態に係る半導体装置１は、メモリ層２００ａに対応して、図２２に示されたメモリ層２００ａの構造の一部が上下に反転した構造に導電体層７０及び絶縁体層７１が追加され、剥離層１００ｄが省略された構造を有する。具体的には、導電体層２０の厚さは、貼り合わせ前の第１ウエハＷ１における導電体層２０よりも薄い。導電体層の上面の高さには、各メモリピラーＭＰの半導体層４１が含まれている。また、各メモリピラーＭＰは、少なくとも半導体層４１の上面に設けられた積層膜４２が除去された構造を有する。そして、導電体層７０は、導電体層２０上に設けられる。導電体層７０は、各メモリピラーＭＰの半導体層４１と電気的に接続される。絶縁体層７１は、導電体層７０上に設けられる。絶縁体層７１は、ソース線ＳＬに接続されるコンタクト及び配線層を含んでいてもよい。絶縁体層７１上に絶縁体層６０が設けられる。すなわち、第３実施形態では、第１ウエハＷ１と第２ウエハＷ２との貼り合わせ後に、下地層１１０、レーザー吸収層１２０、及び遮蔽層１５０の組が除去されている。第３実施形態に係る半導体装置１のその他の構成は、第２実施形態と同様である。
図２３は、第３実施形態に係る半導体装置１の断面構造の一例を示す断面図である。図２３は、メモリ領域ＭＲを含む断面を示し、第２ウエハＷ２を基準とした座標軸を表示している。図２３示すように、第３実施形態に係る半導体装置１は、メモリ層２００ａに対応して、図２２に示されたメモリ層２００ａの構造の一部が上下に反転した構造に導電体層７０及び絶縁体層７１が追加され、剥離層１００ｄが省略された構造を有する。具体的には、導電体層２０の厚さは、貼り合わせ前の第１ウエハＷ１における導電体層２０よりも薄い。導電体層の上面の高さには、各メモリピラーＭＰの半導体層４１が含まれている。また、各メモリピラーＭＰは、少なくとも半導体層４１の上面に設けられた積層膜４２が除去された構造を有する。そして、導電体層７０は、導電体層２０上に設けられる。導電体層７０は、各メモリピラーＭＰの半導体層４１と電気的に接続される。絶縁体層７１は、導電体層７０上に設けられる。絶縁体層７１は、ソース線ＳＬに接続されるコンタクト及び配線層を含んでいてもよい。絶縁体層７１上に絶縁体層６０が設けられる。すなわち、第３実施形態では、第１ウエハＷ１と第２ウエハＷ２との貼り合わせ後に、下地層１１０、レーザー吸収層１２０、及び遮蔽層１５０の組が除去されている。第３実施形態に係る半導体装置１のその他の構成は、第２実施形態と同様である。
【0099】
＜３－２＞製造方法
次に、第３実施形態に係る半導体装置１の製造方法について、図２４を適宜参照して説明する。図２４は、第３実施形態に係る半導体装置１の製造方法の一例を示すフローチャートである。図２５及び図２６のそれぞれは、第３実施形態に係る半導体装置１の製造途中の断面構造の一例を示す断面図であり、剥離層１００ｄの近傍の領域を示している。
次に、第３実施形態に係る半導体装置１の製造方法について、図２４を適宜参照して説明する。図２４は、第３実施形態に係る半導体装置１の製造方法の一例を示すフローチャートである。図２５及び図２６のそれぞれは、第３実施形態に係る半導体装置１の製造途中の断面構造の一例を示す断面図であり、剥離層１００ｄの近傍の領域を示している。
【0100】
まず、第２ウエハＷ２上に、ＣＭＯＳ層３００と貼合層Ｂ２とが形成される（Ｓ１０）。Ｓ１０の処理は、第２ウエハＷ２の前工程に対応する。また、第１ウエハＷ１上に、下地層１１０が形成される（Ｓ１１）。下地層１１０上に、レーザー吸収層１２０が形成される（Ｓ１２）。レーザー吸収層１２０上に、遮蔽層１５０が形成される（Ｓ２０）。遮蔽層１５０上に、メモリ層２００ａと貼合層Ｂ１とが形成される（Ｓ３０）。Ｓ１１、Ｓ１２、Ｓ２０及びＳ３０の処理は、第１ウエハＷ１の前工程に対応する。なお、Ｓ１０の処理と、Ｓ１１、Ｓ１２、Ｓ２０及びＳ３０の処理とは、並列に実行されてもよいし、処理順番が入れ替えられてもよい。
【0101】
次に、第１ウエハＷ１と第２ウエハＷ２との貼合処理が実行される（Ｓ２３）。Ｓ２３の処理により、第１ウエハＷ１に形成された貼合層Ｂ１と、第２ウエハＷ２に形成された貼合層Ｂ２とが貼り合わされ、第１ウエハＷ１に形成された半導体回路と、第２ウエハＷ２に形成された半導体回路とが電気的に接続される。
【0102】
次に、図２５に示すように、第１ウエハＷ１を透過し且つレーザー吸収層１２０に吸収されるレーザー光ＬＢを第１ウエハＷ１の裏面に照射する（Ｓ２４）。レーザー光ＬＢは、第１ウエハＷ１を透過して、剥離層１００に達する。そして、レーザー吸収層１２０は、レーザー光ＬＢを吸収することによって発熱する。すると、第１ウエハＷ１の剥離面に接した部分の近傍が、レーザー吸収層１２０において発生した熱に基づいて塑性変形する。また、第１ウエハＷ１の裏面に照射されたレーザー光ＬＢがメモリ層２００ａへ到達することは、第２実施形態と同様に、遮蔽層１５０によって抑制される。そして、レーザー光ＬＢは、照射位置を変更して、所定の間隔で第１ウエハＷ１の裏面に照射される。
【0103】
次に、第１ウエハＷ１が剥離される（Ｓ２５）。Ｓ２５の処理により、下地層１１０と第１ウエハＷ１との間を剥離面として第１ウエハＷ１が剥離され、第２ウエハＷ２上にＣＭＯＳ層３００とメモリ層２００ａとが残った構造が形成される。次に、下地層１１０、レーザー吸収層１２０、及び遮蔽層１５０が除去される（Ｓ２６）。次に、半導体層４１が露出するように導電体層２０の一部が除去される（Ｓ３１）。Ｓ３１の処理では、例えば、ＣＭＰ（Chemical Mechanical Polishing）が使用される。Ｓ３０及びＳ３１の処理は、同じ半導体製造装置により続けて実行されてもよい。次に、図２６に示すように、導電体層７０が形成され（Ｓ７０）、絶縁体層７１が形成される（Ｓ７１）。その後、配線層４００が形成される（Ｓ２７）。これにより、図２３に示された半導体装置１の構造が形成される。
【0104】
＜３－３＞第３実施形態の効果
第３実施形態に係る半導体装置１では、貼合処理が実行された後に、メモリピラーＭＰの半導体層４１とソース線ＳＬとが電気的に接続される。このような構成であっても、第３実施形態に係る半導体装置１の構成及び製造方法は、第２実施形態と同様に、半導体装置の製造コストとデバイス特性の劣化とを抑制することができる。
第３実施形態に係る半導体装置１では、貼合処理が実行された後に、メモリピラーＭＰの半導体層４１とソース線ＳＬとが電気的に接続される。このような構成であっても、第３実施形態に係る半導体装置１の構成及び製造方法は、第２実施形態と同様に、半導体装置の製造コストとデバイス特性の劣化とを抑制することができる。
【0105】
＜４＞変形例など
以上で説明された各実施形態は、様々な変形が可能である。上記実施形態は、適宜組み合わせることが可能である。例えば、半導体装置１は、第１実施形態で説明された熱拡散層と、第２及び第３実施形態で説明された遮蔽層１５０とを併用してもよい。この場合、貼り合わせ前の第１ウエハＷ１の剥離層１００が、第１実施形態で説明された熱拡散層と、第２及び第３実施形態で説明された遮蔽層１５０との両方を含む。また、半導体装置１は、熱拡散層のような熱拡散の機能と、遮蔽層１５０のような光を遮蔽する機能との両方を有する構造物を有していても良い。
以上で説明された各実施形態は、様々な変形が可能である。上記実施形態は、適宜組み合わせることが可能である。例えば、半導体装置１は、第１実施形態で説明された熱拡散層と、第２及び第３実施形態で説明された遮蔽層１５０とを併用してもよい。この場合、貼り合わせ前の第１ウエハＷ１の剥離層１００が、第１実施形態で説明された熱拡散層と、第２及び第３実施形態で説明された遮蔽層１５０との両方を含む。また、半導体装置１は、熱拡散層のような熱拡散の機能と、遮蔽層１５０のような光を遮蔽する機能との両方を有する構造物を有していても良い。
【0106】
第２及び第３実施形態における遮蔽層１５０は、例えば、無数の微細孔を有するポリシリコンの層（ポーラス（多孔質）シリコン層）である。ポーラスシリコン層の機械的強度は、ポリシリコン層よりも低い。このため、第２及び第３実施形態の剥離処理では、遮蔽層１５０が剥離面となって、第１ウエハＷ１が剥離されてもよい。この場合、剥離された第１ウエハＷ１は、クラックにより分断されたポーラスシリコン層（遮蔽層１５０）を有し得る。そして、剥離された第１ウエハＷ１では、ポーラスシリコン層が除去されることによって、再利用され得る。なお、ポーラスシリコン層は、例えば、シリコン基板上にポリシリコン層が成膜され、成膜されたポリシリコン層が陽極化成されることにより形成される。
【0107】
ここで、ポーラスシリコン層（遮蔽層１５０）のその他の製造方法について説明する。まず、遮蔽層１５０に対応する部分に、半導体層が形成される。この半導体層は、例えば、アモルファスシリコン層などのアモルファス半導体層であり、高濃度の不純物原子を含んでいる。半導体層に含まれた不純物原子は、例えば、Ｈ（水素）原子である。半導体層内のＨ原子濃度は、例えば、１．０×１０２１／ｃｍ３以上である。不純物原子は、Ｈ原子以外でもよく、例えば、Ｈｅ（ヘリウム）原子などの希ガス原子であってもよい。そして、第１ウエハＷ１のレーザーアニールが実行されることによって、半導体層が加熱されて融解（メルト）する。この半導体層の融解温度は、例えば、１３００℃以上である。その後、半導体層が結晶化される。この結晶化された半導体層が、例えば、ポーラスポリシリコン層などのポーラス半導体層に対応する。このように、半導体層がポーラス化（多孔質化）されることによって、ポリシリコン層であり且つポーラス層（多孔質層）であるポーラスシリコン層（遮蔽層１５０）が形成され得る。本例におけるレーザーアニールは、例えば、ＵＶ光（紫外光）を用いて実行される。ＵＶ光の強度は、例えば、０．３～２．０Ｊ／ｃｍ２に設定される。なお、本例におけるレーザーアニールでは、ＵＶ光以外のレーザー光が使用されてもよく、例えば、可視光の波長以下の波長を有する光が使用されてもよい。本例におけるポーラス化は、半導体層内の不純物原子が集まり、気泡のようなボイド（ポーラス）を多数形成することで生じる。また、遮蔽層１５０の形成に使用される半導体層上に、キャップ絶縁膜が形成されてもよい。キャップ絶縁膜は、ポーラス化により生じるボイドが、半導体層の上面のラフネスが悪化することを抑制し得る。キャップ絶縁膜としては、例えば、シリコン窒化膜（ＳｉＮ）が使用される。シリコン窒化膜の融点は、シリコン酸化膜の融点よりも高い。その結果、キャップ絶縁膜は、ボイドに起因するラフネスの悪化を効果的に抑制することができる。
【0108】
図２７は、第１実施形態に係る半導体装置１における貼り合わせ前の第１ウエハＷ１の断面構造の一例を示す断面図である。図２７に示すように、貼り合わせ前の第１ウエハＷ１は、コンタクト８０を有していてもよい。コンタクト８０は、スペース領域ＳＲを介して第１ウエハＷ１の表面と、導電体層２０との間を電気的に接続している。コンタクト８０は、メモリピラーＭＰを形成する際の深穴のエッチング工程などにより発生する電荷を放電する経路として使用され得る。また、導電体層２０におけるコンタクト８０と接続された部分は、深穴のエッチング工程の後に分断されてもよいし、メモリ領域ＭＲと異なる層構造を有していてもよい。また、コンタクト８０は、複数のコンタクトや導電体層がＺ方向に連結された構造を有していてもよい。コンタクト８０は、第２実施形態及び第３実施形態のいずれと組み合わされてもよい。
【0109】
図２８は、貼合パッドＢＰの貼り合わせ部分の詳細な断面構造の一例を示す断面図である。図２８は、貼合層Ｂ１の導電体層６５（貼合パッドＢＰ）と貼合層Ｂ２の導電体層２６（貼合パッドＢＰ）と、これらの貼合パッドＢＰに接続される一部のコンタクト及び配線を示している。図２８に示すように、対向配置される２つの貼合パッドＢＰは、形成時のエッチング方向に基づいて、異なるテーパー形状を有している。具体的には、第１ウエハＷ１を利用して形成された導電体層５５は、例えば、逆テーパー形状を有している。第１ウエハＷ１を利用して形成された導電体層２６は、例えば、テーパー形状を有している。すなわち、メモリ層２００の半導体回路とＣＭＯＳ層３００との間を接続する貼合パッドＢＰの組は、ＣＭＯＳ層３００側に逆テーパー形状に設けられた部分を有し、メモリ層２００側にテーパー形状に設けられた部分を有する。逆テーパー形状に形成された貼合パッドＢＰは、貼合処理により上下に反転されため、第１ウエハＷ１を基準とした場合にテーパー形状とみなされ得る。なお、対向配置される２つの貼合パッドＢＰの組は、接合処理時の位置合わせに応じて、ずれて接合され得る。このため、導電体層５５の上面と導電体層２６の下面とは、段差を形成し得る。対向配置される２つの貼合パッドＢＰの組は、境界を有していてもよいし、一体化されていてもよい。貼合パッドＢＰと、当該貼合パッドＢＰに接続されるコンタクトとは、一体で形成されてもよい。貼合パッドＢＰに接続されるコンタクトは、複数であってもよい。例えば、導電体層５５は、複数のコンタクトＣ３を介して導電体層５４に接続されてもよい。同様に、導電体層２６は、複数のコンタクトＶ１を介して導電体層２５に接続されてもよい。
【0110】
上記実施形態において、半導体装置１の回路構成、平面レイアウト、及び断面構造のそれぞれは、適宜変更され得る。例えば、メモリピラーＭＰの半導体層４１とソース線ＳＬとの間は、メモリピラーＭＰの底部を介して接続されてもよい。メモリピラーＭＰは、複数のピラーがＺ方向に２本以上連結された構造を有していてもよい。メモリピラーＭＰは、選択ゲート線ＳＧＤに対応するピラーと、ワード線ＷＬに対応するピラーとが連結された構造を有していてもよい。各コンタクトは、Ｚ方向に連結された複数のコンタクトによって接続されてもよい。複数のコンタクトの連結部分には、導電体層が挿入されてもよい。半導体装置１が備える配線層やコンタクトの数は、適宜変更され得る。
【0111】
上記実施形態では、ＣＭＯＳ層３００の上方にメモリ層２００が設けられる場合について例示したが、メモリ層２００の上方にＣＭＯＳ層３００が設けられてもよい。半導体装置１が、複数のメモリ層２００を備えていてもよいし、複数のＣＭＯＳ層３００を備えていてもよい。上記実施形態で説明に使用された図面では、メモリピラーＭＰがＺ方向において同一径を有している場合を例示したが、これに限定されない。メモリピラーＭＰは、テーパー形状、逆テーパー形状、又はボーイング形状を有していてもよい。同様に、スリットＳＬＴ及びＳＨＥのそれぞれが、テーパー形状、逆テーパー形状、又はボーイング形状を有していてもよい。同様に、各コンタクトが、テーパー形状、逆テーパー形状、又はボーイング形状を有していてもよい。メモリピラーＭＰ並びにコンタクトＣＣ及びＣ３のそれぞれの断面構造は、円形であってもよいし、楕円形であってもよい。
【0112】
本明細書において“接続”は、電気的に接続されていることを示し、例えば、間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していてもよい。“テーパー形状”は、基準とされる基板から離れるにつれて細くなる形状のことを示している。“逆テーパー形状”は、基準とされる基板から離れるにつれて太くなる形状のことを示している。“ボーイング形状”は、中間部分の径が上端部分及び下端部分よりも大きい形状のことを示している。“柱状”は、半導体装置１の製造工程において形成されたホール内に設けられた構造体であることを示している。“幅”は、例えば、Ｘ方向又はＹ方向における構成要素の幅のことを示している。“径”は、基板の表面と平行な断面における、ホールの内径や、ピラーの外形のことを示している。“ウエハ”や“半導体基板”は、“基板”と呼ばれてもよい。“半導体層”は、“導電体層”と呼ばれてもよい。“領域”は、基準とされる基板によって含まれる構成と見なされてもよい。“平面位置”は、平面レイアウトにおける構成要素の位置を示している。“上面（平面）視”は、例えば、ウエハのおもて面側から、対象物を見ることに対応する。
【0113】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0114】
１…半導体装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…入出力回路、１２…ロジックコントローラ、１３…レジスタ回路、１４…シーケンサ、１５…ドライバ回路、１６…ロウデコーダモジュール、１７…センスアンプモジュール、Ｗ１…第１ウエハ、Ｗ２…第２ウエハ、２０～２６…導電体層、３０～３５…絶縁体層、４０…コア部材、４１…半導体層、４２…積層膜、４３…トンネル絶縁膜、４４…絶縁膜、４５…ブロック絶縁膜、５０，５１…絶縁体層、５２～５５…導電体層、６０…絶縁体層、７０…導電体層、７１…絶縁体層、８０…コンタクト、１００，１００ａ，１００ｂ，１００ｃ，１００ｄ…剥離層、１１０…下地層、１２０…レーザー吸収層、１２１，１２２，１２３…絶縁体層、１３０，１４０…熱伝導層、１５０…遮蔽層、２００，２００ａ…メモリ層、３００…ＣＭＯＳ層、４００…配線層、Ｂ１，Ｂ２…貼合層、ＭＲ…メモリ領域、ＨＲ１，ＨＲ２…引出領域、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、Ｃ０～Ｃ３…コンタクト、Ｖ０，Ｖ１…コンタクト、ＲＤ…ロウデコーダ、ＳＡＵ…センスアンプユニット、Ｓ１，Ｓ２…スペース幅
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
