特開 2024-123773 炭化珪素半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024123773

(43)【公開日】2024-09-12

(54)【発明の名称】炭化珪素半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240905BHJP

   H01L 29/12 20060101ALI20240905BHJP

【ＦＩ】

H01L29/78 652J

H01L29/78 653A

H01L29/78 652T

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2023031442

(22)【出願日】2023-03-01

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】松永 慎一郎

(57)【要約】

【課題】オン抵抗と短絡耐量とのトレードオフ関係を改善することができる炭化珪素半導体装置を提供すること。
【解決手段】互いに隣り合う電界緩和用のｐ⁺型領域２１，２２間に、第１，２ＪＦＥＴ領域２４，２５が設けられている。トレンチ７の直下のｐ⁺型領域２１は、トレンチ７の側壁よりもｐ⁺型領域２２側へ張り出している。第２ＪＦＥＴ領域２５は、ｐ型ベース領域３と第１ＪＦＥＴ領域２４との間に設けられ、ｐ型ベース領域３とｐ⁺型領域２１との間をトレンチ７の側壁まで達する。第２ＪＦＥＴ領域２５の厚さｔ１は、ｐ⁺型領域２１の張り出し長さｄ１以下である。第２ＪＦＥＴ領域２５の、ｐ型ベース領域３とｐ⁺型領域２１との間に挟まれた部分の断面形状は、略正方形状または横方向に細長い略長方形状である。チャネル３ａの下端部４０がｐ⁺型領域２１，２２によって遮蔽され、ドレイン電極１３から直線的に見えなくなっている。
【選択図】図１

【特許請求の範囲】

【請求項1】

炭化珪素からなる半導体基板の内部に設けられた第１導電型の第１半導体領域と、
前記半導体基板の第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
前記第１主面と前記第２半導体領域との間に選択的に設けられた第１導電型の第３半導体領域と、
深さ方向に前記第３半導体領域および前記第２半導体領域を貫通するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第２半導体領域と前記第１半導体領域との間において、前記トレンチの底面よりも前記半導体基板の第２主面側に深い位置に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の高濃度領域と、
前記第２半導体領域と前記第１半導体領域との間において、前記トレンチの底面よりも前記第２主面側に深い位置に、前記第１半導体領域、前記第２半導体領域および前記高濃度領域に接して選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第１導電型のＪＦＥＴ領域と、
前記第３半導体領域、前記第２半導体領域および前記高濃度領域に電気的に接続された第１電極と、
前記第２主面に設けられた第２電極と、
を備え、
前記高濃度領域は、
前記第２半導体領域と離れて設けられ、深さ方向に前記トレンチの底面に対向する第１高濃度領域と、
前記第２半導体領域に接し、前記トレンチおよび前記第１高濃度領域と離れて設けられた第２高濃度領域と、を有し、
前記第１高濃度領域は、前記トレンチの側壁よりも前記第１主面に平行な方向に前記第２高濃度領側へ張り出しており、
前記ＪＦＥＴ領域は、
互いに隣り合う前記第１高濃度領域と前記第２高濃度領域との間に、前記第１高濃度領域および前記第２高濃度領域に接して設けられた第１ＪＦＥＴ領域と、
前記第２半導体領域と前記第１ＪＦＥＴ領域との間に、前記第２半導体領域および前記第１ＪＦＥＴ領域に接して設けられ、前記第２半導体領域と前記第１高濃度領域との間に延在して前記トレンチの側壁まで達する第２ＪＦＥＴ領域と、を有し、
前記第２ＪＦＥＴ領域の厚さは、前記第１高濃度領域の張り出し長さ以下であることを特徴とする炭化珪素半導体装置。

【請求項2】

前記第２ＪＦＥＴ領域の厚さは、前記第１高濃度領域の張り出し長さ未満であることを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項3】

導通時に、前記第３半導体領域と前記第２ＪＦＥＴ領域との間において、前記第２半導体領域の、前記トレンチの側壁に沿った部分に形成されて、前記半導体基板の前記第１主面と前記第２主面との間を流れるドリフト電流の経路となる第１導電型に反転層を有し、
前記反転層の前記第２主面側の端部と前記第２電極とを結ぶすべての線分上に、前記第１高濃度領域および前記第２高濃度領域のいずれか１つ以上が位置することを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項4】

前記反転層の前記第２主面側の端部と前記第２電極とを結ぶすべての線分上に、前記第１高濃度領域、前記第２高濃度領域、および、前記高濃度領域と前記ＪＦＥＴ領域とのｐｎ接合から広がる空乏層のいずれか１つ以上が位置することを特徴とする請求項３に記載の炭化珪素半導体装置。

【請求項5】

前記第２ＪＦＥＴ領域の厚さをｔ１とし、前記第１高濃度領域の厚さをｔ２とし、前記第１高濃度領域の張り出し長さをｄ１とし、および前記第１ＪＦＥＴ領域の幅をｗ１としたときに下記（１）式を満たすことを特徴とする請求項１に記載の炭化珪素半導体装置。

【数1】

【請求項6】

前記ＪＦＥＴ領域の不純物濃度は、５．０×１０¹⁶／ｃｍ³以上１．６×１０¹⁷／ｃｍ³以下であることを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項7】

前記ＪＦＥＴ領域の不純物濃度は、８．０×１０¹⁶／ｃｍ³以上１．５×１０¹⁷／ｃｍ³以下であることを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項8】

前記第１高濃度領域の張り出し長さは、０．２５μｍ以上０．４μｍ以下であることを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項9】

前記第１高濃度領域の張り出し長さは、０．２７μｍ以上０．３３μｍ以下であることを特徴とする請求項８に記載の炭化珪素半導体装置。

【請求項10】

前記第２ＪＦＥＴ領域の厚さは、０．２５μｍ以上であることを特徴とする請求項８に記載の炭化珪素半導体装置。

【請求項11】

前記第２ＪＦＥＴ領域の厚さは、０．２７μｍ以上であることを特徴とする請求項１０に記載の炭化珪素半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、炭化珪素半導体装置に関する。

【背景技術】

【0002】

従来、炭化珪素（ＳｉＣ）を半導体材料として用いたトレンチゲート型ＳｉＣ－ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）では、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）領域の幅を狭くしたり、ＪＦＥＴ領域の不純物濃度を低くしたりすることで、オン抵抗と短絡耐量とのトレードオフ関係が改善されることが公知である（例えば、下記特許文献１～４参照。）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２２－１３６７１５号公報

【特許文献2】特許第６５７９１０４号公報

【特許文献3】特許第６８０２４５４号公報

【特許文献4】特許第７１３９６７８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、上記特許文献１～４では、ＪＦＥＴ領域の不純物濃度を低くしすぎると、ＪＦＥＴ抵抗が高くなり、オン抵抗が高くなることで、オン抵抗と短絡耐量とのトレードオフ関係が悪くなるという問題がある。ＪＦＥＴ領域は、ｐ型ベース領域とｎ^-型ドリフト領域との間に配置されたｎ型電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）もしくはｎ型電荷蓄積（ＣＳ：Ｃａｒｒｉｅｒ Ｓｔｏｒａｇｅ）層、またはｎ^-型ドリフト領域で構成されて、ドリフト電流の経路となるｎ型領域である。

【0005】

この発明は、上述した従来技術による課題を解消するため、オン抵抗と短絡耐量とのトレードオフ関係を改善することができる炭化珪素半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素からなる半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記半導体基板の第１主面と前記第１半導体領域との間に、第２導電型の第２半導体領域が設けられている。前記第１主面と前記第２半導体領域との間に、第１導電型の第３半導体領域が選択的に設けられている。トレンチは、深さ方向に前記第３半導体領域および前記第２半導体領域を貫通する。前記トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。前記第２半導体領域と前記第１半導体領域との間において、前記トレンチの底面よりも前記半導体基板の第２主面側に深い位置に、第２導電型の高濃度領域が選択的に設けられている。前記高濃度領域は、前記第２半導体領域よりも不純物濃度が高い。

【0007】

前記第２半導体領域と前記第１半導体領域との間において、前記トレンチの底面よりも前記第２主面側に深い位置に、前記第１半導体領域、前記第２半導体領域および前記高濃度領域に接して、第１導電型のＪＦＥＴ領域が選択的に設けられた、前記ＪＦＥＴ領域は、前記第１半導体領域よりも不純物濃度が高い。第１電極は、前記第３半導体領域、前記第２半導体領域および前記高濃度領域に電気的に接続されている。第２電極は、前記第２主面に設けられている。前記高濃度領域は、第２導電型の第１高濃度領域と、第２導電型の第２高濃度領域と、を有する。前記第１高濃度領域は、前記第２半導体領域と離れて設けられ、深さ方向に前記トレンチの底面に対向する。前記第２高濃度領域は、前記第２半導体領域に接し、前記トレンチおよび前記第１高濃度領域と離れて設けられている。

【0008】

前記第１高濃度領域は、前記トレンチの側壁よりも前記第１主面に平行な方向に前記第２高濃度領側へ張り出している。前記ＪＦＥＴ領域は、第１導電型の第１ＪＦＥＴ領域と、第１導電型の第２ＪＦＥＴ領域と、を有する。前記第１ＪＦＥＴ領域は、互いに隣り合う前記第１高濃度領域と前記第２高濃度領域との間に、前記第１高濃度領域および前記第２高濃度領域に接して設けられている。前記第２ＪＦＥＴ領域は、前記第２半導体領域と前記第１ＪＦＥＴ領域との間に、前記第２半導体領域および前記第１ＪＦＥＴ領域に接して設けられ、前記第２半導体領域と前記第１高濃度領域との間に延在して前記トレンチの側壁まで達する。前記第２ＪＦＥＴ領域の厚さは、前記第１高濃度領域の張り出し長さ以下である。

【0009】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２ＪＦＥＴ領域の厚さは、前記第１高濃度領域の張り出し長さ未満であることを特徴とする。

【0010】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、導通時に、前記第３半導体領域と前記第２ＪＦＥＴ領域との間において、前記第２半導体領域の、前記トレンチの側壁に沿った部分に形成されて、前記半導体基板の前記第１主面と前記第２主面との間を流れるドリフト電流の経路となる第１導電型に反転層を有する。前記反転層の前記第２主面側の端部と前記第２電極とを結ぶすべての線分上に、前記第１高濃度領域および前記第２高濃度領域のいずれか１つ以上が位置することを特徴とする。

【0011】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記反転層の前記第２主面側の端部と前記第２電極とを結ぶすべての線分上に、前記第１高濃度領域、前記第２高濃度領域、および、前記高濃度領域と前記ＪＦＥＴ領域とのｐｎ接合から広がる空乏層のいずれか１つ以上が位置することを特徴とする。

【0012】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２ＪＦＥＴ領域の厚さをｔ１とし、前記第１高濃度領域の厚さをｔ２とし、前記第１高濃度領域の張り出し長さをｄ１とし、および前記第１ＪＦＥＴ領域の幅をｗ１としたときに下記（１）式を満たすことを特徴とする。

【0013】

【数1】

【0014】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ＪＦＥＴ領域の不純物濃度は、５．０×１０¹⁶／ｃｍ³以上１．６×１０¹⁷／ｃｍ³以下、好ましくは８．０×１０¹⁶／ｃｍ³以上１．５×１０¹⁷／ｃｍ³以下であることを特徴とする。

【0015】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１高濃度領域の張り出し長さは、０．２５μｍ以上０．４μｍ以下であることを特徴とする。

【0016】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１高濃度領域の張り出し長さは、０．２７μｍ以上０．３３μｍ以下であることを特徴とする。

【0017】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２ＪＦＥＴ領域の厚さは、０．２５μｍ以上であることを特徴とする。

【0018】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２ＪＦＥＴ領域の厚さは、０．２７μｍ以上であることを特徴とする。

【0019】

上述した発明によれば、反転層の第２主面側端部の電位上昇が抑制され、短チャネル効果が抑制されて飽和電流を小さくすることができるため、短絡耐量を高くすることができる。

【発明の効果】

【0020】

本発明にかかる炭化珪素半導体装置によれば、オン抵抗と短絡耐量とのトレードオフ関係を改善することができるという効果を奏する。

【図面の簡単な説明】

【0021】

【図1】実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。

【図2】比較例１～３の出力特性を示す特性図である。

【図3】比較例１～３の飽和電流とオン抵抗との関係を示す特性図である。

【図4】比較例６～９の出力特性を示す特性図である。

【図5】比較例４～８の飽和電流とオン抵抗との関係を示す特性図である。

【図6】参考例の炭化珪素半導体装置の構造を示す断面図である。

【発明を実施するための形態】

【0022】

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0023】

（概要）
炭化珪素（ＳｉＣ）を半導体材料として用いた参考例の炭化珪素半導体装置の構造について説明する。図６は、参考例の炭化珪素半導体装置の構造を示す断面図である。図６には、１つの単位セル（素子の構成単位）を１／２の幅で示すが、単位セルはトレンチ１０７の中心線（トレンチ１０７の中心を通って半導体基板１３０のおもて面と直交する直線：不図示）を軸とした線対称な断面構造を有する。また、ＪＦＥＴ領域１２３をハッチングで示す。図６に示す参考例の炭化珪素半導体装置１１０は、ＳｉＣからなる半導体基板１３０のおもて面（ｐ型エピタキシャル層１３３側の主面）側にトレンチゲート構造を備えた縦型ＳｉＣ－ＭＯＳＦＥＴである。

【0024】

半導体基板１３０は、ＳｉＣからなるｎ⁺型出発基板１３１上にｎ^-型ドリフト領域１０２およびｐ型ベース領域１０３となる各エピタキシャル層１３２，１３３を順にエピタキシャル成長させてなる。ｎ⁺型出発基板１３１は、ｎ⁺型ドレイン領域１０１である。トレンチゲート構造は、ｐ型ベース領域１０３、ｎ⁺型ソース領域１０５、ｐ⁺⁺型コンタクト領域１０６、トレンチ１０７、ゲート絶縁膜１０８およびゲート電極１０９で構成される。ｐ型ベース領域１０３の内部には、ゲート閾値電圧を調整するためのｐ型不純物のイオン注入によりｐ型チャネルインプラ領域１０４が設けられている。

【0025】

トレンチ１０７は、半導体基板１３０のおもて面に平行な第１方向Ｘに直線状に延在する。ｐ型ベース領域１０３とｎ^-型ドリフト領域１０２との間において、トレンチ１０７の底面よりもｎ⁺型ドレイン領域１０１側に深い位置に、ｐ⁺型領域１２１，１２２およびＪＦＥＴ領域１２３がそれぞれ選択的に設けられている。ｐ⁺型領域１２１，１２２は、ソース電極１１２の電位に固定され、トレンチ１０７の底面のゲート絶縁膜１０８にかかる電界を緩和させる機能を有する。ｐ⁺型領域１２１，１２２は、トレンチ１０７の長手方向（第１方向Ｘ）に、トレンチ１０７と略同じ長さで直線状に延在する。

【0026】

ｐ⁺型領域１２１は、ｐ型ベース領域１０３と離れて設けられ、深さ方向Ｚにトレンチ１０７の底面に対向する。ｐ⁺型領域１２２は、互いに隣り合うトレンチ１０７間に、ｐ型ベース領域１０３に接し、トレンチ１０７およびｐ⁺型領域１２１と離れて設けられている。ＪＦＥＴ領域１２３は、深さ方向Ｚに第１，２ＪＦＥＴ領域１２４，１２５を隣接させてなる。第１ＪＦＥＴ領域１２４は、互いに隣り合うｐ⁺型領域１２１，１２２間に、これらの領域に接して設けられたｎ型領域である。第１ＪＦＥＴ領域１２４は、下面（ｎ⁺型ドレイン領域１０１側の面）でｎ^-型ドリフト領域１０２に接する。

【0027】

第２ＪＦＥＴ領域１２５は、ｐ型ベース領域１０３と第１ＪＦＥＴ領域１２４との間に設けられたｎ型領域である。第２ＪＦＥＴ領域１２５は、上面（ｎ⁺型ソース領域１０５側の面）でｐ型ベース領域１０３に接し、下面で第１ＪＦＥＴ領域１２４およびｐ⁺型領域１２１に接する。第２ＪＦＥＴ領域１２５は、半導体基板１３０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙ（トレンチ１０７の短手方向）にｐ⁺型領域１２２に接する。第２ＪＦＥＴ領域１２５は、ｐ型ベース領域１０３と第１ＪＦＥＴ領域１２４との間を第２方向Ｙにｐ⁺型領域１２２からトレンチ１０７まで達して、トレンチ１０７の側壁のゲート絶縁膜１０８に接する。第２ＪＦＥＴ領域１２５の厚さｔ１０１は、例えば０．５μｍ程度である。

【0028】

ソース電極１１２は、層間絶縁膜１１１のコンタクトホール１１１ａにおいてｎ⁺型ソース領域１０５およびｐ⁺⁺型コンタクト領域１０６にオーミック接触する。ドレイン電極１１３は、半導体基板１３０の裏面（ｎ⁺型出発基板１３１側の主面）の全面にオーミック接触する。ＳＩＣ－ＭＯＳＦＥＴでは、チャネル長Ｌ（チャネル１０３ａの深さ方向Ｚの長さ）を変えずに、チャネル幅（チャネル１０３ａの第１方向Ｘの長さ）を広くすることでオン抵抗が低減されるが、短絡耐量が低くなる。チャネル１０３ａとは、ＭＯＳＦＥＴのオン時にｐ型ベース領域１０３のトレンチ１０７の側壁に沿った部分に形成されてドリフト電流（ドレイン・ソース間電流Ｉｄｓ）の経路となるｎ型の反転層である。

【0029】

短絡耐量を向上させるには、ｐ⁺型領域１２１の両端部をそれぞれ直上のトレンチ１０７の両側壁よりもｐ⁺型領域１２２側へ張り出させることで第１ＪＦＥＴ領域１２４の第２方向Ｙの幅ｗ１０１を狭くしたり、ＪＦＥＴ領域１２３の不純物濃度を低くしたりすればよい。これによって、ｐ型ベース領域１０３の下面近傍の電位が低くなり、短チャネル効果が抑制されるため、飽和電流Ｉｓａｔが小さくなり、短絡耐量が高くなる。短絡耐量とは、短絡電流に対する耐量である。短絡電流とは、負荷短絡時やアーム短絡時に流れるドレイン・ソース間電流Ｉｄｓであり、定格電流を超える大電流となる。飽和電流Ｉｓａｔとは、飽和領域（ドレイン・ソース間電圧Ｖｄｓがピンチオフ電圧Ｖｐを超えた動作領域）におけるドレイン・ソース間電流Ｉｄｓである。

【0030】

上述した参考例の炭化珪素半導体装置１１０では、第２ＪＦＥＴ領域１２５の不純物濃度を低くすぎると、オン抵抗が高くなることで、オン抵抗と短絡耐量とのトレードオフ関係が悪くなることが発明者により確認されている。本実施の形態の課題としては、オン抵抗と短絡耐量とのトレードオフ関係を改善することが挙げられる。発明者は、鋭意研究を重ねた結果、第２ＪＦＥＴ領域の厚さをトレンチ底面に対向する電界緩和用のｐ⁺型領域の張り出し長さ以下にすることによって、第２ＪＦＥＴ領域の不純物濃度を低くすることなく、オン抵抗を維持したまま、短絡耐量を向上させることができることを見出した。本実施の形態は、このような知見に基づいてなされたものである。

【0031】

（実施の形態）
実施の形態にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。図１には、１つの単位セル（素子の構成単位）を１／２の幅で示すが、単位セルはトレンチ７の中心線（トレンチ７の中心を通って半導体基板３０のおもて面と直交する直線：不図示）を軸とした線対称な断面構造を有する。また、ＪＦＥＴ領域２３をハッチングで示す。図１に示す実施の形態にかかる炭化珪素半導体装置１０は、活性領域において、炭化珪素（ＳｉＣ）からなる半導体基板（半導体チップ）３０のおもて面側にトレンチゲート構造を備えた縦型ＳｉＣ－ＭＯＳＦＥＴである。

【0032】

活性領域は、ＳｉＣ－ＭＯＳＦＥＴ（炭化珪素半導体装置１０）のオン時に半導体基板３０のおもて面に垂直な方向にドリフト電流（ドレイン・ソース間電流Ｉｄｓ）が流れる領域である。活性領域には、ＳｉＣ－ＭＯＳＦＥＴの同一構造の複数の単位セルが隣接して配置される。活性領域の周囲は、エッジ終端領域に囲まれている。エッジ終端領域は、所定の耐圧構造（不図示）が配置されることで、半導体基板３０のおもて面側の電界を緩和して耐圧を保持する機能を有する。耐圧とは、炭化珪素半導体装置１０が使用電圧で誤動作や破壊を起こさない限界の電圧である。

【0033】

半導体基板３０は、ＳｉＣからなるｎ⁺型出発基板３１のおもて面上にｎ^-型ドリフト領域（第１半導体領域）２およびｐ型ベース領域（第２半導体領域）３となる各エピタキシャル層３２，３３を順にエピタキシャル成長させてなる。半導体基板３０は、ｐ型エピタキシャル層３３側の第１主面をおもて面とし、ｎ⁺型出発基板３１側の第２主面を裏面とする。ｎ⁺型出発基板３１は、ｎ⁺型ドレイン領域１である。トレンチゲート構造は、ｐ型ベース領域３、ｎ⁺型ソース領域（第３半導体領域）５、ｐ⁺⁺型コンタクト領域６、トレンチ７、ゲート絶縁膜８およびゲート電極９で構成される。

【0034】

トレンチ７は、半導体基板３０のおもて面から深さ方向Ｚにｐ型エピタキシャル層３３を貫通してｎ^-型エピタキシャル層３２の内部で終端している。トレンチ７は、半導体基板３０のおもて面に平行な第１方向Ｘに直線状に延在する。上述したように同一構造の複数の単位セルが隣接して配置されることで、複数のトレンチ７は第１方向Ｘにストライプ状に延在している。トレンチ７の短手方向（第２方向Ｙ）の幅は、例えば０．７μｍ程度である。トレンチ７の内壁に沿ってゲート絶縁膜８が設けられている。トレンチ７の内部において、ゲート絶縁膜８の上にゲート電極９が設けられている。

【0035】

ｐ型ベース領域３、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、互いに隣り合うトレンチ７間に設けられている。ｐ型エピタキシャル層３３のうち、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６を除く部分がｐ型ベース領域３である。ｐ型ベース領域３は、第１方向Ｘにトレンチ７と略同じ長さで直線状に延在する。ｐ型ベース領域３は、半導体基板３０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙにトレンチ７まで達して、トレンチ７の側壁のゲート絶縁膜８に接する。略同じ長さとは、製造プロセスばらつきによる許容誤差を含む範囲で同じ長さであることを意味する。

【0036】

ｐ型ベース領域３（後述するｐ型チャネルインプラ領域４を含む）のトレンチ７の側壁に沿った部分に、ＳｉＣ－ＭＯＳＦＥＴのオン時にドリフト電流の経路となるチャネル（ｎ型の反転層）３ａが形成される。チャネル長Ｌ（チャネル３ａの深さ方向Ｚの長さ）を変えずに、チャネル幅（チャネル３ａの第１方向Ｘの長さ）を広くすることでオン抵抗が低減される。ｐ型ベース領域３の不純物濃度は、例えば１０¹⁷／ｃｍ³台程度である。ｐ型ベース領域３の内部に、ｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域６および後述するＪＦＥＴ領域２３と離れて、ｐ型チャネルインプラ領域４が設けられている。

【0037】

ｐ型チャネルインプラ領域４は、ゲート閾値電圧を調整するためのｐ型不純物のイオン注入によりｐ型エピタキシャル層３３の内部に形成された拡散領域である。ｐ型チャネルインプラ領域４は、半導体基板３０のおもて面に平行な方向に略一様な厚さでｐ型ベース領域３の全域に延在して、トレンチ７の側壁のゲート絶縁膜８に接する。略一様な厚さとは、製造プロセスばらつきによる許容誤差を含む範囲で同じ厚さであることを意味する。ｐ型チャネルインプラ領域４の不純物濃度は、ｐ型ベース領域３の不純物濃度よりも高い。ｐ型チャネルインプラ領域４は設けられていなくてもよい。

【0038】

ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、ｐ型エピタキシャル層３３へのイオン注入により形成された拡散領域である。ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、半導体基板３０のおもて面とｐ型ベース領域３との間に、ｐ型ベース領域３に接してそれぞれ選択的に設けられている。ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、層間絶縁膜１１のコンタクトホール１１ａに露出されている。ｎ⁺型ソース領域５は、トレンチ７の側壁でゲート絶縁膜８に接する。ｎ⁺型ソース領域５は、トレンチ７に隣接して、第１方向Ｘにトレンチ７と略同じ長さで延在する。

【0039】

ｐ⁺⁺型コンタクト領域６は、互いに隣り合うトレンチ７間の第２方向Ｙの略中心に、トレンチ７から離れて設けられ、半導体基板３０のおもて面に平行な方向にｎ⁺型ソース領域５に隣接する。ｐ⁺⁺型コンタクト領域６は、例えば、第１方向Ｘに所定ピッチ（所定間隔）で点在して、ｎ⁺型ソース領域５に周囲を囲まれている。ｐ⁺⁺型コンタクト領域６は設けられていなくてもよい。ｐ⁺⁺型コンタクト領域６を設けない場合、ｐ⁺⁺型コンタクト領域６に代えて、ｐ型ベース領域３が半導体基板３０のおもて面まで達して、半導体基板３０のおもて面に平行な方向にｎ⁺型ソース領域５に隣接する。

【0040】

ｐ型ベース領域３とｎ^-型ドリフト領域２との間において、トレンチ７の底面よりもｎ⁺型ドレイン領域１側（半導体基板３０の裏面側）に深い位置に、ｐ⁺型領域（第２導電型の高濃度領域）２１，２２およびＪＦＥＴ領域２３がそれぞれ選択的に設けられている。ｐ⁺型領域２１，２２およびＪＦＥＴ領域２３は、ｎ^-型エピタキシャル層３２の内部にイオン注入により形成された拡散領域である。ｎ^-型エピタキシャル層３２のうち、ｐ⁺型領域２１，２２およびＪＦＥＴ領域２３を除く部分がｎ^-型ドリフト領域２である。

【0041】

ｐ⁺型領域２１，２２は、ソース電極１２の電位に固定され、ＳｉＣ－ＭＯＳＦＥＴのオフ時に空乏化して（もしくはＪＦＥＴ領域２３を空乏化させて、またはその両方）、ゲート絶縁膜８にかかる電界を緩和させる機能を有する。ｐ⁺型領域２１，２２は、第１方向Ｘにトレンチ７と略同じ長さで直線状に延在する。ｐ⁺型領域２１，２２は、ＪＦＥＴ領域２３よりもｎ⁺型ソース領域５側（半導体基板３０のおもて面側）に浅い位置で終端して、下面（ｎ⁺型ドレイン領域１側の面）でｎ^-型ドリフト領域２に接する。ｐ⁺型領域２１，２２とｎ^-型ドリフト領域２との間にＪＦＥＴ領域２３が介在してもよい。

【0042】

ｐ⁺型領域２１，２２は、ｎ⁺型ドレイン領域１側にＪＦＥＴ領域２３と略同じ深さ位置で終端するか、またはＪＦＥＴ領域２３よりもｎ⁺型ドレイン領域１側に深い位置で終端してもよい。略同じ深さとは、製造プロセスばらつきによる許容誤差を含む範囲で同じ深さであることを意味する。すべてのｐ⁺型領域２１，２２は、例えば活性領域の外周近傍で電気的に接続される。互いに隣り合うｐ⁺型領域２１，２２同士は、例えば当該ｐ⁺型領域２１，２２間を第２方向Ｙにｐ⁺型領域２１からｐ⁺型領域２２まで達するｐ⁺型領域（不図示）によって活性領域内で部分的に連結されてもよい。

【0043】

ｐ⁺型領域２１，２２は、イオン注入用マスクの開口幅とほぼ略同じ幅で形成されて各コーナー（頂点）を略直角とした略矩形状の断面形状であってもよいし、イオン注入の飛程の深さ位置から不純物が放射状に拡散されることによって各コーナーが所定曲率で丸面（Ｒ面）取りされた（丸められた）略矩形状の断面形状であってもよい。ｐ⁺型領域２１のコーナーとは、ｐ⁺型領域２１の上部コーナー（上面と側面との境界（交線））と、ｐ⁺型領域２１の下部コーナー（下面と側面との境界（交線））と、である。ｐ⁺型領域２２のコーナーとは、ｐ⁺型領域２２の下部コーナーである。

【0044】

ｐ⁺型領域（第１高濃度領域）２１は、ｐ型ベース領域３と離れて設けられ、深さ方向Ｚにトレンチ７の底面および底面コーナー（側壁と底面との境界）に対向する。ｐ⁺型領域２１は、トレンチ７の底面および底面コーナーでゲート絶縁膜８に接する。ｐ⁺型領域２１の上面（ｎ⁺型ソース領域５側の面）は、トレンチ７の底面よりもｎ⁺型ソース領域５側に浅い深さ位置に達していてもよい。この場合、ｐ⁺型領域２１はトレンチ７の底面から側壁にわたってゲート絶縁膜８に接する。ｐ⁺型領域２１の上面の深さ位置は、例えば、トレンチ７の底面の深さ位置や、後述する第２ＪＦＥＴ領域２５の厚さｔ１に応じて設定される。

【0045】

ｐ⁺型領域２１の第２方向Ｙの幅は、トレンチ７の第２方向Ｙの幅よりも広い。ｐ⁺型領域２１の両端部は、それぞれ直上（ｎ⁺型ソース領域５側）のトレンチ７の両側壁よりも第２方向Ｙにｐ⁺型領域２２側へ張り出している。ｐ⁺型領域２１がｐ⁺型領域２２に最も接近した箇所においてトレンチ７の側壁よりもｐ⁺型領域２２側へ張り出す長さ（以下、「張り出し長さ」とする）ｄ１は、例えば、０．２５μｍ以上０．４μｍ以下程度の範囲内であることがよく、好ましくは０．３μｍ±１０％程度（すなわち０．２７μｍ以上０．３３μｍ以下程度）の範囲内であることがよい。

【0046】

上述したｐ⁺型領域２１の張り出し長さｄ１の数値範囲は、ｐ⁺型領域２１を形成するためのイオン注入用マスクの開口幅と略同じ長さに相当する。ＳｉＣ中は不純物が拡散しにくい。このため、イオン注入用マスクの開口幅とほぼ略同じ幅でＳｉＣ中に拡散領域が形成されるが、ｐ⁺型領域２１の張り出し長さｄ１の数値範囲は、不純物の横方向拡散（イオン注入面に平行な方向の拡散）の分だけ上限側へ推移してもよいし、第２方向Ｙに隣接する第１ＪＦＥＴ領域２４との不純物量差によって下限側へ推移するか、または上限側へ推移してもよい。

【0047】

ｐ⁺型領域２１の張り出し長さｄ１を長くするほど、オン抵抗を維持したまま、短チャネル効果を抑制して飽和電流Ｉｓａｔ（飽和領域におけるドレイン・ソース間電流Ｉｄｓ）を小さくすることができる（後述する図４，５参照）。飽和電流Ｉｓａｔが小さくなるほど、飽和領域における出力特性（Ｉｄｓ－Ｖｄｓ特性：図４参照）を平坦に近づけることができる。その一方で、ｐ⁺型領域２１の張り出し長さｄ１を長くするほど、セルピッチが広くなる。このため、例えば、ｐ⁺型領域２１の張り出し長さｄ１を長くした分だけ、ｐ⁺型領域２２の第２方向Ｙの幅を狭くすることで、セルピッチを維持してもよい。

【0048】

ｐ⁺型領域２１は、ｐ⁺型領域２１とＪＦＥＴ領域２３とのｐｎ接合が逆バイアスされたときにトレンチ７の底面近傍が空乏化しない程度の総不純物量が高くなっていればよく、ボックスプロファイルであってもよいし、所定箇所でピーク濃度（最大値）を示す不純物濃度プロファイルであってもよい。また、ｐ⁺型領域２１の不純物濃度が高すぎると、ｐ⁺型領域２１を形成するためのイオン注入により結晶欠陥が生じる。このため、ｐ⁺型領域２１の不純物濃度は、イオン注入による結晶欠陥が生じない程度に低く、例えば５×１０¹⁷／ｃｍ³以上１×１０¹⁹／ｃｍ³未満程度の範囲内である。

【0049】

また、ｐ⁺型領域２１の不純物濃度および不純物濃度プロファイルは、ｐ⁺型領域２１とＪＦＥＴ領域２３とのｐｎ接合からＪＦＥＴ領域２３内（特に後述する第２ＪＦＥＴ領域２５内）に広がる空乏層によって第２ＪＦＥＴ領域２５内でドリフト電流の経路の幅（すなわち第２ＪＦＥＴ領域２５の空乏化していない部分の厚さ）が狭くなるように設定されることが好ましい。このため、ｐ⁺型領域２１の不純物濃度および不純物濃度プロファイルは、第２ＪＦＥＴ領域２５の不純物濃度やｐ⁺型領域２１の厚さｔ２に応じて適宜設定される。ｐ⁺型領域２１の厚さｔ２は、例えば０．３μｍ以上０．４μｍ以下程度である。

【0050】

ｐ⁺型領域（第２高濃度領域）２２は、互いに隣り合うトレンチ７間に、トレンチ７およびｐ⁺型領域２１と離れて設けられている。ｐ⁺型領域２２は、上面でｐ型ベース領域３に接し、深さ方向Ｚにｐ⁺⁺型コンタクト領域６に対向する。ｐ⁺型領域２２の第２方向Ｙの幅は、セルピッチ、ｐ⁺型領域２１の張り出し長さｄ１および後述する第１ＪＦＥＴ領域２４の第２方向Ｙの幅ｗ１に応じて適宜設定される。ｐ⁺型領域２２の第２方向Ｙの幅は、ｐ⁺⁺型コンタクト領域６の第２方向Ｙの幅以上でもよいし、ｐ⁺⁺型コンタクト領域６の第２方向Ｙの幅よりも狭くてもよい。

【0051】

また、ｐ⁺型領域２２は、例えば多段エピタキシャル方式によって下部（ｎ⁺型ドレイン領域１側の部分）と上部（ｎ⁺型ソース領域５側の部分）との２段に分けて形成される。多段エピタキシャル方式とは、エピタキシャル層を複数回に分けて多段にエピタキシャル成長させるごとに各エピタキシャル層に深さ方向Ｚに隣接するように同導電型の拡散領域をイオン注入によって選択的に形成する方法である。ｐ⁺型領域２２の下部は、例えばｐ⁺型領域２１と同時に形成される。ｐ⁺型領域２２の不純物濃度は、上部と下部とを略同じであってもよいし、異なっていてもよい。

【0052】

ＪＦＥＴ領域２３は、チャネル３ａとｎ^-型ドリフト領域２との間においてチャネル３ａに隣接し、ＳｉＣ－ＭＯＳＦＥＴのオン時にドリフト電流の経路となるｎ型領域である。ＪＦＥＴ領域２３は、ｎ^-型ドリフト領域２よりも不純物濃度が高く、ＪＦＥＴ抵抗を低減する機能を有する。また、ＪＦＥＴ領域２３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ）として機能する。ＪＦＥＴ領域２３は、例えば多段エピタキシャル方式によって下部（以下、第１ＪＦＥＴ領域とする）２４と上部（以下、第２ＪＦＥＴ領域とする）２５との２段に分けて形成される。

【0053】

第１，２ＪＦＥＴ領域２４，２５の不純物濃度は、例えば５．０×１０¹⁶／ｃｍ³以上１．６×１０¹⁷／ｃｍ³以下程度、好ましくは８．０×１０¹⁶／ｃｍ³以上１．５×１０¹⁷／ｃｍ³以下程度の範囲内である。第１，２ＪＦＥＴ領域２４，２５は略同じ不純物濃度であってもよい。略同じ不純物濃度とは、製造プロセスばらつきによる許容誤差を含む範囲で同じ不純物濃度であることを意味する。第１ＪＦＥＴ領域２４は、互いに隣り合うｐ⁺型領域２１，２２間に、これらの領域に接して設けられたｎ型領域である。第１ＪＦＥＴ領域２４は、下面でｎ^-型ドリフト領域２に接する。第１ＪＦＥＴ領域２４の上面は、ｐ⁺型領域２１の上面と略同じ深さに位置する。

【0054】

第１ＪＦＥＴ領域２４の第２方向Ｙの幅ｗ１は、後述する（２）式を満たす範囲で適宜設定される。例えば、第１ＪＦＥＴ領域２４の第２方向Ｙの幅ｗ１を狭くするほど、セルピッチを狭くすることができるため、活性領域に隣接して配置されて並列接続される単位セル数を増やして電流能力を高くしたり、チップサイズを小さくしたりすることができる。一方、第１ＪＦＥＴ領域２４の第２方向Ｙの幅ｗ１を狭くするほど、ＪＦＥＴ抵抗が高くなり、オン抵抗が高くなる。このため、第１ＪＦＥＴ領域２４の第２方向Ｙの幅ｗ１は、所定のＪＦＥＴ抵抗を維持可能な程度に広くすることがよい。

【0055】

第２ＪＦＥＴ領域２５は、ｐ型ベース領域３と第１ＪＦＥＴ領域２４との間に設けられたｎ型領域である。第２ＪＦＥＴ領域２５は、上面でｐ型ベース領域３に接し、下面で第１ＪＦＥＴ領域２４およびｐ⁺型領域２１に接する。第２ＪＦＥＴ領域２５は、第２方向Ｙにｐ⁺型領域２２に接する。第２ＪＦＥＴ領域２５は、ｐ型ベース領域３と第１ＪＦＥＴ領域２４との間を第２方向Ｙにｐ⁺型領域２２からトレンチ７まで達して、トレンチ７の側壁のゲート絶縁膜８に接する。第２ＪＦＥＴ領域２５の上面は、ｐ⁺型領域２２の上面と略同じ深さに位置する。第２ＪＦＥＴ領域２５の不純物濃度に依存してオン抵抗が決まる。

【0056】

例えば、ドレイン・ソース間電圧Ｖｄｓが例えば５Ｖ程度の比較的低い導通時には、ＪＦＥＴ領域２３を空乏化しにくくし、オン抵抗の増加が抑制されるように、第２ＪＦＥＴ領域２５の不純物濃度を適宜設定する。これによって、線形領域においてはドレイン・ソース間電圧Ｖｄｓが上昇してピンチオフ電圧Ｖｐとなるまで、所定のオン抵抗（出力特性の傾き）でドレイン・ソース間電流Ｉｄｓが大きくなる。さらに、ドレイン・ソース間電圧Ｖｄｓが例えば１００Ｖ以上となるときには、第２ＪＦＥＴ領域２５の空乏化を促進して、第２ＪＦＥＴ領域２５内におけるドレイン・ソース間電流Ｉｄｓの経路の幅が狭くなるように、第２ＪＦＥＴ領域２５の不純物濃度を適宜設定する。

【0057】

第２ＪＦＥＴ領域２５の不純物濃度を適宜設定して、ｐ⁺型領域２１，２２と第２ＪＦＥＴ領域２５とのｐｎ接合から第２ＪＦＥＴ領域２５内に広がる空乏層によって第２ＪＦＥＴ領域２５内におけるドレイン・ソース間電流Ｉｄｓの経路の幅が狭くなるようにすることで、第２ＪＦＥＴ領域２５内でのドレイン・ソース間電流Ｉｄｓの経路が長くなる。これによって、例えば、ＳｉＣ－ＭＯＳＦＥＴはオンからオフに移行する遮断時に、負荷短絡やアーム短絡によってドレイン・ソース間電圧Ｖｄｓが１００Ｖ以上の高電圧になったとしても、第２ＪＦＥＴ領域２５内でのドレイン・ソース間電流Ｉｄｓによる電圧降下が大きくなり、チャネル３ａの下端部４０の電位上昇が抑制される。

【0058】

第２ＪＦＥＴ領域２５の厚さｔ１は、ｐ⁺型領域２１の張り出し長さｄ１以下である（ｔ１／ｄ１≦０）。すなわち、第２ＪＦＥＴ領域２５の、ｐ型ベース領域３とｐ⁺型領域２１との間に挟まれた部分の断面形状は、略正方形状または第２方向Ｙに細長い略長方形状である（θ２≧４５度）。これによって、チャネル３ａの下端部（ｎ⁺型ドレイン領域１側の端部）４０は、線形領域（ドレイン・ソース間電圧Ｖｄｓがピンチオフ電圧Ｖｐ以下となる動作領域）において、ドレイン電極１３から直線的に見えなくなっている。チャネル３ａの下端部４０がドレイン電極１３から直線的に見えないとは、ｎ型領域（ＪＦＥＴ領域２３、ｎ^-型ドリフト領域２およびｎ⁺型ドレイン領域１）のみを介してチャネル３ａの下端部４０とドレイン電極１３とが対向する部分が存在しないことである。

【0059】

具体的には、チャネル３ａの下端部４０がドレイン電極１３から直線的に見えないとは、チャネル３ａの下端部４０上の任意点と、ドレイン電極１３とｎ⁺型ドレイン領域１と界面上の任意点と、を結ぶ線分（チャネル３ａの下端部４０とドレイン電極１３と結ぶ線分：例えば図１の第１，２線分４１，４２）を分断するように、すべての当該線分上に、ｐ⁺型領域２１，２２のいずれか１つ以上が位置することである。ドレイン電極１３とｎ⁺型ドレイン領域１と界面上のいずれの任意点から見た場合においても、チャネル３ａの下端部４０とドレイン電極１３とがｐ⁺型領域２１，２２のいずれか１つ以上を介して対向する。これによって、チャネル３ａの下端部４０がｐ⁺型領域２１，２２のいずれか１つ以上によって遮蔽され、ドレイン・ソース間電圧Ｖｄｓによってｎ^-型ドリフト領域２に生じる電界がチャネル３ａの下端部４０に直接印加されない。

【0060】

チャネル３ａの下端部４０がドレイン電極１３から直線的に見えないとは、ｐ⁺型領域２１，２２とＪＦＥＴ領域２３とのｐｎ接合からＪＦＥＴ領域２３内に広がる空乏層を介して、チャネル３ａの下端部４０とドレイン電極１３とが対向することであってもよい。すなわち、ドレイン電極１３とｎ⁺型ドレイン領域１と界面上のいずれの任意点から見た場合においても、チャネル３ａの下端部４０がｐ⁺型領域２１，２２および当該空乏層のいずれか１つ以上によって遮蔽されることによって、チャネル３ａの下端部４０がドレイン電極１３から直線的に見えなくなっていてもよい。この場合、ｎ型領域の空乏化していない部分（ＪＦＥＴ領域２３の空乏化していない部分、ｎ^-型ドリフト領域２の空乏化していない部分およびｎ⁺型ドレイン領域１）のみを介してチャネル３ａの下端部４０とドレイン電極１３とが対向する部分が存在しない。

【0061】

例えば、参考例構造（図６参照）では、第２ＪＦＥＴ領域１２５の、ｐ型ベース領域１０３とｐ⁺型領域１２１との間に挟まれた部分が深さ方向Ｚに細長い略長方形状の断面形状となる。互いに隣り合うｐ⁺型領域１２１，１２２間に、チャネル１０３ａの下端部１４０がｎ型領域（ＪＦＥＴ領域１２３、ｎ^-型ドリフト領域１０２およびｎ⁺型ドレイン領域１０１）のみを介してドレイン電極１１３と対向する部分（図６の第１，２線分１４１，１４２間に挟まれた部分）が比較的広い幅で存在する。この部分において、チャネル１０３ａの下端部１４０がドレイン電極１１３から直線的に見える状態となり、ドレイン・ソース間電圧Ｖｄｓによってｎ^-型ドリフト領域１０２に生じる電界がチャネル１０３ａの下端部１４０に直接印加されることで、チャネル１０３ａの下端部１４０の電位が高くなると推測される。

【0062】

実施の形態においては、チャネル３ａの下端部４０がドレイン電極１３から直線的に見えないことで、ドレイン・ソース間電圧Ｖｄｓによってｎ^-型ドリフト領域２に生じる電界がチャネル３ａの下端部４０に直接印加されないため、参考例構造と比べてチャネル３ａの下端部４０の電位上昇が抑制されると推測される。これによって、チャネル３ａの下端部４０が空乏化されにくく、短チャネル効果が抑制される。第２ＪＦＥＴ領域２５の厚さｔ１をｐ⁺型領域２１の張り出し長さｄ１未満として（ｔ１／ｄ１＜０）、第２ＪＦＥＴ領域２５の、ｐ型ベース領域３とｐ⁺型領域２１との間に挟まれた部分が第２方向Ｙに細長い略長方形状の断面形状になるほど、第２ＪＦＥＴ領域２５内でのドリフト電流の経路が長くなり、ドリフト電流による第２ＪＦＥＴ領域２５での電圧降下が大きくなる。

【0063】

第２ＪＦＥＴ領域２５の、ｐ型ベース領域３とｐ⁺型領域２１との間に挟まれた部分の断面形状を略正方形状または第２方向Ｙに細長い略長方形状とするには、例えば、第２ＪＦＥＴ領域２５の厚さｔ１を薄くするとともに、ｐ⁺型領域２１の張り出し長さｄ１を長くすることがよい。第２ＪＦＥＴ領域２５の厚さｔ１を薄くするほど、オン抵抗を維持したまま、短チャネル効果を抑制して飽和電流Ｉｓａｔを小さくすることができる（後述する図２，３参照）。飽和電流Ｉｓａｔが小さくなるほど、飽和領域における出力特性（Ｉｄｓ－Ｖｄｓ特性：図２参照）を平坦に近づけることができる。ｐ⁺型領域２１の張り出し長さｄ１を長くするほど、短チャネル効果を抑制する効果が高くなる（図５参照）。

【0064】

第２ＪＦＥＴ領域２５の厚さｔ１が薄くしすぎると、オン抵抗が高くなりすぎて、オン抵抗と短絡耐量とのトレードオフ関係が悪くなる。また、第２ＪＦＥＴ領域２５の厚さｔ１は、多段エピタキシャル方式を用いてＪＦＥＴ領域２３を形成する際の１段分のエピタキシャル層の厚さに相当し、厚さを薄くするほど半導体基板３０の面内での厚さのばらつきが大きくなる。第２ＪＦＥＴ領域２５の厚さｔ１が厚くなるほど、短チャネル効果を抑制する効果が低くなる。このため、第２ＪＦＥＴ領域２５の厚さｔ１は、例えば、０．２５μｍ以上０．４μｍ以下程度の範囲内であることがよく、好ましくは０．３μｍ±１０％程度であることがよい。

【0065】

また、下記（２）式を満たすように第２ＪＦＥＴ領域２５の厚さｔ１、ｐ⁺型領域２１の厚さｔ２、ｐ⁺型領域２１の張り出し長さｄ１、および第１ＪＦＥＴ領域２４の第２方向Ｙの幅ｗ１を適宜設定することによっても、チャネル３ａの下端部４０をドレイン電極１３から直線的に見えなくすることができる。図１には、ｐ⁺型領域２１，２２がコーナーを略直角とした略矩形状の断面形状である場合を示す。下記（２）式は、ｐ⁺型領域２１，２２がコーナーを略直角とした略矩形状の断面形状である場合の条件式であるが、θ２＞θ１と同義であるため、ｐ⁺型領域２１，２２が丸面取りされた略矩形状の断面形状である場合においても同様に成り立つ。

【0066】

【数2】

【0067】

具体的には、例えば、参考例構造（図６参照）では、互いに隣り合うｐ⁺型領域１２１，１２２間において、チャネル１０３ａの下端部１４０上の任意点とｐ⁺型領域１２１の上部コーナー（上面と側面との交線）上の任意点とを結ぶ第２線分１４２がトレンチ１０７の側壁に対してなす第２角度θ１０２は、チャネル１０３ａの下端部１４０上の任意点とｐ⁺型領域１２２の下部コーナー（下面と側面との交線）上の任意点とを結ぶ第１線分１４１がトレンチ１０７の側壁に対してなす第１角度θ１０１よりも小さくなる（θ１０２＜θ１０１）。このため、チャネル１０３ａの下端部１４０上の同一の任意点を端点とする第１，２線分１４１，１４２間にｐ⁺型領域１２１，１２２が位置せず、当該第１，２線分１４１，１４２間においてチャネル１０３ａの下端部１４０がドレイン電極１１３から直線的に見える状態となる。図６には、ｐ⁺型領域１２１，１２２がコーナーを略直角とした略矩形状の断面形状である場合を示す。

【0068】

一方、本実施の形態においては、ｐ⁺型領域２１，２２がコーナーを略直角とした略矩形状の断面形状である場合、上記（２）式を満たす。互いに隣り合うｐ⁺型領域２１，２２間において、チャネル３ａの下端部４０上の任意点とｐ⁺型領域２１の上部コーナー（上面と側面との交線）上の任意点とを結ぶ第２線分４２がトレンチ７の側壁に対してなす第２角度θ２は、チャネル３ａの下端部４０上の任意点とｐ⁺型領域２２の下部コーナー（下面と側面との交線）上の任意点とを結ぶ第１線分４１がトレンチ７の側壁に対してなす第１角度θ１よりも大きくなる（θ２＞θ１）。これによって、チャネル３ａの下端部４０上の同一の任意点を端点とする第１，２線分４１，４２間においてチャネル３ａの下端部４０とドレイン電極１３との間にｐ⁺型領域２１，２２が介在し、チャネル３ａの下端部４０がｐ⁺型領域２１，２２によって遮蔽されてドレイン電極１３から直線的に見えなくなる。

【0069】

ｐ⁺型領域２１，２２が丸面取りされた略矩形状の断面形状である場合、チャネル３ａの下端部４０上の任意点を通ってｐ⁺型領域２２の下部コーナーの曲面上の任意点でｐ⁺型領域２１に接する接線が第１線分４１となる。チャネル３ａの下端部４０上の任意点を通ってｐ⁺型領域２１の上部コーナーの曲面上の任意点でｐ⁺型領域２１に接する接線が第２線分４２となる。このため、ｐ⁺型領域２２のコーナーが略直角である場合と比べて、ｐ⁺型領域２２の下部コーナーが丸面取りされた分だけ、チャネル３ａの下端部４０上の任意点を中心として第１角度θ１を大きくする方向に第１線分４１が回転移動する。ｐ⁺型領域２１のコーナーが略直角である場合と比べて、ｐ⁺型領域２１の上部コーナーが丸面取りされた分だけ、チャネル３ａの下端部４０上の任意点を中心として第２角度θ２を小さくする方向に第２線分４２が回転移動する。

【0070】

このように、ｐ⁺型領域２１，２２のコーナーが丸面取りされた場合、ｐ⁺型領域２１，２２のコーナーが略直角である場合と比べて、チャネル３ａの下端部４０上の同一の任意点を端点とする第１，２線分４１，４２が互いに近づくように回転移動する。この場合においても、第２角度θ２が第１角度θ１よりも大きくなるように（θ２＞θ１）、第２ＪＦＥＴ領域２５の厚さｔ１、ｐ⁺型領域２１の厚さｔ２、ｐ⁺型領域２１の張り出し長さｄ１、および第１ＪＦＥＴ領域２４の第２方向Ｙの幅ｗ１を適宜設定することで、チャネル３ａの下端部４０上の同一の任意点を端点とする第１，２線分４１，４２間においてチャネル３ａの下端部４０とドレイン電極１３との間にｐ⁺型領域２１，２２が介在する構成となる。このため、ｐ⁺型領域２１，２２のコーナーが略直角である場合と同様に、チャネル３ａの下端部４０がドレイン電極１３から直線的に見えなくなる。

【0071】

層間絶縁膜１１は、半導体基板３０のおもて面の全面に設けられ、ゲート電極９を覆う。ソース電極（第１電極）１２は、コンタクトホール１１ａを介してｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６にオーミック接触し、ｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域６、ｐ型ベース領域３およびｐ⁺型領域２１，２２に電気的に接続されている。ドレイン電極（第２電極）１３は、半導体基板３０の裏面（ｎ⁺型出発基板３１の裏面）の全面に設けられている。ドレイン電極１３は、ｎ⁺型ドレイン領域１（ｎ⁺型出発基板３１）にオーミック接触して、ｎ⁺型ドレイン領域１に電気的に接続されている。

【0072】

実施の形態にかかる炭化珪素半導体装置１０（ＳｉＣ－ＭＯＳＦＥＴ）の動作について説明する。ＳｉＣ－ＭＯＳＦＥＴの通常動作時、ソース電極１２に対して正の電圧（ドレイン・ソース間電圧Ｖｄｓ）がドレイン電極１３に印加されることで、ｐ⁺⁺型コンタクト領域６、ｐ型ベース領域３およびｐ⁺型領域２１，２２と、ＪＦＥＴ領域２３、ｎ^-型ドリフト領域２およびｎ⁺型ドレイン領域１と、のｐｎ接合（活性領域の主接合）が逆バイアスされる。この状態で、ゲート電極９に印加される電圧がゲート閾値電圧未満であると、ＳｉＣ－ＭＯＳＦＥＴはオフ状態を維持する。

【0073】

一方、ソース電極１２に対して正の電圧がドレイン電極１３に印加された状態でゲート電極９にゲート閾値電圧以上のゲート電圧が印加されると、ｐ型ベース領域３の、トレンチ７の側壁に沿った部分にチャネル３ａが形成される。それによって、ｎ⁺型ドレイン領域１からｎ^-型ドリフト領域２、ＪＦＥＴ領域２３およびチャネル３ａを通ってｎ⁺型ソース領域５へ向かってドリフト電流（ドレイン・ソース間電流Ｉｄｓ）が流れ、ＳｉＣ－ＭＯＳＦＥＴがオン（導通）する。線形領域においてはドレイン・ソース間電圧Ｖｄｓが上昇してピンチオフ電圧Ｖｐとなるまで、ドレイン・ソース間電流Ｉｄｓが大きくなる。

【0074】

飽和領域においては、ドレイン・ソース間電流Ｉｄｓ（飽和電流Ｉｓａｔ）を小さい電流値でほぼ飽和させることができる。その理由は、チャネル３ａの下端部４０がｐ⁺型領域２１、ｐ⁺型領域２２または活性領域の主接合から広がる空乏層によって遮蔽されて、ドレイン電極１３から直線的に見えないからである。チャネル３ａの下端部４０がドレイン電極１３から直線的に見えないことで、ドレイン・ソース間電圧Ｖｄｓによってｎ^-型ドリフト領域２に生じる電界がチャネル３ａの下端部４０に直接印加されない。これによって、チャネル３ａの下端部４０の電位上昇が抑制される。

【0075】

チャネル３ａの下端部４０の電位上昇が抑制されることで、ドレイン・ソース間電圧Ｖｄｓが高電圧になっても、チャネル３ａの下端部４０が空乏化しにくい。このため、チャネル３ａのピンチオフ点（チャネル３ａの下端部４０）が移動しにくく、実効的なチャネル長Ｌをｐ型ベース領域３の厚さとほぼ同じ長さで維持することができるため、短チャネル効果を抑制することができる。これによって、ドレイン・ソース間電圧Ｖｄｓが高電圧になっても飽和電流Ｉｓａｔが大きくなりにくく、飽和領域における出力特性を平坦に近づけることができる。

【0076】

参考例構造では、チャネル１０３ａの下端部１４０がドレイン電極１１３から直線的に見えることで、ドレイン・ソース間電圧Ｖｄｓによってｎ^-型ドリフト領域１０２に生じる電界がチャネル１０３ａの下端部１４０に直接印加される。これによって、チャネル１０３ａの下端部１４０の電位上昇が大きくなり、チャネル１０３ａの下端部１４０が空乏化しやすい。ドレイン・ソース間電圧Ｖｄｓが高くなるほど、チャネル１０３ａのピンチオフ点（チャネル１０３ａの下端部１４０）がｎ⁺型ソース領域５側へ移動していき、実効的なチャネル長Ｌが短くなっていく。このため、ドレイン・ソース間電圧Ｖｄｓが高くなるほど、短チャネル効果によって飽和電流Ｉｓａｔが大きくなっていく。

【0077】

一般的に、ＭＯＳＦＥＴでは、負荷短絡時やアーム短絡時にオフ動作が遅延してオンしたままとなると、ドレイン・ソース間電圧Ｖｄｓとドレイン・ソース間電流Ｉｄｓとが同時にかかることで、急激に温度上昇する。参考例構造のようにドレイン・ソース間電圧Ｖｄｓの上昇に伴って飽和電流Ｉｓａｔが大きくなっていく場合、負荷短絡時やアーム短絡時にドレイン・ソース間電圧Ｖｄｓが高電圧（例えば１２００Ｖ）になった場合に、ドレイン・ソース間電流Ｉｄｓが定格を超える大電流（短絡電流）となり、ＳｉＣ－ＭＯＳＦＥＴが急激に温度上昇して熱破壊に至る。

【0078】

実施の形態においては、上述したようにドレイン・ソース間電圧Ｖｄｓが高くなっても飽和電流Ｉｓａｔが大きくなりにくい。このため、負荷短絡時やアーム短絡時にドレイン・ソース間電圧Ｖｄｓが高電圧になっても、短絡電流が流れにくく、短絡耐量を向上させることができる。第２ＪＦＥＴ領域２５の不純物濃度を適宜設定することで、オン抵抗と短絡耐量とのトレードオフ関係が改善される。

【0079】

以上、説明したように、実施の形態によれば、第２ＪＦＥＴ領域の厚さをトレンチ底面に対向する電界緩和用のｐ⁺型領域の張り出し長さ以下にする。これによって、チャネルの下端部がドレイン電極から直線的に見えない構造となり、チャネルの下端部の電位上昇が抑制される。これによって、オン抵抗を維持したまま、短チャネル効果が抑制されて飽和電流を小さくすることができる。飽和電流が小さくなるほど、飽和領域における出力特性を平坦に近づけることができる。このため、負荷短絡時やアーム短絡時にドレイン・ソース間電圧が高電圧になっても、短絡電流が流れにくく、短絡耐量が向上する。したがって、オン抵抗と短絡耐量とのトレードオフ関係を改善することができる。

【0080】

また、実施の形態によれば、第２ＪＦＥＴ領域の厚さを薄くするほど、かつトレンチ底面に対向する電界緩和用のｐ⁺型領域の張り出し長さを長くするほど、短チャネル効果を抑制する効果が高くなる。また、チャネルの下端部全体の電位上昇が抑制されるため、チャネル幅を広くして低オン抵抗化を図っても短絡耐量が低減しない。

【0081】

（実験例１）
第２ＪＦＥＴ領域２５の厚さｔ１について検証した。図２は、比較例１～３の出力特性を示す特性図である。図３は、比較例１～３の飽和電流Ｉｓａｔとオン抵抗ＲｏｎＡとの関係を示す特性図である。実験例１の試料として、シミュレーションによる比較例１～３を用いた。比較例１～３の出力特性（Ｉｄｓ－Ｖｄｓ特性）を検証した結果を図２に示す。図２の比較例１～３は、第２ＪＦＥＴ領域１２５の厚さｔ１０１のみが異なる。比較例１～３についてそれぞれＪＦＥＴ領域１２３の不純物濃度を種々変更して飽和電流Ｉｓａｔおよびオン抵抗ＲｏｎＡを検証した結果を図３に示す。

【0082】

参考例の炭化珪素半導体装置１１０の構成を備えたＳｉＣ－ＭＯＳＦＥＴ（以下、単に参考例とする）は、ＪＦＥＴ領域１２３の不純物濃度を低くすることで所定の短絡耐量を得ている。参考例は、第２ＪＦＥＴ領域１２５の厚さｔ１０１を０．５μｍとし、ｐ⁺型領域１２１の張り出し長さｄ１０１を０．１μｍとした。比較例１が参考例と異なる点は、ＪＦＥＴ領域１２３を実施の形態のＪＦＥＴ領域２３と同じ不純物濃度の範囲内とした点である。比較例２，３は、第２ＪＦＥＴ領域１２５の厚さｔ１０１が比較例１と異なり、第２ＪＦＥＴ領域１２５の厚さｔ１０１をそれぞれ０．３μｍおよび０．２μｍとした。

【0083】

図２に示す比較例１～３の結果から、第２ＪＦＥＴ領域１２５の厚さｔ１０１を薄くするほど、飽和電流Ｉｓａｔ（飽和領域におけるドレイン・ソース間電流Ｉｄｓ）が小さくなることが確認された（矢印５１の部分）。飽和電流Ｉｓａｔを小さくすることで、飽和領域における出力特性が平坦に近づくことが確認された。また、比較例３のように第２ＪＦＥＴ領域１２５の厚さｔ１０１を薄くしすぎると、オン抵抗ＲｏｎＡが急激に高くなることが確認された。なお、線形領域における出力特性の傾き（＝ドレイン・ソース間電流Ｉｄｓ／ドレイン・ソース間電圧Ｖｄｓ）がオン抵抗ＲｏｎＡの逆数に相当する。

【0084】

図３に示す結果から、比較例１～３では、ＪＦＥＴ領域１２３の不純物濃度を高くしたことで、オン抵抗ＲｏｎＡが低減されることが確認された。比較例１，２では、第２ＪＦＥＴ領域１２５の厚さｔ１０１を薄くすることで飽和電流Ｉｓａｔが小さくなるが、オン抵抗ＲｏｎＡはほぼ変わらないことが確認された（矢印５２の部分）。

【0085】

比較例３のように第２ＪＦＥＴ領域１２５の厚さｔ１０１を薄くしすぎると、オン抵抗ＲｏｎＡが急激に高くなるが、図２，３および後述する図５の結果から第２ＪＦＥＴ領域１２５の厚さｔ１０１が０．２５μｍ以上（好ましくは０．３μｍ±１０％程度）であれば、オン抵抗ＲｏｎＡがほぼ維持したまま、飽和電流Ｉｓａｔを小さくすることができると推測される。したがって、第２ＪＦＥＴ領域１２５の厚さｔ１０１が０．２５μｍ以上程度であれば、オン抵抗ＲｏｎＡは、第２ＪＦＥＴ領域１２５の厚さｔ１０１によらず、第２ＪＦＥＴ領域１２５の不純物濃度に応じて決まると推測される。

【0086】

（実験例２）
ｐ⁺型領域２１の張り出し長さｄ１について検証した。図４は、比較例６～９の出力特性を示す特性図である。図５は、比較例４～８の飽和電流Ｉｓａｔとオン抵抗ＲｏｎＡとの関係を示す特性図である。実験例２の試料として、シミュレーションによる比較例４～９を用いた。比較例６～９の出力特性を検証した結果を図４に示す。図４の比較例６～９は、ｐ⁺型領域２１の張り出し長さｄ１のみが異なる。比較例４～８について、それぞれＪＦＥＴ領域２３，１２３の不純物濃度を種々変更して飽和電流Ｉｓａｔおよびオン抵抗ＲｏｎＡを検証した結果を図５に示す。

【0087】

比較例６～９は、実施の形態にかかる炭化珪素半導体装置１０（図１参照）の構成を備えたＳｉＣ－ＭＯＳＦＥＴであり、第２ＪＦＥＴ領域２５の厚さｔ１をｐ⁺型領域２１の張り出し長さｄ１以下とした。比較例６～９の第２ＪＦＥＴ領域２５の厚さｔ１を０．３μｍとした。比較例６～９のｐ⁺型領域２１の張り出し長さｄ１をそれぞれ０．１５μｍ、０．２５μｍ、０．３５μｍおよび０．４５μｍとした。比較例５が比較例６と異なる点は、ｐ⁺型領域２１の張り出し長さｄ１を０．０５μｍとした点である。比較例４が比較例５と異なる点は、第２ＪＦＥＴ領域２５の厚さｔ１を０．５μｍとした点である。

【0088】

図４，５に示す結果から、ｐ⁺型領域２１の張り出し長さｄ１を長くするほど、オン抵抗ＲｏｎＡを維持したまま、短チャネル効果が抑制されて、飽和電流Ｉｓａｔ（飽和領域におけるドレイン・ソース間電流Ｉｄｓ）が小さくなることが確認された（矢印５３，５４の部分）。また、図４に示す結果から、ｐ⁺型領域２１の張り出し長さｄ１を長くして飽和電流Ｉｓａｔを小さくするほど、飽和領域における出力特性を平坦に近づけることができることが確認された。なお、線形領域における出力特性の傾き（＝ドレイン・ソース間電流Ｉｄｓ／ドレイン・ソース間電圧Ｖｄｓ）がオン抵抗ＲｏｎＡの逆数に相当する。

【0089】

また、比較例４，５や上述した実験例１のようにｐ⁺型領域２１の張り出し長さｄ１が同じである場合、上述したように、第２ＪＦＥＴ領域２５の厚さｔ１を薄くするほど、飽和電流Ｉｓａｔが小さくなる。また、比較例５～９のように第２ＪＦＥＴ領域２５の厚さｔ１が同じである場合、上述したように、ｐ⁺型領域２１の張り出し長さｄ１を長くするほど、飽和電流Ｉｓａｔが小さくなる。したがって、実験例２において、ｐ⁺型領域２１の張り出し長さｄ１を長くし、かつ第２ＪＦＥＴ領域２５の厚さｔ１を短くすることで、短チャネル効果を抑制する効果を高くなることができることが確認された。

【0090】

なお、第２ＪＦＥＴ領域２５の厚さｔ１が０．５μｍである場合、ｐ⁺型領域２１の張り出し長さｄ１の長さを変更しても、短チャネル効果を低減する効果が得られないことが発明者により確認されている。このため、比較例４，５および実験例１に示す結果から、第２ＪＦＥＴ領域２５の厚さｔ１は、０．２５μｍ以上０．４μｍ以下程度（好ましくは０．３μｍ±１０％程度）であることがよいと推測される。また、比較例５～９の結果から、ｐ⁺型領域２１の張り出し長さｄ１が０．２５μｍ以上０．４μｍ以下程度（好ましくは０．３μｍ±１０％程度）であることがよいと推測される。

【0091】

したがって、実験例１，２の結果から、第２ＪＦＥＴ領域２５の厚さｔ１をｐ⁺型領域２１の張り出し長さｄ１以下とし、第２ＪＦＥＴ領域２５の厚さｔ１を薄くするほど、かつｐ⁺型領域２１の張り出し長さｄ１を長くするほど、第２ＪＦＥＴ領域２５の不純物濃度に起因して決まるオン抵抗ＲｏｎＡを維持したまま、短チャネル効果を抑制して飽和電流Ｉｓａｔを大幅に小さくすることができることが確認された。

【0092】

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

【産業上の利用可能性】

【0093】

以上のように、本発明にかかる炭化珪素半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にオン抵抗が２．５ｍΩ・ｃｍ²以下程度（例えば１．５ｍΩ・ｃｍ²～２．０ｍΩ・ｃｍ²程度）の炭化珪素半導体装置に適している。

【符号の説明】

【0094】

１，１０１ ｎ⁺型ドレイン領域
２，１０２ ｎ^-型ドリフト領域
３，１０３ ｐ型ベース領域
３ａ，１０３ａ チャネル
４，１０４ ｐ型チャネルインプラ領域
５，１０５ ｎ⁺型ソース領域
６，１０６ ｐ⁺⁺型コンタクト領域
７，１０７ トレンチ
８，１０８ ゲート絶縁膜
９，１０９ ゲート電極
１０，１１０ 炭化珪素半導体装置
１１，１１１ 層間絶縁膜
１１ａ，１１１ａ 層間絶縁膜のコンタクトホール
１２，１１２ ソース電極
１３，１１３ ドレイン電極
２１，１２１ トレンチ直下のｐ⁺型領域
２２，１２２ 互いに隣り合うトレンチ間のｐ⁺型領域
２３，１２３ ＪＦＥＴ領域
２４，１２４ 第１ＪＦＥＴ領域
２５，１２５ 第２ＪＦＥＴ領域
３０，１３０ 半導体基板
３１，１３１ ｎ⁺型出発基板
３２，１３２ ｎ^-型エピタキシャル層
３３，１３３ ｐ型エピタキシャル層
４０，１４０ チャネルの下端部
４１，４２，１４１，１４２ チャネルの下端部とドレイン電極とを結ぶ第１線分
Ｌ チャネル長
Ｘ 半導体基板のおもて面に平行な第１方向
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する第２方向
Ｚ 深さ方向
ｄ１，ｄ１０１ トレンチ直下のｐ⁺型領域の張り出し長さ
ｔ１，ｔ１０１ 第２ＪＦＥＴ領域の厚さ
ｔ２，ｔ１０２ トレンチ直下のｐ⁺型領域の厚さ
ｗ１，ｗ１０１ 第１ＪＦＥＴ領域の第２方向の幅
θ１，θ１０１ 第１線分がトレンチの側壁に対してなす第１角度
θ２，θ１０２ 第２線分がトレンチの側壁に対してなす第２角度

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】