特開 2024-123930 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024123930

(43)【公開日】2024-09-12

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/76 20060101AFI20240905BHJP

   H01L 21/336 20060101ALI20240905BHJP

【ＦＩ】

H01L21/76 N

H01L29/78 301D

H01L29/78 301R

【審査請求】未請求

【請求項の数】19

【出願形態】ＯＬ

(21)【出願番号】P 2023031760

(22)【出願日】2023-03-02

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110002310

【氏名又は名称】弁理士法人あい特許事務所

(72)【発明者】

【氏名】泉 章太

【テーマコード（参考）】

5F032

5F140

【Ｆターム（参考）】

5F032AA33

5F032AA35

5F032AA39

5F032AA44

5F032AA45

5F032AA46

5F032AA48

5F032AA64

5F032AA67

5F032AA70

5F032AA77

5F032BA02

5F032BA03

5F032CA15

5F032CA16

5F032CA17

5F032CA18

5F032DA02

5F032DA23

5F032DA24

5F032DA33

5F032DA44

5F032DA53

5F140AA25

5F140BA01

5F140BF04

5F140BH14

5F140BH17

5F140BH30

5F140BH43

5F140BH45

5F140BH49

5F140CB04

(57)【要約】

【課題】半導体チップの主面に沿う横方向における耐圧を向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１Ａは、第１主面３およびその反対側の第２主面４を有する半導体チップ２と、半導体チップ２の第１主面３側に形成され、デバイス領域１０を区画する素子分離部１２とを含み、素子分離部１２は、半導体チップ２の第１主面３側に形成された分離トレンチ１５と、分離トレンチ１５の内壁に形成された分離絶縁膜１６と、分離絶縁膜１６を介して分離トレンチ１５に埋め込まれた分離導電体１７とを含み、分離導電体１７は、分離トレンチ１５の中央部に形成された主分離導電体３３と、分離絶縁膜１６の一部である内側絶縁膜３０を挟んで主分離導電体３３の側方に形成された補助分離導電体３４とを含む。
【選択図】図４

【特許請求の範囲】

【請求項1】

第１主面およびその反対側の第２主面を有する半導体チップと、
前記半導体チップの前記第１主面側に形成され、デバイス領域を区画する素子分離部とを含み、
前記素子分離部は、前記半導体チップの前記第１主面側に形成された分離トレンチと、
前記分離トレンチの内壁に形成された分離絶縁膜と、
前記分離絶縁膜を介して前記分離トレンチに埋め込まれた分離導電体とを含み、
前記分離導電体は、前記分離トレンチの中央部に形成された主分離導電体と、前記分離絶縁膜の一部である内側絶縁膜を挟んで前記主分離導電体の側方に形成された補助分離導電体とを含む、半導体装置。

【請求項2】

前記分離トレンチは、前記分離トレンチの底部側に形成された第１幅を有する第１部分と、前記第１部分に対して前記第１主面側に形成され、前記第１部分から前記分離トレンチの外側に広がって形成され、前記第１幅よりも広い第２幅を有する第２部分とを含み、
前記分離トレンチの前記第２部分において、前記主分離導電体および前記補助分離導電体が隣り合っている、請求項１に記載の半導体装置。

【請求項3】

前記分離トレンチは、前記第１主面から前記第２主面に向かって形成された上部トレンチと、前記上部トレンチの底部から前記半導体チップの一部を選択的に掘り下げることにより形成され、前記上部トレンチよりも狭い幅を有する下部トレンチとを含む二段トレンチ構造を有し、
前記分離トレンチの前記上部トレンチにおいて、前記主分離導電体および前記補助分離導電体が隣り合っている、請求項１に記載の半導体装置。

【請求項4】

前記半導体チップの厚さ方向において、前記主分離導電体は、前記補助分離導電体よりも深い位置に底部を有している、請求項１に記載の半導体装置。

【請求項5】

前記補助分離導電体は、前記主分離導電体の第１電位と前記デバイス領域の第２電位との間の大きさの第３電位に固定されている、請求項１に記載の半導体装置。

【請求項6】

前記半導体チップは、前記第２主面側に形成された第１導電型の第１不純物領域と、前記第１主面側に形成された第２導電型の第２不純物領域と、前記第１不純物領域と前記第２不純物領域との間に埋め込まれた第２導電型の埋め込み領域とを含み、
前記分離トレンチは、前記第１主面から前記第２不純物領域および前記埋め込み領域を貫通して前記第１不純物領域に底部を有し、
前記補助分離導電体は、前記第１主面に沿う横方向において、前記第２不純物領域および前記埋め込み領域と前記主分離導電体との間に挟まれている、請求項１～５のいずれか一項に記載の半導体装置。

【請求項7】

前記半導体チップは、前記第２不純物領域における前記分離トレンチの側壁に沿って形成され、前記第２不純物領域よりも高濃度な第２導電型のシンカー領域をさらに含む、請求項６に記載の半導体装置。

【請求項8】

前記第１不純物領域は、第１導電型の基板と、前記基板よりも低濃度な第１導電型のエピタキシャル層とを含み、
前記補助分離導電体の下端部が前記基板内に配置されている、請求項６に記載の半導体装置。

【請求項9】

前記内側絶縁膜は、前記分離トレンチの底部に開口を有し、
前記主分離導電体は、前記開口を介して前記第１不純物領域に電気的に接続されている、請求項６に記載の半導体装置。

【請求項10】

前記半導体チップは、前記第２主面側に形成された第１導電型の第１不純物領域と、前記第１主面側に形成された第２導電型の第２不純物領域と、前記第１不純物領域と前記第２不純物領域との間に埋め込まれた第２導電型の埋め込み領域とを含み、
前記上部トレンチは、前記第１主面から前記第２不純物領域および前記埋め込み領域を貫通して前記第１不純物領域に底部を有し、
前記分離絶縁膜は、前記上部トレンチの底部から前記埋め込み領域と前記第２不純物領域との境界を横切り、前記第２不純物領域の側方まで一様な厚さで形成された外側絶縁膜を含み、
前記補助分離導電体は、前記第１主面に沿う横方向において、前記第２不純物領域および前記埋め込み領域と前記主分離導電体との間に前記外側絶縁膜を介して挟まれている、請求項３に記載の半導体装置。

【請求項11】

前記半導体チップは、前記第２主面側に形成された第１導電型の第１不純物領域と、前記第１主面側に形成された第２導電型の第２不純物領域と、前記第１不純物領域と前記第２不純物領域との間に埋め込まれた第２導電型の埋め込み領域とを含み、
前記上部トレンチは、前記第１主面から前記第２不純物領域および前記埋め込み領域を貫通して前記第１不純物領域に前記底部を有し、
前記分離絶縁膜は、前記上部トレンチの底部から前記埋め込み領域と前記第２不純物領域との境界を横切り、前記第２不純物領域の側方まで形成された厚膜部と、前記厚膜部から前記第１主面まで形成され、前記厚膜部よりも薄い薄膜部とを有する外側絶縁膜を含み、
前記補助分離導電体は、前記第１主面に沿う横方向において、前記第２不純物領域と前記主分離導電体との間に前記薄膜部を介して挟まれている、請求項３に記載の半導体装置。

【請求項12】

前記分離導電体は、断面視において互いに離れた一対の前記補助分離導電体を含み、
前記一対の補助分離導電体は、互いに同じ厚さを有するように、前記分離トレンチの底部の幅方向中央の中心線に対して線対称に形成されている、請求項１～５のいずれか一項に記載の半導体装置。

【請求項13】

前記分離導電体は、断面視において互いに離れた一対の前記補助分離導電体を含み、
前記一対の補助分離導電体は、互いに異なる厚さを有するように、前記分離トレンチの底部の幅方向中央の中心線に対して非線対称に形成されている、請求項１～５のいずれか一項に記載の半導体装置。

【請求項14】

前記半導体チップの前記第１主面の表層部に前記分離トレンチに連なって形成され、前記分離トレンチよりも浅い第２分離トレンチと、
前記第２分離トレンチに埋め込まれた埋め込み絶縁体とをさらに含む、請求項１～５のいずれか一項に記載の半導体装置。

【請求項15】

前記第２分離トレンチは、前記第１主面に沿う横方向において、前記主分離導電体と前記補助分離導電体との境界を横切って形成されており、
前記埋め込み絶縁体は、前記内側絶縁膜と一体的に形成された絶縁体を含む、請求項１４に記載の半導体装置。

【請求項16】

第１主面およびその反対側の第２主面を有する半導体ウエハの前記第１主面にデバイス領域を区画するように環状の第１トレンチを形成する工程と、
前記第１トレンチの内壁に外側絶縁膜を形成する工程と、
前記外側絶縁膜を介して前記第１トレンチに第１導電体を埋め込む工程と、
前記第１導電体および前記第１導電体の下方の前記半導体ウエハの部分を選択的にエッチングすることにより、前記第１トレンチよりも狭い幅を有する第２トレンチを形成し、前記第２トレンチの側壁に残った前記第１導電体からなる補助分離導電体を形成する工程と、
前記第２トレンチの内壁の前記補助分離導電体部分および前記半導体ウエハ部分に、内側絶縁膜を形成する工程と、
前記第２トレンチに導電材料を埋め込むことにより主分離導電体を形成する工程とを含む、半導体装置の製造方法。

【請求項17】

前記半導体ウエハは、前記第２主面側に形成された第１導電型の第１不純物領域と、前記第１主面側に形成された第２導電型の第２不純物領域と、前記第１不純物領域と前記第２不純物領域との間に埋め込まれた第２導電型の埋め込み領域とを含み、
前記第１トレンチは、前記第１主面から前記第２不純物領域および前記埋め込み領域を貫通して前記第１不純物領域に底部が達するように形成される、請求項１６に記載の半導体装置の製造方法。

【請求項18】

前記外側絶縁膜を形成する工程は、熱酸化により、前記第１トレンチの内壁に一様な厚さの絶縁膜を形成する工程を含む、請求項１６または１７に記載の半導体装置の製造方法。

【請求項19】

前記外側絶縁膜を形成する工程は、前記第１トレンチの深さ方向途中まで厚膜絶縁膜を埋め込む工程と、熱酸化により、前記厚膜絶縁膜よりも上側の前記第１トレンチの内壁に、前記厚膜絶縁膜よりも薄い一様な厚さの薄膜絶縁膜を形成する工程とを含む、請求項１６または１７に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置および半導体装置の製造方法に関する。

【背景技術】

【0002】

特許文献１は、ＤＴＩ（deep trench isolation）構造を含む素子分離部を備えた半導体装置を開示している。素子分離部は、半導体チップの主面に形成されたトレンチと、トレンチの側面を被覆する絶縁膜と、絶縁膜を挟んでトレンチ内に埋め込まれたポリシリコンとを含む。ポリシリコンは、トレンチの底壁を介して不純物領域の高濃度領域に電気的に接続されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２１－２６２３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本開示の一実施形態は、半導体チップの主面に沿う横方向における耐圧を向上できる半導体装置およびその製造方法を提供する。

【課題を解決するための手段】

【0005】

本開示の一実施形態は、第１主面およびその反対側の第２主面を有する半導体チップと、前記半導体チップの前記第１主面側に形成され、デバイス領域を区画する素子分離部とを含み、前記素子分離部は、前記半導体チップの前記第１主面側に形成された分離トレンチと、前記分離トレンチの内壁に形成された分離絶縁膜と、前記分離絶縁膜を介して前記分離トレンチに埋め込まれた分離導電体とを含み、前記分離導電体は、前記分離トレンチの中央部に形成された主分離導電体と、前記分離絶縁膜の一部である内側絶縁膜を挟んで前記主分離導電体の側方に形成された補助分離導電体とを含む、半導体装置を提供する。

【0006】

本開示の一実施形態は、第１主面およびその反対側の第２主面を有する半導体ウエハの前記第１主面にデバイス領域を区画するように環状の第１トレンチを形成する工程と、前記第１トレンチの内壁に外側絶縁膜を形成する工程と、前記外側絶縁膜を介して前記第１トレンチに第１導電体を埋め込む工程と、前記第１導電体および前記第１導電体の下方の前記半導体ウエハの部分を選択的にエッチングすることにより、前記第１トレンチよりも狭い幅を有する第２トレンチを形成し、前記第２トレンチの側壁に残った前記第１導電体からなる補助分離導電体を形成する工程と、前記第２トレンチの内壁の前記補助分離導電体部分および前記半導体ウエハ部分に、内側絶縁膜を形成する工程と、前記第２トレンチに導電材料を埋め込むことにより主分離導電体を形成する工程とを含む、半導体装置の製造方法を提供する。

【発明の効果】

【0007】

本開示の一実施形態によれば、半導体チップの主面に沿う横方向における耐圧を向上できる半導体装置およびその製造方法を提供できる。

【図面の簡単な説明】

【0008】

【図1】図１は、本開示の第１実施形態に係る半導体装置の模式的な平面図である。

【図2】図２は、図１に示す領域IIの拡大図である。

【図3】図３は、図２に示すIII－III断面を示す図である。

【図4】図４は、図３に示す構造の要部を拡大した断面図である。

【図5A】図５Ａは、図４に対応する図であって、本開示の第１実施形態に係る半導体装置の製造工程の一部を示す図である。

【図5B】図５Ｂは、図５Ａの次の工程を示す図である。

【図5C】図５Ｃは、図５Ｂの次の工程を示す図である。

【図5D】図５Ｄは、図５Ｃの次の工程を示す図である。

【図5E】図５Ｅは、図５Ｄの次の工程を示す図である。

【図5F】図５Ｆは、図５Ｅの次の工程を示す図である。

【図5G】図５Ｇは、図５Ｆの次の工程を示す図である。

【図5H】図５Ｈは、図５Ｇの次の工程を示す図である。

【図5I】図５Ｉは、図５Ｈの次の工程を示す図である。

【図5J】図５Ｊは、図５Ｉの次の工程を示す図である。

【図5K】図５Ｋは、図５Ｊの次の工程を示す図である。

【図5L】図５Ｌは、図５Ｋの次の工程を示す図である。

【図6】図６は、本開示の第２実施形態に係る半導体装置の要部を拡大した断面図である。

【図7A】図７Ａは、図６に対応する図であって、本開示の第２実施形態に係る半導体装置の製造工程の一部を示す図である。

【図7B】図７Ｂは、図７Ａの次の工程を示す図である。

【図7C】図７Ｃは、図７Ｂの次の工程を示す図である。

【図7D】図７Ｄは、図７Ｃの次の工程を示す図である。

【図7E】図７Ｅは、図７Ｄの次の工程を示す図である。

【図8】図８は、図４に示す分離トレンチの変形例を説明するための図である。

【図9】図９は、図４に示す分離絶縁膜の変形例を説明するための図である。

【図10】図１０は、図４に示す分離絶縁膜の変形例を説明するための図である。

【発明を実施するための形態】

【0009】

次に、本開示の実施形態を、添付図面を参照して詳細に説明する。

【0010】

図１は、本開示の第１実施形態に係る半導体装置１Ａの模式的な平面図である。

【0011】

図１を参照して、半導体装置１Ａは、直方体形状の半導体チップ２を含む。半導体チップ２は、この実施形態では、Ｓｉ（シリコン）チップからなる。半導体チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。

【0012】

第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、半導体チップ２の厚さ方向でもある。第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。

【0013】

半導体装置１Ａは、第１主面３に形成された複数のデバイス領域１０を含む。複数のデバイス領域１０は、半導体チップ２の内側の領域を利用して種々の機能デバイスがそれぞれ形成された領域である。複数のデバイス領域１０は、平面視において第１～第４側面５Ａ～５Ｄから間隔を空けて第１主面３の内方部にそれぞれ区画されている。デバイス領域１０の個数、配置および形状はいずれも任意であり、特定の個数、配置および形状に限定されない。

【0014】

複数の機能デバイスは、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも１つをそれぞれ含んでいてもよい。半導体スイッチングデバイスは、ＪＦＥＴ（Junction Field Effect Transistor：接合型トランジスタ）、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：絶縁ゲート型の電界効果トランジスタ）、ＢＪＴ（Bipolar Junction Transistor：バイポーラトランジスタ）、および、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor：絶縁ゲート型のバイポーラトランジスタ）のうちの少なくとも１つを含んでいてもよい。

【0015】

半導体整流デバイスは、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。受動デバイスは、抵抗、コンデンサ、インダクタおよびヒューズのうちの少なくとも１つを含んでいてもよい。複数のデバイス領域１０は、この実施形態では、少なくとも１つのトランジスタ領域１１を含む。

【0016】

トランジスタ領域１１は、複数のトランジスタ素子が形成される領域である。トランジスタ領域１１には、半導体装置１Ａのソース－ドレイン間が導通状態のとき（オン時）に半導体チップ２の横方向に電流が流れる。トランジスタ領域１１は、平面視においてたとえば四角形である。

【0017】

図２は、図１に示す領域IIの拡大図である。図３は、図２に示すIII－III断面を示す図である。図４は、図３に示す構造の要部を拡大した断面図である。

【0018】

図３および図４を参照して、半導体チップ２は、第２主面４側の領域に形成されたｐ型（第１導電型）の第１不純物領域６を含む。第１不純物領域６は、「ベース領域」と称してもよい。第１不純物領域６は、第２主面４に沿って層状に延び、第２主面４および第１～第４側面５Ａ～５Ｄの一部から露出している。第１不純物領域６は、第１主面３側のｐ型不純物濃度が第２主面４側のｐ型不純物濃度よりも低い濃度勾配を有している。第１不純物領域６は、具体的には、第２主面４側からこの順に積層されたｐ型の高濃度領域６ａおよびｐ型の低濃度領域６ｂを含む積層構造を有している。なお、図４の拡大図では第２主面４のアウトラインが示されていないが、説明の便宜上、最も第２主面４に近い半導体チップ２の位置を第２主面４として示している。

【0019】

高濃度領域６ａは、比較的高いｐ型不純物濃度を有している。高濃度領域６ａのｐ型不純物濃度は、１×１０^１７ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってもよい。高濃度領域６ａは、ｐ型不純物としてのホウ素（Ｂ）を含んでいてもよい。高濃度領域６ａは、５０μｍ以上５００μｍ以下の厚さを有していてもよい。高濃度領域６ａは、この実施形態では、ｐ型の半導体基板（Ｓｉ基板）からなる。

【0020】

低濃度領域６ｂは、高濃度領域６ａよりも低いｐ型不純物濃度を有し、高濃度領域６ａの上に積層されている。低濃度領域６ｂのｐ型不純物濃度は、１×１０^１４ｃｍ^－３以上１×１０^１７ｃｍ^－３以下であってもよい。低濃度領域６ｂは、ｐ型不純物としてのホウ素（Ｂ）を含んでいてもよい。低濃度領域６ｂは、高濃度領域６ａの厚さ未満の厚さを有している。低濃度領域６ｂの厚さは、１μｍ以上２０μｍ以下であってもよい。低濃度領域６ｂは、この実施形態では、ｐ型のエピタキシャル層（Ｓｉエピタキシャル層）からなる。

【0021】

図３を参照して、半導体チップ２は、第１主面３側の領域に形成されたｎ型（第２導電型）の第２不純物領域７を含む。第２不純物領域７は、第１主面３に沿って層状に延び、第１主面３および第１～第４側面５Ａ～５Ｄの一部から露出している。第２不純物領域７のｎ型不純物濃度は、１×１０^１４ｃｍ^－３以上１×１０^１７ｃｍ^－３以下であってもよい。第２不純物領域７は、５μｍ以上３０μｍ以下の厚さを有していてもよい。第２不純物領域７は、厚さ方向に一様なｎ型不純物濃度を有していてもよいし、第１主面３に向かってｎ型不純物濃度が上昇する濃度勾配を有していてもよい。第２不純物領域７は、ｎ型のエピタキシャル層（Ｓｉエピタキシャル層）からなっていてもよい。

【0022】

半導体チップ２は、第１不純物領域６と第２不純物領域７との間に埋め込まれたｎ型（第２導電型）の埋め込み領域８を含む。他の言い方では、第１不純物領域６、埋め込み領域８および第２不純物領域７は、第２主面４側からこの順で積層されている。埋め込み領域８は、第１不純物領域６および第２不純物領域７に電気的に接続されている。埋め込み領域８は、第２不純物領域７に沿って層状に延びている。埋め込み領域８は、第１～第４側面５Ａ～５Ｄの一部から露出している。埋め込み領域８のｎ型不純物濃度は、第２不純物領域７のｎ型不純物濃度よりも低く、たとえば、１×１０^１６ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってもよい。埋め込み領域８は、０．１μｍ以上５μｍ以下の厚さを有していてもよい。埋め込み領域８は、ｎ型のエピタキシャル層（Ｓｉエピタキシャル層）からなっていてもよい。

【0023】

図２および図３を参照して、半導体チップ２は、第１主面３側において形成され、トランジスタ領域１１を区画する素子分離部１２を含む。素子分離部１２は、平面視において環状、具体的には、四角環状である。より具体的には、素子分離部１２は、平面視において円弧状に湾曲した角部（四隅）を有する四角環状である。

【0024】

素子分離部１２は、第１トレンチ構造１３と、第１トレンチ構造１３に対して第１主面３側に形成された第２トレンチ構造１４とを含む。

【0025】

図２を参照して、第１トレンチ構造１３および第２トレンチ構造１４は、平面視において重なっている。第２トレンチ構造１４が第１トレンチ構造１３の上部に形成されている。第１トレンチ構造１３および第２トレンチ構造１４は、いずれも平面視において環状、具体的には、四角環状である。

【0026】

第１トレンチ構造１３は、分離トレンチ１５と、分離絶縁膜１６と、分離導電体１７とを含む。

【0027】

図２を参照して、分離トレンチ１５は、トランジスタ領域１１を区画するように第１主面３側に形成されている。分離トレンチ１５は、この実施形態では、平面視において環状（この実施形態では四角環状）である。より具体的には、分離トレンチ１５は、平面視において円弧状に湾曲した角部（四隅）を有している。

【0028】

図４を参照して、分離トレンチ１５は、第１不純物領域６に至るように、第２不純物領域７および埋め込み領域８を貫通している。分離トレンチ１５の底部１８は、第１不純物領域６に配置されている。分離トレンチ１５の底部１８は、分離トレンチ１５の底壁と称されてもよい。具体的には、分離トレンチ１５は、第１不純物領域６の高濃度領域６ａに至るように第１主面３から第２主面４側に向けて延び、第２不純物領域７、埋め込み領域８および第１不純物領域６の低濃度領域６ｂを貫通している。

【0029】

分離トレンチ１５は、互いに幅が異なる複数の部分からなる段差構造を有している。この実施形態では、分離トレンチ１５は、分離トレンチ１５の底部１８側に形成された第１部分１９と、第１部分１９に対して第１主面３側に形成された第２部分２０とを含む。分離トレンチ１５の第１部分１９および第２部分２０は、それぞれ、分離トレンチ１５の下部および上部と称されてもよい。また、後述する幅の大小関係に基づき、第１部分１９が分離トレンチ１５の幅狭部と称され、第２部分２０が分離トレンチ１５の幅広部と称されてもよい。

【0030】

分離トレンチ１５の第１部分１９は、この実施形態では、その底部１８から頂部２１に至るまでの全体が第１不純物領域６内に形成されている。頂部２１は、分離トレンチ１５の第２部分２０との境界部であってもよい。分離トレンチ１５の第１部分１９は、半導体チップ２の厚さ方向において、高濃度領域６ａと低濃度領域６ｂとの境界を横切り、高濃度領域６ａに底部１８を有し、低濃度領域６ｂに頂部２１を有していてもよい。

【0031】

分離トレンチ１５の第１部分１９は、断面視において、底部１８から頂部２１に向かって幅が広くなるテーパ状に形成されている。分離トレンチ１５の第１部分１９は、頂部２１において、第１幅Ｗ_１を有している。第１幅Ｗ_１は、平面視で分離トレンチ１５が延びる方向に直交する方向の幅である。第１幅Ｗ_１は、０．５μｍ以上５．０μｍ以下であってもよい。

【0032】

分離トレンチ１５の第２部分２０は、この実施形態では、半導体チップ２の厚さ方向において、第１不純物領域６と埋め込み領域８との境界、および埋め込み領域８と第２不純物領域７との境界を横切っている。分離トレンチ１５の第２部分２０は、第１不純物領域６（この実施形態では、低濃度領域６ｂ）に底部２２を有し、第２不純物領域７に頂部２３を有していてもよい。底部２２は、分離トレンチ１５の第１部分１９の頂部２１に一体的に繋がっている。底部２２は、分離トレンチ１５の第２部分２０の底壁と称されてもよい。

【0033】

分離トレンチ１５の第２部分２０は、第１部分１９から分離トレンチ１５の外側に広がって形成されている。つまり、分離トレンチ１５の第２部分２０は、第１部分１９に対してトランジスタ領域１１側およびその反対側の両側に張り出している。

【0034】

分離トレンチ１５の第２部分２０は、断面視において、底部２２から頂部２３に向かって幅が広くなるテーパ状に形成されている。分離トレンチ１５の第２部分２０は、頂部２３において、第１幅Ｗ_１よりも大きな第２幅Ｗ_２を有している。第２幅Ｗ_２は、平面視で分離トレンチ１５が延びる方向に直交する方向の幅である。第２幅Ｗ_２は、たとえば、１．０μｍ以上１０．０μｍ以下であってもよい。

【0035】

分離トレンチ１５は、第２部分２０に相当する上部トレンチ２４と、上部トレンチ２４よりも狭い幅で形成された第１部分１９に相当する下部トレンチ２５とを含んでいてもよい。この実施形態では、分離トレンチ１５は、第１主面３から第２主面４に向かって形成された上部トレンチ２４と、上部トレンチ２４の底部２２から半導体チップ２の一部を選択的に掘り下げることにより形成された下部トレンチ２５とを含む、二段トレンチ構造を有している。

【0036】

したがって、上部トレンチ２４（第２部分２０）の側壁２６と、下部トレンチ２５（第１部分１９）の側壁２７との間には、第１主面３に沿う方向の段差部２８が形成されている。段差部２８の幅は、上部トレンチ２４の底部２２の幅に相当する。平面視においては、図２に示すように分離トレンチ１５は、相対的に幅広な上部トレンチ２４と、相対的に幅狭な下部トレンチ２５との二重環状構造を有している。

【0037】

分離絶縁膜１６は、分離トレンチ１５の内壁に形成されている。分離絶縁膜１６の底部１８上の部分には、コンタクト開口９が形成されている。コンタクト開口９は、分離トレンチ１５内に第１不純物領域６を露出させている。

【0038】

分離絶縁膜１６は、この実施形態では、ＳｉＯ_２（酸化シリコン）である。分離絶縁膜１６は、外側絶縁膜２９と、内側絶縁膜３０とを含む。

【0039】

外側絶縁膜２９は、半導体チップ２と分離導電体１７とを絶縁する膜であり、上部トレンチ２４（第２部分２０）の内壁に形成されている。外側絶縁膜２９は、上部トレンチ２４の側壁２６および底部２２に沿って形成されている。外側絶縁膜２９は、側壁２６および底部２２において一様な第１厚さＴ_１を有している。

【0040】

第１厚さＴ_１は、後述する分離導電体１７の補助分離導電体３４の第３電位Ｖ_３（図３参照）に応じて適宜の大きさであってもよい。第１厚さＴ_１は、たとえば、１００Å以上５００Å以下であってもよい。ただし、外側絶縁膜２９は、側壁２６と底部２２とが交差する角部３１において、選択的に厚い厚膜部３２を有していてもよい。これにより、上部トレンチ２４の角部３１における分離絶縁膜１６の耐圧を向上することができる。

【0041】

分離トレンチ１５において外側絶縁膜２９の内側に、分離導電体１７が埋め込まれている。分離導電体１７は、ポリシリコンである。このポリシリコンは、この実施形態では、ｐ型（第１導電型）不純物（たとえばボロン（Ｂ））が添加されたドープトポリシリコンである。分離導電体１７は、コンタクト開口９から露出する第１不純物領域６に電気的に接続されていてもよい。

【0042】

分離導電体１７は、内側絶縁膜３０により絶縁分離された主分離導電体３３および補助分離導電体３４を含む。主分離導電体３３および補助分離導電体３４は、それぞれ、第１分離導電体および第２分離導電体と称されてもよい。主分離導電体３３が分離トレンチ１５の中央部に形成され、補助分離導電体３４が、内側絶縁膜３０を介して主分離導電体３３の両側側方に形成されている。主分離導電体３３は補助分離導電体３４よりも深くまで形成され、コンタクト開口９から露出する第１不純物領域６に電気的に接続されている。一方、補助分離導電体３４は、外側絶縁膜２９および内側絶縁膜３０に被覆され、第１不純物領域６、埋め込み領域８および第２不純物領域７の積層構造から絶縁されている。

【0043】

この実施形態では、主分離導電体３３は、分離トレンチ１５の下部トレンチ２５（第１部分１９）に埋め込まれ、下部トレンチ２５から第１主面３に向かって上方に延びる壁状に形成されている。図２を参照して、主分離導電体３３は、この実施形態では、平面視において環状（この実施形態では四角環状）である。より具体的には、主分離導電体３３は、平面視において円弧状に湾曲した角部（四隅）を有している。

【0044】

図４を参照して、主分離導電体３３は、下部トレンチ２５の側壁２７に沿って形成され、下部トレンチ２５よりも上方の上部トレンチ２４内では、断面視で側壁２７の延長線に平行に延びる平坦な側壁３５を有している。これにより、主分離導電体３３は、断面視において、底部３６から頂部３７に向かって幅が広くなるテーパ状に形成されている。第１主面３に沿う横方向における主分離導電体３３の厚さＴ_Ｍは、たとえば、０．３μｍ以上４．８μｍ以下であってもよい。

【0045】

主分離導電体３３は、本体部３８と、突出部３９とを一体的に含む。本体部３８は、断面視において内側絶縁膜３０により挟まれた部分である。突出部３９は、本体部３８の上端から第１主面３に向かって延び、第１主面３から露出している。図２を参照して、突出部３９の露出面は、平面視四角環状である。

【0046】

主分離導電体３３は、突出部３９の上面である第１上面４０と、第１上面４０よりも低いレベルに形成された第２上面４１とを有していてもよい。突出部３９は、主分離導電体３３の頂部の一部を選択的に突出させることによって形成されていてもよい。第２上面４１は、突出部３９を挟むように一方側および他方側にそれぞれ形成されている。

【0047】

補助分離導電体３４は、主分離導電体３３と上部トレンチ２４の側壁２６との間のスペースにおいて、上部トレンチ２４の底部２２から第１主面３の表層部まで埋め込まれた壁状に形成されている。図２を参照して、補助分離導電体３４は、この実施形態では、平面視において環状（この実施形態では四角環状）である。より具体的には、補助分離導電体３４は、平面視において円弧状に湾曲した角部（四隅）を有している。

【0048】

これにより、補助分離導電体３４は、第１主面３に沿う横方向において、第２不純物領域７および埋め込み領域８と主分離導電体３３との間に挟まれている。埋め込み領域８は、分離トレンチ１５の深さ方向中間部において外側絶縁膜２９を介して補助分離導電体３４に被覆されている。

【0049】

この実施形態では、補助分離導電体３４は、断面視において互いに離れた一対の補助分離導電体３４を含む。一対の補助分離導電体３４は、主分離導電体３３に取り囲まれた平面視環状であり、相対的にトランジスタ領域１１側に配置された内側補助分離導電体３４Ａと、主分離導電体３３を取り囲む平面視環状であり、内側補助分離導電体３４Ａの反対側に配置された外側補助分離導電体３４Ｂとを含んでいてもよい。

【0050】

このように、一対の補助分離導電体３４は、主分離導電体３３に対してトランジスタ領域１１側およびその反対側の両側に張り出しており、分離トレンチ１５の段差部２８により下方から支持されている。一対の補助分離導電体３４の下端部４６は、第１不純物領域６の高濃度領域６ａおよび低濃度領域６ｂのうち、低濃度領域６ｂ内に配置されている。

【0051】

一対の補助分離導電体３４は、主分離導電体３３を挟んで対向している。一対の補助分離導電体３４は、互いに同じ厚さＴ_Ｓを有するように、分離トレンチ１５の底部１８の幅方向中央の中心線Ｃに対して線対称に形成されている。第１主面３に沿う横方向における補助分離導電体３４の厚さＴ_Ｓは、たとえば、０．３μｍ以上４．８μｍ以下であってもよい。補助分離導電体３４の厚さＴ_Ｓは、主分離導電体３３の厚さＴ_Ｍよりも小さくてもよいし、大きくてもよい。

【0052】

補助分離導電体３４は、本体部４２と、突出部４３とを一体的に含む。本体部４２は、断面視において外側絶縁膜２９および内側絶縁膜３０により挟まれた部分である。突出部４３は、本体部４２の上端から第１主面３に向かって延び、第１主面３から露出している。図２を参照して、突出部４３の露出面は、平面視四角環状である。

【0053】

補助分離導電体３４は、突出部４３の上面である第１上面４４と、第１上面４４よりも低いレベルに形成された第２上面４５とを有していてもよい。突出部４３は、補助分離導電体３４の頂部の一部を選択的に突出させることによって形成されていてもよい。第２上面４５は、突出部４３を挟むように一方側および他方側にそれぞれ形成されている。

【0054】

内側絶縁膜３０は、主分離導電体３３と補助分離導電体３４とを絶縁する膜であり、主分離導電体３３と補助分離導電体３４との間および下部トレンチ２５（第１部分１９）の内壁に形成されている。内側絶縁膜３０は、主分離導電体３３の側壁３５を一様な第２厚さＴ_２で被覆している。

【0055】

第２厚さＴ_２は、後述する主分離導電体３３の第１電位Ｖ_１および補助分離導電体３４の第３電位Ｖ_３（図３参照）に応じて適宜の大きさであってもよい。第２厚さＴ_２は、第１厚さＴ_１と同じであってもよいし、異なっていてもよい。第２厚さＴ_２は、たとえば、１００Å以上５００Å以下であってもよい。

【0056】

内側絶縁膜３０の底部１８上の部分には、コンタクト開口９が形成されている。コンタクト開口９は、分離トレンチ１５内に第１不純物領域６を露出させている。

【0057】

第２トレンチ構造１４は、複数形成されている。複数の第２トレンチ構造１４は、ＳＴＩ構造（shallow trench isolation structure）と称されてもよい。複数の第２トレンチ構造１４は、外側絶縁膜２９および内側絶縁膜３０を被覆し、主分離導電体３３の突出部３９および補助分離導電体３４の突出部４３を露出させるように互いに間隔を空けて形成されている。

【0058】

複数の第２トレンチ構造１４は、埋め込み領域８から第１主面３側に間隔を空けて形成されている。つまり、複数の第２トレンチ構造１４は、第２不純物領域７の厚さ範囲に形成されている。第２トレンチ構造１４は、平面視において第１トレンチ構造１３に沿って延びている。この実施形態では、第２トレンチ構造１４は、平面視において第１トレンチ構造１３に沿って延びる環状（この実施形態では四角環状）に形成されている。

【0059】

各第２トレンチ構造１４は、第２分離トレンチの一例としてのシャロートレンチ４７および埋め込み絶縁体４８を含む。

【0060】

シャロートレンチ４７は、第１主面３に沿う横方向において、主分離導電体３３と補助分離導電体３４との境界を横切る第１シャロートレンチ４７Ａと、補助分離導電体３４と第２不純物領域７との境界を横切る第２シャロートレンチ４７Ｂとを含む。各シャロートレンチ４７は、主分離導電体３３と補助分離導電体３４の厚さ方向において、トランジスタ領域１１側およびその反対側の両側に引き出された引き出し部４９を有している。

【0061】

埋め込み絶縁体４８は、シャロートレンチ４７に埋め込まれている。第１シャロートレンチ４７Ａ内の埋め込み絶縁体４８は、内側絶縁膜３０と一体的に形成されている。第２シャロートレンチ４７Ｂ内の埋め込み絶縁体４８は、外側絶縁膜２９と一体的に形成されている。埋め込み絶縁体４８は、酸化シリコン等の酸化膜および窒化シリコン等の窒化膜のうちの少なくとも１つを含んでいてもよい。

【0062】

半導体チップ２は、ｎ型のシンカー領域５０をさらに含む。シンカー領域５０は、第２不純物領域７よりも高いｎ型不純物濃度を有している。たとえば、シンカー領域５０のｎ型不純物濃度は、１．０×１０^１７ｃｍ^－３以上１．０×１０^２２ｃｍ^－３以下であってもよい。シンカー領域５０は、第２不純物領域７における補助分離導電体３４との界面近傍において、分離トレンチ１５の側壁２６に沿って形成されている。シンカー領域５０は、分離トレンチ１５の側壁２６および側壁２７のうち側壁２６に選択的に形成されており、側壁２７には形成されていない。したがって、シンカー領域５０の下端部５１は、分離トレンチ１５の段差部２８の深さ位置に形成されている。

【0063】

図３を参照して、半導体装置１Ａは、トランジスタ領域１１に形成された機能デバイスの一例としてのプレーナゲート型のＭＩＳＦＥＴセル７０を含む。図２では、ＭＩＳＦＥＴセル７０の図示が省略されている。ＭＩＳＦＥＴセル７０は、ドレインソース電圧の大きさに応じて、ＨＶ（high voltage）－ＭＩＳＦＥＴセル（たとえば１００Ｖ以上１０００Ｖ以下）、ＭＶ（middle voltage）－ＭＩＳＦＥＴセル（たとえば３０Ｖ以上１００Ｖ以下）およびＬＶ（low voltage）－ＭＩＳＦＥＴセル（たとえば１Ｖ以上３０Ｖ以下）のうちのいずれか一つの形態を採り得る。この実施形態では、ＭＩＳＦＥＴセル７０がＨＶ－ＭＩＳＦＥＴセルからなる例について説明するが、ＭＩＳＦＥＴセル７０の形態をＨＶ－ＭＩＳＦＥＴセルに限定する趣旨ではない。

【0064】

ＭＩＳＦＥＴセル７０は、断面視において、少なくとも１つ（この実施形態では１つ）のｎ型の第１ウェル領域７１、少なくとも１つ（この実施形態では複数）のｐ型の第２ウェル領域７２、少なくとも１つ（この実施形態では１つ）のｎ型のドレイン領域７３、少なくとも１つ（この実施形態では複数）のｎ型のソース領域７４、少なくとも１つ（この実施形態では複数）のｐ型のチャネル領域７５、少なくとも１つ（この実施形態では複数）のｐ型のコンタクト領域７６、および、少なくとも１つ（この実施形態では複数）のプレーナゲート構造７７を含む。

【0065】

第１ウェル領域７１は、トランジスタ領域１１において第２不純物領域７の表層部に形成されている。第１ウェル領域７１は、第２不純物領域７よりも高いｎ型不純物濃度を有している。複数の第２ウェル領域７２は、トランジスタ領域１１において第１ウェル領域７１から間隔を空けて第２不純物領域７の表層部に形成されている。一方の第２ウェル領域７２は第１ウェル領域７１から第１方向Ｘの一方側に間隔を空けて形成され、他方の第２ウェル領域７２は第１ウェル領域７１から第１方向Ｘの他方側に間隔を空けて形成されている。

【0066】

ドレイン領域７３は、第１ウェル領域７１の周縁から内方に間隔を空けて第１ウェル領域７１の表層部に形成されている。複数のソース領域７４は、対応する第２ウェル領域７２の周縁から内方に間隔を空けて対応する第２ウェル領域７２の表層部にそれぞれ形成されている。複数のチャネル領域７５は、対応する第２ウェル領域７２の表層部において第２不純物領域７とソース領域７４の間にそれぞれ形成される。複数のコンタクト領域７６は、対応する第２ウェル領域７２の周縁から内方に間隔を空けて対応する第２ウェル領域７２の表層部にそれぞれ形成されている。複数のコンタクト領域７６は、対応するソース領域７４に隣り合っている。

【0067】

複数のプレーナゲート構造７７は、対応するチャネル領域７５を被覆するように第１主面３の上にそれぞれ形成され、対応するチャネル領域７５のオンオフを制御する。複数のプレーナゲート構造７７は、この実施形態では、第１ウェル領域７１および対応するソース領域７４に跨るようにそれぞれ形成されている。

【0068】

複数のプレーナゲート構造７７は、第１主面３側からこの順に積層されたゲート絶縁膜７８およびゲート電極７９を含む。ゲート絶縁膜７８は、酸化シリコン（ＳｉＯ_２）を含んでいてもよいし、オルトケイ酸テトラエチル（ＴＥＯＳ）膜を含んでいてもよい。ゲート絶縁膜７８は、半導体チップ２の酸化物からなる酸化シリコン膜を含むことが好ましい。ゲート電極７９は、ポリシリコンを含むことが好ましい。ゲート電極７９は、ポリシリコン内に形成されたｎ型領域およびｐ型領域のいずれか一方または双方を含んでいてもよい。

【0069】

図３を参照して、半導体装置１Ａは、第１主面３に形成された複数の第３トレンチ構造８０を含む。複数の第３トレンチ構造８０は、ＳＴＩ構造と称してもよい。複数の第３トレンチ構造８０は、この実施形態では、ドレイン領域７３を他の領域から区画し、複数の第２ウェル領域７２の外縁部を他の領域から区画するように互いに間隔を空けて形成されている。

【0070】

複数の第３トレンチ構造８０は、この実施形態では、埋め込み領域８から第１主面３側に間隔を空けて形成されている。つまり、複数の第３トレンチ構造８０は、第２不純物領域７の厚さ範囲に形成されている。

【0071】

各第３トレンチ構造８０は、シャロートレンチ８１および埋め込み絶縁体８２を含む。シャロートレンチ８１は、第１主面３から第２主面４に向けて掘り下がっている。埋め込み絶縁体８２は、シャロートレンチ８１に埋め込まれている。埋め込み絶縁体８２は、酸化シリコンおよび窒化シリコンのうちの少なくとも１つを含んでいてもよい。

【0072】

トランジスタ領域１１において、ドレイン領域７３にはドレインコンタクト電極８３を介してドレイン電位Ｖ_Ｄが付与される。図３では、ドレインコンタクト電極８３が矢印によって簡略化して示されている。ドレイン電位Ｖ_Ｄは、トランジスタ領域１１における正のデバイス電位である。ソース領域７４にはソースコンタクト電極８４を介してドレイン電位Ｖ_Ｄ未満のソース電位Ｖ_Ｓが付与される。図３では、ソースコンタクト電極８４が矢印によって簡略化して示されている。ゲート電極７９にはゲートコンタクト電極８５を介してゲート電位Ｖ_Ｇが付与される。図３では、ゲートコンタクト電極８５が矢印によって簡略化して示されている。

【0073】

主分離導電体３３には、コンタクト電極９１を介して第１電位Ｖ_１が付与される。図３では、コンタクト電極９１が矢印によって簡略化して示されている。主分離導電体３３に付与された第１電位Ｖ_１は、主分離導電体３３を介して高濃度領域６ａに付与される。これにより、高濃度領域６ａが主分離導電体３３と同電位に固定される。第１電位Ｖ_１は、ドレイン電位Ｖ_Ｄ以下（好ましくはドレイン電位Ｖ_Ｄ未満）の電位であることが好ましい。つまり、第１電位Ｖ_１は、最大のデバイス電位未満であることが好ましい。第１電位Ｖ_１は、回路動作の基準となる基準電位、または、グランド電位であってもよい。第１電位Ｖ_１は、グランド電位であることが好ましい。

【0074】

半導体チップ２内において第１トレンチ構造１３とトランジスタ領域１１との間に形成されたバックゲートコンタクト領域９０には、第２コンタクト電極９２を介して第２電位Ｖ_２が付与される。図３では、第２コンタクト電極９２が矢印によって簡略化して示されている。第２電位Ｖ_２は、ドレイン電位Ｖ_Ｄ以下（好ましくはドレイン電位Ｖ_Ｄ未満）の電位であることが好ましい。第２電位Ｖ_２は、最大のデバイス電位未満であることが好ましい。第２電位Ｖ_２は、第１電位Ｖ_１以上（Ｖ_１≦Ｖ_２）であってよい。第２電位Ｖ_２は、第１電位Ｖ_１を超えていてもよい（Ｖ_１＜Ｖ_２）。第２電位Ｖ_２は、基準電位またはグランド電位であってもよい。

【0075】

補助分離導電体３４には、第３コンタクト電極９３を介して第３電位Ｖ_３が付与される。図３では、第３コンタクト電極９３が矢印によって簡略化して示されている。第３電位Ｖ_３は、第１電位Ｖ_１と第２電位Ｖ_２との間の中間電位（Ｖ_１＜Ｖ_３＜Ｖ_２）であることが好ましい。第３電位Ｖ_３が、第１電位Ｖ_１と第２電位Ｖ_２との間の中間電位であれば、第２電位Ｖ_２から第１電位Ｖ_１に向かって段階的に電圧が低くなるので、第１主面３に沿う横方向において電界を段階的に緩和することができる。

【0076】

図５Ａ～図５Ｌは、図４に対応する図であって、本開示の第１実施形態に係る半導体装置１Ａの製造工程の一部を示す図である。

【0077】

図５Ａを参照して、半導体装置１Ａを製造するには、半導体チップ２のベースになる半導体ウエハ１００が用意される。半導体ウエハ１００は、第１主面３に相当する第１ウエハ主面１０１と、第２主面４に相当する第２ウエハ主面１０２とを有している。図５Ａの拡大図では第２ウエハ主面１０２のアウトラインが示されていないが、説明の便宜上、最も第２ウエハ主面１０２に近い半導体ウエハ１００の位置を第２ウエハ主面１０２として示している。

【0078】

半導体ウエハ１００は、第１不純物領域６、第２不純物領域７および埋め込み領域８を含む。第１不純物領域６は、高濃度領域６ａおよび低濃度領域６ｂを含む。高濃度領域６ａはｐ型の半導体基板からなる。低濃度領域６ｂは、エピタキシャル成長法によって、半導体基板の上に積層されたｐ型のエピタキシャル層からなる。

【0079】

次に、半導体ウエハ１００の第１ウエハ主面１０１の全面に、マスク１０３が形成される。マスク１０３は、たとえば、酸化シリコン（ＳｉＯ_２）からなるハードマスクであってもよい。マスク１０３は、たとえば、熱酸化法やＣＶＤ法により形成される。

【0080】

次に、図５Ｂを参照して、マスク１０３上に、レジスト１０４が形成される。レジスト１０４は、分離トレンチ１５の上部トレンチ２４（第２部分２０）に相当する形状の開口１０５を有している。開口１０５を介してマスク１０３を選択的にエッチングすることにより、開口１０５がマスク１０３を貫通して第１ウエハ主面１０１に到達する。

【0081】

次に、図５Ｃを参照して、マスク１０３の開口１０５を介して半導体ウエハ１００が選択的にエッチングされる。これにより、第１ウエハ主面１０１にトランジスタ領域１１（デバイス領域１０）を区画するように環状の第１トレンチ１０６が形成される。第１トレンチ１０６は、第２不純物領域７および埋め込み領域８を貫通し、低濃度領域６ｂを露出させている。第１トレンチ１０６は、断面視において、底部２２から第１ウエハ主面１０１に向かって幅が大きくなるテーパ状に形成されている。エッチング法は、ドライエッチング法および／またはウエットエッチング法であってもよい。

【0082】

第１トレンチ１０６は、分離トレンチ１５の上部トレンチ２４（第２部分２０）のベースとなる形状であり、側壁２６および底部２２を有している。底部２２は、この段階では、断面視において一方側の側壁２６から他方側の側壁２６までの間で分断されておらず、一対の側壁２６を第１トレンチ１０６の下端で接続している。

【0083】

次に、図５Ｄを参照して、第１トレンチ１０６の内壁にｎ型不純物が注入される。ｎ型不純物は、第１ウエハ主面１０１に対して一定の角度をつけた斜め方向に注入される。これにより、第２不純物領域７よりも高濃度なシンカー領域５０が形成される。シンカー領域５０は、第１ウエハ主面１０１にマスク１０３を残したまま形成される。これにより、第１ウエハ主面１０１の表層部の全体がシンカー領域５０と同等な濃度を有するｎ型不純物領域に変質することを防止できる。

【0084】

次に、図５Ｅを参照して、第１トレンチ１０６の内壁および第１ウエハ主面１０１に外側絶縁膜２９が形成される。外側絶縁膜２９は、たとえば、熱酸化法やＣＶＤ法により形成される。次に、補助分離導電体３４のベースとなるポリシリコン材料１０７が、第１ウエハ主面１０１に堆積される。この実施形態では、ポリシリコン材料１０７は、ｐ型（第１導電型）不純物が添加されたドープトポリシリコンを含む。ポリシリコン材料１０７の堆積は、第１トレンチ１０６が埋め尽くされるまで続けられる。ポリシリコン材料１０７は、ＣＶＤ法によって堆積してもよい。

【0085】

次に、図５Ｆを参照して、堆積したポリシリコン材料１０７の不要な部分が除去される。この工程は、研削法によって外側絶縁膜２９が露出するまで、ポリシリコン材料１０７を除去する工程を含む。研削法は、ＣＭＰ（chemical mechanical polishing）法であってもよい。

【0086】

次に、図５Ｇを参照して、マスク１０３が除去され、新たに別のマスク１０９が第１ウエハ主面１０１の全面に形成される。マスク１０９は、たとえば、酸化シリコン（ＳｉＯ_２）からなるハードマスクであってもよい。マスク１０９は、たとえば、熱酸化法やＣＶＤ法により形成される。次に、マスク１０９上に、レジスト１１０が形成される。レジスト１１０は、分離トレンチ１５の下部トレンチ２５（第１部分１９）に相当する形状の開口１１１を有している。開口１１１を介してマスク１０９を選択的にエッチングすることにより、開口１１１がマスク１０９を貫通してポリシリコン材料１０７に到達する。

【0087】

次に、図５Ｈを参照して、マスク１０９の開口１１１を介してポリシリコン材料１０７が選択的にエッチングされる。ポリシリコン材料１０７のエッチングは、第１トレンチ１０６の底部２２の外側絶縁膜２９が露出するまで続けられる。これにより、ポリシリコン材料１０７が分離され、一対の補助分離導電体３４が形成される。次に、一対の補助分離導電体３４の間から露出した外側絶縁膜２９が除去された後、第１トレンチ１０６の底部２２がさらにエッチングされる。これにより、第１トレンチ１０６よりも狭い幅を有する第２トレンチ１１２が形成され、二段トレンチ構造を有する分離トレンチ１５が形成される。この段階では、分離トレンチ１５の第１部分１９の側壁には第１不純物領域６の一部が露出している。

【0088】

次に、図５Ｉを参照して、第２トレンチ１１２の内壁に内側絶縁膜３０が形成される。内側絶縁膜３０は、たとえば、第２トレンチ１１２の内壁として露出する第１不純物領域６および補助分離導電体３４の熱酸化により形成されてもよい。

【0089】

次に、図５Ｊを参照して、分離トレンチ１５の底部１８上の内側絶縁膜３０が選択的にエッチングされることにより、コンタクト開口９が形成される。

【0090】

次に、図５Ｋを参照して、主分離導電体３３のベースとなるポリシリコン材料１１３が、第１ウエハ主面１０１に堆積される。この実施形態では、ポリシリコン材料１１３は、ｐ型（第１導電型）不純物が添加されたドープトポリシリコンを含む。ポリシリコン材料１１３の堆積は、第２トレンチ１１２の内側絶縁膜３０の内側スペース１１９が埋め尽くされるまで続けられる。ポリシリコン材料１１３は、ＣＶＤ法によって堆積してもよい。

【0091】

次に、図５Ｌを参照して、堆積したポリシリコン材料１１３の不要な部分が除去される。この工程は、研削法によって第１ウエハ主面１０１上の外側絶縁膜２９および内側絶縁膜３０が露出するまで、ポリシリコン材料１１３を除去する工程を含む。研削法は、ＣＭＰ（chemical mechanical polishing）法であってもよい。これにより、第２トレンチ１１２内に残存するポリシリコン材料１１３によって、主分離導電体３３が形成される。これにより、第１トレンチ構造１３が形成される。むろん、この工程において、研削法に代えて、エッチング法（ウエットエッチング法および／またはドライエッチング法）が採用されてもよい。主分離導電体３３の形成後、第１ウエハ主面１０１上に残存する外側絶縁膜２９および内側絶縁膜３０は除去される。

【0092】

次に、シャロートレンチ４７が形成され、シャロートレンチ４７に埋め込み絶縁体４８が埋め込まれる。主分離導電体３３の突出部３９および補助分離導電体３４の突出部４３は、シャロートレンチ４７の形成時のエッチングにより主分離導電体３３および補助分離導電体３４の頂部が部分的に除去されることにより形成される。次に、半導体ウエハ１００の第１ウエハ主面１０１に、ＭＩＳＦＥＴセル７０等の機能デバイスが形成される。その後、半導体装置１Ａに必要な要素の形成工程を経て、半導体ウエハ１００が複数の半導体装置１Ａに分割される。これにより、半導体装置１Ａのチップが得られる。

【0093】

以上のように、半導体装置１Ａによれば、第１トレンチ構造１３の分離導電体１７が、主分離導電体３３に加えて補助分離導電体３４を有している。補助分離導電体３４は、第１主面３に沿う横方向において、埋め込み領域８と主分離導電体３３との間に挟まれている。

【0094】

補助分離導電体３４で被覆された埋め込み領域８は、ｐ型の第１不純物領域６と低濃度のｎ型の第２不純物領域７との間に挟まれており、分離トレンチ１５の底部１８よりも電界が集中しやすい。これは、ｐ型の第１不純物領域６に接続され、第１主面３の法線方向に延びる分離導電体１７（第１不純物領域６と同電位）と、第１主面３に沿って形成され、分離導電体１７に交差するｎ型の第２不純物領域７および埋め込み領域８との境界部で等電位線が断面視Ｌ字型に折れ曲がるためである。そして、この等電位線のＬ字型部分のコーナ部に電界が集中しやすい。そのため、分離トレンチ１５の側壁２６において、埋め込み領域８と分離導電体１７との間の部分に電界集中が生じると、半導体装置１Ａの耐圧が低下するおそれがある。そこで、埋め込み領域８を被覆する補助分離導電体３４を設けることにより、電界集中が生じても少なくとも内側絶縁膜３０が破壊することを防止することができる。これにより、半導体チップ２の第１主面３に沿う横方向における耐圧を向上することができる。

【0095】

また、補助分離導電体３４は、上部トレンチ２４の底部２２から頂部２３まで形成され、頂部２３を被覆している。分離トレンチ１５の頂部２３には第１主面３と側壁２６とが交わる角部が存在するので、電界が集中しやすい。この頂部２３も補助分離導電体３４で被覆されているので、分離トレンチ１５の頂部２３における分離絶縁膜１６の耐圧を向上することもできる。

【0096】

図６は、本開示の第２実施形態に係る半導体装置１Ｂの要部を拡大した断面図である。以下では、図４で述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

【0097】

半導体装置１Ｂでは、外側絶縁膜２９は、厚膜部６１と、薄膜部６２とを含む。

【0098】

厚膜部６１は、上部トレンチ２４の底部２２から埋め込み領域８と第２不純物領域７との境界を横切り、第２不純物領域７の側方まで形成されている。これにより、厚膜部６１は、第１主面３に沿う横方向において、第２不純物領域７および埋め込み領域８と主分離導電体３３との間に挟まれている。埋め込み領域８は、分離トレンチ１５の深さ方向中間部において外側絶縁膜２９の厚膜部６１に被覆されている。このように、外側絶縁膜２９の厚膜部６１は、内側絶縁膜３０に対してトランジスタ領域１１側およびその反対側の両側に張り出しており、分離トレンチ１５の段差部２８により下方から支持されている。

【0099】

薄膜部６２は、厚膜部６１から第１主面３まで、上部トレンチ２４の側壁２６に形成されている。補助分離導電体３４は、第１主面３に沿う横方向において、第２不純物領域７と主分離導電体３３との間に薄膜部６２を介して挟まれている。つまり、補助分離導電体３４は、内側絶縁膜３０、厚膜部６１および薄膜部６２により区画されたスペース６３に埋め込まれている。スペース６３において、補助分離導電体３４は、厚膜部６１によりその下面全体が支持されている。補助分離導電体３４の下端部４６は、第２不純物領域７内に配置されていてもよい。

【0100】

厚膜部６１の第３厚さＴ_３は、薄膜部６２の第４厚さＴ_４の２倍以上であり、好ましくは、２倍以上１０倍以下である。第３厚さＴ_３は、たとえば、１００Å以上１０００Å以下であってもよい。また、第４厚さＴ_４は、たとえば、１００Å以上５００Å以下であってもよい。

【0101】

以上のように、この半導体装置１Ｂによれば、埋め込み領域８を被覆する厚膜部６１が設けられている。これにより、埋め込み領域８における分離絶縁膜１６の耐圧を向上させることができる。そのため、電界集中が生じても分離絶縁膜１６（外側絶縁膜２９）が破壊することを防止することができる。その結果、半導体装置１Ａと同様に、半導体チップ２の第１主面３に沿う横方向における耐圧を向上することができる。

【0102】

図７Ａ～図７Ｅは、図６に対応する図であって、本開示の第２実施形態に係る半導体装置１Ｂの製造工程の一部を示す図である。以下では、図５Ａ～図５Ｌで述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

【0103】

半導体装置１Ｂを製造するには、図５Ａ～図５Ｄの工程を経た後、図７Ａに示すように、外側絶縁膜２９の厚膜部６１のベースとなる第１絶縁材料１１４が、マスク１０３を介して第１ウエハ主面１０１上に堆積される。第１絶縁材料１１４は、酸化シリコン（ＳｉＯ_２）であってもよいし、オルトケイ酸テトラエチル（ＴＥＯＳ）であってもよい。第１絶縁材料１１４の堆積は、第１トレンチ１０６が埋め尽くされるまで続けられる。第１絶縁材料１１４は、たとえば、第１トレンチ１０６の内壁を熱酸化することにより内壁の表層部に熱酸化膜の形成後、ＣＶＤ法でＴＥＯＳを堆積することによりＳｉＯ_２で第１トレンチ１０６を埋め戻してもよい。なお、図７Ａでは、互いにＳｉＯ_２からなるマスク１０３および第１絶縁材料１１４が一体化して境界が視認できない場合があるので、マスク１０３と第１絶縁材料１１４との境界１０８を破線で示している。

【0104】

次に、図７Ｂを参照して、堆積した第１絶縁材料１１４の不要な部分が除去される。この工程は、研削法によって第１絶縁材料１１４の上面が第２不純物領域７の厚さ方向途中の深さ位置になるまで、第１絶縁材料１１４を除去する工程を含む。研削法は、ＣＭＰ（chemical mechanical polishing）法であってもよい。

【0105】

次に、図７Ｃを参照して、第１トレンチ１０６の側壁２６に外側絶縁膜２９の薄膜部６２が形成される。薄膜部６２は、たとえば、第１トレンチ１０６の側壁２６の熱酸化により形成されてもよい。これにより、薄膜部６２および厚膜部６１が一体化した外側絶縁膜２９が得られる。

【0106】

次に、図７Ｄを参照して、補助分離導電体３４のベースとなるポリシリコン材料１１５が、第１ウエハ主面１０１に堆積される。この実施形態では、ポリシリコン材料１１５は、ｐ型（第１導電型）不純物が添加されたドープトポリシリコンを含む。ポリシリコン材料１１５の堆積は、厚膜部６１および薄膜部６２により区画されたスペース１１６が埋め尽くされるまで続けられる。ポリシリコン材料１１５は、ＣＶＤ法によって堆積してもよい。その後、堆積したポリシリコン材料１１５の不要な部分が除去される。この工程は、研削法によって外側絶縁膜２９が露出するまで、ポリシリコン材料１１５を除去する工程を含む。研削法は、ＣＭＰ（chemical mechanical polishing）法であってもよい。

【0107】

次に、図７Ｅを参照して、第１ウエハ主面１０１上の外側絶縁膜２９（薄膜部６２）の残存部分が除去され、新たに別のマスク１１７が第１ウエハ主面１０１の全面に形成される。マスク１１７は、たとえば、酸化シリコン（ＳｉＯ_２）からなるハードマスクであってもよい。マスク１１７は、たとえば、熱酸化法やＣＶＤ法により形成される。

【0108】

次に、マスク１１７に、分離トレンチ１５の下部トレンチ２５（第１部分１９）に相当する形状の開口１１８が形成された後、マスク１１７の開口１１８を介してポリシリコン材料１１５が選択的にエッチングされる。ポリシリコン材料１１５のエッチングは、外側絶縁膜２９の厚膜部６１が露出するまで続けられる。これにより、ポリシリコン材料１１５が分離され、一対の補助分離導電体３４が形成される。次に、一対の補助分離導電体３４の間から露出した外側絶縁膜２９の厚膜部６１が除去された後、第１トレンチ１０６の底部２２がさらにエッチングされる。これにより、第１トレンチ１０６よりも狭い幅を有する第２トレンチ１１２が形成され、二段トレンチ構造を有する分離トレンチ１５が形成される。

【0109】

その後は、図５Ｉ～図５Ｌと同様の工程が行われることにより、半導体装置１Ｂが得られる。

【0110】

本開示の実施形態について説明したが、本開示は他の形態で実施することもできる。

【0111】

たとえば、図８を参照して、上部トレンチ２４が第１主面３から第１不純物領域６の高濃度領域６ａに達していてもよい。これにより、分離トレンチ１５の第２部分２０の底部２２が高濃度領域６ａに配置され、一対の補助分離導電体３４の下端部４６が、高濃度領域６ａ（この実施形態では、ｐ型の半導体基板）内に配置されていてもよい。

【0112】

たとえば、図９を参照して、一対の補助分離導電体３４Ａ，３４Ｂは、中心線Ｃに対して非線対称に形成されていてもよい。図９において、紙面左側のデバイス領域１０にＨＶ－ＭＩＳＦＥＴセルが搭載され、右側のデバイス領域１０にＬＶ－ＭＩＳＦＥＴセルが搭載されると仮定する。この場合、紙面左側の補助分離導電体３４Ａの厚さＴ_Ｓ１を、紙面右側の補助分離導電体３４Ｂの厚さＴ_Ｓ２よりも厚くすることにより、各デバイス領域１０の耐圧に応じた適切な厚さの補助分離導電体３４を提供することができる。

【0113】

互いに厚さが異なる一対の補助分離導電体３４Ａ，３４Ｂを形成するには、図５Ｈの工程において、第１トレンチ１０６の底部２２の幅方向中心に対して、第２トレンチ１１２の幅方向中心が一方側および他方側のデバイス領域１０のいずれかに偏った位置となるように第２トレンチ１１２を形成すればよい。

【0114】

分離絶縁膜１６の変形例に関して、たとえば、図１０を参照して、内側絶縁膜３０にコンタクト開口９が形成されていなくてもよい。この場合、主分離導電体３３は、内側絶縁膜３０により第１不純物領域６（この実施形態では、高濃度領域６ａ）から絶縁される。

【0115】

たとえば、前述の実施形態では、半導体チップ２における電界集中部の一例として埋め込み領域８を示したが、補助分離導電体３４の被覆による耐圧向上の対象は、埋め込み領域８に限らない。たとえば、分離トレンチ１５の第２部分２０の頂部２３であってもよい。

【0116】

たとえば、素子分離部１２が、１つのトランジスタ領域１１を環状に取り囲んで、他のデバイス領域１０から分離するものとして説明したが、隣り合う２つのトランジスタ領域１１の境界を区画するものであってもよい。

【0117】

たとえば、半導体装置１Ａ，１Ｂの各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１Ａ，１Ｂにおいて、ｐ型（第１導電型）の部分がｎ型であり、ｎ型（第２導電型）の部分がｐ型であってもよい。

【0118】

以上、本開示の実施形態は、すべての点において例示であり限定的に解釈されるべきではなく、すべての点において変更が含まれることが意図される。

【0119】

この明細書および図面の記載から以下に付記する特徴が抽出され得る。

【0120】

［付記１－１］
第１主面（３）およびその反対側の第２主面（４）を有する半導体チップ（２）と、
前記半導体チップ（２）の前記第１主面（３）側に形成され、デバイス領域（１０，１１）を区画する素子分離部（１２）とを含み、
前記素子分離部（１２）は、前記半導体チップ（２）の前記第１主面（３）側に形成された分離トレンチ（１５）と、
前記分離トレンチ（１５）の内壁に形成された分離絶縁膜（１６）と、
前記分離絶縁膜（１６）を介して前記分離トレンチ（１５）に埋め込まれた分離導電体（１７）とを含み、
前記分離導電体（１７）は、前記分離トレンチ（１５）の中央部に形成された主分離導電体（３３）と、前記分離絶縁膜（１６）の一部である内側絶縁膜（３０）を挟んで前記主分離導電体（３３）の側方に形成された補助分離導電体（３４）とを含む、半導体装置（１Ａ，１Ｂ）。

【0121】

この構成によれば、分離導電体（１７）は、主分離導電体（３３）に加えて補助分離導電体（３４）を有している。これにより、第１主面（３）に沿う横方向において電界が集中しても、少なくとも内側絶縁膜（３０）が破壊することを防止することができる。これにより、半導体チップ（２）の第１主面（３）に沿う横方向における耐圧を向上することができる。

【0122】

［付記１－２］
前記分離トレンチ（１５）は、前記分離トレンチ（１５）の底部（１８）側に形成された第１幅（Ｗ_１）を有する第１部分（１９）と、前記第１部分（１９）に対して前記第１主面（３）側に形成され、前記第１部分（１９）から前記分離トレンチ（１５）の外側に広がって形成され、前記第１幅（Ｗ_１）よりも広い第２幅（Ｗ_２）を有する第２部分（２０）とを含み、
前記分離トレンチ（１５）の前記第２部分（２０）において、前記主分離導電体（３３）および前記補助分離導電体（３４）が隣り合っている、付記１－１に記載の半導体装置（１Ａ，１Ｂ）。

【0123】

［付記１－３］
前記分離トレンチ（１５）は、前記第１主面（３）から前記第２主面（４）に向かって形成された上部トレンチ（２４）と、前記上部トレンチ（２４）の底部（２２）から前記半導体チップ（２）の一部を選択的に掘り下げることにより形成され、前記上部トレンチ（２４）よりも狭い幅（Ｗ_１）を有する下部トレンチ（２５）とを含む二段トレンチ構造を有し、
前記分離トレンチ（１５）の前記上部トレンチ（２４）において、前記主分離導電体（３３）および前記補助分離導電体（３４）が隣り合っている、付記１－１に記載の半導体装置（１Ａ，１Ｂ）。

【0124】

［付記１－４］
前記半導体チップ（２）の厚さ方向において、前記主分離導電体（３３）は、前記補助分離導電体（３４）よりも深い位置に底部を有している、付記１－１～付記１－３のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）。

【0125】

［付記１－５］
前記補助分離導電体（３４）は、前記主分離導電体（３３）の第１電位（Ｖ_１）と前記デバイス領域（１０，１１）の第２電位（Ｖ_２）との間の大きさの第３電位（Ｖ_３）に固定されている、付記１－１～付記１－４のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）。

【0126】

［付記１－６］
前記半導体チップ（２）は、前記第２主面（４）側に形成された第１導電型の第１不純物領域（６）と、前記第１主面（３）側に形成された第２導電型の第２不純物領域（７）と、前記第１不純物領域（６）と前記第２不純物領域（７）との間に埋め込まれた第２導電型の埋め込み領域（８）とを含み、
前記分離トレンチ（１５）は、前記第１主面（３）から前記第２不純物領域（７）および前記埋め込み領域（８）を貫通して前記第１不純物領域（６）に底部（１８）を有し、
前記補助分離導電体（３４）は、前記第１主面（３）に沿う横方向において、前記第２不純物領域（７）および前記埋め込み領域（８）と前記主分離導電体（３３）との間に挟まれている、付記１－１～付記１－５のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）。

【0127】

［付記１－７］
前記半導体チップ（２）は、前記第２不純物領域（７）における前記分離トレンチ（１５）の側壁（２６）に沿って形成され、前記第２不純物領域（７）よりも高濃度な第２導電型のシンカー領域（５０）をさらに含む、付記１－６に記載の半導体装置（１Ａ，１Ｂ）。

【0128】

［付記１－８］
前記第１不純物領域（６）は、第１導電型の基板（６ａ）と、前記基板（６ａ）よりも低濃度な第１導電型のエピタキシャル層（６ｂ）とを含み、
前記補助分離導電体（３４）の下端部（４６）が前記基板（６ａ）内に配置されている、付記１－６または付記１－７に記載の半導体装置（１Ａ，１Ｂ）。

【0129】

［付記１－９］
前記内側絶縁膜（３０）は、前記分離トレンチ（１５）の底部（１８）に開口（９）を有し、
前記主分離導電体（３３）は、前記開口（９）を介して前記第１不純物領域（６）に電気的に接続されている、付記１－６～付記１－８のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）。

【0130】

［付記１－１０］
前記半導体チップ（２）は、前記第２主面（４）側に形成された第１導電型の第１不純物領域（６）と、前記第１主面（３）側に形成された第２導電型の第２不純物領域（７）と、前記第１不純物領域（６）と前記第２不純物領域（７）との間に埋め込まれた第２導電型の埋め込み領域（８）とを含み、
前記上部トレンチ（２４）は、前記第１主面（３）から前記第２不純物領域（７）および前記埋め込み領域（８）を貫通して前記第１不純物領域（６）に底部（２２）を有し、
前記分離絶縁膜（１６）は、前記上部トレンチ（２４）の底部（２２）から前記埋め込み領域（８）と前記第２不純物領域（７）との境界を横切り、前記第２不純物領域（７）の側方まで一様な厚さで形成された外側絶縁膜（２９）を含み、
前記補助分離導電体（３４）は、前記第１主面（３）に沿う横方向において、前記第２不純物領域（７）および前記埋め込み領域（８）と前記主分離導電体（３３）との間に前記外側絶縁膜（２９）を介して挟まれている、付記１－３に記載の半導体装置（１Ａ）。

【0131】

［付記１－１１］
前記半導体チップ（２）は、前記第２主面（４）側に形成された第１導電型の第１不純物領域（６）と、前記第１主面（３）側に形成された第２導電型の第２不純物領域（７）と、前記第１不純物領域（６）と前記第２不純物領域（７）との間に埋め込まれた第２導電型の埋め込み領域（８）とを含み、
前記上部トレンチ（２４）は、前記第１主面（３）から前記第２不純物領域（７）および前記埋め込み領域（８）を貫通して前記第１不純物領域（６）に前記底部（２２）を有し、
前記分離絶縁膜（１６）は、前記上部トレンチ（２４）の底部（２２）から前記埋め込み領域（８）と前記第２不純物領域（７）との境界を横切り、前記第２不純物領域（７）の側方まで形成された厚膜部（６１）と、前記厚膜部（６１）から前記第１主面（３）まで形成され、前記厚膜部（６１）よりも薄い薄膜部（６２）とを有する外側絶縁膜（２９）を含み、
前記補助分離導電体（３４）は、前記第１主面（３）に沿う横方向において、前記第２不純物領域（７）と前記主分離導電体（３３）との間に前記薄膜部（６２）を介して挟まれている、付記１－３に記載の半導体装置（１Ｂ）。

【0132】

［付記１－１２］
前記分離導電体（１７）は、断面視において互いに離れた一対の前記補助分離導電体（３４Ａ，３４Ｂ）を含み、
前記一対の補助分離導電体（３４Ａ，３４Ｂ）は、互いに同じ厚さ（Ｔ_Ｓ）を有するように、前記分離トレンチ（１５）の底部（１８）の幅方向中央の中心線（Ｃ）に対して線対称に形成されている、付記１－１～付記１－１１のいずれか一項のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）。

【0133】

［付記１－１３］
前記分離導電体（１７）は、断面視において互いに離れた一対の前記補助分離導電体（３４Ａ，３４Ｂ）を含み、
前記一対の補助分離導電体（３４Ａ，３４Ｂ）は、互いに異なる厚さ（Ｔ_Ｓ１，Ｔ_Ｓ２）を有するように、前記分離トレンチ（１５）の底部（１８）の幅方向中央の中心線（Ｃ）に対して非線対称に形成されている、付記１－１～付記１－１１のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）。

【0134】

［付記１－１４］
前記半導体チップ（２）の前記第１主面（３）の表層部に前記分離トレンチ（１５）に連なって形成され、前記分離トレンチ（１５）よりも浅い第２分離トレンチ（４７）と、
前記第２分離トレンチ（４７）に埋め込まれた埋め込み絶縁体（４８）とをさらに含む、付記１－１～付記１－１３のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）。

【0135】

［付記１－１５］
前記第２分離トレンチ（４７）は、前記第１主面（３）に沿う横方向において、前記主分離導電体（３３）と前記補助分離導電体（３４）との境界を横切って形成されており、
前記埋め込み絶縁体（４８）は、前記内側絶縁膜（３０）と一体的に形成された絶縁体（４８）を含む、付記１－１４に記載の半導体装置（１Ａ，１Ｂ）。

【0136】

［付記１－１６］
第１主面（１０１）およびその反対側の第２主面（１０２）を有する半導体ウエハ（１００）の前記第１主面（１０１）にデバイス領域（１０，１１）を区画するように環状の第１トレンチ（１０６）を形成する工程と、
前記第１トレンチ（１０６）の内壁に外側絶縁膜（２９）を形成する工程と、
前記外側絶縁膜（２９）を介して前記第１トレンチ（１０６）に第１導電体（１０７）を埋め込む工程と、
前記第１導電体（１０７）および前記第１導電体（１０７）の下方の前記半導体ウエハ（１００）の部分を選択的にエッチングすることにより、前記第１トレンチ（１０６）よりも狭い幅を有する第２トレンチ（１１２）を形成し、前記第２トレンチ（１１２）の側壁に残った前記第１導電体（１０７）からなる補助分離導電体（３４）を形成する工程と、
前記第２トレンチ（１１２）の内壁の前記補助分離導電体（３４）部分および前記半導体ウエハ（１００）部分に、内側絶縁膜（３０）を形成する工程と、
前記第２トレンチ（１１２）に導電材料（１１３）を埋め込むことにより主分離導電体（３３）を形成する工程とを含む、半導体装置（１Ａ，１Ｂ）の製造方法。

【0137】

この方法により、半導体チップ（２）の第１主面（３）に沿う横方向における耐圧を向上できる半導体装置（１Ａ，１Ｂ）を提供することができる。

【0138】

［付記１－１７］
前記半導体ウエハ（１００）は、前記第２主面（１０２）側に形成された第１導電型の第１不純物領域（６）と、前記第１主面（１０１）側に形成された第２導電型の第２不純物領域（７）と、前記第１不純物領域（６）と前記第２不純物領域（７）との間に埋め込まれた第２導電型の埋め込み領域（８）とを含み、
前記第１トレンチ（１０６）は、前記第１主面（１０１）から前記第２不純物領域（７）および前記埋め込み領域（８）を貫通して前記第１不純物領域（６）に底部（２２）が達するように形成される、付記１－１６に記載の半導体装置（１Ａ，１Ｂ）の製造方法。

【0139】

［付記１－１８］
前記外側絶縁膜（２９）を形成する工程は、熱酸化により、前記第１トレンチ（１０６）の内壁に一様な厚さの絶縁膜（２９）を形成する工程を含む、付記１－１６または付記１－１７に記載の半導体装置（１Ａ，１Ｂ）の製造方法。

【0140】

［付記１－１９］
前記外側絶縁膜（２９）を形成する工程は、前記第１トレンチ（１０６）の深さ方向途中まで厚膜絶縁膜（６１，１１４）を埋め込む工程と、熱酸化により、前記厚膜絶縁膜（１１４）よりも上側の前記第１トレンチ（１０６）の内壁に、前記厚膜絶縁膜（６１，１１４）よりも薄い一様な厚さの薄膜絶縁膜（６２）を形成する工程とを含む、付記１－１６または付記１－１７に記載の半導体装置（１Ａ，１Ｂ）の製造方法。

【符号の説明】

【0141】

１Ａ ：半導体装置
１Ｂ ：半導体装置
２ ：半導体チップ
３ ：第１主面
４ ：第２主面
５Ａ ：第１側面
５Ｂ ：第２側面
５Ｃ ：第３側面
５Ｄ ：第４側面
６ ：第１不純物領域
６ａ ：高濃度領域
６ｂ ：低濃度領域
７ ：第２不純物領域
８ ：埋め込み領域
９ ：コンタクト開口
１０ ：デバイス領域
１１ ：トランジスタ領域
１２ ：素子分離部
１３ ：第１トレンチ構造
１４ ：第２トレンチ構造
１５ ：分離トレンチ
１６ ：分離絶縁膜
１７ ：分離導電体
１８ ：底部
１９ ：第１部分
２０ ：第２部分
２１ ：頂部
２２ ：底部
２３ ：頂部
２４ ：上部トレンチ
２５ ：下部トレンチ
２６ ：側壁
２７ ：側壁
２８ ：段差部
２９ ：外側絶縁膜
３０ ：内側絶縁膜
３１ ：角部
３２ ：厚膜部
３３ ：主分離導電体
３４ ：補助分離導電体
３４Ａ ：内側補助分離導電体
３４Ｂ ：外側補助分離導電体
３５ ：側壁
３６ ：底部
３７ ：頂部
３８ ：本体部
３９ ：突出部
４０ ：第１上面
４１ ：第２上面
４２ ：本体部
４３ ：突出部
４４ ：第１上面
４５ ：第２上面
４６ ：下端部
４７ ：シャロートレンチ
４７Ａ ：第１シャロートレンチ
４７Ｂ ：第２シャロートレンチ
４８ ：埋め込み絶縁体
４９ ：引き出し部
５０ ：シンカー領域
５１ ：下端部
６１ ：厚膜部
６２ ：薄膜部
６３ ：スペース
７０ ：セル
７１ ：第１ウェル領域
７２ ：第２ウェル領域
７３ ：ドレイン領域
７４ ：ソース領域
７５ ：チャネル領域
７６ ：コンタクト領域
７７ ：プレーナゲート構造
７８ ：ゲート絶縁膜
７９ ：ゲート電極
８０ ：第３トレンチ構造
８１ ：シャロートレンチ
８２ ：埋め込み絶縁体
８３ ：ドレインコンタクト電極
８４ ：ソースコンタクト電極
８５ ：ゲートコンタクト電極
９０ ：バックゲートコンタクト領域
９１ ：コンタクト電極
９２ ：第２コンタクト電極
９３ ：第３コンタクト電極
１００ ：半導体ウエハ
１０１ ：第１ウエハ主面
１０２ ：第２ウエハ主面
１０３ ：マスク
１０４ ：レジスト
１０５ ：開口
１０６ ：第１トレンチ
１０７ ：ポリシリコン材料
１０８ ：境界
１０９ ：マスク
１１０ ：レジスト
１１１ ：開口
１１２ ：第２トレンチ
１１３ ：ポリシリコン材料
１１４ ：第１絶縁材料
１１５ ：ポリシリコン材料
１１６ ：スペース
１１７ ：マスク
１１８ ：開口
１１９ ：内側スペース
Ｃ ：中心線
Ｔ_１ ：第１厚さ
Ｔ_２ ：第２厚さ
Ｔ_３ ：第３厚さ
Ｔ_４ ：第４厚さ
Ｔ_Ｍ ：厚さ
Ｔ_Ｓ ：厚さ
Ｔ_Ｓ１ ：厚さ
Ｔ_Ｓ２ ：厚さ
Ｖ_１ ：第１電位
Ｖ_２ ：第２電位
Ｖ_３ ：第３電位
Ｖ_Ｄ ：ドレイン電位
Ｖ_Ｇ ：ゲート電位
Ｖ_Ｓ ：ソース電位
Ｗ_１ ：第１幅
Ｗ_２ ：第２幅
Ｘ ：第１方向
Ｙ ：第２方向
Ｚ ：法線方向

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図5F】

【図5G】

【図5H】

【図5I】

【図5J】

【図5K】

【図5L】

【図6】

【図7A】

【図7B】

【図7C】

【図7D】

【図7E】

【図8】

【図9】

【図10】