特開 2024-124037 半導体メモリ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024124037

(43)【公開日】2024-09-12

(54)【発明の名称】半導体メモリ装置

(51)【国際特許分類】

   G06F 12/04 20060101AFI20240905BHJP

   G06F 12/00 20060101ALI20240905BHJP

   G11C 7/10 20060101ALI20240905BHJP

【ＦＩ】

G06F12/04 520B

G06F12/00 560B

G11C7/10 152

【審査請求】未請求

【請求項の数】2

【出願形態】ＯＬ

(21)【出願番号】P 2023031937

(22)【出願日】2023-03-02

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110000028

【氏名又は名称】弁理士法人明成国際特許事務所

(72)【発明者】

【氏名】滝澤 哲郎

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160CB01

5B160DA04

(57)【要約】

【課題】半導体メモリ装置において、マスクライト処理実行時のデータ処理性能の低下を抑制する。
【解決手段】マスクライト処理を実行可能である半導体メモリ装置１００、１００Ａであって、書込データが記録されるデータ記録部３０と、書込データに対応したエラー訂正コードが記録されるＥＣＣコード記録部４０と、を有する複数のバンクＢ０～Ｂ７と、各バンクに対するデータの読み書きを行うセンスアンプＳＡと、エラー訂正コードを生成するＥＣＣコード生成部２２と、エラー訂正コードを用いてデータのエラー訂正を行うエラー訂正部２１と、各センスアンプとエラー訂正部とを接続し、各センスアンプから出力されたデータをエラー訂正部へ伝送する第１バスＭＲＢ、ＲＲ、ＬＲＢと、ＥＣＣコード生成部と各センスアンプとを接続し、ＥＣＣコード生成部から出力されたデータを各センスアンプへ伝送する第２バスＭＷＢ、ＷＲ、ＬＷＢと、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

予め設定されたデータアクセス単位よりも小さいデータ長のデータの書き換えを行うマスクライト処理を実行可能である半導体メモリ装置（１００、１００Ａ）であって、
書込データが記録されるデータ記録部（３０）と、前記書込データに対応したエラー訂正コードが記録されるＥＣＣコード記録部（４０）と、を有する複数のバンク（Ｂ０～Ｂ７）と、
前記複数のバンクのそれぞれに設けられて、各前記バンクに対するデータの読み書きを行うセンスアンプ（ＳＡ）と、
前記エラー訂正コードを生成するＥＣＣコード生成部（２２）と、
前記エラー訂正コードを用いてデータのエラー訂正を行うエラー訂正部（２１）と、
各前記センスアンプと前記エラー訂正部とを接続し、各前記センスアンプから出力されたデータを前記エラー訂正部へ伝送する第１バス（ＭＲＢ、ＲＲ、ＬＲＢ）と、
前記ＥＣＣコード生成部と各前記センスアンプとを接続し、前記ＥＣＣコード生成部から出力されたデータを各前記センスアンプへ伝送する第２バス（ＭＷＢ、ＷＲ、ＬＷＢ）と、
を備える、
半導体メモリ装置。

【請求項2】

請求項１に記載の半導体メモリ装置であって、
前記書込データと、前記書込データの書込み先バンクアドレスと、前記書込データの書込み先カラムアドレスと、を示すバッファデータを記憶する複数のバッファ（ＢＦ１～ＢＦ３）であって、前記マスクライト処理の開始から終了までに要するサイクル数から１引いた数以上の数設けられた複数のバッファをさらに備え、
前記複数のバッファはそれぞれ、前記バッファデータが記憶された後、前記複数のバッファの数と同じ数のサイクル数が経過したときに前記バッファデータを消去し、
前記半導体メモリ装置は、前記バッファに記憶されている前記書込み先バンクアドレスおよび前記書込み先カラムアドレスと、前記マスクライト処理の対象データの書込み先アドレスと、が一致するアドレス一致バッファが存在する場合、前記アドレス一致バッファから読み出した前記書込データを利用して前記マスクライト処理を実行し、
前記アドレス一致バッファが存在しない場合、前記書込み先アドレスが示すバンクが有する前記センスアンプから読み出した前記書込データを利用して、前記マスクライト処理を実行する、
半導体メモリ装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体メモリ装置に関する。

【背景技術】

【0002】

半導体メモリ装置としては、例えば、ＥＣＣ（Error Check and Correct）機能を備え自律してデータのエラー訂正処理を行うＤＲＡＭ（Dynamic Random Access Memory）が用いられることがある。また、ＥＣＣ機能を備えるＤＲＡＭであって、半導体メモリ装置へのデータ書き込みの際に、データの一部のみを書き換えるマスクライト処理が可能であるＤＲＡＭが知られている（特許文献１）。特許文献１に記載の半導体メモリ装置では、データ書き込み対象となるバンクが互いに異なる複数のマスクライト処理をパイプライン処理させることにより、半導体メモリ装置のデータ処理性能の低下を抑制している。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２０２２／０２４５０３１Ａ１号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、アクセス対象となるバンクが互いに同じである複数のマスクライト処理を連続して実行する場合には、先の一連の処理が終了した後でなければ次のマスクライト処理を実行できず、データ処理性能が低下するという問題がある。

【課題を解決するための手段】

【0005】

本開示は、以下の形態として実現することが可能である。

【0006】

本開示の一形態によれば、（１００、１００Ａ）が提供される。この半導体メモリ装置は、予め設定されたデータアクセス単位よりも小さいデータ長のデータの書き換えを行うマスクライト処理を実行可能である半導体メモリ装置（１００、１００Ａ）であって、書込データが記録されるデータ記録部（３０）と、前記書込データに対応したエラー訂正コードが記録されるＥＣＣコード記録部（４０）と、を有する複数のバンク（Ｂ０～Ｂ７）と、前記複数のバンクのそれぞれに設けられて、各前記バンクに対するデータの読み書きを行うセンスアンプ（ＳＡ）と、前記エラー訂正コードを生成するＥＣＣコード生成部（２２）と、前記エラー訂正コードを用いてデータのエラー訂正を行うエラー訂正部（２１）と、各前記センスアンプと前記エラー訂正部とを接続し、各前記センスアンプから出力されたデータを前記エラー訂正部へ伝送する第１バス（ＭＲＢ、ＲＲ、ＬＲＢ）と、前記ＥＣＣコード生成部と各前記センスアンプとを接続し、前記ＥＣＣコード生成部から出力されたデータを各前記センスアンプへ伝送する第２バス（ＭＷＢ、ＷＲ、ＬＷＢ）と、を備える。

【0007】

この形態の制御装置によれば、第１バスと第２バスとを備えるので、同一のバンクにおいて、センスアンプからエラー訂正部へのデータの出力と、ＥＣＣコード生成部からセンスアンプへのデータの入力とを並列して実行できる。このため、データ書き込み対象となるバンクが互いに同じである複数のマスクライト処理を連続して実行する場合であっても、アクセス対象となるカラムが互いに異なれば、先のマスクライト処理の終了を待たずに次のマスクライト処理を並列して実行でき、データ処理性能の低下を抑制できる。

【図面の簡単な説明】

【0008】

【図1】第１実施形態の半導体メモリ装置の概略構成を示す説明図である。

【図2】第１実施形態のマスクライト処理の手順を示すフローチャートである。

【図3】第１実施形態のマスクライト処理の手順を示すフローチャートである。

【図4】第１実施形態の半導体メモリ装置における動作の一例を示すタイミングチャートである。

【図5】第２実施形態の半導体メモリ装置の概略構成を示す説明図である。

【図6】第２実施形態のマスクライト処理の手順を示すフローチャートである。

【図7】第２実施形態のマスクライト処理の手順を示すフローチャートである。

【図8】第２実施形態のマスクライト処理の手順を示すフローチャートである。

【図9】第２実施形態の半導体メモリ装置における動作の一例を示すタイミングチャートである。

【発明を実施するための形態】

【0009】

Ａ．第１実施形態：
Ａ－１．装置構成：
本実施形態の半導体メモリ装置１００は、ＣＰＵやＧＰＵ（Graphics Processing Unit）等の演算装置２００から受けた要求に応じて、データの読み書きを行う。本実施形態では、半導体メモリ装置１００は、ＬＰＤＤＲ４（Low Power DDR4）として構成されており、通常のデータ書き込みを行うライト処理に加えてマスクライト処理を実行可能に構成されている。「マスクライト処理」は、半導体メモリ装置１００の仕様として予め設定されたデータアクセス単位で読み出したデータの一部を、当該アクセス単位よりも小さいデータ長の新たに入力されたデータで書き換えて再び書き戻す処理である。なお、以下の説明において、演算装置２００から発行される、マスクライト処理を要求するコマンドを「マスクライトコマンド」とも呼ぶ。

【0010】

以下の説明において、データアクセス単位よりも小さいデータ長のデータを「マスクデータ」とも呼ぶ。また、マスクデータによりデータの一部が書き換えられるデータを「書換対象データ」とも呼ぶ。また、書換対象データのうち、マスクデータによって書き換えられるビット列を「書換対象部分」とも呼ぶ。本実施形態では、マスクデータは、書換対象データが保持された記憶領域のアドレスを示すアドレス情報、および、書換対象データのうち、いずれのビット列を書換対象部分とするかを示す情報を含む。

【0011】

図１に示すように、本実施形態の半導体メモリ装置１００は、入出力回路１０と、入出力バスＩＯＢと、複数のバンクＢ０～Ｂ７と、ＥＣＣ演算回路２０と、メインリードバスＭＲＢとメインライトバスＭＷＢとを備える。なお、半導体メモリ装置１００は、上述の構成の他にも、クロック生成回路および各種デコーダ等を備えるが、一般的なＬＰＤＤＲ４と同様であるので、図１においては、これらの構成の図示は省略されている。

【0012】

入出力回路１０は、演算装置２００とのデータの入出力を制御する。より具体的には、入出力回路１０は、半導体メモリ装置１００の外部から供給されるクロック信号、または、半導体メモリ装置１００が有する図示しないクロック生成回路により生成されるクロック信号に従ってデータを入出力する。本実施形態では、入出力回路１０は、データバス反転（ＤＢＩ：Data Bus Inversion）機能を有する。入出力回路１０は、演算装置２００から入力されたデータがビット反転されている場合、再度ビット反転させることにより元のデータに復元する。このように、「１」よりも消費電力が大きくなる「０」を多く含むデータを伝送する際にＤＢＩ機能によるＤＢＩ処理を実行することにより、データ伝送時の消費電力を抑制できる。なお、半導体メモリ装置１００は、ＤＢＩ機能を有さなくてもよい。

【0013】

バンクＢ０～Ｂ７はそれぞれ、記憶領域ＳＴと、センスアンプＳＡと、リードレジスタＲＲと、ライトレジスタＷＲと、ローカルリードバスＬＲＢと、ローカルライトバスＬＷＢとを有する。記憶領域ＳＴは、記憶素子であるメモリセルがマトリクス状に配置されて形成されている。バンクＢ０～Ｂ７のうち、バンクＢ０～Ｂ３が有する記憶領域ＳＴは、演算装置２００から書き込まれた書込データを保持するデータ記録部３０として機能する。バンクＢ０～Ｂ７のうち、バンクＢ４～Ｂ７が有する記憶領域ＳＴは、データ記録部３０に書き込まれるデータに対応して後述するＥＣＣコード生成部２２により生成されたＥＣＣコードを保持するＥＣＣコード記録部４０として機能する。

【0014】

センスアンプＳＡは、記憶領域ＳＴと互いに接続されて、記憶領域ＳＴからのデータの読み出しおよび記憶領域ＳＴへのデータの書き込みを行う。より具体的には、演算装置２００から発行されたコマンドに従って記憶領域ＳＴからデータを読み出す場合、センスアンプＳＡは、受信したアクティブコマンドにより指定されるアドレスに従って、図示しないロウデコーダにより選択されたロウアドレスにより指定されるメモリセルに保持されたデータを読み出す。他方、演算装置２００から発行されたコマンドに従って記憶領域ＳＴへデータを書き込む場合、センスアンプＳＡは、受信したプリチャージコマンドにより、アクティブコマンド発行時に指定されたロウアドレスにより指定されるメモリセルに保持されたデータを書き込む。

【0015】

リードレジスタＲＲは、ローカルリードバスＬＲＢを介してセンスアンプＳＡと互いに接続し、メインリードバスＭＲＢを介してＥＣＣ演算回路２０と互いに接続されている。リードレジスタＲＲは、センスアンプＳＡからバンク外にデータを出力する際に、ローカルリードバスＬＲＢを介してセンスアンプＳＡから出力されたデータを一時的に保持し、メインリードバスＭＲＢを介してＥＣＣ演算回路２０へデータを出力する。

【0016】

ライトレジスタＷＲは、ローカルライトバスＬＷＢを介してセンスアンプＳＡと互いに接続し、メインライトバスＭＷＢを介してＥＣＣ演算回路２０と互いに接続されている。ライトレジスタＷＲは、バンク外からセンスアンプＳＡにデータを入力する際に、メインライトバスＭＷＢを介してＥＣＣ演算回路２０から入力されたデータを一時的に保持し、ローカルライトバスＬＷＢを介してセンスアンプＳＡへデータを入力する。ローカルリードバスＬＲＢを介したセンスアンプＳＡからリードレジスタＲＲへのデータ出力、および、ローカルライトバスＬＷＢを介したライトレジスタＷＲからセンスアンプＳＡへのデータ入力は、それぞれ互いに並列して実行可能である。

【0017】

ＥＣＣ演算回路２０は、入出力バスＩＯＢを介して入出力回路１０と互いに接続されている。ＥＣＣ演算回路２０は、エラー訂正部２１と、ＥＣＣコード生成部２２とを有する。

【0018】

エラー訂正部２１は、メインリードバスＭＲＢを介して各バンクが有するリードレジスタＲＲのそれぞれと互いに接続されている。このように、半導体メモリ装置１００では、各バンクが有する各ローカルリードバスＬＲＢと、各バンクが有する各リードレジスタＲＲと、メインリードバスＭＲＢとにより、センスアンプＳＡとエラー訂正部２１とを互いに接続するデータ伝送経路が形成されている。以下の説明において、かかるデータ伝送経路を「第１バス」とも呼ぶ。エラー訂正部２１は、データ記録部３０からのデータ読み出し時に、読出データに対応するＥＣＣコードもＥＣＣコード記録部４０から読み出し、読出データにエラーが生じている場合には、ＥＣＣコードを利用してかかるエラーを訂正する。エラー訂正部２１は、受信したマスクライトコマンドにより指定されるバンクアドレスに従って、読出データの読み出し元となるバンク、および、ＥＣＣコードの読み出し元となるバンクを選択する。

【0019】

ＥＣＣコード生成部２２は、メインライトバスＭＷＢを介して各バンクが有するライトレジスタＷＲのそれぞれと互いに接続されている。このように、半導体メモリ装置１００では、各バンクが有する各ローカルライトバスＬＷＢと、各バンクが有する各ライトレジスタＷＲと、メインライトバスＭＷＢとにより、センスアンプＳＡとＥＣＣコード生成部２２とを互いに接続するデータ伝送経路が形成されている。以下の説明において、かかるデータ伝送経路を「第２バス」とも呼ぶ。ＥＣＣコード生成部２２は、データ記録部３０へのデータ書き込み時に、書込データに対応するエラー訂正コード（ＥＣＣコード）を生成する。ＥＣＣコード生成部２２は、受信したマスクライトコマンドにより指定されるバンクアドレスに従って、書込データの書込み先となるバンク、および、ＥＣＣコードの書込み先となるバンクを選択する。

【0020】

ＥＣＣコード生成部２２は、上述のマスクライト処理において、書換対象データと、マスクデータとを入力されて、書換対象データのうちの書換対象部分をマスクデータで書き換える。本実施形態では、かかる処理は、ＥＣＣコード生成部２２が有する図示しないマルチプレクサに書換対象データとマスクデータとが入力されることにより行われる。

【0021】

Ａ－２．マスクライト処理：
半導体メモリ装置１００は、演算装置２００からマスクライトコマンドが発行されると、図２および図３に示すマスクライト処理を実行する。本実施形態では、アクセス対象となるバンクが互いに異なる場合、または、アクセス対象となるバンクが互いに同じであってアクセス対象となるカラムが互いに異なる場合には、半導体メモリ装置１００は、複数のマスクライト処理を並列して実行可能である。

【0022】

図２に示すステップＳ１０において、半導体メモリ装置１００は、演算装置２００からマスクライトコマンドを受信する。その後、半導体メモリ装置１００は、図２に示すように、ステップＳ２０、Ｓ３０、Ｓ４０の処理と、ステップＳ２２、Ｓ３２、Ｓ４２、Ｓ５２、Ｓ６２の処理とを並列して実行する。

【0023】

ステップＳ２０において、半導体メモリ装置１００は、入出力回路１０において演算装置２００からマスクデータを受信する。

【0024】

ステップＳ３０において、半導体メモリ装置１００は、入出力回路１０においてマスクデータを対象として上述のＤＢＩ処理を実行する。

【0025】

ステップＳ４０において、半導体メモリ装置１００は、入出力回路１０からＥＣＣコード生成部２２へマスクデータを伝送する。

【0026】

ステップＳ２２において、半導体メモリ装置１００は、記憶領域ＳＴからセンスアンプＳＡへ書換対象データおよび書換対象データに対応するＥＣＣコードをそれぞれ読み出す。より具体的には、半導体メモリ装置１００は、バンクＢ０～Ｂ３のうち、マスクライトコマンドにより指定されたバンクが有するデータ記録部３０から、当該データ記録部３０と接続されたセンスアンプＳＡへ書換対象データを読み出す。また、半導体メモリ装置１００は、バンクＢ４～Ｂ７のうち、書換対象データに対応して生成されたＥＣＣコードを保持しているＥＣＣコード記録部４０から、当該ＥＣＣコード記録部４０と接続されたセンスアンプＳＡへＥＣＣコードを読み出す。なお、書換対象データが保持されているバンクと、ＥＣＣコードが保持されているバンクとは互いに異なるので、上述した処理は、各バンクにおいて互いに独立してそれぞれ実行される。

【0027】

ステップＳ３２において、半導体メモリ装置１００は、ローカルリードバスＬＲＢを介して、センスアンプＳＡからリードレジスタＲＲへ書換対象データおよびＥＣＣコードをそれぞれ伝送する。上述のステップＳ２２と同様に、かかる処理は、各バンクにおいて互いに独立してそれぞれ実行される。

【0028】

ステップＳ４２において、半導体メモリ装置１００は、メインリードバスＭＲＢを介して、リードレジスタＲＲからエラー訂正部２１へ書換対象データおよびＥＣＣコードをそれぞれ伝送する。

【0029】

ステップＳ５２において、半導体メモリ装置１００は、エラー訂正部２１において、ＥＣＣコードを用いて書換対象データを対象としてエラー訂正を実行する。

【0030】

ステップＳ６２において、半導体メモリ装置１００は、エラー訂正部２１からＥＣＣコード生成部２２へ書換対象データを伝送する。

【0031】

ステップＳ４０およびステップＳ６２の終了後、図３に示すステップＳ７０において、半導体メモリ装置１００は、エラー訂正部２１において、書換対象データのうちの書換対象部分をマスクデータで置き換えて書換データを生成する。

【0032】

ステップＳ８０において、半導体メモリ装置１００は、ＥＣＣコード生成部２２において、書換データに対応するＥＣＣコードを生成する。

【0033】

ステップＳ９０において、半導体メモリ装置１００は、メインライトバスＭＷＢを介して、ＥＣＣコード生成部２２からライトレジスタＷＲへ書換データおよびＥＣＣコードをそれぞれ伝送する。

【0034】

ステップＳ１００において、半導体メモリ装置１００は、ローカルライトバスＬＷＢを介して、ライトレジスタＷＲからセンスアンプＳＡへ書換データおよびＥＣＣコードをそれぞれ伝送する。

【0035】

ステップＳ１１０において、半導体メモリ装置１００は、センスアンプＳＡから記憶領域ＳＴへ書換データおよびＥＣＣコードをそれぞれ書き込む。以上で、半導体メモリ装置１００は、マスクライト処理を終了する。

【0036】

図４に示す、本実施形態の半導体メモリ装置１００において複数のマスクライト処理を並列して実行する場合のタイミングチャートの一例を参照してより具体的に説明する。図４において、横軸は、経過時間をクロック数ＣＬＫにより示しており、ハッチングを付して示す矩形領域は、縦軸に示された半導体メモリ装置１００を構成する各要素が、矩形領域によって示されるクロック間隔の間使用されていることを示している。

【0037】

図４においては、クロック数ＣＬＫ０、８、１６、２４においてマスクライトコマンドＭＷＲ１～ＭＷＲ４をそれぞれ受信する場合を示している。言い換えれば、半導体メモリ装置１００は、クロック数８を１サイクルとして、１サイクルごとにひとつのマスクライトコマンドを受信する。マスクライトコマンドＭＷＲ１～ＭＷＲ４は、アクセス対象となるバンクが互いに同じであってアクセス対象となるカラムが互いに異なるマスクライト処理を要求するコマンドである。

【0038】

上述のように、本実施形態の半導体メモリ装置１００は、ローカルリードバスＬＲＢとローカルライトバスＬＷＢとを有するので、ローカルリードバスＬＲＢを介したセンスアンプＳＡからリードレジスタＲＲへのデータ出力、および、ローカルライトバスＬＷＢを介したライトレジスタＷＲからセンスアンプＳＡへのデータ入力を、それぞれ互いに並列して実行可能である。そのため、半導体メモリ装置１００は、図４のクロック数ＣＬＫ２８～３２に示すように、同一バンクにおいても、センスアンプＳＡにおける書込動作と読出動作とを並列して行うことができる。なお、互いに異なるバンクに対するマスクライト処理を要求するマスクライトコマンドの場合には、書込動作が行われるセンスアンプＳＡと読出動作が行われるセンスアンプＳＡとは互いに異なるので、各センスアンプＳＡにおける書込動作と読出動作とを並列して実行できる。

【0039】

これに対して、センスアンプから延びる１本のバスが分岐してリードレジスタとライトレジスタとのそれぞれに接続する構成の半導体メモリ装置では、同一バンクにおいては、センスアンプからリードレジスタへのデータ出力、および、ライトレジスタからセンスアンプへのデータ入力は、いずれか一方の処理が実行されている間は他方の処理は実行できない。そのため、かかる構成の半導体メモリ装置では、センスアンプにおける書込動作と読出動作とが並列しないように、後のマスクライトコマンドを遅らせて受信する必要があるので、マスクライト処理実行時のデータ処理性能が低下する。本実施形態の半導体メモリ装置１００によれば、このような問題を回避できるので、複数のマスクライト処理の実行時のデータ処理性能の低下を抑制できる。

【0040】

以上説明した第１実施形態の半導体メモリ装置１００によれば、第１バスと第２バスとを備えるので、同一のバンクにおいて、センスアンプＳＡからエラー訂正部２１へのデータの出力と、ＥＣＣコード生成部２２からセンスアンプＳＡへのデータの入力とを並列して実行できる。このため、アクセス対象となるバンクが互いに同じである複数のマスクライト処理を連続して実行する場合であっても、アクセス対象となるカラムが互いに異なれば、先のマスクライト処理の終了を待たずに次のマスクライト処理を並列して実行でき、データ処理性能の低下を抑制できる。

【0041】

Ｂ．第２実施形態：
第２実施形態の半導体メモリ装置１００Ａは、図５に示すように、バッファＢＦ１～ＢＦ３を備える点において、第１実施形態の半導体メモリ装置１００と異なっている。また、第２実施形態の半導体メモリ装置１００Ａは、マスクライト処理において、図６に示すように、図８に示すステップＳ１２およびステップＳ１４を実行する点、および、図７に示すように、ステップＳ９０～ステップＳ１１０と並列してステップＳ１２０を実行する点において、第１実施形態の半導体メモリ装置１００と異なっている。第２実施形態の半導体メモリ装置１００Ａの装置構成およびマスクライト処理におけるその他の手順は、第１実施形態の半導体メモリ装置１００と同じであるので、同一の構成および同一の手順には同一の符号を付し、その詳細な説明を省略する。

【0042】

図５に示すように、半導体メモリ装置１００Ａは、バッファＢＦ１～ＢＦ３と、バッファライトバスＢＷＢと、バッファリードバスＢＲＢとをさらに備える。なお、本実施形態では、バッファＢＦ１～ＢＦ３の数である「３」は、上述のマスクライト処理の開始から終了までに要するサイクル数である「４」から１引いた数に相当する。なお、バッファの数は３つに限られず、４つ以上設けられていてもよい。

【0043】

バッファＢＦ１～ＢＦ３はそれぞれ、バッファライトバスＢＷＢおよびバッファリードバスＢＲＢを介して、ＥＣＣコード生成部２２と互いに接続されている。バッファＢＦ１～ＢＦ３は、ＥＣＣコード生成部２２からバッファライトバスＢＷＢを介して入力されるバッファデータを記憶する。「バッファデータ」は、ＥＣＣコード生成部２２からセンスアンプＳＡへの書換データの書込み時に出力される、書換データと、書換データの書込み先バンクアドレスおよび書込み先カラムアドレスとを示す情報を意味する。バッファにバッファデータを記憶させることにより、マスクライト処理による書換データのデータ記録部３０への書き戻しが完了する前であっても、次のマスクライト処理において直近のマスクライト処理に係る書換データを利用可能となる。かかる効果の詳細については後述する。

【0044】

バッファＢＦ１～ＢＦ３は、バッファリードバスＢＲＢを介してＥＣＣコード生成部２２へバッファデータを出力する。

【0045】

バッファＢＦ１～ＢＦ３は、バッファデータが記憶されてから予め設定されたクロック数が経過するまでバッファデータを記憶し、経過後には保持しているバッファデータを消去する。本実施形態では、バッファＢＦ１～ＢＦ３は、３サイクルの経過後、保持していたバッファデータを消去する。バッファデータが記憶されてから３サイクルの経過後には、マスクライト処理による書換データのデータ記録部３０への書き戻しが完了している。そのため、次のマスクライト処理実行時には、データ記録部３０に保持された直近のマスクライト処理に係る書換データを利用できるようになっており、バッファに記憶されたデータを利用する必要がなくなるからである。なお、予め設定された、バッファデータが記憶されてから消去されるまでのサイクル数である「３」は、バッファＢＦ１～ＢＦ３の数である「３」に相当する。

【0046】

図６～図８に示す第２実施形態のマスクライト処理において、図６に示すように、ステップＳ１０の後、ステップＳ２０、Ｓ３０、Ｓ４０と並列して、図８に示すステップＳ１２において、半導体メモリ装置１００Ａは、アドレス一致バッファが存在するか否かを判定する。「アドレス一致バッファ」は、バッファＢＦ１～ＢＦ３のうち、バッファデータとして保持されている書込み先バンクアドレスおよび書込み先カラムアドレスと、受信したマスクライトコマンドの対象データの書込み先アドレスと、が一致するバッファを意味する。アドレス一致バッファが存在しない場合（ステップＳ１２：Ｎｏ）、半導体メモリ装置１００Ａは、第１実施形態と同様にステップＳ２２以降の処理を順次実行し、第１実施形態と同様に、データ記録部３０からＥＣＣコード生成部２２へ書換対象データを読み出す。

【0047】

アドレス一致バッファが存在する場合（ステップＳ１２：Ｙｅｓ）、半導体メモリ装置１００Ａは、アドレス一致バッファに保持された書換データをＥＣＣコード生成部２２へ伝送する（ステップＳ１４）。その後、半導体メモリ装置１００は、図７に示すステップＳ７０において、アドレス一致バッファから読み出されたデータを書換対象データとして、ＥＣＣコード生成部２２において新たに書換データを生成する。

【0048】

図７に示すステップＳ８０の後、ステップＳ９０～ステップＳ１１０と並列して、ステップＳ１２０において、半導体メモリ装置１００Ａは、バッファＢＦ１～ＢＦ３のいずれかにバッファデータを書き込む。半導体メモリ装置１００Ａは、バッファＢＦ１～ＢＦ３のうち、上述のステップＳ１４においてデータを読み出してきたバッファを選択し、当該バッファに保持されたバッファデータを、新たな書換データを含むバッファデータに書き換える。なお、当該バッファに保持されたバッファデータが上述のように時間経過により消去されている場合には、空となった当該バッファへ新たな書換データを含むバッファデータを新たに書き込む。

【0049】

図９に示す、第２実施形態の半導体メモリ装置１００Ａにおいて複数のマスクライト処理を並列して実行する場合のタイミングチャートの一例を参照してより具体的に説明する。横軸は、経過時間をクロック数ＣＬＫにより示しており、ハッチングまたはクロスハッチングを付して示す矩形領域は、縦軸に示された半導体メモリ装置１００Ａを構成する各要素が、矩形領域によって示されるクロック間隔の間使用されていることを示している。なお、ハッチングを付して示す矩形領域は、マスクライトコマンドＭＷＲ５に係るマスクライト処理において使用されていることを示しており、クロスハッチングを付して示す矩形領域は、マスクライトコマンドＭＷＲ６に係るマスクライト処理において使用されていることを示している。

【0050】

図９においては、クロック数ＣＬＫ０、８においてマスクライトコマンドＭＷＲ５、ＭＷＲ６をそれぞれ受信する場合を示している。マスクライトコマンドＭＷＲ５、ＭＷＲ６は、アクセス対象となるバンクおよびカラムが互いに同じであるマスクライト処理を要求するコマンドである。

【0051】

マスクライトコマンドＭＷＲ５にかかるマスクライト処理においては、ＣＬＫ４～８において、記憶領域ＳＴからセンスアンプＳＡへの書換対象データの読み出しが行われる。その後、ローカルリードバスＬＲＢを介した伝送、メインリードバスＭＲＢを介した伝送、エラー訂正部２１におけるエラー訂正を経て、書換対象データがＥＣＣコード生成部２２へ伝送される。さらに、ＥＣＣコード生成部２２における処理の終了後、センスアンプＳＡへの書換データの出力と並列して、ＣＬＫ２０において、ＥＣＣコード生成部２２からバッファデータが出力されバッファＢＦ１にバッファデータが記憶される。図９においては、ＣＬＫ２０～２６においてバッファＢＦ１に記憶されているバッファデータがマスクライトコマンドＭＷＲ５にかかるバッファデータであることを、ハッチングを付した矩形領域により示している。

【0052】

マスクライトコマンドＭＷＲ６にかかるマスクライト処理においては、バッファＢＦ１に、マスクライトコマンドＭＷＲ５とアクセス対象アドレスが同じであるマスクライトコマンドＭＷＲ６にかかるバッファデータが記憶されている。そのため、半導体メモリ装置１００Ａは、図９において太い実線で囲まれたハッチングを付さない矩形領域で示す、センスアンプＳＡにおける読出動作、ローカルリードバスＬＲＢを介した伝送、メインリードバスＭＲＢを介した伝送、エラー訂正部２１におけるエラー訂正を省略し、ＣＬＫ２２において、バッファリードバスＢＲＢを介して、バッファＢＦ１からＥＣＣコード生成部２２への書換対象データの伝送を実行する。このように、半導体メモリ装置１００Ａは、マスクライトコマンドＭＷＲ５に係る書換データのデータ記録部３０への書き戻しが完了する前に、バッファＢＦ１に記憶されたバッファデータを利用してＥＣＣコード生成部２２における処理を実行できる。

【0053】

ＥＣＣコード生成部２２における処理の終了後、センスアンプＳＡへの書換データの出力と並列して、ＣＬＫ２８において、半導体メモリ装置１００Ａは、新たなバッファデータでバッファＢＦ１を書き換える。図９においては、ＣＬＫ２８～５０においてバッファＢＦ１に記憶されているバッファデータがマスクライトコマンドＭＷＲ６にかかるバッファデータであることを、クロスハッチングを付した矩形領域により示している。なお、ＢＦ１に記憶されたバッファデータは、ＣＬＫ５２において３サイクルが経過し消去される。

【0054】

マスクライトコマンドＭＷＲ６にかかるマスクライト処理において、ＣＬＫ１２において太い実線により囲って示すセンスアンプにおける読出処理を実行すると、マスクライトコマンドＭＷＲ５にかかるマスクライト処理が完了する前の古いデータに基づいてマスクライト処理が実行され、データの不整合が発生してしまう。そのため、バッファを備えない形態の半導体メモリ装置においては、アクセス対象となるバンクおよびカラムが互いに同じである複数のマスクライト処理を実行する場合、データの不整合を発生させないために、先のマスクライト処理による書換データのデータ記録部への書き戻しが終了した後に次のマスクライト処理を開始するように後のマスクライトコマンドを遅らせて受信する必要がある。そのため、このような構成の半導体メモリ装置においてはマスクライト処理実行時のデータ処理性能が低下する。本実施形態の半導体メモリ装置１００Ａによれば、このような問題を回避できるので、複数のマスクライト処理の実行時のデータ処理性能の低下をより抑制できる。

【0055】

以上説明した第２実施形態の半導体メモリ装置１００Ａによれば、バッファデータを記憶するバッファＢＦ１～ＢＦ３を備えるので、アクセス対象となるバンクおよびカラムが互いに同じであるマスクライト処理を連続して実行する場合、先のマスクライト処理によって書換データがデータ記録部３０に書き戻される前であっても、バッファＢＦ１～ＢＦ３のいずれかから読み出されたバッファデータを利用して次のマスクライト処理を実行できる。このため、アクセス対象となるバンクおよびカラムが互いに同じであっても、先のマスクライト処理の終了を待たずに次のマスクライト処理を並列して実行でき、データ処理性能の低下をさらに抑制できる。

【0056】

Ｃ．他の実施形態：
（Ｃ１）上記実施形態では、半導体メモリ装置１００および半導体メモリ装置１００Ａにおいて、第１バスは、ローカルリードバスＬＲＢと、リードレジスタＲＲと、メインリードバスＭＲＢとにより形成され、第２バスは、ローカルライトバスＬＷＢと、ライトレジスタＷＲと、メインライトバスＭＷＢとにより形成されるが、本開示はこれに限定されない。センスアンプＳＡとエラー訂正部２１とは、メインリードバスＭＲＢによって直接接続されていてもよい。かかる形態においては、メインリードバスＭＲＢが本開示における「第１バス」に相当する。また、センスアンプＳＡとＥＣＣコード生成部２２とは、メインライトバスＭＷＢによって直接接続されていてもよい。かかる形態においては、メインライトバスＭＷＢが本開示における「第２バス」に相当する。かかる形態の半導体メモリ装置によっても上記実施形態と同様の効果を奏する。

【0057】

（Ｃ２）上記第１実施形態では、アクセス対象となるバンクが互いに同じであってアクセス対象となるカラムが互いに異なる複数のマスクライト処理を実行する場合を例として半導体メモリ装置１００が奏する効果を説明したが、本開示はこれに限定されない。データの書込みのみを行うライト処理に続けて、かかるライト処理におけるアクセス対象となるバンクが互いに同じであってアクセス対象となるカラムが互いに異なるマスクライト処理を実行する場合であっても、半導体メモリ装置１００は、上記実施形態と同様の効果を奏する。かかる場合であっても、同一バンクのセンスアンプＳＡにおいて、ライト処理による書込動作とマスクライト処理による読出動作とが並列して実行できるからである。

【0058】

（Ｃ３）上記第２実施形態では、アクセス対象となるバンクおよびカラムが互いに同じである複数のマスクライト処理を実行する場合を例として半導体メモリ装置１００Ａが奏する効果を説明したが、本開示はこれに限定されない。データの書込みのみを行うライト処理に続けて、かかるライト処理におけるアクセス対象となるバンクおよびカラムのそれぞれが互いに同じであるマスクライト処理を実行する場合であっても、半導体メモリ装置１００Ａは、上記実施形態と同様の効果を奏する。かかる場合であっても、ＥＣＣコード生成部２２におけるライト処理に係る処理の終了後、バッファにバッファデータが記憶され、ライト処理によるデータの書込みが完了する前に、バッファデータを利用してマスクライト処理を並列して実行できるからである。

【0059】

（Ｃ４）上記実施形態において、データ記録部３０とＥＣＣコード記録部４０とは互いに異なるバンクが有する記憶領域ＳＴにおいて実現されるが、本開示はこれに限定されない。データ記録部３０とＥＣＣコード記録部４０とは、互いに同じバンクが有する記憶領域ＳＴにおいて実現されてもよい。例えば、１２８ｂｉｔのデータと、かかるデータに対応する８ｂｉｔのＥＣＣコードとが、互いに同じバンクが有する記憶領域ＳＴであって、ロウアドレスによって指定されてセンスアンプＳＡに読み出されるデータ単位が１３６ｂｉｔ以上である記憶領域ＳＴにおいて、互いに同じロウアドレスにより指定されるメモリセルに保持されてもよい。かかる形態の半導体メモリ装置によっても上記実施形態と同様の効果を奏する。加えて、互いに対応するデータとＥＣＣコードとの記憶領域ＳＴへの読み書きを、１つのバンクにおける１度の読み書きで実現できるので、互いに異なるバンクにおいてデータとＥＣＣコードとをそれぞれ読み書きする形態と比べて、データ処理性能の低下を抑制できる。

【0060】

本開示は、上述の実施形態に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した形態中の技術的特徴に対応する各実施形態中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。

【符号の説明】

【0061】

２１…エラー訂正部、２２…ＥＣＣコード生成部、３０…データ記録部、４０…ＥＣＣコード記録部、１００、１００Ａ…半導体メモリ装置、Ｂ０～Ｂ７…バンク、ＬＲＢ…ローカルリードバス、ＬＷＢ…ローカルライトバス、ＭＲＢ…メインリードバス、ＭＷＢ…メインライトバス、ＲＲ…リードレジスタ、ＳＡ…センスアンプ、ＷＲ…ライトレジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】