特開 2024-124072 半導体装置の製造方法、および基板の分離方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024124072

(43)【公開日】2024-09-12

(54)【発明の名称】半導体装置の製造方法、および基板の分離方法

(51)【国際特許分類】

   H01L 21/02 20060101AFI20240905BHJP

   H10B 43/27 20230101ALI20240905BHJP

   H10B 41/27 20230101ALI20240905BHJP

   H10B 41/50 20230101ALI20240905BHJP

   H10B 43/50 20230101ALI20240905BHJP

   H01L 21/336 20060101ALI20240905BHJP

【ＦＩ】

H01L21/02 B

H01L21/02 C

H10B43/27

H10B41/27

H10B41/50

H10B43/50

H01L29/78 371

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2023031991

(22)【出願日】2023-03-02

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(74)【代理人】

【識別番号】100124372

【弁理士】

【氏名又は名称】山ノ井 傑

(72)【発明者】

【氏名】住谷 まり子

(72)【発明者】

【氏名】大久保 拓郎

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP02

5F083EP18

5F083EP22

5F083EP76

5F083ER21

5F083GA10

5F083GA25

5F083GA27

5F083JA04

5F083JA19

5F083JA36

5F083JA37

5F083JA39

5F083MA06

5F083MA16

5F083MA19

5F083PR05

5F083PR40

5F083ZA01

5F101BA02

5F101BA46

5F101BB02

5F101BD16

5F101BD30

5F101BD34

5F101BE07

5F101BH15

(57)【要約】

【課題】貼合後の基板同士を好適に分離することが可能な半導体装置の製造方法、および基板の分離方法を提供する。
【解決手段】一の実施形態によれば、半導体装置の製造方法は、第１基板上に第１絶縁膜または第１導体層を形成し、前記第１絶縁膜または前記第１導体層上にポーラス層を形成し、前記ポーラス層上に、第１デバイスを含む第１膜を形成し、第２基板上に、第２デバイスを含む第２膜を形成することを含む。前記方法はさらに、前記第１基板と前記第２基板とを、前記第１絶縁膜または前記第１導体層と、前記ポーラス層と、前記第１膜と、前記第２膜とを挟むように貼り合わせることを含む。前記方法はさらに、前記第１基板の上方に前記第１絶縁膜または前記第１導体層と、前記ポーラス層の第１部分とが残存し、前記第２基板の上方に前記ポーラス層の第２部分が残存するように、前記第１基板と前記第２基板とを分離することを含む。
【選択図】図６

【特許請求の範囲】

【請求項1】

第１基板上に第１絶縁膜または第１導体層を形成し、
前記第１絶縁膜または前記第１導体層上にポーラス層を形成し、
前記ポーラス層上に、第１デバイスを含む第１膜を形成し、
第２基板上に、第２デバイスを含む第２膜を形成し、
前記第１基板と前記第２基板とを、前記第１絶縁膜または前記第１導体層と、前記ポーラス層と、前記第１膜と、前記第２膜とを挟むように貼り合わせ、
前記第１基板の上方に前記第１絶縁膜または前記第１導体層と、前記ポーラス層の第１部分とが残存し、前記第２基板の上方に前記ポーラス層の第２部分が残存するように、前記第１基板と前記第２基板とを分離する、
ことを含む半導体装置の製造方法。

【請求項2】

前記第１基板と前記第２基板とを分離した後に、前記第１基板から前記第１部分を除去することをさらに含む、請求項１に記載の半導体装置の製造方法。

【請求項3】

前記第１部分は、前記第１基板からＣＭＰ（Chemical Mechanical Polishing）またはウェットエッチングにより除去される、請求項２に記載の半導体装置の製造方法。

【請求項4】

前記第１絶縁膜または前記第１導体層と前記第１基板とのエッチング選択比は、前記ポーラス層と前記第１基板とのエッチング選択比よりも大きい、請求項１に記載の半導体装置の製造方法。

【請求項5】

前記ポーラス層は、半導体層である、請求項１に記載の半導体装置の製造方法。

【請求項6】

前記半導体層は、ｐ型不純物原子またはｎ型不純物原子を含む、請求項５に記載の半導体装置の製造方法。

【請求項7】

前記半導体層内の前記ｐ型不純物原子または前記ｎ型不純物原子の濃度は、２．５×１０^２０ａｔｏｍｓ／ｃｍ^３以上である、請求項６に記載の半導体装置の製造方法。

【請求項8】

前記ポーラス層は、陽極化成法により形成される、請求項１に記載の半導体装置の製造方法。

【請求項9】

前記ポーラス層の空隙率は、４０％以上である、請求項１に記載の半導体装置の製造方法。

【請求項10】

前記ポーラス層の厚さは、１００～２００００ｎｍである、請求項１に記載の半導体装置の製造方法。

【請求項11】

前記ポーラス層の抵抗率は、前記第１基板の抵抗率の２０００分の１以下である、請求項１に記載の半導体装置の製造方法。

【請求項12】

前記第１基板の抵抗率は、２０～３０Ω・ｃｍである、請求項１に記載の半導体装置の製造方法。

【請求項13】

前記第１絶縁膜は、シリコンを含む、請求項１に記載の半導体装置の製造方法。

【請求項14】

前記第１絶縁膜の厚さは、２０ｎｍ以下である、請求項１に記載の半導体装置の製造方法。

【請求項15】

前記第１導体層は、金属層またはグラファイト層である、請求項１に記載の半導体装置の製造方法。

【請求項16】

前記第１導体層の厚さは、１０～１００ｎｍである、請求項１に記載の半導体装置の製造方法。

【請求項17】

前記第１導体層の抵抗率は、０．０５Ω・ｃｍ以下である、請求項１に記載の半導体装置の製造方法。

【請求項18】

前記第１デバイスは、メモリセルアレイを含み、
前記第２デバイスは、前記メモリセルアレイを制御する回路を含む、
請求項１に記載の半導体装置の製造方法。

【請求項19】

第１基板上に第１絶縁膜または第１導体層を形成し、
前記第１絶縁膜または前記第１導体層上にポーラス層を形成し、
前記第１基板と第２基板とを、前記第１絶縁膜または前記第１導体層と、前記ポーラス層とを挟むように貼り合わせ、
前記第１基板の上方に前記第１絶縁膜または前記第１導体層と、前記ポーラス層の第１部分とが残存し、前記第２基板の上方に前記ポーラス層の第２部分が残存するように、前記第１基板と前記第２基板とを分離する、
ことを含む基板の分離方法。

【請求項20】

前記第１基板と前記第２基板とを分離した後に、前記第１基板から前記第１部分を除去して前記第１基板を再利用することをさらに含む、請求項１９に記載の基板の分離方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置の製造方法、および基板の分離方法に関する。

【背景技術】

【0002】

ある基板を別の基板と貼り合わせて半導体装置を製造する場合、これらの基板を貼合後に分離する場合がある。この場合、これらの基板を好適に分離できる方法を採用することが望ましい。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１３－１１２８８０号公報

【特許文献2】特開２０２２－０３４８８１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

貼合後の基板同士を好適に分離することが可能な半導体装置の製造方法、および基板の分離方法を提供する。

【課題を解決するための手段】

【0005】

一の実施形態によれば、半導体装置の製造方法は、第１基板上に第１絶縁膜または第１導体層を形成し、前記第１絶縁膜または前記第１導体層上にポーラス層を形成し、前記ポーラス層上に、第１デバイスを含む第１膜を形成し、第２基板上に、第２デバイスを含む第２膜を形成することを含む。前記方法はさらに、前記第１基板と前記第２基板とを、前記第１絶縁膜または前記第１導体層と、前記ポーラス層と、前記第１膜と、前記第２膜とを挟むように貼り合わせることを含む。前記方法はさらに、前記第１基板の上方に前記第１絶縁膜または前記第１導体層と、前記ポーラス層の第１部分とが残存し、前記第２基板の上方に前記ポーラス層の第２部分が残存するように、前記第１基板と前記第２基板とを分離することを含む。

【図面の簡単な説明】

【0006】

【図1】第１実施形態の半導体製造装置の構造を示す断面図(1/3)である。

【図2】第１実施形態の半導体製造装置の構造を示す断面図(2/3)である。

【図3】第１実施形態の半導体製造装置の構造を示す断面図(3/3)である。

【図4】第１実施形態の半導体装置の製造方法を示す断面図(1/4)である。

【図5】第１実施形態の半導体装置の製造方法を示す断面図(2/4)である。

【図6】第１実施形態の半導体装置の製造方法を示す断面図(3/4)である。

【図7】第１実施形態の半導体装置の製造方法を示す断面図(4/4)である。

【図8】第１実施形態の比較例の半導体装置の製造方法を示す断面図(1/2)である。

【図9】第１実施形態の比較例の半導体装置の製造方法を示す断面図(2/2)である。

【図10】第１実施形態の半導体装置の構造を示す断面図である。

【図11】第１実施形態の柱状部の構造を示す断面図である。

【図12】第１実施形態の半導体装置の製造方法を示す断面図である。

【図13】第２実施形態の半導体装置の製造方法を示す断面図(1/4)である。

【図14】第２実施形態の半導体装置の製造方法を示す断面図(2/4)である。

【図15】第２実施形態の半導体装置の製造方法を示す断面図(3/4)である。

【図16】第２実施形態の半導体装置の製造方法を示す断面図(4/4)である。

【図17】第２実施形態の半導体装置の製造方法の詳細を示す断面図である。

【図18】第２実施形態の半導体装置の製造方法の詳細を示す断面図である。

【発明を実施するための形態】

【0007】

以下、本発明の実施形態を、図面を参照して説明する。図１～図１８において、同一の構成には同一の符号を付し、重複する説明は省略する。

【0008】

（第１実施形態）
図１～図３は、第１実施形態の半導体製造装置１０１の構造を示す断面図である。

【0009】

半導体製造装置１０１は例えば、陽極化成法により基板の表面にポーラス層を形成する陽極化成装置である。図１および図２は、半導体製造装置１０１の異なる縦断面を示している。図３は、半導体製造装置１０１の一部分を詳細に示している。

【0010】

図１～図３は、互いに垂直なＸ方向、Ｙ方向、およびＺ方向を示している。この明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。さらに、Ｚ方向に平行な方向を上下方向として取り扱い、Ｚ方向に垂直な方向を水平方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向とは一致していなくてもよい。

【0011】

半導体製造装置１０１は、外容器１１１と、内容器１１２と、隔壁１１３と、下部ホルダ１２１と、搬送ロボット１２２と、複数の加圧アーム１２３と、電極１３１と、電極１３２と、電気回路１３３と、切替回路１３４とを備えている。搬送ロボット１２２は、上部ホルダ１２２ａ、吊り下げユニット１２２ｂ、および移動機構１２２ｃを備え、上部ホルダ１２２ａは、上側ホルダ１４１、左側ホルダ１４２、右側ホルダ１４３、複数の懸垂アーム１４４、および係止バー１４５を備えている。下部ホルダ１２１、上側ホルダ１４１、左側ホルダ１４２、右側ホルダ１４３はそれぞれ、弾性部材１２１ａ、１４１ａ、１４２ａ、１４３ａを備えている。

【0012】

図１および図２に示すように、外容器１１１内には内容器１１２が配置されており、内容器１１２内には隔壁１１３が配置されている。その結果、内容器１１２は、隔壁１１３内の内槽Ｔ１と、隔壁１１３と内容器１１２との間の外槽Ｔ２と、を含む貯留槽Ｔを形成している。貯留槽Ｔは、電解質溶液を貯留している。電解質溶液は、不図示の秤量槽から内槽Ｔ１に供給され、隔壁１１３の上方を通って内槽Ｔ１から溢れた電解質溶液は、外槽Ｔ２で回収される。内槽Ｔ１は、複数の基板Ｗを収容可能である。これらの基板Ｗの平面形状は、例えば円形または四角形である。図１に例示する基板Ｗの平面形状は、四角形となっている。

【0013】

下部ホルダ１２１は、内槽Ｔ１内に配置されている。下部ホルダ１２１は、搬送ロボット１２２の上部ホルダ１２２ａと共に、内槽Ｔ１内で複数の基板Ｗを保持する。上部ホルダ１２２ａは、図３に示すように、上側ホルダ１４１と、左側ホルダ１４２と、右側ホルダ１４３とを備えている。各基板Ｗは、下部ホルダ１２１、上側ホルダ１４１、左側ホルダ１４２、および右側ホルダ１４３により挟まれて保持される。各基板Ｗは、弾性部材１２１ａ、１４１ａ、１４２ａ、１４３ａと接するようにして、下部ホルダ１２１、上側ホルダ１４１、左側ホルダ１４２、および右側ホルダ１４３により保持される。

【0014】

搬送ロボット１２２は、上部ホルダ１２２ａと、上部ホルダ１２２ａを吊り下げる吊り下げユニット１２２ｂと、吊り下げユニット１２２ｂを移動させる移動機構１２２ｃとを備えている。搬送ロボット１２２は、吊り下げユニット１２２ｂおよび移動機構１２２ｃにより、上部ホルダ１２２ａを上下方向および水平方向に移動させることができる。吊り下げユニット１２２ｂは、懸垂アーム１４４および係止バー１４５を用いて、上側ホルダ１４１、左側ホルダ１４２、および右側ホルダ１４３を移動させることができる。

【0015】

加圧アーム１２３は、上側ホルダ１４１を下向きに押圧する。これにより、下部ホルダ１２１は、左側ホルダ１４２および右側ホルダ１４３を介して、上側ホルダ１４１により押圧される。

【0016】

電極１３１、１３２は、内槽Ｔ１内に配置されており、下部ホルダ１２１および上部ホルダ１２２ａにより保持されている各基板Ｗを電気的に処理するために使用される。電極１３１、１３２は、下部ホルダ１２１および上部ホルダ１２２ａにより保持されている複数の基板Ｗを同時に処理することができる（バッチ処理）。例えば、電極１３１が陽極で、電極１３２が陰極の場合には、各基板Ｗの電極１３２側の面にポーラス層を形成することができる。

【0017】

電気回路１３３は、電極１３１と電極１３２とに電圧を印加する。電気回路１３３は例えば、電極１３１と電極１３２とに直流（ＤＣ）電圧を印加する直流電源を備えている。

【0018】

切替回路１３４は、電気回路１３３と電極１３１、１３２との間に配置されている。切替回路１３４は例えば、電気回路１３３から印加された直流電圧の極性を所定の周期で切り替えることができる。

【0019】

図４～図７は、第１実施形態の半導体装置の製造方法を示す断面図である。本実施形態では、後述するウェハ１とウェハ２とを貼り合わせることで半導体装置を製造する。

【0020】

まず、ウェハ１用の基板１１を用意する（図４(ａ)）。基板１１は例えば、シリコン基板などの半導体基板である。基板１１の抵抗率は、例えば２０～３０Ω・ｃｍである。基板１１は、第１基板の例である。

【0021】

次に、基板１１上に絶縁膜１２を形成する（図４(ｂ)）。絶縁膜１２は、例えばＳｉＯ_２膜（シリコン酸化膜）、ＳｉＮ膜（シリコン窒化膜）、またはＳｉＣＮ膜（シリコン炭窒化膜）である。絶縁膜１２の厚さは、例えば２０ｎｍ以下であり、好ましくは５～１０ｎｍである。絶縁膜１２は、第１絶縁膜の例である。

【0022】

次に、絶縁膜１２上にポーラス層（多孔質層）１３を形成する（図４(ｃ)）。ポーラス層１３は例えば、ポーラスポリシリコン層などのポーラス半導体層である。ポーラス層１３は例えば、ポーラス層１３を形成するための材料層を絶縁膜１２上に形成し、材料層に空孔を形成することで形成される。すなわち、ポーラス層１３は、材料層をポーラス化（多孔質化）することで形成される。材料層がポリシリコン層（半導体層）の場合には、ポーラス層１３はポーラスポリシリコン層（ポーラス半導体層）となる。材料層のポーラス化は例えば、上述の半導体製造装置１０１内に、絶縁膜１２および材料層が形成された基板１１をセットし、材料層に陽極化成法を適用することで行われる。これにより、材料層が陽極化成法によりポーラス層１３に変化する。

【0023】

ポーラス層１３がポーラス半導体層の場合には、ポーラス層１３は、ｐ型不純物原子またはｎ型不純物原子を含んでいてもよい。ポーラス層１３内の不純物原子の例は、Ｂ（ボロン）原子、Ｐ（リン）原子、Ａｓ（ヒ素）原子、Ｉｎ（インジウム）原子、Ｇａ（ガリウム）原子などである。この場合、ポーラス層１３内のｐ型不純物原子またはｎ型不純物原子の濃度は、例えば２．５×１０^２０ａｔｏｍｓ／ｃｍ^３以上である。ポーラス層１３は例えば、上述の材料層が不純物原子を含むことで、不純物原子を含み得る。一般に、材料層の抵抗率が低いほど、陽極化成法により材料層をポーラス化しやすい。本実施形態によれば、材料層内の不純物原子の濃度を高く設定することで、材料層の抵抗率を低くすることが可能となり、陽極化成法により材料層をポーラス化しやすくすることが可能となる。

【0024】

ポーラス層１３の抵抗率は例えば、基板１１の抵抗率の２０００分の１以下である。具体的には、ポーラス層１３の抵抗率は例えば、０．０１Ω・ｃｍ程度である。このような低い抵抗率は例えば、ポーラス層１３内の不純物原子の濃度を調整することで実現可能である。ポーラス層１３の厚さは、例えば１００～２００００ｎｍである。ポーラス層１３の空隙率（porosity）は、例えば４０％以上であり、好ましくは５０％以上である。ポーラス層１３の空隙率は、例えば、ポーラス層１３における単位面積あたりの空孔の割合を表したものである。ポーラス層１３の空隙率は、例えば分光エリプソメトリまたはガス吸着法により測定可能である。ガス吸着法で使用するガスは、例えばＫｒ（クリプトン）ガスまたはＮ_２（窒素）ガスである。

【0025】

なお、陽極化成法を行う際には、基板１１、絶縁膜１２、および上述の材料層内を電荷が移動する。よって、絶縁膜１２が電荷の移動を阻害しないように、絶縁膜１２の厚さを薄くすることが望ましい。そのため、絶縁膜１２の厚さは、例えば２０ｎｍ以下に設定され、好ましくは５～１０ｎｍに設定される。

【0026】

また、本実施形態の陽極化成法は、例えば次のような条件下で行われる。電流密度は、例えば１３２ｍＡ／ｃｍ^２である。使用される電解質溶液は、例えばＨＦ（フッ化水素）およびＨ_２Ｏ（水）を１：３．８で含む液体である。なお、電解質溶液は、ＨＦ、Ｈ_２Ｏ、およびＣ_２Ｈ_５ＯＨ（エタノール）を含む液体でもよい。処理時間は、例えば２０秒である。本実施形態によれば、基板１１ではなく上述の材料層をポーラス化することで、高い抵抗率を有する基板１１を使用する場合でも、陽極化成法によるポーラス化を容易に行うことが可能となる。

【0027】

次に、ポーラス層１３上に拡散防止層１４を形成する（図５(ａ)）。拡散防止層１４は、ポーラス層１３から、のちに拡散防止層１４上に形成される層への、不純物原子の拡散を防止するために形成される。拡散防止層１４は、例えばＳｉＯ_２膜、ＳｉＮ膜、またはＡｌＯｘ膜（アルミニウム酸化膜）である。拡散防止層１４の厚さは、例えば１０～１００ｎｍである。

【0028】

次に、拡散防止層１４上にデバイス層１５を形成する（図５(ｂ)）。デバイス層１５は、本実施形態の半導体装置の構成要素であるデバイスを含む層である。デバイス層１５は、このようなデバイスとして、例えば３次元メモリのメモリセルアレイを含んでいる。デバイス層１５は第１膜の例であり、上記デバイスは第１デバイスの例である。

【0029】

次に、ウェハ２用の基板１６を用意し、基板１６上にデバイス層１７を形成する（図５(ｃ)）。基板１６は例えば、シリコン基板などの半導体基板である。基板１６は、第２基板の例である。デバイス層１７は、本実施形態の半導体装置の構成要素であるデバイスを含む層である。デバイス層１７は、このようなデバイスとして、例えば上記メモリセルアレイの動作を制御する回路を含んでいる。デバイス層１７は第２膜の例であり、上記デバイスは第２デバイスの例である。

【0030】

次に、ウェハ１とウェハ２とを貼り合わせる（図６(ａ)）。具体的には、基板１１と基板１６とを、絶縁膜１２、ポーラス層１３、拡散防止層１４、デバイス層１５、およびデバイス層１７を挟むように貼り合わせる。これにより、デバイス層１５とデバイス層１７とが互いに接するように、基板１１と基板１６とが貼り合わされる。なお、デバイス層１５とデバイス層１７は、互いに接するように対向する代わりに、別の層を介して対向していてもよい。図６(ａ)では、ウェハ１の上下の向きを反転させて、ウェハ１をウェハ２に貼り合わせている。

【0031】

図６(ａ)は、ウェハ１とウェハ２とを含む積層構造を示している。この積層構造は、のちのダイシング工程により複数のチップに分割される。各チップは、例えば３次元メモリである。この積層構造、およびダイシング後の各チップは、半導体装置の例である。

【0032】

次に、貼り合わせたウェハ１とウェハ２とを分離する（図６(ｂ)）。ただし、本実施形態のウェハ１とウェハ２は、デバイス層１５とデバイス層１７との界面ではなく、ポーラス層１３内の面を境に分離される。図６(ｂ)は、ポーラス層１３の一部であるポーラス層１３ａと、ポーラス層１３の残りの一部であるポーラス層１３ｂとを示している。本実施形態のウェハ１とウェハ２は、ポーラス層１３がポーラス層１３ａとポーラス層１３ｂとに分割されるように分離される。ポーラス層１３ａは第１部分の例であり、ポーラス層１３ｂは第２部分の例である。

【0033】

本実施形態では、図６(ａ)の工程で貼り合わされた基板１１と基板１６が、図６(ｂ)の工程で分離される。この際、ポーラス層１３は、上述のようにポーラス層１３ａとポーラス層１３ｂとに分割される。その結果、基板１１上に絶縁膜１２とポーラス層１３ａとが残存し、基板１６上にデバイス層１７、デバイス層１５、拡散防止層１４、およびポーラス層１３ｂが残存する。

【0034】

別言すると、図６(ｂ)の工程では、基板１１が、絶縁膜１２およびポーラス層１３ａと共に、基板１６から剥離される。この際の剥離面は、ポーラス層１３内の面、すなわち、ポーラス層１３ａとポーラス層１３ｂとの間の面である。

【0035】

ポーラス層１３は、ポーラス化される前の材料層に比べて、物理的な硬さが低下している。よって、本実施形態によれば、図６(ｂ)の工程で、ウェハ１とウェハ２とを、ポーラス層１３内の面を境に容易に分離することが可能となる。この面は、ポーラス層１３内のどの箇所に位置していてもよい。

【0036】

次に、ウェハ２からポーラス層１３ｂを除去する（図６(ｃ)）。その後、ウェハ２は、ダイシング工程により複数のチップに分割される。本実施形態の各チップは例えば、デバイス層１５内の上記メモリセルアレイと、デバイス層１７内の上記回路とを含む３次元メモリである。

【0037】

図７(ａ)は、ウェハ２と分離されたウェハ１を示している。本実施形態の方法では次に、ウェハ１からポーラス層１３ａを除去する（図７(ｂ)）。ポーラス層１３ａは、例えばウェットエッチングにより除去される。このウェットエッチングで用いられる薬液は、例えばＨＦ（フッ酸）、ＨＮＯ_３（硝酸）、およびＣＨ_３ＣＯＯＨ（酢酸）を含む混合水溶液である。ポーラス層１３ａは、ウェットエッチングの代わりにＣＭＰ（Chemical Mechanical Polishing）により除去されてもよい。

【0038】

ポーラス層１３ａをウェットエッチングにより除去する際に、絶縁膜１２は、ウェットエッチングのエッチングストッパとして使用される。これにより、基板１１がウェットエッチングにより薄化されないように、ポーラス層１３ａを除去することが可能となる。一般に、ポーラス層１３ａが半導体層の場合には、ポーラス層１３ａと絶縁膜１２とのエッチング選択比は大きい。また、一般に、基板１１が半導体基板であり、ポーラス層１３ａが半導体層の場合には、基板１１とポーラス層１３ａとのエッチング選択比は小さい。すなわち、基板１１と絶縁膜１２とのエッチング選択比は、基板１１とポーラス層１３ａとのエッチング選択比よりも大きい。よって、本実施形態によれば、絶縁膜１２をエッチングストッパとして使用することで、好適なウェットエッチングを行うことが可能となる。同様に、ポーラス層１３ａをＣＭＰにより除去する際には、絶縁膜１２は、ＣＭＰの研磨ストッパとして使用される。

【0039】

次に、基板１１上に残存した絶縁膜１２上に、ポーラス層１３と同様のポーラス層１３’を形成する（図７(ｃ)）。その後、ポーラス層１３’を含むウェハ１を用いて、図４(ｃ)～図７(ｂ)の工程を再び実施する。これにより、ウェハ１用の基板１１を、半導体装置の製造に再利用することが可能となる。例えば、１枚の基板１１とＮ枚の基板１６とを用いて本実施形態の方法を繰り返し行うことで、Ｎ枚の基板１６の各々から複数のチップ（３次元メモリ）を製造することが可能となる（Ｎは２以上の整数）。

【0040】

図８および図９は、第１実施形態の比較例の半導体装置の製造方法を示す断面図である。

【0041】

図８(ａ)は、図６(ａ)に対応する断面図である。図８(ａ)では、ウェハ１とウェハ２とが貼り合わされている。本比較例のウェハ１は、絶縁膜１２を含んでいないことに留意されたい。

【0042】

次に、ウェハ１とウェハ２とを分離する（図８(ｂ)）。本比較例のウェハ１とウェハ２も、ポーラス層１３内の面を境に分離される。そのため、ポーラス層１３は、ポーラス層１３ａとポーラス層１３ｂとに分割される。その結果、基板１１上にポーラス層１３ａが残存し、基板１６上にデバイス層１７、デバイス層１５、拡散防止層１４、およびポーラス層１３ｂが残存する。

【0043】

次に、ウェハ２からポーラス層１３ｂを除去する（図８(ｃ)）。その後、ウェハ２は、ダイシング工程により複数のチップに分割される。

【0044】

図９(ａ)は、ウェハ２と分離されたウェハ１を示している。本比較例の方法では次に、ウェハ１からポーラス層１３ａを除去する（図９(ｂ)）。ポーラス層１３ａは、例えばウェットエッチング（またはＣＭＰ）により除去される。

【0045】

本比較例において、例えば基板１１が半導体基板であり、ポーラス層１３が半導体層の場合、基板１１とポーラス層１３ａとのエッチング選択比は小さい。その結果、ウェットエッチングにより基板１１が薄化される可能性がある。また、ウェットエッチングにより基板１１の表面が露出されることから、基板１１の表面が、ウェットエッチングにより傷付けられるなど、何らかの悪影響を受ける可能性がある。図９(ｂ)は、基板１１の厚さが、薄化により厚さＤだけ減少した様子を示している。このような現象は、ポーラス層１３ａをＣＭＰにより除去する場合にも生じ得る。

【0046】

次に、基板１１上に、ポーラス層１３と同様のポーラス層１３’を形成する（図９(ｃ)）。その後、ポーラス層１３’を含むウェハ１を用いて、図８(ａ)～図９(ｂ)の工程を再び実施する。この場合、ウェットエッチングやＣＭＰにより基板１１の表面が傷付けられたり、基板１１が薄化されたりすると、基板１１の再利用に支障が生じるおそれがある。一方、本実施形態では、基板１１上に絶縁膜１２を介してポーラス層１３ａが設けられている。これにより、ウェットエッチングやＣＭＰにより基板１１の表面が傷付けられたり、基板１１が薄化されたりすることを抑制することが可能となる。よって、基板１１の再利用がしやすいように、基板１１からポーラス層１３ａを除去することが可能となる。

【0047】

以下、図１０～図１２を参照し、第１実施形態の半導体装置の一例について説明する。

【0048】

図１０は、第１実施形態の半導体装置の構造を示す断面図である。図１０の半導体装置は、ウェハ１に由来するアレイ領域１’と、ウェハ２に由来する回路領域２’が貼り合わされた３次元メモリである。

【0049】

アレイ領域１’は、デバイス層１５を備えている。図１０のデバイス層１５は、複数のメモリセルを含むメモリセルアレイ１５ａと、メモリセルアレイ１５ａ上の絶縁膜１５ｂと、メモリセルアレイ１５ａ下の層間絶縁膜１５ｃとを備えている。絶縁膜１５ｂは例えば、ＳｉＯ_２膜またはＳｉＮ膜である。層間絶縁膜１５ｃは例えば、ＳｉＯ_２膜とその他の絶縁膜とを含む積層膜である。

【0050】

回路領域２’は、アレイ領域１’下に設けられている。符号Ｓは、アレイ領域１’と回路領域２’との貼合面を示す。回路領域２’は、デバイス層１７と、デバイス層１７下の基板１６とを備えている。図１０のデバイス層１７は、層間絶縁膜１５ｃと基板１６との間に層間絶縁膜１７ａを備えている。層間絶縁膜１７ａは例えば、ＳｉＯ_２膜とその他の絶縁膜とを含む積層膜である。

【0051】

アレイ領域１’は、メモリセルアレイ１５ａ内の複数の電極層として、複数のワード線ＷＬと、ソース線ＳＬとを備えている。図１０は、メモリセルアレイ１５ａの階段構造部２１を示している。各ワード線ＷＬは、コンタクトプラグ２２を介してワード配線層２３と電気的に接続されている。複数のワード線ＷＬを貫通する各柱状部ＣＬは、ビアプラグ２４を介してビット線ＢＬと電気的に接続されており、かつソース線ＳＬと電気的に接続されている。ソース線ＳＬは、半導体層である第１層ＳＬ１と、金属層である第２層ＳＬ２とを含んでいる。

【0052】

回路領域２’は、複数のトランジスタ３１を備えている。各トランジスタ３１は、基板１６上にゲート絶縁膜を介して設けられたゲート電極３２と、基板１６内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。また、回路領域２’は、複数のコンタクトプラグ３３と、配線層３４と、配線層３５とを備えている。複数のコンタクトプラグ３３は、複数のトランジスタ３１のそれぞれのゲート電極３２、ソース拡散層、またはドレイン拡散層上に設けられている。配線層３４は、複数のコンタクトプラグ３３上に設けられ、複数の配線を含む。配線層３５は、配線層３４上に設けられ、複数の配線を含む。

【0053】

回路領域２’はさらに、配線層３５上に設けられ、複数の配線を含む配線層３６と、配線層３６上に設けられた複数のビアプラグ３７と、これらのビアプラグ３７上に設けられた複数の金属パッド３８とを備えている。金属パッド３８は例えば、Ｃｕ（銅）層またはＡｌ（アルミニウム）層を含んでいる。回路領域２’は、アレイ領域１’の動作を制御する制御回路（論理回路）として機能する。この制御回路は、トランジスタ３１などにより構成されており、金属パッド３８に電気的に接続されている。

【0054】

アレイ領域１’は、金属パッド３８上に設けられた複数の金属パッド４１と、金属パッド４１上に設けられた複数のビアプラグ４２とを備えている。また、アレイ領域１’は、これらのビアプラグ４２上に設けられ、複数の配線を含む配線層４３と、配線層４３上に設けられ、複数の配線を含む配線層４４とを備えている。金属パッド４１は例えば、Ｃｕ層またはＡｌ層を含んでいる。上述のビット線ＢＬは、配線層４４に含まれている。また、上述の制御回路は、金属パッド４１、３８等を介してメモリセルアレイ１５ａに電気的に接続されており、金属パッド４１、３８等を介してメモリセルアレイ１５ａの動作を制御する。

【0055】

アレイ領域１’はさらに、配線層４４上に設けられた複数のビアプラグ４５と、これらのビアプラグ４５上や絶縁膜１５ｂ上に設けられた金属パッド４６と、金属パッド４６上や絶縁膜１５ｂ上に設けられたパッシベーション膜４７とを備えている。金属パッド４６は例えば、Ｃｕ層またはＡｌ層を含んでおり、図１０の半導体装置の外部接続パッド（ボンディングパッド）として機能する。パッシベーション膜４７は例えば、ＳｉＯ_２膜とその他の絶縁膜とを含む積層膜であり、金属パッド４６の上面を露出させる開口部Ｐを有している。金属パッド４６は、この開口部Ｐを介してボンディングワイヤ、はんだボール、金属バンプなどにより実装基板や他の装置に接続可能である。

【0056】

図１１は、第１実施形態の柱状部ＣＬの構造を示す断面図である。

【0057】

図１１に示すように、メモリセルアレイ１５ａは、層間絶縁膜１５ｃ（図１０）の上方に交互に積層された複数のワード線ＷＬおよび複数の絶縁膜５１を備えている。ワード線ＷＬは、例えばＷ（タングステン）層である。絶縁膜５１は、例えばＳｉＯ_２膜である。

【0058】

柱状部ＣＬは、ブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、チャネル半導体層５５、およびコア絶縁膜５６を順に含んでいる。電荷蓄積層５３は、例えばＳｉＮ膜であり、ワード線ＷＬおよび絶縁膜５１の側面にブロック絶縁膜５２を介して形成されている。電荷蓄積層５３は、ポリシリコン層などの半導体層でもよい。チャネル半導体層５５は、例えばポリシリコン層であり、電荷蓄積層５３の側面にトンネル絶縁膜５４を介して形成されている。ブロック絶縁膜５２、トンネル絶縁膜５４、およびコア絶縁膜５６は、例えばＳｉＯ_２膜である。

【0059】

図１２は、第１実施形態の半導体装置の製造方法を示す断面図である。

【0060】

図１２は、複数のアレイ領域１’を含むウェハ１と、複数の回路領域２’を含むウェハ２とを示している。図１２のウェハ１の向きは、図１０のアレイ領域１’の向きとは逆となっている。本実施形態では、ウェハ１とウェハ２とを貼り合わせることで半導体装置を製造する。図１２は、貼合のために向きを反転される前のウェハ１を示しており、図１０は、貼合のために向きを反転されて貼合およびダイシングされた後のアレイ領域１’を示している。

【0061】

図１２において、符号Ｓ１はウェハ１の上面を示し、符号Ｓ２はウェハ２の上面を示している。ウェハ１は、絶縁膜１５ｂ下に拡散防止層１４、ポーラス層１３、および絶縁膜１２を介して設けられた基板１１を備えている。

【0062】

本実施形態ではまず、図１２に示すように、ウェハ１の基板１１上に絶縁膜１２、ポーラス層１３、拡散防止層１４、絶縁膜１５ｂ、メモリセルアレイ１５ａ、層間絶縁膜１５ｃ、金属パッド４１などを形成する。例えば、基板１１の上方にビアプラグ４５、配線層４４、配線層４３、ビアプラグ４２、および金属パッド４１が順に形成される。また、ウェハ２の基板１６上に層間絶縁膜１７ａ、トランジスタ３１、金属パッド３８などを形成する。例えば、基板１６の上方にコンタクトプラグ３３、配線層３４、配線層３５、配線層３６、ビアプラグ３７、および金属パッド３８が順に形成される。

【0063】

次に、図１０に示すように、ウェハ１とウェハ２とを機械的圧力により貼り合わせる。これにより、層間絶縁膜１５ｃと層間絶縁膜１７ａとが接着される。次に、ウェハ１およびウェハ２を４００℃でアニールする。これにより、金属パッド４１と金属パッド３８とが接合される。

【0064】

その後、基板１１と基板１６とをポーラス層１３内の面を境に分離し、基板１６や基板１６上の種々の層を複数のチップに切断する。このようにして、図１０の半導体装置が製造される。なお、金属パッド４６とパッシベーション膜４７は例えば、基板１１と基板１６とを分離し、基板１６上のポーラス層１３ｂや拡散防止層１４を除去した後に、絶縁膜１５ｂ上に形成される。

【0065】

以上のように、本実施形態では、基板１１上に絶縁膜１２を介してポーラス層１３を形成し、基板１１と基板１６とを貼り合わせる。さらには、基板１１と基板１６とを貼り合わせた後に、基板１１と基板１６とを分離する。よって、本実施形態によれば、これらの基板１１、１６を、貼合後に好適に分離することが可能となる。例えば、基板１１と基板１６とをポーラス層１３内の面を境に容易に分離することや、基板１１の再利用に適した形で基板１１からポーラス層１３ａを除去することが可能となる。また、基板１１からポーラス層１３ａを除去する際のストッパとして絶縁膜１２を使用することで、ポーラス層１３ａとストッパとの選択比を大きくすることが可能となる。

【0066】

（第２実施形態）
図１３～図１６は、第２実施形態の半導体装置の製造方法を示す断面図である。

【0067】

本実施形態の方法は、絶縁膜１２の代わりに導体層１８を用いて行われる。導体層１８は、第１導体層の例である。第２実施形態の説明では、第１実施形態と第２実施形態との共通事項の説明を適宜省略する。

【0068】

まず、ウェハ１用の基板１１を用意する（図１３(ａ)）。基板１１は例えば、シリコン基板などの半導体基板である。

【0069】

次に、基板１１上に導体層１８を形成する（図１３(ｂ)）。半導体層が、半導体で形成された層であるのに対し、導体層１８は、導体で形成された層である。導体層１８は、例えば金属層またはグラファイト層である。導体層１８の厚さは、例えば１０～１００ｎｍである。導体層１８の抵抗率は、例えば０．０５Ω・ｃｍ以下である。

【0070】

次に、導体層１８上にポーラス層１３を形成する（図１３(ｃ)）。ポーラス層１３は例えば、ポーラスポリシリコン層などのポーラス半導体層である。ポーラス層１３は例えば、ポーラス層１３を形成するための材料層を導体層１８上に形成し、材料層に空孔を形成することで形成される。すなわち、ポーラス層１３は、材料層をポーラス化することで形成される。材料層のポーラス化は例えば、上述の半導体製造装置１０１内に基板１１をセットし、材料層に陽極化成法を適用することで行われる。

【0071】

次に、ポーラス層１３上に拡散防止層１４を形成する（図１４(ａ)）。次に、拡散防止層１４上にデバイス層１５を形成する（図１４(ｂ)）。次に、ウェハ２用の基板１６を用意し、基板１６上にデバイス層１７を形成する（図１４(ｃ)）。

【0072】

次に、ウェハ１とウェハ２とを貼り合わせる（図１５(ａ)）。具体的には、基板１１と基板１６とを、導体層１８、ポーラス層１３、拡散防止層１４、デバイス層１５、およびデバイス層１７を挟むように貼り合わせる。

【0073】

次に、貼り合わせたウェハ１とウェハ２とを分離する（図１５(ｂ)）。本実施形態のウェハ１とウェハ２は、ポーラス層１３がポーラス層１３ａとポーラス層１３ｂとに分割されるように分離される。

【0074】

本実施形態では、図１５(ａ)の工程で貼り合わされた基板１１と基板１６が、図１５(ｂ)の工程で分離される。この際、ポーラス層１３は、上述のようにポーラス層１３ａとポーラス層１３ｂとに分割される。その結果、基板１１上に導体層１８とポーラス層１３ａとが残存し、基板１６上にデバイス層１７、デバイス層１５、拡散防止層１４、およびポーラス層１３ｂが残存する。

【0075】

次に、ウェハ２からポーラス層１３ｂを除去する（図１５(ｃ)）。その後、ウェハ２は、ダイシング工程により複数のチップに分割される。

【0076】

図１６(ａ)は、ウェハ２と分離されたウェハ１を示している。本方法では次に、ウェハ１からポーラス層１３ａを除去する（図１６(ｂ)）。ポーラス層１３ａは、例えばウェットエッチングにより除去される。このウェットエッチングで用いられる薬液は、例えばＨＦ、ＨＮＯ_３、およびＣＨ_３ＣＯＯＨを含む混合水溶液である。ポーラス層１３ａは、ウェットエッチングの代わりにＣＭＰにより除去されてもよい。

【0077】

ポーラス層１３ａをウェットエッチングにより除去する際に、導体層１８は、ウェットエッチングのエッチングストッパとして使用される。これにより、基板１１がウェットエッチングにより薄化されないように、ポーラス層１３ａを除去することが可能となる。一般に、ポーラス層１３ａが半導体層の場合には、ポーラス層１３ａと導体層１８とのエッチング選択比は大きい。また、一般に、基板１１が半導体基板であり、ポーラス層１３ａが半導体層の場合には、基板１１とポーラス層１３ａとのエッチング選択比は小さい。すなわち、基板１１と導体層１８とのエッチング選択比は、基板１１とポーラス層１３ａとのエッチング選択比よりも大きい。よって、本実施形態によれば、導体層１８をエッチングストッパとして使用することで、好適なウェットエッチングを行うことが可能となる。同様に、ポーラス層１３ａをＣＭＰにより除去する際には、導体層１８は、ＣＭＰの研磨ストッパとして使用される。

【0078】

次に、基板１１上に残存した導体層１８上に、ポーラス層１３と同様のポーラス層１３’を形成する（図１６(ｃ)）。その後、ポーラス層１３’を含むウェハ１を用いて、図１３(ｃ)～図１６(ｂ)の工程を再び実施する。これにより、ウェハ１用の基板１１を、半導体装置の製造に再利用することが可能となる。

【0079】

図１７は、第２実施形態の半導体装置の製造方法の詳細を示す断面図である。

【0080】

図１７は、陽極化成法を実施中の基板１１、導体層１８、およびポーラス層１３を示している。図１７はさらに、陽極化成法で用いられる電荷を示している。陽極化成を行う際には、基板１１、導体層１８、および上述の材料層内を電荷が移動する。第１実施形態で陽極化成法を行う際には、絶縁膜１２が電荷の移動を阻害するおそれがある。よって、第１実施形態では、絶縁膜１２が電荷の移動を阻害しないように、絶縁膜１２の厚さを薄くすることが望ましい。一方、本実施形態によれば、絶縁膜１２の代わりに導体層１８を使用することで、このような電荷移動の阻害を抑制することが可能となる。そのため、導体層１８の抵抗率は、低い方が好ましく、例えば、０．０５Ω・ｃｍ以下とすることが好ましい。好ましい導体層１８の例は、金属層やグラファイト層である。

【0081】

図１８は、第２実施形態の半導体装置の製造方法の詳細を示す断面図である。

【0082】

図１８(ａ)および図１８(ｂ)はそれぞれ、図１６(ａ)および図１６(ｂ)のウェハ１、すなわち、ポーラス層１３ａの除去前および除去後のウェハ１を示している。ただし、図１８(ａ)は、ポーラス層１３ａの最大厚さＴｍａｘ、最小厚さＴｍｉｎ、および平均厚さＴを示している。なお、図１８(ａ)では、ポーラス層１３ａが、傾斜のある上面を有する形状を有しているが、その他の形状を有していてもよい。例えば、ポーラス層１３ａは、凹凸のある上面を有する形状を有していてもよい。この場合、例えば、ポーラス層１３ａの上面の凸部の最高点におけるポーラス層１３ａの厚さが、最大厚さＴｍａｘとなり、ポーラス層１３ａの上面の凹部の最低点におけるポーラス層１３ａの厚さが、最小厚さＴｍｉｎとなる。

【0083】

ポーラス層１３ａをウェットエッチングにより除去する際には、ポーラス層１３ａをエッチングする厚さを、平均厚さＴよりも厚くすることが望ましく、例えば、平均厚さＴの１．３倍程度に設定することが望ましい。これにより、多くの場合にポーラス層１３ａを完全に除去することが可能となる。例えば、最大厚さＴｍａｘを有する部分のポーラス層１３ａが、エッチング後に残存することを抑制することが可能となる。これは、ポーラス層１３ａをＣＭＰにより除去する場合にも同様である。ポーラス層１３ａの表面は粗いことが多いため、このような方法でウェットエッチングやＣＭＰを行うことが好ましい。なお、本実施形態においてポーラス層１３ａの表面が粗いとは、ポーラス層１３ａの厚さがＸ方向またはＹ方向の位置によって異なることを示す。さらに、本実施形態の方法によれば、ウェットエッチングでポーラス層１３ａを除去する際に導体層１８を過剰に除去することを抑制できる。したがって、基板１１の再利用がしやすいように、基板１１上に導体層１８を残存させておくことが可能である。

【0084】

なお、エッチングする厚さを平均厚さＴの１．３倍程度に設定するとしたが、これに限定されない。例えば、図１８(ａ)に示すポーラス層１３ａの最大厚さＴｍａｘと最小厚さＴｍｉｎとの差に応じて、エッチングする厚さを設定しても良い。別言すると、貼り合わせたウェハ１とウェハ２とを分離した後のポーラス層１３ａの膜厚のばらつきに応じて、エッチングする厚さを設定しても良い。

【0085】

以上のように、本実施形態では、基板１１上に導体層１８を介してポーラス層１３を形成し、基板１１と基板１６とを貼り合わせる。さらには、基板１１と基板１６とを貼り合わせた後に、基板１１と基板１６とを分離する。よって、本実施形態によれば、これらの基板１１、１６を、貼合後に好適に分離することが可能となる。例えば、基板１１と基板１６とをポーラス層１３内の面を境に容易に分離することや、基板１１の再利用に適した形で基板１１からポーラス層１３ａを除去することが可能となる。また、基板１１からポーラス層１３ａを除去する際のストッパとして導体層１８を使用することで、ポーラス層１３ａとストッパとの選択比を大きくすることが可能となる。

【0086】

以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な方法は、その他の様々な形態で実施することができる。また、本明細書で説明した方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。

【符号の説明】

【0087】

１：ウェハ、１’：アレイ領域、２：ウェハ、２’：回路領域、
１１：基板、１２：絶縁膜、１３：ポーラス層、１３ａ：ポーラス層、
１３ｂ：ポーラス層、１３’：ポーラス層、１４：拡散防止層、１５：デバイス層、
１５ａ：メモリセルアレイ、１５ｂ：絶縁膜、１５ｃ：層間絶縁膜、
１６：基板、１７：デバイス層、１７ａ：層間絶縁膜、１８：導体層、
２１：階段構造部、２２：コンタクトプラグ、
２３：ワード配線層、２４：ビアプラグ、
３１：トランジスタ、３２：ゲート電極、３３：コンタクトプラグ、３４：配線層、
３５：配線層、３６：配線層、３７：ビアプラグ、３８：金属パッド、
４１：金属パッド、４２：ビアプラグ、４３：配線層、４４：配線層、
４５：ビアプラグ、４６：金属パッド、４７：パッシベーション膜、
５１：絶縁膜、５２：ブロック絶縁膜、５３：電荷蓄積層、
５４：トンネル絶縁膜、５５：チャネル半導体層、５６：コア絶縁膜、
１０１：半導体製造装置、１１１：外容器、１１２：内容器、１１３：隔壁、
１２１：下部ホルダ、１２１ａ：弾性部材、１２２：搬送ロボット、
１２２ａ：上部ホルダ、１２２ｂ：吊り下げユニット、
１２２ｃ：移動機構、１２３：加圧アーム、
１３１：電極、１３２：電極、１３３：電気回路、１３４：切替回路、
１４１：上側ホルダ、１４１ａ：弾性部材、１４２：左側ホルダ、
１４２ａ：弾性部材、１４３：右側ホルダ、１４３ａ：弾性部材、
１４４：懸垂アーム、１４５：係止バー

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】