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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024124152
(43)【公開日】2024-09-12
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
G06F 12/00 20060101AFI20240905BHJP
G06F 12/16 20060101ALI20240905BHJP
G06F 11/10 20060101ALI20240905BHJP
【ＦＩ】
G06F12/00 597U
G06F12/16
G06F11/10 672
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2023032128
(22)【出願日】2023-03-02
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】西川 卓
(72)【発明者】
【氏名】天木 健彦
(72)【発明者】
【氏名】井川原 俊一
(72)【発明者】
【氏名】檜田 敏克
(72)【発明者】
【氏名】小島 慶久
【テーマコード（参考）】
5B018
5B160
【Ｆターム（参考）】
5B018GA04
5B018HA14
5B018MA22
5B018NA06
5B160AA20
5B160NA01
(57)【要約】
【課題】データの信頼性を向上する。
【解決手段】実施形態によれば、メモリシステム３は、不揮発性メモリ１０と、メモリコントローラ２０と、を備える。不揮発性メモリは、第１ビット及び第２ビットを含む複数ビットのデータを不揮発に記憶するように構成された第１メモリセルＭＣと、少なくとも１ビットのデータを不揮発に記憶するように構成された第２メモリセルＭＣと、を含む。メモリコントローラは、ホストからコマンドを受信したことに応じ退避動作を実行し、退避動作において、第１メモリセルが第１ビットとして第１ビットデータを記憶し、且つ、第１メモリセルが第２ビットとしてデータを記憶していないことに応じ、第１ビットデータを第２メモリセルに書き込んだ後に、コマンドに対する完了応答をホストに送信する。
【選択図】図１５
【解決手段】実施形態によれば、メモリシステム３は、不揮発性メモリ１０と、メモリコントローラ２０と、を備える。不揮発性メモリは、第１ビット及び第２ビットを含む複数ビットのデータを不揮発に記憶するように構成された第１メモリセルＭＣと、少なくとも１ビットのデータを不揮発に記憶するように構成された第２メモリセルＭＣと、を含む。メモリコントローラは、ホストからコマンドを受信したことに応じ退避動作を実行し、退避動作において、第１メモリセルが第１ビットとして第１ビットデータを記憶し、且つ、第１メモリセルが第２ビットとしてデータを記憶していないことに応じ、第１ビットデータを第２メモリセルに書き込んだ後に、コマンドに対する完了応答をホストに送信する。
【選択図】図１５
【特許請求の範囲】
【請求項1】
第１ビット及び第２ビットを含む複数ビットのデータを不揮発に記憶するように構成された第１メモリセルと、少なくとも１ビットのデータを不揮発に記憶するように構成された第２メモリセルと、を含む不揮発性メモリと、
ホストからコマンドを受信したことに応じ退避動作を実行し、
前記退避動作において、前記第１メモリセルが前記第１ビットとして第１ビットデータを記憶し、且つ、前記第１メモリセルが前記第２ビットとしてデータを記憶していないことに応じ、前記第１ビットデータを前記第２メモリセルに書き込んだ後に、前記コマンドに対する完了応答を前記ホストに送信する、ように構成されたメモリコントローラと、
を備えるメモリシステム。
ホストからコマンドを受信したことに応じ退避動作を実行し、
前記退避動作において、前記第１メモリセルが前記第１ビットとして第１ビットデータを記憶し、且つ、前記第１メモリセルが前記第２ビットとしてデータを記憶していないことに応じ、前記第１ビットデータを前記第２メモリセルに書き込んだ後に、前記コマンドに対する完了応答を前記ホストに送信する、ように構成されたメモリコントローラと、
を備えるメモリシステム。
【請求項2】
前記メモリコントローラは、前記第１メモリセルから前記第１ビットデータを読み出し、前記第１メモリセルから読み出した前記第１ビットデータを前記第２メモリセルに書き込む、ように構成されている、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項3】
第１バッファを更に備え、
前記不揮発性メモリは、少なくとも１ビットのデータを不揮発に記憶するように構成された第３メモリセルを更に含み、
前記メモリコントローラは、前記退避動作において、前記第１メモリセルに前記第２ビットとして書き込まれるべき第１書き込みデータが前記第１バッファに記憶されていることに応じ、
前記第１バッファから前記第１書き込みデータを読み出し、
前記第１バッファから読み出した前記第１書き込みデータを前記第３メモリセルに書き込む、ように更に構成されている、
請求項１に記載のメモリシステム。
前記不揮発性メモリは、少なくとも１ビットのデータを不揮発に記憶するように構成された第３メモリセルを更に含み、
前記メモリコントローラは、前記退避動作において、前記第１メモリセルに前記第２ビットとして書き込まれるべき第１書き込みデータが前記第１バッファに記憶されていることに応じ、
前記第１バッファから前記第１書き込みデータを読み出し、
前記第１バッファから読み出した前記第１書き込みデータを前記第３メモリセルに書き込む、ように更に構成されている、
請求項１に記載のメモリシステム。
【請求項4】
第２バッファを更に備え、
前記不揮発性メモリは、少なくとも１ビットのデータを不揮発に記憶するように構成された第４メモリセルを更に含み、
前記メモリコントローラは、
前記第１ビットデータに少なくとも対応する第１誤り訂正符号を生成し、
前記第１誤り符号を前記第２バッファに書き込み、
前記退避動作において、
前記第１ビットデータ及び前記第１書き込みデータの少なくとも１つに基づく第２誤り訂正符号を生成し、
前記第２バッファに記憶されている前記第１誤り訂正符号を前記不揮発性メモリへ書き込まずに、前記第４メモリセルに前記第２誤り訂正符号を書き込む、ように更に構成されている、
請求項３に記載のメモリシステム。
前記不揮発性メモリは、少なくとも１ビットのデータを不揮発に記憶するように構成された第４メモリセルを更に含み、
前記メモリコントローラは、
前記第１ビットデータに少なくとも対応する第１誤り訂正符号を生成し、
前記第１誤り符号を前記第２バッファに書き込み、
前記退避動作において、
前記第１ビットデータ及び前記第１書き込みデータの少なくとも１つに基づく第２誤り訂正符号を生成し、
前記第２バッファに記憶されている前記第１誤り訂正符号を前記不揮発性メモリへ書き込まずに、前記第４メモリセルに前記第２誤り訂正符号を書き込む、ように更に構成されている、
請求項３に記載のメモリシステム。
【請求項5】
前記メモリコントローラは、
第１テーブルを用いて前記不揮発性メモリを管理し、
前記退避動作において、前記第１テーブルに前記第１ビットデータの情報が登録されていることに応じ、前記第２メモリセルへの前記第１ビットデータの書き込みを省略する、ように更に構成されている、
請求項１に記載のメモリシステム。
第１テーブルを用いて前記不揮発性メモリを管理し、
前記退避動作において、前記第１テーブルに前記第１ビットデータの情報が登録されていることに応じ、前記第２メモリセルへの前記第１ビットデータの書き込みを省略する、ように更に構成されている、
請求項１に記載のメモリシステム。
【請求項6】
前記メモリコントローラは、
前記第１バッファから前記第３メモリセルに書き込まれたデータを第２テーブルを用いて管理し、前記第１メモリセルから前記第２メモリセルに書き込まれたデータを第３テーブルを用いて管理し、
前記退避動作において、
前記第２テーブルに前記第１書き込みデータの情報が登録されていないことに応じ、前記第３メモリセルに前記第１書き込みデータを書き込み、
前記第３テーブルに前記第１ビットデータの情報が登録されていないことに応じ、前記第２メモリセルに前記第１ビットデータを書き込む、ように更に構成されている、
請求項３に記載のメモリシステム。
前記第１バッファから前記第３メモリセルに書き込まれたデータを第２テーブルを用いて管理し、前記第１メモリセルから前記第２メモリセルに書き込まれたデータを第３テーブルを用いて管理し、
前記退避動作において、
前記第２テーブルに前記第１書き込みデータの情報が登録されていないことに応じ、前記第３メモリセルに前記第１書き込みデータを書き込み、
前記第３テーブルに前記第１ビットデータの情報が登録されていないことに応じ、前記第２メモリセルに前記第１ビットデータを書き込む、ように更に構成されている、
請求項３に記載のメモリシステム。
【請求項7】
前記メモリコントローラは、前記第３メモリセルに前記第１書き込みデータを書き込んだ後、前記第２テーブルに前記第１書き込みデータの情報を登録する、ように更に構成されている、
請求項６に記載のメモリシステム。
請求項６に記載のメモリシステム。
【請求項8】
前記メモリコントローラは、前記第２メモリセルに前記第１ビットデータを書き込んだ後、前記第３テーブルに前記第１ビットデータの情報を登録する、ように更に構成されている、
請求項６に記載のメモリシステム。
請求項６に記載のメモリシステム。
【請求項9】
第２バッファを更に備え、
前記不揮発性メモリは、第３ビット及び第４ビットを含む複数ビットのデータを不揮発に記憶するように構成された第５メモリセルを更に含み、
前記メモリコントローラは、前記第１ビットデータと、前記第５メモリセルに前記第３ビットとして記憶されている第２ビットデータと、に少なくとも対応する第３誤り訂正符号を生成し、
前記第３誤り符号を前記第２バッファに書き込む、ように更に構成されている、
請求項１に記載のメモリシステム。
前記不揮発性メモリは、第３ビット及び第４ビットを含む複数ビットのデータを不揮発に記憶するように構成された第５メモリセルを更に含み、
前記メモリコントローラは、前記第１ビットデータと、前記第５メモリセルに前記第３ビットとして記憶されている第２ビットデータと、に少なくとも対応する第３誤り訂正符号を生成し、
前記第３誤り符号を前記第２バッファに書き込む、ように更に構成されている、
請求項１に記載のメモリシステム。
【請求項10】
第１バッファを更に備え、
前記メモリコントローラは、前記退避動作において、
前記第５メモリセルに前記第４ビットとして書き込まれるべき第２書き込みデータが前記第１バッファに記憶されていることに応じ、前記第１ビットデータ、前記第２ビットデータ、及び前記第２書き込みデータの少なくとも１つに基づく第４誤り訂正符号を生成する、ように更に構成されている、
請求項９に記載のメモリシステム。
前記メモリコントローラは、前記退避動作において、
前記第５メモリセルに前記第４ビットとして書き込まれるべき第２書き込みデータが前記第１バッファに記憶されていることに応じ、前記第１ビットデータ、前記第２ビットデータ、及び前記第２書き込みデータの少なくとも１つに基づく第４誤り訂正符号を生成する、ように更に構成されている、
請求項９に記載のメモリシステム。
【請求項11】
前記不揮発性メモリは、少なくとも１ビットのデータを不揮発に記憶するように構成された第６メモリセルを更に含み、
前記メモリコントローラは、前記退避動作において、前記不揮発性メモリに前記第３誤り訂正符号が記憶されていることに応じ、前記第２バッファに記憶されている前記第３誤り訂正符号を前記不揮発性メモリへ書き込まずに、前記第４誤り訂正符号を前記第６メモリセルに書き込む、ように更に構成されている、
請求項１０に記載のメモリシステム。
前記メモリコントローラは、前記退避動作において、前記不揮発性メモリに前記第３誤り訂正符号が記憶されていることに応じ、前記第２バッファに記憶されている前記第３誤り訂正符号を前記不揮発性メモリへ書き込まずに、前記第４誤り訂正符号を前記第６メモリセルに書き込む、ように更に構成されている、
請求項１０に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、メモリシステムに関する。
【背景技術】
【0002】
メモリシステムとして、ＮＡＮＤ型フラッシュメモリのような不揮発性半導体メモリを搭載したＳＳＤ（Solid State Drive）が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第９３４２４１０号明細書
【特許文献2】米国特許第９６９６９１８号明細書
【特許文献3】米国特許第９９４６４９６号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の一実施形態は、データの信頼性を向上できるメモリシステムを提供する。
【課題を解決するための手段】
【0005】
実施形態に係るメモリシステムは、不揮発性メモリと、メモリコントローラと、を備える。不揮発性メモリは、第１ビット及び第２ビットを含む複数ビットのデータを不揮発に記憶するように構成された第１メモリセルと、少なくとも１ビットのデータを不揮発に記憶するように構成された第２メモリセルと、を含む。メモリコントローラは、ホストからコマンドを受信したことに応じ退避動作を実行し、退避動作において、第１メモリセルが第１ビットとして第１ビットデータを記憶し、且つ、第１メモリセルが第２ビットとしてデータを記憶していないことに応じ、第１ビットデータを第２メモリセルに書き込んだ後に、コマンドに対する完了応答をホストに送信する。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下に、実施形態について図面を参照して説明する。図面は模式的なものである。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同様の構成を有する要素同士を区別するために用いられる。
【0008】
以下に、実施形態に係るメモリシステムについて説明する。
【0009】
１ 構成
１．１ 情報処理装置の構成
１．１．１ データ処理装置の構成
まず、図１を参照して、情報処理システム１の構成の一例について説明する。図１は、情報処理システム１の全体構成の一例を示すブロック図である。
１．１ 情報処理装置の構成
１．１．１ データ処理装置の構成
まず、図１を参照して、情報処理システム１の構成の一例について説明する。図１は、情報処理システム１の全体構成の一例を示すブロック図である。
【0010】
図１に示すように、情報処理システム１は、ホスト２及びメモリシステム３を含む。
【0011】
ホスト２は、メモリシステム３にアクセスする情報処理装置（コンピューティングデバイス）である。ホスト２は、メモリシステム３を制御する。より具体的には、例えば、ホスト２は、メモリシステム３にデータ(以下、「ユーザデータ」と表記する)の書き込み動作または読み出し動作を要求（命令）する。例えば、書き込み要求は、ライトコマンド、論理アドレス、及びユーザデータを含む。また、ホスト２は、メモリシステム３にフラッシュコマンドを送信する。フラッシュコマンドは、メモリシステム３に、不揮発性化が完了していない、すなわち、メモリシステム３の不揮発性メモリ１０への書き込みが終了していない、データの不揮発化（書き込み）を指示するコマンドである。例えば、ホスト２は、書き込み動作の途中（すなわち、書き込み要求に対する完了応答をメモリシステム３から受信していない状態）でメモリシステム３への電力の供給が停止することが予期される場合、フラッシュコマンドを発行する。メモリシステム３では、フラッシュコマンドに基づいてデータが不揮発化され、電力停止によるデータの喪失が抑制される。
【0012】
メモリシステム３は、例えば、ＳＳＤ（Solid State Drive）である。メモリシステム３は、不揮発性メモリ１０及びメモリコントローラ２０を含む。メモリシステム３は、ホストバスを介してホスト２に接続される。ホストバスのタイプは、メモリシステム３に適用されるアプリケーションに依存する。メモリシステム３がＳＳＤである場合、ホストバスは、例えば、ＰＣＩｅＴＭ（Peripheral Component Interconnect Express）規格に準拠する。
【0013】
１．１．２ メモリシステムの構成
次に、メモリシステム３の構成の一例について説明する。
次に、メモリシステム３の構成の一例について説明する。
【0014】
不揮発性メモリ１０は、不揮発性の記憶媒体である。不揮発性メモリ１０は、メモリコントローラ２０から受信したデータを不揮発に記憶する。以下では、不揮発性メモリ１０がＮＡＮＤ型フラッシュメモリである場合について説明する。なお、不揮発性メモリ１０は、ＮＡＮＤ型フラッシュメモリ以外の不揮発性の記憶媒体であってもよい。
【0015】
メモリコントローラ２０は、例えば、ＳｏＣ（System On a Chip）である。メモリコントローラ２０は、ホスト２からの要求（命令）に応答して、不揮発性メモリ１０に対して読み出し動作及び書き込み動作等を命令する。メモリコントローラ２０は、ホスト２からフラッシュコマンドを受信すると、データの退避動作を実行する。メモリコントローラ２０は、データの退避動作が完了すると、ホスト２に、フラッシュコマンドに対する完了応答を送信する。また、メモリコントローラ２０は、不揮発性メモリ１０のメモリ空間を管理する。
【0016】
次に、不揮発性メモリ１０の内部構成の一例について説明する。不揮発性メモリ１０は、１つ以上のメモリチップ１１を含む。
【0017】
メモリチップ１１は、例えば、ＮＡＮＤ型フラッシュメモリが搭載された半導体チップである。メモリチップ１１は、データを不揮発に記憶する複数のメモリセルトランジスタ（以下、「メモリセル」とも表記する）を含む。メモリチップ１１は、ＮＡＮＤバスを介して、メモリコントローラ２０と接続される。メモリチップ１１は、メモリ領域内に、ユーザデータ領域ＵＲ及び退避領域ＳＲを含む。
【0018】
ユーザデータ領域ＵＲは、ユーザデータを含む書き込みデータが記憶される領域である。
【0019】
退避領域ＳＲは、フラッシュコマンドに基づいて、データ（以下、「退避データ」と表記する）が記憶される領域である。例えば、退避データは、バッファメモリ２５のライトバッファ２５１及びパリティバッファ２５２に記憶されているデータ、及びメモリチップ１１のユーザデータ領域ＵＲにおいて書き込み動作が完了していないメモリセルトランジスタのデータを含む。ライトバッファ２５１は、第１バッファの一例である。パリティバッファ２５２は、第２バッファの一例である。本実施形態のユーザデータ領域ＵＲのメモリセルトランジスタは、複数ビットのデータを記憶し得る。本実施形態では、ユーザデータ領域ＵＲのメモリセルトランジスタに、複数ビットのデータが、複数回の書き込み動作により書き込まれる。すなわち、書き込み動作が完了していないメモリセルトランジスタとは、１回以上の書き込み動作は完了したものの、記憶されるべき複数ビットのデータに対応する複数回の書き込み動作が完了しておらず、複数ビットの一部のデータのみが記憶されているメモリセルトランジスタである。換言すれば、書き込み動作が完了していないメモリセルトランジスタとは、複数回の書き込み動作の中間段階にあるメモリセルトランジスタである。書き込み動作の詳細については後述する。
【0020】
次に、メモリコントローラ２０の内部構成の一例について説明する。メモリコントローラ２０は、ホストインターフェイス回路（ホストＩ／Ｆ）２１、ＣＰＵ２２、ＲＯＭ（Read Only Memory）２３、ＲＡＭ（Random Access Memory）２４、バッファメモリ２５、ＥＣＣ（Error Checking and Correcting）回路２６、及び１つ以上のＮＡＮＤコントローラ２７を含む。これらの回路は、例えば内部バスにより、互いに接続されている。なお、ホストインターフェイス回路２１、ＥＣＣ回路２６、及びＮＡＮＤコントローラ２７の各機能は、専用回路により実現されてもよいし、ＣＰＵ２２がファームウェアを実行することにより実現されてもよい。
【0021】
ホストインターフェイス回路２１は、ホスト２に接続されるインターフェイス回路である。ホストインターフェイス回路２１は、ホスト２とメモリコントローラ２０との間の通信を行う。ホストインターフェイス回路２１は、ＣＰＵ２２及びバッファメモリ２５に、ホスト２から受信した要求及びユーザデータをそれぞれ送信する。また、ホストインターフェイス回路２１は、ＣＰＵ２２の命令に応答して、ホスト２に、バッファメモリ２５内のユーザデータを送信する。
【0022】
ＣＰＵ２２は、プロセッサである。ＣＰＵ２２は、メモリコントローラ２０全体の動作を制御する。例えば、ＣＰＵ２２は、ホスト２の要求に基づいて、不揮発性メモリ１０に書き込み動作及び読み出し動作を命令する。
【0023】
また、ＣＰＵ２２は、フラッシュコマンドに基づくデータの退避動作を実行する。退避動作とは、退避領域ＳＲに、書き込み動作が完了していないデータを退避させる（書き込む）動作である。
【0024】
ＲＯＭ２３は、不揮発性メモリである。例えば、ＲＯＭ２３は、ＥＥＰＲＯＭＴＭ（Electrically Erasable Programmable Read-Only Memory）である。ＲＯＭ２３は、ファームウェア及びプログラム等を記憶する非一時的記憶媒体である。例えば、ＣＰＵ２２は、ファームウェアをＲＯＭ２３からＲＡＭ２４にロードし、実行する。
【0025】
ＲＡＭ２４は、揮発性メモリである。ＲＡＭ２４は、ＤＲＡＭまたはＳＲＡＭ等である。ＲＡＭ２４は、不揮発性メモリ１０を管理するためのファームウェアや、各種の管理テーブルを記憶する。例えば、ＲＡＭ２４は、管理テーブルとして、退避フラグテーブル２４１を記憶する。退避フラグテーブル２４１は、第１テーブルの一例である。退避フラグテーブル２４１は、退避領域ＳＲに退避された書き込みデータの管理に用いられる。退避フラグテーブル２４１の詳細については後述する。
【0026】
バッファメモリ２５は、揮発性メモリである。バッファメモリ２５は、ＤＲＡＭまたはＳＲＡＭ等である。バッファメモリ２５は、メモリコントローラ２０が不揮発性メモリ１０から読み出したデータや、ホスト２から受信したユーザデータ等を一時的に保持する。例えば、バッファメモリ２５は、ライトバッファ２５１及びパリティバッファ２５２を含む。
【0027】
ライトバッファ２５１は、書き込みデータを一時的に記憶する。書き込みデータは、ユーザデータ及びユーザデータの誤り訂正符号を含む。誤り訂正符号は、メモリチップ１１から読み出したデータの誤り訂正に用いられる。
【0028】
パリティバッファ２５２は、ブロック消失故障などのバーストエラーを訂正可能な誤り訂正符号（以下、「パリティデータ」とも表記する）を一時的に記憶する。ブロック消失故障とは、例えば、メモリチップ１１の１つのブロックＢＬＫ（後述する）の全体がアクセスできなくなるような故障である。パリティデータは、例えば、メモリチップ１１からデータが読み出せなかった場合に、他のデータとパリティデータとに基づいて、読み出せなかったデータを復号する場合に用いられる。
【0029】
ＥＣＣ回路２６は、ＥＣＣ処理を実行する回路である。ＥＣＣ処理は、データの符号化処理及び復号処理を含む。例えば、ＥＣＣ回路２６は、書き込み動作時には、ユーザデータの符号化処理を実行して、誤り訂正符号を生成する。ＥＣＣ回路２６は、ユーザデータに誤り訂正符号を付与して書き込みデータを生成する。そして、ＥＣＣ回路２６は、読み出し動作時には、復号処理を実行する。すなわち、ＥＣＣ回路２６は、誤り訂正符号を用いて、メモリチップ１１から読み出したデータの誤り訂正を実行する。
【0030】
また、ＥＣＣ回路２６は、バーストエラーの訂正処理を実行する。例えば、ＥＣＣ回路２６は、対象データを読み出せなかった場合、他のデータとパリティデータとに基づいて、バーストエラーの訂正処理を実行し、読み出せなかったデータを復号する。ＥＣＣ回路２６は、１つ以上の書き込みデータに基づいてパリティデータを生成する。
【0031】
ＮＡＮＤコントローラ２７は、メモリチップ１１を制御する。例えば、１つのＮＡＮＤコントローラ２７が、複数のメモリチップ１１を制御し得る。ＮＡＮＤコントローラ２７は、メモリチップ１１に、書き込み動作、読み出し動作、または消去動作等に対応したコマンドを送信する。ＮＡＮＤコントローラ２７は、読み出し動作時には、メモリチップ１１から読み出しデータを受信する。
【0032】
１．１．３ メモリチップの構成
次に、図２を参照して、メモリチップ１１の構成の一例について説明する。図２は、メモリチップ１１の基本的な構成の一例を示すブロック図である。なお、図２に示す例では、各構成要素間の接続の一部を矢印線により示している。但し、各構成要素間の接続は、図２に示す例に限定されない。
次に、図２を参照して、メモリチップ１１の構成の一例について説明する。図２は、メモリチップ１１の基本的な構成の一例を示すブロック図である。なお、図２に示す例では、各構成要素間の接続の一部を矢印線により示している。但し、各構成要素間の接続は、図２に示す例に限定されない。
【0033】
図２に示すように、メモリチップ１１は、ＮＡＮＤバスを介して、メモリコントローラ２０（より詳しくはＮＡＮＤコントローラ２７）と、信号ＤＱ並びにタイミング信号ＤＱＳ及びＤＱＳｎの送受信を行う。信号ＤＱは、例えばデータＤＡＴ、アドレスＡＤＤ、またはコマンドＣＭＤである。タイミング信号ＤＱＳ及びＤＱＳｎは、データＤＡＴの入出力の際に用いられるタイミング信号である。タイミング信号ＤＱＳｎは、タイミング信号ＤＱＳの反転信号である。
【0034】
また、メモリチップ１１は、ＮＡＮＤバスを介して、メモリコントローラ２０から、各種制御信号を受信する。また、メモリチップ１１は、ＮＡＮＤバスを介して、メモリコントローラ２０にレディ／ビジー信号ＲＢｎを送信する。レディ／ビジー信号ＲＢｎは、メモリチップ１１がメモリコントローラ２０からコマンドＣＭＤを受信不可能な状態（ビジー状態）か可能な状態（レディ状態）かを示す信号である。ビジー状態は、メモリチップ１１がメモリコントローラ２０からコマンドＣＭＤを受信不可能な状態である。レディ状態は、メモリチップ１１がメモリコントローラ２０からコマンドＣＭＤを受信可能な状態である。
【0035】
次に、メモリチップ１１の内部構成について説明する。メモリチップ１１は、入出力回路１０１、ロジック制御回路１０２、アドレスレジスタ１０３、コマンドレジスタ１０４、シーケンサ１０５、レディ／ビジー回路１０６、メモリセルアレイ１０７、ロウデコーダ１０８、センスアンプ１０９、データレジスタ１１０、及びカラムデコーダ１１１を含む。
【0036】
入出力回路１０１は、信号ＤＱの入出力を行う回路である。入出力回路１０１は、メモリコントローラ２０と接続される。また、入出力回路１０１は、ロジック制御回路１０２、アドレスレジスタ１０３、コマンドレジスタ１０４、及びデータレジスタ１１０に接続される。
【0037】
入出力回路１０１は、入力信号ＤＱがアドレスＡＤＤである場合、アドレスＡＤＤをアドレスレジスタ１０３に送信する。また、入出力回路１０１は、入力信号ＤＱがコマンドＣＭＤである場合、コマンドＣＭＤをコマンドレジスタ１０４に送信する。
【0038】
入力信号ＤＱがデータＤＡＴである場合、入出力回路１０１は、タイミング信号ＤＱＳ及びＤＱＳｎに基づいて、入力信号ＤＱを受信する。そして、入出力回路１０１は、データＤＡＴを、データレジスタ１１０に送信する。また、入出力回路１０１は、データＤＡＴを、タイミング信号ＤＱＳ及びＤＱＳｎとともに、メモリコントローラ２０に出力する。
【0039】
ロジック制御回路１０２は、制御信号に基づいて、ロジック制御を行う回路である。ロジック制御回路１０２は、メモリコントローラ２０と接続される。また、ロジック制御回路１０２は、入出力回路１０１及びシーケンサ１０５に接続される。ロジック制御回路１０２は、メモリコントローラ２０から各種制御信号を受信する。ロジック制御回路１０２は、受信した制御信号に基づいて、入出力回路１０１及びシーケンサ１０５を制御する。
【0040】
アドレスレジスタ１０３は、アドレスＡＤＤを一時的に記憶するレジスタである。アドレスレジスタ１０３は、入出力回路１０１、ロウデコーダ１０８、及びカラムデコーダ１１１に接続される。アドレスＡＤＤは、ロウアドレスＲＡとカラムアドレスＣＡとを含む。アドレスレジスタ１０３は、ロウアドレスＲＡをロウデコーダ１０８に転送する。また、アドレスレジスタ１０３は、カラムアドレスＣＡをカラムデコーダ１１１に転送する。
【0041】
コマンドレジスタ１０４は、コマンドＣＭＤを一時的に記憶するレジスタである。コマンドレジスタ１０４は、入出力回路１０１及びシーケンサ１０５に接続される。コマンドレジスタ１０４は、コマンドＣＭＤをシーケンサ１０５に転送する。
【0042】
シーケンサ１０５は、メモリチップ１１の制御を行う回路である。シーケンサ１０５は、メモリチップ１１全体の動作を制御する。より具体的には、例えば、シーケンサ１０５は、レディ／ビジー回路１０６、ロウデコーダ１０８、センスアンプ１０９、データレジスタ１１０、及びカラムデコーダ１１１を制御する。シーケンサ１０５は、コマンドＣＭＤに基づいて、書き込み動作、読み出し動作、及び消去動作等を実行する。
【0043】
レディ／ビジー回路１０６は、レディ／ビジー信号ＲＢｎを送信する回路である。レディ／ビジー回路１０６は、シーケンサ１０５の動作状況に応じて、レディ／ビジー信号ＲＢｎをコントローラに送信する。
【0044】
メモリセルアレイ１０７は、マトリクス状に配列された複数のメモリセルトランジスタの集合である。メモリセルアレイ１０７は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、例えばデータが一括して消去される複数のメモリセルトランジスタの集合である。すなわち、ブロックＢＬＫは、データの消去単位である。例えば、いくつかのブロックＢＬＫが、ユーザデータ領域ＵＲに含まれ、他のブロックＢＬＫが退避領域ＳＲに含まれる。ユーザデータ領域ＵＲに含まれるブロックＢＬＫの個数と、退避領域ＳＲに含まれるブロックＢＬＫの個数は、任意である。ユーザデータ領域ＵＲに割り当てられるブロックＢＬＫと、退避領域ＳＲに割り当てられるブロックＢＬＫは、任意に変更し得る。ブロックＢＬＫの構成の詳細については後述する。
【0045】
ロウデコーダ１０８は、ロウアドレスＲＡのデコード回路である。ロウデコーダ１０８は、デコード結果に基づいて、メモリセルアレイ１０７内のいずれかのブロックＢＬＫを選択する。ロウデコーダ１０８は、選択したブロックＢＬＫのロウ方向の配線（後述するワード線及び選択ゲート線）に電圧を印加する。
【0046】
センスアンプ１０９は、データＤＡＴの書き込み及び読み出しを行う回路である。センスアンプ１０９は、メモリセルアレイ１０７及びデータレジスタ１１０に接続される。センスアンプ１０９は、読み出し動作時には、メモリセルアレイ１０７からデータＤＡＴを読み出す。また、センスアンプ１０９は、書き込み動作時には、データＤＡＴに応じた電圧をメモリセルアレイ１０７に供給する。センスアンプ１０９は、データを一時的に記憶するための複数のラッチ回路を含む。
【0047】
データレジスタ１１０は、データＤＡＴを一時的に記憶するレジスタである。データレジスタ１１０は、センスアンプ１０９及びカラムデコーダ１１１に接続される。データレジスタ１１０は、複数のラッチ回路を含む。各ラッチ回路は、入出力回路１０１から受信したデータ（書き込みデータまたはパリティデータ）またはセンスアンプ１０９から受信したデータ（読み出しデータ）を一時的に記憶する。
【0048】
カラムデコーダ１１１は、カラムアドレスＣＡのデコードを行う回路である。カラムデコーダ１１１は、アドレスレジスタ１０３からカラムアドレスＣＡを受信する。カラムデコーダ１１１は、カラムアドレスＣＡのデコード結果に基づいて、データレジスタ１１０内のラッチ回路を選択する。
【0049】
【0050】
ブロックＢＬＫは、例えば５つのストリングユニットＳＵ０～ＳＵ４を含む。なお、ブロックＢＬＫに含まれるストリングユニットＳＵの個数は、任意である。ストリングユニットＳＵは、例えば、書き込み動作または読み出し動作において一括して選択される複数のＮＡＮＤストリングＮＳの集合である。
【0051】
次に、ストリングユニットＳＵの内部構成について説明する。ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、直列に接続された複数のメモリセルトランジスタの集合である。ストリングユニットＳＵ内の複数のＮＡＮＤストリングＮＳのそれぞれは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）のいずれかに接続される。
【0052】
次に、ＮＡＮＤストリングＮＳの内部構成について説明する。各ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタＭＣ、並びに選択トランジスタＳＴ１及びＳＴ２を含む。図３に示す例では、ＮＡＮＤストリングＮＳは８個のメモリセルトランジスタＭＣ０～ＭＣ７を含む。
【0053】
メモリセルトランジスタＭＣは、データを不揮発に記憶するメモリ素子である。メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積層を含む。メモリセルトランジスタＭＣは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型であってもよいし、ＦＧ（Floating Gate）型であってもよい。
【0054】
選択トランジスタＳＴ１及びＳＴ２は、スイッチング素子である。選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択にそれぞれ使用される。
【0055】
ＮＡＮＤストリングＮＳ内の選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０～ＭＣ７、及び選択トランジスタＳＴ１の電流経路は、直列に接続される。選択トランジスタＳＴ１のドレインは、ビット線ＢＬに接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【0056】
同一ブロックＢＬＫのメモリセルトランジスタＭＣ０～ＭＣ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通に接続される。より具体的には、例えば、ブロックＢＬＫは、５つのストリングユニットＳＵ０～ＳＵ４を含む。そして、各ストリングユニットＳＵは、複数のメモリセルトランジスタＭＣ０をそれぞれ含む。ブロックＢＬＫ内の複数のメモリセルトランジスタＭＣ０の制御ゲートは、１つのワード線ＷＬ０に共通に接続される。メモリセルトランジスタＭＣ１～ＭＣ７も同様である。
【0057】
ストリングユニットＳＵ内の複数の選択トランジスタＳＴ１のゲートは、１つの選択ゲート線ＳＧＤに共通に接続される。より具体的には、ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通に接続される。ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に共通に接続される。ストリングユニットＳＵ２内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ２に共通に接続される。ストリングユニットＳＵ３内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ３に共通に接続される。ストリングユニットＳＵ４内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ４に共通に接続される。
【0058】
ブロックＢＬＫ内の複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。
【0059】
ワード線ＷＬ０～ＷＬ７、選択ゲート線ＳＧＤ０～ＳＧＤ４、及び選択ゲート線ＳＧＳは、ロウデコーダ１０８にそれぞれ接続される。
【0060】
ビット線ＢＬは、各ブロックＢＬＫの複数のストリングユニットＳＵそれぞれの１つのＮＡＮＤストリングＮＳに共通に接続される。各ビット線ＢＬは、センスアンプ１０９に接続される。
【0061】
ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【0062】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＣの集合は、例えば、「セルユニットＣＵ」と表記される。換言すれば、セルユニットＣＵは、書き込み動作または読み出し動作において一括して選択される複数のメモリセルトランジスタＭＣの集合である。ページは、セルユニットＣＵに、一括して書き込まれる（または一括して読み出される）データの単位である。例えば、メモリセルトランジスタＭＣが１ビットデータを記憶する場合、セルユニットＣＵの記憶容量は、１ページである。なお、セルユニットＣＵは、メモリセルトランジスタＭＣが記憶するデータのビット数に基づいて、２ページ以上の記憶容量を有し得る。
【0063】
以下、本実施形態では、ユーザデータ領域ＵＲのメモリセルトランジスタＭＣが４ビットのデータを記憶するＱＬＣ（Quad Level Cell）であり、且つ退避領域ＳＲのメモリセルトランジスタＭＣが１ビットのデータを記憶するＳＬＣ（Single Level Cell）である場合について説明する。なお、ユーザデータ領域ＵＲのメモリセルトランジスタＭＣは、ＱＬＣに限定されない。ユーザデータ領域ＵＲのメモリセルトランジスタＭＣは、２ビット以上のデータを記憶可能であれば、本実施形態を適用できる。例えば、メモリセルトランジスタＭＣは、２ビットのデータを記憶するＭＬＣ（Multi Level Cell）であってもよいし、３ビットのデータを記憶するＴＬＣ（Triple Level Cell）であってもよいし、５ビットのデータを記憶するＰＬＣ（Penta Level Cell）であってもよい。また、退避領域ＳＲのメモリセルトランジスタＭＣは、ＳＬＣに限定されない。退避領域ＳＲのメモリセルトランジスタＭＣは、２ビット以上のデータを記憶し得る。
【0064】
１．２ メモリセルトランジスタの閾値電圧分布
次に、メモリセルトランジスタの閾値電圧分布について、２つの例を説明する。
次に、メモリセルトランジスタの閾値電圧分布について、２つの例を説明する。
【0065】
１．２．１ ＳＬＣの閾値電圧分布
まず、図４を参照して、ＳＬＣの閾値電圧分布の一例について説明する。図４は、メモリセルトランジスタＭＣがＳＬＣである場合の閾値電圧分布とデータの割り当てとを示す図である。
まず、図４を参照して、ＳＬＣの閾値電圧分布の一例について説明する。図４は、メモリセルトランジスタＭＣがＳＬＣである場合の閾値電圧分布とデータの割り当てとを示す図である。
【0066】
図４に示すように、ＳＬＣの閾値電圧は、離散的な２つの閾値電圧分布のいずれかに含まれる値を取る。以下、２つの閾値電圧分布を閾値電圧の低いものから順に、それぞれＥｒステート及びＡステートと表記する。
【0067】
Ｅｒステートは、例えば、データの消去状態に相当する。そしてＡステートは、電荷蓄積層に電荷が注入されてデータが書き込まれた状態に相当する。書き込み動作において、Ａステートの閾値電圧分布に対応するベリファイ電圧をＶＡとする。電圧ＶＡと電圧ＶＲＥＡＤとは、ＶＡ＜ＶＲＥＡＤの関係にある。電圧ＶＲＥＡＤは、読み出し動作時において非選択ワード線ＷＬに印加される電圧である。メモリセルトランジスタＭＣは、ゲートに電圧ＶＲＥＡＤが印加されると、記憶しているデータによらずにオン状態となる。
【0068】
より具体的には、Ｅｒステートに含まれるメモリセルトランジスタＭＣの閾値電圧は、電圧ＶＡ未満である。Ａステートに含まれるメモリセルトランジスタＭＣの閾値電圧は、電圧ＶＡ以上であり、且つ電圧ＶＲＥＡＤ未満である。
【0069】
例えば、Ｅｒステートに“１”データが割り当てられ、Ａステートに“０”データが割り当てられる。これにより、メモリセルトランジスタＭＣは、１ビット（２値）のデータを保持する。
【0070】
１．２．２ ＱＬＣの閾値電圧分布
次に、図５を参照して、ＱＬＣの閾値電圧分布の一例について説明する。図５は、メモリセルトランジスタＭＣがＱＬＣである場合の閾値電圧分布とデータの割り当てとを示す図である。
次に、図５を参照して、ＱＬＣの閾値電圧分布の一例について説明する。図５は、メモリセルトランジスタＭＣがＱＬＣである場合の閾値電圧分布とデータの割り当てとを示す図である。
【0071】
図５に示すように、メモリセルトランジスタＭＣが４ビットのデータを記憶する場合、その閾値電圧の分布は１６個に分けられる。この１６個の閾値電圧分布を、閾値電圧が低いものから順にＳ０ステート～Ｓ１５ステートと表記する。
【0072】
電圧Ｖ１～Ｖ１５は、書き込み動作時におけるＳ１ステート～Ｓ１５ステートの各々のベリファイ動作に用いられるベリファイ電圧である。これらの電圧値及び電圧ＶＲＥＡＤの関係は、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜Ｖ６＜Ｖ７＜Ｖ８＜Ｖ９＜Ｖ１０＜Ｖ１１＜Ｖ１２＜Ｖ１３＜Ｖ１４＜Ｖ１５＜ＶＲＥＡＤである。
【0073】
Ｓ０ステートは、メモリセルトランジスタＭＣの消去状態に相当する。Ｓ１ステート～Ｓ１５ステートは、メモリセルトランジスタＭＣの電荷蓄積層に電荷が注入されてデータが書き込まれた状態に相当する。Ｓ０ステートに含まれるメモリセルトランジスタＭＣの閾値電圧は、電圧Ｖ１未満である。Ｓ１ステート～Ｓ１４ステートに含まれるメモリセルトランジスタＭＣの閾値電圧は、それぞれ電圧Ｖ１以上且つ電圧Ｖ２未満～電圧Ｖ１４以上且つ電圧Ｖ１５未満である。Ｓ１５ステートに含まれるメモリセルトランジスタＭＣの閾値電圧は、電圧Ｖ１５以上且つ電圧ＶＲＥＡＤ未満である。
【0074】
各ステートに対応するベリファイ電圧の設定値と読み出し電圧の設定値とは、同じであってもよく、異なっていてもよい。以下では、説明を簡略化するため、ベリファイ電圧と読み出し電圧とが同じ設定値である場合について説明する。
【0075】
以下、電圧Ｖ１～Ｖ１５を用いた読み出し動作のことをそれぞれ、読み出し動作Ｒ１～Ｒ１５と表記する。読み出し動作Ｒ１は、メモリセルトランジスタＭＣの閾値電圧が電圧Ｖ１未満か否かを判定する。読み出し動作Ｒ２は、メモリセルトランジスタＭＣの閾値電圧が電圧Ｖ２未満か否かを判定する。読み出し動作Ｒ３は、メモリセルトランジスタＭＣの閾値電圧が電圧Ｖ３未満か否かを判定する。以下、同様である。
【0076】
以上のように、各メモリセルトランジスタＭＣの閾値電圧は、１６個の閾値電圧分布のいずれかに属する。これにより、各メモリセルトランジスタＭＣは、１６種類の状態を取ることができる。これらの状態を、２進数表記で“００００”～“１１１１”に割り当てることで、各メモリセルトランジスタＭＣは４ビットのデータを記憶できる。以下、４ビットのデータを、下位ビットから順にＬｏｗｅｒビット、Ｍｉｄｄｌｅビット、Ｕｐｐｅｒビット、及びＴｏｐビットと表記する。また、同一のセルユニットＣＵに含まれるメモリセルトランジスタＭＣが記憶するＬｏｗｅｒビットの集合をＬｏｗｅｒページデータと表記し、Ｍｉｄｄｌｅビットの集合をＭｉｄｄｌｅページデータと表記し、Ｕｐｐｅｒビットの集合をＵｐｐｅｒページデータと表記し、Ｔｏｐビットの集合をＴｏｐページデータと表記する。
【0077】
図５の例では、各ステートに含まれるメモリセルトランジスタＭＣに対して、以下に示すように“Ｌｏｗｅｒビット／Ｍｉｄｄｌｅビット／Ｕｐｐｅｒビット／Ｔｏｐビット”のデータが割り当てられる。
Ｓ０ステート：“１１１１”データ
Ｓ１ステート：“１１１０”データ
Ｓ２ステート：“１１００”データ
Ｓ３ステート：“１１０１”データ
Ｓ４ステート：“１００１”データ
Ｓ５ステート：“１０１１”データ
Ｓ６ステート：“００１１”データ
Ｓ７ステート：“００１０”データ
Ｓ８ステート：“１０１０”データ
Ｓ９ステート：“１０００”データ
Ｓ１０ステート：“００００”データ
Ｓ１１ステート：“０００１”データ
Ｓ１２ステート：“０１０１”データ
Ｓ１３ステート：“０１１１”データ
Ｓ１４ステート：“０１１０”データ
Ｓ１５ステート：“０１００”データ
Ｓ０ステート：“１１１１”データ
Ｓ１ステート：“１１１０”データ
Ｓ２ステート：“１１００”データ
Ｓ３ステート：“１１０１”データ
Ｓ４ステート：“１００１”データ
Ｓ５ステート：“１０１１”データ
Ｓ６ステート：“００１１”データ
Ｓ７ステート：“００１０”データ
Ｓ８ステート：“１０１０”データ
Ｓ９ステート：“１０００”データ
Ｓ１０ステート：“００００”データ
Ｓ１１ステート：“０００１”データ
Ｓ１２ステート：“０１０１”データ
Ｓ１３ステート：“０１１１”データ
Ｓ１４ステート：“０１１０”データ
Ｓ１５ステート：“０１００”データ
【0078】
なお、各ステートに割り当てられるデータはこれに限定されない。
【0079】
このように割り当てられたデータを読み出す場合、Ｌｏｗｅｒビットは、読み出し動作Ｒ６、Ｒ８、及びＲ１０によって確定する。Ｍｉｄｄｌｅビットは、読み出し動作Ｒ４及びＲ１２によって確定する。Ｕｐｐｅｒビットは、読み出し動作Ｒ２、Ｒ５、Ｒ９、Ｒ１３、及びＲ１５によって確定する。Ｔｏｐビットは、読み出し動作Ｒ１、Ｒ３、Ｒ７、Ｒ１１、及びＲ１４によって確定する。つまりＬｏｗｅｒビット、Ｍｉｄｄｌｅビット、Ｕｐｐｅｒビット、及びＴｏｐビットの値は、それぞれ、３回、２回、５回、及び５回の読み出し動作によって確定する。以下では、このデータの割り当てのことを「３－２－５－５コード」と表記する。なお、Ｓ０～Ｓ１５ステートへのデータの割り当ては、３－２－５－５コードに限定されない。
【0080】
１．３ メモリセルアレイの構成
次に、図６を参照して、メモリセルアレイ１０７のメモリ領域の一例について説明する。図６は、メモリセルアレイ１０７のメモリ領域の構成の一例を示すテーブルである。図６の例では、説明を簡略化するため、各ブロックＢＬＫが１つのストリングユニットＳＵを含む場合を示している。また、図６の例において、実線の四角枠は、１ページデータを示している。
次に、図６を参照して、メモリセルアレイ１０７のメモリ領域の一例について説明する。図６は、メモリセルアレイ１０７のメモリ領域の構成の一例を示すテーブルである。図６の例では、説明を簡略化するため、各ブロックＢＬＫが１つのストリングユニットＳＵを含む場合を示している。また、図６の例において、実線の四角枠は、１ページデータを示している。
【0081】
図６に示すように、メモリセルアレイ１０７は、メモリ領域として、ユーザデータ領域ＵＲと退避領域ＳＲとを含む。ユーザデータ領域ＵＲは、書き込みデータ及び書き込みデータに対応するパリティデータが記憶される領域である。
【0082】
図６の例は、各ブロックＢＬＫのワード線ＷＬ０（すなわちワード線番号ＷＬ＃“０”で識別されるワード線ＷＬ）に対応するセルユニットＣＵに各ページデータが書き込まれている状態を示している。データＤ０～Ｄ２７は、書き込みデータを示す。パリティデータＰＬ０、ＰＭ０、ＰＵ０、及びＰＴ０は、それぞれワード線ＷＬ０に対応するＬｏｗｅｒページデータ、Ｍｉｄｄｌｅページデータ、Ｕｐｐｅｒページデータ、及びＴｏｐページデータのパリティデータを示す。
【0083】
より具体的には、ユーザデータ領域ＵＲは、例えば、８個のブロックＢＬＫを含む。メモリコントローラ２０は、１つ以上のブロックＢＬＫ（例えば、８個のブロックＢＬＫ）を論理ブロックとして管理する。論理ブロックは、スーパーブロックとも呼ばれる。ユーザデータ領域ＵＲは、複数の論理ブロックとして管理される８個以上のブロックＢＬＫを含んでいてもよい。以下、ユーザデータ領域ＵＲの８個のブロックＢＬＫに言及する場合、ブロックＢＬＫ＿Ｈ０～ＢＬＫ＿Ｈ７と表記する。例えば、ユーザデータ領域ＵＲのメモリセルトランジスタＭＣがＱＬＣである場合、セルユニットＣＵは、４つのページタイプＰＴに対応するデータを記憶する。すなわち、ページタイプＰＴは、セルユニットＣＵのページデータを示している。図６に示すページタイプＰＴの“Ｌ”は、Ｌｏｗｅｒページデータを示している。ページタイプＰＴの“Ｍ”は、Ｍｉｄｄｌｅページデータを示している。ページタイプＰＴの“Ｕ”は、Ｕｐｐｅｒページデータを示している。ページタイプＰＴの“Ｔ”は、Ｔｏｐページデータを示している。
【0084】
図６の例では、ブロックＢＬＫ＿Ｈ０のＷＬ０に対応するセルユニットＣＵのＬｏｗｅｒページデータ、Ｍｉｄｄｌｅページデータ、Ｕｐｐｅｒページデータ、及びＴｏｐページデータは、それぞれデータＤ０、Ｄ１、Ｄ１４、及びＤ１５である。ブロックＢＬＫ＿Ｈ１のワード線ＷＬ０に対応するセルユニットＣＵのＬｏｗｅｒページデータ、Ｍｉｄｄｌｅページデータ、Ｕｐｐｅｒページデータ、及びＴｏｐページデータは、それぞれデータＤ２、Ｄ３、Ｄ１６、及びＤ１７である。ブロックＢＬＫ＿Ｈ２のワード線ＷＬ０に対応するセルユニットＣＵのＬｏｗｅｒページデータ、Ｍｉｄｄｌｅページデータ、Ｕｐｐｅｒページデータ、及びＴｏｐページデータは、それぞれデータＤ４、Ｄ５、Ｄ１８、及びＤ１９である。ブロックＢＬＫ＿Ｈ３のワード線ＷＬ０に対応するセルユニットＣＵのＬｏｗｅｒページデータ、Ｍｉｄｄｌｅページデータ、Ｕｐｐｅｒページデータ、及びＴｏｐページデータは、それぞれデータＤ６、Ｄ７、Ｄ２０、及びＤ２１である。ブロックＢＬＫ＿Ｈ４のワード線ＷＬ０に対応するセルユニットＣＵのＬｏｗｅｒページデータ、Ｍｉｄｄｌｅページデータ、Ｕｐｐｅｒページデータ、及びＴｏｐページデータは、それぞれデータＤ８、Ｄ９、Ｄ２２、及びＤ２３である。ブロックＢＬＫ＿Ｈ５のワード線ＷＬ０に対応するセルユニットＣＵのＬｏｗｅｒページデータ、Ｍｉｄｄｌｅページデータ、Ｕｐｐｅｒページデータ、及びＴｏｐページデータは、それぞれデータＤ１０、Ｄ１１、Ｄ２４、及びＤ２５である。ブロックＢＬＫ＿Ｈ６のワード線ＷＬ０に対応するセルユニットＣＵのＬｏｗｅｒページデータ、Ｍｉｄｄｌｅページデータ、Ｕｐｐｅｒページデータ、及びＴｏｐページデータは、それぞれデータＤ１２、Ｄ１３、Ｄ２６、及びＤ２７である。ブロックＢＬＫ＿Ｈ７のワード線ＷＬ０に対応するセルユニットＣＵのＬｏｗｅｒページデータ、Ｍｉｄｄｌｅページデータ、Ｕｐｐｅｒページデータ、及びＴｏｐページデータは、それぞれパリティデータＰＬ０、ＰＭ０、ＰＵ０、及びＰＴ０である。
【0085】
パリティデータＰＬ０、ＰＭ０、ＰＵ０、及びＰＴ０は、例えば１つの論理ブロックとして管理される各ブロックＢＬＫのワード線ＷＬ０に対応するセルユニットＣＵにおける対応するページタイプＰＴのデータのバーストエラーの訂正処理に用いられる。より具体的には、パリティデータＰＬ０は、データＤ０、Ｄ２、Ｄ４、Ｄ６、Ｄ８、Ｄ１０、及びＤ１２のバーストエラーの訂正処理に用いられる。パリティデータＰＬ０は、例えば、データＤ０、Ｄ２、Ｄ４、Ｄ６、Ｄ８、Ｄ１０、及びＤ１２に対して排他的論理和演算（ＸＯＲ演算）を実行することにより生成される。例えば、ブロックＢＬＫ＿Ｈ０のデータＤ０が読み出せなくなった場合、ＣＰＵ２２は、データＤ２、Ｄ４、Ｄ６、Ｄ８、Ｄ１０、及びＤ１２、並びにパリティデータＰＬ０に対してＸＯＲ演算を実行することにより、データＤ０を復号する。同様に、パリティデータＰＭ０は、データＤ１、Ｄ３、Ｄ５、Ｄ７、Ｄ９、Ｄ１１、及びＤ１３のバーストエラーの訂正処理に用いられる。パリティデータＰＵ０は、データＤ１４、Ｄ１６、Ｄ１８、Ｄ２０、Ｄ２２、Ｄ２４、及びＤ２６のバーストエラーの訂正処理に用いられる。パリティデータＰＴ０は、データＤ１５、Ｄ１７、Ｄ１９、Ｄ２１、Ｄ２３、Ｄ２５、及びＤ２７のバーストエラーの訂正処理に用いられる。
【0086】
退避領域ＳＲは、退避データが記憶される領域である。図６の例では、退避領域ＳＲは、１５個のブロックＢＬＫを含む。以下、退避領域ＳＲの１５個のブロックＢＬＫに言及する場合、ブロックＢＬＫ＿Ｓ０～ＢＬＫ＿Ｓ１４と表記する。例えば、退避領域ＳＲのメモリセルトランジスタＭＣがＳＬＣである場合、セルユニットＣＵは、１ページデータを記憶する。図６の例では、ブロックＢＬＫ＿Ｓ０のワード線ＷＬ０に対応するセルユニットＣＵに、データＤ０が記憶されている。そして、ブロックＢＬＫ＿Ｓ１のワード線ＷＬ０に対応するセルユニットＣＵに、データＰｓ０が記憶されている。例えば、データＰｓ０は、データＤ０のパリティデータを示す。パリティデータＰｓ０は、例えば、データＤ０とページサイズのダミーデータに対して排他的論理和演算を実行することにより生成される。ダミーデータは、例えば、全てのビットがデータ“０”のデータである。この場合、データＤ０とパリティデータＰｓ０は同一のデータとなる。
【0087】
【0088】
図７に示すように、ライトバッファ２５１は、それぞれが１ページのサイズの書き込みデータを記憶可能な複数のバッファを含む。ライトバッファ２５１に含まれるバッファの個数は、任意である。例えば、ライトバッファ２５１に含まれるバッファの個数は、メモリセルトランジスタＭＣが記憶し得るデータのビット数に基づく。図７の例では、ライトバッファ２５１は、４つのバッファ０～バッファ３を含む。図７の例では、バッファ０にデータＤ０が記憶されている。
【0089】
【0090】
図８に示すように、パリティバッファ２５２は、それぞれが１ページのサイズのパリティデータを記憶可能な複数のバッファを含む。例えば、パリティバッファ２５２に含まれるバッファの個数は、ユーザデータ領域ＵＲのセルユニットＣＵのページタイプＰＴに基づく。図８の例では、パリティバッファ２５２は、４つのページタイプＰＴに対応する４つのバッファを含む。図８の例では、Ｌｏｗｅｒページデータ（“Ｌ”）に対応するバッファにパリティデータＰＬ０が記憶されている。Ｍｉｄｄｅｌページデータ（“Ｍ”）に対応するバッファにパリティデータＰＭ０が記憶されている。Ｕｐｐｅｒページデータ（“Ｕ”）に対応するバッファにパリティデータＰＵ０が記憶されている。Ｔｏｐページデータ（“Ｔ”）に対応するバッファにパリティデータＰＴ０が記憶されている。
【0091】
パリティバッファ２５２に記憶されているパリティデータは、バーストエラーの訂正処理の対象となる書き込みデータが増える度に更新される。
【0092】
【0093】
図９に示すように、退避フラグテーブル２４１は、退避領域ＳＲに退避された書き込みデータのアドレス情報を記憶するための複数のエントリを含む。例えば、退避された書き込みデータを区別するために、各エントリには、アドレス情報として、論理ブロック番号ＬＢＮ（Logical Block Number）、ワード線番号ＷＬ＃、ページタイプＰＴ、及び物理ブロック番号ＰＢＮ（Physical Block Number）の情報が記憶される。論理ブロック番号ＬＢＮは、論理ブロックを識別する番号である。物理ブロック番号ＰＢＮは、メモリチップ１１のブロックＢＬＫを識別する番号である。
【0094】
図９の例では、エントリ１に、アドレス情報が記憶されている。例えば、エントリ１には、論理ブロック番号ＬＢＮの項目に“０”、ワード線番号ＷＬ＃の項目に“０”（ＷＬ０）、ページタイプＰＴの項目に“Ｌ”（Ｌｏｗｅｒ）、及び物理ブロック番号ＰＢＮの項目に“Ｈ０”（ブロックＢＬＫ＿Ｈ０）が登録（記憶）されている。すなわち、図９の例は、論理ブロック番号ＬＢＮが“０”の論理ブロックの、ブロックＢＬＫ＿Ｈ０のＷＬ０にＬｏｗｅｒページデータとして記憶されるべき（または記憶されている）データが、エントリ１に対応する退避領域ＳＲ中の領域に退避されていることを示す。
【0095】
１．６ 書き込み動作
次に、書き込み動作について説明する。書き込み動作は、プログラム動作とプログラムベリファイ動作とを含む。そして、プログラム動作とプログラムベリファイ動作との組み合わせ（以下、「プログラムサイクル」と表記する）を繰り返すことで、メモリセルトランジスタＭＣの閾値電圧がターゲットレベルまで上昇される。
次に、書き込み動作について説明する。書き込み動作は、プログラム動作とプログラムベリファイ動作とを含む。そして、プログラム動作とプログラムベリファイ動作との組み合わせ（以下、「プログラムサイクル」と表記する）を繰り返すことで、メモリセルトランジスタＭＣの閾値電圧がターゲットレベルまで上昇される。
【0096】
プログラム動作は、電子を電荷蓄積層に注入することにより閾値電圧を上昇させる（または注入を禁止することで閾値電圧を維持させる）動作のことである。
【0097】
プログラムベリファイ動作は、プログラム動作の後、メモリセルトランジスタＭＣからデータを読み出し、メモリセルトランジスタＭＣの閾値電圧が目標とするターゲットレベルに達したか否かを判定する動作である。閾値電圧がターゲットレベルまで達したメモリセルトランジスタＭＣは、その後のプログラムサイクルにおいて、書き込み禁止とされる。
【0098】
本実施形態では、ユーザデータ領域ＵＲにデータを書き込む場合、１つのセルユニットＣＵへの書き込み動作が２回に分けて実行される。具体的には、ＱＬＣに対応する４ページデータの書き込み動作は、Ｌｏｗｅｒページデータ及びＭｉｄｄｌｅページデータを書き込む動作（以下、「第１書き込み動作」と表記する）と、Ｕｐｐｅｒページデータ及びＴｏｐページデータを書き込む動作（以下、「第２書き込み動作」と表記する）との２回に分けて実行される。なお、１つのセルユニットＣＵへの書き込み動作が、３回以上に分けて実行されてもよい。
【0099】
また、本実施形態では、退避領域ＳＲにデータを書き込む場合、１つのセルユニットＣＵへの書き込み動作が１回実行される。具体的には、ＳＬＣに対応する１ページデータの書き込み動作が実行される。
【0100】
１．６．１ 第１書き込み動作
まず、図１０及び図１１を参照して、第１書き込み動作について説明する。図１０は、書き込み動作の一例を示すシーケンス図である。図１１は、第１書き込み動作によるメモリセルトランジスタＭＣの閾値電圧分布の変化を示す図である。なお、図１０及び図１１では、プログラムベリファイ動作は省略されている。
まず、図１０及び図１１を参照して、第１書き込み動作について説明する。図１０は、書き込み動作の一例を示すシーケンス図である。図１１は、第１書き込み動作によるメモリセルトランジスタＭＣの閾値電圧分布の変化を示す図である。なお、図１０及び図１１では、プログラムベリファイ動作は省略されている。
【0101】
図１０に示すように、メモリコントローラ２０は、シーケンサ１０５に、第１書き込み動作を実行させる。まず、メモリコントローラ２０は、ライトバッファ２５１に記憶されているＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータをメモリチップ１１に送信する（データイン）。シーケンサ１０５は、センスアンプ１０９（及びデータレジスタ１１０）のラッチ回路にＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータを一時的に記憶させる。
【0102】
次に、シーケンサ１０５は、第１書き込み動作を実行する。より具体的には、シーケンサ１０５は、メモリセルアレイ１０７の対象セルユニットＣＵに、Ｌｏｗｅｒページデータ及びＭｉｄｄｌｅページデータを書き込む。
【0103】
図１１に示すように、第１書き込み動作により、各メモリセルトランジスタＭＣの閾値電圧は、４個の閾値電圧分布のいずれかに属する。以下では、４つの閾値電圧分布を閾値電圧が低い側からＭ０ステート、Ｍ１ステート、Ｍ２ステート、及びＭ３ステートと表記する。各ステートに含まれるメモリセルトランジスタＭＣに対して、以下に示すように、“Ｌｏｗｅｒビット／Ｍｉｄｄｌｅビット”のデータが割り当てられる。
Ｍ０ステート：“１１”データ
Ｍ１ステート：“１０”データ
Ｍ２ステート：“００”データ
Ｍ３ステート：“０１”データ
Ｍ０ステート：“１１”データ
Ｍ１ステート：“１０”データ
Ｍ２ステート：“００”データ
Ｍ３ステート：“０１”データ
【0104】
Ｍ０ステートは、後述する第２書き込み動作によりＳ０ステート～Ｓ３ステートに遷移するメモリセルトランジスタＭＣを含む。Ｍ１ステートは、第２書き込み動作によりＳ４ステート、Ｓ５ステート、Ｓ８ステート、及びＳ９ステートに遷移するメモリセルトランジスタＭＣを含む。Ｍ２ステートは、第２書き込み動作によりＳ６ステート、Ｓ７ステート、Ｓ１０ステート、及びＳ１１ステートに遷移するメモリセルトランジスタＭＣを含む。Ｍ３ステートは、第２書き込み動作によりＳ１２ステート～Ｓ１５ステートに遷移するメモリセルトランジスタＭＣを含む。
【0105】
シーケンサ１０５は、電圧ＶＭ１、ＶＭ２、及びＶＭ３を第１書き込み動作におけるベリファイ電圧として使用する。電圧ＶＭ１は、Ｍ１ステート（“１０”データ）を書き込む場合に使用されるベリファイ電圧である。電圧ＶＭ１は、電圧Ｖ１以上且つ電圧Ｖ４未満である。電圧ＶＭ２は、Ｍ２ステート（“００”データ）を書き込む場合に使用されるベリファイ電圧である。電圧ＶＭ２は、電圧Ｖ４以上且つ電圧Ｖ６未満である。電圧ＶＭ３は、Ｍ３ステート（“０１”データ）を書き込む場合に使用されるベリファイ電圧である。電圧ＶＭ３は、電圧Ｖ６以上且つ電圧Ｖ１２未満である。
【0106】
Ｍ０ステートに含まれるメモリセルトランジスタＭＣの閾値電圧は、電圧Ｖ１未満である。Ｍ１ステートに含まれるメモリセルトランジスタＭＣの閾値電圧は、電圧ＶＭ１以上且つ電圧Ｖ５未満である。Ｍ２ステートに含まれるメモリセルトランジスタＭＣの閾値電圧は、電圧ＶＭ２以上且つ電圧Ｖ７未満である。Ｍ３ステートに含まれるメモリセルトランジスタＭＣの閾値電圧は、電圧ＶＭ３以上且つ電圧Ｖ１３未満である。
【0107】
以下、第１書き込み動作が実行され、第２書き込み動作が実行されていないセルユニットＣＵの状態を「ＭＬＣ状態」または「書き込み動作の中間段階」と表記する。セルユニットＣＵに、Ｌｏｗｅｒページデータ及びＭｉｄｄｌｅページデータが書き込まれ、Ｕｐｐｅｒページデータ及びＴｏｐページデータが書き込まれていない場合、Ｌｏｗｅｒページデータ及びＭｉｄｄｌｅページデータを一括して、「ＭＬＣ状態のデータ」または「書き込み動作の中間段階のデータ」とも表記する。
【0108】
【0109】
図１０に示すように、メモリコントローラ２０は、シーケンサ１０５に、第２書き込み動作を実行させる。まず、メモリコントローラ２０は、ライトバッファ２５１に記憶されているＵｐｐｅｒページデータ及びＴｏｐページデータをメモリチップ１１に送信する（データイン）。シーケンサ１０５は、センスアンプ１０９（及びデータレジスタ１１０）のラッチ回路にＵｐｐｅｒページデータ及びＴｏｐページデータを一時的に記憶させる。
【0110】
次に、シーケンサ１０５は、第２書き込み動作を実行する。より具体的には、まず、シーケンサ１０５は、メモリセルアレイ１０７の対応するセルユニットＣＵからＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータを読み出して、センスアンプ１０９（及びデータレジスタ１１０）のラッチ回路に一時的に記憶させる。次に、シーケンサ１０５は、センスアンプ１０９（及びデータレジスタ１１０）のラッチ回路に記憶されているＬｏｗｅｒページデータ、Ｍｉｄｄｌｅページデータ、Ｕｐｐｅｒページデータ、及びＴｏｐページデータに基づいて、対象セルユニットＣＵにおけるＵｐｐｅｒページデータ及びＴｏｐページデータの書き込み動作を実行する。なお、シーケンサ１０５は、Ｌｏｗｅｒページデータ及びＭｉｄｄｌｅページデータをメモリコントローラ２０に送信してもよい。この場合、メモリコントローラ２０は、ＥＣＣ回路２６において、Ｌｏｗｅｒページデータ及びＭｉｄｄｌｅページデータのＥＣＣ処理を実行する。そして、メモリコントローラ２０は、訂正されたＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータを、メモリチップ１１に送信してもよい。
【0111】
図１２に示すように、第２書き込み動作により、１６個の閾値電圧分布が形成される。例えば、第２書き込み動作により、Ｍ０ステートの閾値電圧分布に属していたメモリセルトランジスタＭＣは、Ｓ０ステート～Ｓ３ステートのいずれかの閾値電圧分布に属するようになる。 Ｍ１ステートの閾値電圧分布に属していたメモリセルトランジスタＭＣは、Ｓ４ステート、Ｓ５ステート、Ｓ８ステート、及びＳ９ステートのいずれかの閾値電圧分布に属するようになる。Ｍ２ステートの閾値電圧分布に属していたメモリセルトランジスタＭＣは、Ｓ６ステート、Ｓ７ステート、Ｓ１０ステート、及びＳ１１ステートのいずれかの閾値電圧分布に属するようになる。Ｍ３ステートの閾値電圧分布に属していたメモリセルトランジスタＭＣは、Ｓ１２ステート～Ｓ１５ステートのいずれかの閾値電圧分布に属するようになる。
【0112】
１．６．３ 書き込み動作の実行順序
次に、第１書き込み動作及び第２書き込み動作が実行される順序について、図１３及び図１４を用いて説明する。図１３は、ユーザデータ領域ＵＲの複数のブロックＢＬＫにおいて第１書き込み動作及び第２書き込み動作が実行される順序の一例を示す図である。図１４は、１つのブロックＢＬＫに連続してデータが書き込まれる場合における第１書き込み動作及び第２書き込み動作が実行される順序の一例を示す図である。図１３の例では、説明を簡略化するため、各ブロックＢＬＫが１つのストリングユニットＳＵを含む場合を示している。また、図１３の例において、各ワード線ＷＬと各ブロックＢＬＫとの交点に対応する実線の四角枠は、１つのセルユニットＣＵを示している。同様に、図１４の例において、各ワード線ＷＬと各ストリングユニットＳＵとの交点に対応する実線の四角枠は、１つのセルユニットＣＵを示している。図１３及び図１４の実線の四角枠の破線で区切られた上段は、第１書き込み動作（ＷＲＴ１）を示している。実線の四角枠の破線で区切られた下段は、第２書き込み動作（ＷＲＴ２）を示している。すなわち、実線の四角枠の上段及び下段の数値は、書き込み動作の順序を表している。
次に、第１書き込み動作及び第２書き込み動作が実行される順序について、図１３及び図１４を用いて説明する。図１３は、ユーザデータ領域ＵＲの複数のブロックＢＬＫにおいて第１書き込み動作及び第２書き込み動作が実行される順序の一例を示す図である。図１４は、１つのブロックＢＬＫに連続してデータが書き込まれる場合における第１書き込み動作及び第２書き込み動作が実行される順序の一例を示す図である。図１３の例では、説明を簡略化するため、各ブロックＢＬＫが１つのストリングユニットＳＵを含む場合を示している。また、図１３の例において、各ワード線ＷＬと各ブロックＢＬＫとの交点に対応する実線の四角枠は、１つのセルユニットＣＵを示している。同様に、図１４の例において、各ワード線ＷＬと各ストリングユニットＳＵとの交点に対応する実線の四角枠は、１つのセルユニットＣＵを示している。図１３及び図１４の実線の四角枠の破線で区切られた上段は、第１書き込み動作（ＷＲＴ１）を示している。実線の四角枠の破線で区切られた下段は、第２書き込み動作（ＷＲＴ２）を示している。すなわち、実線の四角枠の上段及び下段の数値は、書き込み動作の順序を表している。
【0113】
まず、複数のブロックＢＬＫにデータを書き込む場合の書き込み動作の順序について説明する。
【0114】
図１３に示すように、まず、シーケンサ１０５は、各ブロックＢＬＫのワード線ＷＬ０を選択して、第１書き込み動作を順に実行する。より具体的には、シーケンサ１０５は、第１番目～第８番目の動作として、ブロックＢＬＫ＿Ｈ０～ＢＬＫ＿Ｈ７のワード線ＷＬ０に対応するセルユニットＣＵを順に選択し、各セルユニットＣＵにおいて第１書き込み動作を実行する。
【0115】
次に、シーケンサ１０５は、各ブロックＢＬＫのワード線ＷＬ１を選択して、第１書き込み動作を順に実行する。より具体的には、シーケンサ１０５は、第９番目～第１６番目の動作として、ブロックＢＬＫ＿Ｈ０～ＢＬＫ＿Ｈ７のワード線ＷＬ１に対応するセルユニットＣＵを順に選択し、各セルユニットＣＵにおいて第１書き込み動作を実行する。
【0116】
次に、シーケンサ１０５は、各ブロックＢＬＫのワード線ＷＬ０を選択して、第２書き込み動作を順に実行する。より具体的には、シーケンサ１０５は、第１７番目～第２４番目の動作として、ブロックＢＬＫ＿Ｈ０～ＢＬＫ＿Ｈ７のワード線ＷＬ０に対応するセルユニットＣＵを順に選択し、各セルユニットＣＵにおいて第２書き込み動作を実行する。
【0117】
次に、シーケンサ１０５は、各ブロックＢＬＫのワード線ＷＬ２を選択して、第１書き込み動作を順に実行する。より具体的には、シーケンサ１０５は、第２５番目～第３２番目の動作として、ブロックＢＬＫ＿Ｈ０～ＢＬＫ＿Ｈ７のワード線ＷＬ２に対応するセルユニットＣＵを順に選択し、各セルユニットＣＵにおいて第１書き込み動作を実行する。
【0118】
次に、シーケンサ１０５は、各ブロックＢＬＫのワード線ＷＬ１を選択して、第２書き込み動作を順に実行する。より具体的には、シーケンサ１０５は、第３３番目～第４０番目の動作として、ブロックＢＬＫ＿Ｈ０～ＢＬＫ＿Ｈ７のワード線ＷＬ１に対応するセルユニットＣＵを順に選択し、各セルユニットＣＵにおいて第２書き込み動作を実行する。
【0119】
このように、シーケンサ１０５は、或るワード線番号ＷＬ＃のワード線ＷＬに対応するセルユニットＣＵにおいて、第１書き込み動作を実行した後、次のワード線番号ＷＬ＃のワード線ＷＬに対応するセルユニットＣＵにおいて、第１書き込み動作を実行する。そして、シーケンサ１０５は、次のワード線番号ＷＬ＃のワード線ＷＬに対応するセルユニットＣＵにおいて第１書き込み動作が完了した後、１つ前のワード線番号ＷＬ＃に対応するセルユニットＣＵにおいて、第２書き込み動作を実行する。シーケンサ１０５は、ワード線ＷＬ２以降においても、同様の順序で、各ブロックＢＬＫのセルユニットＣＵを選択する。
【0120】
次に、１つのブロックＢＬＫに連続してデータを書き込む場合の書き込み動作の順序について説明する。
【0121】
図１４に示すように、まず、シーケンサ１４は、第１番目～第５番目の動作として、ワード線ＷＬ０を選択した状態でストリングユニットＳＵ０～ＳＵ４を順に選択して、各セルユニットＣＵにおける第１書き込み動作を実行する。
【0122】
次に、シーケンサ１０５は、第６番目の動作として、ストリングユニットＳＵ０及びワード線ＷＬ１を選択した第１書き込み動作を実行する。
【0123】
次に、シーケンサ１０５は、第７番目の動作として、ストリングユニットＳＵ０及びワード線ＷＬ０を選択した第２書き込み動作を実行する。
【0124】
次に、シーケンサ１０５は、第８～第１５番目の動作として、ストリングユニットＳＵ１～ＳＵ４を順に選択して、第６及び第７番目の動作と同じ手順で、ワード線ＷＬ１を選択した第１書き込み動作と、ワード線ＷＬ０を選択した第２書き込み動作と、を交互に実行する。
【0125】
次に、シーケンサ１０５は、第１６～第２５番目の動作として、第６～第１５番目の動作と同様に、ストリングユニットＳＵ０～ＳＵ４を順に選択して、ワード線ＷＬ２を選択した第１書き込み動作と、ワード線ＷＬ１を選択した第２書き込み動作と、を交互に実行する。
【0126】
次に、シーケンサ１０５は、第２６～第３５番目の動作として、第６～第１５番目の動作と同様に、ストリングユニットＳＵ０～ＳＵ４を順に選択して、ワード線ＷＬ３を選択した第１書き込み動作と、ワード線ＷＬ２を選択した第２書き込み動作と、を交互に実行する。シーケンサ１０５は、ワード線ＷＬ３以降においても、同様の順序で、第１書き込み動作と、第２書き込み動作と、を交互に実行する。
【0127】
１．７ 退避動作
次に、退避動作について説明する。本実施形態では、退避領域ＳＲに同じ書き込みデータ及び同じパリティデータを重複して退避させない（書き込まない）場合について説明する。以下、同じデータを重複して退避させない場合を、「重複排除」と表記する。すなわち、第１実施形態の退避動作では、同じ書き込みデータ及び同じパリティデータは、重複排除される。
次に、退避動作について説明する。本実施形態では、退避領域ＳＲに同じ書き込みデータ及び同じパリティデータを重複して退避させない（書き込まない）場合について説明する。以下、同じデータを重複して退避させない場合を、「重複排除」と表記する。すなわち、第１実施形態の退避動作では、同じ書き込みデータ及び同じパリティデータは、重複排除される。
【0128】
【0129】
図１５に示すように、ＣＰＵ２２は、ホスト２からフラッシュコマンドを受信する（Ｓ１００）と、退避動作を開始する。
【0130】
まず、ＣＰＵ２２は、書き込みデータ（ユーザデータ及びユーザデータの誤り訂正符号）の退避処理を実行する（Ｓ１０１）。より具体的には、ＣＰＵ２２は、ユーザデータ領域ＵＲのＭＬＣ状態のデータを退避領域ＳＲに退避させる退避処理（書き込み動作）と、ライトバッファ２５１に記憶されている書き込みデータを退避領域ＳＲに退避させる退避処理（書き込み動作）と、を順に実行する。
【0131】
次に、ＣＰＵ２２は、パリティデータの退避処理を実行する（Ｓ１０２）。より具体的には、ＣＰＵ２２は、パリティバッファ２５２のパリティデータを退避領域ＳＲに退避させる退避処理（書き込み動作）を実行する。
【0132】
ＣＰＵ２２は、退避領域ＳＲへのデータの退避処理が完了すると、ホスト２に、フラッシュコマンドに対する完了応答を送信する（Ｓ１０３）。
【0133】
１．７．２ 書き込みデータの退避処理の流れ
次に、図１６及び図１７を参照して、書き込みデータの退避処理の流れの一例について説明する。図１６及び図１７は、書き込みデータの退避処理の一例を示すフローチャートである。
次に、図１６及び図１７を参照して、書き込みデータの退避処理の流れの一例について説明する。図１６及び図１７は、書き込みデータの退避処理の一例を示すフローチャートである。
【0134】
図１６に示すように、まず、ＣＰＵ２２は、後述するステップＳ１００１～ステップＳ１００７の処理を実行してユーザデータ領域ＵＲの書き込みデータ（ユーザデータ及びユーザデータの誤り訂正符号）の退避処理を実行する。
【0135】
ＣＰＵ２２は、ユーザデータ領域ＵＲに、ＭＬＣ状態のデータがあるか確認する（Ｓ１００１）。すなわち、ＣＰＵ２２は、ユーザデータ領域ＵＲにおいて、Ｌｏｗｅｒページデータ及びＭｉｄｄｌｅページデータが書き込まれ、Ｕｐｐｅｒページデータ及びＴｏｐページデータが書き込まれていないセルユニットＣＵがあるか確認する。
【0136】
ＭＬＣ状態のデータがない場合（Ｓ１００１＿Ｆａｌｓｅ）、ユーザデータ領域ＵＲには退避対象の書き込みデータがないため、ＣＰＵ２２は、ユーザデータ領域ＵＲのデータの退避処理を省略して、ステップＳ１００８の処理に進む。
【0137】
ユーザデータ領域ＵＲにＭＬＣ状態のデータがある場合（Ｓ１００１＿Ｔｒｕｅ）、ＣＰＵ２２は、ユーザデータ領域ＵＲのＭＬＣ状態のデータから１ページ分のデータを選び、当該データをデータＤｘ（ｘは０以上の整数）とする（Ｓ１００２）。より具体的には、例えば、ＣＰＵ２２は、ＭＬＣ状態のデータを記憶しているセルユニットＣＵに記憶されているＬｏｗｅｒページデータを選択して、データＤｘとする。
【0138】
ＣＰＵ２２は、データＤｘの書き込み先アドレスＡｄｄ＿ｘを取得する（Ｓ１００３）。より具体的には、ＣＰＵ２２は、データＤｘが書き込まれているユーザデータ領域ＵＲのセルユニットＣＵのアドレス情報を取得する。
【0139】
ＣＰＵ２２は、アドレスＡｄｄ＿ｘが退避フラグテーブル２４１に登録済みか確認する（Ｓ１００４）。
【0140】
アドレスＡｄｄ＿ｘが登録済みである場合（Ｓ１００４＿Ｔｒｕｅ）、ＣＰＵ２２は、データＤｘを退避させずに、ステップＳ１００７の処理に進む。
【0141】
アドレスＡｄｄ＿ｘが登録済みではない場合（Ｓ１００４＿Ｆａｌｓｅ）、ＣＰＵ２２は、ユーザデータ領域ＵＲのＭＬＣ状態のデータを読み出し、読み出されたＭＬＣ状態のデータ中のデータＤｘを退避領域ＳＲに退避させる（Ｓ１００５）。例えば、シーケンサ１０５は、退避領域ＳＲにおいて、データＤｘの書き込み動作を実行する。
【0142】
ＣＰＵ２２は、データＤｘの退避が終了すると、退避フラグテーブル２４１に、データＤｘのアドレスＡｄｄ＿ｘを登録する（Ｓ１００６）。
【0143】
アドレスＡｄｄ＿ｘが登録済みである場合（Ｓ１００４＿Ｔｒｕｅ）、または、アドレスＡｄｄ＿ｘを登録した（Ｓ１００６）後、ＣＰＵ２２は、まだ退避されていない（退避の対象としてまだ選択されていない）ＭＬＣ状態のデータがユーザデータ領域ＵＲにあるか確認する（Ｓ１００７）。
【0144】
退避の対象としてまだ選択されていないＭＬＣ状態のデータがある場合（Ｓ１００７＿Ｔｒｕｅ）、ＣＰＵ２２は、変数ｘをインクリメントした後（ｘ＝ｘ＋１）、当該データをデータＤｘとする（Ｓ１００２）。より具体的には、例えば、ＣＰＵ２２は、ユーザデータ領域ＵＲのＭＬＣ状態のデータからＭｉｄｄｌｅページデータを選択して、データＤｘとする。
【0145】
退避の対象としてまだ選択されていないＭＬＣ状態のデータがない場合（Ｓ１００７＿Ｆａｌｓｅ）、図１７に示すように、ＣＰＵ２２は、後述するステップＳ１００８～ステップＳ１０１４の処理を実行してライトバッファ２５１の書き込みデータの退避処理を実行する。
【0146】
まず、ＣＰＵ２２は、未書き込みのデータがライトバッファ２５１にあるか確認する（Ｓ１００８）。すなわち、ＣＰＵ２２は、ライトバッファ２５１内に、ユーザデータ領域ＵＲに書き込まれていない書き込みデータがあるか確認する。換言すれば、ＣＰＵ２２は、ライトバッファ２５１内に、不揮発化されていない書き込みデータがあるか確認する。
【0147】
未書き込みのデータがライトバッファ２５１にない場合（Ｓ１００８＿Ｆａｌｓｅ）、ライトバッファ２５１には退避対象のデータがないため、ＣＰＵ２２は、ライトバッファ２５１の書き込みデータの退避処理を省略して、ステップＳ１０１５の処理に進む。
【0148】
未書き込みのデータがライトバッファ２５１にある場合（Ｓ１００８＿Ｔｒｕｅ）、ＣＰＵ２２は、未書き込みのデータから１ページ分のデータを選び、当該データをデータＤｙ（ｙは０以上の整数）とする（Ｓ１００９）。
【0149】
ＣＰＵ２２は、データＤｙの書き込み先予定のアドレスＡｄｄ＿ｙを取得する（Ｓ１０１０）。より具体的には、ＣＰＵ２２は、データＤｙの書き込み先として予定していたユーザデータ領域ＵＲのセルユニットＣＵのアドレス情報を取得する。
【0150】
ＣＰＵ２２は、退避フラグテーブル２４１に、アドレスＡｄｄ＿ｙが登録済みか確認する（Ｓ１０１１）。
【0151】
アドレスＡｄｄ＿ｙが登録済みである場合（Ｓ１０１１＿Ｔｒｕｅ）、ＣＰＵ２２は、データＤｙを退避させずに、ステップＳ１０１４の処理に進む。
【0152】
アドレスＡｄｄ＿ｙが登録済みではない場合（Ｓ１０１１＿Ｆａｌｓｅ）、ＣＰＵ２２は、退避領域ＳＲにデータＤｙを退避させる（Ｓ１０１２）。例えば、シーケンサ１０５は、退避領域ＳＲにおいて、データＤｙの書き込み動作を実行する。
【0153】
ＣＰＵ２２は、データＤｙの退避が終了すると、退避フラグテーブル２４１に、データＤｙのアドレスＡｄｄ＿ｙを登録する（Ｓ１０１３）。
【0154】
アドレスＡｄｄ＿ｙが登録済みである場合（Ｓ１０１１＿Ｔｒｕｅ）、またはアドレスＡｄｄ＿ｙを登録した（Ｓ１０１３）後、ＣＰＵ２２は、まだ退避されていない（退避の対象としてまだ選択されていない）未書き込みのデータがライトバッファ２５１にあるか確認する（Ｓ１０１４）。
【0155】
退避の対象としてまだ選択されていない未書き込みのデータがある場合（Ｓ１０１４＿Ｔｒｕｅ）、ＣＰＵ２２は、変数ｙをインクリメントした後、当該データをデータＤｙとする（Ｓ１００９）。
【0156】
退避の対象としてまだ選択されていない未書き込みのデータがない場合（Ｓ１０１４＿Ｆａｌｓｅ）、ＣＰＵ２２は、ＥＣＣ回路２６を制御して、退避領域ＳＲに退避させたデータＤｘ及びデータＤｙのパリティデータを生成する（Ｓ１０１５）。より具体的には、例えば、ＥＣＣ回路２６は、ＣＰＵ２２の制御に基づいて、退避させたデータＤｘ及びデータＤｙに対する排他的論理和演算（ＸＯＲ演算）を実行して、パリティデータを生成する。なお、退避させたデータが１ページ分しかないときは、ＥＣＣ回路２６は、退避させたデータとダミーデータとのＸＯＲ演算を実行することにより、パリティデータを生成する。
【0157】
ＣＰＵ２２は、データＤｘ及びデータＤｙのパリティデータを、退避領域ＳＲに書き込む（Ｓ１０１６）。例えば、シーケンサ１０５は、退避領域ＳＲにおいて、データＤｘ及びデータＤｙのパリティデータの書き込み動作を実行する。
【0158】
ＣＰＵ２２は、ステップＳ１０１６の処理の終了後、書き込みデータの退避処理を終了する。
【0159】
【0160】
図１８に示すように、ＣＰＵ２２は、１回も不揮発化されていないＵｐｐｅｒページまたはＴｏｐページのパリティデータがパリティバッファ２５２にあるか確認する（Ｓ２００１）。より具体的には、例えば、本実施形態におけるパリティデータの退避処理では、パリティデータＰＬ０及びＰＭ０は、退避対象には含まれない。ＣＰＵ２２は、パリティデータＰＵ０及びＰＴ０がユーザデータ領域ＵＲまたは退避領域ＳＲに記憶されていないか確認する。
【0161】
１回も不揮発化されていないＵｐｐｅｒページまたはＴｏｐページのパリティデータがない場合（Ｓ２００１＿Ｆａｌｓｅ）、パリティバッファ２５２には退避対象のパリティデータがないため、ＣＰＵ２２は、パリティデータの退避処理を終了する。
【0162】
１回も不揮発化されていないＵｐｐｅｒページまたはＴｏｐページのパリティデータがある場合（Ｓ２００１＿Ｔｒｕｅ）、ＣＰＵ２２は、対象となるパリティデータを１つ選択して、退避領域ＳＲに退避させる（Ｓ２００２）。
【0163】
ＣＰＵ２２は、退避対象としてまだ選択されておらず且つ１回も不揮発化されていないＵｐｐｅｒページまたはＴｏｐページのパリティデータがあるか確認する（Ｓ２００３）。
【0164】
退避対象としてまだ選択されておらず且つ１回も不揮発化されていないＵｐｐｅｒページまたはＴｏｐページのパリティデータがある場合（Ｓ２００３＿Ｔｒｕｅ）、ＣＰＵ２２は、対象となるパリティデータを選択して退避領域ＳＲに退避させる（Ｓ２００２）。
【0165】
退避対象としてまだ選択されておらず且つ１回も不揮発化されていないＵｐｐｅｒページまたはＴｏｐページのパリティデータがない場合（Ｓ２００３＿Ｆａｌｓｅ）、ＣＰＵ２２は、パリティデータの退避処理を終了する。
【0166】
１．７．４ 退避動作の具体例
次に、退避動作の３つの具体例を示す。
次に、退避動作の３つの具体例を示す。
【0167】
１．７．４．１ 第１具体例
まず、図１９を参照して、第１実施形態の第１具体例について説明する。第１実施形態の第１具体例では、ユーザデータ領域ＵＲにデータが記憶されていない状態で、ＣＰＵ２２がホスト２からフラッシュコマンドを受信した場合について説明する。換言すれば、最初の第１書き込み動作が実行される前に、ＣＰＵ２２がホスト２からフラッシュコマンドを受信した場合について説明する。図１９は、第１実施形態の第１具体例における退避動作によるライトバッファ２５１、パリティバッファ２５２、退避フラグテーブル２４１、ユーザデータ領域ＵＲ、及び退避領域ＳＲの変化を示す図である。
まず、図１９を参照して、第１実施形態の第１具体例について説明する。第１実施形態の第１具体例では、ユーザデータ領域ＵＲにデータが記憶されていない状態で、ＣＰＵ２２がホスト２からフラッシュコマンドを受信した場合について説明する。換言すれば、最初の第１書き込み動作が実行される前に、ＣＰＵ２２がホスト２からフラッシュコマンドを受信した場合について説明する。図１９は、第１実施形態の第１具体例における退避動作によるライトバッファ２５１、パリティバッファ２５２、退避フラグテーブル２４１、ユーザデータ領域ＵＲ、及び退避領域ＳＲの変化を示す図である。
【0168】
図１９に示すように、ＣＰＵ２２がホスト２からフラッシュコマンドを受信したときに、ユーザデータ領域ＵＲには、データが記憶されていない。すなわち、ユーザデータ領域ＵＲには、ＭＬＣ状態のデータが存在しない（図１６のＳ１００１＿Ｆａｌｓｅ）。この場合、ユーザデータ領域ＵＲの書き込みデータの退避処理は省略される。
【0169】
ＣＰＵ２２は、未書き込みの書き込みデータがライトバッファ２５１にある（図１７のＳ１００８＿Ｔｒｕｅ）ため、ライトバッファ２５１の書き込みデータの退避処理を実行する。例えば、ＣＰＵ２２は、ライトバッファ２５１のバッファ０のデータをデータＤ０とする（図１７のＳ１００９）。ＣＰＵ２２は、データＤ０の書き込み先予定のアドレスＡｄｄ＿０として、論理ブロック番号ＬＢＮ“０”、ブロックＢＬＫ＿Ｈ０、ワード線ＷＬ０、ページタイプＬ（Ｌｏｗｅｒ）、を含むアドレス情報を取得する（Ｓ１０１０）。アドレスＡｄｄ＿０は、退避フラグテーブル２４１に登録されていない（図１７のＳ１０１１＿Ｆａｌｓｅ）ため、ＣＰＵ２２は、データＤ０を退避領域ＳＲに退避させる（Ｓ１０１２）。より具体的には、シーケンサ１０５は、退避領域ＳＲのブロックＢＬＫ＿Ｓ０のワード線ＷＬ０を選択して、データＤ０の書き込み動作を実行する。ＣＰＵ２２は、データＤ０のアドレスＡｄｄ＿０を、退避フラグテーブル２４１のエントリ１に登録する（Ｓ１０１３）。より具体的には、退避フラグテーブル２４１のエントリ１には、論理ブロック番号ＬＢＮの項目に“０”、ワード線番号ＷＬ＃の項目に“０”、ページタイプＰＴの項目に“Ｌ”、及び物理ブロック番号ＰＢＮの項目に“Ｈ０”がそれぞれ登録される。なお、例えば、図１９の退避フラグテーブル２４１において、エントリ１の論理ブロック番号ＬＢＮの“－ → ０”なる表記は、論理ブロック番号ＬＢＮが未登録状態“－”から“０”が登録された状態に遷移したことを示す。他の項目も同様である。
【0170】
次に、ＣＰＵ２２は、ＥＣＣ回路２６を制御して、退避領域ＳＲに退避されたデータＤ０のパリティデータＰｓ０を生成する（図１７のＳ１０１５）。そして、ＣＰＵ２２は、退避領域ＳＲに、パリティデータＰｓ０を書き込む（Ｓ１０１６）。より具体的には、シーケンサ１０５は、退避領域ＳＲのブロックＢＬＫ＿Ｓ１のワード線ＷＬ０を選択して、パリティデータＰｓ０の書き込み動作を実行する。
【0171】
【0172】
ＣＰＵ２２は、退避動作終了後、ホスト２に、フラッシュコマンドに対する完了応答を送信する。
【0173】
第１実施形態の第１具体例に示すように、ＣＰＵ２２は、ライトバッファ２５１のデータ（書き込みデータ）を、退避領域ＳＲに退避させることができる。また、ＣＰＵ２２は、退避領域ＳＲに退避させた書き込みデータに基づくパリティデータを生成し、退避領域ＳＲに書き込むことができる。ＣＰＵ２２は、退避させた書き込みデータに基づくパリティデータを生成することにより、退避させた書き込みデータを保護することができる。
【0174】
このとき、退避フラグテーブル２４１には、退避させた書き込みデータの情報が登録される。従って、ＣＰＵ２２は、退避させた書き込みデータの状態を適切に管理することができる。
【0175】
１．７．４．２ 第２具体例
次に、図２０を参照して、第１実施形態の第２具体例について説明する。第１実施形態の第２具体例では、ユーザデータ領域ＵＲにＭＬＣ状態のデータが記憶されている状態で、ＣＰＵ２２がホスト２からフラッシュコマンドを受信した場合について説明する。換言すれば、第１書き込み動作が実行された後、次の第１書き込み動作が実行される前に、ＣＰＵ２２がホスト２からフラッシュコマンドを受信した場合について説明する。図２０は、第１実施形態の第２具体例における、退避動作によるライトバッファ２５１、パリティバッファ２５２、退避フラグテーブル２４１、ユーザデータ領域ＵＲ、及び退避領域ＳＲの変化を示す図である。なお、図２０の例は、図１９を用いて説明したデータの書き込み状況の後に、データの書き込みを継続した場合を示している。
次に、図２０を参照して、第１実施形態の第２具体例について説明する。第１実施形態の第２具体例では、ユーザデータ領域ＵＲにＭＬＣ状態のデータが記憶されている状態で、ＣＰＵ２２がホスト２からフラッシュコマンドを受信した場合について説明する。換言すれば、第１書き込み動作が実行された後、次の第１書き込み動作が実行される前に、ＣＰＵ２２がホスト２からフラッシュコマンドを受信した場合について説明する。図２０は、第１実施形態の第２具体例における、退避動作によるライトバッファ２５１、パリティバッファ２５２、退避フラグテーブル２４１、ユーザデータ領域ＵＲ、及び退避領域ＳＲの変化を示す図である。なお、図２０の例は、図１９を用いて説明したデータの書き込み状況の後に、データの書き込みを継続した場合を示している。
【0176】
図２０に示すように、ＣＰＵ２２がホスト２からフラッシュコマンドを受信したときに、ユーザデータ領域ＵＲに、ＭＬＣ状態のデータが記憶されている（図１６のＳ１００１＿Ｔｒｕｅ）。図２０の例では、ユーザデータ領域ＵＲの論理ブロック番号ＬＢＮ“０”で識別される論理ブロックの、ブロックＢＬＫ＿Ｈ０のワード線ＷＬ０に対応するセルユニットＣＵにＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータが記憶されている。また、パリティバッファ２５２には、Ｌｏｗｅｒページデータ及びＭｉｄｄｌｅページデータにそれぞれ対応するパリティデータＰＬ０及びＰＭ０が記憶されている。パリティデータＰＭ０内の任意のビットは、第１誤り訂正符号の一例である。例えば、第１実施形態の第１具体例で説明したように、ＬｏｗｅｒページデータＤ０は、退避領域ＳＲに退避済みである。すなわち、データＤ０のアドレスＡｄｄ＿０は、退避フラグテーブル２４１に登録済みである（図１６のＳ１００４＿Ｔｒｕｅ）。このため、データＤ０の退避処理は実行されない。
【0177】
次に、ＣＰＵ２２は、ユーザデータ領域ＵＲのＭＬＣ状態のデータ中のＭｉｄｄｌｅページデータをデータＤ１とする（図１６のＳ１００２）。ＣＰＵ２２は、データＤ１の書き込み先アドレスＡｄｄ＿１として、論理ブロック番号ＬＢＮ“０”、ブロックＢＬＫ＿Ｈ０、ワード線ＷＬ０、ページタイプＭ（Ｍｉｄｄｌｅ）、を含むアドレス情報を取得する（図１６のＳ１００３）。アドレスＡｄｄ＿１で特定される書き込み先の任意のメモリセルトランジスタＭＣ、及び、当該メモリセルトランジスタＭＣに書き込まれているデータＤ１内のビットは、それぞれ、第１メモリセル及び第１ビットデータの一例である。アドレスＡｄｄ＿１は、退避フラグテーブル２４１に登録されていない（図１６のＳ１００４＿Ｆａｌｓｅ）ため、ＣＰＵ２２は、データＤ１を退避領域ＳＲに退避させる（Ｓ１００５）。より具体的には、シーケンサ１０５は、退避領域ＳＲのブロックＢＬＫ＿Ｓ２のワード線ＷＬ０を選択して、データＤ１の書き込み動作を実行する。ブロックＢＬＫ＿Ｓ２のワード線ＷＬ０に接続された任意のメモリセルトランジスタＭＣは、第２メモリセルの一例である。ＣＰＵ２２は、データＤ１のアドレスＡｄｄ＿１を、退避フラグテーブル２４１のエントリ２に登録する（Ｓ１００６）。より具体的には、退避フラグテーブル２４１のエントリ２には、論理ブロック番号ＬＢＮの項目に“０”、ワード線番号ＷＬ＃の項目に“０”、ページタイプＰＴの項目に“Ｍ”、及び物理ブロック番号ＰＢＮの項目に“Ｈ０”がそれぞれ登録される。
【0178】
次に、ＣＰＵ２２は、未書き込みの書き込みデータがライトバッファ２５１にある（図１７のＳ１００８＿Ｔｒｕｅ）ため、ライトバッファ２５１のデータの退避処理を実行する。例えば、ＣＰＵ２２は、ライトバッファ２５１のバッファ０のデータをデータＤ２とする（図１７のＳ１００９）。データＤ２内の任意のビットは、第１書き込みデータの一例である。ＣＰＵ２２は、データＤ２の書き込み先予定のアドレスＡｄｄ＿２として、論理ブロック番号ＬＢＮ“０”、ブロックＢＬＫ＿Ｈ１、ワード線ＷＬ０、ページタイプＬ（Ｌｏｗｅｒ）、を含むアドレス情報を取得する（Ｓ１０１０）。アドレスＡｄｄ＿２は、退避フラグテーブル２４１に登録されていない（図１７のＳ１０１１＿Ｆａｌｓｅ）ため、ＣＰＵ２２は、データＤ２を退避領域ＳＲに退避させる（Ｓ１０１２）。より具体的には、シーケンサ１０５は、退避領域ＳＲのブロックＢＬＫ＿Ｓ３のワード線ＷＬ０を選択して、データＤ２の書き込み動作を実行する。ブロックＢＬＫ＿Ｓ３のワード線ＷＬ０に接続された任意のメモリセルトランジスタＭＣは、第３メモリセルの一例である。ＣＰＵ２２は、データＤ２のアドレスＡｄｄ＿２を、退避フラグテーブル２４１のエントリ３に登録する（Ｓ１０１３）。より具体的には、退避フラグテーブル２４１のエントリ３には、論理ブロック番号ＬＢＮの項目に“０”、ワード線番号ＷＬ＃の項目に“０”、ページタイプＰＴの項目に“Ｌ”、及び物理ブロック番号ＰＢＮの項目に“Ｈ１”がそれぞれ登録される。
【0179】
次に、ＣＰＵ２２は、ＥＣＣ回路２６を制御して、退避領域ＳＲに退避されたデータＤ１及びＤ２のパリティデータＰｓ１を生成する（図１７のＳ１０１５）。パリティデータＰｓ１内の任意のビットは、第２誤り訂正符号の一例である。そして、ＣＰＵ２２は、退避領域ＳＲに、パリティデータＰｓ１を書き込む（Ｓ１０１６）。より具体的には、シーケンサ１０５は、退避領域ＳＲのブロックＢＬＫ＿Ｓ４のワード線ＷＬ０を選択して、パリティデータＰｓ１の書き込み動作を実行する。ブロックＢＬＫ＿Ｓ４のワード線ＷＬ０に接続された任意のメモリセルトランジスタＭＣは、第４メモリセルの一例である。
【0180】
パリティバッファ２５２のパリティデータＰＬ０及びＰＭ０は、退避対象ではない（Ｓ２００１＿Ｆａｌｓｅ）。このため、パリティバッファ２５２のパリティデータの退避処理は省略される。退避領域ＳＲに退避されたデータＤ１及びＤ２は、パリティデータＰｓ１によって保護される。従って、ＣＰＵ２２は、パリティバッファ２５２のパリティデータＰＬ０及びＰＭ０の退避を省略してもバーストエラーからのデータの復旧をすることができる。
【0181】
ＣＰＵ２２は、退避動作終了後、ホスト２に、フラッシュコマンドに対する完了応答を送信する。
【0182】
第１実施形態の第２具体例に示すように、ＣＰＵ２２は、ユーザデータ領域ＵＲにあるＭＬＣ状態のデータの重複を排除しながら、退避領域ＳＲに退避させることができる。また、ＣＰＵ２２は、退避領域ＳＲに退避させた書き込みデータに基づくパリティデータを生成し、退避領域ＳＲに書き込むことができる。ＣＰＵ２２は、退避させた書き込みデータに基づくパリティデータを生成することにより、パリティバッファ２５２に記憶されているパリティデータＰＬ０及びＰＭ０を退避させなくても、退避させた書き込みデータを保護することができる。
【0183】
１．７．４．３ 第３具体例
次に、図２１を参照して、第１実施形態の第３具体例について説明する。第１実施形態の第３具体例では、ユーザデータ領域ＵＲの一部のブロックＢＬＫにＵｐｐｅｒページデータ及びＴｏｐページデータが記憶されている状態で、ＣＰＵ２２がホスト２からフラッシュコマンドを受信した場合について説明する。換言すれば、第２書き込み動作が実行された後、次の第２書き込み動作が実行される前に、ＣＰＵ２２がホスト２からフラッシュコマンドを受信した場合について説明する。図２１は、第１実施形態の第３具体例における、退避動作によるライトバッファ２５１、パリティバッファ２５２、退避フラグテーブル２４１、ユーザデータ領域ＵＲ、及び退避領域ＳＲの変化を示す図である。なお、図２１の例は、図２０を用いて説明したデータの書き込み状況の後に、データの書き込みを継続した場合を示している。
次に、図２１を参照して、第１実施形態の第３具体例について説明する。第１実施形態の第３具体例では、ユーザデータ領域ＵＲの一部のブロックＢＬＫにＵｐｐｅｒページデータ及びＴｏｐページデータが記憶されている状態で、ＣＰＵ２２がホスト２からフラッシュコマンドを受信した場合について説明する。換言すれば、第２書き込み動作が実行された後、次の第２書き込み動作が実行される前に、ＣＰＵ２２がホスト２からフラッシュコマンドを受信した場合について説明する。図２１は、第１実施形態の第３具体例における、退避動作によるライトバッファ２５１、パリティバッファ２５２、退避フラグテーブル２４１、ユーザデータ領域ＵＲ、及び退避領域ＳＲの変化を示す図である。なお、図２１の例は、図２０を用いて説明したデータの書き込み状況の後に、データの書き込みを継続した場合を示している。
【0184】
図２１に示すように、ＣＰＵ２２がホスト２からフラッシュコマンドを受信したときに、ユーザデータ領域ＵＲに、ＭＬＣ状態のデータが記憶されている（図１６のＳ１００１＿Ｔｒｕｅ）。より具体的には、ユーザデータ領域ＵＲの論理ブロック番号ＬＢＮ“０”で識別される論理ブロックの、ブロックＢＬＫ＿Ｈ０～ＢＬＫ＿Ｈ５のワード線ＷＬ０に対応するセルユニットＣＵは、第２書き込み動作まで完了している。ブロックＢＬＫ＿Ｈ６のワード線ＷＬ０に対応するセルユニットＣＵには、ＭＬＣ状態のデータＤ１２及びＤ１３が記憶されている。ブロックＢＬＫ＿Ｈ７のワード線ＷＬ０に対応するセルユニットＣＵには、パリティデータＰＬ０及びＰＭ０が記憶されている。パリティデータＰＭ０内の任意のビットは、第３誤り訂正符号の一例である。パリティデータＰＬ０及びＰＭ０はＭＬＣ状態のデータである。パリティバッファ２５２には、Ｕｐｐｅｒページデータ及びＴｏｐページデータにそれぞれ対応するパリティデータＰＵ０及びＰＴ０が記憶されている。
【0185】
ＣＰＵ２２は、例えば、ユーザデータ領域ＵＲのＭＬＣ状態のデータ中のデータＤ１２を選択する（図１６のＳ１００２）。ＣＰＵ２２は、データＤ１２の書き込み先アドレスＡｄｄ＿１２として、論理ブロック番号ＬＢＮ“０”、ブロックＢＬＫ＿Ｈ６、ワード線ＷＬ０、ページタイプＬ（Ｌｏｗｅｒ）、を含むアドレス情報を取得する（図１６のＳ１００３）。アドレスＡｄｄ＿１２は、退避フラグテーブル２４１に登録されていない（図１６のＳ１００４＿Ｆａｌｓｅ）ため、ＣＰＵ２２は、データＤ１２を退避領域ＳＲに退避させる（Ｓ１００５）。より具体的には、シーケンサ１０５は、退避領域ＳＲのブロックＢＬＫ＿Ｓ５のワード線ＷＬ０を選択して、データＤ１２の書き込み動作を実行する。ＣＰＵ２２は、データＤ１２のアドレスＡｄｄ＿１２を、退避フラグテーブル２４１のエントリ４に登録する（Ｓ１００６）。より具体的には、退避フラグテーブル２４１のエントリ４には、論理ブロック番号ＬＢＮの項目に“０”、ワード線番号ＷＬ＃の項目に“０”、ページタイプＰＴの項目に“Ｌ”、及び物理ブロック番号ＰＢＮの項目に“Ｈ６”がそれぞれ登録される。
【0186】
次に、ＣＰＵ２２は、例えば、ユーザデータ領域ＵＲのＭＬＣ状態のデータ中のデータＤ１３を選択する（図１６のＳ１００２）。ＣＰＵ２２は、データＤ１３の書き込み先アドレスＡｄｄ＿１３として、論理ブロック番号ＬＢＮ“０”、ブロックＢＬＫ＿Ｈ６、ワード線ＷＬ０、ページタイプＭ（Ｍｉｄｄｌｅ）、を含むアドレス情報を取得する（図１６のＳ１００３）。アドレスＡｄｄ＿１３で特定される書き込み先の任意のメモリセルトランジスタＭＣ、及び、当該メモリセルトランジスタＭＣに書き込まれているデータＤ１３内のビットは、それぞれ、第５メモリセル及び第２ビットデータの一例である。アドレスＡｄｄ＿１３は、退避フラグテーブル２４１に登録されていない（Ｓ１００４＿Ｆａｌｓｅ）ため、ＣＰＵ２２は、データＤ１３を退避領域ＳＲに退避させる（Ｓ１００５）。より具体的には、シーケンサ１０５は、退避領域ＳＲのブロックＢＬＫ＿Ｓ６のワード線ＷＬ０を選択して、データＤ１３の書き込み動作を実行する。ＣＰＵ２２は、データＤ１３のアドレスＡｄｄ＿１３を、退避フラグテーブル２４１のエントリ５に登録する（Ｓ１００６）。より具体的には、退避フラグテーブル２４１のエントリ５には、論理ブロック番号ＬＢＮの項目に“０”、ワード線番号ＷＬ＃の項目に“０”、ページタイプＰＴの項目に“Ｍ”、及び物理ブロック番号ＰＢＮの項目に“Ｈ６”がそれぞれ登録される。
【0187】
次に、ＣＰＵ２２は、未書き込みの書き込みデータがライトバッファ２５１にある（図１７のＳ１００８＿Ｔｒｕｅ）ため、ライトバッファ２５１のデータの退避処理を実行する。例えば、ＣＰＵ２２は、ライトバッファ２５１のバッファ０のデータをデータＤ２６とする（図１７のＳ１００９）。データＤ２６内の任意のビットは、第２書き込みデータの一例である。ＣＰＵ２２は、データＤ２６の書き込み先予定のアドレスＡｄｄ＿２６として、論理ブロック番号ＬＢＮ“０”、ブロックＢＬＫ＿Ｈ６、ワード線ＷＬ０、ページタイプＵ（Ｕｐｐｅｒ）、を含むアドレス情報を取得する（Ｓ１０１０）。アドレスＡｄｄ＿２６は、退避フラグテーブル２４１に登録されていない（図１７のＳ１０１１＿Ｆａｌｓｅ）ため、ＣＰＵ２２は、データＤ２６を退避領域ＳＲに退避させる（Ｓ１０１２）。より具体的には、シーケンサ１０５は、退避領域ＳＲのブロックＢＬＫ＿Ｓ７のワード線ＷＬ０を選択して、データＤ２６の書き込み動作を実行する。ＣＰＵ２２は、データＤ２６のアドレスＡｄｄ＿２６を、退避フラグテーブル２４１のエントリ６に登録する（Ｓ１０１３）。より具体的には、退避フラグテーブル２４１のエントリ６には、論理ブロック番号ＬＢＮの項目に“０”、ワード線番号ＷＬ＃の項目に“０”、ページタイプＰＴの項目に“Ｕ”、及び物理ブロック番号ＰＢＮの項目に“Ｈ６”がそれぞれ登録される。
【0188】
次に、ＣＰＵ２２は、ＥＣＣ回路２６を制御して、退避領域ＳＲに退避されたデータＤ１２、Ｄ１３、及びＤ２６のパリティデータＰｓ２を生成する（図１７のＳ１０１５）。パリティデータＰｓ２内の任意のビットは、第４誤り訂正符号の一例である。そして、ＣＰＵ２２は、退避領域ＳＲに、パリティデータＰｓ２を書き込む（Ｓ１０１６）。より具体的には、シーケンサ１０５は、退避領域ＳＲのブロックＢＬＫ＿Ｓ８のワード線ＷＬ０を選択して、パリティデータＰｓ２の書き込み動作を実行する。ブロックＢＬＫ＿Ｓ８のワード線ＷＬ０に接続された任意のメモリセルトランジスタＭＣは、第６メモリセルの一例である。
【0189】
次に、ＣＰＵ２２は、１回も不揮発化されていないパリティデータＰＵ０及びＰＴ０がパリティバッファ２５２にあるため（図１８のＳ２００１＿Ｔｒｕｅ）、パリティバッファ２５２のパリティデータの退避処理を実行する。ＣＰＵ２２は、パリティデータＰＵ０及びＰＴ０を退避領域ＳＲに退避させる（Ｓ２００２）。より具体的には、シーケンサ１０５は、退避領域ＳＲのブロックＢＬＫ＿Ｓ９のワード線ＷＬ０を選択して、パリティデータＰＵ０の書き込み動作を実行する。次に、シーケンサ１０５は、退避領域ＳＲのブロックＢＬＫ＿Ｓ１０のワード線ＷＬ０を選択して、パリティデータＰＴ０の書き込み動作を実行する。
【0190】
退避領域ＳＲに退避されたデータＤ１２及びＤ１３は、パリティデータＰｓ２によって保護される。退避領域ＳＲに退避されたデータＤ２６も、パリティデータＰｓ２によって保護されるが、ユーザデータ領域ＵＲ中のデータＤ１４、Ｄ１６、Ｄ１８、Ｄ２０、Ｄ２２、Ｄ２４は、パリティデータＰＵ０が失われると保護することができない。従って、ＣＰＵ２２は、パリティバッファ２５２のパリティデータＰＵ０を退避させる。同様に、ユーザデータ領域ＵＲ中のデータＤ１５、Ｄ１７、Ｄ１９、Ｄ２１、Ｄ２３、Ｄ２５を保護するため、ＣＰＵ２２は、パリティバッファ２５２のパリティデータＰＴ０を退避させる。
【0191】
ＣＰＵ２２は、退避動作終了後、ホスト２に、フラッシュコマンドに対する完了応答を送信する。
【0192】
第１実施形態の第３具体例に示すように、ユーザデータ領域ＵＲにある不揮発化（第２書き込み動作）が完了しているセルユニットＣＵのページデータは、退避処理の対象外とされる。より具体的には、ユーザデータ領域ＵＲのブロックＢＬＫ＿Ｈ０～Ｈ５のワード線ＷＬ０に対応するＬｏｗｅｒページデータＤ０、Ｄ２、Ｄ４、Ｄ８、及びＤ１０、ＭｉｄｄｌｅページデータＤ１、Ｄ３、Ｄ５、Ｄ７、Ｄ９、及びＤ１１、ＵｐｐｅｒページデータＤ１４、Ｄ１６、Ｄ１８、Ｄ２０、Ｄ２２、及びＤ２４、並びにＴｏｐページデータＤ１５、Ｄ１７、Ｄ１９、Ｄ２１、Ｄ２３、及びＤ２５は、退避処理の対象外とされる。一方、ＣＰＵ２２は、ユーザデータ領域ＵＲ中のＵｐｐｅｒページデータ及びＴｏｐページデータを保護するために、パリティバッファ２５２に記憶されているパリティデータＰＵ０及びＰＴ０を、退避処理の対象とする。
【0193】
【0194】
図２２に示すように、例えば、１つの論理ブロックとして管理される各ブロックＢＬＫの同一ワード線ＷＬ番号に対応する書き込み動作が完了すると、ＣＰＵ２２は、退避フラグテーブル２４１の各エントリの情報を削除する。換言すると、１つの論理ブロックとして管理される各ブロックＢＬＫへのパリティデータＰＬ０、ＰＭ０、ＰＵ０、及びＰＴ０の書き込み動作が完了すると、退避フラグテーブル２４１において、パリティデータＰＬ０、ＰＭ０、ＰＵ０、及びＰＴ０に対応する書き込みデータのエントリの情報が削除される。図２２の例では、ブロックＢＬＫ＿Ｈ０～ＢＬＫ＿Ｈ７のワード線ＷＬ０に対応する各セルユニットＣＵにおいて、第２書き込み動作が完了している。この場合、ＣＰＵ２２は、退避フラグテーブル２４１において、ワード線ＷＬ０に対応するエントリの情報を削除する。
【0195】
１．９ 本実施形態に係る効果
本実施形態に係る構成であれば、データの信頼性を向上できるメモリシステムを提供できる。本効果につき、詳述する。
本実施形態に係る構成であれば、データの信頼性を向上できるメモリシステムを提供できる。本効果につき、詳述する。
【0196】
例えば、第２書き込み動作中にメモリシステムへの電力供給が停止されると、不揮発化されていないデータが消失したり、第２書き込み動作を実行中のセルユニットＣＵに記憶されていたＭＬＣ状態のデータ（Ｌｏｗｅｒページデータ及びＭｉｄｄｌｅページデータ）が破壊されたりする可能性がある。以下、セルユニットＣＵに書き込み済みのＬｏｗｅｒページデータまたはＭｉｄｄｌｅページデータが破壊されることを「ＭＬＣ破壊」と表記する。例えば、ホストは、ＭＬＣ破壊が発生した場合においてもデータの最新値を保証するため、メモリシステムにフラッシュコマンドを送信する。メモリシステムは、ホストからフラッシュコマンドを受信すると、データ保証のための処理を実行する。ここで、フラッシュコマンドに対応したデータ保護のために、ＭＬＣ状態のデータを記憶するセルユニットＣＵにＵｐｐｅｒページデータ及びＴｏｐページデータとしてパディングデータ（無効データ）を書き込んで、書き込み動作（第２書き込み動作）が完了した状態にさせる方法が考えられる。但し、この場合、無効データが増加するため、書き込み倍率（ＷＡＦ：write amplification factor）が増加する。また、パディングデータの生成及び第２書き込み動作の実行時間が比較的長い。
【0197】
これに対し、本実施形態に係る構成であれば、メモリシステム３は、フラッシュコマンドに応じてデータを退避させるための退避領域ＳＲをメモリ領域内に設けることができる。メモリシステム３は、フラッシュコマンドを受信すると、ライトバッファ２５１及びパリティバッファ２５２にある不揮発化されていないデータ及びユーザデータ領域ＵＲにあるＭＬＣ状態のデータを退避領域ＳＲに退避させることができる。これにより、メモリシステム３は、フラッシュコマンドの対象となるデータの最新値を保証できる。よって、メモリシステム３は、データの信頼性を向上できる。
【0198】
更に、本実施形態に係る構成であれば、メモリシステム３は、退避領域ＳＲのメモリセルトランジスタＭＣをＳＬＣとすることにより、退避動作において、ＳＬＣの書き込み動作を実行できる。ＳＬＣの書き込み動作は、パディングデータを書き込むＱＬＣの第２書き込み動作より処理時間が短い。よって、電力供給の停止等の緊急時において、データ保護の処理時間を短縮できる。
【0199】
更に、本実施形態に係る構成であれば、メモリシステム３は、退避フラグテーブル２４１を含む。退避フラグテーブル２４１を用いて、退避領域ＳＲに退避されたデータを管理することにより、退避領域ＳＲに書き込まれるデータの重複を抑制できる。よって、データ保護の処理時間を短縮できる。
【0200】
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、退避領域ＳＲに書き込みデータの一部が重複して書き込まれる場合について説明する。以下、同じデータを重複して退避させ得る場合を、「重複退避」と表記する。すなわち、第２実施形態の退避動作では、書き込みデータは重複退避され、パリティデータは重複排除される。以下、第１実施形態と異なる点を中心に説明する。
次に、第２実施形態について説明する。第２実施形態では、退避領域ＳＲに書き込みデータの一部が重複して書き込まれる場合について説明する。以下、同じデータを重複して退避させ得る場合を、「重複退避」と表記する。すなわち、第２実施形態の退避動作では、書き込みデータは重複退避され、パリティデータは重複排除される。以下、第１実施形態と異なる点を中心に説明する。
【0201】
【0202】
図２３に示すように、本実施形態の退避フラグテーブル２４１は、ライトバッファ用退避フラグテーブル２４１ａ及びユーザデータ領域用退避フラグテーブル２４１ｂを含む。ライトバッファ用退避フラグテーブル２４１ａ及びユーザデータ領域用退避フラグテーブル２４１ｂは、それぞれ、第２テーブル及び第３テーブルの一例である。
【0203】
ライトバッファ用退避フラグテーブル２４１ａは、ライトバッファ２５１から退避領域ＳＲに退避された書き込みデータのアドレス情報を記憶するための複数のエントリを含む。テーブルの構成は、図９を用いて説明した第１実施形態の退避フラグテーブル２４１と同様である。図２３の例では、ライトバッファ用退避フラグテーブル２４１ａのエントリ１に、アドレス情報が記憶されている。例えば、エントリ１には、論理ブロック番号ＬＢＮの項目に“０”、ワード線番号ＷＬ＃の項目に“０”、ページタイプＰＴの項目に“Ｌ”、及び物理ブロック番号ＰＢＮの項目に“Ｈ０”が登録されている。
【0204】
ユーザデータ領域用退避フラグテーブル２４１ｂは、ユーザデータ領域ＵＲから退避領域ＳＲに退避された書き込みデータのアドレス情報を記憶するための複数のエントリを含む。テーブルの構成は、図９を用いて説明した第１実施形態の退避フラグテーブル２４１と同様である。図２３の例では、ユーザデータ領域用退避フラグテーブル２４１ｂのエントリ１に、アドレス情報が記憶されている。例えば、エントリ１には、論理ブロック番号ＬＢＮの項目に“０”、ワード線番号ＷＬ＃の項目に“０”、ページタイプＰＴの項目に“Ｌ”、及び物理ブロック番号ＰＢＮの項目に“Ｈ０”が登録されている。
【0205】
２．２ 書き込みデータの退避処理の流れ
次に、図２４及び図２５を参照して、書き込みデータの退避処理の流れの一例について説明する。図２４及び図２５は、書き込みデータの退避処理の一例を示すフローチャートである。
次に、図２４及び図２５を参照して、書き込みデータの退避処理の流れの一例について説明する。図２４及び図２５は、書き込みデータの退避処理の一例を示すフローチャートである。
【0206】
図２４に示すように、まず、ＣＰＵ２２は、後述するステップＳ１００１～ステップＳ１００３、ステップＳ１１０１、ステップＳ１００５、ステップＳ１１０２、及びステップＳ１００７の処理を実行してユーザデータ領域ＵＲの書き込みデータ（ユーザデータ及びユーザデータの誤り訂正符号）の退避処理を実行する。
【0207】
ステップＳ１００１～ステップＳ１００３の処理は、図１６を用いて説明した第１実施形態と同様である。
【0208】
ＣＰＵ２２は、データＤｘの書き込み先アドレスＡｄｄ＿ｘを取得する（Ｓ１００３）と、アドレスＡｄｄ＿ｘがユーザデータ領域用退避フラグテーブル２４１ｂに登録済みか確認する（Ｓ１１０１）。
【0209】
アドレスＡｄｄ＿ｘが登録済みであるない場合（Ｓ１１０１＿Ｔｒｕｅ）、ＣＰＵ２２は、データＤｘを退避させずに、ステップＳ１００７の処理に進む。
【0210】
アドレスＡｄｄ＿ｘが登録済みではない場合（Ｓ１１０１＿Ｆａｌｓｅ）、ＣＰＵ２２は、退避領域ＳＲにデータＤｘを退避させる（Ｓ１００５）。例えば、シーケンサ１０５は、退避領域ＳＲにおいて、データＤｘの書き込み動作を実行する。
【0211】
ＣＰＵ２２は、データＤｘの退避が終了すると、ユーザデータ領域用退避フラグテーブル２４１ｂに、データＤｘのアドレスＡｄｄ＿ｘを登録する（Ｓ１１０２）。
【0212】
アドレスＡｄｄ＿ｘが登録済みである場合（Ｓ１１０１＿Ｔｒｕｅ）、または、アドレスＡｄｄ＿ｘを登録した（Ｓ１１０２）後、ＣＰＵ２２は、まだ退避されていない（退避の対象としてまだ選択されていない）ＭＬＣ状態のデータがユーザデータ領域ＵＲにあるか確認する（Ｓ１００７）。
【0213】
退避の対象としてまだ選択されていないＭＬＣ状態のデータがある場合（Ｓ１００７＿Ｔｒｕｅ）、ＣＰＵ２２は、変数ｘをインクリメントした後、当該データをデータＤｘとする（Ｓ１００２）。
【0214】
退避の対象としてまだ選択されていないＭＬＣ状態のデータがない場合（Ｓ１００７＿Ｆａｌｓｅ）、図２５に示すように、ＣＰＵ２２は、後述するステップＳ１００８～ステップＳ１０１０、ステップＳ１１０３、ステップＳ１０１２、ステップＳ１１０４、及びステップＳ１０１４の処理を実行してライトバッファ２５１の書き込みデータの退避処理を実行する。
【0215】
ステップＳ１００８～ステップＳ１０１０の処理は、図１７を用いて説明した第１実施形態と同様である。
【0216】
ＣＰＵ２２は、データＤｙの書き込み先予定のアドレスＡｄｄ＿ｙを取得する（Ｓ１０１０）と、ライトバッファ用退避フラグテーブル２４１ａに、アドレスＡｄｄ＿ｙが登録済みか確認する（Ｓ１１０３）。
【0217】
アドレスＡｄｄ＿ｙが登録済みである場合（Ｓ１１０３＿Ｔｒｕｅ）、ＣＰＵ２２は、データＤｙを退避させずに、ステップＳ１０１４の処理に進む。
【0218】
アドレスＡｄｄ＿ｙが登録済みではない場合（Ｓ１１０３＿Ｆａｌｓｅ）、ＣＰＵ２２は、退避領域ＳＲにデータＤｙを退避させる（Ｓ１０１２）。例えば、シーケンサ１０５は、退避領域ＳＲにおいて、データＤｙの書き込み動作を実行する。
【0219】
ＣＰＵ２２は、データＤｙの退避が終了すると、ライトバッファ用退避フラグテーブル２４１ａに、データＤｙのアドレスＡｄｄ＿ｙを登録する（Ｓ１１０４）。
【0220】
アドレスＡｄｄ＿ｙが登録済みである場合（Ｓ１１０３＿Ｔｒｕｅ）、またはアドレスＡｄｄ＿ｙを登録した（Ｓ１１０４）後、ＣＰＵ２２は、まだ退避されていない（退避の対象としてまだ選択されていない）未書き込みのデータがライトバッファ２５１にあるか確認する（Ｓ１０１４）。
【0221】
退避の対象としてまだ選択されていない未書き込みのデータがある場合（Ｓ１０１４＿Ｔｒｕｅ）、ＣＰＵ２２は、変数ｙをインクリメントした後、当該データをデータＤｙとする（Ｓ１００９）。
【0222】
退避の対象としてまだ選択されていない未書き込みのデータがない場合（Ｓ１０１４＿Ｆａｌｓｅ）、ＣＰＵ２２は、ＥＣＣ回路２６を制御して、退避領域ＳＲに退避させたデータＤｘ及びデータＤｙのパリティデータを生成する（Ｓ１０１５）。
【0223】
ＣＰＵ２２は、データＤｘ及びデータＤｙのパリティデータを、退避領域ＳＲに書き込む（Ｓ１０１６）。例えば、シーケンサ１０５は、退避領域ＳＲにおいて、データＤｘ及びデータＤｙのパリティデータの書き込み動作を実行する。
【0224】
ＣＰＵ２２は、ステップＳ１０１６の処理の終了後、書き込みデータの退避処理を終了する。
【0225】
２．３ パリティデータの退避処理の流れ
次に、パリティデータの退避処理の流れについて説明する。本実施形態のパリティデータの退避処理の流れは、図１８を用いて説明した第１実施形態と同様である。
次に、パリティデータの退避処理の流れについて説明する。本実施形態のパリティデータの退避処理の流れは、図１８を用いて説明した第１実施形態と同様である。
【0226】
２．４ 退避動作の具体例
次に、退避動作の３つの具体例を示す。以下では、第１実施形態の第１～第３具体例と異なる点に着目して説明する。
次に、退避動作の３つの具体例を示す。以下では、第１実施形態の第１～第３具体例と異なる点に着目して説明する。
【0227】
２．４．１ 第１具体例
まず、図２６を参照して、第２実施形態の第１具体例について説明する。第２実施形態の第１具体例では、第１実施形態の第１具体例（図１９）と同様に、ユーザデータ領域ＵＲにデータが記憶されていない状態で、ＣＰＵ２２がホスト２からフラッシュコマンドを受信した場合について説明する。図２６は、第２実施形態の第１具体例における、退避動作によるライトバッファ２５１、パリティバッファ２５２、ライトバッファ用退避フラグテーブル２４１ａ、ユーザデータ領域用退避フラグテーブル２４１ｂ、ユーザデータ領域ＵＲ、及び退避領域ＳＲの変化を示す図である。なお、図２６の例において、ライトバッファ２５１、パリティバッファ２５２、及びユーザデータ領域ＵＲに記憶されているデータの状態は、第１実施形態の第１具体例（図１９）と同様である。
まず、図２６を参照して、第２実施形態の第１具体例について説明する。第２実施形態の第１具体例では、第１実施形態の第１具体例（図１９）と同様に、ユーザデータ領域ＵＲにデータが記憶されていない状態で、ＣＰＵ２２がホスト２からフラッシュコマンドを受信した場合について説明する。図２６は、第２実施形態の第１具体例における、退避動作によるライトバッファ２５１、パリティバッファ２５２、ライトバッファ用退避フラグテーブル２４１ａ、ユーザデータ領域用退避フラグテーブル２４１ｂ、ユーザデータ領域ＵＲ、及び退避領域ＳＲの変化を示す図である。なお、図２６の例において、ライトバッファ２５１、パリティバッファ２５２、及びユーザデータ領域ＵＲに記憶されているデータの状態は、第１実施形態の第１具体例（図１９）と同様である。
【0228】
図２６に示すように、第１実施形態の第１具体例（図１９）と同様に、ＣＰＵ２２は、ライトバッファ２５１の書き込みデータの退避処理を実行する。例えば、ＣＰＵ２２は、ライトバッファ２５１のバッファ０のデータをデータＤ０とする（図２５のＳ１００９）。ＣＰＵ２２は、データＤ０の書き込み先予定のアドレスＡｄｄ＿０を含むアドレス情報を取得する（Ｓ１０１０）。アドレスＡｄｄ＿０は、ライトバッファ用退避フラグテーブル２４１ａに登録されていない（図２５のＳ１１０３＿Ｆａｌｓｅ）ため、ＣＰＵ２２は、データＤ０を退避領域ＳＲに退避させる（Ｓ１０１２）。より具体的には、シーケンサ１０５は、退避領域ＳＲのブロックＢＬＫ＿Ｓ０のワード線ＷＬ０を選択して、データＤ０の書き込み動作を実行する。ＣＰＵ２２は、データＤ０のアドレスＡｄｄ＿０を、ライトバッファ用退避フラグテーブル２４１ａのエントリ１に登録する（Ｓ１１０４）。
【0229】
Ｓ１１０４以降の動作は、図１９を用いた説明した第１実施形態と同様である。
【0230】
ＣＰＵ２２は、退避動作終了後、ホスト２に、フラッシュコマンドに対する完了応答を送信する。
【0231】
第２実施形態の第１具体例に示すように、ＣＰＵ２２は、ライトバッファ２５１のデータ（書き込みデータ）を、退避領域ＳＲに退避させることができる。このとき、ライトバッファ用退避フラグテーブル２４１ａには、退避させたデータの情報が登録される。
【0232】
２．４．２ 第２具体例
次に、図２７を参照して、第２実施形態の第２具体例について説明する。第２実施形態の第２具体例では、第１実施形態の第２具体例（図２０）と同様に、ユーザデータ領域ＵＲにＭＬＣ状態のデータが記憶されている状態で、ＣＰＵ２２がホスト２からフラッシュコマンドを受信した場合について説明する。図２７は、第２実施形態の第２具体例における、退避動作によるライトバッファ２５１、パリティバッファ２５２、ライトバッファ用退避フラグテーブル２４１ａ、ユーザデータ領域用退避フラグテーブル２４１ｂ、ユーザデータ領域ＵＲ、及び退避領域ＳＲの変化を示す図である。なお、図２７の例は、図２６を用いて説明したデータの書き込み状況の後に、データの書き込みを継続した場合を示している。また、図２７の例において、ライトバッファ２５１、パリティバッファ２５２、及びユーザデータ領域ＵＲに記憶されているデータの状態は、第１実施形態の第２具体例（図２０）と同様である。
次に、図２７を参照して、第２実施形態の第２具体例について説明する。第２実施形態の第２具体例では、第１実施形態の第２具体例（図２０）と同様に、ユーザデータ領域ＵＲにＭＬＣ状態のデータが記憶されている状態で、ＣＰＵ２２がホスト２からフラッシュコマンドを受信した場合について説明する。図２７は、第２実施形態の第２具体例における、退避動作によるライトバッファ２５１、パリティバッファ２５２、ライトバッファ用退避フラグテーブル２４１ａ、ユーザデータ領域用退避フラグテーブル２４１ｂ、ユーザデータ領域ＵＲ、及び退避領域ＳＲの変化を示す図である。なお、図２７の例は、図２６を用いて説明したデータの書き込み状況の後に、データの書き込みを継続した場合を示している。また、図２７の例において、ライトバッファ２５１、パリティバッファ２５２、及びユーザデータ領域ＵＲに記憶されているデータの状態は、第１実施形態の第２具体例（図２０）と同様である。
【0233】
図２７に示すように、ＣＰＵ２２は、ユーザデータ領域ＵＲに記憶されているＭＬＣ状態のデータＤ０及びＤ１のうち、データＤ０を選択する（図２４のＳ１００２）。ＣＰＵ２２は、データＤ０の書き込み先アドレスＡｄｄ＿０を含むアドレス情報を取得する（図２４のＳ１００３）。アドレスＡｄｄ＿０は、ユーザデータ領域用退避フラグテーブル２４１ｂに登録されていない（図２４のＳ１１０１＿Ｆａｌｓｅ）ため、ＣＰＵ２２は、データＤ０を退避領域ＳＲに退避させる（Ｓ１００５）。より具体的には、シーケンサ１０５は、退避領域ＳＲのブロックＢＬＫ＿Ｓ２のワード線ＷＬ０を選択して、データＤ０の書き込み動作を実行する。ＣＰＵ２２は、データＤ０のアドレスＡｄｄ＿０を、ユーザデータ領域用退避フラグテーブル２４１ｂのエントリ１に登録する（Ｓ１１０２）。
【0234】
次に、ＣＰＵ２２は、ＭｉｄｄｌｅページのデータをデータＤ１とする（図２４のＳ１００２）。ＣＰＵ２２は、データＤ１の書き込み先アドレスＡｄｄ＿１を含むアドレス情報を取得する（図２４のＳ１００３）。アドレスＡｄｄ＿１は、ユーザデータ領域用退避フラグテーブル２４１ｂに登録されていない（図２４のＳ１１０１＿Ｆａｌｓｅ）ため、ＣＰＵ２２は、データＤ１を退避領域ＳＲに退避させる（Ｓ１００５）。より具体的には、シーケンサ１０５は、退避領域ＳＲのブロックＢＬＫ＿Ｓ３のワード線ＷＬ０を選択して、データＤ１の書き込み動作を実行する。ＣＰＵ２２は、データＤ１のアドレスＡｄｄ＿１を、ユーザデータ領域用退避フラグテーブル２４１ｂのエントリ２に登録する（Ｓ１１０２）。
【0235】
次に、ＣＰＵ２２は、ライトバッファ２５１のデータの退避処理を実行する。例えば、ＣＰＵ２２は、ライトバッファ２５１のバッファ０のデータをデータＤ２とする（図２５のＳ１００９）。ＣＰＵ２２は、データＤ２の書き込み先予定のアドレスＡｄｄ＿２を含むアドレス情報を取得する（Ｓ１０１０）。アドレスＡｄｄ＿２は、ライトバッファ用退避フラグテーブル２４１ａに登録されていない（図２５のＳ１１０３＿Ｆａｌｓｅ）ため、ＣＰＵ２２は、データＤ２を退避領域ＳＲに退避させる（Ｓ１０１２）。より具体的には、シーケンサ１０５は、退避領域ＳＲのブロックＢＬＫ＿Ｓ４のワード線ＷＬ０を選択して、データＤ２の書き込み動作を実行する。ＣＰＵ２２は、データＤ２のアドレスＡｄｄ＿２を、ライトバッファ用退避フラグテーブル２４１ａのエントリ２に登録する（Ｓ１１０４）。
【0236】
次に、ＣＰＵ２２は、ＥＣＣ回路２６を制御して、退避領域ＳＲに退避されたデータＤ０、Ｄ１、及びＤ２のパリティデータＰｓ１を生成する（図２５のＳ１０１５）。そして、ＣＰＵ２２は、退避領域ＳＲに、パリティデータＰｓ１を書き込む（Ｓ１０１６）。より具体的には、シーケンサ１０５は、退避領域ＳＲのブロックＢＬＫ＿Ｓ５のワード線ＷＬ０を選択して、パリティデータＰｓ１の書き込み動作を実行する。
【0237】
パリティバッファ２５２のパリティデータＰＬ０及びＰＭ０は、退避対象ではない（Ｓ２００１＿Ｆａｌｓｅ）。このため、パリティバッファ２５２のパリティデータの退避処理は省略される。
【0238】
ＣＰＵ２２は、退避動作終了後、ホスト２に、フラッシュコマンドに対する完了応答を送信する。
【0239】
第２実施形態の第２具体例に示すように、ＣＰＵ２２は、ユーザデータ領域ＵＲにあるＭＬＣ状態のデータを、重複して退避領域ＳＲに退避させることができる。また、第１実施形態の第２具体例と同様に、ＣＰＵ２２は、退避領域ＳＲに退避させた書き込みデータに基づくパリティデータを生成し、退避領域ＳＲに書き込むことができる。これにより、ＣＰＵ２２は、パリティバッファ２５２に記憶されているパリティデータＰＬ０及びＰＭ０を退避させなくても、退避させた書き込みデータを保護することができる。
【0240】
２．４．３ 第３具体例
次に、図２８を参照して、第２実施形態の第３具体例について説明する。第２実施形態の第３具体例では、第１実施形態の第３具体例（図２１）と同様に、ユーザデータ領域ＵＲの一部のブロックＢＬＫにＵｐｐｅｒページデータ及びＴｏｐページデータが記憶されている状態で、ＣＰＵ２２がホスト２からフラッシュコマンドを受信した場合について説明する。図２８は、第２実施形態の第３具体例における、退避動作によるライトバッファ２５１、パリティバッファ２５２、ライトバッファ用退避フラグテーブル２４１ａ、ユーザデータ領域用退避フラグテーブル２４１ｂ、ユーザデータ領域ＵＲ、及び退避領域ＳＲの変化を示す図である。なお、図２８の例は、図２７を用いて説明したデータの書き込み状況の後に、データの書き込みを継続した場合を示している。また、図２８の例において、ライトバッファ２５１、パリティバッファ２５２、及びユーザデータ領域ＵＲに記憶されているデータの状態は、第１実施形態の第３具体例（図２１）同様である。
次に、図２８を参照して、第２実施形態の第３具体例について説明する。第２実施形態の第３具体例では、第１実施形態の第３具体例（図２１）と同様に、ユーザデータ領域ＵＲの一部のブロックＢＬＫにＵｐｐｅｒページデータ及びＴｏｐページデータが記憶されている状態で、ＣＰＵ２２がホスト２からフラッシュコマンドを受信した場合について説明する。図２８は、第２実施形態の第３具体例における、退避動作によるライトバッファ２５１、パリティバッファ２５２、ライトバッファ用退避フラグテーブル２４１ａ、ユーザデータ領域用退避フラグテーブル２４１ｂ、ユーザデータ領域ＵＲ、及び退避領域ＳＲの変化を示す図である。なお、図２８の例は、図２７を用いて説明したデータの書き込み状況の後に、データの書き込みを継続した場合を示している。また、図２８の例において、ライトバッファ２５１、パリティバッファ２５２、及びユーザデータ領域ＵＲに記憶されているデータの状態は、第１実施形態の第３具体例（図２１）同様である。
【0241】
図２８に示すように、ＣＰＵ２２は、ユーザデータ領域ＵＲに記憶されているＭＬＣ状態のデータＤ１２及びＤ１３のうち、例えば、データＤ１２を選択する（図２４のＳ１００２）。ＣＰＵ２２は、データＤ１２の書き込み先アドレスＡｄｄ＿１２を含むアドレス情報を取得する（図２４のＳ１００３）。アドレスＡｄｄ＿１２は、ユーザデータ領域用退避フラグテーブル２４１ｂに登録されていない（図２４のＳ１１０１＿Ｆａｌｓｅ）ため、ＣＰＵ２２は、データＤ１２を退避領域ＳＲに退避させる（Ｓ１００５）。より具体的には、シーケンサ１０５は、退避領域ＳＲのブロックＢＬＫ＿Ｓ６のワード線ＷＬ０を選択して、データＤ１２の書き込み動作を実行する。ＣＰＵ２２は、データＤ１２のアドレスＡｄｄ＿１２を、ユーザデータ領域用退避フラグテーブル２４１ｂのエントリ３に登録する（Ｓ１１０２）。
【0242】
次に、ＣＰＵ２２は、例えば、データＤ１３を選択する（図２４のＳ１００２）。ＣＰＵ２２は、データＤ１３の書き込み先アドレスＡｄｄ＿１３を含むアドレス情報を取得する（図２４のＳ１００３）。アドレスＡｄｄ＿１３は、ユーザデータ領域用退避フラグテーブル２４１ｂに登録されていない（Ｓ１１０１＿Ｆａｌｓｅ）ため、ＣＰＵ２２は、データＤ１３を退避領域ＳＲに退避させる（Ｓ１００５）。より具体的には、シーケンサ１０５は、退避領域ＳＲのブロックＢＬＫ＿Ｓ７のワード線ＷＬ０を選択して、データＤ１３の書き込み動作を実行する。ＣＰＵ２２は、データＤ１３のアドレスＡｄｄ＿１３を、ユーザデータ領域用退避フラグテーブル２４１ｂのエントリ４に登録する（Ｓ１１０２）。
【0243】
次に、ＣＰＵ２２は、ライトバッファ２５１のデータの退避処理を実行する。例えば、ＣＰＵ２２は、ライトバッファ２５１のバッファ０のデータをデータＤ２６とする（図２５のＳ１００９）。ＣＰＵ２２は、データＤ２６の書き込み先予定のアドレスＡｄｄ＿２６を含むアドレス情報を取得する（Ｓ１０１０）。アドレスＡｄｄ＿２６は、ライトバッファ用退避フラグテーブル２４１ａに登録されていない（図２５のＳ１１０３＿Ｆａｌｓｅ）ため、ＣＰＵ２２は、データＤ２６を退避領域ＳＲに退避させる（Ｓ１０１２）。より具体的には、シーケンサ１０５は、退避領域ＳＲのブロックＢＬＫ＿Ｓ８のワード線ＷＬ０を選択して、データＤ２６の書き込み動作を実行する。ＣＰＵ２２は、データＤ２６のアドレスＡｄｄ＿２６を、ライトバッファ用退避フラグテーブル２４１ａのエントリ３に登録する（Ｓ１１０４）。
【0244】
次に、ＣＰＵ２２は、ＥＣＣ回路２６を制御して、退避領域ＳＲに退避されたデータＤ１２、Ｄ１３、及びＤ２６のパリティデータＰｓ２を生成する（図２５のＳ１０１５）。そして、ＣＰＵ２２は、退避領域ＳＲに、パリティデータＰｓ２を書き込む（Ｓ１０１６）。より具体的には、シーケンサ１０５は、退避領域ＳＲのブロックＢＬＫ＿Ｓ９のワード線ＷＬ０を選択して、パリティデータＰｓ２の書き込み動作を実行する。
【0245】
次に、ＣＰＵ２２は、パリティバッファ２５２のパリティデータの退避処理を実行する。例えば、ＣＰＵ２２は、まず、パリティデータＰＵ０を退避領域ＳＲに退避させる（Ｓ２００２）。より具体的には、シーケンサ１０５は、退避領域ＳＲのブロックＢＬＫ＿Ｓ１０のワード線ＷＬ０を選択して、パリティデータＰＵ０の書き込み動作を実行する。次に、ＣＰＵ２２は、パリティデータＰＴ０を退避領域ＳＲに退避させる（Ｓ２００２）。より具体的には、シーケンサ１０５は、退避領域ＳＲのブロックＢＬＫ＿Ｓ１１のワード線ＷＬ０を選択して、パリティデータＰＴ０の書き込み動作を実行する。
【0246】
ＣＰＵ２２は、退避動作終了後、ホスト２に、フラッシュコマンドに対する完了応答を送信する。
【0247】
第２実施形態の第３具体例に示すように、ユーザデータ領域ＵＲにある不揮発化（第２書き込み動作）が完了しているセルユニットＣＵのページデータは、第１実施形態の第３具体例と同様に、退避処理の対象外とされる。また、第１実施形態の第２具体例と同様に、ＣＰＵ２２は、パリティバッファ２５２に記憶されているパリティデータＰＬ０及びＰＭ０を退避させなくても、退避させた書き込みデータを保護することができる。
【0248】
２．５ 退避フラグテーブルのエントリ削除
次に、図２９及び図３０を参照して、ライトバッファ用退避フラグテーブル２４１ａ及びユーザデータ領域用退避フラグテーブル２４１ｂのエントリ削除のタイミングについて説明する。図２９は、ライトバッファ用退避フラグテーブル２４１ａのエントリ削除を示す図である。図３０は、ユーザデータ領域用退避フラグテーブル２４１ｂのエントリ削除を示す図である。
次に、図２９及び図３０を参照して、ライトバッファ用退避フラグテーブル２４１ａ及びユーザデータ領域用退避フラグテーブル２４１ｂのエントリ削除のタイミングについて説明する。図２９は、ライトバッファ用退避フラグテーブル２４１ａのエントリ削除を示す図である。図３０は、ユーザデータ領域用退避フラグテーブル２４１ｂのエントリ削除を示す図である。
【0249】
図２９に示すように、ライトバッファ用退避フラグテーブル２４１ａの各エントリの情報は、ライトバッファ２５１に記憶されている書き込みデータがユーザデータ領域ＵＲに書き込まれたタイミングで削除される。より具体的には、図２９の例では、ライトバッファ２５１にデータＤ０が記憶されているときに、退避処理が実行された場合が想定されている。このため、ライトバッファ用退避フラグテーブル２４１ａのエントリ１には、データＤ０に対応する情報が登録される。そして、その後、ライトバッファ２５１にデータＤ１が記憶され、データＤ０及びＤ１がユーザデータ領域ＵＲに書き込まれた場合が想定されている。データＤ０がユーザデータ領域ＵＲに書き込まれたことに応じ、ＣＰＵ２２は、ライトバッファ用退避フラグテーブル２４１ａのエントリ１にあるデータＤ０の情報を削除する。
【0250】
図３０に示すように、図２２を用いて説明した第１実施形態と同様に、ユーザデータ領域用退避フラグテーブル２４１ｂの各エントリの情報は、例えば、１つの論理ブロックとして管理される各ブロックＢＬＫの同一ワード線ＷＬ番号に対応する書き込み動作が完了したタイミングで削除される。図３０の例では、ブロックＢＬＫ＿Ｈ０～ＢＬＫ＿Ｈ７のワード線ＷＬ０に対応する各セルユニットＣＵにおいて、第２書き込み動作が完了している。この場合、ＣＰＵ２２は、ユーザデータ領域用退避フラグテーブル２４１ｂにおいて、ワード線ＷＬ０に対応するエントリの情報を削除する。
【0251】
２．６ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【0252】
更に、本実施形態に係る構成であれば、書き込みデータを重複退避させることができる。同じデータが複数回退避領域ＳＲに書き込まれることにより、退避動作時の誤書き込みによるデータの消失の可能性を低減でき、データ保護の信頼性が向上する。
【0253】
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、退避領域ＳＲにパリティデータの一部が重複して書き込まれる場合について説明する。すなわち、第３実施形態の退避動作では、書き込みデータは重複排除され、パリティデータは重複退避される。なお、パリティデータの重複退避とは、退避領域ＳＲに退避された書き込みデータが複数のパリティデータにより保護されている状態を示す。以下、第１及び第２実施形態と異なる点を中心に説明する。
次に、第３実施形態について説明する。第３実施形態では、退避領域ＳＲにパリティデータの一部が重複して書き込まれる場合について説明する。すなわち、第３実施形態の退避動作では、書き込みデータは重複排除され、パリティデータは重複退避される。なお、パリティデータの重複退避とは、退避領域ＳＲに退避された書き込みデータが複数のパリティデータにより保護されている状態を示す。以下、第１及び第２実施形態と異なる点を中心に説明する。
【0254】
【0255】
【0256】
図３１に示すように、ＣＰＵ２２は、１回も不揮発化されていないパリティデータがパリティバッファ２５２にあるか確認する（Ｓ２１０１）。より具体的には、例えば、ＣＰＵ２２は、パリティバッファ２５２にあるパリティデータＰＬ０、ＰＭ０、ＰＵ０及びＰＴ０がユーザデータ領域ＵＲまたは退避領域ＳＲに１回も記憶されていないか確認する。
【0257】
１回も不揮発化されていないパリティデータがない場合（Ｓ２１０１＿Ｆａｌｓｅ）、パリティバッファ２５２には退避対象のパリティデータがないため、ＣＰＵ２２は、パリティデータの退避処理を終了する。
【0258】
１回も不揮発化されていないパリティデータがある場合（Ｓ２１０１＿Ｔｒｕｅ）、ＣＰＵ２２は、対象となるパリティデータを１つ選択して、退避領域ＳＲに退避させる（Ｓ２１０２）。
【0259】
ＣＰＵ２２は、退避対象としてまだ選択されておらず且つ１回も不揮発化されていないパリティデータがあるか確認する（Ｓ２１０３）。
【0260】
退避対象としてまだ選択されておらず且つ１回も不揮発化されていないパリティデータがある場合（Ｓ２１０３＿Ｔｒｕｅ）、ＣＰＵ２２は、対象となるパリティデータを選択して退避領域ＳＲに退避させる（Ｓ２１０２）。
【0261】
退避対象としてまだ選択されておらず且つ１回も不揮発化されていないパリティデータがない場合（Ｓ２１０３＿Ｆａｌｓｅ）、ＣＰＵ２２は、パリティデータの退避処理を終了する。
【0262】
図１８を参照して説明した第１実施形態では、Ｌｏｗｅｒページデータ及びＭｉｄｄｌｅページデータのパリティデータは、退避領域ＳＲに退避されない。一方、本実施形態では、Ｌｏｗｅｒページデータ及びＭｉｄｄｌｅページデータのパリティデータも、退避領域ＳＲに退避される。これにより、退避領域ＳＲでは、パリティバッファ２５２に記憶されていたパリティデータによる書き込みデータの保護と、退避領域ＳＲに書き込まれた書き込みデータに基づいて生成されたパリティデータによる書き込みデータの保護とが、重複し得る。換言すれば、退避領域ＳＲに退避された書き込みデータの少なくとも一部は、複数のパリティデータにより保護される。すなわち、少なくとも一部の書き込みデータのパリティデータは、重複退避されている。
【0263】
３．３ 退避動作の具体例
次に、退避動作の２つの具体例を示す。以下では、パリティデータの退避処理に着目して説明する。
次に、退避動作の２つの具体例を示す。以下では、パリティデータの退避処理に着目して説明する。
【0264】
３．３．１ 第１具体例
まず、図３２を参照して、第３実施形態の第１具体例について説明する。第３実施形態の第１具体例では、第１実施形態の第２具体例（図２０）と同様に、ユーザデータ領域ＵＲにＭＬＣ状態のデータが記憶されている状態で、ＣＰＵ２２がホスト２からフラッシュコマンドを受信した場合について説明する。図３２は、第３実施形態の第１具体例における、退避動作によるライトバッファ２５１、パリティバッファ２５２、退避フラグテーブル２４１、ユーザデータ領域ＵＲ、及び退避領域ＳＲの変化を示す図である。なお、図３２の例は、図１９を用いて説明したデータの書き込み状況の後に、データの書き込みを継続した場合を示している。また、図３２の例において、ライトバッファ２５１、パリティバッファ２５２、及びユーザデータ領域ＵＲに記憶されているデータの状態は、第１実施形態の第２具体例（図２０）と同様である。
まず、図３２を参照して、第３実施形態の第１具体例について説明する。第３実施形態の第１具体例では、第１実施形態の第２具体例（図２０）と同様に、ユーザデータ領域ＵＲにＭＬＣ状態のデータが記憶されている状態で、ＣＰＵ２２がホスト２からフラッシュコマンドを受信した場合について説明する。図３２は、第３実施形態の第１具体例における、退避動作によるライトバッファ２５１、パリティバッファ２５２、退避フラグテーブル２４１、ユーザデータ領域ＵＲ、及び退避領域ＳＲの変化を示す図である。なお、図３２の例は、図１９を用いて説明したデータの書き込み状況の後に、データの書き込みを継続した場合を示している。また、図３２の例において、ライトバッファ２５１、パリティバッファ２５２、及びユーザデータ領域ＵＲに記憶されているデータの状態は、第１実施形態の第２具体例（図２０）と同様である。
【0265】
【0266】
次に、ＣＰＵ２２は、１回も不揮発化されていないパリティデータがパリティバッファ２５２にあるため（図３１のＳ２１０１＿Ｔｒｕｅ）、パリティバッファ２５２のパリティデータの退避処理を実行する。例えば、ＣＰＵ２２は、まず、パリティデータＰＬ０を退避領域ＳＲに退避させる（Ｓ２１０２）。より具体的には、シーケンサ１０５は、退避領域ＳＲのブロックＢＬＫ＿Ｓ５のワード線ＷＬ０を選択して、パリティデータＰＬ０の書き込み動作を実行する。次に、ＣＰＵ２２は、パリティデータＰＭ０を退避領域ＳＲに退避させる（Ｓ２１０２）。より具体的には、シーケンサ１０５は、退避領域ＳＲのブロックＢＬＫ＿Ｓ６のワード線ＷＬ０を選択して、パリティデータＰＭ０の書き込み動作を実行する。これにより、例えば、データＤ０は、パリティデータＰｓ０及びＰＬ０により保護される。すなわち、データＤ０に対するパリティデータＰｓ０及びＰＬ０は、重複退避されている。同様に、データＤ１は、パリティデータＰｓ１及びＰＭ０により保護される。また、データＤ２は、パリティデータＰｓ１及びＰＬ０により保護される。すなわち、データＤ１及びＤ２に対するパリティデータＰｓ１並びにＰＭ０及びＰＬ０は、重複退避されている。
【0267】
ＣＰＵ２２は、退避動作終了後、ホスト２に、フラッシュコマンドに対する完了応答を送信する。
【0268】
第３実施形態の第１具体例に示すように、ＣＰＵ２２は、第１実施形態の第２具体例と同様に、ユーザデータ領域ＵＲにあるＭＬＣ状態のデータの重複を排除しながら、退避領域ＳＲに退避させることができる。このとき、ＣＰＵ２２は、パリティバッファ２５２に記憶されているパリティデータＰＬ０及びＰＭ０を退避させることにより、パリティデータを重複退避させることができる。
【0269】
３．３．２ 第２具体例
次に、図３３を参照して、第３実施形態の第２具体例について説明する。第３実施形態の第２具体例では、第１実施形態の第３具体例（図２１）と同様に、ユーザデータ領域ＵＲの一部のブロックＢＬＫにＵｐｐｅｒページデータ及びＴｏｐページデータが記憶されている状態で、ＣＰＵ２２がホスト２からフラッシュコマンドを受信した場合について説明する。図３３は、第３実施形態の第２具体例における、退避動作によるライトバッファ２５１、パリティバッファ２５２、退避フラグテーブル２４１、ユーザデータ領域ＵＲ、及び退避領域ＳＲの変化を示す図である。なお、図３３の例は、図３２を用いて説明したデータの書き込み状況の後に、データの書き込みを継続した場合を示している。また、図３３の例において、ライトバッファ２５１、パリティバッファ２５２、及びユーザデータ領域ＵＲに記憶されているデータの状態は、第１実施形態の第３具体例（図２１）同様である。
次に、図３３を参照して、第３実施形態の第２具体例について説明する。第３実施形態の第２具体例では、第１実施形態の第３具体例（図２１）と同様に、ユーザデータ領域ＵＲの一部のブロックＢＬＫにＵｐｐｅｒページデータ及びＴｏｐページデータが記憶されている状態で、ＣＰＵ２２がホスト２からフラッシュコマンドを受信した場合について説明する。図３３は、第３実施形態の第２具体例における、退避動作によるライトバッファ２５１、パリティバッファ２５２、退避フラグテーブル２４１、ユーザデータ領域ＵＲ、及び退避領域ＳＲの変化を示す図である。なお、図３３の例は、図３２を用いて説明したデータの書き込み状況の後に、データの書き込みを継続した場合を示している。また、図３３の例において、ライトバッファ２５１、パリティバッファ２５２、及びユーザデータ領域ＵＲに記憶されているデータの状態は、第１実施形態の第３具体例（図２１）同様である。
【0270】
図３３に示すように、まず、ＣＰＵ２２は、書き込みデータの退避処理を実行する。書き込みデータの退避処理は、図２１を用いて説明した第１実施形態の第３具体例と同様である。本例では、ＣＰＵ２２は、退避領域ＳＲのブロックＢＬＫ＿Ｓ７～Ｓ１０に、データＤ１２、Ｄ１３、及びＤ２６、並びにパリティデータＰｓ２を書き込む。
【0271】
次に、ＣＰＵ２２は、１回も不揮発化されていないパリティデータＰＵ０及びＰＴ０がパリティバッファ２５２にあるため（図３１のＳ２１０１＿Ｔｒｕｅ）、パリティバッファ２５２のパリティデータの退避処理を実行する。パリティバッファ２５２のパリティデータＰＬ０及びＰＭ０は、退避領域ＳＲのブロックＢＬＫ＿Ｓ５及びＳ６にそれぞれ退避されているため、退避対象として選択されない。例えば、ＣＰＵ２２は、まず、パリティデータＰＵ０を退避領域ＳＲに退避させる（Ｓ２１０２）。より具体的には、シーケンサ１０５は、退避領域ＳＲのブロックＢＬＫ＿Ｓ１１のワード線ＷＬ０を選択して、パリティデータＰＵ０の書き込み動作を実行する。次に、ＣＰＵ２２は、パリティデータＰＴ０を退避領域ＳＲに退避させる（Ｓ２１０２）。より具体的には、シーケンサ１０５は、退避領域ＳＲのブロックＢＬＫ＿Ｓ１２のワード線ＷＬ０を選択して、パリティデータＰＴ０の書き込み動作を実行する。これにより、例えば、データＤ２６は、パリティデータＰｓ２及びＰＵ０により保護される。すなわち、データＤ２６に対するパリティデータＰｓ２及びＰＵ０は、重複退避されている。
【0272】
ＣＰＵ２２は、退避動作終了後、ホスト２に、フラッシュコマンドに対する完了応答を送信する。
【0273】
第３実施形態の第２具体例に示すように、ユーザデータ領域ＵＲにある不揮発化（第２書き込み動作）が完了しているセルユニットＣＵのページデータは、第１実施形態の第３具体例と同様に、退避処理の対象外とされる。すなわち、ユーザデータ領域ＵＲのＵｐｐｅｒページデータ及びＴｏｐページデータは、退避処理の対象外とされる。また、ＣＰＵ２２は、パリティバッファ２５２に記憶されているパリティデータＰＵ０及びＰＴ０を退避させることにより、パリティデータを重複退避させることができる。
【0274】
３．４ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【0275】
更に、本実施形態に係る構成であれば、パリティデータを重複退避させることができる。これにより、書き込みデータのバーストエラーを訂正する際に、訂正処理の試行回数を増やすことができる。これにより、データ訂正の信頼性が向上する。
【0276】
４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、退避領域ＳＲに書き込みデータの一部及びパリティデータの一部が重複して書き込まれる場合について説明する。すなわち、第４実施形態の退避動作では、書き込みデータ及びパリティデータは重複退避される。以下、第１～第３実施形態と異なる点を中心に説明する。
次に、第４実施形態について説明する。第４実施形態では、退避領域ＳＲに書き込みデータの一部及びパリティデータの一部が重複して書き込まれる場合について説明する。すなわち、第４実施形態の退避動作では、書き込みデータ及びパリティデータは重複退避される。以下、第１～第３実施形態と異なる点を中心に説明する。
【0277】
【0278】
４．２ パリティデータの退避処理の流れ
次に、パリティデータの退避処理の流れについて説明する。本実施形態のパリティデータの退避処理の流れは、図３１を用いて説明した第３実施形態と同様である。
次に、パリティデータの退避処理の流れについて説明する。本実施形態のパリティデータの退避処理の流れは、図３１を用いて説明した第３実施形態と同様である。
【0279】
４．３ 退避動作の具体例
次に、退避動作の２つの具体例を示す。
次に、退避動作の２つの具体例を示す。
【0280】
４．３．１ 第１具体例
まず、図３４を参照して、第４実施形態の第１具体例について説明する。第４実施形態の第１具体例では、第２実施形態の第２具体例（図２７）と同様に、ユーザデータ領域ＵＲにＭＬＣ状態のデータが記憶されている状態で、ＣＰＵ２２がホスト２からフラッシュコマンドを受信した場合について説明する。図３４は、第４実施形態の第１具体例における、退避動作によるライトバッファ２５１、パリティバッファ２５２、ライトバッファ用退避フラグテーブル２４１ａ、ユーザデータ領域用退避フラグテーブル２４１ｂ、ユーザデータ領域ＵＲ、及び退避領域ＳＲの変化を示す図である。なお、図３４の例は、図２６を用いて説明したデータの書き込み状況の後に、データの書き込みを継続した場合を示している。また、図３４の例において、ライトバッファ２５１、パリティバッファ２５２、及びユーザデータ領域ＵＲに記憶されているデータの状態は、第２実施形態の第２具体例（図２７）と同様である。
まず、図３４を参照して、第４実施形態の第１具体例について説明する。第４実施形態の第１具体例では、第２実施形態の第２具体例（図２７）と同様に、ユーザデータ領域ＵＲにＭＬＣ状態のデータが記憶されている状態で、ＣＰＵ２２がホスト２からフラッシュコマンドを受信した場合について説明する。図３４は、第４実施形態の第１具体例における、退避動作によるライトバッファ２５１、パリティバッファ２５２、ライトバッファ用退避フラグテーブル２４１ａ、ユーザデータ領域用退避フラグテーブル２４１ｂ、ユーザデータ領域ＵＲ、及び退避領域ＳＲの変化を示す図である。なお、図３４の例は、図２６を用いて説明したデータの書き込み状況の後に、データの書き込みを継続した場合を示している。また、図３４の例において、ライトバッファ２５１、パリティバッファ２５２、及びユーザデータ領域ＵＲに記憶されているデータの状態は、第２実施形態の第２具体例（図２７）と同様である。
【0281】
【0282】
次に、ＣＰＵ２２は、１回も不揮発化されていないパリティデータがパリティバッファ２５２にあるため（図３１のＳ２１０１＿Ｔｒｕｅ）、図３２を用いて説明した第３実施形態の第１具体例と同様に、パリティバッファ２５２のパリティデータの退避処理を実行する。すなわち、ＣＰＵ２２は、パリティデータＰＬ０、及び、パリティデータＰＭ０を退避領域ＳＲに退避させる（Ｓ２１０２）。
【0283】
ＣＰＵ２２は、退避動作終了後、ホスト２に、フラッシュコマンドに対する完了応答を送信する。
【0284】
第４実施形態の第１具体例に示すように、ＣＰＵ２２は、第２実施形態の第２具体例、及び、第３実施形態の第１具体例と同様の制御を行うことができる。
【0285】
４．３．２ 第２具体例
次に、図３５を参照して、第４実施形態の第２具体例について説明する。第４実施形態の第２具体例では、第２実施形態の第３具体例（図２８）と同様に、ユーザデータ領域ＵＲの一部のブロックＢＬＫにＵｐｐｅｒページデータ及びＴｏｐページデータが記憶されている状態で、ＣＰＵ２２がホスト２からフラッシュコマンドを受信した場合について説明する。図３５は、第４実施形態の第２具体例における、退避動作によるライトバッファ２５１、パリティバッファ２５２、ライトバッファ用退避フラグテーブル２４１ａ、ユーザデータ領域用退避フラグテーブル２４１ｂ、ユーザデータ領域ＵＲ、及び退避領域ＳＲの変化を示す図である。なお、図３５の例は、図３４を用いて説明したデータの書き込み状況の後に、データの書き込みを継続した場合を示している。また、図３５の例において、ライトバッファ２５１、パリティバッファ２５２、及びユーザデータ領域ＵＲに記憶されているデータの状態は、第２実施形態の第３具体例（図２８）と同様である。
次に、図３５を参照して、第４実施形態の第２具体例について説明する。第４実施形態の第２具体例では、第２実施形態の第３具体例（図２８）と同様に、ユーザデータ領域ＵＲの一部のブロックＢＬＫにＵｐｐｅｒページデータ及びＴｏｐページデータが記憶されている状態で、ＣＰＵ２２がホスト２からフラッシュコマンドを受信した場合について説明する。図３５は、第４実施形態の第２具体例における、退避動作によるライトバッファ２５１、パリティバッファ２５２、ライトバッファ用退避フラグテーブル２４１ａ、ユーザデータ領域用退避フラグテーブル２４１ｂ、ユーザデータ領域ＵＲ、及び退避領域ＳＲの変化を示す図である。なお、図３５の例は、図３４を用いて説明したデータの書き込み状況の後に、データの書き込みを継続した場合を示している。また、図３５の例において、ライトバッファ２５１、パリティバッファ２５２、及びユーザデータ領域ＵＲに記憶されているデータの状態は、第２実施形態の第３具体例（図２８）と同様である。
【0286】
図３５に示すように、まず、ＣＰＵ２２は、書き込みデータの退避処理を実行する。書き込みデータの退避処理は、図２８を用いて説明した第２実施形態の第３具体例と同様である。本例では、ＣＰＵ２２は、退避領域ＳＲのブロックＢＬＫ＿Ｓ８～Ｓ１１に、データＤ１２、Ｄ１３、及びＤ２６、並びにパリティデータＰｓ２を書き込む。
【0287】
次に、ＣＰＵ２２は、１回も不揮発化されていないパリティデータＰＵ０及びＰＴ０がパリティバッファ２５２にあるため（図３１のＳ２１０１＿Ｔｒｕｅ）、図３３を用いて説明した第３実施形態の第２具体例と同様に、パリティバッファ２５２のパリティデータの退避処理を実行する。すなわち、ＣＰＵ２２は、パリティデータＰＵ０、及び、パリティデータＰＴ０を退避領域ＳＲに退避させる（Ｓ２１０２）。
【0288】
ＣＰＵ２２は、退避動作終了後、ホスト２に、フラッシュコマンドに対する完了応答を送信する。
【0289】
第４実施形態の第２具体例に示すように、ＣＰＵ２２は、第２実施形態の第３具体例、及び、第３実施形態の第２具体例と同様の制御を行うことができる。
【0290】
４．４ 本実施形態に係る効果
本実施形態に係る構成であれば、第２実施形態と第３実施形態をあわせた効果が得られる。
本実施形態に係る構成であれば、第２実施形態と第３実施形態をあわせた効果が得られる。
【0291】
５．変形例等
上記実施形態に係るメモリシステム（３）は、不揮発性メモリ（１０）と、メモリコントローラ（２０）と、を備える。不揮発性メモリ（１０）は、第１ビット（Ｍｉｄｄｌｅビット）及び第２ビット（Ｕｐｐｅｒビット）を含む複数ビットのデータを不揮発に記憶するように構成された第１メモリセル（ＭＣ）と、少なくとも１ビットのデータを不揮発に記憶するように構成された第２メモリセル（ＭＣ）と、を含む。メモリコントローラ（２０）は、ホストからコマンド（フラッシュコマンド）を受信したことに応じ退避動作を実行し、退避動作において、第１メモリセルが第１ビットとして第１ビットデータを記憶し、且つ、第１メモリセルが第２ビットとしてデータを記憶していないことに応じ、第１ビットデータを第２メモリセルに書き込んだ後に、コマンドに対する完了応答をホストに送信する、ように構成される。
上記実施形態に係るメモリシステム（３）は、不揮発性メモリ（１０）と、メモリコントローラ（２０）と、を備える。不揮発性メモリ（１０）は、第１ビット（Ｍｉｄｄｌｅビット）及び第２ビット（Ｕｐｐｅｒビット）を含む複数ビットのデータを不揮発に記憶するように構成された第１メモリセル（ＭＣ）と、少なくとも１ビットのデータを不揮発に記憶するように構成された第２メモリセル（ＭＣ）と、を含む。メモリコントローラ（２０）は、ホストからコマンド（フラッシュコマンド）を受信したことに応じ退避動作を実行し、退避動作において、第１メモリセルが第１ビットとして第１ビットデータを記憶し、且つ、第１メモリセルが第２ビットとしてデータを記憶していないことに応じ、第１ビットデータを第２メモリセルに書き込んだ後に、コマンドに対する完了応答をホストに送信する、ように構成される。
【0292】
上記実施形態により、データの信頼性が向上したメモリシステムを提供できる。
【0293】
なお、実施形態は上記で説明した形態に限られず、種々の変形が可能である。また、上記実施形態は、可能な限り組み合わせることができる。
【0294】
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【0295】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0296】
１…情報処理システム、２…ホスト、３…メモリシステム、１０…不揮発性メモリ、１１…メモリチップ、１４…シーケンサ、２０…メモリコントローラ、２１…ホストインターフェイス回路、２２…ＣＰＵ、２３…ＲＯＭ、２４…ＲＡＭ、２５…バッファメモリ、２６…ＥＣＣ回路、２７…ＮＡＮＤコントローラ、１０１…入出力回路、１０２…ロジック制御回路、１０３…アドレスレジスタ、１０４…コマンドレジスタ、１０５…シーケンサ、１０６…レディ／ビジー回路、１０７…メモリセルアレイ、１０８…ロウデコーダ、１０９…センスアンプ、１１０…データレジスタ、１１１…カラムデコーダ、２４１…退避フラグテーブル、２４１ａ…ライトバッファ用退避フラグテーブル２４１ａ…ユーザデータ領域用退避フラグテーブル、２５１…ライトバッファ、２５２…パリティバッファ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
