特開 2024-124187 メタステーブル回避型同期化回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024124187

(43)【公開日】2024-09-12

(54)【発明の名称】メタステーブル回避型同期化回路

(51)【国際特許分類】

   H04L 7/033 20060101AFI20240905BHJP

【ＦＩ】

H04L7/033 700

【審査請求】有

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023032185

(22)【出願日】2023-03-02

(71)【出願人】

【識別番号】000227205

【氏名又は名称】ＮＥＣプラットフォームズ株式会社

(74)【代理人】

【識別番号】100124811

【弁理士】

【氏名又は名称】馬場 資博

(74)【代理人】

【識別番号】100088959

【弁理士】

【氏名又は名称】境 廣巳

(74)【代理人】

【識別番号】100097157

【弁理士】

【氏名又は名称】桂木 雄二

(74)【代理人】

【識別番号】100187724

【弁理士】

【氏名又は名称】唐鎌 睦

(72)【発明者】

【氏名】泉 貴志

【テーマコード（参考）】

5K047

【Ｆターム（参考）】

5K047AA12

5K047GG28

5K047GG45

5K047MM40

(57)【要約】

【課題】複数ビットに新旧データが混在する不正なデータが同期化後データとして出力されること。
【解決手段】メタステーブル回避型同期化回路は、クロックを２ⁿ逓倍（ｎ：正整数）した２ⁿ逓倍クロックを生成する位相同期部と、複数ビットから構成される入力データを前記２ⁿ逓倍クロックに同期して順次取り込むシフトレジスタと、前記シフトレジスタに取り込まれた前記入力データが順次にシフトされる過程における不正なデータの発生を検出し、前記不正なデータが前記シフトレジスタから出力される期間以外の期間でアクティブになるイネーブル信号を生成する不正データ除去ＥＮ生成回路と、前記シフトレジスタから出力される複数ビットのデータを、前記イネーブル信号がアクティブであることを条件に前記クロックに同期してラッチして出力する最終段フリップフロップと、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

クロックを２ⁿ逓倍（ｎ：正整数）した２ⁿ逓倍クロックを生成する位相同期部と、
複数ビットから構成される入力データを前記２ⁿ逓倍クロックに同期して順次取り込むシフトレジスタと、
前記シフトレジスタに取り込まれた前記入力データが順次にシフトされる過程における不正なデータの発生を検出し、前記不正なデータが前記シフトレジスタから出力される期間以外の期間でアクティブになるイネーブル信号を生成する不正データ除去ＥＮ生成回路と、
前記シフトレジスタから出力される複数ビットのデータを、前記イネーブル信号がアクティブであることを条件に前記クロックに同期してラッチして出力する最終段フリップフロップと、
を備えるメタステーブル回避型同期化回路。

【請求項2】

前記不正データ除去ＥＮ生成回路は、
前記シフトレジスタの２段目信号と３段目信号間で何れかのビットの値が変化したか否かを検出する比較器と、
前記比較器の出力と、前記比較器の出力を前記２ⁿ逓倍クロックで１クロックシフトした信号との論理和信号を前記イネーブル信号として生成するＥＮ生成回路と、
を備える、
請求項１に記載のメタステーブル回避型同期化回路。

【請求項3】

前記クロックは、前記入力データを制御するクロックより周波数が高いクロックである、
請求項２に記載のメタステーブル回避型同期化回路。

【請求項4】

前記ｎは３である、
請求項１乃至３の何れかに記載のメタステーブル回避型同期化回路。

【請求項5】

クロックを２ⁿ逓倍（ｎ：正整数）した２ⁿ逓倍クロックを生成することと、
複数ビットから構成される入力データを前記２ⁿ逓倍クロックに同期して順次シフトすることと、
前記入力データが順次にシフトされる過程における不正なデータの発生を検出し、前記不正なデータが出力される期間以外の期間でアクティブになるイネーブル信号を生成することと、
前記入力データを順次シフトして得られる複数ビットのデータを、前記イネーブル信号がアクティブであることを条件に前記クロックに同期してラッチして出力することと、
を含むメタステーブル回避型同期化方法。

【請求項6】

メタステーブル回避型同期化回路のコンピュータに、
クロックを２ⁿ逓倍（ｎ：正整数）した２ⁿ逓倍クロックを生成することと、
複数ビットから構成される入力データを前記２ⁿ逓倍クロックに同期して順次シフトすることと、
前記入力データが順次にシフトされる過程における不正なデータの発生を検出し、前記不正なデータが出力される期間以外の期間でアクティブになるイネーブル信号を生成することと、
前記入力データを順次シフトして得られる複数ビットのデータを、前記イネーブル信号がアクティブであることを条件に前記クロックに同期してラッチして出力することと、
を実行させるプログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、メタステーブル回避型同期化回路、メタステーブル回避型同期化方法、および、プログラムに関する。

【背景技術】

【0002】

電気・電子通信分野において使用する通信機器は、種々の機能を実現するために、機能毎に異なる論理回路モジュールに分割して異なるクロックを用いて構成することがある。このような通信機器においては、論理回路モジュール間に非同期の信号を転送するために、非同期信号を同期化するための同期化回路が必要になる。

【0003】

しかし、同期化回路に入力される信号とクロックとの立ち上がりや立下りのタイミングが近接した状態であると、信号レベルが”Ｌ”と”Ｈ”との閾値の中間的な電圧を継続するメタステーブルが発生して、出力信号が不安定になることがある。そのため、非同期入力については、メタステーブルが発生しても、回路動作に影響を与えないような対策が必要にある。

【0004】

メタステーブルを回避した同期化機能を持つメタステーブル回避型同期化回路として、論理回路モジュール間で異なる周波数のクロック間で非同期転送をする場合には、受信側クロックで動作するフリップフロップ（以下、ＦＦと記す）を２段構成としたものが提案されている（例えば特許文献１の段落０００４）。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特許第７０３１９３６号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、上述したＦＦ２段構成の同期化回路では、入力される信号が複数ビットで構成される場合、メタステーブル状態安定後に複数ビットに新旧データが混在する状態が発生し、そのような不正な出力データが同期化後のデータとして出力される可能性がある。

【0007】

本発明の目的は、上述した課題、すなわち、複数ビットに新旧データが混在する不正なデータが同期化後データとして出力されることがある、という課題を解決するメタステーブル回避型同期化回路を提供することにある。

【課題を解決するための手段】

【0008】

本発明の一形態に係るメタステーブル回避型同期化回路は、
クロックを２ⁿ逓倍（ｎ：正整数）した２ⁿ逓倍クロックを生成する位相同期部と、
複数ビットから構成される入力データを前記２ⁿ逓倍クロックに同期して順次取り込むシフトレジスタと、
前記シフトレジスタに取り込まれた前記入力データが順次にシフトされる過程における不正なデータの発生を検出し、前記不正なデータが前記シフトレジスタから出力される期間以外の期間でアクティブになるイネーブル信号を生成する不正データ除去ＥＮ生成回路と、
前記シフトレジスタから出力される複数ビットのデータを、前記イネーブル信号がアクティブであることを条件に前記クロックに同期してラッチして出力する最終段フリップフロップと、
を備えるように構成されている。

【0009】

また、本発明の他の形態に係るメタステーブル回避型同期化方法は、
クロックを２ⁿ逓倍（ｎ：正整数）した２ⁿ逓倍クロックを生成することと、
複数ビットから構成される入力データを前記２ⁿ逓倍クロックに同期して順次シフトすることと、
前記入力データが順次にシフトされる過程における不正なデータの発生を検出し、前記不正なデータが出力される期間以外の期間でアクティブになるイネーブル信号を生成することと、
前記入力データを順次シフトして得られる複数ビットのデータを、前記イネーブル信号がアクティブであることを条件に前記クロックに同期してラッチして出力することと、
を含むように構成されている。

【0010】

また、本発明の他の形態に係るプログラムは、
メタステーブル回避型同期化回路のコンピュータに、
クロックを２ⁿ逓倍（ｎ：正整数）した２ⁿ逓倍クロックを生成することと、
複数ビットから構成される入力データを前記２ⁿ逓倍クロックに同期して順次シフトすることと、
前記入力データが順次にシフトされる過程における不正なデータの発生を検出し、前記不正なデータが出力される期間以外の期間でアクティブになるイネーブル信号を生成することと、
前記入力データを順次シフトして得られる複数ビットのデータを、前記イネーブル信号がアクティブであることを条件に前記クロックに同期してラッチして出力することと、
を実行させるように構成されている。

【発明の効果】

【0011】

本発明は、上述したような構成を有することにより、複数ビットに新旧データが混在する不正なデータが同期化後データとして出力されるのを防止することができる。

【図面の簡単な説明】

【0012】

【図1】本発明の第１の実施の形態に係るメタステーブル回避型同期化回路のブロック図である。

【図2】本発明の第１の実施の形態に係るメタステーブル回避型同期化回路内の不正データ除去ＥＮ生成回路の一例を示す回路図である。

【図3】２段のＦＦによって構成されたメタステーブル回避型同期化回路における複数ビットデータの同期化タイミングの一例を示す図である。

【図4】本発明の第１の実施の形態に係るメタステーブル回避型同期化回路における複数ビットデータの同期化タイミングの一例を示す図である。

【図5】本発明の第１の実施の形態に係るメタステーブル回避型同期化回路における複数ビットデータの同期化タイミングの別の例を示す図である。

【図6】本発明の第１の実施の形態に係るメタステーブル回避型同期化回路における複数ビットデータの同期化タイミングのさらに別の例を示す図である。

【発明を実施するための形態】

【0013】

［第１の実施の形態］
次に、本発明の第１の実施の形態について図面を参照して詳細に説明する。本発明の第１の実施の形態では、或る周波数の入力側クロックで制御される複数ビットの入力ＤＡＴＡ＿ＩＮに対し、入力側クロックよりも高い周波数の出力側クロックで制御される出力ＤＡＴＡ＿ＯＵＴの同期化について説明している。説明の便宜上、ブロック図については、ｎ＋１ビット信号として記載し、タイミング図については［１：０］の２ビット信号として記載する。

【0014】

［構成の説明］
図１は、本発明の第１の実施の形態に係るメタステーブル回避型同期化回路の一例を示すブロック図である。本実施の形態に係るメタステーブル回避型同期化回路は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）１１０と、シフトレジスタ１２０と、不正データ除去イネーブル信号生成回路（以下、不正データ除去ＥＮ生成回路と記す）１４０と、最終段ＦＦ１７０とを含んで構成されている。

【0015】

ＰＬＬ１１０は、クロックＣＬＫ１を基に、それと同じ周波数のｘ１クロック１１１と、その８倍の周波数を有する８逓倍クロック１１２とを生成する。ＰＬＬ１１０で生成されたｘ１クロック１１１は最終段ＦＦ１７０へ出力される。ＰＬＬ１１０で生成された８逓倍クロック１１２は、シフトレジスタ１２０および不正データ除去ＥＮ生成回路１４０へ出力される。ＰＬＬ１１０は、位相同期部とも称する。

【0016】

シフトレジスタ１２０は、複数ビット入力信号であるＤＡＴＡ＿ＩＮ［ｎ：０］信号を、８逓倍クロック１１２に同期して順次に取り込む３段のシフトレジスタである。シフトレジスタ１２０内部の信号のうち、１２１はＤＡＴＡ＿ＩＮ［０］の同期化ＦＦ１段目通過信号、１２２はＤＡＴＡ＿ＩＮ［０］の同期化ＦＦ２段目通過信号、１２３はＤＡＴＡ＿ＩＮ［０］の同期化ＦＦ３段目通過信号、１３１はＤＡＴＡ＿ＩＮ［ｎ］の同期化ＦＦ１段目通過信号、１３２はＤＡＴＡ＿ＩＮ［ｎ］の同期化ＦＦ２段目通過信号、１３３はＤＡＴＡ＿ＩＮ［ｎ］の同期化ＦＦ３段目通過信号である。図１では、シフトレジスタ１２０を構成する各段のＦＦのうち、ＤＡＴＡ＿ＩＮ［ｎ：０］信号の最下位ビットおよび最上位ビットに対応するＦＦとその出力のみ図示されている。また、シフトレジスタ１２０の２段目信号１６２は、ＤＡＴＡ＿ＩＮ［ｎ：０］の同期化ＦＦ２段目通過信号１２２、・・・、１３２であり、不正データ除去ＥＮ生成回路１４０へ出力される。また、シフトレジスタ１２０の３段目（最終段）信号１６３は、ＤＡＴＡ＿ＩＮ［ｎ：０］の同期化ＦＦ２段目通過信号１２３、・・・、１３３であり、不正データ除去ＥＮ生成回路１４０および最終段ＦＦ１７０へ出力される。

【0017】

不正データ除去ＥＮ生成回路１４０は、８逓倍クロック１１２に同期して動作し、シフトレジスタ１２０の２段目信号１６２および３段目信号１６３を基に、ビット毎によるメタステーブルの有無によって生じる不正データを除去するためのイネーブル信号１５５を生成して、最終段ＦＦ１７０へ出力するように構成されている。

【0018】

最終段ＦＦ１７０は、ＤＡＴＡ＿ＩＮ［ｎ：０］信号を、最終的に必要とするクロックＣＬＫ１にクロック同期するタイミングに乗せ換えるためのＦＦである。最終段ＦＦ１７０を構成する各ＦＦは、クロック入力端子とイネーブル端子（以下、ＥＮ端子と記す）と入力端子と出力端子とを有し、クロック入力端子にｘ１クロック１１１が入力され、ＥＮ端子に不正データ除去ＥＮ生成回路１５５から出力されるイネーブル信号１５５が入力され、入力端子にシフトレジスタ１２０の出力信号１６３が入力される。また、最終段ＦＦ１７０を構成する各ＦＦの出力端子から、クロックＣＬＫ１に同期したＤＡＴＡ＿ＯＵＴ［ｎ：０］信号が出力される。

【0019】

図２は、不正データ除去ＥＮ生成回路１４０の一例を示すブロック図である。この例の不正データ除去ＥＮ生成回路１４０は、比較器１４１とイネーブル信号生成回路（以下、ＥＮ生成回路と記す）１４２とを含んで構成されている。

【0020】

比較器１４１は、シフトレジスタ１２０から２段目信号１６２および３段目信号１６３を入力し、ＤＡＴＡ＿ＩＮ［ｎ：０］信号の何れかのビットがシフトレジスタ１２０の２段目と３段目とで値が切り替わったかどうかを判断するように構成されている。比較器１４１は、ＤＡＴＡ＿ＩＮ［ｎ：０］信号のビット毎に２段目信号と３段目信号との排他的論理和をとるＥＸＯＲ回路と、全てのＥＸＯＲ回路の出力１５１、・・・、１５２の論理積をとるＡＮＤ回路とを備え、ＡＮＤ回路の出力１５３を比較器１４１の出力としてＥＮ生成回路１４２に出力する。

【0021】

ＥＮ生成回路１４２は、比較器１４１の出力１５３を入力し、ＤＡＴＡ＿ＩＮ［ｎ：０］信号の複数のビットが別タイミングで切り替わったことを検出することで不正データを除去するための信号１５５を生成して出力する。ＥＮ生成回路１４２は、比較器１４１の出力１５３を８逓倍クロック１１２の１クロックだけシフトした信号１５４を生成するＦＦと、この信号１５４と比較器１４１の出力１５３との論理和をとるオアゲートとを備える。

【0022】

続いて、本実施の形態に係るメタステーブル回避型同期化回路の動作を説明する前に、背景技術で言及した２段構成の同期化回路の動作を説明する。

【0023】

図３は、２段構成の同期化回路による複数ビットデータの同期化のタイミング図である。説明の便宜上、ＤＡＴＡ＿ＩＮ［ｎ：０］信号は２ビット幅のＤＡＴＡ＿ＩＮ［１：０］信号とする。また、ＤＡＴＡ＿ＩＮ［１：０］信号が００（ＬＬ）から１１（ＨＨ）に切り替わる場合を例にしている。

【0024】

図３を参照すると、Ｔ１０のタイミングでＤＡＴＡ＿ＩＮ［１：０］信号をクロックＣＬＫ１で１段目のＦＦに取り込む際、非同期クロック間信号によるメタステーブルが発生し、ビット［０］は”Ｈ”側に安定し、ビット［１］は”Ｌ”側に安定している。結果として、Ｔ２０のタイミングでラッチされる２段目のＦＦの出力は、ビット［０］が新データ側に安定し、ビット［１］が旧データ側に安定し、両者で１クロックの差異が生じた不正なデータとなっている。２段目のＦＦから同期化後の正確なＤＡＴＡ＿ＯＵＴ信号が得られるのは、図３を参照すると、タイミングＴ３０以降である。タイミングＴ２０からタイミングＴ３０までの期間は、新旧データが混在する期間となる。

【0025】

このように２段構成の同期化回路では、不正なデータの取り込みを防止するためには、十分な時間経過後にＤＡＴＡ＿ＯＵＴ信号を取り込む必要があり、遅延量が増大する。

【0026】

続いて、本実施の形態に係るメタステーブル回避型同期化回路の動作を説明する。

【0027】

図１において、先ず、クロックＣＬＫ１を基に、ＰＬＬ１１０にて、ｘ１クロック１１１、８逓倍クロック１１２を生成する。

【0028】

入力信号であるＤＡＴＡ＿ＩＮ信号は、８逓倍クロック１１２に同期して、３段のシフトレジスタ１２０へ順次に取り込まれる。

【0029】

シフトレジスタ１２０からは、例えばビット［０］の場合、シフトレジスタ２段目信号１２２と３段目信号１２３を不正データ除去ＥＮ生成回路１４０に送る。また、ビット［ｎ］の場合、シフトレジスタ２段目信号１３２と３段目信号１３３を不正データ除去ＥＮ生成回路１４０に送る。残りの他のビットも同様である。

【0030】

不正データ除去ＥＮ生成回路１４０では、８逓倍クロック１１２に同期した不正データ除去ＥＮ信号１５５を生成する。このときの動作は後述する。

【0031】

最終段ＦＦ１７０は、最終的に必要とするクロックＣＬＫ１に同期したタイミングにデータを載せ替える。この最終段ＦＦ１７０のデータ更新条件を不正データ除去ＥＮ信号１５５＝“Ｌ”とすることで、不正データの後段への流出を防ぐ。最終段ＦＦ１７０は、不正データ除去ＥＮ信号１５５とは同期関係にあるため、１段ＦＦとする。

【0032】

図２を参照して、不正データ除去ＥＮ生成回路１４０の動作を説明する。シフトレジスタ１２０のビット［０］の２段目信号１２２と３段目信号１２３とを比較器１４１の対応するＥＸＯＲゲートに入力する。すると、ＥＸＯＲゲートの出力１５１は、２段目信号１２２が”Ｈ”且つ３段目信号１２３が”Ｌ”、または２段目信号１２２が”Ｌ”且つ３段目信号１２３が”Ｈ”のときに限り、出力１５１が”Ｌ”となる。即ち、出力１５１はビット［０］が”Ｌ”から”Ｈ”または”Ｈ”から”Ｌ”に変化したときに”Ｌ”になり、そのような変化がないときは”Ｈ”になる。

【0033】

また、シフトレジスタ１２０のビット［ｎ］の２段目信号１３２と３段目信号１３３とを比較器１４１の対応するＥＸＯＲゲートに入力する。すると、ＥＸＯＲゲートの出力１５２は、２段目信号１３２が”Ｈ”且つ３段目信号１３３が”Ｌ”、または２段目信号１３２が”Ｌ”且つ３段目信号１３３が”Ｈ”のときに限り、出力１５２が”Ｌ”となる。即ち、出力１５２はビット［ｎ］が”Ｌ”から”Ｈ”または”Ｈ”から”Ｌ”に変化したときに”Ｌ”になり、そのような変化がないときは”Ｈ”になる。

【0034】

シフトレジスタ１２０のビット［０］、［ｎ］以外の残りのビットについても、出力１５１、１５２と同様に変化したときに限って”Ｌ”となる信号が対応するＥＸＯＲゲートで生成される。

【0035】

上記ビット毎に生成した変化ありの時に”Ｌ“となる信号１５１、・・、１５２は、比較器１４１の論理積ゲートに入力され、そこで全ビットの論理積信号１５３が生成される。この論理積信号１５３は、いずれかのビットで変化があった時に”Ｌ“となる信号である。次に、この信号１５３と、この信号を８逓倍クロック１１２で１Ｔシフトした信号１５４との論理和を論理和ゲートでとることにより、２Ｔ連続でいずれかのビットで変化があった時に”Ｌ“となる信号１５５を生成する。そして、この信号１５５を不正データ除去ＥＮ信号とする。

【0036】

２Ｔ連続でいずれかのビットで変化があった時の複数ビットデータは、旧の値→メタステーブルの影響によりビット毎に新旧混在するデータ（不正データ）→新の値、というように切り替わっていることを示している。前述で生成した“不正データ除去ＥＮ信号”はこの不正データ期間のみ“Ｌ”（非アクティブ）となる信号となる。換言すれば、“不正データ除去ＥＮ信号”は不正データ期間以外の期間で“Ｈ”（アクティブ）となる信号である。

【0037】

図４は、本実施の形態に係るメタステーブル回避型同期化回路のタイミング図の一例である。図４では、図３と同様に、２ビット幅のデータＤＡＴＡ＿ＩＮ［１：０］が００から１１に切り替わる場合を例に取り上げたものである。

【0038】

図４を参照すると、Ｔ１０のタイミングで、ＤＡＴＡ＿ＩＮ［１：０］信号をクロック１１２で取り込む際、非同期クロック間信号によるメタステーブルが発生し、ビット［０］のシフトレジスタ１段目の出力１２１は”Ｈ”に安定し、ビット［１］のシフトレジスタ１段目の出力１３１は“Ｌ”に安定している。

【0039】

ビット［０］の“Ｈ”に安定した信号１２１は、後段の２段のシフトレジスタにより信号１２２、信号１２３となる。

【0040】

信号１５１は、図２の比較器１４１の論理に従い、信号１２２と信号１２３の値が異なるＴ１１－Ｔ１２間で“Ｌ”となる。

【0041】

同様にビット［１］の“Ｌ”に安定した信号１３１は、後段の２段のシフトレジスタにより信号１３２、信号１３３となる。

【0042】

信号１５２は、図２の比較器１４１の論理に従い、信号１３２と信号１３３の値が異なるＴ１２－Ｔ１３間で“Ｌ”となる。

【0043】

信号１５３は、信号１５１と信号１５２とをＡＮＤした信号であり、Ｔ１１－Ｔ１３間で“Ｌ”になる信号である。

【0044】

図２のＥＮ生成回路１４２により、信号１５３と、１クロックシフトした信号１５４とのＯＲをとり、信号１５５を生成する。よって、信号１５５は異なるビットが異なるタイミングで変化したときに１Ｔだけ“Ｌ”となる信号である。

【0045】

図４において、信号１６１は、ＤＡＴＡ＿ＩＮ［１：０］のシフトレジスタ１段目の信号、信号１６２は、ＤＡＴＡ＿ＩＮ［１：０］のシフトレジスタ２段目の信号、信号１６３は、ＤＡＴＡ＿ＩＮ［１：０］のシフトレジスタ３段目の信号である。信号１６３の値が“０１”となるＴ１２‐Ｔ１３期間が新旧のデータが混在する不正データとなり、このタイミングと同タイミングで信号１５５が”Ｌ”となる。

【0046】

ＤＡＴＡ＿ＯＵＴ［１：０］信号は、図１の最終段ＦＦ１７０の出力であり、クロックＣＬＫ１の立ち上がりタイミングであるＴ２０のタイミングで信号１５５＝”Ｈ”を条件に、信号１６３をラッチすることで生成される。その結果、ＤＡＴＡ＿ＩＮ信号から、クロックＣＬＫ１同期のＤＡＴＡ＿ＯＵＴ信号へのクロック乗せ替えが完了する。

【0047】

図５、図６は、ＤＡＴＡ＿ＩＮ［１：０］の切り替わりの別タイミング図である。このうち、図５は、図４のＴ１０のタイミングよりクロック１２２で５Ｔ遅い、Ｔ１５のタイミングでＤＡＴＡ＿ＩＮ［１：０］の切り替わりが起きた時のタイミング図である。図５に示すようなタイミングでメタステーブルの影響による不正データが検出された場合は、Ｔ２０のタイミングが不正データとなるため、Ｔ２０のタイミングではデータ更新は行われず、Ｔ３０のタイミングで新データを更新する。

【0048】

図６は、図４のＴ１０のタイミングよりクロック１２２で４Ｔ遅い、Ｔ１４のタイミングでＤＡＴＡ＿ＩＮ［１：０］の切り替わりが起きた時のタイミング図である。図６に示すようなタイミングでメタステーブルの影響による不正データが検出された場合でも、Ｔ２０のタイミングには新データが確定しているため、Ｔ２０のタイミングでデータ更新が行われる。

【0049】

すなわち、図３を参照して説明したようにフリップフロップ２段構成の同期化回路では、同期化完了までＴ１０－Ｔ３０のクロックＣＬＫ１で２Ｔの時間が必要であるが、本実施の形態に係る同期化回路では、最短Ｔ１４－Ｔ２０のクロックＣＬＫ１で、０．５Ｔ時間で同期化を完了することができる。

【0050】

［発明の他の実施の形態］
以上、本発明の実施の形態を参照して本発明を説明したが、本発明は、上述した実施の形態に限定されるものではない。本発明の構成や詳細には、本発明の範囲内で当業者が理解しうる様々な変更をすることができる。

【0051】

例えば、上記実施の形態では、シフトレジスタ１２０および不正データ除去ＥＮ生成回路１４０は、クロックＣＬＫ１の８逓倍クロックに同期して動作させた。しかし、シフトレジスタ１２０および不正データ除去ＥＮ生成回路１４０は、一般的に、クロックＣＬＫ１の２ⁿ逓倍クロック（ｎは正の整数）に同期して動作させてよい。例えば、１６逓倍クロック（ｎ＝４）など、８逓倍クロック（ｎ＝３）よりも逓倍率をさらに上げることで同期化完了までの時間を上記実施の形態より短縮することが可能である。

【0052】

また、シフトレジスタ１２０は、３段構成に限定されず、４段以上の段数を有していてよい。

【0053】

また、メタステーブル回避型同期化回路は、内部に、コンピュータシステムを有していてもよい。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、メタステーブル回避型同期化回路による上記処理が行われるようにしてよい。コンピュータは、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メインメモリ、ストレージ、インタフェースから構成することができるが、それに限定されない。

【0054】

また、上述したＣＰＵの代わりに、ＧＰＵ（Ｇｒａｐｈｉｃ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＦＰＵ（Ｆｌｏａｔｉｎｇ ｎｕｍｂｅｒ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＰＰＵ（（Ｐｈｙｓｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＴＰＵ（Ｔｅｎｓｏｒ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、量子プロセッサ、マイクロコントローラ、又は、これらの組み合わせなどを用いることができる。

【産業上の利用可能性】

【0055】

異なる周波数のクロックで動作する論理回路モジュール間で非同期転送する際に発生し得るメタステーブルによる影響を回避する同期化回路全般に利用できる。

【符号の説明】

【0056】

１１０ ＰＬＬ
１１１ クロックＣＬＫ１と同じ周波数のクロック
１１２ クロックＣＬＫ１の８逓倍クロック
１２０ シフトレジスタ
１２１ ＤＡＴＡ＿ＩＮ［０］の同期化ＦＦ１段目通過後信号
１２２ ＤＡＴＡ＿ＩＮ［０］の同期化ＦＦ２段目通過後信号
１２３ ＤＡＴＡ＿ＩＮ［０］の同期化ＦＦ３段目通過後信号
１３１ ＤＡＴＡ＿ＩＮ［ｎ］の同期化ＦＦ１段目通過後信号
１３２ ＤＡＴＡ＿ＩＮ［ｎ］の同期化ＦＦ２段目通過後信号
１３３ ＤＡＴＡ＿ＩＮ［ｎ］の同期化ＦＦ３段目通過後信号
１４０ 不正データ除去ＥＮ生成回路
１５５ 不正データ除去ＥＮ信号
１７０ 最終段ＦＦ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】