特開 2024-124324 半導体記憶装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024124324

(43)【公開日】2024-09-12

(54)【発明の名称】半導体記憶装置およびその製造方法

(51)【国際特許分類】

   H10B 43/27 20230101AFI20240905BHJP

   H01L 21/336 20060101ALI20240905BHJP

【ＦＩ】

H10B43/27

H01L29/78 371

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2023199384

(22)【出願日】2023-11-24

(31)【優先権主張番号】P 2023031298

(32)【優先日】2023-03-01

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(72)【発明者】

【氏名】満野 陽介

(72)【発明者】

【氏名】増田 亮二

(72)【発明者】

【氏名】濱田 龍文

(72)【発明者】

【氏名】九鬼 知博

(72)【発明者】

【氏名】森川 雄介

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP17

5F083EP33

5F083EP34

5F083EP42

5F083EP47

5F083EP48

5F083EP76

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083ER22

5F083GA10

5F083JA04

5F083JA19

5F083JA37

5F083JA39

5F083JA40

5F083KA01

5F083KA05

5F083KA11

5F083LA12

5F083LA16

5F083LA20

5F083MA06

5F083MA16

5F083PR33

5F101BA45

5F101BB02

5F101BC02

5F101BD16

5F101BD30

5F101BE07

5F101BH15

(57)【要約】

【課題】チャネル部のキャリア移動度を向上させたメモリセルアレイを備える半導体記憶装置およびその製造方法を提供する。
【解決手段】本実施形態による半導体記憶装置は、チップ状の半導体記憶装置である。積層体は、複数の第１絶縁層と、メモリセルトランジスタのコントロールゲートとして機能する複数の第１導電層、とが第１方向に交互に積層されている。第1柱状体は、積層体内を第１方向に延伸する第１半導体部を含む。絶縁膜は、半導体記憶装置の端部に設けられている。第２柱状体は、絶縁膜内を第１方向に延伸し、第１半導体部より第１方向に短い第２半導体部を含む。第２柱状体の底部における第２半導体部の不純物濃度は、第１柱状体の第１導電層との交差部における第１半導体部の不純物濃度よりも高い。
【選択図】図６

【特許請求の範囲】

【請求項1】

半導体記憶装置であって、
複数の第１絶縁層と、メモリセルトランジスタのコントロールゲートとして機能する複数の第１導電層、とが第１方向に交互に積層された積層体と、
前記積層体内を前記第１方向に延伸する第１半導体部を含む第1柱状体と、
前記半導体記憶装置の端部に設けられた絶縁膜と、
前記絶縁膜内を前記第１方向に延伸し、前記第１半導体部より前記第１方向に短い第２半導体部を含む第２柱状体と、を備え、
前記第２柱状体の底部における前記第２半導体部の不純物濃度は、前記第１柱状体の前記第１導電層との交差部における前記第１半導体部の不純物濃度よりも高い、半導体記憶装置。

【請求項2】

前記第１および第２半導体部には、ポリシリコン膜が用いられ、
前記ポリシリコン膜の結晶の粒径は、８０ｎｍ以上である、請求項１に記載の半導体記憶装置。

【請求項3】

前記第２柱状体の底部における前記第２半導体部の不純物濃度は、前記第２柱状体の前記底部と異なる第１部分における前記第２半導体部の不純物濃度よりも高い、請求項１に記載の半導体記憶装置。

【請求項4】

前記第２柱状体の前記第１部分の不純物濃度は、前記第１柱状体の前記交差部における前記第１半導体部の不純物濃度と等しい、請求項３に記載の半導体記憶装置。

【請求項5】

前記第２柱状体の底部における前記第２半導体部の不純物濃度は、１×１０^２０ｃｍ^－３以上である、請求項１に記載の半導体記憶装置。

【請求項6】

前記第１柱状体の前記第１導電層との交差部における前記第１半導体部の不純物濃度は、５×１０^１９ｃｍ^－３以下である、請求項５に記載の半導体記憶装置。

【請求項7】

複数の第１絶縁層と複数の第１導電層とが第１方向に交互に積層された積層体と、
第１半導体部と、前記第１半導体部と前記積層体との間に設けられた第２絶縁体部と、を含む柱状体とを備え、
前記複数の第１導電層と前記第１半導体部との交差部分は、トランジスタとして機能し、
前記第１半導体部の第１導電型不純物濃度は、前記交差部分において、１×１０^２０ｃｍ^－３以上である、半導体記憶装置。

【請求項8】

前記第１半導体部のキャリア濃度は、不純物濃度よりも低い、請求項７に記載の半導体記憶装置。

【請求項9】

前記第１半導体部は、ｎ型不純物を含み、
前記第１半導体部の可動電子の濃度は、ｎ型不純物濃度よりも低い、請求項７に記載の半導体記憶装置。

【請求項10】

複数の第１絶縁層とメモリセルトランジスタのコントロールゲートとして機能する複数の第１導電層とが第１方向に交互に積層された積層体と、
前記積層体内を前記第１方向に延伸する第１半導体部を含む第1柱状体とを備え、
前記第１柱状体の底部における前記第１半導体部の不純物濃度は、前記第１柱状体の前記第１導電層との交差部における前記第１半導体部の不純物濃度よりも高い、半導体記憶装置。

【請求項11】

第１絶縁層と第１犠牲膜とを第１方向に交互に積層して積層体を形成し、
前記積層体内を前記第１方向に延伸するホールを形成し、
前記ホールの内壁に第２絶縁体部を成膜し、
前記ホール内の前記第２絶縁体部の内側に、第１導電型の不純物がドープされた第１半導体部を成膜し、
第１熱処理によって、前記不純物がドープされた前記第１半導体部を結晶化させ、
第２熱処理によって、結晶化させた前記第１半導体部から前記不純物を拡散させ、
前記第１犠牲膜を除去し、除去後の空間に第１導電層を形成することを具備する、半導体記憶装置の製造方法。

【請求項12】

前記ホールの前記第１半導体部の内側に、不純物がドープされていない材料膜を成膜し、
前記第２熱処理によって前記第１半導体部の前記不純物を前記材料膜に拡散させ、
前記不純物の拡散された前記材料膜を除去することをさらに具備する、請求項１１に記載の方法。

【請求項13】

前記材料膜の成膜から前記材料膜の除去までを複数回繰り返した後に、
前記第１絶縁体部を埋め込む、請求項１２に記載の方法。

【請求項14】

前記材料膜を除去した後の前記第１半導体部の不純物濃度は、５×１０^１９ｃｍ^－３以下である、請求項１２に記載の方法。

【請求項15】

熱処理後の前記第１半導体部の結晶の粒径は、８０ｎｍ以上である、請求項１２に記載の方法。

【請求項16】

第１絶縁層と第１犠牲膜とを第１方向に交互に積層して積層体を形成し、
前記積層体内を前記第１方向に延伸するホールを形成し、
前記ホールの内壁に第２絶縁体部を成膜し、
前記ホール内の前記第２絶縁体部の内側に、第１導電型の不純物がドープされた第１半導体部を成膜し、
第１熱処理によって、前記不純物がドープされた前記第１半導体部を結晶化させ、
第２熱処理によって、結晶化された前記第１半導体部に水素を拡散し、
前記第１犠牲膜を除去し、除去後の空間に第１導電層を形成することを具備する、半導体記憶装置の製造方法。

【請求項17】

前記ホールの前記第１半導体部の内側に、不純物がドープされていない材料膜を成膜し、
前記第２熱処理によって前記第１半導体部の前記不純物を前記材料膜に拡散させ、
前記不純物の拡散された前記材料膜を除去することをさらに具備する、請求項１６に記載の方法。

【請求項18】

前記材料膜の成膜から前記材料膜の除去までを複数回繰り返した後に、
前記第１絶縁体部を埋め込む、請求項１７に記載の方法。

【請求項19】

前記材料膜を除去した後の前記第１半導体部の不純物濃度は、５×１０^１９ｃｍ^－３以下である、請求項１７に記載の方法。

【請求項20】

熱処理後の前記第１半導体部の結晶の粒径は、８０ｎｍ以上である、請求項１７に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体記憶装置およびその製造方法に関する。

【背景技術】

【0002】

ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置は、メモリセルを３次元的に配列した立体型メモリセルアレイを備える場合がある。このような立体型メモリセルアレイのセル電流を増大させるために、メモリセルのチャネル部のキャリア移動度を改善することが求められている。

【先行技術文献】

【非特許文献】

【0003】

【非特許文献1】Yasuo Wada and Shigeru Nishimatsu 1978 J. Electrochem. Soc. 125 1499

【非特許文献2】Hydrogen in crystalline semiconductors: A review of experimental results Physica B: Condensed Matter Volume 170, Issues 1-4, April 1991, PP. 3-20

【非特許文献3】Microscopic structure of hydrogen-shallow-donor complexes in crystalline silicon Physical review B vol.41 Number 6 p.3882 (1990)

【発明の概要】

【発明が解決しようとする課題】

【0004】

チャネル部のキャリア移動度を向上させたメモリセルアレイを備える半導体記憶装置およびその製造方法を提供する。

【課題を解決するための手段】

【0005】

本実施形態による半導体記憶装置は、チップ状の半導体記憶装置である。積層体は、複数の第１絶縁層と、メモリセルトランジスタのコントロールゲートとして機能する複数の第１導電層、とが第１方向に交互に積層されている。第1柱状体は、積層体内を第１方向に延伸する第１半導体部を含む。絶縁膜は、半導体記憶装置の端部に設けられている。第２柱状体は、絶縁膜内を第１方向に延伸し、第１半導体部より第１方向に短い第２半導体部を含む。第２柱状体の底部における第２半導体部の不純物濃度は、第１柱状体の第１導電層との交差部における第１半導体部の不純物濃度よりも高い。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る半導体装置の構成例を示す断面図。

【図2】積層体の構成例を示す平面図。

【図3】３次元構造のメモリセルを例示する断面図。

【図4】３次元構造のメモリセルを例示する断面図。

【図5】第１実施形態による半導体記憶装置のアレイチップの構成例を示す概略平面図。

【図6】ダミー柱状部の構成例を示す断面図。

【図7】１つのダミー柱状部の構成例を示す断面図。

【図8】第１実施形態による柱状部およびダミー柱状部の半導体ボディおよびその周辺を示す断面図。

【図9】第１実施形態による半導体記憶装置の製造方法の一例を示す断面図。

【図10A】図９に続く、半導体記憶装置の製造方法の一例を示す断面図。

【図10B】図９に続く、半導体記憶装置の製造方法の一例を示す断面図。

【図11A】図１０Ａに続く、半導体記憶装置の製造方法の一例を示す断面図。

【図11B】図１０Ｂに続く、半導体記憶装置の製造方法の一例を示す断面図。

【図12】図１１Ａに続く、半導体記憶装置の製造方法の一例を示す断面図。

【図13A】図１２に続く、半導体記憶装置の製造方法の一例を示す断面図。

【図13B】図１２に続く、半導体記憶装置の製造方法の一例を示す断面図。

【図14】図１３Ａの破線枠Ｂの部分の断面図。

【図15】図１４に続く、半導体記憶装置の製造方法の一例を示す断面図。

【図16】図１５に続く、半導体記憶装置の製造方法の一例を示す断面図。

【図17A】図１６に続く、半導体記憶装置の製造方法の一例を示す断面図。

【図17B】図１６に続く、半導体記憶装置の製造方法の一例を示す断面図。

【図18】第１実施形態の変形例１に係る半導体記憶装置の製造方法の一例を示す断面図。

【図19】図１８に続く、半導体記憶装置の製造方法の一例を示す断面図。

【図20】第１実施形態の変形例２に係る半導体記憶装置の構成例を示す断面図。

【図21】第１実施形態の変形例２に係る半導体記憶装置の構成例を示す断面図。

【図22】第２実施形態に係る半導体記憶装置の製造方法の一例を示す断面図。

【図23】図２２に続く、半導体記憶装置の製造方法の一例を示す断面図。

【図24】水素化処理を示す概念図。

【図25】水素化処理を示す概念図。

【図26】水素化の温度と可動電子の濃度との関係を示すグラフ。

【発明を実施するための形態】

【0007】

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものである。明細書と図面において、同一の要素には同一の符号を付す。

【0008】

（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１の構成例を示す断面図である。以下、積層体２０の積層方向をＺ方向とする。Ｚ方向と交差、例えば、直交する１つの方向をＹ方向とする。Ｚ方向およびＹ方向のそれぞれと交差、例えば、直交する１つの方向をＸ方向とする。なお、本明細書において、Ｘ方向は第３方向の例であり、Ｙ方向は第２方向の例であり、Ｚ方向は第１方向の例である。

【0009】

半導体記憶装置１は、メモリセルアレイを有するアレイチップ２と、ＣＭＯＳ回路を有するＣＭＯＳチップ３とを備えている。アレイチップ２とＣＭＯＳチップ３とは、貼合面Ｂ１において貼合されており、貼合面において接合された配線を介して互いに電気的に接続されている。図１では、ＣＭＯＳチップ３上にアレイチップ２が搭載された状態を示している。半導体記憶装置１は、ウェハ状態のアレイチップ２とウェハ状態のＣＭＯＳチップ３とを貼合させて、チップ状にダイシングされている。

【0010】

ＣＭＯＳチップ３は、基板３０と、トランジスタ３１と、ビア３２と、配線３３および３４と、層間絶縁膜３５とを備える。

【0011】

基板３０は、例えば、シリコン基板等の半導体基板である。トランジスタ３１は、基板３０の上に設けられたＮＭＯＳ又はＰＭＯＳのトランジスタである。トランジスタ３１は、例えば、アレイチップ２のメモリセルアレイを制御するＣＭＯＳ回路を構成する。トランジスタ３１は、複数の論理回路の例である。基板３０上には、トランジスタ３１以外の抵抗素子、容量素子等の半導体素子が形成されていてもよい。

【0012】

ビア３２は、トランジスタ３１と配線３３との間、あるいは、配線３３と配線３４との間を電気的に接続する。配線３３および３４は、層間絶縁膜３５内において多層配線構造を構成する。配線３４は、層間絶縁膜３５内に埋め込まれ、層間絶縁膜３５の表面にほぼ面一に露出されている。配線３３および３４は、トランジスタ３１等に電気的に接続される。ビア３２、配線３３および３４には、例えば、銅、タングステン等の低抵抗金属が用いられる。層間絶縁膜３５は、トランジスタ３１、ビア３２、配線３３および３４を被覆し保護する。層間絶縁膜３５には、例えば、シリコン酸化膜等の絶縁膜が用いられる。

【0013】

アレイチップ２は、積層体２０と、柱状体ＣＬと、スリットＳＴ（ＬＩ）と、半導体ソース層ＢＳＬと、金属層４０と、コンタクト２９と、ボンディングパッド５０とを備えている。

【0014】

積層体２０は、トランジスタ３１の上方に設けられており、基板３０に対してＺ方向に位置する。積層体２０は、Ｚ方向に沿って複数の電極膜２１および複数の絶縁膜２２を交互に積層して構成されている。積層体２０および柱状体ＣＬは、メモリセルアレイを構成する。電極膜２１には、例えば、タングステン等の導電性金属が用いられる。絶縁膜２２には、例えば、シリコン酸化膜等の絶縁膜が用いられる。絶縁膜２２は、電極膜２１同士を絶縁する。すなわち、複数の電極膜２１は、相互に絶縁状態で積層されている。電極膜２１および絶縁膜２２のそれぞれの積層数は、任意である。絶縁膜２２は、例えば、ポーラス絶縁膜またはエアギャップであってもよい。

【0015】

積層体２０のＺ方向の上端および下端の１つまたは複数の電極膜２１は、それぞれソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤとして機能する。ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間の電極膜２１は、ワード線ＷＬとして機能する。ワード線ＷＬは、メモリセルＭＣのゲート電極（コントロールゲート）である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２０の下部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２０の上部領域に設けられる。上部領域は、積層体２０の、ＣＭＯＳチップ３に近い側の領域を指し、下部領域は、積層体２０の、ＣＭＯＳチップ３から遠い側（金属層４０に近い側）の領域を指す。

【0016】

半導体記憶装置１は、ソース側選択トランジスタとドレイン側選択トランジスタとの間に直列に接続された複数のメモリセル（メモリセルトランジスタ）ＭＣを有する。ソース側選択トランジスタ、メモリセルＭＣ、および、ドレイン側選択トランジスタが直列に接続された構造は“メモリストリング”または“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、ビア２８を介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２０の下方に設けられ、Ｘ方向（図１の紙面方向）に延在している配線２３である。

【0017】

積層体２０内には、複数の柱状体ＣＬが設けられている。柱状体ＣＬは、積層体２０内において積層体の積層方向（Ｚ方向）に該積層体２０を貫通するように延在し、ビット線ＢＬに接続されたビア２８から半導体ソース層ＢＳＬまで設けられている。柱状体ＣＬの内部構造は後述する。なお、本実施形態においては、柱状体ＣＬは高アスペクト比であるため、Ｚ方向に２段（柱状部Ｔ１、Ｔ２）に分けて形成している。柱状部Ｔ２は、柱状部Ｔ１よりも後に形成される。柱状体ＣＬは１段であっても、３段以上であっても問題無い。

【0018】

また、積層体２０内には、複数のスリットＳＴ（ＬＩ）が設けられている。スリットＳＴ（ＬＩ）は、Ｘ方向に延在し、かつ、積層体２０の積層方向（Ｚ方向）に該積層体２０を貫通している。スリットＳＴ（ＬＩ）内には、シリコン酸化膜等の絶縁膜が充填されており、絶縁膜は板状に構成される。スリットＳＴ（ＬＩ）は、積層体２０の電極膜２１を電気的に分離している。代替的に、スリットＳＴ（ＬＩ）の内壁にシリコン酸化膜等の絶縁膜を被覆し、さらに絶縁膜の内側に導電材料を埋め込んでもよい。この場合、導電材料は、半導体ソース層ＢＳＬに達するソース配線ＬＩとしても機能する。即ち、スリットＳＴは、メモリセルアレイを構成する積層体２０の電極膜２１から電気的に分離され、かつ、半導体ソース層ＢＳＬに電気的に接続されたソース配線ＬＩであってもよい。スリットは、ＳＴ（ＬＩ）とも呼ぶ。

【0019】

積層体２０の上には、半導体ソース層ＢＳＬが設けられている。半導体ソース層ＢＳＬは、第１半導体層の例である。半導体ソース層ＢＳＬは、積層体２０に対応して設けられる。半導体ソース層ＢＳＬは、第１面Ｆ１と、第１面Ｆ１と反対側の第２面Ｆ２とを有する。半導体ソース層ＢＳＬの第１面Ｆ１側には、積層体２０（メモリセルアレイ）が設けられており、第２面Ｆ２側には金属層４０が設けられている。金属層４０は、ソース線４１と電源線４２とを含む。これらソース線４１と電源線４２とは、後に詳述する。半導体ソース層ＢＳＬは、複数の柱状体ＣＬの一端に共通に接続されており、同一のメモリセルアレイ２ｍにある複数の柱状体ＣＬに共通のソース電位を与える。すなわち、半導体ソース層ＢＳＬは、メモリセルアレイ２ｍの共通ソース電極として機能する。半導体ソース層ＢＳＬには、例えば、ドープドポリシリコン等の導電性材料が用いられる。金属層４０には、例えば、銅、アルミニウム、または、タングステン等の、半導体ソース層ＢＳＬよりも低抵抗の金属材料が用いられる。なお、２ｓは、各電極膜２１にコンタクトを接続するために設けられた電極膜２１の階段部分である。階段部分２ｓについては、図２を参照して後述する。

【0020】

一方、積層体２０の上であって、半導体ソース層ＢＳＬが設けられていない領域には、ボンディングパッド５０が設けられている。ボンディングパッド５０は、第１電極の例である。ボンディングパッド５０は、金属ワイヤなど（図示せず）に接続され、半導体記憶装置１の外部から電源供給を受ける。ボンディングパッド５０は、コンタクト２９、配線２４および配線３４を介して、ＣＭＯＳチップ３のトランジスタ３１に接続される。このため、ボンディングパッド５０から供給された外部電源が、トランジスタ３１に供給される。コンタクト２９は、例えば、銅、タングステン等の低抵抗金属が用いられる。

【0021】

本実施形態では、アレイチップ２とＣＭＯＳチップ３とは、個別に形成され、貼合面Ｂ１で貼合されている。したがって、アレイチップ２内にはトランジスタ３１は設けられていない。また、ＣＭＯＳチップ３内には、積層体２０（メモリセルアレイ）は設けられていない。トランジスタ３１および積層体２０は、ともに半導体ソース層ＢＳＬの第１面Ｆ１側にある。トランジスタ３１は、金属層４０がある第２面Ｆ２とは反対側にある。

【0022】

積層体２０の下方には、ビア２８、配線２３、および、配線２４が設けられている。配線２３および２４は、層間絶縁膜２５内に埋め込まれ、層間絶縁膜２５の表面にほぼ面一に露出されている。配線２３および２４は、柱状体ＣＬの半導体ボディ２１０等に電気的に接続される。ビア２８、配線２３および配線２４には、例えば、銅、タングステン等の低抵抗金属が用いられる。層間絶縁膜２５は、積層体２０、ビア２８、配線２３および配線２４を被覆し保護する。層間絶縁膜２５には、例えば、シリコン酸化膜等の絶縁膜が用いられる。

【0023】

ダミー柱状部Ｔ２ｄが、カーフ領域ＫＦの層間絶縁膜２５内にＺ方向に延伸するように設けられている。ダミー柱状部Ｔ２ｄは、柱状部Ｔ２と同じ工程で形成され、柱状体ＣＬと同じ構成を有する。しかし、ダミー柱状部Ｔ２ｄは、半導体記憶装置１のアレイチップ２の外縁部（端部）ＫＦに設けられている。外縁部ＫＦは、ダイシング工程において半導体ウェハを切断してアレイチップ２に個片化するときに切断されるダイシング領域の残部である。また、外縁部ＫＦは、例えば、ガードリングやエッジシールより外側の領域、あるいは、ポリイミド（パッシベーション）で覆われていない領域ということもできる。外縁部ＫＦには、フォトリソグラフィ工程のアラインメントマーク、テストパターン等のように、メモリとして機能しないダミーパターンが形成されている場合がある。ダミー柱状部Ｔ２ｄは、このような外縁部ＫＦに形成されたダミーパターンの一部であり、メモリセルとしては用いられない。

【0024】

層間絶縁膜２５と層間絶縁膜３５とは貼合面Ｂ１において貼合しており、配線２４および配線３４とも貼合面Ｂ１において略面一で接合している。これにより、アレイチップ２とＣＭＯＳチップ３とは、配線２４および配線３４を介して電気的に接続される。

【0025】

図２は、積層体２０の構成例を示す平面図である。積層体２０は、階段部分２ｓと、メモリセルアレイ２ｍとを含む。階段部分２ｓは、積層体２０の縁部に設けられている。メモリセルアレイ２ｍは、階段部分２ｓによって挟まれ、あるいは、囲まれている。スリットＳＴ（ＬＩ）は、積層体２０の一端の階段部分２ｓから、メモリセルアレイ２ｍを経て、積層体２０の他縁の階段部分２ｓまで設けられている。スリットＳＨＥは、少なくともメモリセルアレイ２ｍに設けられている。スリットＳＨＥは、スリットＳＴ（ＬＩ）よりも浅く、スリットＳＴ（ＬＩ）と略平行に延伸している。スリットＳＨＥは、ドレイン側選択ゲートＳＧＤごとに電極膜２１を電気的に分離するために設けられている。

【0026】

図２に示す２つのスリットＳＴ（ＬＩ）によって挟まれた積層体２０の部分は、ブロック（ＢＬＯＣＫ）と呼ばれる。ブロックは、例えば、データ消去の最小単位を構成する。スリットＳＨＥは、ブロック内に設けられている。スリットＳＴ（ＬＩ）とスリットＳＨＥとの間の積層体２０は、フィンガと呼ばれる。ドレイン側選択ゲートＳＧＤは、フィンガごとに区切られている。このため、データの書込みおよび読み出し時に、ドレイン側選択ゲートＳＧＤにより、ブロック内の１つのフィンガを選択状態とすることができる。

【0027】

図３および図４のそれぞれは、３次元構造のメモリセルを例示する断面図である。複数の柱状体ＣＬのそれぞれは、積層体２０内に設けられたメモリホールＭＨ内に設けられている。各柱状体ＣＬは、Ｚ方向に沿って積層体２０の上端から積層体２０を貫通し、積層体２０内および半導体ソース層ＢＳＬ内にかけて設けられている。複数の柱状体ＣＬは、それぞれ、半導体ボディ２１０、メモリ膜２２０、および、コア層２３０を含む。柱状体ＣＬは、その中心部に設けられたコア層２３０、該コア層２３０の周囲に設けられた半導体ボディ（半導体部材）２１０、および、該半導体ボディ２１０の周囲に設けられたメモリ膜（電荷蓄積部材）２２０を含む。半導体ボディ２１０は、積層体２０内において、積層方向（Ｚ方向）に延在している。半導体ボディ２１０は、コア層２３０とトンネル絶縁膜２２３との間に設けられている。半導体ボディ２１０は、半導体ソース層ＢＳＬと電気的に接続されている。メモリ膜２２０は、半導体ボディ２１０と電極膜２１との間に設けられ、電荷捕獲部を有する。各フィンガからそれぞれ１つずつ選択された複数の柱状体ＣＬは、図１のビア２８を介して１本のビット線ＢＬに共通に接続される。柱状体ＣＬのそれぞれは、例えば、メモリセルアレイ２ｍの領域に設けられている。

【0028】

図４に示すように、Ｘ－Ｙ平面におけるメモリホールＭＨの形状は、例えば、円または楕円である。電極膜２１と絶縁膜２２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜２１ａが設けられてもよい。ブロック絶縁膜２１ａは、例えば、シリコン酸化物膜または金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。電極膜２１と絶縁膜２２との間、および、電極膜２１とメモリ膜２２０との間には、バリア膜２１ｂが設けられていてもよい。バリア膜２１ｂは、例えば、電極膜２１がタングステンである場合、例えば、窒化チタンとチタンとの積層構造膜が選ばれる。ブロック絶縁膜２１ａは、電極膜２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。バリア膜２１ｂは、電極膜２１とブロック絶縁膜２１ａとの密着性を向上させる。

【0029】

半導体部材としての半導体ボディ２１０の形状は、例えば、底を有した筒状である。半導体ボディ２１０には、例えば、ポリシリコンが用いられる。半導体ボディ２１０は、例えば、ｎ型シリコンである。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ、および、ソース側選択トランジスタＳＴＳのそれぞれのチャネル部となる。同一メモリセルアレイ２ｍ内の複数の半導体ボディ２１０の一端は、半導体ソース層ＢＳＬに電気的に共通に接続される。

【0030】

メモリ膜２２０は、ブロック絶縁膜２１ａ以外の部分が、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ２１０と、ワード線ＷＬとなる電極膜２１との間に記憶領域を有し、Ｚ方向に積層されている。各メモリセルＭＣは、電極膜２１と柱状体ＣＬとの交差部に対応して設けられている。メモリ膜２２０は、例えば、カバー絶縁膜２２１、電荷捕獲膜２２２、および、トンネル絶縁膜２２３を含む。半導体ボディ２１０、電荷捕獲膜２２２、および、トンネル絶縁膜２２３のそれぞれはＺ方向に延伸している。

【0031】

カバー絶縁膜２２１は、絶縁膜２２と電荷捕獲膜２２２との間に設けられている。カバー絶縁膜２２１は、例えば、シリコン酸化物を含む。カバー絶縁膜２２１は、犠牲膜（図示せず）を電極膜２１にリプレースするとき（リプレース工程）、電荷捕獲膜２２２がエッチングされないように保護する。カバー絶縁膜２２１は、リプレース工程において、電極膜２１とメモリ膜２２０との間から除去されてもよい。この場合、図３および図４に示すように、電極膜２１と電荷捕獲膜２２２との間には、例えば、ブロック絶縁膜２１ａが設けられなくなる。また、電極膜２１の形成に、リプレース工程を利用しない場合には、カバー絶縁膜２２１は、なくてもよい。

【0032】

電荷捕獲膜２２２は、トンネル絶縁膜２２３と積層体２０との間に設けられ、より詳細には、ブロック絶縁膜２１ａおよびカバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷捕獲膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜２２２のうち、ワード線ＷＬとなる電極膜２１と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣの閾値電圧は、電荷捕獲部中の電荷の有無、または、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。

【0033】

トンネル絶縁膜２２３は、半導体ボディ２１０と積層体２０との間に設けられ、より詳細には半導体ボディ２１０と電荷捕獲膜２２２との間に設けられている。トンネル絶縁膜２２３は、例えば、シリコン酸化物、または、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間の電位障壁である。例えば、半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、および、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜２２３の電位障壁を通過（トンネリング）する。

【0034】

コア層２３０は、筒状の半導体ボディ２１０の内部スペースを埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０は、例えば、シリコン酸化物を含み、絶縁性である。

【0035】

図１に示すように、柱状体ＣＬは、それぞれ柱状部Ｔ１、Ｔ２に分けて形成されているが、柱状部Ｔ１、Ｔ２の構成は、図３および図４に示す構成でよい。ダミー柱状部Ｔ２ｄは、層間絶縁膜２５内に設けられるが、柱状部Ｔ２と同時に形成され、柱状体ＣＬと同じ構成を有する。

【0036】

図５は、第１実施形態による半導体記憶装置１のアレイチップ２の構成例を示す概略平面図である。メモリセルアレイ２ｍ等がアレイチップ２の中央部に設けられている。ダミー柱状部Ｔ２ｄは、アレイチップ２の外縁部ＫＦに設けられ、メモリ領域ＭＥＭの周囲に設けられている。

【0037】

図６は、ダミー柱状部Ｔ２ｄの構成例を示す断面図である。図７は、１つのダミー柱状部Ｔ２ｄの構成例を示す断面図である。

【0038】

図６に示すように、ダミー柱状部Ｔ２ｄは、外縁部ＫＦに設けられており、柱状部Ｔ１、Ｔ２と同じ構成を有する。ただし、柱状部Ｔ２の下部は、図１に示すように、半導体ソース層ＢＳＬに達しており、柱状部Ｔ２の下部の周囲には、半導体ソース層ＢＳＬが接触している。これに対し、ダミー柱状部Ｔ２ｄは、図６に示すように、層間絶縁膜２５内に設けられており、ダミー柱状部Ｔ２ｄには、層間絶縁膜２５が接触している。

【0039】

ダミー柱状部Ｔ２ｄの下部における半導体ボディ２１０の不純物濃度は、柱状部Ｔ１、Ｔ２におけるメモリセルＭＣの半導体ボディ２１０の不純物濃度よりも高い。ダミー柱状部Ｔ２ｄの底部（例えば、ダミー柱状部Ｔ２ｄのメモリホールＭＨが半導体ボディ２１０の堆積によって閉塞した部分、すなわち、コア層２３０の存在しない部分）における半導体ボディ２１０の不純物濃度は、例えば、１×１０^２０ｃｍ^－３以上である。ダミー柱状部Ｔ２ｄの底部以外の不純物濃度は、例えば、５×１０^１９ｃｍ^－３以下であり、ダミー柱状部Ｔ２ｄの底部より低い。柱状部Ｔ１、Ｔ２におけるメモリセルＭＣの半導体ボディ２１０の不純物濃度は、例えば、５×１０^１９ｃｍ^－３以下である。不純物は、例えば、ｎ型不純物（燐、ヒ素）である。不純物濃度は、例えば、エネルギー分散型Ｘ線分析（ＥＤＸ）により測定することができる。柱状部Ｔ１、Ｔ２におけるメモリセルＭＣの半導体ボディ２１０は、ソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤ以外のワード線ＷＬとして機能する電極膜２１と交差する半導体ボディ２１０の領域である。

【0040】

柱状部Ｔ１、Ｔ２およびダミー柱状部Ｔ２ｄの半導体ボディ２１０全体は、当初、例えば、１×１０^２０ｃｍ^－３以上の高濃度不純物を含むアモルファスシリコン膜として形成される。半導体ボディ２１０がポリシリコン膜に結晶化された後、半導体ボディ２１０から不純物が引き抜かれる。この過程において、ダミー柱状部Ｔ２ｄの下部には、半導体ボディ２１０が充填されているため、半導体ボディ２１０の不純物は、あまり引き抜かれない。従って、ダミー柱状部Ｔ２ｄの底部における半導体ボディ２１０の不純物濃度は高いままであり、柱状部Ｔ１、Ｔ２の半導体ボディ２１０の不純物濃度よりも高い。

【0041】

図７に示すように、ダミー柱状部Ｔ２ｄの構成は、柱状体ＣＬと同じでよい。従って、ダミー柱状部Ｔ２ｄは、コア層２３０と、半導体ボディ２１０と、メモリ膜２２０をメモリホールＭＨ内に備えている。

【0042】

コア層２３０は、層間絶縁膜２５内をＺ方向に延伸する。半導体ボディ２１０は、コア層２３０と層間絶縁膜２５との間に設けられ、コア層２３０の周囲に設けられている。メモリ膜２２０は、半導体ボディ２１０と層間絶縁膜２５との間に設けられ、半導体ボディ２１０の周囲に設けられている。メモリ膜２２０は、トンネル絶縁膜２２３および電荷捕獲膜２２２を備える。メモリ膜２２０の周囲には、層間絶縁膜２５が設けられている。コア層２３０は、例えば、円柱状に形成されている。半導体ボディ２１０およびメモリ膜２２０は、例えば、円筒状に形成されている。

【0043】

半導体ボディ２１０は、柱状体ＣＬの柱状部Ｔ１、Ｔ２の半導体ボディ２１０と同様に、例えば、結晶の粒径の比較的大きなポリシリコンが用いられる。

【0044】

図８は、第１実施形態による柱状部Ｔ１、Ｔ２およびダミー柱状部Ｔ２ｄの半導体ボディ２１０およびその周辺を示す断面図である。図８は、図３および図７の破線枠Ｂに示す部分を示す。

【0045】

半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ、および、ソース側選択トランジスタＳＴＳのそれぞれのチャネル部である。半導体ボディ２１０は、上述のとおり、例えば、ｎ型シリコンで構成されている。半導体ボディ２１０に含まれる不純物濃度は、ダミー柱状部Ｔ２ｄの底部における半導体ボディ２１０に含まれる不純物濃度より低い。不純物は、ｎ型不純物（例えば、燐、ヒ素）である。

【0046】

例えば、半導体ボディ２１０は、成膜当初、アモルファスシリコン膜で形成されており、８００度以上の温度でアニール処理することによってポリシリコン膜に結晶化される。このとき、半導体ボディ２１０のアモルファスシリコン膜にｎ型不純物が高濃度（例えば、１×１０^２０ｃｍ^－３以上）で導入されている場合、ノンドープドアモルファスシリコン膜と比較して、アニール処理後のポリシリコン膜の結晶の粒径が大きくなる。半導体ボディ２１０にノンドープドアモルファスシリコン膜を用いた場合と比べて、ドープドポリシリコン膜を用いた場合のポリシリコン膜の結晶の粒径は、４０％程度拡大する。例えば、半導体ボディ２１０にノンドープドアモルファスシリコン膜を用いた場合にはアニール処理後のポリシリコン膜の粒径は、例えば、約５０ｎｍ以下である。これに対し、半導体ボディ２１０にｎ型不純物を導入したアモルファスシリコン膜を用いた場合には、アニール処理後のポリシリコン膜の粒径は、例えば、約８０ｎｍ以上になる。

【0047】

結晶間の粒界は、キャリアをトラップして電位障壁となり、キャリア移動度を低下させる原因となる。半導体ボディ２１０のポリシリコン膜の結晶の粒径が大きいほど、粒界の密度が小さくなるので、半導体ボディ２１０のキャリア移動度は向上する。

【0048】

よって、半導体ボディ２１０にｎ型不純物を導入したアモルファスシリコン膜を用いた場合、ノンドープドアモルファスシリコン膜を用いた場合と比較して、アニール処理後の半導体ボディ２１０のキャリア移動度は高くなる。

【0049】

一方、例えば、１×１０^２０ｃｍ^－３以上の高濃度不純物が半導体ボディ２１０内に存在する場合、半導体ボディ２１０内のキャリア濃度も高くなる。この場合、半導体ボディ２１０が低抵抗となり、チャネル部として機能することができない。

【0050】

そこで、本実施形態では、アニール処理によってポリシリコン膜の結晶の粒径を増大させた後、半導体ボディ２１０内の不純物濃度を低下させる。半導体ボディ２１０内の不純物濃度は、アニール処理による拡散によって低下させる。半導体ボディ２１０内に存在する不純物濃度を、例えば、５×１０^１９ｃｍ^－３以下に低減させる。これにより、半導体ボディ２１０は、比較的大きな粒径のポリシリコンで構成されながら、メモリセルＭＣのチャネル部として正常に機能することが可能となる。つまり、半導体ボディ２１０のキャリア移動度を向上させ、メモリセルＭＣのセル電流を増大させることができる。

【0051】

半導体ボディ２１０の不純物濃度が５×１０^１９ｃｍ^－３以下である場合、半導体ボディ２１０の抵抗率は、１．５×１０^－３オーム・ｃｍ以上である。即ち、第１実施形態によるメモリセルＭＣのチャネル部の抵抗率は、１．５×１０^－３オーム・ｃｍ以上となる。

【0052】

尚、結晶等の粒径は、ＡＣＯＭ－ＴＥＭ（Ａｕｔｏｍａｔｅｄ Ｃｒｙｓｔａｌ Ｏｒｉｅｎｔａｔｉｏｎ Ｍａｐｐｉｎｇ ｉｎ ＴＥＭ）分析によって粒径解析を用いて行う。双晶は粒界として取り扱う。また、方位角差（５°）以内の測定点が２点以上連続して存在する場合を同一粒として扱う。平均粒径ｄは、粒子の総数をＮ、個々の粒子の面積比と粒径（円相当径）をそれぞれＡｉ、ｄｉとしたとき、次式により算出する。

【数1】

【0053】

次に、本実施形態による半導体記憶装置１の製造方法について説明する。

【0054】

図９～図１７Ｂは、第１実施形態による半導体記憶装置１の製造方法の一例を示す断面図である。図９、図１０Ａ、図１１Ａ、図１２、図１３Ａおよび図１７Ａは、柱状部Ｔ１、Ｔ２の断面を示す。図１０Ｂ、図１１Ｂ、図１３Ｂおよび図１７Ｂは、ダミー柱状部Ｔ２ｄの断面を示す。尚、図９～図１７Ｂは、図１に対して構造体の上下方向（Ｚ方向）を逆に表示している。

【0055】

まず、図９に示すように、基板ＳＵＢ上に、絶縁膜２２と犠牲膜１２１とをＺ方向に交互に積層し積層体２０＿１を形成する。基板ＳＵＢは、例えば、シリコン基板等の半導体基板でよく、半導体ソース層ＢＳＬでよい。絶縁膜２２には、例えば、シリコン酸化膜等の絶縁膜が用いられる。犠牲膜１２１には、例えば、シリコン窒化膜等の絶縁膜が用いられる。犠牲膜１２１は、後の工程において電極膜２１と置換されるために、絶縁膜２２に対して選択的にエッチング可能な材料である。

【0056】

一方、図示しないが、外縁部ＫＦでは、基板ＳＵＢ上に積層体２０＿１は形成されていない。

【0057】

次に、リソグラフィ技術およびエッチング技術を用いて、積層体２０＿１および層間絶縁膜２５にメモリホールＭＨ１を形成する。メモリホールＭＨ１は、積層体２０＿１内をＺ方向に延伸するように形成され、基板ＳＵＢに達するように形成される。

【0058】

次に、図１０Ａに示すように、メモリホールＭＨ１内に犠牲膜２６を埋め込む。犠牲膜２６には、例えば、ポリシリコン等の絶縁膜２２および犠牲膜１２１に対して選択的にエッチング可能な材料が用いられる。

【0059】

次に、積層体２０＿１および犠牲膜２６上に中間層７０を形成する。リソグラフィ技術およびエッチング技術を用いて、中間層７０を加工し、犠牲膜２６の中間層７０を除去し、その犠牲膜２６上に犠牲膜７１を埋め込む。

【0060】

次に、中間層７０および犠牲膜７１上に、絶縁膜２２と犠牲膜１２１とをＺ方向に交互にさらに積層し積層体２０＿２を形成する。これにより、図１０Ａに示す構造が得られる。

【0061】

一方、図１０Ｂに示すように、外縁部ＫＦでは、基板ＳＵＢ上に層間絶縁膜２５が形成される。層間絶縁膜２５には、例えば、シリコン酸化膜が用いられる。

【0062】

次に、図１１Ａに示すように、リソグラフィ技術およびエッチング技術を用いて、積層体２０＿２にメモリホールＭＨ２を形成する。メモリホールＭＨ２は、積層体２０＿２内をＺ方向に延伸するように形成され、メモリホールＭＨ１上の犠牲膜７１に達するように形成される。犠牲膜７１は、メモリホールＭＨ２の形成工程におけるエッチングストッパとして機能する。

【0063】

このとき、図１１Ｂに示すように、外縁部ＫＦでは、層間絶縁膜２５内に同様にメモリホールＭＨ２を形成する。メモリホールＭＨ２は、層間絶縁膜２５内をＺ方向に延伸するように形成される。しかし、外縁部ＫＦでは、メモリホールＭＨ１は形成されていないので、メモリホールＭＨ２は、層間絶縁膜２５内に形成され、基板ＳＵＢには達しない。

【0064】

次に、図１２に示すように、メモリホールＭＨ２を介して犠牲膜２６を選択的に除去する。これにより、メモリホールＭＨ１、ＭＨ２が積層体２０＿１、２０＿２内において、Ｚ方向に延伸する１つのメモリホールとして形成される。

【0065】

次に、図１３Ａおよび図１３Ｂに示すように、メモリホールＭＨ１、ＭＨ２の内壁に、電荷捕獲膜２２２、トンネル絶縁膜２２３および半導体ボディ２１０をこの順に堆積する。外縁部ＫＦのメモリホールＭＨ２内にも、電荷捕獲膜２２２、トンネル絶縁膜２２３および半導体ボディ２１０が形成される。電荷捕獲膜２２２には、例えば、シリコン窒化物が用いられる。トンネル絶縁膜２２３には、例えば、シリコン酸化膜が用いられる。半導体ボディ２１０には、例えば、ｎ型不純物がドープされたアモルファスシリコン膜が用いられる。半導体ボディ２１０のアモルファスシリコン膜は、ｎ型不純物として燐またはヒ素を含む。半導体ボディ２１０のｎ型不純物濃度は、例えば、１×１０^２０ｃｍ^－３以上であり、比較的高濃度となっている。

【0066】

次に、図１４に示す構造体をアニール処理する。尚、図１４～図１６は、図１３Ａの破線枠Ｂの部分の断面を示す。外縁部ＫＦにおけるダミー柱状部Ｔ２ｄの半導体ボディ２１０も同様にかつ同時に処理される。

【0067】

図１４に示すように、半導体ボディ２１０は、成膜当初、アモルファスシリコン膜として形成される。

【0068】

次に、図１５に示すように、アニール処理によって、半導体ボディ２１０のアモルファスシリコン膜は結晶化し、ポリシリコン膜に変質する。このとき、半導体ボディ２１０は１×１０^２０ｃｍ^－３以上の高濃度ｎ型不純物を含むため、比較的粒径の大きなポリシリコン膜に変質する。例えば、半導体ボディ２１０が、１×１０^２０ｃｍ^－３以上の燐濃度を有するアモルファスシリコン膜であり、約８００度以上の温度でアニール処理を行った場合、アニール処理後のポリシリコン膜の粒径は、例えば、約８０ｎｍ以上になる。半導体ボディ２１０の粒径が大きいと、粒界の密度が低下するため、半導体ボディ２１０のキャリア移動度が向上し、メモリセルＭＣのセル電流を増大させることができる。

【0069】

次に、図１５および図１６に示すように、アニール処理によって、半導体ボディ２１０のポリシリコン膜に含まれる不純物を拡散させる。例えば、約８００度以上の温度でアニール処理する。アニール処理によって、例えば、半導体ボディ２１０のリンは、リン化水素（ＰＨｘ（ｘは、正整数））となって外部へ拡散（脱離）する。不純物の拡散により、半導体ボディ２１０内に存在する不純物濃度を、例えば、１×１０^２０ｃｍ^－３以上から５×１０^１９ｃｍ^－３以下に低減させることができる。（但し、半導体ボディ２１０内に存在する不純物濃度は、検出限界以下まで低減される訳ではない。）これにより、半導体ボディ２１０は、比較的大きな粒径のポリシリコン膜で構成され、かつ、比較的低い不純物濃度を有する。その結果、半導体ボディ２１０は、キャリア移動度を向上させつつ、メモリセルＭＣのチャネル部として正常に機能することが可能となる。

【0070】

一方、図１３Ｂに示すように、外縁部ＫＦでは、メモリホールＭＨ１は形成されておらず、メモリホールＭＨ２は、層間絶縁膜２５内において深く（長く）形成され、底部において柱状部Ｔ２の底部よりも細くなっている。従って、外縁部ＫＦのメモリホールＭＨ２では、その底部に半導体ボディ２１０が埋め込まれ易くなっている。従って、上記アニール処理において、外縁部ＫＦのメモリホールＭＨ２の底部では、半導体ボディ２１０のポリシリコン膜に含まれる不純物は、あまり拡散せず、高濃度のまま残る可能性が高い。よって、図１７Ｂに示すように、外縁部ＫＦのメモリホールＭＨ２の底部では、半導体ボディ２１０のポリシリコン膜には、例えば、１×１０^２０ｃｍ^－３以上の高濃度の不純物が残っている。

【0071】

次に、図１７Ａおよび図１７Ｂに示すように、メモリホールＭＨ１、ＭＨ２内の半導体ボディ２１０の内側にコア層２３０を埋め込む。このようにして柱状体ＣＬが形成される。図１７Ｂに示すように、外縁部ＫＦのメモリホールＭＨ２の底部では、半導体ボディ２１０のポリシリコン膜には、高濃度不純物が残っている。

【0072】

次に、図１のスリットＳＴを形成し、スリットＳＴを介して、図１７Ａの犠牲膜１２１を除去する。さらに、犠牲膜１２１が除去された後の空間に電極膜２１の材料（例えば、タングステン）を埋め込む。これにより、積層体２０＿１、２０＿２の犠牲膜１２１が電極膜２１に置換され、図１の積層体２０が形成される。

【0073】

スリットＳＴの内壁にシリコン酸化膜等の絶縁膜を形成し、スリットＳＴ内の絶縁膜の内側にタングステン等の導電材料を埋め込む。これにより、図１のソース配線ＬＩが形成される。ソース配線ＬＩは、半導体ソース層ＢＳＬに電気的に接続される。

【0074】

次に、柱状体ＣＬ上に図示しない多層配線層等を形成する。これにより、アレイチップ２が完成する。

【0075】

次に、図１に示すように、別工程で形成されたＣＭＯＳチップ３をアレイチップ２に貼合する。

【0076】

次に、ＣＭＰ法を用いて、半導体ソース層ＢＳＬを露出させる。半導体ソース層ＢＳＬ上に金属層４０およびボンディングパッド５０を形成する。これにより、本実施形態による半導体記憶装置１が完成する。

【0077】

本実施形態によれば、半導体ボディ２１０の成膜工程において、例えば、１×１０^２０ｃｍ^－３以上の高濃度のｎ型不純物を含むアモルファスシリコン膜を形成し、アニール処理において粒径の大きな結晶で構成されたポリシリコン膜に変質する。さらに、アニール処理によって、半導体ボディ２１０内のポリシリコン膜のｎ型不純物を外方拡散させる。これにより、半導体ボディ２１０内に存在する不純物濃度を、例えば、５×１０^１９ｃｍ^－３以下に低減させる。よって、半導体ボディ２１０は、粒径の大きなポリシリコン膜で構成され、かつ、メモリセルＭＣのチャネル部として正常に機能することが可能となる。その結果、半導体ボディ２１０のキャリア移動度を向上させ、メモリセルＭＣのセル電流を増大させることができる。

【0078】

一方、図１７Ｂに示すように、外縁部ＫＦでは、メモリホールＭＨ２は、層間絶縁膜２５内において深く（長く）形成され、底部において柱状部Ｔ２の底部よりも細くなっている。従って、外縁部ＫＦのメモリホールＭＨ２の底部では、半導体ボディ２１０のポリシリコン膜には、例えば、１×１０^２０ｃｍ^－３以上の高濃度の不純物が残る。

【0079】

（変形例１）
図１８および図１９は、第１実施形態の変形例１に係る半導体記憶装置１の製造方法の一例を示す断面図である。本変形例１では、半導体ボディ２１０のポリシリコン膜に含まれる不純物を、犠牲膜３００を用いて低減させる。

【0080】

図９～図１５に示す工程を経た後、図１８に示すように、半導体ボディ２１０の内側に、犠牲膜３００を形成する。犠牲膜３００には、不純物をドープされていない材料膜、例えば、ノンドープドアモルファスシリコン等が用いられる。犠牲膜３００の不純物濃度は、このとき半導体ボディ２１０に含まれている不純物濃度よりも低い。

【0081】

次に、アニール処理によって、半導体ボディ２１０のポリシリコン膜に含まれる不純物を犠牲膜３００に拡散させる。例えば、約８００度以上の温度でアニール処理する。これにより、図１８に示すように、不純物が、半導体ボディ２１０のポリシリコン膜から犠牲膜３００のノンドープドアモルファスシリコン膜に拡散する。

【0082】

次に、図１９に示すように、エッチング法により、犠牲膜３００を除去する。これにより、犠牲膜３００に拡散された不純物を半導体ボディ２１０から取り除くことができる。

【0083】

半導体ボディ２１０に含まれる不純物濃度が依然として高い場合には、新しい犠牲膜３００を半導体ボディ２１０の内側に形成し、同様に、アニール処理およびエッチング処理を繰り返して、半導体ボディ２１０から不純物を取り除いてもよい。つまり、犠牲膜３００の成膜から犠牲膜３００の除去までを複数回繰り返してもよい。その後、コア層２３０が埋め込まれる。

【0084】

これにより、図１９に示すように、半導体ボディ２１０内に存在する不純物濃度を、例えば、１×１０^２０ｃｍ^－３以上から５×１０^１９ｃｍ^－３以下に低減させることができる。これにより、半導体ボディ２１０は、比較的大きな粒径のポリシリコン膜で構成され、かつ、比較的低い不純物濃度を有する。その結果、半導体ボディ２１０は、キャリア移動度を向上させつつ、メモリセルＭＣのチャネル部として正常に機能することが可能となる。

【0085】

その他、本変形例１の構成および製造方法は、第１実施形態の構成および製造方法と同様でよい。これにより、本変形例１は、第１実施形態と同様の効果を得ることができる。

【0086】

（変形例２）
図２０および図２１は、第１実施形態の変形例２に係る半導体記憶装置１の構成例を示す断面図である。本変形例２では、積層体２０＿１を基板ＳＵＢ上に直接形成するのではなく、基板ＳＵＢと積層体２０＿１との間に、絶縁膜５０３と、例えば、ポリシリコン膜で構成される半導体ソース層ＢＳＬとを設ける。半導体ソース層ＢＳＬは、図２１に示すように、下から順に、例えば、ポリシリコン膜でそれぞれ構成される半導体膜５０２、半導体膜５０１、および半導体膜５００で構成される。

【0087】

変形例２の製造方法は以下のとおりである。図２０に示すように、積層体２０＿１、２０＿２の形成前において、半導体膜５０１の形成領域に犠牲膜１３０を形成しておく。犠牲膜１３０には、例えば、シリコン酸化膜、シリコン窒化膜が用いられる。次に、積層体２０＿１、２０＿２および柱状体ＣＬを形成する。柱状体ＣＬは、第１実施形態または変形例１と同様に形成される。よって、半導体ボディ２１０は、１×１０^２０ｃｍ^－３以上の高濃度の不純物を有するアモルファスシリコン膜で形成され、その後、５×１０^１９ｃｍ^－３以下の不純物濃度またはキャリア濃度を有するポリシリコン膜に変質される。コア層２３０がメモリホールＭＨ１、ＭＨ２内に埋め込まれた後、コア層２３０をエッチバックし、コア層２３０上にシリコンキャップ層ＣＡＰが埋め込まれる。シリコンキャップ層ＣＡＰは、半導体ボディ２１０と電気的に接続され、かつ、その上方にあるビット線ＢＬ（図１の配線２３）にも電気的に接続されている。シリコンキャップ層ＣＡＰは、ビット線ＢＬと半導体ボディ２１０（メモリセルＭＣのチャネル部）とを電気的に接続するために設けられている。従って、シリコンキャップ層ＣＡＰには、導電性のドープドポリシリコン膜等が用いられる。

【0088】

その後、図２に示すスリットＳＴを介して犠牲膜１３０を除去し、犠牲膜１３０の除去によって露出された電荷捕獲膜２２２およびトンネル絶縁膜２２３も除去する。これにより、半導体ボディ２１０の側面を露出させる。図２１に示すように、犠牲膜１３０が存在していた領域に半導体膜５０１の材料（例えば、ドープドポリシリコン等の導電材料）を埋め込む。これにより、半導体膜５０１は、半導体ボディ２１０の側面に直接接触する。このように、本変形例２では、犠牲膜１３０の材料を半導体膜５０１の材料に置換することによって、半導体ボディ２１０に電気的に接続された半導体膜５０１が形成される。

【0089】

半導体膜５０１は、例えば、ｎ型不純物であるリンを含むドープドポリシリコン膜である。この場合、半導体膜５０１の不純物が半導体ボディ２１０へ拡散し、柱状部Ｔ１の底部における半導体ボディ２１０の不純物濃度が１×１０^２０ｃｍ^－３以上の高濃度になる場合がある。この場合、柱状部Ｔ１の底部における半導体ボディ２１０の不純物濃度は、ソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤ以外の電極膜２１と交差する半導体ボディ２１０の不純物濃度よりも高くなる。

【0090】

一方、図２に示すスリットＳＴから遠い領域Ａにおいて、犠牲膜１３０は、半導体膜５０１に置換されずに残置されることがある。領域Ａは、隣接する２つのスリットＳＴ間の中心位置あるいはその近傍である。この場合、図２０に示す構造が一部に残置される。本変形例２では、図１７Ｂに示すように、第１柱状部Ｔ１の底部に、不純物が１×１０^２０ｃｍ^－３以上の高濃度で残る場合がある。この場合、半導体膜５０１の不純物は半導体ボディ２１０へ拡散しないものの、第１柱状部Ｔ１の底部において不純物濃度は１×１０^２０ｃｍ^－３以上の高濃度である。したがって、この場合も、柱状部Ｔ１の底部における半導体ボディ２１０の不純物濃度は、ソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤ以外の電極膜２１と交差する半導体ボディ２１０の不純物濃度よりも高くなる。

【0091】

（第２実施形態）
図２２および図２３は、第２実施形態に係る半導体記憶装置１の製造方法の一例を示す断面図である。第２実施形態では、半導体ボディ２１０に含まれるキャリア濃度（可動電子濃度）を水素処理によって低減させる。半導体ボディ２１０に含まれるキャリア濃度は、水素処理によって低減させる。水素処理は、半導体ボディ２１０の不純物濃度をほとんど変化させない（水素処理前と同レベル）が、キャリア濃度を低減させることができる。尚、図２２および図２３は、図３および図７の破線枠Ｂに示す部分を示す。

【0092】

半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ、および、ソース側選択トランジスタＳＴＳのそれぞれのチャネル部である。半導体ボディ２１０は、上述のとおり、例えば、ｎ型シリコンで構成されている。半導体ボディ２１０に含まれるキャリア濃度は、ｎ型不純物（例えば、燐、ヒ素）の濃度よりも低い。不純物は、ｎ型不純物（例えば、燐、ヒ素）である。

【0093】

キャリアは、半導体ボディ２１０内において可動な電子または可動なホールであり、導入された不純物がアニール処理等によって活性化されることによって生成される。キャリア濃度は、このように活性化された不純物の濃度、あるいは、可動電子または可動ホールの濃度である。不活性状態の不純物は、半導体ボディ２１０内において可動電子または可動ホールを供給しない。従って、不純物を不活性化すると、不純物濃度は高いが、キャリア濃度は低くなる。本実施形態では、キャリアは電子である。

【0094】

例えば、半導体ボディ２１０内においてｎ型不純物（例えば、燐、ヒ素）が、水素処理によって不活性化（中和）された場合、半導体ボディ２１０内のｎ型不純物濃度は高くても、キャリア濃度を比較的低く抑えることができる。例えば、半導体ボディ２１０にｎ型不純物を１×１０^２０ｃｍ^－３以上の高濃度で導入し、その後、ＰＩＯ（・・・）酸化等で半導体ボディ２１０を水素処理することによって、半導体ボディ２１０内のキャリア濃度（可動電子濃度）を５×１０^１９ｃｍ^－３以下の低濃度にすることができる。

【0095】

例えば、半導体ボディ２１０は、成膜当初、アモルファスシリコン膜で形成されており、８００度以上の温度でアニール処理することによってポリシリコン膜に結晶化される。このとき、半導体ボディ２１０のアモルファスシリコン膜にｎ型不純物が高濃度（例えば、１×１０^２０ｃｍ^－３以上）で導入されている場合、ノンドープドアモルファスシリコン膜と比較して、アニール処理後のポリシリコン膜の結晶の粒径が約４０％程度大きくなる。例えば、半導体ボディ２１０にノンドープドアモルファスシリコン膜を用いた場合には、アニール処理後のポリシリコン膜の粒径は、例えば、約５０ｎｍ以下である。これに対し、半導体ボディ２１０にｎ型不純物を導入したアモルファスシリコン膜を用いた場合には、アニール処理後のポリシリコン膜の粒径は、例えば、約８０ｎｍ以上になる。

【0096】

これにより、半導体ボディ２１０にｎ型不純物を導入したアモルファスシリコン膜を用いた場合、ノンドープドアモルファスシリコン膜を用いた場合と比較して、アニール処理後の半導体ボディ２１０のキャリア移動度は高くなる。

【0097】

一方、例えば、１×１０^２０ｃｍ^－３以上の高濃度不純物が半導体ボディ２１０内に存在する場合、半導体ボディ２１０内のキャリア濃度も高くなる。この場合、半導体ボディ２１０が低抵抗となり、チャネル部として機能することができない。

【0098】

そこで、第２実施形態では、半導体ボディ２１０内の不純物を水素処理によって、不活性化させる。ｎ型不純物の場合、ＰＩＯ酸化法等を用いてｎ型不純物（例えば、燐、ヒ素）を不活性化（中和）させる。これにより、半導体ボディ２１０内に存在するキャリア濃度を、例えば、５×１０^１９ｃｍ^－３以下に低減させることができる。これにより、半導体ボディ２１０は、比較的大きな粒径のポリシリコンで構成されながら、チャネル部として正常に機能することが可能となる。即ち、半導体ボディ２１０のキャリア移動度を向上させ、メモリセルＭＣのセル電流を増大させることができる。

【0099】

半導体ボディ２１０のキャリア濃度が５×１０^１９ｃｍ^－３以下である場合、半導体ボディ２１０の抵抗率は、１．５×１０^－３オーム・ｃｍ以上である。即ち、第２実施形態によるメモリセルＭＣのチャネル部の抵抗率は、１．５×１０^－３オーム・ｃｍ以上となる。

【0100】

次に、第２実施形態による半導体記憶装置１の製造方法について説明する。

【0101】

図９～図１４の工程を経た後、図１４に示す構造体に、原子状水素によるラジカル処理（以下、水素処理ともいう）を施す。ウェット酸化を用いて、半導体ボディ２１０を水素処理することによって、図２２および図２３に示すように、ｎ型不純物を不活性化（中和）させる。これにより、半導体ボディ２１０内に存在するキャリア濃度を、例えば、１×１０^２０ｃｍ^－３から５×１０^１９ｃｍ^－３以下に低減させることができる。これにより、半導体ボディ２１０は、比較的大きな粒径のポリシリコン膜で構成され、かつ、比較的低いキャリア濃度を有する。その結果、半導体ボディ２１０は、キャリア移動度を向上させつつ、メモリセルＭＣのチャネル部として正常に機能することが可能となる。

【0102】

図２４および図２５は、水素化処理を示す概念図である。図２４は、水素処理前の半導体ボディ２１０の状態を示す。図２５は、水素処理後の半導体ボディ２１０の状態を示す。図２４に示すように、ポリシリコン膜のシリコンＳｉに不純物Ｐ（燐）が導入されている。水素処理前において、不純物Ｐは、活性化されており、シリコンＳｉと結合している。図２５に示すように、ＰＩＯ酸化法等によって水素処理されると、不純物Ｐは、一部のシリコンＳｉと切断され、そのシリコンＳｉが水素Ｈと結合される。これにより、不純物Ｐは不活性化される。不純物Ｐが不活性化されることによって、不純物Ｐの濃度は比較的高いままで、キャリア濃度が低下する。これにより、半導体ボディ２１０のポリシリコン膜の粒径を大きくしつつ、半導体ボディ２１０内のキャリア濃度を低くすることができる。

【0103】

その後、図１７Ａ、図１７Ｂおよび図１を参照して説明した工程を経て、第２実施形態による半導体記憶装置が完成する。

【0104】

第２実施形態によれば、半導体ボディ２１０内の不純物を水素処理によって不活性化させ、キャリア濃度を低下させる。これにより、半導体ボディ２１０は、比較的大きな粒径のポリシリコンで構成されながら、チャネル部として正常に機能することができる。即ち、半導体ボディ２１０のキャリア移動度を向上させ、メモリセルＭＣのセル電流を増大させることができる。

【0105】

図２６は、水素化の温度と可動電子の濃度との関係を示すグラフである。

【0106】

図２６によれば、水素処理によって、可動電子の濃度が低下することが分かる。特に、約１５０度の温度で水素処理したときに、可動電子の濃度が最も低下する。即ち、約１５０度の温度で水素処理したときに、半導体ボディ２１０内の不純物を最も不活性化させることができる。

【0107】

さらに、水素処理によって、半導体ボディ２１０に水素が導入されるため、半導体ボディ２１０の水素濃度が高くなる。例えば、半導体ボディ２１０の水素濃度は、半導体ボディ２１０よりも後で形成される図２０および図２１の半導体ソース層ＢＳＬおよびシリコンキャップ層ＣＡＰの水素濃度よりも高い。

【0108】

実施形態は例示であり、発明の範囲はそれらに限定されない。

【符号の説明】

【0109】

１ 半導体記憶装置
２ アレイチップ
３ ＣＭＯＳチップ
２０ 積層体
ＢＳＬ 半導体ソース層
ＭＨ１，ＭＨ２ メモリホール
ＭＣ メモリセル
ＣＬ 柱状体
Ｔ１，Ｔ２ 柱状部
Ｔ２ｄ ダミー柱状部
ＳＴ（ＬＩ） スリット
２ｍ メモリセルアレイ
２５ 層間絶縁膜
２１０ 半導体ボディ
２２０ メモリ膜
２２１ カバー絶縁膜
２２２ 電荷捕獲膜
２２３ トンネル絶縁膜
２３０ コア層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10A】

【図10B】

【図11A】

【図11B】

【図12】

【図13A】

【図13B】

【図14】

【図15】

【図16】

【図17A】

【図17B】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】