特開 2024-124330 回路基板、その製造方法、およびこれを含む電子部品パッケージ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024124330

(43)【公開日】2024-09-12

(54)【発明の名称】回路基板、その製造方法、およびこれを含む電子部品パッケージ

(51)【国際特許分類】

   H05K 3/46 20060101AFI20240905BHJP

   H01L 23/12 20060101ALI20240905BHJP

   H01L 25/00 20060101ALI20240905BHJP

   H01L 25/07 20060101ALI20240905BHJP

【ＦＩ】

H05K3/46 Q

H01L23/12 F

H01L23/12 B

H01L25/00 B

H01L25/08 B

【審査請求】未請求

【請求項の数】18

【出願形態】ＯＬ

(21)【出願番号】P 2023210902

(22)【出願日】2023-12-14

(31)【優先権主張番号】10-2023-0027847

(32)【優先日】2023-03-02

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】594023722

【氏名又は名称】サムソン エレクトロ－メカニックス カンパニーリミテッド．

(74)【代理人】

【識別番号】110000051

【氏名又は名称】弁理士法人共生国際特許事務所

(72)【発明者】

【氏名】羅 鍾 錫

(72)【発明者】

【氏名】池 潤 ジェ

(72)【発明者】

【氏名】金 容 勳

(72)【発明者】

【氏名】李 承 恩

【テーマコード（参考）】

5E316

【Ｆターム（参考）】

5E316AA32

5E316AA43

5E316CC09

5E316CC10

5E316CC32

5E316CC33

5E316CC34

5E316CC37

5E316CC38

5E316CC39

5E316GG15

5E316GG22

5E316GG28

5E316HH24

5E316HH25

5E316JJ02

5E316JJ03

(57)【要約】      （修正有）

【課題】回路基板の厚さを最小化し、信頼性を確保する回路基板、その製造方法及びこれを含む電子部品パッケージを提供する。
【解決手段】回路基板Ｓは、第１絶縁層１１０と、第１回路配線２１０及び第２回路配線２２０を含む回路配線２００と、回路配線に連結され、第１絶縁層の上部面１１０ｕの上に突出する上部面３００ｕと下部面３００ｄとを有する第１導電パッド３００と、絶縁層内部の第２領域ＡＲ２において第１絶縁層の上部面と平行な境界面を有するように位置し、素子パッド４２０を含む回路素子４００と、を含み、第１導電パッドの上部面の延長線と素子パッドの上部面４２０ｕは、第１絶縁層の上部面に垂直な方向に沿って互いに離隔し、第１導電パッドの上部面は、第１絶縁層の上部面の上に位置し、素子パッドの上部面は、第１絶縁層の上部面の下に位置する。
【選択図】図１

【特許請求の範囲】

【請求項1】

絶縁層と、
前記絶縁層内部の第１領域に位置する回路配線と、
前記回路配線に連結され、前記絶縁層の上部面の上に突出した上部面と前記絶縁層に埋め込まれた下部面とを有する第１導電パッドと、
前記絶縁層内部の前記第１領域とは異なる第２領域に位置し、素子パッドを含む回路素子と、を含み、
前記第１導電パッドの上部面の延長線と前記素子パッドの上部面は、前記絶縁層の上部面に垂直な方向に沿って互いに離隔し、
前記絶縁層の上部面に垂直な方向を基準として、前記第１導電パッドの上部面は、前記絶縁層の上部面の上に位置し、前記素子パッドの上部面は、前記絶縁層の上部面の下に位置することを特徴とする回路基板。

【請求項2】

前記第２領域において前記回路素子が位置した層と、前記第１領域において前記回路配線の一部が位置した層は、同一層に位置することを特徴とする請求項１に記載の回路基板。

【請求項3】

前記素子パッドの幅は、前記第１導電パッドの幅よりも広いことを特徴とする請求項１に記載の回路基板。

【請求項4】

前記回路素子は、
前記素子パッドが上部面に位置する素子本体と、
前記素子本体上に位置し、前記素子パッドと重なる第１開口部を有する素子絶縁層と、
をさらに含むことを特徴とする請求項３に記載の回路基板。

【請求項5】

前記素子本体の上部面を基準として、前記第１導電パッドの上部面の高さは、前記素子パッドの上部面の高さよりも高いことを特徴とする請求項４に記載の回路基板。

【請求項6】

前記回路素子は、前記第２領域において前記絶縁層の上部面と平行な境界面を有するように位置し、
前記回路配線の少なくとも一部は、前記境界面と同一層に配置されることを特徴とする請求項４に記載の回路基板。

【請求項7】

前記回路配線に連結され、前記絶縁層の下部面の下に突出した第２導電パッドと、
前記絶縁層の下部面を覆い、前記第２導電パッドと重なる第２開口部を有する第１ソルダレジスト層と、
をさらに含むことを特徴とする請求項４に記載の回路基板。

【請求項8】

前記絶縁層の上部面を覆い、前記第１導電パッドと重なる第３開口部を有する第２ソルダレジスト層をさらに含むことを特徴とする請求項７に記載の回路基板。

【請求項9】

前記回路素子は、集積受動素子を含むことを特徴とする請求項１に記載の回路基板。

【請求項10】

キャリア基板上にバリア層および第１導電パッドを順次に形成し、
前記バリア層上に、前記第１導電パッドを覆い、第１絶縁層および前記第１絶縁層内に位置する第１回路配線を含む第１層ユニットを形成し、
前記第１層ユニットの一領域にキャビティを形成し、
回路素子を前記キャビティに位置させ、接着部材を用いて前記回路素子の素子パッドを前記バリア層と接着させ、
前記第１層ユニット上に前記キャビティを満たす第２絶縁層および前記第２絶縁層内に位置する第２回路配線を含む第２層ユニットを形成し、
前記バリア層から前記キャリア基板を分離し、
前記バリア層、前記接着部材、および前記第１絶縁層の上部面を順次にエッチングして、前記第１導電パッドを前記第１絶縁層の上部面の上に突出させること、
を含むことを特徴とする回路基板の製造方法。

【請求項11】

前記接着部材は、前記回路素子の素子本体を覆い、前記素子パッドと重なる第１開口部を有する素子絶縁層と前記バリア層とを接着することを特徴とする請求項１０に記載の回路基板の製造方法。

【請求項12】

前記第２絶縁層上に前記第２回路配線に連結される第２導電パッドを形成し、
前記第２絶縁層上に前記第２導電パッドと重なる第２開口部を有する第１ソルダレジスト層を形成すること、
をさらに含むことを特徴とする請求項１０に記載の回路基板の製造方法。

【請求項13】

前記素子パッドの幅は、前記第１導電パッドの幅よりも広く形成することを特徴とする請求項１０に記載の回路基板の製造方法。

【請求項14】

前記第１層ユニットにキャビティを形成して前記バリア層を露出させることを特徴とする請求項１０に記載の回路基板の製造方法。

【請求項15】

絶縁層と、
前記絶縁層内部の第１領域に位置する回路配線と、
前記回路配線に連結され、前記絶縁層の上部面の上に突出した上部面と前記絶縁層に埋め込まれた下部面とを有する第１導電パッドと、
前記絶縁層内部の前記第１領域とは異なる第２領域に位置し、素子パッドを含む回路素子と、を含む回路基板と、
前記回路基板上に位置する電子部品と、
前記電子部品に設けられ、前記第１導電パッドおよび前記素子パッドと電気的に連結された導電接着部材と、
を含み、
前記第１導電パッドの上部面の延長線と前記素子パッドの上部面は、前記絶縁層の上部面に垂直な方向に沿って互いに離隔し、
前記絶縁層の上部面に垂直な方向を基準として、前記第１導電パッドの上部面は、前記絶縁層の上部面の上に位置し、前記素子パッドの上部面は、前記絶縁層の上部面の下に位置することを特徴とする電子部品パッケージ。

【請求項16】

前記導電接着部材は、
前記電子部品の信号配線に設けられたバンプと、
前記バンプと前記第１導電パッドとを互いに接着する第１接着部材と、
前記バンプと前記素子パッドとを互いに接着する第２接着部材と、を含み、
前記第２接着部材の最大幅は、前記第１接着部材の最大幅よりも広いことを特徴とする請求項１５に記載の電子部品パッケージ。

【請求項17】

前記第２領域において前記回路素子が位置した層と、前記第１領域において前記回路配線の一部が位置した層は、同一層に位置することを特徴とする請求項１５に記載の電子部品パッケージ。

【請求項18】

前記素子パッドの幅は、前記第１導電パッドの幅よりも広いことを特徴とする請求項１５に記載の電子部品パッケージ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、回路基板、その製造方法、およびこれを含む電子部品パッケージに関する。

【背景技術】

【0002】

最近、高性能モバイル中央処理装置（ＣＰＵ）の実現のために電力伝送網（Ｐｏｗｅｒ Ｄｅｌｉｖｅｒｙ Ｎｅｔｗｏｒｋ、ＰＤＮ）を向上させ、パッケージの薄膜化を実現しようとする努力が進められている。このためにコア部材（ｃｏｒｅ ｍｅｍｂｅｒ）のないコアレス（ｃｏｒｅｌｅｓｓ）構造をベースとする埋め込み（ｅｍｂｅｄｄｉｎｇ）構造が開発されており、特に、電力伝送網の向上のためにダイ（ｄｉｅ）とキャパシタ（ｃａｐａｃｉｔｏｒ）との間の経路を縮小しようとする努力が進められている。

【0003】

ダイとキャパシタとの間の経路を縮小するためにダイとキャパシタとを直接連結しており、最近は、ダイとシリコンキャパシタとを直接連結する構造が開発されている。しかし、シリコンキャパシタのパッドの幅と、ダイと連結するための回路基板上のバンプパッドの幅とが互いに異なるので、パッド間の接合信頼性を確保することが難しい。

【0004】

また、回路基板の厚さを薄くするために、コア部材（ｃｏｒｅ ｍｅｍｂｅｒ）を有するコア基板にキャビティ（ｃａｖｉｔｙ）を形成し、キャビティの内部にキャパシタなどの受動素子を埋め込んで（ｅｍｂｅｄｄｉｎｇ）いる。しかし、コア基板の場合、コア部材が所定の厚さを有するので、回路基板の厚さを最小化するのに限界がある。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１８－３２８５０号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明は、上記従来技術の問題点に鑑みてなされたものであって、本発明の目的は、回路基板の厚さを最小化し、信頼性を確保できる回路基板、その製造方法、およびこれを含む電子部品パッケージを提供することにある。

【0007】

しかし、本発明が解決しようとする課題は上述した課題に限定されず、本発明に含まれている技術的思想の範囲で多様に拡張可能である。

【課題を解決するための手段】

【0008】

上記目的を達成するためになされた本発明の一態様による回路基板は、絶縁層と、前記絶縁層内部の第１領域に位置する回路配線と、前記回路配線に連結され、前記絶縁層の上部面の上に突出した上部面と前記絶縁層に埋め込まれた下部面とを有する第１導電パッドと、前記絶縁層内部の前記第１領域とは異なる第２領域に位置し、素子パッドを含む回路素子と、を含み、前記第１導電パッドの上部面の延長線と前記素子パッドの上部面は、前記絶縁層の上部面に垂直な方向に沿って互いに離隔し、前記絶縁層の上部面に垂直な方向を基準として、前記第１導電パッドの上部面は、前記絶縁層の上部面の上に位置し、前記素子パッドの上部面は、前記絶縁層の上部面の下に位置する。

【0009】

前記第２領域において前記回路素子が位置した層と、前記第１領域において前記回路配線の一部が位置した層は、同一層に位置することができる。
前記素子パッドの幅は、前記第１導電パッドの幅よりも広い。
前記回路素子は、前記素子パッドが上部面に位置する素子本体と、前記素子本体上に位置し、前記素子パッドと重なる第１開口部を有する素子絶縁層とをさらに含むことができる。
前記素子本体の上部面を基準として、前記第１導電パッドの上部面の高さは、前記素子パッドの上部面の高さよりも高い。
前記回路素子は、前記第２領域において前記絶縁層の上部面と平行な境界面を有するように位置し、前記回路配線の少なくとも一部は、前記境界面と同一層に配置される。
前記回路基板は、前記回路配線に連結され、前記絶縁層の下部面の下に突出した第２導電パッドと、前記絶縁層の下部面を覆い、前記第２導電パッドと重なる第２開口部を有する第１ソルダレジスト層とをさらに含むことができる。
前記回路基板は、前記絶縁層の上部面を覆い、前記第１導電パッドと重なる第３開口部を有する第２ソルダレジスト層をさらに含むことができる。
前記回路素子は、集積受動素子を含むことができる。

【0010】

また、上記目的を達成するためになされた本発明の一態様による回路基板の製造方法は、キャリア基板上にバリア層および第１導電パッドを順次に形成し、前記バリア層上に、前記第１導電パッドを覆い、第１絶縁層および前記第１絶縁層内に位置する第１回路配線を含む第１層ユニットを形成し、前記第１層ユニットの一領域にキャビティを形成し、回路素子を前記キャビティに位置させ、接着部材を用いて前記回路素子の素子パッドを前記バリア層と接着させ、前記第１層ユニット上に前記キャビティを満たす第２絶縁層および前記第２絶縁層内に位置する第２回路配線を含む第２層ユニットを形成し、前記バリア層から前記キャリア基板を分離し、前記バリア層、前記接着部材、および前記第１絶縁層の上部面を順次にエッチングして、前記第１導電パッドを前記第１絶縁層の上部面の上に突出させることを含む。

【0011】

前記接着部材は、前記素子本体を覆い、前記素子パッドと重なる第１開口部を有する素子絶縁層と前記バリア層とを接着することができる。
前記回路基板の製造方法は、前記第２絶縁層上に前記第２回路配線に連結される第２導電パッドを形成し、前記第２絶縁層上に前記第２導電パッドと重なる第２開口部を有する第１ソルダレジスト層を形成することをさらに含むことができる。
前記素子パッドの幅は、前記第１導電パッドの幅よりも広く形成することができる。
前記第１層ユニットにキャビティを形成して前記バリア層を露出させることができる。

【0012】

さらに、上記目的を達成するためになされた本発明による電子部品パッケージは、絶縁層と、前記絶縁層内部の第１領域に位置する回路配線と、前記回路配線に連結され、前記絶縁層の上部面の上に突出した上部面と前記絶縁層に埋め込まれた下部面とを有する第１導電パッドと、前記絶縁層内部の前記第１領域とは異なる第２領域に位置し、素子パッドを含む回路素子と、を含む回路基板と、前記回路基板上に位置する電子部品と、前記電子部品に設けられ、前記第１導電パッドおよび前記素子パッドと電気的に連結された導電接着部材と、を含み、前記第１導電パッドの上部面の延長線と前記素子パッドの上部面は、前記絶縁層の上部面に垂直な方向に沿って互いに離隔し、前記絶縁層の上部面に垂直な方向を基準として、前記第１導電パッドの上部面は、前記絶縁層の上部面の上に位置し、前記素子パッドの上部面は、前記絶縁層の上部面の下に位置する。

【0013】

前記導電接着部材は、前記電子部品の信号配線に設けられたバンプと、前記バンプと前記第１導電パッドとを互いに接着する第１接着部材と、前記バンプと前記素子パッドとを互いに接着する第２接着部材と、を含み、前記第２接着部材の最大幅は、前記第１接着部材の最大幅よりも広い。
前記第２領域において前記回路素子が位置した層と、前記第１領域において前記回路配線の一部が位置した層は、同一層に位置することができる。
前記素子パッドの幅は、前記第１導電パッドの幅よりも広い。

【発明の効果】

【0014】

本発明によれば、薄い厚さを有するコアレス基板に受動素子を埋め込んで回路基板の厚さを最小化することができる。したがって、回路基板を含む電子部品パッケージの薄膜化を容易に実現することができる。
また、絶縁層に埋め込まれた受動素子の素子パッドが回路基板の外部に露出するので、回路素子は、電子部品の配線に直接連結可能である。したがって、回路素子の信頼性を容易に確保することができる。
また、電子部品と直接電気的に連結される回路素子の素子パッドと回路基板の導電パッドとの間に段差を形成することによって、素子パッドに接着される接着部材の量が、導電パッドに接着される接着部材の量よりも大きくなり、導電接着部材の信頼性を確保することができる。

【0015】

さらに、接着部材の厚さを調節することによって、電子部品と直接電気的に連結される回路素子の素子パッドと回路基板の導電パッドとの間の段差を容易に調節することができる。
また、回路素子を位置させるキャビティを形成するための別途の工程を進行させず、ビアホールを形成する工程でキャビティを同時に形成可能なため、製造工程を単純化させて製造費用を節減することができる。

【0016】

しかし、本発明の効果は上述した効果に限定されるものではなく、本発明の思想および領域を逸脱しない範囲で多様に拡張可能であることは自明である。

【図面の簡単な説明】

【0017】

【図1】一実施例による回路基板の断面図である。

【図2】図１の回路基板を含む電子部品パッケージの断面図である。

【図3】一実施例による回路基板の製造方法を順に示す断面図である。

【図4】一実施例による回路基板の製造方法を順に示す断面図である。

【図5】一実施例による回路基板の製造方法を順に示す断面図である。

【図6】一実施例による回路基板の製造方法を順に示す断面図である。

【図7】一実施例による回路基板の製造方法を順に示す断面図である。

【図8】他の実施例による回路基板の断面図である。

【発明を実施するための形態】

【0018】

以下、図面を参照して、本発明の様々な実施例について、本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。本発明は種々の異なる形態で実現可能であり、ここで説明する実施例に限定されない。

【0019】

本発明を明確に説明するために説明上不必要な部分は省略し、明細書全体にわたって同一または類似の構成要素については同一の参照符号を付す。

【0020】

また、図面は本明細書に開示された実施例を容易に理解できるようにするためのものに過ぎず、図面によって本明細書に開示された技術的思想は限定されず、本発明の思想および技術範囲に含まれるすべての変更、均等物乃至代替物を含むことが理解されなければならない。

【0021】

さらに、図面に示された各構成の大きさおよび厚さは説明の便宜のために任意に示したので、本発明は必ずしも図示のものに限定されない。図面において、様々な層および領域を明確に表現するために厚さを拡大して示した。そして、図面において、説明の便宜のために、一部の層および領域の厚さを誇張して示した。

【0022】

また、層、膜、領域、板などの部分が他の部分の「上に」あるとする時、これは、他の部分の「直上に」ある場合のみならず、その中間にさらに他の部分がある場合も含む。逆に、ある部分が他の部分の「直上に」あるとする時には中間に他の部分がないことを意味する。なお、基準となる部分の「上に」あるというのは、基準となる部分の上または下に位置することであり、必ずしも重力の反対方向側に「上に」位置することを意味するものではない。

【0023】

また、明細書全体において、ある部分がある構成要素を「含む」とする時、これは、特に反対の記載がない限り、他の構成要素を除くのではなく、他の構成要素をさらに包含できることを意味する。

【0024】

さらに、明細書全体において、「平面上」とする時、これは対象部分を上から見た時を意味し、「断面上」とする時、これは対象部分を垂直に切断した断面を横から見た時を意味する。

【0025】

また、明細書全体において、「連結される」とする時、これは２以上の構成要素が直接的に連結されることだけを意味するのではなく、２以上の構成要素が他の構成要素を介して間接的に連結されること、物理的に連結されることだけでなく、電気的に連結されること、または位置や機能により異なる名称で称されたものの一切を意味することができる。

【0026】

以下、図面を参照して、多様な実施例と変形例を詳細に説明する。

【0027】

図１は、一実施例による回路基板の断面図である。

【0028】

図１に示すように、一実施例による回路基板は、絶縁層１００と、回路配線２００と、第１導電パッド３００と、回路素子４００と、第２導電パッド５００と、第１ソルダレジスト層６００とを含む。

【0029】

絶縁層１００は、エポキシ樹脂、ポリイミド（ｐｏｌｙｉｍｉｄｅ）などのような熱硬化性樹脂、ポリエチレン（ＰＥ）、ポリカーボネート（ＰＣ）、ポリ塩化ビニル（ＰＶＣ）などのような熱可塑性樹脂、またはこれらと共にガラス繊維または無機フィラーのような補強剤を含む樹脂などを含む。例えば、絶縁層１００は、プリプレグ（Ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄｕｐ Ｆｉｌｍ（登録商標））、ＰＩＤ（Ｐｈｏｔｏ Ｉｍａｇｅ－ａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ）などを含む。

【0030】

絶縁層１００は、第１絶縁層１１０および第２絶縁層１２０を含む。第１絶縁層１１０の上部面１１０ｕの上に第１導電パッド３００が突出し、第１絶縁層１１０の内部に回路配線２００および第１導電パッド３００が位置する。第２絶縁層１２０の内部に第２導電パッド５００が位置し、第２絶縁層１２０は、第１ソルダレジスト層６００と接触する。

【0031】

回路配線２００は、第１絶縁層１１０内部の第１領域ＡＲ１に位置し、電気的信号を伝達する。回路配線２００は、多様なパターンに配置される。回路配線２００は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を含む。

【0032】

回路配線２００は、第１回路配線２１０および第２回路配線２２０を含む。第１回路配線２１０は、第１導電パッド３００と電気的に連結され、第１絶縁層１１０の内部に位置する。第２回路配線２２０は、第２導電パッド５００と電気的に連結され、第２絶縁層１２０の内部に位置する。

【0033】

本実施例において、第１回路配線２１０は、ビア層を含めて３つの層で示されているが、必ずしもこれに限定されるものではなく、多様な層数で配置されてもよい。ここで、第１回路配線２１０は、テーパ状の側面を有するビア層ＶＬと、ビア層ＶＬ上に配置された表面配線ＳＷとを含む。

【0034】

ここで、絶縁層１００と回路配線２００は、別途のコア部材を含まないので、薄い厚さのコアレス基板をなす。

【0035】

第１導電パッド３００は、第１回路配線２１０に連結され、第１絶縁層１１０の上部面１１０ｕの上に突出する。つまり、第１導電パッド３００の上部面３００ｕは、第１絶縁層１１０の上部面１１０ｕの上に突出し、第１導電パッド３００の下部面３００ｄは、第１絶縁層１１０の内部に埋め込まれる。第１導電パッド３００は、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）などを含む。

【0036】

回路素子４００は、第１絶縁層１１０内部の、第１領域ＡＲ１とは異なる第２領域ＡＲ２に位置する。回路素子４００と第１絶縁層１１０は、互いに境界面ＢＳを有して接触する。境界面ＢＳは、第１絶縁層１１０の上部面１１０ｕと平行に配置される。第１回路配線２１０は、境界面ＢＳと同一層に配置される。

【0037】

回路素子４００は、シリコンキャパシタ（Ｓｉ－ｃａｐａｃｉｔｏｒ）、シリコンブリッジ（Ｓｉ－ｂｒｉｄｇｅ）、セラミックキャパシタ（Ｃｅｒａｍｉｃ ｃａｐａｃｉｔｏｒ）などの集積受動素子（Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ、ＩＰＤ）を含む。

【0038】

ここで、第２領域ＡＲ２において回路素子４００が位置した層と、第１領域ＡＲ１において第１回路配線２１０が位置した層は、同一層、例えば、同一の平面（Ｘ－Ｙ平面）上に位置する。

【0039】

回路素子４００は、素子本体４１０と、素子パッド４２０と、素子絶縁層４３０とを含む。

【0040】

素子本体４１０は、回路素子４００の駆動回路などが位置し、回路素子４００のメイン部分である。

【0041】

素子パッド４２０は、素子本体４１０と電気的に連結され、素子本体４１０の上部面４１０ｕに位置する。

【0042】

ここで、第１導電パッド３００の上部面３００ｕの延長線ＥＬと素子パッド４２０の上部面４２０ｕは、第１絶縁層１１０の上部面１１０ｕに垂直な方向Ｚに沿って互いに所定間隔ｄだけ離隔する。また、素子本体４１０の上部面４１０ｕを基準として、第１導電パッド３００の上部面３００ｕの高さｈ１は、素子パッド４２０の上部面４２０ｕの高さｈ２よりも高い。

【0043】

そして、第１導電パッド３００の上部面３００ｕは、第１絶縁層１１０の上部面１１０ｕの上に位置し、素子パッド４２０の上部面４２０ｕは、第１絶縁層１１０の上部面１００ｕの下に位置する。

【0044】

したがって、電子部品（ＥＣ、図２参照）と直接電気的に連結される回路素子４００の素子パッド４２０と回路基板Ｓの第１導電パッド３００との間に段差が形成される。また、素子パッド４２０の幅Ｗ２は、第１導電パッド３００の幅Ｗ１よりも広い。したがって、素子パッド４２０に接着される第２接着部材Ｂ２の量を、第１導電パッド３００に接着される第１接着部材Ｂ１の量よりも大きくして、導電接着部材ＣＢの接合信頼性を確保することができる。

【0045】

素子絶縁層４３０は、素子本体４１０上に位置し、素子本体４１０を覆って保護する。素子絶縁層４３０は、素子パッド４２０と重なる第１開口部ＯＨ１を有する。素子絶縁層４３０の上部面４３０ｕは、第１絶縁層１１０の上部面１１０ｕと同一の平面上に位置する。このように、絶縁層１００に埋め込まれた素子パッド４２０が素子絶縁層４３０の第１開口部ＯＨ１を介して外部に露出するので、回路素子４００は、電子部品（ＥＣ）の配線と直接連結可能である。したがって、回路素子４００の信頼性を容易に確保することができる。

【0046】

また、絶縁層１００と回路配線２００とを含む薄い厚さのコアレス基板に受動素子を埋め込んで回路基板Ｓの厚さを最小化することができる。したがって、回路基板Ｓを含む電子部品パッケージの薄膜化を容易に実現することができる。

【0047】

第２導電パッド５００は、第２回路配線２２０に連結され、第２絶縁層１２０の下部面１２０ｄの下に突出する。

【0048】

第１ソルダレジスト層６００は、第２絶縁層１２０の下部面１２０ｄを覆い、第２導電パッド５００と重なる第２開口部ＯＨ２を有する。第１ソルダレジスト層６００は、ソルダレジスト（Ｓｏｌｄｅｒ ｒｅｓｉｓｔ）などの絶縁物質を含む。

【0049】

以下、図１の回路基板を含む電子部品パッケージについて、図面を参照して詳しく説明する。

【0050】

図２は、図１の回路基板を含む電子部品パッケージの断面図である。

【0051】

図２に示すように、一実施例による電子部品パッケージは、回路基板Ｓと、電子部品ＥＣと、導電接着部材ＣＢと、アンダーフィルＵＦとを含む。

【0052】

回路基板Ｓは、絶縁層１００と、回路配線２００と、第１導電パッド３００と、回路素子４００と、第２導電パッド５００と、第１ソルダレジスト層６００とを含む。回路基板Ｓに関する詳細な説明は上述しているので、詳しい説明は省略する。

【0053】

電子部品ＥＣは、数百から数百万個以上の素子が１つのチップ内に集積化された集積回路ダイ（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ ｄｉｅ）であってもよい。例えば、電子部品ＥＣは、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラなどのプロセッサチップ、具体的には、アプリケーションプロセッサ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ、ＡＰ）であってもよいが、これに限定されるものではなく、その他にも、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリなどのメモリや、アナログ－デジタルコンバータ、またはＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックなどであってもよい。

【0054】

導電接着部材ＣＢは、電子部品ＥＣと第１導電パッド３００とを電気的に連結する。導電接着部材ＣＢは、電子部品ＥＣの信号配線に設けられるバンプ（ｂｕｍｐ）ＣＢ１と、バンプＣＢ１と第１導電パッド３００との間に位置して接着性および導電性を向上させる補助接着部材ＣＢ２とを含む。バンプＣＢ１は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を含む。補助接着部材ＣＢ２は、ソルダ（ｓｏｌｄｅｒ）などを含む。本実施例において、バンプＣＢ１は、柱（ｐｉｌｌａｒ）形状であるが、必ずしもこれに限定されるものではなく、ボール（ｂａｌｌ）形状のバンプも可能である。

【0055】

補助接着部材ＣＢ２は、第１接着部材Ｂ１および第２接着部材Ｂ２を含む。第１接着部材Ｂ１は、バンプＣＢ１と第１導電パッド３００とを互いに接着し、第２接着部材Ｂ２は、バンプＣＢ１と素子パッド４２０とを互いに接着する。

【0056】

この時、素子本体４１０の上部面４１０ｕを基準として、第１導電パッド３００の上部面３００ｕの高さｈ１は、素子パッド４２０の上部面４２０ｕの高さｈ２よりも高く、素子パッド４２０の幅Ｗ２は、第１導電パッド３００の幅Ｗ１よりも広いので、素子パッド４２０に接着される第２接着部材Ｂ２の最大幅Ｄ２は、第１導電パッド３００に接着される第１接着部材Ｂ１の最大幅Ｄ１よりも広い。

【0057】

したがって、素子本体４１０の上部面４１０ｕを基準とした、第１導電パッド３００の上部面３００ｕの高さｈ１が、素子パッド４２０の上部面４２０ｕの高さｈ２よりも高い構造において、素子パッド４２０に接着される第２接着部材Ｂ２の量（表面積）を、第１導電パッド３００に接着される第１接着部材Ｂ１の量（表面積）よりも大きくすることができる。

【0058】

このように、電子部品ＥＣに直接電気的に連結される回路素子４００の素子パッド４２０と回路基板Ｓの第１導電パッド３００との間に段差を形成することによって、素子パッド４２０に接着される第２接着部材Ｂ２の量（表面積）を、第１導電パッド３００に接着される第１接着部材Ｂ１の量（表面積）よりも大きくして、導電接着部材ＣＢの信頼性を確保することができる。

【0059】

アンダーフィルＵＦは、電子部品ＥＣと絶縁層１００との間に満たされ、電子部品ＥＣを固定する。

【0060】

以下、図１と共に、図３～図７を参照して、一実施例による回路基板の製造方法について詳しく説明する。

【0061】

図３～図７は、一実施例による回路基板の製造方法を順に示す断面図である。

【0062】

図３に示すように、キャリア基板ＣＳ上にバリア層ＢＬを形成し、バリア層ＢＬ上に第１導電パッド３００を形成する。キャリア基板ＣＳは、後の工程でバリア層ＢＬから分離可能な基板である。

【0063】

キャリア基板ＣＳは、キャリアフィルムＣＳ１と、キャリアフィルムＣＳ１上に位置する離型層（ｒｅｌｅａｓｅ ｌａｙｅｒ）ＣＳ２とを含む。キャリアフィルムＣＳ１は、銅箔積層板などを含む。離型層ＣＳ２は、所定の外力によりバリア層ＢＬから分離される。離型層ＣＳ２は、バリア層ＢＬの構成物質とは異なる物質からなる。例えば、離型層ＣＳ２は、クロム（Ｃｒ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、コバルト（Ｃｏ）、鉛（Ｐｂ）、銀（Ａｇ）、タンタル（Ｔａ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、チタン（Ｔｉ）、スズ（Ｓｎ）、スチール（Ｓｔｅｅｌ）、バナジウム（Ｖ）、またはこれらの組み合わせからなる。第１導電パッド３００は、後の工程でキャビティＣＡが形成される第１絶縁層１１０内部の、第２領域ＡＲ２とは異なる第１領域ＡＲ１に対応する位置に形成される。

【0064】

図４に示すように、バリア層ＢＬ上に第１導電パッド３００を覆う第１絶縁層１１０を形成する。そして、フォトエッチング工程を用いて、第１絶縁層１１０に第１導電パッド３００と重なるビアホールＶＨを形成し、ビアホールＶＨを満たしてビア層ＶＬを含む第１回路配線２１０を形成する。ビア層ＶＬの側面は、逆テーパに形成される。第１回路配線２１０は、第１絶縁層１１０内部の第１領域ＡＲ１に形成される。ここで、第１絶縁層１１０および第１回路配線２１０は、共に第１層ユニット１０をなす。そして、第１層ユニット１０を繰り返し積層する。本実施例では、３つの第１層ユニット１０を形成したが、必ずしもこれに限定されるものではなく、多様な数の第１層ユニット１０を形成することができる。

【0065】

そして、第１絶縁層１１０のうちの最上部に位置する第１絶縁層にビアホールＶＨを形成すると同時に、バリア層ＢＬの上部面ＢＬＵを露出するキャビティＣＡを形成する。キャビティＣＡは、第１絶縁層１１０内部の第２領域ＡＲ２に形成される。

【0066】

このように、回路素子４００を位置させるキャビティＣＡを形成するための別途の工程を進行させず、ビアホールＶＨを形成する工程でキャビティＣＡを同時に形成可能なため、製造工程を単純化させて製造費用を節減することができる。

【0067】

図５に示すように、回路素子４００をキャビティＣＡに位置させ、接着部材ＡＭを用いて回路素子４００の素子パッド４２０をバリア層ＢＬと接着させる。この時、接着部材ＡＭは、素子絶縁層４３０とも接着される。接着部材ＡＭの厚さｔを調節することによって、第１導電パッド３００の上部面３００ｕの延長線と素子パッド４２０の上部面４２０ｕとの間の所定間隔ｄを調節する。したがって、電子部品ＥＣと直接電気的に連結される回路素子４００の素子パッド４２０と回路基板Ｓの第１導電パッド３００との間の段差を容易に調節することができる。

【0068】

図６に示すように、第１層ユニット上にキャビティＣＡを満たし、第１回路配線２１０を覆う第２絶縁層１２０を形成する。そして、フォトエッチング工程を用いて、第２絶縁層１２０に第１回路配線２１０と重なるビアホールＶＨを形成し、ビアホールＶＨを満たす第２回路配線２２０を形成する。ここで、第２絶縁層１２０および第２回路配線２２０は、共に第２層ユニット２０をなす。本実施例では、１つの第２層ユニット２０を形成したが、必ずしもこれに限定されるものではなく、第２層ユニット２０を繰り返し積層することによって、多様な数の第２層ユニット２０を形成することができる。

【0069】

そして、第２絶縁層１２０上に第２回路配線２２０に連結される第２導電パッド５００を形成する。第２導電パッド５００は、第２回路配線２２０と同一の物質からなる。そして、第２絶縁層１２０上に第２導電パッド５００と重なる第２開口部ＯＨ２を有する第１ソルダレジスト層６００を形成する。第２開口部ＯＨ２は、マスクを用いて、第１ソルダレジスト層６００に露光、硬化、現像などの工程を進行させて形成する。

【0070】

図７に示すように、バリア層ＢＬからキャリア基板ＣＳを分離する。キャリア基板ＣＳの離型層ＣＳ２は、バリア層ＢＬとは異なる物質からなるので、離型層ＣＳ２は、バリア層ＢＬから容易に分離される。

【0071】

図１に示すように、回路基板Ｓをひっくり返す。そして、バリア層ＢＬ、接着部材ＡＭ、及び第１絶縁層１１０の上部面１１０ｕを順次にエッチングして、第１導電パッド３００を第１絶縁層１１０の上部面１１０ｕの上に突出させる。この時、素子絶縁層４３０と第１絶縁層１１０は同時にエッチングされるので、素子絶縁層４３０の上部面４３０ｕは、第１絶縁層１１０の上部面１１０ｕと同一の平面上に位置する。

【0072】

一方、上記一実施例では、第２導電パッドを保護する第１ソルダレジスト層のみが形成されたが、第１導電パッドを保護する第２ソルダレジスト層が形成される他の実施例も可能である。

【0073】

以下、図８を参照して、他の実施例による回路基板について詳しく説明する。

【0074】

図８は、他の実施例による回路基板の断面図である。

【0075】

図８に示す他の実施例は、図１に示した一実施例と比較して、第２ソルダレジスト層だけを除いて実質的に同一であるので、繰り返しの説明は省略する。

【0076】

図８に示すように、他の実施例による回路基板は、絶縁層１００と、回路配線２００と、第１導電パッド３００と、回路素子４００と、第２導電パッド５００と、第１ソルダレジスト層６００と、第２ソルダレジスト層７００とを含む。

【0077】

第２ソルダレジスト層７００は、第１絶縁層１１０の上部面１１０ｕの上に位置して第１絶縁層１１０を保護する。第２ソルダレジスト層７００は、第１導電パッド３００と重なる第３開口部ＯＨ３を有する。したがって、第３開口部ＯＨ３を介して露出した第１導電パッド３００は、導電接着部材ＣＢを介して電子部品ＥＣの信号配線と電気的に連結可能である。

【0078】

以上、本発明の好ましい一実施例について説明したが、本発明はこれに限定されるものではなく、発明の詳細な説明および図面の範囲内で多様に変形して実施することが可能であり、これも本発明の範囲に属することは当然である。

【符号の説明】

【0079】

１００：絶縁層
２００：回路配線
３００：第１導電パッド
４００：回路素子
４１０：素子本体
４２０：素子パッド
４３０：素子絶縁層
５００：第２導電パッド
６００：第１ソルダレジスト層
７００：第２ソルダレジスト層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】