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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024124769
(43)【公開日】2024-09-13
(54)【発明の名称】オシレータ
(51)【国際特許分類】
H03K 3/02 20060101AFI20240906BHJP
H01L 21/822 20060101ALI20240906BHJP
H03K 3/354 20060101ALI20240906BHJP
【ＦＩ】
H03K3/02 P
H01L27/04 F
H03K3/354 B
H03K3/354 C
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2023032669
(22)【出願日】2023-03-03
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】三島 光紀
【テーマコード（参考）】
5F038
5J300
【Ｆターム（参考）】
5F038AZ04
5F038AZ05
5F038BG02
5F038BH10
5F038CA02
5J300AA01
5J300AA14
5J300AA25
5J300BB01
5J300BB06
5J300DD02
5J300DD05
5J300DD07
5J300DD15
(57)【要約】
【課題】発振動作により得られる矩形波信号の特性を安定化させる。
【解決手段】基準抵抗（２２０５）を有し、基準抵抗の値に応じた基準電流（Ｉｒｅｆ）を生成する基準電流生成回路（２２００）と、ループ状に接続された複数段の信号遅延回路を有し、複数段の信号遅延回路に発振動作を行わせることで出力矩形波信号（Ｓｏｕｔ）を生成するよう構成された発振回路（２３００）と、を備えたオシレータ（２０００）であって、発振回路は、基準電流に応じた充電用定電流（Ｉｃｃ）を用いて充電されるよう構成されたコンデンサ（２３１１）を有し、コンデンサが充電されるときにおけるコンデンサの両端子間電圧の変化速度に応じた周波数を持つ出力矩形波信号を生成する。
【選択図】図１３
【解決手段】基準抵抗（２２０５）を有し、基準抵抗の値に応じた基準電流（Ｉｒｅｆ）を生成する基準電流生成回路（２２００）と、ループ状に接続された複数段の信号遅延回路を有し、複数段の信号遅延回路に発振動作を行わせることで出力矩形波信号（Ｓｏｕｔ）を生成するよう構成された発振回路（２３００）と、を備えたオシレータ（２０００）であって、発振回路は、基準電流に応じた充電用定電流（Ｉｃｃ）を用いて充電されるよう構成されたコンデンサ（２３１１）を有し、コンデンサが充電されるときにおけるコンデンサの両端子間電圧の変化速度に応じた周波数を持つ出力矩形波信号を生成する。
【選択図】図１３
【特許請求の範囲】
【請求項1】
基準抵抗を有し、前記基準抵抗の値に応じた基準電流を生成するよう構成された基準電流生成回路と、
ループ状に接続された複数段の信号遅延回路を有し、前記複数段の信号遅延回路に発振動作を行わせることで出力矩形波信号を生成するよう構成された発振回路と、を備え、
前記発振回路は、前記基準電流に応じた充電用定電流を用いて充電されるよう構成されたコンデンサを有し、前記コンデンサが充電されるときにおける前記コンデンサの両端子間電圧の変化速度に応じた周波数を持つ前記出力矩形波信号を生成する
、オシレータ。
ループ状に接続された複数段の信号遅延回路を有し、前記複数段の信号遅延回路に発振動作を行わせることで出力矩形波信号を生成するよう構成された発振回路と、を備え、
前記発振回路は、前記基準電流に応じた充電用定電流を用いて充電されるよう構成されたコンデンサを有し、前記コンデンサが充電されるときにおける前記コンデンサの両端子間電圧の変化速度に応じた周波数を持つ前記出力矩形波信号を生成する
、オシレータ。
【請求項2】
前記複数段の信号遅延回路は、２つの信号遅延回路として、第１特定遅延回路と、前記第１特定遅延回路の次段に設けられる第２特定遅延回路を有し、
前記第１特定遅延回路は、前記出力矩形波信号に基づく入力矩形波信号に同期してオン、オフされるよう構成されたスイッチング素子と、
前記スイッチング素子に並列接続される前記コンデンサと、
前記スイッチング素子及び前記コンデンサの並列回路に対して前記充電用定電流を供給するよう構成された充電用電流源と、を有し、
前記コンデンサの両端間電圧が前記第２特定遅延回路に入力される
、請求項１に記載のオシレータ。
前記第１特定遅延回路は、前記出力矩形波信号に基づく入力矩形波信号に同期してオン、オフされるよう構成されたスイッチング素子と、
前記スイッチング素子に並列接続される前記コンデンサと、
前記スイッチング素子及び前記コンデンサの並列回路に対して前記充電用定電流を供給するよう構成された充電用電流源と、を有し、
前記コンデンサの両端間電圧が前記第２特定遅延回路に入力される
、請求項１に記載のオシレータ。
【請求項3】
前記第２特定遅延回路は、前記コンデンサの両端間電圧をゲート－ソース間にて受けるＮチャネル型の電界効果トランジスタと、前記電界効果トランジスタのドレインに接続された負荷と、を有して、前記電界効果トランジスタ及び前記負荷によりソース接地型アンプを形成し、前記電界効果トランジスタのドレインにおける信号を次段の信号遅延回路に出力する
、請求項２に記載のオシレータ。
、請求項２に記載のオシレータ。
【請求項4】
可変抵抗を有し、前記基準電流及び前記可変抵抗の各値に応じた電流値を前記充電用定電流に設定するよう構成された定電流設定回路を更に備える
、請求項１～３の何れかに記載のオシレータ。
、請求項１～３の何れかに記載のオシレータ。
【請求項5】
前記可変抵抗は第１可変抵抗及び第２可変抵抗を含み、
前記定電流設定回路は、前記基準電流に比例する第１電流を前記第１可変抵抗を用いて電圧に変換し、変換により得られた前記電圧を前記第２可変抵抗を用いて第２電流に変換し、前記第２電流に比例する電流を前記充電用定電流として前記充電用電流源に発生させる
、請求項４に記載のオシレータ。
前記定電流設定回路は、前記基準電流に比例する第１電流を前記第１可変抵抗を用いて電圧に変換し、変換により得られた前記電圧を前記第２可変抵抗を用いて第２電流に変換し、前記第２電流に比例する電流を前記充電用定電流として前記充電用電流源に発生させる
、請求項４に記載のオシレータ。
【請求項6】
前記定電流設定回路は、前記第１可変抵抗の第１端に接続されたベース及び前記第１可変抵抗の第２端に接続されたコレクタを有するＰＮＰ型のバイポーラトランジスタと、前記ＰＮＰ型のバイポーラトランジスタのエミッタに接続されたベース及び前記第２可変抵抗に接続されたエミッタを有するＮＰＮ型のバイポーラトランジスタと、を備え、
前記第１電流は前記第１可変抵抗を通じて流れ、前記第２電流は前記ＮＰＮ型のバイポーラトランジスタのコレクタ及びエミッタ間並びに前記第２可変抵抗を通じて流れる
、請求項５に記載のオシレータ。
前記第１電流は前記第１可変抵抗を通じて流れ、前記第２電流は前記ＮＰＮ型のバイポーラトランジスタのコレクタ及びエミッタ間並びに前記第２可変抵抗を通じて流れる
、請求項５に記載のオシレータ。
【請求項7】
前記基準電流を入力側の電流として用いる第１カレントミラー回路により前記第１電流を発生させ、前記第２電流を入力側の電流として用いる第２カレントミラー回路により前記充電用定電流を発生させる
、請求項５に記載のオシレータ。
、請求項５に記載のオシレータ。
【請求項8】
前記出力矩形波信号は前記発振回路への入力信号の論理否定信号であり、
前記発振回路において、前記複数段の信号遅延回路の内、最終段の信号遅延回路から前記出力矩形波信号が出力され、前記出力矩形波信号を前記発振回路への入力信号として初段の信号遅延回路に入力することで前記発振動作を行う
、請求項１～３の何れかに記載のオシレータ。
前記発振回路において、前記複数段の信号遅延回路の内、最終段の信号遅延回路から前記出力矩形波信号が出力され、前記出力矩形波信号を前記発振回路への入力信号として初段の信号遅延回路に入力することで前記発振動作を行う
、請求項１～３の何れかに記載のオシレータ。
【請求項9】
前記出力矩形波信号の波形整形を行うよう構成された波形整形回路を更に備える
、請求項１～３の何れかに記載のオシレータ。
、請求項１～３の何れかに記載のオシレータ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、オシレータに関する。
【背景技術】
【0002】
所謂リングオシレータ構造を用いた発振動作により、矩形波信号を得ることができる（下記特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００７－８８８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
発振動作により得られる矩形波信号の特性安定化は重要である。
【0005】
本開示は、安定した特性を持つオシレータを提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示に係るオシレータは、基準抵抗を有し、前記基準抵抗の値に応じた基準電流を生成するよう構成された基準電流生成回路と、ループ状に接続された複数段の信号遅延回路を有し、前記複数段の信号遅延回路に発振動作を行わせることで出力矩形波信号を生成するよう構成された発振回路と、を備え、前記発振回路は、前記基準電流に応じた充電用定電流を用いて充電されるよう構成されたコンデンサを有し、前記コンデンサが充電されるときにおける前記コンデンサの両端子間電圧の変化速度に応じた周波数を持つ前記出力矩形波信号を生成する。
【発明の効果】
【0007】
本開示によれば、安定した特性を持つオシレータを提供することが可能となる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
＜信号伝達装置（基本構成）＞
図１は、信号伝達装置の基本構成を示す図である。本構成例の信号伝達装置２００は、一次回路系２００ｐ（ＶＣＣ１－ＧＮＤ１系）と二次回路系２００ｓ（ＶＣＣ２－ＧＮＤ２系）との間を絶縁しつつ、一次回路系２００ｐから二次回路系２００ｓにパルス信号を伝達し、二次回路系２００ｓに設けられたスイッチ素子（不図示）のゲートを駆動する半導体集積回路装置（いわゆる絶縁ゲートドライバＩＣ）である。例えば、信号伝達装置２００は、コントローラチップ２１０と、ドライバチップ２２０と、トランスチップ２３０と、を単一のパッケージに封止して成る。
図１は、信号伝達装置の基本構成を示す図である。本構成例の信号伝達装置２００は、一次回路系２００ｐ（ＶＣＣ１－ＧＮＤ１系）と二次回路系２００ｓ（ＶＣＣ２－ＧＮＤ２系）との間を絶縁しつつ、一次回路系２００ｐから二次回路系２００ｓにパルス信号を伝達し、二次回路系２００ｓに設けられたスイッチ素子（不図示）のゲートを駆動する半導体集積回路装置（いわゆる絶縁ゲートドライバＩＣ）である。例えば、信号伝達装置２００は、コントローラチップ２１０と、ドライバチップ２２０と、トランスチップ２３０と、を単一のパッケージに封止して成る。
【0010】
コントローラチップ２１０は、電源電圧ＶＣＣ１（例えばＧＮＤ１基準で最大７Ｖ）の供給を受けて動作する半導体チップである。コントローラチップ２１０には、例えば、パルス送信回路２１１と、バッファ２１２及び２１３が集積されている。
【0011】
パルス送信回路２１１は、入力パルス信号ＩＮに応じて送信パルス信号Ｓ１１及びＳ２１を生成するパルスジェネレータである。より具体的に述べると、パルス送信回路２１１は、入力パルス信号ＩＮがハイレベルである旨を通知するときには、送信パルス信号Ｓ１１のパルス駆動（単発または複数発の送信パルス出力）を行い、入力パルス信号ＩＮがローレベルである旨を通知するときには、送信パルス信号Ｓ２１のパルス駆動を行う。すなわち、パルス送信回路２１１は、入力パルス信号ＩＮの論理レベルに応じて、送信パルス信号Ｓ１１及びＳ２１のいずれか一方をパルス駆動する。
【0012】
バッファ２１２は、パルス送信回路２１１から送信パルス信号Ｓ１１の入力を受けて、トランスチップ２３０（具体的にはトランス２３１）をパルス駆動する。
【0013】
バッファ２１３は、パルス送信回路２１１から送信パルス信号Ｓ２１の入力を受けて、トランスチップ２３０（具体的にはトランス２３２）をパルス駆動する。
【0014】
ドライバチップ２２０は、電源電圧ＶＣＣ２（例えばＧＮＤ２基準で最大３０Ｖ）の供給を受けて動作する半導体チップである。ドライバチップ２２０には、例えば、バッファ２２１及び２２２と、パルス受信回路２２３と、ドライバ２２４が集積されている。
【0015】
バッファ２２１は、トランスチップ２３０（具体的にはトランス２３１）に誘起される受信パルス信号Ｓ１２を波形整形してパルス受信回路２２３に出力する。
【0016】
バッファ２２２は、トランスチップ２３０（具体的にはトランス２３２）に誘起される受信パルス信号Ｓ２２を波形整形してパルス受信回路２２３に出力する。
【0017】
パルス受信回路２２３は、バッファ２２１及び２２２を介して入力される受信パルス信号Ｓ１２及びＳ２２に応じてドライバ２２４を駆動することにより出力パルス信号ＯＵＴを生成する。より具体的に述べると、パルス受信回路２２３は、受信パルス信号Ｓ１２のパルス駆動を受けて出力パルス信号ＯＵＴをハイレベルに立ち上げる一方、受信パルス信号Ｓ２２のパルス駆動を受けて出力パルス信号ＯＵＴをローレベルに立ち下げるようにドライバ２２４を駆動する。すなわち、パルス受信回路２２３は、入力パルス信号ＩＮの論理レベルに応じて出力パルス信号ＯＵＴの論理レベルを切り替える。なお、パルス受信回路２２３としては、例えば、ＲＳフリップフロップを好適に用いることができる。
【0018】
ドライバ２２４は、パルス受信回路２２３の駆動制御に基づいて出力パルス信号ＯＵＴを生成する。
【0019】
トランスチップ２３０は、トランス２３１及び２３２を用いてコントローラチップ２１０とドライバチップ２２０との間を直流的に絶縁しつつ、パルス送信回路２１１から入力される送信パルス信号Ｓ１１及びＳ２１をそれぞれ受信パルス信号Ｓ１２及びＳ２２としてパルス受信回路２２３に出力する。なお、本明細書中において、「直流的に絶縁する」とは、絶縁すべき対象物が導体では接続されていないということである。
【0020】
より具体的に述べると、トランス２３１は、一次側コイル２３１ｐに入力される送信パルス信号Ｓ１１に応じて、二次側コイル２３１ｓから受信パルス信号Ｓ１２を出力する。一方、トランス２３２は、一次側コイル２３２ｐに入力される送信パルス信号Ｓ２１に応じて、二次側コイル２３２ｓから受信パルス信号Ｓ２２を出力する。
【0021】
このように、絶縁間通信に用いられるスパイラルコイルの特性上、入力パルス信号ＩＮは、２本の送信パルス信号Ｓ１１及びＳ２１（＝ライズ信号及びフォール信号に相当）に分離された後、２つのトランス２３１及び２３２を介して一次回路系２００ｐから二次回路系２００ｓに伝達される。
【0022】
なお、本構成例の信号伝達装置２００は、コントローラチップ２１０及びドライバチップ２２０とは別に、トランス２３１及び２３２のみを搭載するトランスチップ２３０を独立に有しており、これら３つのチップを単一のパッケージに封止して成る。
【0023】
このような構成とすることにより、コントローラチップ２１０、及び、ドライバチップ２２０については、いずれも一般の低耐圧～中耐圧プロセス（数Ｖ～数十Ｖ耐圧）で形成することができるので、専用の高耐圧プロセス（数ｋＶ耐圧）を用いる必要がなくなり、製造コストを低減することが可能となる。
【0024】
なお、信号伝達装置２００は、例えば、車両に搭載される車載機器の電源装置またはモータ駆動装置などで好適に利用することができる。上記の車両には、エンジン車のほか、電動車（ＢＥＶ［battery electric vehicle］、ＨＥＶ［hybrid electric vehicle」、ＰＨＥＶ／ＰＨＶ（plug-in hybrid electric vehicle／plug-in hybrid vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel cell electric vehicle／fuel cell vehicle］などのｘＥＶ）も含まれる。
【0025】
＜トランスチップ（基本構造）＞
次に、トランスチップ２３０の基本構造について説明する。図２は、トランスチップ２３０の基本構造を示す図である。本図のトランスチップ２３０において、トランス２３１は、上下方向に対向する一次側コイル２３１ｐと二次側コイル２３１ｓを含む。トランス２３２は、上下方向に対向する一次側コイル２３２ｐと二次側コイル２３２ｓを含む。
次に、トランスチップ２３０の基本構造について説明する。図２は、トランスチップ２３０の基本構造を示す図である。本図のトランスチップ２３０において、トランス２３１は、上下方向に対向する一次側コイル２３１ｐと二次側コイル２３１ｓを含む。トランス２３２は、上下方向に対向する一次側コイル２３２ｐと二次側コイル２３２ｓを含む。
【0026】
一次側コイル２３１ｐ及び２３２ｐは、いずれも、トランスチップ２３０の第１配線層（下層）２３０ａに形成されている。二次側コイル２３１ｓ及び２３２ｓは、いずれも、トランスチップ２３０の第２配線層（本図では上層）２３０ｂに形成されている。なお、二次側コイル２３１ｓは、一次側コイル２３１ｐの直上に配置され、一次側コイル２３１ｐに対向している。また、二次側コイル２３２ｓは、一次側コイル２３２ｐの直上に配置され、一次側コイル２３２ｐに対向している。
【0027】
一次側コイル２３１ｐは、内部端子Ｘ２１に接続された第１端を始点として、内部端子Ｘ２１の周囲を時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が内部端子Ｘ２２に接続されている。一方、一次側コイル２３２ｐは、内部端子Ｘ２３に接続された第１端を始点として、内部端子Ｘ２３の周囲を反時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が内部端子Ｘ２２に接続されている。内部端子Ｘ２１、Ｘ２２及びＸ２３は、図示の順で直線的に配列されている。
【0028】
内部端子Ｘ２１は、導電性の配線Ｙ２１及びビアＺ２１を介して、第２層２３０ｂの外部端子Ｔ２１に接続されている。内部端子Ｘ２２は、導電性の配線Ｙ２２及びビアＺ２２を介して、第２層２３０ｂの外部端子Ｔ２２に接続されている。内部端子Ｘ２３は、導電性の配線Ｙ２３及びビアＺ２３を介して、第２層２３０ｂの外部端子Ｔ２３に接続されている。なお、外部端子Ｔ２１～Ｔ２３は、直線的に並べて配置されており、コントローラチップ２１０とのワイヤボンディングに用いられる。
【0029】
二次側コイル２３１ｓは、外部端子Ｔ２４に接続された第１端を始点として、外部端子Ｔ２４の周囲を反時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が外部端子Ｔ２５に接続されている。一方、二次側コイル２３２ｓは、外部端子Ｔ２６に接続された第１端を始点として、外部端子Ｔ２６の周囲を時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が外部端子Ｔ２５に接続されている。なお、外部端子Ｔ２４、Ｔ２５及びＴ２６は、図示の順で直線的に並べて配置されており、ドライバチップ２２０とのワイヤボンディングに用いられる。
【0030】
二次側コイル２３１ｓ及び２３２ｓは、それぞれ、磁気結合によって一次側コイル２３１ｐ及び２３２ｐに交流接続されると共に、一次側コイル２３１ｐ及び２３２ｐから直流絶縁されている。すなわち、ドライバチップ２２０は、トランスチップ２３０を介してコントローラチップ２１０に交流接続されると共に、トランスチップ２３０によりコントローラチップ２１０から直流絶縁されている。
【0031】
＜トランスチップ（２チャンネル型）＞
図３は、２チャンネル型のトランスチップとして用いられる半導体装置５を示す斜視図である。図４は、図３に示す半導体装置５の平面図である。図５は、図３に示す半導体装置５において低電位コイル２２（＝トランスの一次側コイルに相当）が形成された層を示す平面図である。図６は、図３に示す半導体装置５において高電位コイル２３（＝トランスの二次側コイルに相当）が形成された層を示す平面図である。図７は、図６に示すVIII-VIII線に沿う断面図である。図８は、図７に示す領域XIIIの拡大図であって、分離構造１３０を示す図である。
図３は、２チャンネル型のトランスチップとして用いられる半導体装置５を示す斜視図である。図４は、図３に示す半導体装置５の平面図である。図５は、図３に示す半導体装置５において低電位コイル２２（＝トランスの一次側コイルに相当）が形成された層を示す平面図である。図６は、図３に示す半導体装置５において高電位コイル２３（＝トランスの二次側コイルに相当）が形成された層を示す平面図である。図７は、図６に示すVIII-VIII線に沿う断面図である。図８は、図７に示す領域XIIIの拡大図であって、分離構造１３０を示す図である。
【0032】
【0033】
ワイドバンドギャップ半導体は、シリコンのバンドギャップ（約１．１２ｅＶ）を超える半導体からなる。ワイドバンドギャップ半導体のバンドギャップは、２．０ｅＶ以上であることが好ましい。ワイドバンドギャップ半導体は、ＳｉＣ（炭化シリコン）であってもよい。化合物半導体は、III-V族化合物半導体であってもよい。化合物半導体は、ＡｌＮ(窒化アルミニウム)、ＩｎＮ(窒化インジウム)、ＧａＮ（窒化ガリウム）およびＧａＡｓ（ヒ化ガリウム）のうちの少なくとも１つを含んでいてもよい。
【0034】
半導体チップ４１は、この形態では、シリコン製の半導体基板を含む。半導体チップ４１は、シリコン製の半導体基板およびシリコン製のエピタキシャル層を含む積層構造を有するエピタキシャル基板であってもよい。半導体基板の導電型は、ｎ型またはｐ型であってもよい。エピタキシャル層は、ｎ型またはｐ型であってもよい。
【0035】
半導体チップ４１は、一方側の第１主面４２、他方側の第２主面４３、及び、第１主面４２並びに第２主面４３を接続するチップ側壁４４Ａ～４４Ｄを有している。第１主面４２及び第２主面４３は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という）において、四角形状（この形態では長方形状）に形成されている。
【0036】
チップ側壁４４Ａ～４４Ｄは、第１チップ側壁４４Ａ、第２チップ側壁４４Ｂ、第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄを含む。第１チップ側壁４４Ａおよび第２チップ側壁４４Ｂは、半導体チップ４１の長辺を形成している。第１チップ側壁４４Ａおよび第２チップ側壁４４Ｂは、第１方向Ｘに沿って延び、第２方向Ｙに対向している。第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄは、半導体チップ４１の短辺を形成している。第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。チップ側壁４４Ａ～４４Ｄは、研削面からなる。
【0037】
半導体装置５は、半導体チップ４１の第１主面４２の上に形成された絶縁層５１をさらに含む。絶縁層５１は、絶縁主面５２および絶縁側壁５３Ａ～５３Ｄを有している。絶縁主面５２は、平面視において第１主面４２に整合する四角形状（この形態では長方形状）に形成されている。絶縁主面５２は、第１主面４２に対して平行に延びている。
【0038】
絶縁側壁５３Ａ～５３Ｄは、第１絶縁側壁５３Ａ、第２絶縁側壁５３Ｂ、第３絶縁側壁５３Ｃおよび第４絶縁側壁５３Ｄを含む。絶縁側壁５３Ａ～５３Ｄは、絶縁主面５２の周縁から半導体チップ４１に向けて延び、チップ側壁４４Ａ～４４Ｄに連なっている。絶縁側壁５３Ａ～５３Ｄは、具体的には、チップ側壁４４Ａ～４４Ｄに対して面一に形成されている。絶縁側壁５３Ａ～５３Ｄは、チップ側壁４４Ａ～４４Ｄに面一な研削面を形成している。
【0039】
絶縁層５１は、最下絶縁層５５、最上絶縁層５６および複数（この形態では１１層）の層間絶縁層５７を含む多層絶縁積層構造からなる。最下絶縁層５５は、第１主面４２を直接被覆する絶縁層である。最上絶縁層５６は、絶縁主面５２を形成する絶縁層である。複数の層間絶縁層５７は、最下絶縁層５５および最上絶縁層５６の間に介在する絶縁層である。最下絶縁層５５は、この形態では、酸化シリコンを含む単層構造を有している。最上絶縁層５６は、この形態では、酸化シリコンを含む単層構造を有している。最下絶縁層５５の厚さおよび最上絶縁層５６の厚さは、それぞれ１μｍ以上３μｍ以下（たとえば２μｍ程度）であってもよい。
【0040】
複数の層間絶縁層５７は、最下絶縁層５５側の第１絶縁層５８および最上絶縁層５６側の第２絶縁層５９を含む積層構造をそれぞれ有している。第１絶縁層５８は、窒化シリコンを含んでいてもよい。第１絶縁層５８は、第２絶縁層５９に対するエッチングストッパ層として形成されている。第１絶縁層５８の厚さは、０．１μｍ以上１μｍ以下（たとえば０．３μｍ程度）であってもよい。
【0041】
第２絶縁層５９は、第１絶縁層５８の上に形成されている。第１絶縁層５８とは異なる絶縁材料を含む。第２絶縁層５９は、酸化シリコンを含んでいてもよい。第２絶縁層５９の厚さは、１μｍ以上３μｍ以下（たとえば２μｍ程度）であってもよい。第２絶縁層５９の厚さは、第１絶縁層５８の厚さを超えていることが好ましい。
【0042】
絶縁層５１の総厚さＤＴは、５μｍ以上５０μｍ以下であってもよい。絶縁層５１の総厚さＤＴ及び層間絶縁層５７の積層数は任意であって、実現すべき絶縁耐圧（絶縁破壊耐量）に応じて調整される。また、最下絶縁層５５、最上絶縁層５６および層間絶縁層５７の絶縁材料は任意であり、特定の絶縁材料に限定されない。
【0043】
半導体装置５は、絶縁層５１に形成された第１機能デバイス４５を含む。第１機能デバイス４５は、１つ又は複数（この形態では複数）の変圧器２１（先出のトランスに相当）を含む。つまり、半導体装置５は、複数の変圧器２１を含むマルチチャネル型デバイスである。複数の変圧器２１は、絶縁側壁５３Ａ～５３Ｄから間隔を空けて絶縁層５１の内方部に形成されている。複数の変圧器２１は、第１方向Ｘに間隔を空けて形成されている。
【0044】
複数の変圧器２１は、具体的には、平面視において絶縁側壁５３Ｃ側から絶縁側壁５３Ｄ側に向けてこの順に形成された第１変圧器２１Ａ、第２変圧器２１Ｂ、第３変圧器２１Ｃおよび第４変圧器２１Ｄを含む。複数の変圧器２１Ａ～２１Ｄは、同様の構造をそれぞれ有している。以下では、第１変圧器２１Ａの構造を例にとって説明する。第２変圧器２１Ｂ、第３変圧器２１Ｃおよび第４変圧器２１Ｄの構造の説明については、第１変圧器２１Ａの構造の説明が準用されるものとし、省略する。
【0045】
図５～図７を参照して、第１変圧器２１Ａは、低電位コイル２２および高電位コイル２３を含む。低電位コイル２２は、絶縁層５１内に形成されている。高電位コイル２３は、法線方向Ｚに低電位コイル２２と対向するように絶縁層５１内に成されている。低電位コイル２２および高電位コイル２３は、この形態では、最下絶縁層５５および最上絶縁層５６に挟まれた領域（つまり複数の層間絶縁層５７）に形成されている。
【0046】
低電位コイル２２は、絶縁層５１内において最下絶縁層５５（半導体チップ４１）側に形成されており、高電位コイル２３は、絶縁層５１内において低電位コイル２２に対して最上絶縁層５６（絶縁主面５２）側に形成されている。つまり、高電位コイル２３は、低電位コイル２２を挟んで半導体チップ４１に対向している。低電位コイル２２および高電位コイル２３の配置箇所は任意である。また、高電位コイル２３は、１層以上の層間絶縁層５７を挟んで低電位コイル２２に対向していればよい。
【0047】
低電位コイル２２及び高電位コイル２３の間の距離（つまり層間絶縁層５７の積層数）は、低電位コイル２２及び高電位コイル２３の間の絶縁耐圧及び電界強度に応じて適宜調整される。低電位コイル２２は、この形態では、最下絶縁層５５側から数えて３層目の層間絶縁層５７に形成されている。高電位コイル２３は、この形態では、最上絶縁層５６側から数えて１層目の層間絶縁層５７に形成されている。
【0048】
低電位コイル２２は、層間絶縁層５７において第１絶縁層５８及び第２絶縁層５９を貫通して埋め込まれている。低電位コイル２２は、第１内側末端２４、第１外側末端２５、ならびに、第１内側末端２４および第１外側末端２５の間を螺旋状に引き回された第１螺旋部２６を含む。第１螺旋部２６は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第１螺旋部２６の最内周縁を形成する部分は、平面視において楕円形状の第１内側領域６６を区画している。
【0049】
第１螺旋部２６の巻回数は、５以上３０以下であってもよい。第１螺旋部２６の幅は、０．１μｍ以上５μｍ以下であってもよい。第１螺旋部２６の幅は、１μｍ以上３μｍ以下であることが好ましい。第１螺旋部２６の幅は、螺旋方向に直交する方向の幅によって定義される。第１螺旋部２６の第１巻回ピッチは、０．１μｍ以上５μｍ以下であってもよい。第１巻回ピッチは、１μｍ以上３μｍ以下であることが好ましい。第１巻回ピッチは、第１螺旋部２６において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。
【0050】
第１螺旋部２６の巻回形状及び第１内側領域６６の平面形状は任意であり、図５などに示される形態に限定されない。第１螺旋部２６は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第１内側領域６６は、第１螺旋部２６の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。
【0051】
低電位コイル２２は、チタン、窒化チタン、銅、アルミニウム及びタングステンのうちの少なくとも１つを含んでいてもよい。低電位コイル２２は、バリア層および本体層を含む積層構造を有していてもよい。バリア層は、層間絶縁層５７内においてリセス空間を区画する。バリア層は、チタンおよび窒化チタンのうちの少なくとも１つを含んでいてもよい。本体層は、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含んでいてもよい。
【0052】
高電位コイル２３は、層間絶縁層５７において第１絶縁層５８及び第２絶縁層５９を貫通して埋め込まれている。高電位コイル２３は、第２内側末端２７、第２外側末端２８、ならびに、第２内側末端２７および第２外側末端２８の間を螺旋状に引き回された第２螺旋部２９を含む。第２螺旋部２９は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第２螺旋部２９の最内周縁を形成する部分は、この形態では、平面視において楕円形状の第２内側領域６７を区画している。第２螺旋部２９の第２内側領域６７は、法線方向Ｚに第１螺旋部２６の第１内側領域６６に対向している。
【0053】
第２螺旋部２９の巻回数は、５以上３０以下であってもよい。第１螺旋部２６の巻回数に対する第２螺旋部２９の巻回数は、昇圧すべき電圧値に応じて調整される。第２螺旋部２９の巻回数は、第１螺旋部２６の巻回数を超えていることが好ましい。むろん、第２螺旋部２９の巻回数は、第１螺旋部２６の巻回数未満であってもよいし、第１螺旋部２６の巻回数と等しくてもよい。
【0054】
第２螺旋部２９の幅は、０．１μｍ以上５μｍ以下であってもよい。第２螺旋部２９の幅は、１μｍ以上３μｍ以下であることが好ましい。第２螺旋部２９の幅は、螺旋方向に直交する方向の幅によって定義される。第２螺旋部２９の幅は、第１螺旋部２６の幅と等しいことが好ましい。
【0055】
第２螺旋部２９の第２巻回ピッチは、０．１μｍ以上５μｍ以下であってもよい。第２巻回ピッチは、１μｍ以上３μｍ以下であることが好ましい。第２巻回ピッチは、第２螺旋部２９において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。第２巻回ピッチは、第１螺旋部２６の第１巻回ピッチと等しいことが好ましい。
【0056】
第２螺旋部２９の巻回形状及び第２内側領域６７の平面形状は任意であり、図６などに示される形態に限定されない。第２螺旋部２９は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第２内側領域６７は、第２螺旋部２９の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。
【0057】
高電位コイル２３は、低電位コイル２２と同一の導電材料によって形成されていることが好ましい。つまり、高電位コイル２３は、低電位コイル２２と同様に、バリア層および本体層を含むことが好ましい。
【0058】
図４を参照して、半導体装置５は、複数（本図では１２個）の低電位端子１１、及び、複数（本図では１２個）の高電位端子１２を含む。複数の低電位端子１１は、対応する変圧器２１Ａ～２１Ｄの低電位コイル２２にそれぞれ電気的に接続されている。複数の高電位端子１２は、対応する変圧器２１Ａ～２１Ｄの高電位コイル２３にそれぞれ電気的に接続されている。
【0059】
複数の低電位端子１１は、絶縁層５１の絶縁主面５２の上に形成されている。複数の低電位端子１１は、具体的には、複数の変圧器２１Ａ～２１Ｄから第２方向Ｙに間隔を空けて絶縁側壁５３Ｂ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。
【0060】
複数の低電位端子１１は、第１低電位端子１１Ａ、第２低電位端子１１Ｂ、第３低電位端子１１Ｃ、第４低電位端子１１Ｄ、第５低電位端子１１Ｅおよび第６低電位端子１１Ｆを含む。複数の低電位端子１１Ａ～１１Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の低電位端子１１Ａ～１１Ｆの個数は任意である。
【0061】
第１低電位端子１１Ａは、平面視において第２方向Ｙに第１変圧器２１Ａに対向している。第２低電位端子１１Ｂは、平面視において第２方向Ｙに第２変圧器２１Ｂに対向している。第３低電位端子１１Ｃは、平面視において第２方向Ｙに第３変圧器２１Ｃに対向している。第４低電位端子１１Ｄは、平面視において第２方向Ｙに第４変圧器２１Ｄに対向している。第５低電位端子１１Ｅは、平面視において第１低電位端子１１Ａおよび第２低電位端子１１Ｂの間の領域に形成されている。第６低電位端子１１Ｆは、平面視において第３低電位端子１１Ｃおよび第４低電位端子１１Ｄの間の領域に形成されている。
【0062】
第１低電位端子１１Ａは、第１変圧器２１Ａ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第２低電位端子１１Ｂは、第２変圧器２１Ｂ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第３低電位端子１１Ｃは、第３変圧器２１Ｃ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第４低電位端子１１Ｄは、第４変圧器２１Ｄ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。
【0063】
第５低電位端子１１Ｅは、第１変圧器２１Ａ（低電位コイル２２）の第１外側末端２５および第２変圧器２１Ｂ（低電位コイル２２）の第１外側末端２５に電気的に接続されている。第６低電位端子１１Ｆは、第３変圧器２１Ｃ（低電位コイル２２）の第１外側末端２５および第４変圧器２１Ｄ（低電位コイル２２）の第１外側末端２５に電気的に接続されている。
【0064】
複数の高電位端子１２は、複数の低電位端子１１から間隔を空けて絶縁層５１の絶縁主面５２の上に形成されている。複数の高電位端子１２は、具体的には、複数の低電位端子１１から第２方向Ｙに間隔を空けて絶縁側壁５３Ａ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。
【0065】
複数の高電位端子１２は、平面視において対応する変圧器２１Ａ～２１Ｄに近接する領域にそれぞれ形成されている。高電位端子１２が変圧器２１Ａ～２１Ｄに近接するとは、平面視において高電位端子１２および変圧器２１の間の距離が、低電位端子１１および高電位端子１２の間の距離未満であることを意味する。
【0066】
複数の高電位端子１２は、具体的には、平面視において第１方向Ｘに沿って複数の変圧器２１Ａ～２１Ｄと対向するように第１方向Ｘに沿って間隔を空けて形成されている。複数の高電位端子１２は、さらに具体的には、平面視において高電位コイル２３の第２内側領域６７および隣り合う高電位コイル２３の間の領域に位置するように第１方向Ｘに沿って間隔を空けて形成されている。これにより、複数の高電位端子１２は、平面視において第１方向Ｘに複数の変圧器２１Ａ～２１Ｄと一列に並んで配列されている。
【0067】
複数の高電位端子１２は、第１高電位端子１２Ａ、第２高電位端子１２Ｂ、第３高電位端子１２Ｃ、第４高電位端子１２Ｄ、第５高電位端子１２Ｅおよび第６高電位端子１２Ｆを含む。複数の高電位端子１２Ａ～１２Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の高電位端子１２Ａ～１２Ｆの個数は任意である。
【0068】
第１高電位端子１２Ａは、平面視において第１変圧器２１Ａ（高電位コイル２３）の第２内側領域６７に形成されている。第２高電位端子１２Ｂは、平面視において第２変圧器２１Ｂ（高電位コイル２３）の第２内側領域６７に形成されている。第３高電位端子１２Ｃは、平面視において第３変圧器２１Ｃ（高電位コイル２３）の第２内側領域６７に形成されている。第４高電位端子１２Ｄは、平面視において第４変圧器２１Ｄ（高電位コイル２３）の第２内側領域６７に形成されている。第５高電位端子１２Ｅは、平面視において第１変圧器２１Ａおよび第２変圧器２１Ｂの間の領域に形成されている。第６高電位端子１２Ｆは、平面視において第３変圧器２１Ｃおよび第４変圧器２１Ｄの間の領域に形成されている。
【0069】
第１高電位端子１２Ａは、第１変圧器２１Ａ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第２高電位端子１２Ｂは、第２変圧器２１Ｂ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第３高電位端子１２Ｃは、第３変圧器２１Ｃ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第４高電位端子１２Ｄは、第４変圧器２１Ｄ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。
【0070】
第５高電位端子１２Ｅは、第１変圧器２１Ａ（高電位コイル２３）の第２外側末端２８および第２変圧器２１Ｂ（高電位コイル２３）の第２外側末端２８に電気的に接続されている。第６高電位端子１２Ｆは、第３変圧器２１Ｃ（高電位コイル２３）の第２外側末端２８および第４変圧器２１Ｄ（高電位コイル２３）の第２外側末端２８に電気的に接続されている。
【0071】
図５～図７を参照して、半導体装置５は、絶縁層５１内にそれぞれ形成された第１低電位配線３１、第２低電位配線３２、第１高電位配線３３及び第２高電位配線３４を含む。この形態では、複数の第１低電位配線３１、複数の第２低電位配線３２、複数の第１高電位配線３３および複数の第２高電位配線３４が形成されている。
【0072】
第１低電位配線３１および第２低電位配線３２は、第１変圧器２１Ａの低電位コイル２２および第２変圧器２１Ｂの低電位コイル２２を同電位に固定している。また、第１低電位配線３１および第２低電位配線３２は、第３変圧器２１Ｃの低電位コイル２２および第４変圧器２１Ｄの低電位コイル２２を同電位に固定している。第１低電位配線３１および第２低電位配線３２は、この形態では、変圧器２１Ａ～２１Ｄの全ての低電位コイル２２を同電位に固定している。
【0073】
第１高電位配線３３および第２高電位配線３４は、第１変圧器２１Ａの高電位コイル２３および第２変圧器２１Ｂの高電位コイル２３を同電位に固定している。また、第１高電位配線３３および第２高電位配線３４は、第３変圧器２１Ｃの高電位コイル２３および第４変圧器２１Ｄの高電位コイル２３を同電位に固定している。第１高電位配線３３および第２高電位配線３４は、この形態では、変圧器２１Ａ～２１Ｄの全ての高電位コイル２３を同電位に固定している。
【0074】
複数の第１低電位配線３１は、対応する低電位端子１１Ａ～１１Ｄおよび対応する変圧器２１Ａ～２１Ｄ（低電位コイル２２）の第１内側末端２４にそれぞれ電気的に接続されている。複数の第１低電位配線３１は、同様の構造を有している。以下では、第１低電位端子１１Ａおよび第１変圧器２１Ａに接続された第１低電位配線３１の構造を例にとって説明する。他の第１低電位配線３１の構造の説明については、第１変圧器２１Ａに接続された第１低電位配線３１の構造の説明が準用されるものとし、省略する。
【0075】
第１低電位配線３１は、貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、１つまたは複数（この形態では複数）のパッドプラグ電極７６、および、１つまたは複数（この形態では複数）の基板プラグ電極７７を含む。
【0076】
貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、パッドプラグ電極７６および基板プラグ電極７７は、低電位コイル２２等と同一の導電材料によってそれぞれ形成されていることが好ましい。つまり、貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、パッドプラグ電極７６および基板プラグ電極７７は、低電位コイル２２等と同様に、バリア層および本体層をそれぞれ含むことが好ましい。
【0077】
貫通配線７１は、絶縁層５１において複数の層間絶縁層５７を貫通し、法線方向Ｚに沿って延びる柱状に延びている。貫通配線７１は、この形態では、絶縁層５１において最下絶縁層５５および最上絶縁層５６の間の領域に形成されている。貫通配線７１は、最上絶縁層５６側の上端部、および、最下絶縁層５５側の下端部を有している。貫通配線７１の上端部は、高電位コイル２３と同一の層間絶縁層５７に形成され、最上絶縁層５６によって被覆されている。貫通配線７１の下端部は、低電位コイル２２と同一の層間絶縁層５７に形成されている。
【0078】
貫通配線７１は、この形態では、第１電極層７８、第２電極層７９、および、複数の配線プラグ電極８０を含む。貫通配線７１では、第１電極層７８、第２電極層７９および配線プラグ電極８０が低電位コイル２２等と同一の導電材料によってそれぞれ形成されている。つまり、第１電極層７８、第２電極層７９および配線プラグ電極８０は、低電位コイル２２等と同様に、バリア層および本体層をそれぞれ含む。
【0079】
第１電極層７８は、貫通配線７１の上端部を形成している。第２電極層７９は、貫通配線７１の下端部を形成している。第１電極層７８は、アイランド状に形成され、法線方向Ｚに低電位端子１１（第１低電位端子１１Ａ）に対向している。第２電極層７９は、アイランド状に形成され、法線方向Ｚに第１電極層７８に対向している。
【0080】
複数の配線プラグ電極８０は、第１電極層７８および第２電極層７９の間の領域に位置する複数の層間絶縁層５７にそれぞれ埋設されている。複数の配線プラグ電極８０は、互いに電気的に接続されるように最下絶縁層５５から最上絶縁層５６に向けて積層され、かつ、第１電極層７８および第２電極層７９を電気的に接続している。複数の配線プラグ電極８０は、第１電極層７８の平面積および第２電極層７９の平面積未満の平面積をそれぞれ有している。
【0081】
なお、複数の配線プラグ電極８０の積層数は、複数の層間絶縁層５７の積層数に一致している。この形態では、６個の配線プラグ電極８０が各層間絶縁層５７内に埋設されているが、各層間絶縁層５７内に埋設される配線プラグ電極８０の個数は任意である。もちろん、複数の層間絶縁層５７を貫通する１つまたは複数の配線プラグ電極８０が形成されていてもよい。
【0082】
低電位接続配線７２は、低電位コイル２２と同一の層間絶縁層５７内において第１変圧器２１Ａ（低電位コイル２２）の第１内側領域６６に形成されている。低電位接続配線７２は、アイランド状に形成され、法線方向Ｚに高電位端子１２（第１高電位端子１２Ａ）に対向している。低電位接続配線７２は、配線プラグ電極８０の平面積を超える平面積を有していることが好ましい。低電位接続配線７２は、低電位コイル２２の第１内側末端２４に電気的に接続されている。
【0083】
引き出し配線７３は、層間絶縁層５７内において半導体チップ４１および貫通配線７１の間の領域に形成されている。引き出し配線７３は、この形態では、最下絶縁層５５から数えて１層目の層間絶縁層５７内に形成されている。引き出し配線７３は、一方側の第１端部、他方側の第２端部、ならびに、第１端部および第２端部を接続する配線部を含む。引き出し配線７３の第１端部は、半導体チップ４１および貫通配線７１の下端部の間の領域に位置している。引き出し配線７３の第２端部は、半導体チップ４１および低電位接続配線７２の間の領域に位置している。配線部は、半導体チップ４１の第１主面４２に沿って延び、第１端部および第２端部の間の領域を帯状に延びている。
【0084】
第１接続プラグ電極７４は、層間絶縁層５７内において貫通配線７１および引き出し配線７３の間の領域に形成され、貫通配線７１および引き出し配線７３の第１端部に電気的に接続されている。第２接続プラグ電極７５は、層間絶縁層５７内において低電位接続配線７２および引き出し配線７３の間の領域に形成され、低電位接続配線７２および引き出し配線７３の第２端部に電気的に接続されている。
【0085】
複数のパッドプラグ電極７６は、最上絶縁層５６内において低電位端子１１（第１低電位端子１１Ａ）および貫通配線７１の間の領域に形成され、低電位端子１１および貫通配線７１の上端部にそれぞれ電気的に接続されている。複数の基板プラグ電極７７は、最下絶縁層５５内において半導体チップ４１および引き出し配線７３の間の領域に形成されている。基板プラグ電極７７は、この形態では、半導体チップ４１および引き出し配線７３の第１端部の間の領域に形成され、半導体チップ４１および引き出し配線７３の第１端部にそれぞれ電気的に接続されている。
【0086】
図６及び図７を参照して、複数の第１高電位配線３３は、対応する高電位端子１２Ａ～１２Ｄおよび対応する変圧器２１Ａ～２１Ｄ（高電位コイル２３）の第２内側末端２７にそれぞれ電気的に接続されている。複数の第１高電位配線３３は、同様の構造をそれぞれ有している。以下では、第１高電位端子１２Ａ及び第１変圧器２１Ａに接続された第１高電位配線３３の構造を例にとって説明する。他の第１高電位配線３３の構造の説明については、第１変圧器２１Ａに接続された第１高電位配線３３の構造の説明が準用されるものとし、省略する。
【0087】
第１高電位配線３３は、高電位接続配線８１、および、１つまたは複数（この形態では複数）のパッドプラグ電極８２を含む。高電位接続配線８１およびパッドプラグ電極８２は、低電位コイル２２等と同一の導電材料によって形成されていることが好ましい。つまり、高電位接続配線８１およびパッドプラグ電極８２は、低電位コイル２２等と同様に、バリア層および本体層を含むことが好ましい。
【0088】
高電位接続配線８１は、高電位コイル２３と同一の層間絶縁層５７内において高電位コイル２３の第２内側領域６７に形成されている。高電位接続配線８１は、アイランド状に形成され、法線方向Ｚに高電位端子１２（第１高電位端子１２Ａ）に対向している。高電位接続配線８１は、高電位コイル２３の第２内側末端２７に電気的に接続されている。高電位接続配線８１は、平面視において低電位接続配線７２から間隔を空けて形成され、法線方向Ｚに低電位接続配線７２には対向していない。これにより、低電位接続配線７２と高電位接続配線８１の間の絶縁距離が増加し、絶縁層５１の絶縁耐圧が高められている。
【0089】
複数のパッドプラグ電極８２は、最上絶縁層５６内において高電位端子１２（第１高電位端子１２Ａ）および高電位接続配線８１の間の領域に形成され、高電位端子１２及び高電位接続配線８１にそれぞれ電気的に接続されている。複数のパッドプラグ電極８２は、平面視において高電位接続配線８１の平面積未満の平面積をそれぞれ有している。
【0090】
図７を参照して、低電位端子１１および高電位端子１２の間の距離Ｄ１は、低電位コイル２２および高電位コイル２３の間の距離Ｄ２を超えていることが好ましい（Ｄ２＜Ｄ１）。距離Ｄ１は、複数の層間絶縁層５７の総厚さＤＴを超えていることが好ましい（ＤＴ＜Ｄ１）。距離Ｄ１に対する距離Ｄ２の比Ｄ２／Ｄ１は、０．０１以上０．１以下であってもよい。距離Ｄ１は、１００μｍ以上５００μｍ以下であることが好ましい。距離Ｄ２は、１μｍ以上５０μｍ以下であってもよい。距離Ｄ２は、５μｍ以上２５μｍ以下であることが好ましい。距離Ｄ１および距離Ｄ２の値は任意であり、実現すべき絶縁耐圧に応じて適宜調整される。
【0091】
【0092】
ダミーパターン８５は、高電位コイル２３および低電位コイル２２とは異なるパターン（不連続なパターン）で形成されており、変圧器２１Ａ～２１Ｄから独立している。つまり、ダミーパターン８５は、変圧器２１Ａ～２１Ｄとしては機能しない。ダミーパターン８５は、変圧器２１Ａ～２１Ｄにおいて低電位コイル２２および高電位コイル２３の間の電界を遮蔽し、高電位コイル２３に対する電界集中を抑制するシールド導体層として形成されている。ダミーパターン８５は、この形態では、単位面積当たりにおいて高電位コイル２３のライン密度と等しいライン密度で引き回されている。ダミーパターン８５のライン密度が高電位コイル２３のライン密度と等しいとは、ダミーパターン８５のライン密度が高電位コイル２３のライン密度の±２０％の範囲内に収まることを意味する。
【0093】
絶縁層５１の内部におけるダミーパターン８５の深さ位置は任意であり、緩和すべき電界強度に応じて調整される。ダミーパターン８５は、法線方向Ｚに関して低電位コイル２２に対して高電位コイル２３に近接する領域に形成されていることが好ましい。なお、法線方向Ｚに関してダミーパターン８５が高電位コイル２３に近接するとは、法線方向Ｚに関して、ダミーパターン８５および高電位コイル２３の間の距離が、ダミーパターン８５および低電位コイル２２の間の距離未満であることを意味する。
【0094】
この場合、高電位コイル２３に対する電界集中を適切に抑制できる。法線方向Ｚに関して、ダミーパターン８５及び高電位コイル２３の間の距離を小さくするほど、高電位コイル２３に対する電界集中を抑制できる。ダミーパターン８５は、高電位コイル２３と同一の層間絶縁層５７内に形成されていることが好ましい。この場合、高電位コイル２３に対する電界集中を更に適切に抑制できる。ダミーパターン８５は、電気的状態が異なる複数のダミーパターンを含む。ダミーパターン８５は高電位ダミーパターンを含んでもよい。
【0095】
絶縁層５１の内部における高電位ダミーパターン８６の深さ位置は任意であり、緩和すべき電界強度に応じて調整される。高電位ダミーパターン８６は、法線方向Ｚに関して低電位コイル２２に対して高電位コイル２３に近接する領域に形成されていることが好ましい。法線方向Ｚに関して高電位ダミーパターン８６が高電位コイル２３に近接するとは、法線方向Ｚに関して、高電位ダミーパターン８６および高電位コイル２３の間の距離が、高電位ダミーパターン８６及び低電位コイル２２の間の距離未満であることを意味する。
【0096】
ダミーパターン８５は、変圧器２１Ａ～２１Ｄの周囲に位置するように絶縁層５１内に電気的に浮遊状態に形成された浮遊ダミーパターンを含む。
【0097】
浮遊ダミーパターンは、この形態では、平面視において高電位コイル２３の周囲の領域を部分的に被覆し、かつ、部分的に露出させるように密なライン状に引き回されている。浮遊ダミーパターンは、有端状に形成されていてもよいし、無端状に形成されてもよい。
【0098】
絶縁層５１の内部における浮遊ダミーパターンの深さ位置は任意であり、緩和すべき電界強度に応じて調整される。
【0099】
浮遊ラインの個数は任意であり、緩和すべき電界に応じて調整される。浮遊ダミーパターンは、複数の浮遊ラインから構成されていてもよい。
【0100】
図７を参照して、半導体装置５は、デバイス領域６２において半導体チップ４１の第１主面４２に形成された第２機能デバイス６０を含む。第２機能デバイス６０は、半導体チップ４１の第１主面４２の表層部、および／または、半導体チップ４１の第１主面４２の上の領域を利用して形成され、絶縁層５１（最下絶縁層５５）によって被覆されている。図７では、第２機能デバイス６０が第１主面４２の表層部に示された破線によって簡略化して示されている。
【0101】
第２機能デバイス６０は、低電位配線を介して低電位端子１１に電気的に接続され、高電位配線を介して高電位端子１２に電気的に接続されている。低電位配線は、第２機能デバイス６０に接続されるように絶縁層５１内に引き回されている点を除いて、第１低電位配線３１（第２低電位配線３２）と同様の構造を有している。高電位配線は、第２機能デバイス６０に接続されるように絶縁層５１内に引き回されている点を除いて、第１高電位配線３３（第２高電位配線３４）と同様の構造を有している。第２機能デバイス６０に係る低電位配線および高電位配線の具体的な説明は省略される。
【0102】
第２機能デバイス６０は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの少なくとも１つを含んでいてもよい。受動デバイスは、第２機能デバイス６０は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの任意の２種以上のデバイスが選択的に組み合わされた回路網を含んでいてもよい。回路網は、集積回路の一部または全部を形成していてもよい。
【0103】
受動デバイスは、半導体受動デバイスを含んでいてもよい。受動デバイスは、抵抗及びコンデンサのいずれか一方または双方を含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ＰＩＮダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。半導体スイッチングデバイスは、ＢＪＴ［Bipolar Junction Transistor］、ＭＩＳＦＥＴ［Metal Insulator Field Effect Transistor］、ＩＧＢＴ［Insulated Gate Bipolar Junction Transistor］およびＪＦＥＴ［Junction Field Effect Transistor］のうちの少なくとも１つを含んでいてもよい。
【0104】
図５～図７を参照して、半導体装置５は、絶縁層５１内に埋設されたシール導体６１をさらに含む。シール導体６１は、平面視において絶縁側壁５３Ａ～５３Ｄから間隔を空けて絶縁層５１内に壁状に埋設され、絶縁層５１をデバイス領域６２および外側領域６３に区画している。シール導体６１は、外側領域６３からデバイス領域６２への水分の進入及びクラックの進入を抑制する。
【0105】
デバイス領域６２は、第１機能デバイス４５（複数の変圧器２１）、第２機能デバイス６０、複数の低電位端子１１、複数の高電位端子１２、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５を含む領域である。外側領域６３は、デバイス領域６２外の領域である。
【0106】
シール導体６１は、デバイス領域６２から電気的に切り離されている。シール導体６１は、具体的には、第１機能デバイス４５（複数の変圧器２１）、第２機能デバイス６０、複数の低電位端子１１、複数の高電位端子１２、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５から電気的に切り離されている。シール導体６１は、さらに具体的には、電気的に浮遊状態に固定されている。シール導体６１は、デバイス領域６２に繋がる電流経路を形成しない。
【0107】
シール導体６１は、平面視において、絶縁側壁５３～５３Ｄに沿う帯状に形成されている。シール導体６１は、この形態では、平面視において、四角環状（具体的には長方形環状）に形成されている。これにより、シール導体６１は、平面視において四角形状（具体的には長方形状）のデバイス領域６２を区画している。また、シール導体６１は、平面視においてデバイス領域６２を取り囲む四角環状（具体的には長方形環状）の外側領域６３を区画している。
【0108】
シール導体６１は、具体的には、絶縁主面５２側の上端部、半導体チップ４１側の下端部、ならびに、上端部および下端部の間を壁状に延びる壁部を有している。シール導体６１の上端部は、この形態では、絶縁主面５２から半導体チップ４１側に間隔を空けて形成され、絶縁層５１内に位置している。シール導体６１の上端部は、この形態では、最上絶縁層５６によって被覆されている。シール導体６１の上端部は、１つまたは複数の層間絶縁層５７によって被覆されていてもよい。シール導体６１の上端部は、最上絶縁層５６から露出していてもよい。シール導体６１の下端部は、半導体チップ４１から上端部側に間隔を空けて形成されている。
【0109】
このように、シール導体６１は、この形態では、複数の低電位端子１１および複数の高電位端子１２に対して半導体チップ４１側に位置するように絶縁層５１内に埋設されている。また、シール導体６１は、絶縁層５１内において第１機能デバイス４５（複数の変圧器２１）、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５に絶縁主面５２に平行な方向に対向している。シール導体６１は、絶縁層５１内において、第２機能デバイス６０の一部に絶縁主面５２に平行な方向に対向していてもよい。
【0110】
シール導体６１は、複数のシールプラグ導体６４、および、１つまたは複数（この形態では複数）のシールビア導体６５を含む。シールビア導体６５の個数は任意である。複数のシールプラグ導体６４のうちの最上のシールプラグ導体６４は、シール導体６１の上端部を形成している。複数のシールビア導体６５は、シール導体６１の下端部をそれぞれ形成している。シールプラグ導体６４およびシールビア導体６５は、低電位コイル２２と同一の導電材料によって形成されていることが好ましい。つまり、シールプラグ導体６４およびシールビア導体６５は、低電位コイル２２等と同様に、バリア層および本体層を含むことが好ましい。
【0111】
複数のシールプラグ導体６４は、複数の層間絶縁層５７にそれぞれ埋め込まれ、平面視においてデバイス領域６２を取り囲む四角環状（具体的には長方形環状）にそれぞれ形成されている。複数のシールプラグ導体６４は、互いに接続されるように最下絶縁層５５から最上絶縁層５６に向かって積層されている。複数のシールプラグ導体６４の積層数は、複数の層間絶縁層５７の積層数に一致している。むろん、複数の層間絶縁層５７を貫通する１つまたは複数のシールプラグ導体６４が形成されていてもよい。
【0112】
複数のシールプラグ導体６４の集合体により１つの環状のシール導体６１が形成されるのであれば、複数のシールプラグ導体６４の全てが環状に形成される必要はない。たとえば、複数のシールプラグ導体６４の少なくとも１つが有端状に形成されていてもよい。また、複数のシールプラグ導体６４の少なくとも１つが複数の有端帯状部分に分割されていてもよい。ただし、デバイス領域６２への水分及びクラックの進入のリスクを鑑みると、複数のシールプラグ導体６４は、無端状（環状）に形成されていることが好ましい。
【0113】
複数のシールビア導体６５は、最下絶縁層５５において半導体チップ４１およびシールプラグ導体６４の間の領域にそれぞれ形成されている。複数のシールビア導体６５は、半導体チップ４１から間隔を空けて形成され、シールプラグ導体６４に接続されている。複数のシールビア導体６５は、シールプラグ導体６４の平面積未満の平面積を有している。単一のシールビア導体６５が形成されている場合、単一のシールビア導体６５は、シールプラグ導体６４の平面積以上の平面積を有していてもよい。
【0114】
シール導体６１の幅は、０．１μｍ以上１０μｍ以下であってもよい。シール導体６１の幅は、１μｍ以上５μｍ以下であることが好ましい。シール導体６１の幅は、シール導体６１が延びる方向に直交する方向の幅によって定義される。
【0115】
図７及び図８を参照して、半導体装置５は、半導体チップ４１及びシール導体６１の間に介在し、シール導体６１を半導体チップ４１から電気的に切り離す分離構造１３０を更に含む。分離構造１３０は、絶縁体を含むことが好ましい。分離構造１３０は、この形態では、半導体チップ４１の第１主面４２に形成されたフィールド絶縁膜１３１からなる。
【0116】
フィールド絶縁膜１３１は、酸化膜（酸化シリコン膜）及び窒化膜（窒化シリコン膜）のうちの少なくとも一方を含む。フィールド絶縁膜１３１は、半導体チップ４１の第１主面４２の酸化によって形成された酸化膜の一例としてのＬＯＣＯＳ（local oxidation of silicon）膜からなることが好ましい。フィールド絶縁膜１３１の厚さは、半導体チップ４１およびシール導体６１を絶縁できる限り任意である。フィールド絶縁膜１３１の厚さは、０．１μｍ以上５μｍ以下であってもよい。
【0117】
分離構造１３０は、半導体チップ４１の第１主面４２に形成され、平面視においてシール導体６１に沿う帯状に延びている。分離構造１３０は、この形態では、平面視において四角環状（具体的には長方形環状）に形成されている。分離構造１３０は、シール導体６１の下端部（シールビア導体６５）が接続された接続部１３２を有している。接続部１３２は、シール導体６１の下端部（シールビア導体６５）が半導体チップ４１側に向けて食い込んだアンカー部を形成していてもよい。むろん、接続部１３２は、分離構造１３０の主面に対して面一に形成されていてもよい。
【0118】
分離構造１３０は、デバイス領域６２側の内端部１３０Ａ、外側領域６３側の外端部１３０Ｂ、ならびに、内端部１３０Ａおよび外端部１３０Ｂの間の本体部１３０Ｃを含む。内端部１３０Ａは、平面視において第２機能デバイス６０が形成された領域（つまり、デバイス領域６２）を区画している。内端部１３０Ａは、半導体チップ４１の第１主面４２に形成された絶縁膜（図示せず）と一体的に形成されていてもよい。
【0119】
外端部１３０Ｂは、半導体チップ４１のチップ側壁４４Ａ～４４Ｄから露出し、半導体チップ４１のチップ側壁４４Ａ～４４Ｄに連なっている。外端部１３０Ｂは、より具体的には、半導体チップ４１のチップ側壁４４Ａ～４４Ｄに対して面一に形成されている。外端部１３０Ｂは、半導体チップ４１のチップ側壁４４Ａ～４４Ｄおよび絶縁層５１の絶縁側壁５３Ａ～５３Ｄとの間で面一な研削面を形成している。むろん、他の形態において、外端部１３０Ｂは、チップ側壁４４Ａ～４４Ｄから間隔を空けて第１主面４２内に形成されていてもよい。
【0120】
本体部１３０Ｃは、半導体チップ４１の第１主面４２に対してほぼ平行に延びる平坦面を有している。本体部１３０Ｃは、シール導体６１の下端部（シールビア導体６５）が接続された接続部１３２を有している。接続部１３２は、本体部１３０Ｃにおいて内端部１３０Ａ及び外端部１３０Ｂから間隔を空けた部分に形成されている。分離構造１３０は、フィールド絶縁膜１３１の他、種々の形態を採り得る。
【0121】
図７を参照して、半導体装置５は、シール導体６１を被覆するように絶縁層５１の絶縁主面５２の上に形成された無機絶縁層１４０をさらに含む。無機絶縁層１４０は、パッシベーション層と称されてもよい。無機絶縁層１４０は、絶縁主面５２の上から絶縁層５１及び半導体チップ４１を保護する。
【0122】
無機絶縁層１４０は、この形態では、第１無機絶縁層１４１及び第２無機絶縁層１４２を含む積層構造を有する。第１無機絶縁層１４１は、酸化シリコンを含んでいてもよい。第１無機絶縁層１４１は、不純物無添加の酸化シリコンであるＵＳＧ（undoped silicate glass）を含むことが好ましい。第１無機絶縁層１４１の厚さは、５０ｎｍ以上５０００ｎｍ以下であってもよい。第２無機絶縁層１４２は、窒化シリコンを含んでいてもよい。第２無機絶縁層１４２の厚さは、５００ｎｍ以上５０００ｎｍ以下であってもよい。無機絶縁層１４０の総厚さを大きくすることにより、高電位コイル２３上の絶縁耐圧を高めることができる。
【0123】
第１無機絶縁層１４１がＵＳＧからなり、第２無機絶縁層１４２が窒化シリコンからなる場合、ＵＳＧの絶縁破壊電圧（Ｖ／ｃｍ）は窒化シリコンの絶縁破壊電圧（Ｖ／ｃｍ）を超える。したがって、無機絶縁層１４０を厚化する場合、第２無機絶縁層１４２よりも厚い第１無機絶縁層１４１が形成されることが好ましい。
【0124】
第１無機絶縁層１４１は、酸化シリコンの一例としてのＢＰＳＧ（boron doped phosphor silicate glass）およびＰＳＧ（phosphorus silicate glass）のうちの少なくとも一方を含んでいてもよい。ただし、この場合、酸化シリコン内に不純物（ホウ素又はリン）が含まれるため、高電位コイル２３上の絶縁耐圧を高める上では、ＵＳＧからなる第１無機絶縁層１４１が形成されることが特に好ましい。むろん、無機絶縁層１４０は、第１無機絶縁層１４１および第２無機絶縁層１４２のいずれか一方からなる単層構造を有していてもよい。
【0125】
無機絶縁層１４０は、シール導体６１の全域を被覆し、シール導体６１外の領域に形成された複数の低電位パッド開口１４３及び複数の高電位パッド開口１４４を有している。複数の低電位パッド開口１４３は、複数の低電位端子１１をそれぞれ露出させている。複数の高電位パッド開口１４４は、複数の高電位端子１２をそれぞれ露出させている。無機絶縁層１４０は、低電位端子１１の周縁部に乗り上げたオーバラップ部を有していてもよい。無機絶縁層１４０は、高電位端子１２の周縁部に乗り上げたオーバラップ部を有していてもよい。
【0126】
半導体装置５は、無機絶縁層１４０の上に形成された有機絶縁層１４５を更に含む。有機絶縁層１４５は、感光性樹脂を含んでいてもよい。有機絶縁層１４５は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよい。有機絶縁層１４５は、この形態では、ポリイミドを含む。有機絶縁層１４５の厚さは、１μｍ以上５０μｍ以下であってもよい。
【0127】
有機絶縁層１４５の厚さは、無機絶縁層１４０の総厚さを超えていることが好ましい。さらに、無機絶縁層１４０および有機絶縁層１４５の総厚さは、低電位コイル２２及び高電位コイル２３の間の距離Ｄ２以上であることが好ましい。この場合、無機絶縁層１４０の総厚さは２μｍ以上１０μｍ以下であることが好ましい。また、有機絶縁層１４５の厚さは５μｍ以上５０μｍ以下であることが好ましい。これらの構造によれば、無機絶縁層１４０及び有機絶縁層１４５の厚化を抑制できると同時に、無機絶縁層１４０及び有機絶縁層１４５の積層膜により高電位コイル２３上の絶縁耐圧を適切に高めることができる。
【0128】
有機絶縁層１４５は、低電位側の領域を被覆する第１部分１４６及び高電位側の領域を被覆する第２部分１４７を含む。第１部分１４６は、無機絶縁層１４０を挟んでシール導体６１を被覆している。第１部分１４６は、シール導体６１外の領域において複数の低電位端子１１（低電位パッド開口１４３）をそれぞれ露出させる複数の低電位端子開口１４８を有している。第１部分１４６は、低電位パッド開口１４３の周縁（オーバラップ部）に乗り上がったオーバラップ部を有していてもよい。
【0129】
第２部分１４７は、第１部分１４６から間隔を空けて形成されており、第１部分１４６との間から無機絶縁層１４０を露出させている。第２部分１４７は、複数の高電位端子１２（高電位パッド開口１４４）をそれぞれ露出させる複数の高電位端子開口１４９を有している。第２部分１４７は、高電位パッド開口１４４の周縁（オーバラップ部）に乗り上がったオーバラップ部を有していてもよい。
【0130】
第２部分１４７は、変圧器２１Ａ～２１Ｄおよびダミーパターン８５を一括して被覆している。第２部分１４７は、具体的には、複数の高電位コイル２３、複数の高電位端子１２、第１高電位ダミーパターン８７、第２高電位ダミーパターン８８および浮遊ダミーパターン１２１を一括して被覆している。
【0131】
本発明の実施形態は、さらに他の形態で実施できる。前述の実施形態では、第１機能デバイス４５および第２機能デバイス６０が形成された例について説明した。しかし、第１機能デバイス４５を有さずに、第２機能デバイス６０だけを有する形態が採用されてもよい。この場合、ダミーパターン８５は取り除かれてもよい。この構造によれば、第２機能デバイス６０について、第１実施形態において述べた効果（ダミーパターン８５に係る効果を除く）と同様の効果を奏することができる。
【0132】
つまり、低電位端子１１および高電位端子１２を介して第２機能デバイス６０に電圧が印加された場合において、高電位端子１２およびシール導体６１の間の不所望な導通を抑制できる。また、低電位端子１１および高電位端子１２を介して第２機能デバイス６０に電圧が印加された場合において、低電位端子１１およびシール導体６１の間の不所望な導通を抑制できる。
【0133】
また、前述の実施形態では、第２機能デバイス６０が形成された例について説明した。しかし、第２機能デバイス６０は必ずしも必要ではなく、取り除かれてもよい。
【0134】
また、前述の実施形態では、ダミーパターン８５が形成された例について説明した。しかし、ダミーパターン８５は必ずしも必要ではなく、取り除かれてもよい。
【0135】
また、前述の実施形態では、第１機能デバイス４５が、複数の変圧器２１を含むマルチチャネル型からなる例について説明した。しかし、単一の変圧器２１を含むシングルチャネル型からなる第１機能デバイス４５が採用されてもよい。
【0136】
＜トランス配列＞
図９は、２チャンネル型のトランスチップ３００（先出の半導体装置５に相当）におけるトランス配列の一例を模式的に示す平面図（上面図）である。本図のトランスチップ３００は、第１トランス３０１と、第２トランス３０２と、第３トランス３０３と、第４トランス３０４と、第１ガードリング３０５と、第２ガードリング３０６と、パッドａ１～ａ８と、パッドｂ１～ｂ８と、パッドｃ１～ｃ４と、パッドｄ１～ｄ４と、を有する。
図９は、２チャンネル型のトランスチップ３００（先出の半導体装置５に相当）におけるトランス配列の一例を模式的に示す平面図（上面図）である。本図のトランスチップ３００は、第１トランス３０１と、第２トランス３０２と、第３トランス３０３と、第４トランス３０４と、第１ガードリング３０５と、第２ガードリング３０６と、パッドａ１～ａ８と、パッドｂ１～ｂ８と、パッドｃ１～ｃ４と、パッドｄ１～ｄ４と、を有する。
【0137】
トランスチップ３００において、第１トランス３０１を形成する二次側コイルＬ１ｓの一端には、パッドａ１及びｂ１が接続されており、二次側コイルＬ１ｓの他端には、パッドｃ１及びｄ１が接続されている。第２トランス３０２を形成する二次側コイルＬ２ｓの一端には、パッドａ２及びｂ２が接続されており、二次側コイルＬ２ｓの他端には、パッドｃ１及びｄ１が接続されている。
【0138】
また、第３トランス３０３を形成する二次側コイルＬ３ｓの一端には、パッドａ３及びｂ３が接続されており、二次側コイルＬ３ｓの他端には、パッドｃ２及びｄ２が接続されている。第４トランス３０４を形成する二次側コイルＬ４ｓの一端には、パッドａ４及びｂ４が接続されており、二次側コイルＬ４ｓの他端には、パッドｃ２及びｄ２が接続されている。
【0139】
なお、第１トランス３０１を形成する一次側コイル、第２トランス３０２を形成する一次側コイル、第３トランス３０３を形成する一次側コイル、及び、第４トランス３０４を形成する一次側コイルは、いずれも本図に明示されていない。ただし、一次側コイルは、それぞれ、基本的に二次側コイルＬ１ｓ～Ｌ４ｓと同様の構成を有しており、二次側コイルＬ１ｓ～Ｌ４ｓとそれぞれ対向する形で、二次側コイルＬ１ｓ～Ｌ４ｓそれぞれの直下に配置されている。
【0140】
すなわち、第１トランス３０１を形成する一次側コイルの一端には、パッドａ５及びｂ５が接続されており、一次側コイルの他端には、パッドｃ３及びｄ３が接続されている。また、第２トランス３０２を形成する一次側コイルの一端には、パッドａ６及びｂ６が接続されており、一次側コイルの他端には、パッドｃ３及びｄ３が接続されている。
【0141】
また、第３トランス３０３を形成する一次側コイルの一端には、パッドａ７及びｂ７が接続されており、一次側コイルの他端には、パッドｃ４及びｄ４が接続されている。また、第４トランス３０４を形成する一次側コイルの一端には、パッドａ８及びｂ８が接続されており、一次側コイルの他端には、パッドｃ４及びｄ４が接続されている。
【0142】
ただし、上記のパッドａ５～ａ８、パッドｂ５～ｂ８、パッドｃ３並びにｃ４、及び、パッドｄ３並びにｄ４については、不図示のビアを介してトランスチップ３００の内部から表面まで引き出されている。
【0143】
上記複数のパッドのうち、パッドａ１～ａ８は、それぞれ、第１の電流供給用パッドに相当し、パッドｂ１～ｂ８は、それぞれ、第１の電圧測定用パッドに相当する。また、パッドｃ１～ｃ４は、それぞれ、第２の電流供給用パッドに相当し、パッドｄ１～ｄ４は、それぞれ、第２の電圧測定用パッドに相当する。
【0144】
従って、本構成例のトランスチップ３００であれば、その不良品検査時に各コイルの直列抵抗成分を正確に測定することができる。従って、各コイルの断線が生じている不良品をリジェクトすることはもちろん、各コイルの抵抗値異常（例えば、コイル同士の中途短絡）が生じている不良品についても、これを適切にリジェクトすることが可能となり、延いては、不良品の市場流出を未然に防止することが可能となる。
【0145】
なお、上記の不良品検査を通過したトランスチップ３００については、上記複数のパッドを一次側チップ及び二次側チップ（例えば先出のコントローラチップ２１０及びドライバチップ２２０）との接続手段として用いればよい。
【0146】
具体的に述べると、パッドａ１並びにｂ１、パッドａ２並びにｂ２、パッドａ３並びにｂ３、及び、パッドａ４及びｂ４は、それぞれ、二次側チップの信号入力端または信号出力端に接続すればよい。また、パッドｃ１並びにｄ１、及び、パッドｃ２及びｄ２は、それぞれ、二次側チップのコモン電圧印加端（ＧＮＤ２）に接続すればよい。
【0147】
一方、パッドａ５並びにｂ５、パッドａ６並びにｂ６、パッドａ７並びにｂ７、及び、パッドａ８及びｂ８は、それぞれ、一次側チップの信号入力端または信号出力端に接続すればよい。また、パッドｃ３並びにｄ３、及び、パッドｃ４及びｄ４は、それぞれ、一次側チップのコモン電圧印加端（ＧＮＤ１）に接続すればよい。
【0148】
ここで、第１トランス３０１～第４トランス３０４は、図９に示すように、それぞれの信号伝達方向毎にカップリングして並べられている。本図に即して述べると、例えば一次側チップから二次側チップに向けて信号を伝達する第１トランス３０１と第２トランス３０２が第１ガードリング３０５によって第１のペアとされている。また、例えば二次側チップから一次側チップに向けて信号を伝達する第３トランス３０３と第４トランス３０４が第２ガードリング３０６によって第２のペアとされている。
【0149】
このようなカップリングを行った理由は、第１トランス３０１～第４トランス３０４をそれぞれ形成する一次側コイルと二次側コイルをトランスチップ３００の基板上下方向に積み重ねる形で積層形成した場合において、一次側コイルと二次側コイルとの間で耐圧を確保するためである。ただし、第１ガードリング３０５、及び、第２ガードリング３０６については、必ずしも必須の構成要素ではない。
【0150】
なお、第１ガードリング３０５及び第２ガードリング３０６は、それぞれ、パッドｅ１及びｅ２を介して、接地端などの低インピーダンス配線に接続すればよい。
【0151】
また、トランスチップ３００において、パッドｃ１及びｄ１は、二次側コイルＬ１ｓと二次側コイルＬ２ｓとの間で共有されている。また、パッドｃ２及びｄ２は、二次側コイルＬ３ｓと二次側コイルＬ４ｓとの間で共有されている。また、パッドｃ３及びｄ３は、一次側コイルＬ１ｐと一次側コイルＬ２ｐとの間で共有されている。また、パッドｃ４及びｄ４は、対応するそれぞれの一次側コイルとの間で共有されている。このような構成とすることにより、パッド数を削減して、トランスチップ３００の小型化を図ることが可能となる。
【0152】
また、図９に示したように、第１トランス３０１～第４トランス３０４をそれぞれ形成する一次側コイルと二次側コイルは、トランスチップ３００の平面視において、長方形状（または角を丸めたトラック状）となるように巻き回すことが望ましい。このような構成とすることにより、一次側コイルと二次側コイルが互いに重複する部分の面積が大きくなり、トランスの伝達効率を高めることが可能となる。
【0153】
もちろん、本図のトランス配列はあくまでも一例であり、コイルの個数、形状、配置、及び、パッドの配置は任意である。また、これまでに説明してきたチップ構造及びトランス配列などについては、半導体チップ上にコイルを集積化した半導体装置全般に適用することが可能である。
【0154】
＜オシレータ＞
次に本実施形態に係るオシレータの構成について説明する。オシレータの説明にあたり、幾つかの用語について説明を設ける。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。以下の説明において、特に基準を設けずに示される電圧はグランドから見た電位を表す。
次に本実施形態に係るオシレータの構成について説明する。オシレータの説明にあたり、幾つかの用語について説明を設ける。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。以下の説明において、特に基準を設けずに示される電圧はグランドから見た電位を表す。
【0155】
レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の注目した信号について、当該信号がハイレベルであるとき、当該信号の反転信号はローレベルをとり、当該信号がローレベルであるとき、当該信号の反転信号はハイレベルをとる。
【0156】
任意の注目した信号又は電圧において、ローレベルからハイレベルへの切り替わりをアップエッジと称する。アップエッジをライジングエッジに読み替えて良い。任意の注目した信号又は電圧において、ハイレベルからローレベルへの切り替わりをダウンエッジと称する。ダウンエッジをフォーリングエッジに読み替えて良い。
【0157】
ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。
【0158】
ＭＯＳＦＥＴの電気的特性にはゲート閾電圧が含まれる。Ｎチャネル型且つエンハンスメント型のＭＯＳＦＥＴである任意のトランジスタについて、当該トランジスタのゲート電位が当該トランジスタのソース電位よりも高く、且つ、当該トランジスタのゲート－ソース間電圧（ソース電位から見たゲート電位）の大きさが当該トランジスタのゲート閾電圧以上であるとき、当該トランジスタはオン状態となり、そうでないとき、当該トランジスタはオフ状態となる。Ｐチャネル型のＭＯＳＦＥＴについても同様である。任意のＦＥＴについて、ゲート閾電圧とは、所定の周辺温度環境下において、当該ＦＥＴのドレイン及びソース間に所定電圧を印加している際に所定の大きさのドレイン電流を流すために必要なゲート－ソース間電圧として定義される。
【0159】
以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。任意のトランジスタについて、オフ状態からオン状態への切り替わりをターンオンと表現し、オン状態からオフ状態への切り替わりをターンオフと表現する。また、任意のトランジスタについて、トランジスタがオン状態となっている期間をオン期間と称し、トランジスタがオフ状態となっている期間をオフ期間と称する。
【0160】
ハイレベル又はローレベルの信号レベルをとる任意の信号について、当該信号のレベルがハイレベルとなる期間をハイレベル期間と称し、当該信号のレベルがローレベルとなる期間をローレベル期間と称する。
【0161】
任意の回路素子、配線、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。
【0162】
図１０にオシレータに設けられる発振回路１０００の基本構成を示す。発振回路１０００に対しグランドを基準に電源電圧ＶＡＣＣが入力される。電源電圧ＶＡＣＣは所定の正の直流電圧値を有する。発振回路１０００はグランド電位を基準に電源電圧ＶＡＣＣに基づいて駆動する。
【0163】
発振回路１０００は、所謂リングオシレータの構造を有し、ループ状に接続された複数段の信号遅延回路Ｄ［１］～Ｄ［Ｎ］を有する。Ｎは３以上の任意の整数である。発振回路１０００に対する入力信号を記号“Ｓｉｎ”にて表し、発振回路１０００からの出力信号を記号“Ｓｏｕｔ”にて表す。入力信号Ｓｉｎ及び出力信号Ｓｏｕｔは矩形波信号であって、ハイレベル又はローレベルの信号レベルを持つ。入力信号Ｓｉｎ及び出力信号Ｓｏｕｔの夫々において、ハイレベルは実質的に電源電圧ＶＡＣＣの電位を有し、ローレベルは実質的にグランド電位を有する。出力信号Ｓｏｕｔは発振回路１０００が導出すべき出力矩形波信号に相当する。
【0164】
信号遅延回路Ｄ［１］～Ｄ［Ｎ］の夫々は、自身への入力信号に応じた出力信号を生成する。信号遅延回路Ｄ［ｉ］から出力される信号を記号“Ｓ［ｉ］”にて表す。ｉは任意の整数を表す。信号遅延回路Ｄ［ｉ＋１］は信号遅延回路Ｄ［ｉ］の後段に配置され、信号遅延回路Ｄ［ｉ］の出力信号Ｓ［ｉ］は信号遅延回路Ｄ［ｉ＋１］へ入力される（但し、ここにおけるｉは“１≦ｉ≦Ｎ－１”を満たす整数）。故に、信号Ｓ［ｉ］は信号遅延回路Ｄ［ｉ＋１］への入力信号であり、信号遅延回路Ｄ［ｉ＋１］は自身への入力信号Ｓ［ｉ］に応じた出力信号Ｓ［ｉ＋１］を生成及び出力する。
【0165】
信号遅延回路Ｄ［１］～Ｄ［Ｎ］の内、信号遅延回路Ｄ［１］が初段の信号遅延回路であって、信号遅延回路Ｄ［Ｎ］が最終段の信号遅延回路である。発振回路１０００への入力信号Ｓｉｎは入力信号Ｓ［０］として信号遅延回路Ｄ［１］に入力される。信号遅延回路Ｄ［Ｎ］は出力信号Ｓ［Ｎ］を発振回路１０００の出力信号Ｓｏｕｔとして出力する。発振回路１０００の出力信号Ｓｏｕｔは発振回路１０００への入力信号Ｓｉｎとして（従って信号遅延回路Ｄ［１］への入力信号Ｓ［０］として）信号遅延回路Ｄ［１］へ帰還入力される。
【0166】
信号遅延回路Ｄ［１］に対して入力信号Ｓｉｎが供給されると、発振回路１０００の応答特性に応じた遅延時間を経て、入力信号Ｓｉｎに応じた出力信号Ｓｏｕｔが信号遅延回路Ｄ［Ｎ］から出力される。ここで、出力信号Ｓｏｕｔは入力信号Ｓｉｎの論理否定信号である。このため、発振回路１０００は全体として負のゲインを持つので、発振回路１０００にて（信号遅延回路Ｄ［１］～Ｄ［Ｎ］にて）発振動作が行われ、結果、矩形波信号が出力信号Ｓｏｕｔとして導出される。
【0167】
図１１に入力信号Ｓｉｎ及び出力信号Ｓｏｕｔの波形を概略的に示す。時間の進行につれて時刻Ｔ１、Ｔ２、Ｔ３、Ｔ４が、この順番で訪れる。今、時刻Ｔ１にて入力信号Ｓｉｎにアップエッジが発生したとする。時刻Ｔ１にて入力信号Ｓｉｎにアップエッジが生じると、時刻Ｔ１より遅延時間ｔｄ１だけ後の時刻Ｔ２にて出力信号Ｓｏｕｔにダウンエッジが発生する。時刻Ｔ２における出力信号Ｓｏｕｔのダウンエッジを契機に、時刻Ｔ３にて入力信号Ｓｉｎにダウンエッジが生じる。尚、時刻Ｔ２及びＴ３間の差は、出力信号Ｓｏｕｔから入力信号Ｓｉｎとして帰還されるまでの遅延時間であり、極めて微小である。時刻Ｔ３にて入力信号Ｓｉｎにダウンエッジが生じると、時刻Ｔ３より遅延時間ｔｄ２だけ後の時刻Ｔ４にて出力信号Ｓｏｕｔにアップエッジが発生する。
【0168】
このように、入力信号Ｓｉｎがハイレベルであるとき、出力信号Ｓｏｕｔは入力信号Ｓｉｎの論理反転信号であるローレベルの信号となる。但し、入力信号Ｓｉｎがローレベルからハイレベルに切り替わったとき、遅延時間ｔｄ１を経てから出力信号Ｓｏｕｔがハイレベルからローレベルに切り替わる。逆に、入力信号Ｓｉｎがローレベルであるとき、出力信号Ｓｏｕｔは入力信号Ｓｉｎの論理反転信号であるハイレベルの信号となる。但し、入力信号Ｓｉｎがハイレベルからローレベルに切り替わったとき、遅延時間ｔｄ２を経てから出力信号Ｓｏｕｔがローレベルからハイレベルに切り替わる。
【0169】
遅延時間ｔｄ１及びｔｄ２は発振回路１０００の内部構成に依存して定まる。尚、図１１では、遅延時間ｔｄ１及びｔｄ２の長さが概ね同等であるかのように図示されているが、遅延時間ｔｄ１及びｔｄ２の長さは互いに相違しうる。
【0170】
信号遅延回路Ｄ［１］～Ｄ［Ｎ］は各々にインバータ回路（換言すれば否定回路）であって良く、この場合、Ｎは３以上の任意の奇数である。
【0171】
［参考例］
図１２に参考例に係るオシレータ９０００の回路図を示す。オシレータ９０００は、ループ状に接続された複数段のインバータ回路を有し、遅延時間を設定して所望周波数の矩形波信号を得るために、抵抗及びコンデンサを利用する。オシレータ９０００の内部構成の詳細な説明は省略するが、図１２の回路構成では、オシレータ９０００内で発生する遅延時間が、電源電圧の変動によって変動し、温度変動によっても変動する。これは、オシレータ９０００で得られる出力矩形波信号の周波数が、電源電圧の変動又は温度の変動につれて変動することを意味する。また、製造時に発生する素子の特性ばらつきによって、得られる周波数が所望周波数からずれる。
図１２に参考例に係るオシレータ９０００の回路図を示す。オシレータ９０００は、ループ状に接続された複数段のインバータ回路を有し、遅延時間を設定して所望周波数の矩形波信号を得るために、抵抗及びコンデンサを利用する。オシレータ９０００の内部構成の詳細な説明は省略するが、図１２の回路構成では、オシレータ９０００内で発生する遅延時間が、電源電圧の変動によって変動し、温度変動によっても変動する。これは、オシレータ９０００で得られる出力矩形波信号の周波数が、電源電圧の変動又は温度の変動につれて変動することを意味する。また、製造時に発生する素子の特性ばらつきによって、得られる周波数が所望周波数からずれる。
【0172】
［第１実施例］
第１実施例を説明する。図１３に第１実施例に係るオシレータ２０００の回路図を示す。オシレータ２０００は、起動回路２１００、基準電流生成回路２２００、発振回路２３００、波形整形回路２４００及びイネーブル回路２５００を備える。また端子ＴＭ１及びＴＭ２もオシレータ２０００に設けられる。
第１実施例を説明する。図１３に第１実施例に係るオシレータ２０００の回路図を示す。オシレータ２０００は、起動回路２１００、基準電流生成回路２２００、発振回路２３００、波形整形回路２４００及びイネーブル回路２５００を備える。また端子ＴＭ１及びＴＭ２もオシレータ２０００に設けられる。
【0173】
起動回路２１００はトランジスタ２１０１～２１０３を備える。基準電流生成回路２２００はトランジスタ２２０１～２２０４と基準抵抗２２０５を備える。発振回路２３００はコンデンサ２３１１と、トランジスタ２３１２、２３１３、２３２１、２３２２、２３３１及び２３３２を備える。波形整形回路２４００はフリップフロップ２４０１とインバータ回路２４０２を備える。イネーブル回路２５００はＡＮＤ回路２５０１を備える。トランジスタ２１０１、２２０１、２２０２、２３１３、２３２１及び２３３１はＰチャネル型のＭＯＳＦＥＴである。トランジスタ２１０２、２１０３、２２０３、２２０４、２３１２、２３２２及び２３３２はＮチャネル型のＭＯＳＦＥＴである。
【0174】
発振回路２３００は図１０の発振回路１０００の例であり、発振回路２３００では“Ｎ＝３”である。発振回路２３００は、信号遅延回路Ｄ［１］として信号遅延回路２３１０を有し、信号遅延回路Ｄ［２］として信号遅延回路２３２０を有し、且つ、信号遅延回路Ｄ［３］として信号遅延回路２３３０を有する。信号遅延回路２３１０はコンデン２３１１とトランジスタ２３１２及び２３１３により構成される。信号遅延回路２３２０はトランジスタ２３２１及び２３２２により構成される。信号遅延回路２３３０はトランジスタ２３３１及び２３３２により構成される。
【0175】
まずオシレータ２０００における各素子の接続関係を説明する。電源配線ＷＲ１に対して上述の電源電圧ＶＡＣＣが加わる。トランジスタ２１０１、２２０１、２２０２、２３１３、２３２１及び２３３１の夫々のソースは電源配線ＷＲ１に接続されて電源電圧ＶＡＣＣを受ける。トランジスタ２１０２、２２０４、２３１２、２３２２及び２３３２の夫々のソースはグランドに接続され、故にグランド電位を有する。トランジスタ２１０１のゲートはグランドに接続される。トランジスタ２１０１のドレインと、トランジスタ２１０２のドレイン及びゲートと、トランジスタ２１０３のゲートは、互いに接続される。トランジスタ２２０１のゲート及びドレインと、トランジスタ２２０２、２３１３及び２３２１の各ゲートとは、互いに接続される。またトランジスタ２２０１、２１０３及び２２０３のドレイン同士は互いに接続される。トランジスタ２１０３のソースと、トランジスタ２２０３のソースと、トランジスタ２２０４のゲートと、基準抵抗２２０５の第１端とは、互いに接続される。基準抵抗２２０５の第２端はグランドに接続される。トランジスタ２２０３のゲートはトランジスタ２２０２及び２２０４の各ドレインに接続される。
【0176】
コンデンサ２３１１の第１端と、トランジスタ２３１２のドレインと、トランジスタ２３１３のドレインと、トランジスタ２３２２のゲートは、ノード２３１４にて共通接続される。ノード２３１４における信号を記号“Ｓｍｉｄ１”にて表す。コンデンサ２３１１の第２端はグランドに接続される。従って、コンデンサ２３１１とトランジスタ２３１２は並列接続される。トランジスタ２３２１及び２３２２のドレイン同士はノード２３２３にて共通接続される。ノード２３２３における信号を記号“Ｓｍｉｄ２”にて表す。トランジスタ２３３１及び２３３２の各ゲートもノード２３２３に接続される。トランジスタ２３３１及び２３３２のドレイン同士はノード２３３３にて共通接続される。ノード２３３３における信号が発振回路２３００の出力信号Ｓｏｕｔである。第１実施例において、信号Ｓｏｕｔとはノード２３３３の信号を指すものとする。
【0177】
フリップフロップ２４０１はＤ型のフリップフロップであり、以下、ＤＦＦ２４０１と表記する。ＤＦＦ２４０１はＤ入力端子、Ｑ出力端子、クロック入力端子及びＲ入力端子を有する。ＤＦＦ２４０１のクロック入力端子はノード２３３３に接続され、故に発振回路２３００からの出力信号Ｓｏｕｔを受ける。ＤＦＦ２４０１のＱ出力端子からＤＦＦ２４０１の出力信号が出力される。ＤＦＦ２４０１の出力信号は波形整形回路２４００の出力信号である。波形整形回路２４００の出力信号を記号“ＯＳＣ＿ＯＵＴ”にて表す。ＤＦＦ２４０１のＱ出力端子は端子ＴＭ２に接続され、故に端子ＴＭ２に信号ＯＳＣ＿ＯＵＴが加わる。信号ＯＳＣ＿ＯＵＴはオシレータ２０００の出力信号に相当する。インバータ回路２４０２の入力端子はＤＦＦ２４０１のＱ出力端子に接続される。インバータ回路２４０２の出力端子はＤＦＦ２４０１のＤ入力端子に接続される。
【0178】
オシレータ２０００の外部に設けられた図示されない回路から端子ＴＭ１に対してイネーブル信号Ｓｅｎが供給される。ＤＦＦ２４０１のＲ入力端子はＤＦＦ２４０１のリセット入力端子であり、ＤＦＦ２４０１のリセット入力端子では負論理が採用される。ＤＦＦ２４０１のＲ入力端子は端子ＴＭ１に接続されてイネーブル信号Ｓｅｎを受ける。
【0179】
ＡＮＤ回路２５０１は２入力の論理積回路であり、第１及び第２入力端子と出力端子を有する。ＡＮＤ回路２５０１の第１入力端子は端子ＴＭ１に接続されてイネーブル信号Ｓｅｎを受ける。ＡＮＤ回路２５０１の第２入力端子はノード２３３３に接続されて信号Ｓｏｕｔを受ける。ＡＮＤ回路２５０１の出力端子からＡＮＤ回路２５０１の出力信号が出力される。ＡＮＤ回路２５０１の出力信号はイネーブル回路２５００の出力信号であって、信号Ｓｅｎ及びＳｏｕｔの論理積信号である。ＡＮＤ回路２５０１の出力信号が発振回路２３００への入力信号Ｓｉｎとして信号遅延回路２３１０に帰還入力される。詳細にはＡＮＤ回路２５０１の出力端子がトランジスタ２３１２のゲートに接続され、故にトランジスタ２３１２のゲートに入力信号Ｓｉｎが加わる。第１実施例において、信号Ｓｉｎとはトランジスタ２３１２のゲートに加わる信号を指す。
【0180】
次に起動回路２１００の動作を説明する。オシレータ２０００に対する駆動電力が遮断されている状態を電源遮断状態と称する。電源遮断状態において電源配線ＷＲ１の電圧は０Ｖであり、オシレータ２０００内の各回路は動作を停止している。電源遮断状態を起点に、オシレータ２０００に駆動電力が供給開始されるとき、電源配線ＷＲ１の電圧値が０Ｖから所定の電圧値ＶＤに向けて上昇する。この上昇過程においてトランジスタ２１０１にドレイン電流が流れ始め、トランジスタ２１０１のドレイン電流はトランジスタ２１０２のチャネルを通じて流れる。トランジスタ２１０２及び２１０３はカレントミラー回路を形成する。当該カレントミラー回路は、トランジスタ２１０２のドレイン電流に比例する電流がトランジスタ２１０３のドレインからソースに向けて流れるよう作用するので、電源配線ＷＲ１の電位に比べてトランジスタ２２０１及び２２０２のゲート電位が低くなる。結果、トランジスタ２２０１及び２２０２にドレイン電流が流れ始める。トランジスタ２２０１及び２２０２にドレイン電流が流れ始めた後、電源配線ＷＲ１の電圧値が所定の電圧値ＶＤを有している状態において、基準電流生成回路２２００が平衡状態に至る。ここにおける所定の電圧値ＶＤは、電源遮断状態の後、オシレータ２０００の動作状態において、電源電圧ＶＡＣＣが最終的に有するべき正の電圧値である。
【0181】
以下では、特に記述無き限り、電源電圧ＶＡＣＣが電圧値ＶＤを有し、基準電流生成回路２２００が平衡状態にあるものとする。尚、電圧値ＶＤは直流の電圧値であるが、製造ばらつき又は温度変化により目標となる電圧値から変動しうる。
【0182】
基準電流生成回路２２００の動作を説明する。基準電流生成回路２２００の平衡状態におけるトランジスタ２２０１のドレイン電流を基準電流Ｉｒｅｆと称する。基準電流Ｉｒｅｆは、電源電圧ＶＡＣＣの値に依存することなく、一定の電流値を持つ定電流である。尚、図１３の起動回路２１００の構成では、オシレータ２０００の起動時だけでなく基準電流生成回路２２００が平衡状態に至った後においてもトランジスタ２１０３のチャネルに電流が流れる。但し、トランジスタ２１０３のドレイン電流は、抵抗として機能するトランジスタ２１０１の特性とトランジスタ２１０２及び２１０３から成るカレントミラー回路の電流比とで定まり、基準電流生成回路２２００の平衡状態において基準電流Ｉｒｅｆはトランジスタ２１０３のドレイン電流よりも十分に大きい。このため、基準電流Ｉｒｅｆは全てトランジスタ２２０３のドレイン及びソース間を流れるとみなすことができる。
【0183】
基準抵抗２２０５が有する抵抗値を記号“Ｒ”にて表すと共に、トランジスタ２２０４のゲート閾電圧を記号“Ｖｔｈ１”で表す。そうすると以下の式（Ａ１）が成立する。
Ｉｒｅｆ＝Ｖｔｈ１／Ｒ ・・・（Ａ１）
Ｉｒｅｆ＝Ｖｔｈ１／Ｒ ・・・（Ａ１）
【0184】
式（Ａ１）が成立する理由について説明を加える。基準抵抗２２０５に発生する電圧降下がトランジスタ２２０４のゲート－ソース間に加わる。基準電流生成回路２２００の平衡状態では、基準抵抗２２０５に発生する電圧降下がゲート閾電圧Ｖｔｈ１と一致する。
【0185】
基準電流Ｉｒｅｆが電流（Ｖｔｈ１／Ｒ）より高まると、基準抵抗２２０５に発生する電圧降下がトランジスタ２２０４のゲート閾電圧Ｖｔｈ１よりも高くなり、トランジスタ２２０４のオン抵抗の低下及びトランジスタ２２０３のソース電位の上昇を通じてトランジスタ２２０３のゲート－ソース間電圧が減少し、トランジスタ２２０３のドレイン電流が減少する（従って基準電流Ｉｒｅｆが減少する）。
【0186】
逆に基準電流Ｉｒｅｆが電流（Ｖｔｈ１／Ｒ）より低くなると、基準抵抗２２０５に発生する電圧降下がトランジスタ２２０４のゲート閾電圧Ｖｔｈ１より低くなり、トランジスタ２２０３のゲート電位の上昇を通じてトランジスタ２２０３のドレイン電流が増加する（従って基準電流Ｉｒｅｆが増加する）
【0187】
このように、基準抵抗２２０５に発生する電圧降下がトランジスタ２２０４のゲート閾電圧Ｖｔｈ１と一致する平衡状態でバランスがとれる。基準抵抗２２０５に発生する電圧降下は電圧（Ｉｒｅｆ×Ｒ）であり、平衡状態では電圧（Ｉｒｅｆ×Ｒ）がゲート閾電圧Ｖｔｈ１と一致するため式（Ａ１）が成立する。尚、トランジスタ２２０１及び２２０２にてカレントミラー回路が形成されるため、トランジスタ２２０２のドレイン及びソース間には基準電流Ｉｒｅｆに比例する電流が流れる。
【0188】
発振回路２３００の動作を説明する。トランジスタ２２０１及び２３１３にて形成されるカレントミラー回路は、基準電流Ｉｒｅｆに比例する電流をトランジスタ２３１３のドレイン電流として発生させるよう作用する。トランジスタ２３１３のドレイン電流を記号“Ｉｃｃ”にて参照する。基準電流Ｉｒｅｆは定電流であるため、トランジスタ２３１３のドレイン電流Ｉｃｃも定電流である。このためトランジスタ２３１３のドレイン電流Ｉｃｃは定電流Ｉｃｃとも称され得る。定電流Ｉｃｃはコンデンサ２３１１の充電に用いられる充電用定電流である。トランジスタ２３１３は、トランジスタ２２０１と協働して、コンデンサ２３１１及びトランジスタ２３１２の並列回路に定電流Ｉｃｃを供給する充電用電流源を構成する。
【0189】
コンデンサ２３１１の両端間電圧を記号“Ｖｃ”にて表し、適宜、電圧Ｖｃと称する。信号Ｓｍｉｄ１は電圧Ｖｃを有する。電圧Ｖｃはノード２３１４及びトランジスタ２３２２のゲートに加わる。電圧Ｖｃはトランジスタ２３２２のゲート－ソース間電圧に等しい。トランジスタ２３１２のオン期間においてはノード２３１４がトランジスタ２３１２のチャネルを通じてグランドに短絡されるため、電圧Ｖｃは実質的に０Ｖに等しい（以下、０Ｖとみなす）。トランジスタ２３１２のオフ期間においては定電流Ｉｃｃにてコンデンサ２３１１が充電されるため、時間経過と共に電圧Ｖｃが単調上昇する。
【0190】
トランジスタ２２０１及び２３２１にて形成されるカレントミラー回路は、基準電流Ｉｒｅｆに比例する電流をトランジスタ２３２１のドレイン電流として発生させるよう作用する。トランジスタ２３２１は、トランジスタ２２０１と協働して、電源配線ＷＲ１からノード２３２３に向けて定電流（即ちトランジスタ２３２１のドレイン電流）を供給する。但し、ノード２３２３の電位が電源配線ＷＲ１の電位にまで高まると、トランジスタ２３２１のドレイン電流はゼロとなる。
【0191】
トランジスタ２３２２は、電圧Ｖｃを自身のゲートとソースとの間で受け、トランジスタ２３２２のドレインに接続された負荷と共にソース接地型アンプを形成する。ここにおける負荷は能動負荷であり、トランジスタ２３２１による電流源である。但し、トランジスタ２３２２のドレインに接続される負荷は、電源配線ＷＲ１とトランジスタ２３２２のドレインとの間に接続される受動素子（抵抗）による負荷であっても良い。
【0192】
トランジスタ２３２２のゲート閾電圧を記号“Ｖｔｈ２”にて表す。電圧Ｖｃがトランジスタ２３２２のゲート閾電圧Ｖｔｈ２より低いときには、トランジスタ２３２２がオフ状態にある。トランジスタ２３２２がオフ状態であるとき、過渡応答期間を無視すれば、ノード２３２３の電圧は実質的に電源電圧ＶＡＣＣに等しい（以下、電源電圧ＶＡＣＣに等しいとみなす）。ノード２３２３の電圧が電源電圧ＶＡＣＣに等しいとき、トランジスタ２３３１はオフ状態であり且つトランジスタ２３３２はオン状態であるので、過渡応答期間を無視すれば、ノード２３３３の電圧は実質的に０Ｖに等しい（以下、０Ｖに等しいとみなす）。
【0193】
電圧Ｖｃがトランジスタ２３２２のゲート閾電圧Ｖｔｈ２以上のときには、トランジスタ２３２２がオン状態にある。トランジスタ２３２２がオン状態であるとき、過渡応答期間を無視すれば、ノード２３２３の電圧は実質的に０Ｖに等しい（以下、０Ｖとみなす）。ノード２３２３の電圧が０Ｖに等しいとき、トランジスタ２３３１はオン状態であり且つトランジスタ２３３２はオフ状態であるので、過渡応答期間を無視すれば、ノード２３３３の電圧は実質的に電源電圧ＶＡＣＣに等しい（以下、電源電圧ＶＡＣＣに等しいとみなす）。
【0194】
波形整形回路２４００の動作を説明する。尚、ＤＦＦ２４０１、インバータ回路２４０２及びＡＮＤ回路２５０１に対しても電圧電圧ＶＡＣＣが供給され、それらは電源電圧ＶＡＣＣを元に駆動する。ノード２３３３における信号Ｓｏｕｔはローレベル又はハイレベルの信号レベルを持つ。ＤＦＦ２４０１の入力信号及び出力信号の夫々もハイレベル又はローレベルを有する。信号Ｓｏｕｔと同様に、ＤＦＦ２４０１の入力信号及び出力信号において、ハイレベルは実質的に電源電圧ＶＡＣＣの電位を有し、ローレベルは実質的にグランド電位を有する。インバータ回路２４０２及びＡＮＤ回路２５０１についても同様である。
【0195】
ＤＦＦ２４０１のＲ入力端子（リセット入力端子）への入力信号はイネーブル信号Ｓｅｎである。イネーブル信号Ｓｅｎはハイレベル又はローレベルの信号レベルを持つ二値信号である。イネーブル信号Ｓｅｎがハイレベルであることを前提に、ＤＦＦ２４０１は信号Ｓｏｕｔのアップエッジに同期して、Ｄ入力端子へ入力される信号のレベルを取り込んで保持する。イネーブル信号Ｓｅｎがハイレベルであることを前提に、ＤＦＦ２４０１は保持したレベルを持つ信号をＱ出力端子から出力する。イネーブル信号Ｓｅｎがローレベルであるとき、ＤＦＦ２４０１はＱ出力端子からの出力信号をローレベルで固定する。ＤＦＦ２４０１のＱ出力端子からの出力信号が信号ＯＳＣ＿ＯＵＴである。インバータ回路２４０２は、ＤＦＦ２４０１のＱ出力端子からの出力信号の反転信号を出力する。従って、ＤＦＦ２４０１のＱ出力端子からの出力信号がハイレベルであればインバータ回路２４０２からローレベルの信号が出力され、ＤＦＦ２４０１のＱ出力端子からの出力信号がローレベルであればインバータ回路２４０２からハイレベルの信号が出力される。インバータ回路２４０２の出力信号はＤＦＦ２４０１のＤ入力端子に入力される。
【0196】
このため波形整形回路２４００は、図１４に示す如く、信号Ｓｏｕｔにアップエッジが生じるたびに、信号ＯＳＣ＿ＯＵＴのレベルをハイレベル及びローレベル間で反転させる。後の説明からも理解されるが、信号Ｓｏｕｔのデューティは５０％より随分と小さい。波形整形回路２４００は、信号Ｓｏｕｔの波形を整形し、整形された信号ＯＳＣ＿ＯＵＴを出力する。信号ＯＳＣ＿ＯＵＴのデューティは５０％である。また、信号ＯＳＣ＿ＯＵＴの周波数は信号Ｓｏｕｔの周波数の半分となる。故に、波形整形回路２４００は分周器としての機能も持ち、波形整形回路２４００における波形整形は分周の作用も持つ。尚、ハイレベル又はローレベルの信号レベルをとる任意の二値信号において、デューティとは、ローレベル期間とハイレベル期間との和に対するハイレベル期間の割合を指す。
【0197】
ＡＮＤ回路２５０１は、イネーブル信号Ｓｅｎのハイレベル期間においては、ノード２３３３における信号Ｓｏｕｔを信号Ｓｉｎとしてトランジスタ２３１２のゲートに出力する。ＡＮＤ回路２５０１は、イネーブル信号Ｓｅｎのローレベル期間においては、信号Ｓｉｎのレベルをローレベルで固定する。信号Ｓｉｎのローレベルはグランド電位を有し、信号Ｓｉｎのローレベル期間においてトランジスタ２３１２はオフである。信号Ｓｉｎのハイレベルは電源電圧ＶＡＣＣの電位を有し、信号Ｓｉｎのハイレベル期間においてトランジスタ２３１２はオンである。
【0198】
イネーブル信号Ｓｅｎのローレベル期間においてはトランジスタ２３１２がオフ状態で固定されるため、過渡応答期間を除き、トランジスタ２３２２がオンとなり、結果、信号Ｓｏｕｔはハイレベルで固定される。またイネーブル信号Ｓｅｎのローレベル期間において信号ＯＳＣ＿ＯＵＴはローレベルで固定される。イネーブル信号Ｓｅｎのハイレベル期間においてのみ信号Ｓｉｎがローレベル及びハイレベル間で切り替わり、これに連動して信号Ｓｏｕｔ及びＯＳＣ＿ＯＵＴもローレベル及びハイレベル間で切り替わる。ハイレベルのイネーブル信号Ｓｅｎは発振回路２３００による発振動作の実行を指示する信号として機能し、ローレベルのイネーブル信号Ｓｅｎは当該発振動作の停止を指示する信号として機能する。以下では、特に記述無き限り、イネーブル信号Ｓｅｎがハイレベルで固定されると考える。
【0199】
第１実施例では、ノード２３３３における信号Ｓｏｕｔが発振回路２３００から出力される出力矩形波信号である。そして、出力矩形波信号（Ｓｏｕｔ）に基づく入力矩形波信号（Ｓｉｎ）に同期して、スイッチング素子としてのトランジスタ２３１２がオン、オフされる。
【0200】
ここで、図１５に示す如く、時間ｔＤＥＬＡＹを定義する。時刻ＴＡ１にて信号Ｓｉｎにダウンエッジが生じることでトランジスタ２３１２がオン状態よりオフ状態に切り替わる。トランジスタ２３１２のターンオフに伴い、時刻ＴＡ１からコンデンサ２３１１が充電開始される。故に、時刻ＴＡ１を起点に電圧Ｖｃが０Ｖより上昇を開始する。そして、時刻ＴＡ２にて電圧Ｖｃがゲート閾電圧Ｖｔｈ２に達する（“Ｖｃ＝Ｖｔｈ２”となる）。時刻ＴＡ１及びＴＡ２間の時間差が時間ｔＤＥＬＡＹである。即ち、トランジスタ２３１２がターンオフしてから電圧Ｖｃがゲート閾電圧Ｖｔｈ２に達するまでに要する時間が、時間ｔＤＥＬＡＹである。
【0201】
コンデンサ２３１１の静電容量値を記号“Ｃ”で表す。そうすると、トランジスタ２３１２がターンオフしてから時間Δｔだけ経過した後の電圧Ｖｃは“Ｉｃｃ×Δｔ／Ｃ”で表される。“Δｔ＝ｔＤＥＬＡＹ”であるときの電圧Ｖｃはゲート閾電圧Ｖｔｈ２と一致するため、時間ｔＤＥＬＡＹは以下の式（Ａ２）を満たす。
ｔＤＥＬＡＹ＝Ｃ×Ｖｔｈ２／Ｉｃｃ ・・・（Ａ２）
ｔＤＥＬＡＹ＝Ｃ×Ｖｔｈ２／Ｉｃｃ ・・・（Ａ２）
【0202】
基準電流Ｉｒｅｆ及び定電流Ｉｃｃ間の比は１：１でなくても良いが、ここでは基準電流Ｉｒｅｆ及び定電流Ｉｃｃ間の比が１：１であるとする。そうすると、上記式（Ａ１）及び（Ａ２）より下記式（Ａ３）が成立する。
ｔＤＥＬＡＹ＝Ｃ×Ｒ×Ｖｔｈ２／Ｖｔｈ１ ・・・（Ａ３）
ｔＤＥＬＡＹ＝Ｃ×Ｒ×Ｖｔｈ２／Ｖｔｈ１ ・・・（Ａ３）
【0203】
更にゲート閾電圧Ｖｔｈ１とゲート閾電圧Ｖｔｈ２とが等しいとすると、時間ｔＤＥＬＡＹは以下の式（Ａ４）を満たす。トランジスタ２２０４及び２３２２に互いに同じ構造を持たせることで、トランジスタ２２０４及び２３２２に同じ電気的特性を持たせれば良く、これにより“Ｖｔｈ１＝Ｖｔｈ２”が実現される。
ｔＤＥＬＡＹ＝Ｃ×Ｒ ・・・（Ａ４）
ｔＤＥＬＡＹ＝Ｃ×Ｒ ・・・（Ａ４）
【0204】
信号Ｓｏｕｔの周波数は時間ｔＤＥＬＡＹに依存して定まる。時間ｔＤＥＬＡＹは、コンデンサ２３１１が充電されるときにおける電圧Ｖｃの変化速度（換言すればトランジスタ２３１２のオフ期間における電圧Ｖｃの変化速度）に依存するので、信号Ｓｏｕｔは当該変化速度に応じた周波数を持つことになる。一方で、コンデンサ２３１１の静電容量値Ｃ及び基準抵抗２２０５の抵抗値Ｒは温度特性を有する。即ち、温度ＴＥＭＰが変化すると静電容量値Ｃ及び抵抗値Ｒも変化する。温度ＴＥＭＰはオシレータ２０００の温度であり、オシレータ２０００の各素子（コンデンサ２３１１及び基準抵抗２２０５を含む）は共通の温度ＴＥＭＰを有する。
【0205】
オシレータ２０００では、静電容量値Ｃの温度変化による時間ｔＤＥＬＡＹの変化と、抵抗値Ｒの温度変化による時間ｔＤＥＬＡＹの変化と、が互いに相殺されるよう、コンデンサ２３１１及び基準抵抗２２０５の温度特性が設定される。静電容量値Ｃの温度変化とは温度ＴＥＭＰの変化に起因する静電容量値Ｃの変化を指し、抵抗値Ｒの温度変化とは温度ＴＥＭＰの変化に起因する抵抗値Ｒの変化を指す。
【0206】
具体的には、コンデンサ２３１１に正の温度特性を持たせる一方で基準抵抗２２０５に負の温度特性を持たせる。この場合、温度ＴＥＭＰの上昇に伴って静電容量値Ｃが増大し且つ抵抗値Ｒが減少するように、コンデンサ２３１１及び基準抵抗２２０５の各構造が決定される。或いは、コンデンサ２３１１に負の温度特性を持たせる一方で基準抵抗２２０５に正の温度特性を持たせる。この場合、温度ＴＥＭＰの上昇に伴って静電容量値Ｃが減少し且つ抵抗値Ｒが増大するように、コンデンサ２３１１及び基準抵抗２２０５の各構造が決定される。
【0207】
これによりオシレータ２０００では、図１２のオシレータ９０００との比較において、発振周波数の温度変化を抑制できる。発振周波数の温度変化とは、温度ＴＥＭＰの変化に起因する発振周波数の変化を指す。信号Ｓｏｕｔの周波数及び信号ＯＳＣ＿ＯＵＴの周波数は発振周波数に属する。また、定電流Ｉｃｃの値は電源電圧ＶＡＣＣの変動の影響を受けないため、発振周波数は電源電圧ＶＡＣＣの変動の影響を受け難い。
【0208】
図１６に発振回路２３００のタイミングチャートを示す。信号Ｓｉｎにダウンエッジが発生する時刻ＴＢ１を起点に発振回路２３００の動作を説明する。尚、時刻ＴＢｉ＋１は時刻ＴＢｉよりも後の時刻である。
【0209】
時刻ＴＢ１にて信号Ｓｉｎにダウンエッジが生じることでトランジスタ２３１２がターンオフして電圧Ｖｃの０Ｖからの上昇が開始される。時刻ＴＢ１から遅延時間ｔＤＥＬＡＹが経過した時刻ＴＢ２にて電圧Ｖｃがゲート閾電圧Ｖｔｈ２に達することでトランジスタ２３２２がターンオンし、結果、時刻ＴＢ３にて信号Ｓｍｉｄ２にダウンエッジが生じる。信号Ｓｍｉｄ２のダウンエッジを契機にトランジスタ２３３１がターンオンし且つトランジスタ２３３２がターンオフすることで、時刻ＴＢ４にて信号Ｓｏｕｔにアップエッジが生じる。時刻ＴＢ４での信号Ｓｏｕｔのアップエッジを契機に、時刻ＴＢ５にて信号Ｓｉｎにもアップエッジが生じる。
【0210】
時刻ＴＢ５にて信号Ｓｉｎにアップエッジが生じることでトランジスタ２３１２がターンオンするので電圧Ｖｃが急峻に０Ｖへと低下する。電圧Ｖｃが０Ｖに低下することでトランジスタ２３２２がターンオフし、結果、時刻ＴＢ６にて信号Ｓｍｉｄ２にアップエッジが生じる。信号Ｓｍｉｄ２のアップエッジを契機にトランジスタ２３３１がターンオフし且つトランジスタ２３３２がターンオンすることで、時刻ＴＢ７にて信号Ｓｏｕｔにダウンエッジが生じる。時刻ＴＢ７での信号Ｓｏｕｔのダウンエッジを契機に、時刻ＴＢ８にて信号Ｓｉｎにもダウンエッジが生じる。以後、信号Ｓｉｎのダウンエッジを契機とした上述の動作が繰り返される。
【0211】
信号遅延回路２３１０～２３３０は、各々に、自身への入力信号の反転信号を出力するインバータ回路として機能する。
【0212】
信号遅延回路２３１０の入出力信号について説明する。信号遅延回路２３１０の入力信号は信号Ｓｉｎであり、信号遅延回路２３１０の出力信号は信号Ｓｍｉｄ１である。信号遅延回路２３１０は自身への入力信号Ｓｉｎの反転信号を出力する。このため、信号遅延回路２３１０は、入力信号Ｓｉｎにダウンエッジが生じると、自身の出力信号Ｓｍｉｄ１の電位をグランド電位であるローレベルから上昇させる。但し、信号遅延回路２３１０では、入力信号Ｓｉｎのダウンエッジを契機とした出力信号Ｓｍｉｄ１の電位変化速度が他の信号遅延回路と比べて極めて小さく、出力信号Ｓｍｉｄ１は遅延時間ｔＤＥＬＡＹをかけてゲート閾電圧Ｖｔｈ２分だけ上昇する。
【0213】
信号遅延回路２３１０は、自身への入力信号Ｓｉｎにアップエッジが生じると、自身の出力信号Ｓｍｉｄ１の電位を現在の電位からローレベルへと急峻に低下させる。信号遅延回路２３１０は、自身への入力信号Ｓｉｎがローレベルで維持されておれば出力信号Ｓｍｉｄ１の電位を電源電圧ＶＡＣＣのレベルまで上昇させる能力を有する。しかしながら、入力信号Ｓｉｎにアップエッジが生じる時刻（時刻ＴＢ５に相当）の直前において出力信号Ｓｍｉｄ１が電源電圧ＶＡＣＣのレベルに達していなくとも、入力信号Ｓｉｎにアップエッジが生じると、入力信号Ｓｉｎの反転信号を出力すべく出力信号Ｓｍｉｄ１の電位をグランド電位に低下させる。入力信号Ｓｉｎのアップエッジを契機とした出力信号Ｓｍｉｄ１の電位の低下速度は十分に大きい。図１６では、入力信号Ｓｉｎのアップエッジから出力信号Ｖｍｉｄ１の電位がグランド電位に低下するまでの時間がゼロであるかのように示されている。
【0214】
信号遅延回路２３２０の入出力信号について説明する。信号遅延回路２３２０の入力信号は信号Ｓｍｉｄ１であり、信号遅延回路２３２０の出力信号は信号Ｓｍｉｄ２である。信号遅延回路２３２０は自身への入力信号Ｓｍｉｄ１の反転信号を出力する。信号遅延回路２３２０への入力信号Ｓｍｉｄ１において、ゲート閾電圧Ｖｔｈ２以上の電位はハイレベルに属し、ゲート閾電圧Ｖｔｈ２より低い電位はローレベルに属する。
【0215】
故に、信号遅延回路２３２０は、ゲート閾電圧Ｖｔｈ２以上の電位を持つ入力信号Ｓｍｉｄ１（即ちハイレベルの入力信号Ｓｍｉｄ１）を受けたとき、入力信号Ｓｍｉｄ１の反転信号であるローレベルの信号Ｓｍｉｄ２を出力する。時刻ＴＢ２及びＴＢ３間の時間差は、ハイレベルの入力信号Ｓｍｉｄ１が信号遅延回路２３２０に与えられてから信号遅延回路２３２０の出力信号Ｓｍｉｄ２がローレベルに切り替わるまでの遅延時間である。信号遅延回路２３２０は、ゲート閾電圧Ｖｔｈ２より低い電位を持つ入力信号Ｓｍｉｄ１（即ちローレベルの入力信号Ｓｍｉｄ１）を受けたとき、入力信号Ｓｍｉｄ１の反転信号であるハイレベルの信号Ｓｍｉｄ２を出力する。時刻ＴＢ５及びＴＢ６間の時間差は、ローレベルの入力信号Ｓｍｉｄ１が信号遅延回路２３２０に与えられてから信号遅延回路２３２０の出力信号Ｓｍｉｄ２がハイレベルに切り替わるまでの遅延時間である。
【0216】
信号遅延回路２３３０の入出力信号について説明する。信号遅延回路２３３０の入力信号は信号Ｓｍｉｄ２であり、信号遅延回路２３３０の出力信号は信号Ｓｏｕｔである。信号遅延回路２３３０は自身への入力信号Ｓｍｉｄ２の反転信号を出力する。このため、信号遅延回路２３３０は、ローレベルの入力信号Ｓｍｉｄ２を受けるとハイレベルの出力信号Ｓｏｕｔを出力し、ハイレベルの入力信号Ｓｍｉｄ２を受けるとローレベルの出力信号Ｓｏｕｔを出力する。時刻ＴＢ３及びＴＢ４間の時間差は、ローレベルの入力信号Ｓｍｉｄ２が信号遅延回路２３３０に与えられてから信号遅延回路２３３０の出力信号Ｓｏｕｔがハイレベルに切り替わるまでの遅延時間である。時刻ＴＢ６及びＴＢ７間の時間差は、ハイレベルの入力信号Ｓｍｉｄ２が信号遅延回路２３３０に与えられてから信号遅延回路２３３０の出力信号Ｓｏｕｔがローレベルに切り替わるまでの遅延時間である。
【0217】
図１６では、図示の便宜上、時刻ＴＢ２及びＴＢ８間の長さが遅延時間ｔＤＥＬＡＹの数分の１程度で描かれているが、実際には、時刻ＴＢ２及びＴＢ８間の長さは遅延時間ｔＤＥＬＡＹよりも遥かに小さい（例えば数１００分の１）。故に、信号Ｓｏｕｔの周波数は実質的に遅延時間ｔＤＥＬＡＹのみにて定まるとみなすことができる。尚、ここでは、信号Ｓｏｕｔの周波数として数１０ＭＨｚが想定されるが、信号Ｓｏｕｔの周波数は任意である。
【0218】
［第２実施例］
第２実施例を説明する。図１７に第２実施例に係るオシレータ２０００Ａの回路図を示す。第１実施例に係るオシレータ２０００（図１３）に対して定電流設定回路２６００を追加することでオシレータ２０００Ａが得られる。この追加を除き、オシレータ２０００Ａはオシレータ２０００と同様の構成を有する。同様の構成に対する説明を省略する。但し、定電流設定回路２６００の追加に伴い、トランジスタ２３１３及び２３２１のゲートに接続先は第１実施例から変更される（詳細は後述）。
第２実施例を説明する。図１７に第２実施例に係るオシレータ２０００Ａの回路図を示す。第１実施例に係るオシレータ２０００（図１３）に対して定電流設定回路２６００を追加することでオシレータ２０００Ａが得られる。この追加を除き、オシレータ２０００Ａはオシレータ２０００と同様の構成を有する。同様の構成に対する説明を省略する。但し、定電流設定回路２６００の追加に伴い、トランジスタ２３１３及び２３２１のゲートに接続先は第１実施例から変更される（詳細は後述）。
【0219】
定電流設定回路２６００は、抵抗２６０１及び２６０２と、トランジスタ２６０３～２６０６と、抵抗２６０７と、を備える。抵抗２６０１及び２６０２は夫々に調整可能な抵抗値を持つ可変抵抗である。抵抗２６０７は、基準抵抗２２０５と同様、固定された抵抗値を持つ固定抵抗であって良い。トランジスタ２６０３はＰＮＰ型のバイポーラトランジスタであり、トランジスタ２６０４はＮＰＮ型のバイポーラトランジスタである。トランジスタ２６０５及び２６０６はＰチャネル型のＭＯＳＦＥＴである。
【0220】
定電流設定回路２６００に関わる各素子の接続関係を説明する。トランジスタ２６０５及び２６０６の各ソース並びに抵抗２６０７の第１端は電源配線ＷＲ１に接続されて電源電圧ＶＡＣＣを受ける。抵抗２６０７の第２端はノード２６０８に接続される。トランジスタ２６０５のドレインはトランジスタ２６０３のベースに接続されると共に可変抵抗２６０１の第１端に接続される。トランジスタ２６０３のコレクタ及び可変抵抗２６０１の第２端はグランドにて互いに接続される。トランジスタ２６０３のエミッタはノード２６０８に接続される。ノード２６０８に加わる電圧を記号“Ｖａ”にて表す。トランジスタ２６０４のベースはノード２６０８に接続される。トランジスタ２６０４のエミッタは可変抵抗２６０２の第１端に接続され、可変抵抗２６０２の第２端はグランドに接続される。トランジスタ２６０４のコレクタはトランジスタ２６０６のドレインに接続される。
【0221】
図１３のオシレータ２０００と異なり、オシレータ２０００Ａにおいて、トランジスタ２３１３及び２３２１の各ゲートはトランジスタ２２０１及び２２０２の各ゲートに接続されておらず、代わりにトランジスタ２６０６のゲートに接続される。トランジスタ２６０６のゲート及びドレインは互いに接続される。また、オシレータ２０００Ａにおいて、トランジスタ２２０１及び２２０２の各ゲートはトランジスタ２６０５のゲートに接続される。
【0222】
定電流設定回路２６００の動作を説明する。尚、可変抵抗２６０１の抵抗値を記号“Ｒ１”にて表し、可変抵抗２６０２の抵抗値を記号“Ｒ２”にて表す。トランジスタ２２０１及び２６０５にてカレントミラー回路が形成されるため、トランジスタ２６０５のドレイン及びソース間には基準電流Ｉｒｅｆに比例する電流Ｉ１が流れる。つまり、基準電流Ｉｒｅｆを入力側の電流として用いるカレントミラー回路（２２０１、２６０５）により電流Ｉ１が発生する。電流Ｉ１は可変抵抗２６０１に供給されるため、ノード２６０８における電圧Ｖａは下記式（Ｂ１）にて表される。Ｖｆ２６０３はトランジスタ２６０３のベース電位から見たエミッタ電位を表し、“Ｖｆ２６０３＞０”である。尚、ここではトランジスタ２６０３のベース電流は十分に小さく、電流Ｉ１は全て可変抵抗２６０１を通じて流れるとみなす（ベース電流を無視する）。
Ｖａ＝Ｉ１×Ｒ１＋Ｖｆ２６０３ ・・・（Ｂ１）
Ｖａ＝Ｉ１×Ｒ１＋Ｖｆ２６０３ ・・・（Ｂ１）
【0223】
トランジスタ２６０６のドレイン及びソース間に流れる電流（即ちトランジスタ２６０６のドレイン電流）を記号“Ｉ２”にて表す。電流Ｉ２はトランジスタ２６０４のコレクタ及びエミッタ並びに可変抵抗２６０２を通じて流れる。トランジスタ２６０４のエミッタには、電圧Ｖａよりトランジスタ２６０４のベース－エミッタ間電圧だけ低い電圧が加わる。このため下記式（Ｂ２）が成立し、式（Ｂ２）を変形することで下記式（Ｂ３）が得られる。Ｖｆ２６０４はトランジスタ２６０４のエミッタ電位から見たベース電位を表し、“Ｖｆ２６０４＞０”である。尚、ここではトランジスタ２６０４のコレクタ電流である電流Ｉ２はトランジスタ２６０４のベース電流と比べて十分に大きく、可変抵抗２６０２を通過する電流は電流Ｉ２のみであるとみなす（ベース電流を無視する）。
Ｖａ＝Ｉ２×Ｒ２＋Ｖｆ２６０４ ・・・（Ｂ２）
Ｉ２＝（Ｖａ－Ｖｆ２６０４）／Ｒ２ ・・・（Ｂ３）
Ｖａ＝Ｉ２×Ｒ２＋Ｖｆ２６０４ ・・・（Ｂ２）
Ｉ２＝（Ｖａ－Ｖｆ２６０４）／Ｒ２ ・・・（Ｂ３）
【0224】
電圧Ｖｆ２６０３及びＶｆ２６０４の大きさが互いに一致するようにトランジスタ２６０３及び２６０４を形成すると良く、実際に、電圧Ｖｆ２６０３及びＶｆ２６０４の大きさが互いに一致することを想定する。そうすると式（Ｂ１）及び（Ｂ２）により下記式（Ｂ４）が成立する。
Ｉ２＝Ｉ１×Ｒ１／Ｒ２ ・・・（Ｂ４）
Ｉ２＝Ｉ１×Ｒ１／Ｒ２ ・・・（Ｂ４）
【0225】
図１７のオシレータ２０００Ａでは、トランジスタ２６０６及び２３１３によりカレントミラー回路が形成されるため、定電流Ｉｃｃは電流Ｉ２に比例する電流となる。つまり、電流Ｉ２を入力側の電流として用いるカレントミラー回路（２６０６、２３１３）により定電流Ｉｃｃが発生する。尚、トランジスタ２６０６及び２３２１によってもカレントミラー回路が形成されるため、電流Ｉ２に比例する他の電流がトランジスタ２３２１のドレイン電流として流れる（但し、ノード２３２３の電圧が電源電圧ＶＡＣＣに達するとトランジスタ２３２１のドレイン電流はゼロとなる）。
【0226】
ここで、定電流Ｉｃｃは電流Ｉ２のｋＡ倍の電流値を持つとし、且つ、電流Ｉ１は基準電流ＩｒｅｆのｋＢ倍の電流値を持つとする。そうすると、式（Ｂ４）から下記式（Ｂ５）が導かれる。ｋＡ及びｋＢは夫々に任意の正の値を持つが、典型的には“ｋＡ＝１”且つ“ｋＢ＝１”であって良い。
Ｉｃｃ＝ｋＡ×Ｉ２
＝ｋＡ×Ｉ１×Ｒ１／Ｒ２
＝ｋＡ×ｋＢ×Ｉｒｅｆ×Ｒ１／Ｒ２ ・・・（Ｂ５）
Ｉｃｃ＝ｋＡ×Ｉ２
＝ｋＡ×Ｉ１×Ｒ１／Ｒ２
＝ｋＡ×ｋＢ×Ｉｒｅｆ×Ｒ１／Ｒ２ ・・・（Ｂ５）
【0227】
式（Ｂ５）から明らかなように、オシレータ２０００Ａにおいて、定電流Ｉｃｃの値は基準電流Ｉｒｅｆの値並びに可変抵抗２６０１及び２６０２の各値（Ｒ１、Ｒ２）に依存する。故に、定電流設定回路２６００は、基準電流Ｉｒｅｆの値並びに可変抵抗２６０１及び２６０２の各値（Ｒ１、Ｒ２）に応じた電流値を定電流Ｉｃｃに設定する回路である、と言える。
【0228】
定電流設定回路２６００は可変抵抗２６０１を用いて電流Ｉ１を電圧Ｖａに変換し（式（Ｂ１）参照）、電圧Ｖａを可変抵抗２６０２を用いて電流Ｉ２に変換する（式（Ｂ３）参照）。前者の変換のためにトランジスタ２６０３が利用され、後者の変換のためにトランジスタ２６０４が利用される。そして、定電流設定回路２６００は電流Ｉ２に比例する電流を定電流Ｉｃｃとして充電用電流源（２３１３）に発生させる。トランジスタ２３１３は、トランジスタ２２０６と協働して、コンデンサ２３１１及びトランジスタ２３１２の並列回路に定電流Ｉｃｃを供給する充電用電流源を構成する。
【0229】
図１３のオシレータ２０００を構成する各素子の電気的特性は製造ばらつきによってばらつき、ばらつきは発振周波数（信号Ｓｏｕｔ又はＯＳＣ＿ＯＵＴの周波数）が所望の目標周波数からずれる要因となる。第２実施例では、調整工程において抵抗値Ｒ１又はＲ２の調整を行うことで、発振周波数と目標周波数とのずれを減少させることができる。調整工程はオシレータ２０００Ａの製造段階又は出荷前の検査段階にて実施され、調整工程にて抵抗値Ｒ１及びＲ２が調整された後は、調停済みの抵抗値にて抵抗値Ｒ１及びＲ２が固定される。
【0230】
抵抗値Ｒ１を増大させたとき、電圧Ｖａの上昇を通じて電流Ｉ２が増加するため定電流Ｉｃｃも増加し、定電流Ｉｃｃの増加は発振周波数の上昇をもたらす。一方、抵抗値Ｒ２の増大は電流Ｉ２の減少を通じて定電流Ｉｃｃを減少させ、定電流Ｉｃｃを減少は発振周波数の低下をもたらす。このため、抵抗値Ｒ１及びＲ２の調整を通じて発振周波数と目標周波数とのずれを減少させることができ、発振周波数に対する製造ばらつきの影響を軽減することができる。
【0231】
尚、抵抗２６０１及び２６０２の内、何れか一方のみを可変抵抗として形成し、他方を固定された抵抗値を持つ固定抵抗として形成する変形も可能である。抵抗２６０１のみが可変抵抗として形成される場合、抵抗値Ｒ１を増大させる調整により発振周波数を上昇させることができ、抵抗値Ｒ１を減少させる調整により発振周波数を低下させることができる。抵抗２６０２のみが可変抵抗として形成される場合、抵抗値Ｒ２を増大させる調整により発振周波数を低下させることができ、抵抗値Ｒ２を減少させる調整により発振周波数を上昇させることができる。
【0232】
［第３実施例］
第３実施例を説明する。第１及び第２実施例では、コンデンサ２３１１を含む信号遅延回路２３１０を初段の信号遅延回路として設けている。即ち、第１及び第２実施例では、信号遅延回路２３１０を信号遅延回路Ｄ［１］として設けている（図１０参照）。但し、信号遅延回路Ｄ［２］～Ｄ［Ｎ－１］の何れかとして信号遅延回路２３１０を発振回路１０００に設けるようにして良い。この際、信号遅延回路２３１０の次段には信号遅延回路２３２０が設けられる。即ち、信号遅延回路２３１０が信号遅延回路Ｄ［ｉ］であれば、信号遅延回路Ｄ［ｉ＋１］は信号遅延回路２３２０である（ここにおけるｉは（Ｎ－１）以下の自然数）。信号遅延回路２３１０、２３２０を、夫々、第１特定遅延回路、第２特定遅延回路と称しても良い。
第３実施例を説明する。第１及び第２実施例では、コンデンサ２３１１を含む信号遅延回路２３１０を初段の信号遅延回路として設けている。即ち、第１及び第２実施例では、信号遅延回路２３１０を信号遅延回路Ｄ［１］として設けている（図１０参照）。但し、信号遅延回路Ｄ［２］～Ｄ［Ｎ－１］の何れかとして信号遅延回路２３１０を発振回路１０００に設けるようにして良い。この際、信号遅延回路２３１０の次段には信号遅延回路２３２０が設けられる。即ち、信号遅延回路２３１０が信号遅延回路Ｄ［ｉ］であれば、信号遅延回路Ｄ［ｉ＋１］は信号遅延回路２３２０である（ここにおけるｉは（Ｎ－１）以下の自然数）。信号遅延回路２３１０、２３２０を、夫々、第１特定遅延回路、第２特定遅延回路と称しても良い。
【0233】
一例として、図１３のオシレータ２０００を図１８のオシレータ２０００Ｂに変形することができる。オシレータ２０００における発振回路２３００を発振回路２３００Ｂに置換することでオシレータ２０００がオシレータ２０００Ｂに変形される。図１３の発振回路２３００と図１８の発振回路２３００Ｂの相違点を説明する。ここで特に記述されない事項に関して、発振回路２３００Ｂは発振回路２３００と同様である。
【0234】
発振回路２３００Ｂは、発振回路２３００に対して信号遅延回路２３４０及び２３５０を追加した構成を持つ。信号遅延回路２３４０及び２３５０は夫々にインバータ回路である。発振回路２３００Ｂは図１０の発振回路１０００の例であり、発振回路２３００Ｂでは“Ｎ＝５”である。発振回路２３００Ｂにおいて、信号遅延回路２３４０、２３５０は、夫々、信号遅延回路Ｄ［１］、Ｄ［２］に相当し、信号遅延回路２３１０、２３２０、２３３０は、夫々、信号遅延回路Ｄ［３］、Ｄ［４］、Ｄ［５］に相当する。
【0235】
信号遅延回路２３４０及び２３５０は各々にハイレベル又はローレベルを有する二値信号を出力する。発振回路２３００ＢではＡＮＤ回路２５０１からの信号Ｓｉｎが信号遅延回路２３４０に入力される。信号遅延回路２３４０は自身への入力信号Ｓｉｎの反転信号を信号遅延回路２３５０に出力する。信号遅延回路２３５０は信号遅延回路２３４０の出力信号の反転信号を出力する。信号遅延回路２３４０、２３５０の出力信号は、夫々、信号Ｓｆ１、Ｓｆ２である。発振回路２３００Ｂでは、トランジスタ２３１２のゲートに対し、信号Ｓｉｎの代わりに、信号遅延回路２３５０の出力信号Ｓｆ２が入力される。
【0236】
発振回路２３００Ｂにおいて信号Ｓｉｎにダウンエッジが生じると、信号遅延回路２３４０の出力信号Ｓｆ１にアップエッジを生じ、結果、信号遅延回路２３５０の出力信号Ｓｆ２にダウンエッジを生じる。信号Ｓｉｎのダウンエッジを契機に信号遅延回路２３５０の出力信号Ｓｆ２がローレベルになるとトランジスタ２３１２がターンオフする。トランジスタ２３１２のターンオフに伴って信号遅延回路２３１０～２３３０に生じる動作は第１実施例で示した通りである。逆に、発振回路２３００Ｂにおいて信号Ｓｉｎにアップエッジが生じると、信号遅延回路２３４０の出力信号Ｓｆ１にダウンエッジを生じ、結果、信号遅延回路２３５０の出力信号Ｓｆ２にアップエッジを生じる。信号Ｓｉｎのアップエッジを契機に信号遅延回路２３５０の出力信号Ｓｆ２がハイレベルになるとトランジスタ２３１２がターンオンする。トランジスタ２３１２のターンオンに伴って信号遅延回路２３１０～２３３０に生じる動作は第１実施例で示した通りである。
【0237】
【0238】
ここでは、第１実施例に係るオシレータ２０００に対して信号遅延回路２３４０及び２３５０を追加する方法を説明したが、第２実施例に係るオシレータ２０００Ａに対して信号遅延回路２３４０及び２３５０を追加しても良い。即ち、第３実施例は第１実施例と第２実施例の何れとも組み合わせ可能である。信号遅延回路２３１０の前段に設けられる信号遅延回路の個数は任意であり、信号遅延回路２３１０の後段に設けられる信号遅延回路の個数も任意である。
【0239】
［第４実施例］
第４実施例を説明する。図１９に第４実施例に係る電子機器４０００の構成を示す。電子機器４０００は、上位側装置４１００、ゲートドライバ４２００及びパワートランジスタ４３００を有する。図１９において、パワートランジスタ４３００はＩＧＢＴ（insulated gate bipolar transistor）であるが、パワートランジスタ４３００はＭＯＳＦＥＴであっても良い。
第４実施例を説明する。図１９に第４実施例に係る電子機器４０００の構成を示す。電子機器４０００は、上位側装置４１００、ゲートドライバ４２００及びパワートランジスタ４３００を有する。図１９において、パワートランジスタ４３００はＩＧＢＴ（insulated gate bipolar transistor）であるが、パワートランジスタ４３００はＭＯＳＦＥＴであっても良い。
【0240】
上位側装置４１００はゲートドライバ４２００に対して制御信号ＣＮＴを供給する。ゲートドライバ４２００は、上位側装置４１００とパワートランジスタ４３００との間の絶縁を確保しつつ、制御信号ＣＮＴに応じたゲート駆動信号ＤＲＶをパワートランジスタ４３００のゲートに供給することでパワートランジスタ４３００を駆動する。ゲートドライバ４２００に上述の信号伝達装置２００（図１参照）が搭載される。制御信号ＣＮＴは信号伝達装置２００に対する入力パルス信号ＩＮとして機能し、信号伝達装置２００からの出力パルス信号ＯＵＴがゲート駆動信号ＤＲＶとして機能する。
【0241】
ゲートドライバ４２００は、制御信号ＣＮＴのハイレベル期間においてハイレベルのゲート駆動信号ＤＲＶを出力することでパワートランジスタ４３００をオンに制御し、制御信号ＣＮＴのローレベル期間においてローレベルのゲート駆動信号ＤＲＶを出力することでパワートランジスタ４３００をオフに制御する。パワートランジスタ４３００に対して直列に図示されない負荷（例えばモータのコイル）が接続される。パワートランジスタ４３００及び負荷の直列回路に対して駆動用電源電圧が供給され、パワートランジスタ４３００のオン、オフにより、負荷への供給電流を制御する。
【0242】
電子機器４０００においてゲートドライバ４２００とパワートランジスタ４３００の組を６組設けて、三相モータを駆動しても良い。この場合、第１組、第２組のパワートランジスタ４３００をＵ相の上側アーム、下側アームとして用い、第３組、第４組のパワートランジスタ４３００をＶ相の上側アーム、下側アームとして用い、第５組、第６組のパワートランジスタ４３００をＷ相の上側アーム、下側アームとして用いることができる。そして、６組分のパワートランジスタ４３００のオン、オフの制御を通じ、三相モータにおけるＵ相、Ｖ相及びＷ相のコイルへの供給電流を制御すれば良い。
【0243】
ゲートドライバ４２００内にオシレータを設けることができる。第４実施例で述べるオシレータは、オシレータ２０００、２０００Ａ又は２０００Ｂの何れであっても良い。ゲートドライバ４２００において、オシレータからの信号ＯＳＣ＿ＯＵＴを様々な用途におけるクロック信号として利用できる。例えば、ゲートドライバ４２００には不揮発性メモリと当該不揮発性メモリを駆動するロジック回路が搭載されており、ロジック回路に含まれる同期回路のクロック信号として信号ＯＳＣ＿ＯＵＴを利用できる。また例えば、ゲートドライバ４２００内で計測されるべき任意の時間の計測用途に信号ＯＳＣ＿ＯＵＴを用いて良い。
【0244】
［第５実施例］
第５実施例を説明する。オシレータに関する上述の各事項に対する変形技術又は補足事項を説明する。
第５実施例を説明する。オシレータに関する上述の各事項に対する変形技術又は補足事項を説明する。
【0245】
各実施例で述べられたＦＥＴ（電界効果トランジスタ）のチャネルの種類は例示である。上述の主旨を損なわない形で、任意のＦＥＴのチャネルの種類はＰチャネル型及びＮチャネル型間で変更され得る。
【0246】
不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、不都合が生じない限り、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
【0247】
任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係は上述したものの逆とされ得る。
【0248】
本開示において、任意の第１物理量と任意の第２物理量が“同じ”であるとは、誤差を含む概念と解される。即ち、第１物理量と第２物理量が“同じ”であるとは、第１物理量と第２物理量が“同じ”となることを目指して設計又は製造が成されていることを意味し、第１及び第２物理量間に若干の誤差が存在する場合も、第１物理量と第２物理量が“同じ”であると解されるべきである。これは、“同じ”に類する表現（例えば“同一”又は“一致”）についても同様に解されるべきである。
【0249】
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【0250】
＜＜付記＞＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
【0251】
本開示の一側面に係るオシレータ（２０００、２０００Ａ、２０００Ｂ）は、基準抵抗（２２０５）を有し、前記基準抵抗の値に応じた基準電流（Ｉｒｅｆ）を生成するよう構成された基準電流生成回路（２１００）と、ループ状に接続された複数段の信号遅延回路を有し、前記複数段の信号遅延回路に発振動作を行わせることで出力矩形波信号（Ｓｏｕｔ）を生成するよう構成された発振回路（２３００、２３００Ｂ）と、を備え、前記発振回路は、前記基準電流に応じた充電用定電流（Ｉｃｃ）を用いて充電されるよう構成されたコンデンサ（２３１１）を有し、前記コンデンサが充電されるときにおける前記コンデンサの両端子間電圧の変化速度に応じた周波数を持つ前記出力矩形波信号を生成する構成（第１の構成）である。
【0252】
コンデンサの両端子間電圧の変化速度に応じた周波数を出力矩形波信号に持たせる。この際、定電流を用いてコンデンサを充電する構成を採用すれば、コンデンサの両端子間電圧の変化速度が電源電圧の変動の影響を受け難い。従って出力矩形波信号の周波数は、電源電圧の変動の影響を受け難い。一方で、温度変化によるコンデンサの特性変化が懸念される。しかし、基準抵抗の値に応じて基準電流を生成することから、温度変化によるコンデンサの特性変化と温度変化による基準抵抗の特性変化とを相殺させることが可能である。即ち、コンデンサの特性変化が出力矩形波信号の周波数に与える影響と、基準抵抗の特性変化が出力矩形波信号の周波数に与える影響と、を相殺させることが可能である。このため、温度変化による、出力矩形波信号の周波数への影響を抑制できる。
【0253】
上記第１の構成に係るオシレータにおいて、前記複数段の信号遅延回路は、２つの信号遅延回路として、第１特定遅延回路（２３１０）と、前記第１特定遅延回路の次段に設けられる第２特定遅延回路（２３２０）を有し、前記第１特定遅延回路は、前記出力矩形波信号に基づく入力矩形波信号（図１３ではＳｉｎ、図１８ではＳｆ２）に同期してオン、オフされるよう構成されたスイッチング素子（２３１０）と、前記スイッチング素子に並列接続される前記コンデンサ（２３１１）と、前記スイッチング素子及び前記コンデンサの並列回路に対して前記充電用定電流を供給するよう構成された充電用電流源（２３１３）と、を有し、前記コンデンサの両端間電圧（Ｖｃ）が前記第２特定遅延回路に入力される構成（第２の構成）であっても良い。
【0254】
上記第２の構成に係るオシレータにおいて、前記第２特定遅延回路は、前記コンデンサの両端間電圧をゲート－ソース間にて受けるＮチャネル型の電界効果トランジスタ（２３２２）と、前記電界効果トランジスタのドレインに接続された負荷（２３２１）と、を有して、前記電界効果トランジスタ及び前記負荷によりソース接地型アンプを形成し、前記電界効果トランジスタのドレインにおける信号（Ｓｍｉｄ２）を次段の信号遅延回路に出力する構成（第３の構成）であっても良い。
【0255】
上記第１～第３の構成の何れかに係るオシレータにおいて、可変抵抗を有し、前記基準電流及び前記可変抵抗の各値に応じた電流値を前記充電用定電流に設定するよう構成された定電流設定回路（２６００）を更に備える構成（第４の構成）であっても良い。
【0256】
これにより、素子の特性ばらつきによる影響を可変抵抗の調整を通じて軽減することができる。
【0257】
上記第４の構成に係るオシレータにおいて、前記可変抵抗は第１可変抵抗（２６０１）及び第２可変抵抗（２６０２）を含み、前記定電流設定回路は、前記基準電流に比例する第１電流（Ｉ１）を前記第１可変抵抗を用いて電圧（Ｖａ）に変換し、変換により得られた前記電圧を前記第２可変抵抗を用いて第２電流（Ｉ２）に変換し、前記第２電流に比例する電流を前記充電用定電流として前記充電用電流源に発生させる構成（第５の構成）であっても良い。
【0258】
上記第５の構成に係るオシレータにおいて、前記定電流設定回路は、前記第１可変抵抗の第１端に接続されたベース及び前記第１可変抵抗の第２端に接続されたコレクタを有するＰＮＰ型のバイポーラトランジスタ（２６０３）と、前記ＰＮＰ型のバイポーラトランジスタのエミッタに接続されたベース及び前記第２可変抵抗に接続されたエミッタを有するＮＰＮ型のバイポーラトランジスタ（２６０４）と、を備え、前記第１電流は前記第１可変抵抗を通じて流れ、前記第２電流は前記ＮＰＮ型のバイポーラトランジスタのコレクタ及びエミッタ間並びに前記第２可変抵抗を通じて流れる構成（第６の構成）であっても良い。
【0259】
上記第５又は第６の構成に係るオシレータにおいて、前記基準電流を入力側の電流として用いる第１カレントミラー回路（２２０１、２６０５）により前記第１電流を発生させ、前記第２電流を入力側の電流として用いる第２カレントミラー回路（２６０６、２３１３）により前記充電用定電流を発生させる構成（第７の構成）であっても良い。
【0260】
上記第１～第７の構成の何れかに係るオシレータにおいて、前記出力矩形波信号は前記発振回路への入力信号（Ｓｉｎ）の論理否定信号であり、前記発振回路において、前記複数段の信号遅延回路の内、最終段の信号遅延回路から前記出力矩形波信号が出力され、前記出力矩形波信号を前記発振回路への入力信号として初段の信号遅延回路に入力することで前記発振動作を行う構成（第８の構成）であっても良い。
【0261】
上記第１～第８の構成の何れかに係るオシレータにおいて、前記出力矩形波信号の波形整形を行うよう構成された波形整形回路（２４００）を更に備える構成（第９の構成）であっても良い。
【符号の説明】
【0262】
５ 半導体装置
１１、１１Ａ～１１Ｆ 低電位端子
１２、１２Ａ～１２Ｆ 高電位端子
２１、２１Ａ～２１Ｄ 変圧器（トランス）
２２ 低電位コイル（一次側コイル）
２３ 高電位コイル（二次側コイル）
２４ 第１内側末端
２５ 第１外側末端
２６ 第１螺旋部
２７ 第２内側末端
２８ 第２外側末端
２９ 第２螺旋部
３１ 第１低電位配線
３２ 第２低電位配線
３３ 第１高電位配線
３４ 第２高電位配線
４１ 半導体チップ
４２ 第１主面
４３ 第２主面
４４Ａ～４４Ｄ チップ側壁
４５ 第１機能デバイス
５１ 絶縁層
５２ 絶縁主面
５３Ａ～５３Ｄ 絶縁側壁
５５ 最下絶縁層
５６ 最上絶縁層
５７ 層間絶縁層
５８ 第１絶縁層
５９ 第２絶縁層
６０ 第２機能デバイス
６１ シール導体
６２ デバイス領域
６３ 外側領域
６４ シールプラグ導体
６５ シールビア導体
６６ 第１内側領域
６７ 第２内側領域
７１ 貫通配線
７２ 低電位接続配線
７３ 引き出し配線
７４ 第１接続プラグ電極
７５ 第２接続プラグ電極
７６ パッドプラグ電極
７７ 基板プラグ電極
７８ 第１電極層
７９ 第２電極層
８０ 配線プラグ電極
８１ 高電位接続配線
８２ パッドプラグ電極
８５ ダミーパターン
８６ 高電位ダミーパターン
８７ 第１高電位ダミーパターン
８８ 第２高電位ダミーパターン
８９ 第１領域
９０ 第２領域
９１ 第３領域
９２ 第１接続部
９３ 第１パターン
９４ 第２パターン
９５ 第３パターン
９６ 第１外周ライン
９７ 第２外周ライン
９８ 第１中間ライン
９９ 第１接続ライン
１００ スリット
１３０ 分離構造
１４０ 無機絶縁層
１４１ 第１無機絶縁層
１４２ 第２無機絶縁層
１４３ 低電位パッド開口
１４４ 高電位パッド開口
１４５ 有機絶縁層
１４６ 第１部分
１４７ 第２部分
１４８ 低電位端子開口
１４９ 高電位端子開口
２００ 信号伝達装置
２００ｐ 一次回路系
２００ｓ 二次回路系
２１０ コントローラチップ（第１チップ）
２１１ パルス送信回路（パルスジェネレータ）
２１２、２１３ バッファ
２２０ ドライバチップ（第２チップ）
２２１、２２２ バッファ
２２３ パルス受信回路（ＲＳフリップフロップ）
２２４ ドライバ
２３０ トランスチップ（第３チップ）
２３０ａ 第１配線層（下層）
２３０ｂ 第２配線層（上層）
２３１、２３２ トランス
２３１ｐ、２３２ｐ 一次側コイル
２３１ｓ、２３２ｓ 二次側コイル
３００ トランスチップ
３０１ 第１トランス
３０２ 第２トランス
３０３ 第３トランス
３０４ 第４トランス
３０５ 第１ガードリング
３０６ 第２ガードリング
ａ１～ａ８ パッド（第１の電流供給用パッドに相当）
ｂ１～ｂ８ パッド（第１の電圧測定用パッドに相当）
ｃ１～ｃ４ パッド（第２の電流供給用パッドに相当）
ｄ１～ｄ４ パッド（第２の電圧測定用パッドに相当）
ｅ１、ｅ２ パッド
Ｌ１ｐ、Ｌ２ｐ 一次側コイル
Ｌ１ｓ、Ｌ２ｓ、Ｌ３ｓ、Ｌ４ｓ 二次側コイル
Ｔ２１、Ｔ２２、Ｔ２３、Ｔ２４、Ｔ２５、Ｔ２６ 外部端子
Ｘ 第１方向
Ｘ２１、Ｘ２２、Ｘ２３ 内部端子
Ｙ 第２方向
Ｙ２１、Ｙ２２、Ｙ２３ 配線
Ｚ 法線方向
Ｚ２１、Ｚ２２、Ｚ２３ ビア
１０００ 発振回路
Ｄ［１］～Ｄ［Ｎ］ 信号遅延回路
Ｓｉｎ 入力信号
Ｓｏｕｔ 出力信号
Ｓ［１］～Ｓ［Ｎ］ 信号
ＶＡＣＣ 電源電圧
２０００、２０００Ａ、２０００Ｂ、９０００ オシレータ
２１００ 起動回路
２２００ 基準電流生成回路
２３００、２３００Ｂ 発振回路
２３１０、２３２０、２３３０、２３４０、２３５０ 信号遅延回路
２４００ 波形整形回路
２５００ イネーブル回路
２６００ 定電流設定回路
Ｉｒｅｆ 基準電流
Ｉｃｃ 定電流
Ｉ１、Ｉ２ 電流
Ｖｔｈ１、Ｖｔｈ２ ゲート閾電圧
ＷＲ１ 電源配線
２３１１ コンデンサ
２２０５ 基準抵抗
２１０１～２１０３、２２０１～２２０４、２３１２、２３１３、２３２１、２３２２、２３３１、２３３２、２６０３～２６０６ トランジスタ
２４０１ フリップフロップ
２４０２ インバータ回路
２５０１ ＡＮＤ回路
２６０１、２６０２ 可変抵抗
２６０７ 抵抗
４０００ 電子機器
４１００ 上位側装置
４２００ ゲートドライバ
４３００ パワートランジスタ
ＣＮＴ 制御信号
ＤＲＶ ゲート駆動信号
１１、１１Ａ～１１Ｆ 低電位端子
１２、１２Ａ～１２Ｆ 高電位端子
２１、２１Ａ～２１Ｄ 変圧器（トランス）
２２ 低電位コイル（一次側コイル）
２３ 高電位コイル（二次側コイル）
２４ 第１内側末端
２５ 第１外側末端
２６ 第１螺旋部
２７ 第２内側末端
２８ 第２外側末端
２９ 第２螺旋部
３１ 第１低電位配線
３２ 第２低電位配線
３３ 第１高電位配線
３４ 第２高電位配線
４１ 半導体チップ
４２ 第１主面
４３ 第２主面
４４Ａ～４４Ｄ チップ側壁
４５ 第１機能デバイス
５１ 絶縁層
５２ 絶縁主面
５３Ａ～５３Ｄ 絶縁側壁
５５ 最下絶縁層
５６ 最上絶縁層
５７ 層間絶縁層
５８ 第１絶縁層
５９ 第２絶縁層
６０ 第２機能デバイス
６１ シール導体
６２ デバイス領域
６３ 外側領域
６４ シールプラグ導体
６５ シールビア導体
６６ 第１内側領域
６７ 第２内側領域
７１ 貫通配線
７２ 低電位接続配線
７３ 引き出し配線
７４ 第１接続プラグ電極
７５ 第２接続プラグ電極
７６ パッドプラグ電極
７７ 基板プラグ電極
７８ 第１電極層
７９ 第２電極層
８０ 配線プラグ電極
８１ 高電位接続配線
８２ パッドプラグ電極
８５ ダミーパターン
８６ 高電位ダミーパターン
８７ 第１高電位ダミーパターン
８８ 第２高電位ダミーパターン
８９ 第１領域
９０ 第２領域
９１ 第３領域
９２ 第１接続部
９３ 第１パターン
９４ 第２パターン
９５ 第３パターン
９６ 第１外周ライン
９７ 第２外周ライン
９８ 第１中間ライン
９９ 第１接続ライン
１００ スリット
１３０ 分離構造
１４０ 無機絶縁層
１４１ 第１無機絶縁層
１４２ 第２無機絶縁層
１４３ 低電位パッド開口
１４４ 高電位パッド開口
１４５ 有機絶縁層
１４６ 第１部分
１４７ 第２部分
１４８ 低電位端子開口
１４９ 高電位端子開口
２００ 信号伝達装置
２００ｐ 一次回路系
２００ｓ 二次回路系
２１０ コントローラチップ（第１チップ）
２１１ パルス送信回路（パルスジェネレータ）
２１２、２１３ バッファ
２２０ ドライバチップ（第２チップ）
２２１、２２２ バッファ
２２３ パルス受信回路（ＲＳフリップフロップ）
２２４ ドライバ
２３０ トランスチップ（第３チップ）
２３０ａ 第１配線層（下層）
２３０ｂ 第２配線層（上層）
２３１、２３２ トランス
２３１ｐ、２３２ｐ 一次側コイル
２３１ｓ、２３２ｓ 二次側コイル
３００ トランスチップ
３０１ 第１トランス
３０２ 第２トランス
３０３ 第３トランス
３０４ 第４トランス
３０５ 第１ガードリング
３０６ 第２ガードリング
ａ１～ａ８ パッド（第１の電流供給用パッドに相当）
ｂ１～ｂ８ パッド（第１の電圧測定用パッドに相当）
ｃ１～ｃ４ パッド（第２の電流供給用パッドに相当）
ｄ１～ｄ４ パッド（第２の電圧測定用パッドに相当）
ｅ１、ｅ２ パッド
Ｌ１ｐ、Ｌ２ｐ 一次側コイル
Ｌ１ｓ、Ｌ２ｓ、Ｌ３ｓ、Ｌ４ｓ 二次側コイル
Ｔ２１、Ｔ２２、Ｔ２３、Ｔ２４、Ｔ２５、Ｔ２６ 外部端子
Ｘ 第１方向
Ｘ２１、Ｘ２２、Ｘ２３ 内部端子
Ｙ 第２方向
Ｙ２１、Ｙ２２、Ｙ２３ 配線
Ｚ 法線方向
Ｚ２１、Ｚ２２、Ｚ２３ ビア
１０００ 発振回路
Ｄ［１］～Ｄ［Ｎ］ 信号遅延回路
Ｓｉｎ 入力信号
Ｓｏｕｔ 出力信号
Ｓ［１］～Ｓ［Ｎ］ 信号
ＶＡＣＣ 電源電圧
２０００、２０００Ａ、２０００Ｂ、９０００ オシレータ
２１００ 起動回路
２２００ 基準電流生成回路
２３００、２３００Ｂ 発振回路
２３１０、２３２０、２３３０、２３４０、２３５０ 信号遅延回路
２４００ 波形整形回路
２５００ イネーブル回路
２６００ 定電流設定回路
Ｉｒｅｆ 基準電流
Ｉｃｃ 定電流
Ｉ１、Ｉ２ 電流
Ｖｔｈ１、Ｖｔｈ２ ゲート閾電圧
ＷＲ１ 電源配線
２３１１ コンデンサ
２２０５ 基準抵抗
２１０１～２１０３、２２０１～２２０４、２３１２、２３１３、２３２１、２３２２、２３３１、２３３２、２６０３～２６０６ トランジスタ
２４０１ フリップフロップ
２４０２ インバータ回路
２５０１ ＡＮＤ回路
２６０１、２６０２ 可変抵抗
２６０７ 抵抗
４０００ 電子機器
４１００ 上位側装置
４２００ ゲートドライバ
４３００ パワートランジスタ
ＣＮＴ 制御信号
ＤＲＶ ゲート駆動信号
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】