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特開2024-125207ラッチ式サイクル毎電流制限インジケータを有する電圧レギュレータ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024125207
(43)【公開日】2024-09-13
(54)【発明の名称】ラッチ式サイクル毎電流制限インジケータを有する電圧レギュレータ
(51)【国際特許分類】
H02M 3/155 20060101AFI20240906BHJP
【ＦＩ】
H02M3/155 C
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2024030937
(22)【出願日】2024-03-01
(31)【優先権主張番号】63/488,457
(32)【優先日】2023-03-03
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】518364964
【氏名又は名称】ルネサス エレクトロニクス アメリカ インコーポレイテッド
【氏名又は名称原語表記】ＲＥＮＥＳＡＳ ＥＬＥＣＴＲＯＮＩＣＳ ＡＭＥＲＩＣＡ ＩＮＣ．
【住所又は居所原語表記】１００１ Ｍｕｒｐｈｙ Ｒａｎｃｈ Ｒｏａｄ， Ｍｉｌｐｉｔａｓ， Ｃａｌｉｆｏｒｎｉａ ９５０３５， Ｕ．Ｓ．Ａ．
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】マイケル・ジェイソン・ヒューストン
(72)【発明者】
【氏名】ブライアン・リー・アレン
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AA14
5H730AS01
5H730AS05
5H730BB13
5H730BB57
5H730DD04
5H730EE59
5H730FD01
5H730FD31
5H730FG05
5H730FG07
5H730XX03
5H730XX15
5H730XX23
5H730XX35
5H730XX50
(57)【要約】
【課題】 サイクル毎電流制限イベントインジケータのためのシステムおよび方法を提供する。
【解決手段】
回路は、電圧レギュレータにおける複数のクロックサイクルにわたる複数の過電流イベントの発生を示す複数の信号を受信することができる。さらに、回路は、複数のクロックサイクルにわたる複数の過電流イベントの発生を示すラッチ信号を生成する。ラッチ信号は、複数のクロックサイクルにわたって高電圧でラッチされたままにすることができる。
【選択図】図１
【解決手段】
回路は、電圧レギュレータにおける複数のクロックサイクルにわたる複数の過電流イベントの発生を示す複数の信号を受信することができる。さらに、回路は、複数のクロックサイクルにわたる複数の過電流イベントの発生を示すラッチ信号を生成する。ラッチ信号は、複数のクロックサイクルにわたって高電圧でラッチされたままにすることができる。
【選択図】図１
【特許請求の範囲】
【請求項1】
電圧レギュレータにおける複数のクロックサイクルにわたる複数の過電流イベントの発生を示す複数の信号を受信するステップと、
前記複数のクロックサイクルにわたる前記複数の過電流イベントの発生を示すラッチ信号を生成するステップと、
を含む方法であって、
前記ラッチ信号は、前記複数のクロックサイクルにわたって高電圧でラッチされたままである、
方法。
前記複数のクロックサイクルにわたる前記複数の過電流イベントの発生を示すラッチ信号を生成するステップと、
を含む方法であって、
前記ラッチ信号は、前記複数のクロックサイクルにわたって高電圧でラッチされたままである、
方法。
【請求項2】
前記クロックサイクルの数は、前記ラッチ信号の立ち下がりエッジを遅延させるためのプログラム可能な遅延に基づいている、請求項１に記載の方法。
【請求項3】
前記電圧レギュレータは、単相電圧レギュレータである、請求項１に記載の方法。
【請求項4】
前記電圧レギュレータは、多相電圧レギュレータである、請求項１に記載の方法。
【請求項5】
前記ラッチ信号に基づいて、前記電圧レギュレータの出力電圧が調節電圧に達するまでの持続時間を決定するステップをさらに含む、請求項１に記載の方法。
【請求項6】
前記複数のクロックサイクルのうちの第１のクロックサイクルにおいて、前記複数の信号のうちの第１の信号を受信するステップであって、前記第１の信号は、前記電圧レギュレータにおける過電流イベントの存在を示す、ステップと、
前記第１のクロックサイクルにおいて前記過電流イベントの存在を示す前記第１の信号を受信したことに応答して、前記ラッチ信号を高電圧でラッチするステップと、
前記複数のクロックサイクルのうちの第２のクロックサイクルにおいて、前記複数の信号のうちの第２の信号を受信するステップであって、前記第２の信号は、前記電圧レギュレータにおける前記過電流イベントがないことを示す、ステップと、
前記第２のクロックサイクルにおいて前記過電流イベントがないことを示す前記第２の信号を受信したことに応答して、前記ラッチ信号を高電圧に維持するステップと、
をさらに含む、請求項１に記載の方法。
前記第１のクロックサイクルにおいて前記過電流イベントの存在を示す前記第１の信号を受信したことに応答して、前記ラッチ信号を高電圧でラッチするステップと、
前記複数のクロックサイクルのうちの第２のクロックサイクルにおいて、前記複数の信号のうちの第２の信号を受信するステップであって、前記第２の信号は、前記電圧レギュレータにおける前記過電流イベントがないことを示す、ステップと、
前記第２のクロックサイクルにおいて前記過電流イベントがないことを示す前記第２の信号を受信したことに応答して、前記ラッチ信号を高電圧に維持するステップと、
をさらに含む、請求項１に記載の方法。
【請求項7】
前記複数のクロックサイクルのうちの第１のクロックサイクルにおいて、前記複数の信号のうちの第１の信号を受信するステップであって、前記第１の信号は、前記電圧レギュレータにおける過電流イベントの存在を示す、ステップと、
前記第１のクロックサイクルにおいて前記過電流イベントの存在を示す前記第１の信号を受信したことに応答して、前記ラッチ信号を高電圧でラッチするステップと、
前記複数のクロックサイクルのうちの第２のクロックサイクルにおいて、前記複数の信号のうちの第２の信号を受信するステップであって、前記第２の信号は、前記電圧レギュレータにおける前記過電流イベントがないことを示す、ステップと、
前記第２のクロックサイクルにおいて前記過電流イベントがないことを示す前記第２の信号を受信したことに応答して、前記ラッチ信号を高電圧に維持するステップと、
前記複数のクロックサイクルのうちの第３のクロックサイクルにおいて、前記複数の信号のうちの第３の信号を受信するステップであって、前記第３の信号は、前記電圧レギュレータにおける別の過電流イベントの存在を示す、ステップと、
前記第３のクロックサイクルにおいて前記別の過電流イベントの存在を示す前記第３の信号を受信したことに応答して、前記ラッチ信号を高電圧に維持するステップと、
をさらに含む、請求項１に記載の方法。
前記第１のクロックサイクルにおいて前記過電流イベントの存在を示す前記第１の信号を受信したことに応答して、前記ラッチ信号を高電圧でラッチするステップと、
前記複数のクロックサイクルのうちの第２のクロックサイクルにおいて、前記複数の信号のうちの第２の信号を受信するステップであって、前記第２の信号は、前記電圧レギュレータにおける前記過電流イベントがないことを示す、ステップと、
前記第２のクロックサイクルにおいて前記過電流イベントがないことを示す前記第２の信号を受信したことに応答して、前記ラッチ信号を高電圧に維持するステップと、
前記複数のクロックサイクルのうちの第３のクロックサイクルにおいて、前記複数の信号のうちの第３の信号を受信するステップであって、前記第３の信号は、前記電圧レギュレータにおける別の過電流イベントの存在を示す、ステップと、
前記第３のクロックサイクルにおいて前記別の過電流イベントの存在を示す前記第３の信号を受信したことに応答して、前記ラッチ信号を高電圧に維持するステップと、
をさらに含む、請求項１に記載の方法。
【請求項8】
少なくとも１つのフリップフロップと、ラッチ回路と、を備える半導体装置であって、
前記ラッチ回路は、
電圧レギュレータにおける複数のクロックサイクルにわたる複数の過電流イベントの発生を示す複数の信号を受信し、
前記複数のクロックサイクルにわたる前記複数の過電流イベントの発生を示すラッチ信号を生成するように構成され、
前記ラッチ信号は、前記複数のクロックサイクルにわたって高電圧でラッチされたままであり、前記クロックサイクルの数は、前記少なくとも１つのフリップフロップのうちのフリップフロップの数に基づいている、
半導体装置。
前記ラッチ回路は、
電圧レギュレータにおける複数のクロックサイクルにわたる複数の過電流イベントの発生を示す複数の信号を受信し、
前記複数のクロックサイクルにわたる前記複数の過電流イベントの発生を示すラッチ信号を生成するように構成され、
前記ラッチ信号は、前記複数のクロックサイクルにわたって高電圧でラッチされたままであり、前記クロックサイクルの数は、前記少なくとも１つのフリップフロップのうちのフリップフロップの数に基づいている、
半導体装置。
【請求項9】
前記少なくとも１つのフリップフロップは、少なくとも１つのＤ型フリップフロップを含み、
前記ラッチ回路は、ＳＲラッチである、
請求項８に記載の半導体装置。
前記ラッチ回路は、ＳＲラッチである、
請求項８に記載の半導体装置。
【請求項10】
前記電圧レギュレータは、単相電圧レギュレータである、請求項８に記載の半導体装置。
【請求項11】
前記電圧レギュレータは、多相電圧レギュレータである、請求項８に記載の半導体装置。
【請求項12】
前記電圧レギュレータの出力電圧が調節電圧に達するまでの持続時間は、前記ラッチ信号によって示される、請求項８に記載の半導体装置。
【請求項13】
前記ラッチ回路は、前記複数のクロックサイクルのうちの第１のクロックサイクルにおいて、前記複数の信号のうちの第１の信号を受信するようにさらに構成され、
前記第１の信号は、前記電圧レギュレータにおける過電流イベントの存在を示し、
前記ラッチ回路は、
前記第１のクロックサイクルにおいて前記過電流イベントの存在を示す前記第１の信号を受信したことに応答して、前記ラッチ信号を高電圧でラッチし、
前記複数のクロックサイクルのうちの第２のクロックサイクルにおいて、前記複数の信号のうちの第２の信号を受信するようにさらに構成され、
前記第２の信号は、前記電圧レギュレータにおける前記過電流イベントがないことを示し、
前記ラッチ回路は、前記第２のクロックサイクルにおいて前記過電流イベントがないことを示す前記第２の信号を受信したことに応答して、前記ラッチ信号を高電圧に維持するようにさらに構成される、
請求項８に記載の半導体装置。
前記第１の信号は、前記電圧レギュレータにおける過電流イベントの存在を示し、
前記ラッチ回路は、
前記第１のクロックサイクルにおいて前記過電流イベントの存在を示す前記第１の信号を受信したことに応答して、前記ラッチ信号を高電圧でラッチし、
前記複数のクロックサイクルのうちの第２のクロックサイクルにおいて、前記複数の信号のうちの第２の信号を受信するようにさらに構成され、
前記第２の信号は、前記電圧レギュレータにおける前記過電流イベントがないことを示し、
前記ラッチ回路は、前記第２のクロックサイクルにおいて前記過電流イベントがないことを示す前記第２の信号を受信したことに応答して、前記ラッチ信号を高電圧に維持するようにさらに構成される、
請求項８に記載の半導体装置。
【請求項14】
前記ラッチ回路は、前記複数のクロックサイクルのうちの第１のクロックサイクルにおいて、前記複数の信号のうちの第１の信号を受信するようにさらに構成され、
前記第１の信号は、前記電圧レギュレータにおける過電流イベントの存在を示し、
前記ラッチ回路は、
前記第１のクロックサイクルにおいて前記過電流イベントの存在を示す前記第１の信号を受信したことに応答して、前記ラッチ信号を高電圧でラッチし、
前記複数のクロックサイクルのうちの第２のクロックサイクルにおいて、前記複数の信号のうちの第２の信号を受信するようにさらに構成され、
前記第２の信号は、前記電圧レギュレータにおける前記過電流イベントがないことを示し、
前記ラッチ回路は、
前記第２のクロックサイクルにおいて前記過電流イベントがないことを示す前記第２の信号を受信したことに応答して、前記ラッチ信号を高電圧に維持し、
前記複数のクロックサイクルのうちの第３のクロックサイクルにおいて、前記複数の信号のうちの第３の信号を受信するようにさらに構成され、
前記第３の信号は、前記電圧レギュレータにおける別の過電流イベントの存在を示し、
前記ラッチ回路は、前記第３のクロックサイクルにおいて前記別の過電流イベントの存在を示す前記第３の信号を受信したことに応答して、前記ラッチ信号を高電圧に維持するようにさらに構成される、
請求項８に記載の半導体装置。
前記第１の信号は、前記電圧レギュレータにおける過電流イベントの存在を示し、
前記ラッチ回路は、
前記第１のクロックサイクルにおいて前記過電流イベントの存在を示す前記第１の信号を受信したことに応答して、前記ラッチ信号を高電圧でラッチし、
前記複数のクロックサイクルのうちの第２のクロックサイクルにおいて、前記複数の信号のうちの第２の信号を受信するようにさらに構成され、
前記第２の信号は、前記電圧レギュレータにおける前記過電流イベントがないことを示し、
前記ラッチ回路は、
前記第２のクロックサイクルにおいて前記過電流イベントがないことを示す前記第２の信号を受信したことに応答して、前記ラッチ信号を高電圧に維持し、
前記複数のクロックサイクルのうちの第３のクロックサイクルにおいて、前記複数の信号のうちの第３の信号を受信するようにさらに構成され、
前記第３の信号は、前記電圧レギュレータにおける別の過電流イベントの存在を示し、
前記ラッチ回路は、前記第３のクロックサイクルにおいて前記別の過電流イベントの存在を示す前記第３の信号を受信したことに応答して、前記ラッチ信号を高電圧に維持するようにさらに構成される、
請求項８に記載の半導体装置。
【請求項15】
電圧レギュレータにおける過電流イベントの発生を検出するように構成されたコントローラと、回路と、を備えるシステムであって、
前記回路は、
前記電圧レギュレータにおける複数のクロックサイクルにわたる複数の過電流イベントの発生を示す複数の信号を前記コントローラから受信し、
前記複数のクロックサイクルにわたる複数の過電流イベントの発生を示すラッチ信号を生成するように構成され、
前記ラッチ信号は、前記複数のクロックサイクルにわたって高電圧でラッチされたままである、
システム。
前記回路は、
前記電圧レギュレータにおける複数のクロックサイクルにわたる複数の過電流イベントの発生を示す複数の信号を前記コントローラから受信し、
前記複数のクロックサイクルにわたる複数の過電流イベントの発生を示すラッチ信号を生成するように構成され、
前記ラッチ信号は、前記複数のクロックサイクルにわたって高電圧でラッチされたままである、
システム。
【請求項16】
前記クロックサイクルの数は、前記ラッチ信号の立ち下がりエッジを遅延させるためのプログラム可能な遅延に基づいている、請求項１５に記載のシステム。
【請求項17】
前記電圧レギュレータは、単相電圧レギュレータである、請求項１５に記載のシステム。
【請求項18】
前記電圧レギュレータは、多相電圧レギュレータである、請求項１５に記載のシステム。
【請求項19】
前記回路は、前記複数のクロックサイクルのうちの第１のクロックサイクルにおいて、前記複数の信号のうちの第１の信号を受信するようにさらに構成され、
前記第１の信号は、前記電圧レギュレータにおける過電流イベントの存在を示し、
前記回路は、
前記第１のクロックサイクルにおいて前記過電流イベントの存在を示す前記第１の信号を受信したことに応答して、前記ラッチ信号を高電圧でラッチし、
前記複数のクロックサイクルのうちの第２のクロックサイクルにおいて、前記複数の信号のうちの第２の信号を受信するようにさらに構成され、
前記第２の信号は、前記電圧レギュレータにおける前記過電流イベントがないことを示し、
前記回路は、前記第２のクロックサイクルにおいて前記過電流イベントがないことを示す前記第２の信号を受信したことに応答して、前記ラッチ信号を高電圧に維持するようにさらに構成される、
請求項１５に記載のシステム。
前記第１の信号は、前記電圧レギュレータにおける過電流イベントの存在を示し、
前記回路は、
前記第１のクロックサイクルにおいて前記過電流イベントの存在を示す前記第１の信号を受信したことに応答して、前記ラッチ信号を高電圧でラッチし、
前記複数のクロックサイクルのうちの第２のクロックサイクルにおいて、前記複数の信号のうちの第２の信号を受信するようにさらに構成され、
前記第２の信号は、前記電圧レギュレータにおける前記過電流イベントがないことを示し、
前記回路は、前記第２のクロックサイクルにおいて前記過電流イベントがないことを示す前記第２の信号を受信したことに応答して、前記ラッチ信号を高電圧に維持するようにさらに構成される、
請求項１５に記載のシステム。
【請求項20】
前記回路は、前記複数のクロックサイクルのうちの第１のクロックサイクルにおいて、前記複数の信号のうちの第１の信号を受信するようにさらに構成され、
前記第１の信号は、前記電圧レギュレータにおける過電流イベントの存在を示し、
前記回路は、
前記第１のクロックサイクルにおいて前記過電流イベントの存在を示す前記第１の信号を受信したことに応答して、前記ラッチ信号を高電圧でラッチし、
前記複数のクロックサイクルのうちの第２のクロックサイクルにおいて、前記複数の信号のうちの第２の信号を受信するようにさらに構成され、
前記第２の信号は、前記電圧レギュレータにおける前記過電流イベントがないことを示し、
前記回路は、
前記第２のクロックサイクルにおいて前記過電流イベントがないことを示す前記第２の信号を受信したことに応答して、前記ラッチ信号を高電圧に維持し、
前記複数のクロックサイクルのうちの第３のクロックサイクルにおいて、前記複数の信号のうちの第３の信号を受信するようにさらに構成され、
前記第３の信号は、前記電圧レギュレータにおける別の過電流イベントの存在を示し、
前記回路は、前記第３のクロックサイクルにおいて前記別の過電流イベントの存在を示す前記第３の信号を受信したことに応答して、前記ラッチ信号を高電圧に維持する、
請求項１５に記載のシステム。
前記第１の信号は、前記電圧レギュレータにおける過電流イベントの存在を示し、
前記回路は、
前記第１のクロックサイクルにおいて前記過電流イベントの存在を示す前記第１の信号を受信したことに応答して、前記ラッチ信号を高電圧でラッチし、
前記複数のクロックサイクルのうちの第２のクロックサイクルにおいて、前記複数の信号のうちの第２の信号を受信するようにさらに構成され、
前記第２の信号は、前記電圧レギュレータにおける前記過電流イベントがないことを示し、
前記回路は、
前記第２のクロックサイクルにおいて前記過電流イベントがないことを示す前記第２の信号を受信したことに応答して、前記ラッチ信号を高電圧に維持し、
前記複数のクロックサイクルのうちの第３のクロックサイクルにおいて、前記複数の信号のうちの第３の信号を受信するようにさらに構成され、
前記第３の信号は、前記電圧レギュレータにおける別の過電流イベントの存在を示し、
前記回路は、前記第３のクロックサイクルにおいて前記別の過電流イベントの存在を示す前記第３の信号を受信したことに応答して、前記ラッチ信号を高電圧に維持する、
請求項１５に記載のシステム。
【発明の詳細な説明】
【技術分野】
【0001】
［関連出願の相互参照］
本出願は、２０２３年３月３日に出願された「Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ ｗｉｔｈ Ｌａｔｃｈｅｄ Ｃｙｃｌｅ－ｂｙ－Ｃｙｃｌｅ Ｉｎｄｉｃａｔｏｒ」と題する米国特許出願第６３／４８８，４５７号の優先権を主張する。その全文は、参照により本出願に組み込まれる。
本出願は、２０２３年３月３日に出願された「Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ ｗｉｔｈ Ｌａｔｃｈｅｄ Ｃｙｃｌｅ－ｂｙ－Ｃｙｃｌｅ Ｉｎｄｉｃａｔｏｒ」と題する米国特許出願第６３／４８８，４５７号の優先権を主張する。その全文は、参照により本出願に組み込まれる。
【0002】
本開示は、一般に、電圧レギュレータのための方法およびシステムに関する。より詳細には、電圧レギュレータは、ラッチ式サイクル毎電流制限インジケータを含む。
【背景技術】
【0003】
バックコンバータやブーストコンバータなどの電圧レギュレータまたは電圧コンバータは、入力電圧を、電圧レベルが異なる出力電圧に変換するために使用され得る。バックコンバータや降圧コンバータは、入力電圧をより低い電圧に変換することができる。ブーストコンバータや昇圧コンバータは、入力電圧をより高い電圧に変換することができる。バック／ブーストコンバータは、入力電圧を昇圧または降圧することができる。電圧コンバータは、ＰＷＭ（パルス幅変調）制御信号によってオンおよびオフされる複数のスイッチを含むことができる。ＰＷＭ制御信号のデューティサイクルは、電圧コンバータの出力電圧を決定することができる。
【発明の概要】
【0004】
一実施形態において、一般に、サイクル毎電流制限イベントインジケータを実現することができる方法が提供される。該方法は、電圧レギュレータにおける複数のクロックサイクルにわたる複数の過電流イベントの発生を示す複数の信号を受信するステップを含むことができる。さらに、該方法は、複数のクロックサイクルにわたる複数の過電流イベントの発生を示すラッチ信号を生成するステップを含むことができる。ラッチ信号は、複数のクロックサイクルにわたって高電圧でラッチされたままにすることができる。
【0005】
一実施形態において、一般に、サイクル毎電流制限イベントインジケータを実現することができる半導体装置が提供される。半導体装置は、少なくとも１つのフリップフロップを含むことができる。さらに、半導体装置は、電圧レギュレータにおける複数のクロックサイクルにわたる複数の過電流イベントの発生を示す複数の信号を受信するように構成されたラッチ回路を含むことができる。さらに、ラッチ回路は、複数のクロックサイクルにわたる複数の過電流イベントの発生を示すラッチ信号を生成するように構成され得る。ラッチ信号は、複数のクロックサイクルにわたって高電圧でラッチされたままにすることができる。クロックサイクルの数は、少なくとも１つのフリップフロップのうちのフリップフロップの数に基づいている。
【0006】
一実施形態において、一般に、サイクル毎電流制限イベントインジケータを実現することができるシステムが提供される。該システムは、電圧レギュレータにおける過電流イベントの発生を検出するように構成されたコントローラを含むことができる。さらに、該システムは、電圧レギュレータにおける複数のクロックサイクルにわたる複数の過電流イベントの発生を示す複数の信号をコントローラから受信するように構成された回路を含むことができる。さらに、回路は、複数のクロックサイクルにわたる複数の過電流イベントの発生を示すラッチ信号を生成するように構成され得る。ラッチ信号は、複数のクロックサイクルにわたって高電圧でラッチされたままとすることができる。
【図面の簡単な説明】
【0007】
以下、添付の図を参照して本発明の様々な実施形態のさらなる特徴、構造、および動作を詳細に説明する。図において、同様の参照符号は同一または機能的に同様の要素を示す。
【図1】一実施形態における、サイクル毎電流制限のための電流感知を伴う電圧調節を実現することができる例示的なシステムを示す図である。
【図2】別の実施形態における、サイクル毎電流制限イベントインジケータを実現することができる例示的な多相電圧レギュレータシステムを示す図である。
【図5】別の実施形態における、サイクル毎電流制限イベントインジケータの実装例から生じる一連の信号波形を示す図である。
【図6】別の実施形態における、サイクル毎電流制限イベントインジケータの実装例から生じる別の一連の信号波形を示す図である。
【図7】一実施形態における、サイクル毎電流制限のための電流感知を伴う電圧調節を実現することができるプロセスを示すフロー図である。
【発明を実施するための形態】
【0008】
以下の説明では、本願の様々な実施形態の理解を促すために、特定の構造、構成要素、材料、寸法、処理ステップ、および技術などを含む多数の具体的な詳細が記載されている。しかしながら、当業者であれば、本願の様々な実施形態が、これらの具体的な詳細なしに実現され得ることを理解するであろう。場合によっては、本願を不明瞭にしないために、既知の構造または処理ステップの詳細に関する説明を省略する。
【0009】
図１は、一実施形態における、ラッチ式サイクル毎電流制限イベントインジケータを実現することができるシステムを示す図である。図１に示すシステム１００は、電圧調節システムまたは電圧コンバータによって実現され得る。図１に示す実施形態において、システム１００は、単相電圧レギュレータによって実現され得る。システム１００は、コントローラ１０１と、ドライバＩＣ（集積回路）１０２と、電力段１０３と、インダクタ１０４と、負荷１０６と、を含むことができる。
【0010】
コントローラ１０１は、例えば、プロセッサ、マイクロコントローラ、ＣＰＵ（中央処理装置）、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）、または電力段１０３を制御および動作するように構成された任意の他の回路を含むことができる。例示的な実施形態ではＣＰＵとして説明されているが、コントローラ１０１は、これらの実施形態においてＣＰＵに限定されるものではなく、ドライバＩＣ１０２を制御および動作するように構成された他の任意の回路を備えてもよい。コントローラ１０１は、電力段１０３のスイッチＨＳおよびＬＳを選択的にオンおよびオフするためにドライバＩＣ１０２を制御するためのＰＷＭ（パルス幅変調）またはＰＦＭ（パルス周波数変調）信号などの制御信号を生成するように構成され得る。後述するように、コントローラ１０１は、サイクル毎（ＣＢＣ）電流イベントを示す信号を出力するように構成された回路１０５を含むことができる。ここで、ＣＢＣ電流イベントは、２つ以上の連続するＰＷＭまたはクロックサイクルにわたって発生する過電流イベントであり得る。
【0011】
ドライバＩＣ１０２は、コントローラ１０１からのＰＷＭ信号を受信するように構成され得る。ドライバＩＣ１０２は、受信したＰＷＭ信号を使用して駆動信号１１０を生成することができる。ドライバＩＣ１０２は、駆動信号１１０を介して電力段１０３内のスイッチを駆動することができる。駆動信号１１０は、電力段１０３のハイサイド（ＨＳ）スイッチおよびローサイド（ＬＳ）スイッチをオンまたはオフすることができるゲート電圧をもつ電圧信号であり得る。一実施形態において、ＨＳスイッチおよびＬＳスイッチは、ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）などのＦＥＴ（電界効果トランジスタ）であり得る。他の実施形態において、ＨＳスイッチおよびＬＳスイッチは、ダイオードまたはＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）であり得る。ドライバＩＣ１０２は、ＨＳスイッチを駆動するように構成されたドライバと、電力段１０３内のＬＳスイッチを駆動するように構成された別のドライバと、を含むことができる。ドライバＩＣ１０２は、ＨＳスイッチおよびＬＳスイッチを駆動するために、ゲート電圧または駆動信号１１０を供給するように構成され得る。ＨＳスイッチは、ＬＳスイッチがオフにされる間にオンにされるように構成され得、その逆もまた同様である。ＨＳスイッチがオンにされ、ＬＳスイッチがオフにされると、ＨＳスイッチとＬＳスイッチとの間のスイッチノードＶｓｗにおける電圧は、スイッチノードＶｓｗにおける電圧がＶｉｎと等価になるように、Ｖｉｎまで引き上げられることができる。ＨＳがオフにされ、ＬＳがオンにされると、スイッチノードにおける電圧は、接地に引き下げられることができる。これにより、Ｖｓｗは、ゼロと等価になる。
【0012】
電力段１０３は、ドライバＩＣ１０２から駆動信号１１０を受信するように構成され得る。ＨＳスイッチおよびＬＳスイッチをオンおよびオフして出力電圧Ｖｏｕｔを生成することができる。出力電圧Ｖｏｕｔは、インダクタ１０４を介して、例えば負荷１０６に出力することができる。Ｖｏｕｔは、フィードバック信号１１２としてコントローラ１０１にフィードバックされ、コントローラ１０１にフィードバック情報を提供することができる。インダクタ１０４をわたる電流は、インダクタ電流ＩＬであり得る。ＩＬは、コントローラ１０１にフィードバックできる感知電流Ｉｓｅｎｓｅであり得る。
【0013】
電圧調節システムにおいて、過電流イベントが発生する場合がある。過電流イベントは、インダクタ電流ＩＬが所定の電流制限値ＩＬｉｍｉｔを上回るイベントであり得る。コントローラ１０１は、ピーク電流制限を実行して、インダクタ電流ＩＬがＩＬｉｍｉｔを超え始めると、インダクタ電流ＩＬを電流制限値ＩＬｉｍｉｔで調整できる電流ループを実装することができる。一態様において、負荷１０６が要求する電流は、負荷１０６が実行している動作に応じて変化し得る。例えば、負荷１０６がコンピューティングデバイスのマイクロプロセッサである場合、コンピューティングデバイスがビデオゲームを実行しているときはマイクロプロセッサがより多くの電流を消費し、コンピューティングデバイスがウェブワードプロセッシングアプリケーションを実行しているときはマイクロプロセッサがより少ない電流を消費することができる。負荷電流の変化により、インダクタ電流ＩＬが変化し、インダクタ電流ＩＬが電流制限値ＩＬｉｍｉｔを超える場合がある。電力段１０３のスイッチングにより、インダクタ電流ＩＬは、インダクタ電流ＩＬが電流制限値ＩＬｉｍｉｔを超えるような電流を負荷１０６が引き込んでいる期間、電流制限値の上下に変動する場合がある。インダクタ電流ＩＬが電流制限値を超えるたびに、コントローラ１０１は、過電流イベントを１つカウントすることができる。インダクタ電流ＩＬが電流制限値ＩＬｉｍｉｔを超える原因となる電流を負荷１０６が時間内にＮ回引き込んでいる場合、コントローラ１０１は、同様に時間内にＮ回をカウントする。後述するように、コントローラ１０１内の回路１０５は、コントローラ１０１が過電流イベントを複数回カウントしなくても、１つまたは複数の過電流イベントを示す信号を出力することができる。複数の過電流イベントを示す単一の信号を出力するために回路１０５を使用することで、コントローラ１０１が複数のカウントを実行するための消費電力および処理時間を低減することができる。
【0014】
図２は、別の実施形態における、ラッチ式サイクル毎電流制限イベントインジケータを実現することができるシステムを示す図である。図２の説明は、図１に示す構成要素を参照することができる。図２に示すシステム２００は、電圧調整システムまたは電圧コンバータによって実現され得る。図２に示す実施形態において、システム２００は、多相電圧レギュレータによって実現され得る。システム２００は、コントローラ１０１と、複数のドライバ集積回路（ＩＣ）１０２ａ～１０２ｎ（以下、「１０２」）と、複数の電力段１０３ａ～１０３ｎ（以下、「１０３」）と、複数のインダクタ１０４ａ～１０４ｎ（以下、「１０４」）と、負荷１０６と、を含むことができる。さらに、コントローラ１０１内の回路１０５は、複数の電力段１０３のうちの少なくとも１つで発生しているＣＢＣ電流イベントを示す信号を出力するように構成され得る。例えば、過電流イベントが電力段１０３ａでは発生せず、電力段１０３ｂで発生している場合、回路１０５は、ＣＢＣ電流イベントが複数の電力段１０３のうちの少なくとも１つで発生していることを示す信号を出力することができる。回路１０５を使用して複数の過電流イベントを示す単一の信号を出力することで、コントローラ１０１は、各電力段について個々の過電流イベントをカウントする必要がなくなり、消費電力と処理時間を低減することができる。
【0015】
図３は、一実施形態における、図１の例示的なシステムの追加詳細を示す図である。図３の説明は、図１および図２に示す構成要素を参照することができる。図３に示す実施形態において、コントローラ１０１は、誤差増幅器２０２と、コンパレータ２０４および２０６と、ＯＲゲート２０８と、クロック生成器２１０と、ＳＲラッチ２１２と、回路１０５と、を含むことができる。誤差増幅器回路２０２は、出力電圧Ｖｏｕｔをフィードバック信号１１２として受信するように構成され得る。また、誤差増幅器２０２は、所定の基準電圧Ｖｒｅｆを受信することができる。誤差増幅器２０２は、フィードバック信号１１２によって示されるＶｏｕｔとＶｒｅｆとを比較して誤差の差異を生成し、誤差の差異に基づいて制御電圧Ｖｃを生成することができる。コンパレータ２０４は、非反転（＋）入力としてインダクタ電流ＩＬを感知する感知電流Ｉｓｅｎｓｅを受信し、反転（－）入力として電流信号ＩＬｉｍｉｔを受信することができる。コンパレータ２０４は、ＣＢＣ信号を生成するように構成され得る。コンパレータ２０６は、誤差増幅器２０２からのＶｃを反転（－）入力として受信し、感知電流Ｉｓｅｎｓｅを非反転入力として受信するように構成され得る。ＯＲゲート２０８は、コンパレータ２０４および２０６の出力を受信することができる。ＯＲゲート２０８は、ＳＲラッチ２１２のために、コンパレータ２０４および２０６に基づいて、信号２０９を生成することができる。
【0016】
ＳＲラッチ２１２は、信号２０９などのＯＲゲート２０８の出力をリセットピンＲで受信することができる。また、ＳＲラッチ２１２は、クロック生成器２１０によって生成されたクロック信号ＣｌｋをセットピンＳで受信することができる。ＳＲラッチ２１２は、ＳＲラッチ２１２のセットピンおよびリセットピンにおける入力電圧に基づいて、ＰＷＭ信号を生成するように構成され得る。ＰＷＭ信号は、ドライバＩＣ１０２に出力され得る。ドライバ１０２は、電力段１０３を駆動するために駆動信号１１０を生成することができる。例えば、リセットピンＲに入力された電圧によってＰＷＭ信号をＬＯＷにすることができ、セットピンＳに入力された電圧によってＰＷＭ信号をＨＩＧＨにすることができる。ＳＲラッチ２１２がＯＲゲート２０８から出力されたＣＢＣ信号とクロック信号２１０からのクロック信号Ｃｌｋとを交互に且つサイクル毎に連続して受信すると、ＳＲラッチ２１２は、高い信号と低い信号を交互に出力してＰＷＭ信号を生成することができる。なお、フィードバック信号１１２がＶｏｕｔから誤差増幅器２０２にループバックし、コンパレータ２０６およびＯＲゲート２０８を通ってＳＲラッチ２１４に到達する経路は、Ｖｏｕｔを調節するためにコントローラ１０１によって実行され得る電圧制御ループであることに留意されたい。また、インダクタ電流ＩＬが感知されてコンパレータ２０４に供給され、ＯＲゲート２０８を通ってＳＲラッチ２１４に到達する経路は、ＩＬを調節するためにコントローラ１０１によって実行され得る電流制御ループである。
【0017】
回路１０５は、ＳＲラッチ２１４と、少なくとも１つのＤ型フリップフロップ２１６と、を含むことができる。ＳＲラッチ２１４は、セットピンＳでコンパレータ２０４からＣＢＣ信号を受信するように構成され得る。ＳＲラッチ２１４は、リセットピンＲでクロック信号Ｃｌｋを受信するように構成され得る。ピンＱでのＳＲラッチ２１４の出力は、Ｄ型フリップフロップ２１６のＤピンに出力され得る。Ｄ型フリップフロップ２１６は、クロック入力でクロック信号Ｃｌｋを受信するように構成され得る。
【0018】
一実施形態において、コントローラ１０１がインダクタ電流ＩＬを電流制限ＩＬｉｍｉｔで連続する複数のクロックサイクルまたはＰＷＭサイクルを行う間、調節が行われる。コンパレータ２０４の出力（例えば、ＣＢＣ信号）は、連続する複数のクロックサイクルの持続時間中、インダクタ電流ＩＬが電流制限ＩＬｉｍｉｔを上回ったり下回ったりして変動しているため、複数回ＨＩＧＨとＬＯＷとを切り替えることができる。ＨＩＧＨやＬＯＷなどのＣＢＣ信号の値は、この変動動作を反映することができる。ＳＲラッチ２１４は、コンパレータ２０４がＣＢＣ信号を高電圧として出力するとき、ＣＢＣラッチ信号２１７を高電圧として出力するように構成され得る。Ｄ型フリップフロップ２１６は、ＣＢＣラッチ信号２１７が低電圧に低下するのをサイクル数だけ遅延させるように構成され得る。これにより、回路１０５は、２つ以上のクロックサイクルの過電流イベントを検出することができる。図３に示す実施形態において、回路１０５は、Ｄ型フリップフロップ２１６の１つのコピーを含む。これにより、コンパレータ２０４からのＣＢＣ信号がｉ番目のクロックサイクルでＨＩＧＨであり、次のクロックサイクル（例えば、ｉ＋１）でＬＯＷであるとき、ＣＢＣラッチ信号２１７は、ｉ番目のクロックサイクルと次のクロックサイクル（例えば、ｉ＋１）の両方でＨＩＧＨのままであることができる。Ｄ型フリップフロップの１つのコピーを使用して、ＣＢＣラッチ信号２１７が低電圧に低下するのをさらに１クロックサイクルだけ遅延させた結果、クロックサイクルｉ＋２で過電流イベントが発生すると、コンパレータ２０４は、ＣＢＣ信号をＨＩＧＨとして出力することができ、ＣＢＣラッチ信号２１７もＨＩＧＨを維持することができる。したがって、クロックサイクルｉからｉ＋２の間、コンパレータ２０４は、ＨＩＧＨ－ＬＯＷ－ＨＩＧＨのシーケンスを出力することができ、ＣＢＣラッチ信号２１７は、クロックサイクルｉからｉ＋２の間ＨＩＧＨのまま維持されるので、ＣＢＣラッチ信号２１７は、３つのクロックサイクルにわたって２つの過電流イベントを含むＣＢＣイベントを示すことができる。クロックサイクルｉ＋２において過電流イベントが発生しない場合、コンパレータ２０４は、ＣＢＣ信号をＬＯＷとして出力することができ、ＣＢＣラッチ信号２１７も同様にＬＯＷに低下して、２つのクロックサイクル後のＣＢＣイベントの終了を示すことができる。回路１０５内のＤ型フリップフロップ２１６の数は任意のものであり得る（図４参照）。ＣＢＣラッチ信号２１７を出力し、Ｄ型フリップフロップ２１６を使用してＣＢＣラッチ信号２１７の立ち下がりエッジを遅延させた結果、コンパレータ２０４の出力が複数回ＨＩＧＨとＬＯＷの間を切り替えても単一のインジケータを出力することができる。これは、切り替え毎にＣＢＣインジケータを出力する可能性のある従来のシステムと比較して、より効率のよいシステムを実現することができる。多相電圧レギュレータでは、すべてのＣＢＣ切り替えを示すことがより複雑になるため、２つ以上の相のＣＢＣ電流イベントの開始と終了を示すために単一の信号を使用することは、比較的効率的であり、過負荷情報の報告を単純化することができる。
【0019】
図４は、一実施形態における、図３の例示的な回路の追加詳細を示す図である。図４に示す実施形態において、回路１０５は、２つ以上のＤ型フリップフロップ２１６ａ～２１６ｎ（以下、「２１６」）を含むことができる。Ｄ型フリップフロップ２１６の数は、ＣＢＣラッチ信号２１７を高電圧に保持するクロックサイクルの数を決定することができる。Ｄ型フリップフロップ２１６が追加される毎に、回路１０５は、ＣＢＣ信号が１サイクル余分に終了するかどうかを確認する必要がある。例えば、回路１０５が３つのＤ型フリップフロップ２１６ａ、２１６ｂ、２１６ｃを備える場合、回路１０５は、少なくとも３つのクロックサイクルの間、ＣＢＣラッチ信号２１７を高電圧で出力することができる。例えば、コンパレータ２０４からのＣＢＣ信号がｉ番目のクロックサイクルでＨＩＧＨであり、次の３つのクロックサイクル（例えば、ｉ＋１、ｉ＋２、ｉ＋３）でＬＯＷである場合、ＣＢＣラッチ信号２１７は、クロックサイクルｉからｉ＋３までＨＩＧＨのままであることができる。Ｄ型フリップフロップの１つのコピーを使用して、ＣＢＣラッチ信号２１７が低電圧に低下するのをさらに１クロックサイクル余分に遅延させた結果、クロックサイクルｉ＋４で過電流イベントが発生すると、コンパレータ２０４は、ＣＢＣ信号をＨＩＧＨとして出力することができ、ＣＢＣラッチ信号２１７もＨＩＧＨを維持することができる。したがって、クロックサイクルｉからｉ＋４まで、コンパレータ２０４は、ＨＩＧＨ－ＬＯＷ－ＬＯＷ－ＬＯＷ－ＨＩＧＨのシーケンスを出力することができ、ＣＢＣラッチ信号２１７は、クロックサイクルｉからｉ＋４までＨＩＧＨを維持することができる。これにより、ＣＢＣラッチ信号２１７は、５つのクロックサイクルにわたって２つの過電流イベントを含むＣＢＣイベントを示すことができる。クロックサイクルｉ＋４で過電流イベントが発生しない場合、コンパレータ２０４は、ＣＢＣ信号をＬＯＷとして出力することができ、ＣＢＣラッチ信号２１７も同様にＬＯＷに低下することができる。これは、４つのクロックサイクルの後のＣＢＣイベントの終了を示している。回路１０５がＫ個のＤ型フリップフロップを含む場合、ＣＢＣラッチ信号２１７は、少なくともＫ個のクロックサイクルの間、ＨＩＧＨを維持し続けることができる。
【0020】
図５は、別の実施形態における、サイクル毎電流制限イベントインジケータの実装例から生じる一連の信号波形を示す図である。図５の説明は、図１～図４に示す構成要素を参照してもよい。例示的な実施形態において、信号波形５０２は、単一のＣＢＣ電流イベントを示すＣＢＣラッチ信号２１７を表している。信号波形５０４は、コンパレータ２０４によって生成されたＣＢＣ信号を表している。信号波形５１０は、負荷１０６によって引き出される負荷電流を表しており、信号波形５０８は、インダクタ電流ＩＬを表している。約５５０マイクロ秒に、負荷１０６がより大きな電流を要求するため、コントローラ１０１のインダクタ電流ＩＬが増加する。増加したインダクタ電流ＩＬは、負荷１０６による増加した要求を供給することができるため、インダクタ電流（例えば、信号波形５０８）も増加する。負荷電流の増加に応答して、インダクタ電流は、５５０マイクロ秒～５９０マイクロ秒の範囲（例えば、負荷電流が減少するまで５５０マイクロ秒から開始する）で、約７アンペアなどの電流制限に制限され得る。５５０マイクロ秒～５９０マイクロ秒の範囲の信号波形５０４によって示されるような電流制限スパイクは、コンパレータ２０４からのＣＢＣ信号がオンとオフを切り替えることに対応する。信号波形５０４、例えばＣＢＣ信号は、インダクタ電流ＩＬが電流制限ＩＬｉｍｉｔによって制限されているときに、コンパレータ２０４がオンとオフを切り替えることで生成される。信号波形５０２に示すＣＢＣラッチ信号２１７は、ＣＢＣ信号が生成された時間（例えば、約５５１マイクロ秒～５５２マイクロ秒の信号波形５０４の最初のスパイク）から開始して、ＣＢＣ信号（例えば、信号波形５０８）が切り替えを停止した時間で終了する単一のＣＢＣ電流イベントを示す。インダクタ電流波形５０８が制限されなくなると、ＣＢＣ信号の切り替えが終了し、ＣＢＣラッチ信号２１７の信号波形５０２は、その立ち下がりエッジによってＣＢＣ電流イベントの終了を示すことができる。信号波形５０２によって示されるＣＢＣ電流イベントは、回路１０５に含まれるＤ型フリップフロップ２１６の量に起因して、最後の高いＣＢＣ信号（例えば、信号波形５０４の最後のスパイク）とＣＢＣラッチ信号２１７の立ち下がりエッジとの間にわずかな遅延を有する。さらに追加されたＤ型フリップフロップは、ＣＢＣラッチ信号２１７の信号波形５０２の立ち下がりエッジの遅延を増加させる可能性がある。
【0021】
図６は、別の実施形態における、サイクル毎電流制限イベントインジケータの実装例から生じる別の一連の信号波形を示す図である。図６の説明は、図１～図５に示す構成要素を参照してもよい。図６に示す実施形態において、信号波形６０２は、ＣＢＣラッチ信号２１７を表す。信号波形６０４は、インダクタ電流ＩＬを表し、信号波形６０６は、基準電圧Ｖｒｅｆを表し（図３参照）、信号波形６０８は、出力電圧Ｖｏｕｔを表す。図６の実施形態が示すように、ＣＢＣラッチ信号２１７は、動的な出力電圧の変化中に過電流状態によって遅延された後、出力電圧Ｖｏｕｔが所望の調節電圧（例えば、１Ｖ）に達する持続時間を示すことができる。負荷１０６は、より高い電力を必要とする場合があり、信号波形６０６で示すように、電圧レベルを０．３Ｖから１．０Ｖにステップアップさせることができる。負荷１０６が要求する１．０Ｖレベルに達するように出力電圧を上昇させるために、インダクタ電流ＩＬは、信号波形６０４で示すように７Ａなどの電流制限で動作することができる。出力電圧Ｖｏｕｔが要求されている１．０Ｖの電圧に達すると、インダクタ電流ＩＬは減少し、電流制限値を下回る。信号波形６０２で示されるようなＣＢＣラッチ信号２１７を使用することで、出力電圧Ｖｏｕｔが所望の電圧レベルに達するまでの時間を、ＣＢＣラッチ信号２１７の立ち上がりエッジと立ち下がりエッジとの差で示すことができる。また、ＣＢＣ信号２１７の立ち下がりエッジの時間は、出力電圧Ｖｏｕｔが所望の電圧レベルに達する時間とすることができる。
【0022】
図７は、別の実施形態における、スイッチング周波数レギュレータおよび最小オン時間オーバーライド機能を実現する別のプロセスを示すフロー図である。図７の説明は、図１～図６に示す構成要素を参照してもよい。プロセス７００は、１つまたは複数のブロック７０１および７０３によって示される１つまたは複数の操作、動作、または機能を含むことができる。個別のブロックとして図に示されているが、所望の用途に応じて、様々なブロックを追加のブロックに分割したり、より少ない数のブロックに組み合わせたり、省略したり、異なる順序で実行されたり、並行して実行されたりすることができる。
【0023】
プロセス７００は、電圧レギュレータシステムによって実現され得る。例えば、電圧レギュレータシステム１００のコントローラ１０１は、プロセス７００を実行することができる。プロセス７００は、ブロック７０１で開始することができる。ブロック７０１では、コントローラは、電圧レギュレータにおける複数のクロックサイクルにわたる複数の過電流イベントの発生を示す複数の信号を受信することができる。プロセス７００は、ブロック７０１からブロック７０３に続くことができる。ブロック７０３では、コントローラは、複数のクロックサイクルにわたる複数の過電流イベントの発生を示すラッチ信号を生成する。ラッチ信号は、複数のクロックサイクルにわたって高電圧でラッチされたままにすることができる。
【0024】
別の実施形態において、クロックサイクルの数は、ラッチ信号の立ち下がりエッジを遅延させるためのプログラム可能な遅延に基づくことができる。別の実施形態において、電圧レギュレータは、単相電圧レギュレータであり得る。別の実施形態において、電圧レギュレータは、多相電圧レギュレータであり得る。
【0025】
別の実施形態において、コントローラは、ラッチ信号に基づいて、電圧レギュレータの出力電圧が調節電圧に達するまでの持続時間を決定することができる。別の実施形態において、コントローラは、複数のクロックサイクルのうちの第１のクロックサイクルにおいて、複数の信号のうちの第１の信号を受信することができる。第１の信号は、電圧レギュレータにおける過電流イベントの存在を示す。さらに、コントローラは、第１のクロックサイクルにおいて過電流イベントの存在を示す第１の信号を受信したことに応答して、ラッチ信号を高電圧でラッチすることができる。さらに、コントローラは、複数のクロックサイクルのうちの第２のクロックサイクルにおいて、複数の信号のうちの第２の信号を受信することができる。第２の信号は、電圧レギュレータにおける過電流イベントがないことを示す。さらに、コントローラは、第２のクロックサイクルにおいて過電流イベントがないことを示す第２の信号を受信したことに応答して、ラッチ信号を高電圧に維持することができる。
【0026】
別の実施形態において、コントローラは、複数のクロックサイクルのうちの第１のクロックサイクルにおいて、複数の信号のうちの第１の信号を受信することができる。第１の信号は、電圧レギュレータにおける過電流イベントの存在を示す。さらに、コントローラは、第１のクロックサイクルにおいて過電流イベントの存在を示す第１の信号を受信したことに応答して、ラッチ信号を高電圧でラッチすることができる。さらに、コントローラは、複数のクロックサイクルのうちの第２のクロックサイクルにおいて、複数の信号のうちの第２の信号を受信することができる。第２の信号は、電圧レギュレータにおける過電流イベントがないことを示す。さらに、コントローラは、第２のクロックサイクルにおいて過電流イベントがないことを示す第２の信号を受信したことに応答して、ラッチ信号を高電圧に維持することができる。さらに、コントローラは、複数のクロックサイクルのうちの第３のクロックサイクルにおいて、複数の信号のうちの第３の信号を受信することができる。第３の信号は、電圧レギュレータにおける別の過電流イベントの存在を示す。さらに、コントローラは、第３のクロックサイクルにおいて過電流イベントの存在を示す第３の信号を受信したことに応答して、ラッチ信号を高電圧に維持することができる。
【0027】
図におけるフローチャートおよびブロック図は、本発明の様々な実施形態によるシステム、方法、およびコンピュータプログラム製品の可能な実装のアーキテクチャ、機能性、および動作を示している。これに関して、フローチャートまたはブロック図における各ブロックは、指定された論理機能を実現するための１つまたは複数の実行可能命令を含む命令のモジュール、セグメント、またはその一部を表すことができる。いくつかの代替的な実装例において、ブロックに示された機能は、図に示す順序からはずれて発生してもよい。例えば、連続して示されている２つのブロックは、実際には、実質的に同時に実現されてもよく、関係する機能に応じて、場合によっては逆の順序で実現されてもよい。また、ブロック図および／またはフローチャートの各ブロック、ならびにそれらのブロックの組み合わせは、指定された機能または動作を実行する、または特別な目的のハードウェアおよびコンピュータ命令の組み合わせを実行する、特別な目的のハードウェアベースのシステムよって実現され得ることに留意されたい。
【0028】
本明細書で使用される用語は、特定の実施形態を説明するためにのみ使用されており、本発明を限定することを意図していない。本明細書で使用される単数を表す用語は、特に明示されない限り、その複数を含むことも意図している。また、本明細書で使用される「備える」という用語は、記載されている特徴、整数、ステップ、動作、要素、および／または構成要素の存在を画定するが、１つまたは複数の特徴、整数、ステップ、動作、要素、構成要素、および／またはそれらの群の存在または追加を排除しないことに留意されたい。
【0029】
添付の特許請求の範囲に記載のすべての手段またはステップと機能要素の対応する構造、材料、操作、およびそれらの等価物は、具体的に記載されている他の要素と組み合わせて機能を実現するための任意の構造、材料、または操作を包含することを意図している。本発明の開示されている実施形態の説明は、例示および説明のために提供されているが、網羅的であること、あるいは開示された形態に限定されることを意図していない。当業者には、本発明の範囲および精神から逸脱することなく、多くの修正および変形を適用することができることが明らかであろう。上述した実施形態は、本発明の原理および実用化を最適に説明するために、また、検討される特定の用途に適するように種々の修正を伴う様々な実施形態について本発明を当業者が理解できるように、選択および説明されたものである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【外国語明細書】