(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024125484
(43)【公開日】2024-09-19
(54)【発明の名称】半導体デバイス
(51)【国際特許分類】
H01L 27/06 20060101AFI20240911BHJP
H01L 21/8238 20060101ALI20240911BHJP
H01L 21/8234 20060101ALI20240911BHJP
H01L 21/822 20060101ALI20240911BHJP
【ＦＩ】
H01L27/06 311B
H01L27/092 A
H01L27/06 102A
H01L27/04 H
【審査請求】有
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023033328
(22)【出願日】2023-03-06
(11)【特許番号】
(45)【特許公報発行日】2024-09-03
(71)【出願人】
【識別番号】519009105
【氏名又は名称】合肥晶合集成電路股▲ふん▼有限公司
(74)【代理人】
【識別番号】110001210
【氏名又は名称】弁理士法人ＹＫＩ国際特許事務所
(72)【発明者】
【氏名】宮本 正文
【テーマコード（参考）】
5F038
5F048
【Ｆターム（参考）】
5F038BH05
5F038BH13
5F038EZ13
5F038EZ14
5F038EZ15
5F038EZ17
5F038EZ20
5F048AA02
5F048AC03
5F048AC10
5F048BB05
5F048BB08
5F048BB09
5F048BB11
5F048BB12
5F048BE02
5F048BE03
5F048BF03
5F048BF06
5F048BF07
5F048CC06
5F048CC19
5F048DA24
5F048DA25
(57)【要約】
【課題】ゲート酸化膜形成後のプロセスステップからＮＭＯＳとＰＭＯＳの両方について保護ダイオードによる保護をより効果的にする。
【解決手段】半導体基板１０上に形成された半導体デバイス１００であって、ＮＭＯＳトランジスタと、ＮＭＯＳトランジスタと組み合わされた保護ダイオードＰＤＮと、ＰＭＯＳトランジスタと、ＰＭＯＳトランジスタと組み合わされた保護ダイオードＰＤＰと、を備え、ＮＭＯＳトランジスタを構成する第１ゲート電極２２ｎと保護ダイオードＰＤＮを構成する第１高濃度ドープ領域１８ｎとが電気的に接続され、ＰＭＯＳトランジスタを構成する第２ゲート電極２２ｐと保護ダイオードＰＤＰを構成する第２高濃度ドープ領域１８ｐとが電気的に接続され、保護ダイオードＰＤＰが形成された領域の面積は、保護ダイオードＰＤＮが形成された領域の面積よりも大きい。
【選択図】図２
【解決手段】半導体基板１０上に形成された半導体デバイス１００であって、ＮＭＯＳトランジスタと、ＮＭＯＳトランジスタと組み合わされた保護ダイオードＰＤＮと、ＰＭＯＳトランジスタと、ＰＭＯＳトランジスタと組み合わされた保護ダイオードＰＤＰと、を備え、ＮＭＯＳトランジスタを構成する第１ゲート電極２２ｎと保護ダイオードＰＤＮを構成する第１高濃度ドープ領域１８ｎとが電気的に接続され、ＰＭＯＳトランジスタを構成する第２ゲート電極２２ｐと保護ダイオードＰＤＰを構成する第２高濃度ドープ領域１８ｐとが電気的に接続され、保護ダイオードＰＤＰが形成された領域の面積は、保護ダイオードＰＤＮが形成された領域の面積よりも大きい。
【選択図】図２
【特許請求の範囲】
【請求項1】
半導体基板上に形成された半導体デバイスであって、
ＮＭＯＳトランジスタと、前記ＮＭＯＳトランジスタと組み合わされた第１保護ダイオードと、
ＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタと組み合わされた第２保護ダイオードと、
を備え、
前記ＮＭＯＳトランジスタを構成する第１ゲート電極と、前記第１保護ダイオードを構成するｎ形ドープ領域と、が電気的に接続され、
前記ＰＭＯＳトランジスタを構成する第２ゲート電極と、前記第２保護ダイオードを構成するｐ形ドープ領域と、が電気的に接続され、
前記第２保護ダイオードの電流容量は、前記第１保護ダイオードの電流容量より大きいことを特徴とする半導体デバイス。
ＮＭＯＳトランジスタと、前記ＮＭＯＳトランジスタと組み合わされた第１保護ダイオードと、
ＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタと組み合わされた第２保護ダイオードと、
を備え、
前記ＮＭＯＳトランジスタを構成する第１ゲート電極と、前記第１保護ダイオードを構成するｎ形ドープ領域と、が電気的に接続され、
前記ＰＭＯＳトランジスタを構成する第２ゲート電極と、前記第２保護ダイオードを構成するｐ形ドープ領域と、が電気的に接続され、
前記第２保護ダイオードの電流容量は、前記第１保護ダイオードの電流容量より大きいことを特徴とする半導体デバイス。
【請求項2】
請求項１に記載の半導体デバイスであって、
前記第２保護ダイオードが形成された領域の面積は、前記第１保護ダイオードが形成された領域の面積よりも大きいことを特徴とする半導体デバイス。
前記第２保護ダイオードが形成された領域の面積は、前記第１保護ダイオードが形成された領域の面積よりも大きいことを特徴とする半導体デバイス。
【請求項3】
請求項１に記載の半導体デバイスであって、
前記ｐ形ドープ領域のドーパント濃度は、前記ｎ形ドープ領域のドーパント濃度より大きいことを特徴とする半導体デバイス。
前記ｐ形ドープ領域のドーパント濃度は、前記ｎ形ドープ領域のドーパント濃度より大きいことを特徴とする半導体デバイス。
【請求項4】
請求項１に記載の半導体デバイスであって、
前記ｎ形ドープ領域及び前記ｐ形ドープ領域のドーパント濃度は、１×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下であることを特徴とする半導体デバイス。
前記ｎ形ドープ領域及び前記ｐ形ドープ領域のドーパント濃度は、１×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下であることを特徴とする半導体デバイス。
【請求項5】
請求項１に記載の半導体デバイスであって、
前記第１保護ダイオードは、ｐ形ウェル領域内に前記ｎ形ドープ領域を形成することによって構成され、
前記第１ゲート電極と前記ｎ形ドープ領域は、第１コンタクト電極によって電気的に直接接続されていることを特徴とする半導体デバイス。
前記第１保護ダイオードは、ｐ形ウェル領域内に前記ｎ形ドープ領域を形成することによって構成され、
前記第１ゲート電極と前記ｎ形ドープ領域は、第１コンタクト電極によって電気的に直接接続されていることを特徴とする半導体デバイス。
【請求項6】
請求項１に記載の半導体デバイスであって、
前記第２保護ダイオードは、ｎ形ウェル領域内に前記ｐ形ドープ領域を形成することによって構成され、
前記第２ゲート電極と前記ｐ形ドープ領域は、第２コンタクト電極によって電気的に直接接続されていることを特徴とする半導体デバイス。
前記第２保護ダイオードは、ｎ形ウェル領域内に前記ｐ形ドープ領域を形成することによって構成され、
前記第２ゲート電極と前記ｐ形ドープ領域は、第２コンタクト電極によって電気的に直接接続されていることを特徴とする半導体デバイス。
【請求項7】
請求項１に記載の半導体デバイスであって、
前記第１保護ダイオードは、ｐ形ウェル領域内に前記ｎ形ドープ領域を形成することによって構成され、
前記第１ゲート電極が延長されて前記ｎ形ドープ領域に電気的に接続されていることを特徴とする半導体デバイス。
前記第１保護ダイオードは、ｐ形ウェル領域内に前記ｎ形ドープ領域を形成することによって構成され、
前記第１ゲート電極が延長されて前記ｎ形ドープ領域に電気的に接続されていることを特徴とする半導体デバイス。
【請求項8】
請求項１に記載の半導体デバイスであって、
前記第２保護ダイオードは、ｎ形ウェル領域内に前記ｐ形ドープ領域を形成することによって構成され、
前記第２ゲート電極が延長されて前記ｐ形ドープ領域に電気的に接続されていることを特徴とする半導体デバイス。
前記第２保護ダイオードは、ｎ形ウェル領域内に前記ｐ形ドープ領域を形成することによって構成され、
前記第２ゲート電極が延長されて前記ｐ形ドープ領域に電気的に接続されていることを特徴とする半導体デバイス。
【請求項9】
請求項１に記載の半導体デバイスであって、
前記半導体基板はｐ形であり、
前記半導体基板内に形成されたｎ形のディープウェル領域と、
前記ディープウェル領域内に形成されたｐ形ウェル領域と、
前記ｐ形ウェル領域内に形成されたｎ形ウェル領域と、
を備え、
前記第１保護ダイオードは、前記ｐ形ウェル領域内に前記ｎ形ドープ領域を形成することによって構成され、
前記第２保護ダイオードは、前記ｎ形ウェル領域内に前記ｐ形ドープ領域を形成することによって構成されていることを特徴とする半導体デバイス。
前記半導体基板はｐ形であり、
前記半導体基板内に形成されたｎ形のディープウェル領域と、
前記ディープウェル領域内に形成されたｐ形ウェル領域と、
前記ｐ形ウェル領域内に形成されたｎ形ウェル領域と、
を備え、
前記第１保護ダイオードは、前記ｐ形ウェル領域内に前記ｎ形ドープ領域を形成することによって構成され、
前記第２保護ダイオードは、前記ｎ形ウェル領域内に前記ｐ形ドープ領域を形成することによって構成されていることを特徴とする半導体デバイス。
【請求項10】
半導体基板上に形成された半導体デバイスであって、
前記半導体基板はｐ形であり、
前記半導体基板内に形成されたｎ形のディープウェル領域と、
前記ディープウェル領域内に形成されたｐ形ウェル領域と、
前記ｐ形ウェル領域内に形成されたｎ形ウェル領域と、
前記ｐ形ウェル内に形成されたＮＭＯＳトランジスタと、前記ＮＭＯＳトランジスタと組み合わされた第１保護ダイオードと、
前記ｎ形ウェル内に形成されたＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタと組み合わされた第２保護ダイオードと、
を備え、
前記第１保護ダイオードは、前記ｐ形ウェル領域内にｎ形ドープ領域を形成することによって構成され、
前記第２保護ダイオードは、前記ｎ形ウェル領域内にｐ形ドープ領域を形成することによって構成され、
前記ＮＭＯＳトランジスタを構成する第１ゲート電極と前記ｎ形ドープ領域とが電気的に接続され、
前記ＰＭＯＳトランジスタを構成する第２ゲート電極と前記ｐ形ドープ領域とが電気的に接続されていることを特徴とする半導体デバイス。
前記半導体基板はｐ形であり、
前記半導体基板内に形成されたｎ形のディープウェル領域と、
前記ディープウェル領域内に形成されたｐ形ウェル領域と、
前記ｐ形ウェル領域内に形成されたｎ形ウェル領域と、
前記ｐ形ウェル内に形成されたＮＭＯＳトランジスタと、前記ＮＭＯＳトランジスタと組み合わされた第１保護ダイオードと、
前記ｎ形ウェル内に形成されたＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタと組み合わされた第２保護ダイオードと、
を備え、
前記第１保護ダイオードは、前記ｐ形ウェル領域内にｎ形ドープ領域を形成することによって構成され、
前記第２保護ダイオードは、前記ｎ形ウェル領域内にｐ形ドープ領域を形成することによって構成され、
前記ＮＭＯＳトランジスタを構成する第１ゲート電極と前記ｎ形ドープ領域とが電気的に接続され、
前記ＰＭＯＳトランジスタを構成する第２ゲート電極と前記ｐ形ドープ領域とが電気的に接続されていることを特徴とする半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体デバイスに関する。
【背景技術】
【0002】
ＭＯＳＦＥＴに対するプロセス誘起損傷（ＰＩＤ）は、製造プロセスにおける重大な問題である。現在、多くのプロセスステップにおいて絶縁体の堆積やドライエッチングにプラズマツールが使用されており、ＭＯＳＦＥＴのゲート酸化物に静電気による損傷を引き起こしている。また、ＣＭＰにおいて過度の研磨による摩擦電気による静電気損傷も引き起こしている。
【0003】
特許文献１，２は、基板上のゲートとダイオードとの間の直接接触を使用する保護ダイオード構造を開示している。これらの構造は、プラグコンタクト製造プロセスの最初に行われるバリアメタルのスパッタやＣＶＤ等のステップにおいてゲートが保護ダイオードに接続されるために保護に効果的である。また、当工程以降のスパッタ／ＣＶＤ／ＣＭＰ／金属エッチング／ＩＬＤ堆積等のステップにおいて、ゲート酸化物は保護ダイオードによって保護される。
【0004】
また、非特許文献１は、ＮＭＯＳとＰＭＯＳとの間の損傷の違いを開示している。ゲート絶縁膜厚１０ｎｍでは、ＮＭＯＳとＰＭＯＳのゲートリーク電流Ｉｇはほぼ同じであるが、ゲート絶縁膜厚４．５ｎｍではＰＭＯＳは、ＮＭＯＳよりも多くのゲートリーク電流Ｉｇを示す。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０００－７７６６０号公報
【特許文献2】特開１９９９－２２５５３２号公報
【非特許文献】
【0006】
【非特許文献1】Lingxiao Cheng, et.al. (SMIC), “Investigation of BEOL Plasma Process Induced Damage Effect on Gate Oxide”, 2015 Annual Reliability and Maintainability Symposium
【発明の概要】
【発明が解決しようとする課題】
【0007】
非特許文献１にはＮＭＯＳとＰＭＯＳとの間で損傷の違いがみられることが開示されているが、出願人が製造する製品の一部においても同様の現象が生じている。したがって、ＰＭＯＳでは、ＮＭＯＳよりも強力な保護が必要であるが、従来技術ではこの相違が考慮されていない。
【課題を解決するための手段】
【0008】
本発明の１つの態様は、半導体基板上に形成された半導体デバイスであって、ＮＭＯＳトランジスタと、前記ＮＭＯＳトランジスタと組み合わされた第１保護ダイオードと、ＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタと組み合わされた第２保護ダイオードと、を備え、前記ＮＭＯＳトランジスタを構成する第１ゲート電極と、前記第１保護ダイオードを構成するｎ形ドープ領域と、が電気的に接続され、前記ＰＭＯＳトランジスタを構成する第２ゲート電極と、前記第２保護ダイオードを構成するｐ形ドープ領域と、が電気的に接続され、前記第２保護ダイオードの電流容量は、前記第１保護ダイオードの電流容量より大きいことを特徴とする半導体デバイスである。
【0009】
ここで、前記第２保護ダイオードが形成された領域の面積は、前記第１保護ダイオードが形成された領域の面積よりも大きいことが好適である。
【0010】
また、前記ｐ形ドープ領域のドーパント濃度は、前記ｎ形ドープ領域のドーパント濃度より大きいことが好適である。
【0011】
また、前記ｎ形ドープ領域及び前記ｐ形ドープ領域のドーパント濃度は、１×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下であることが好適である。
【0012】
また、前記第１保護ダイオードは、ｐ形ウェル領域内に前記ｎ形ドープ領域を形成することによって構成され、前記第１ゲート電極と前記ｎ形ドープ領域は、第１コンタクト電極によって電気的に直接接続されていることが好適である。
【0013】
また、前記第２保護ダイオードは、ｎ形ウェル領域内に前記ｐ形ドープ領域を形成することによって構成され、前記第２ゲート電極と前記ｐ形ドープ領域は、第２コンタクト電極によって電気的に直接接続されていることが好適である。
【0014】
また、前記第１保護ダイオードは、ｐ形ウェル領域内に前記ｎ形ドープ領域を形成することによって構成され、前記第１ゲート電極が延長されて前記ｎ形ドープ領域に電気的に接続されていることが好適である。
【0015】
また、前記第２保護ダイオードは、ｎ形ウェル領域内に前記ｐ形ドープ領域を形成することによって構成され、前記第２ゲート電極が延長されて前記ｐ形ドープ領域に電気的に接続されていることが好適である。
【0016】
また、前記半導体基板はｐ形であり、前記半導体基板内に形成されたｎ形のディープウェル領域と、前記ディープウェル領域内に形成されたｐ形ウェル領域と、前記ｐ形ウェル領域内に形成されたｎ形ウェル領域と、を備え、前記第１保護ダイオードは、前記ｐ形ウェル領域内に前記ｎ形ドープ領域を形成することによって構成され、前記第２保護ダイオードは、前記ｎ形ウェル領域内に前記ｐ形ドープ領域を形成することによって構成されていることが好適である。
【0017】
本発明の別の態様は、半導体基板上に形成された半導体デバイスであって、前記半導体基板はｐ形であり、前記半導体基板内に形成されたｎ形のディープウェル領域と、前記ディープウェル領域内に形成されたｐ形ウェル領域と、前記ｐ形ウェル領域内に形成されたｎ形ウェル領域と、前記ｐ形ウェル内に形成されたＮＭＯＳトランジスタと、前記ＮＭＯＳトランジスタと組み合わされた第１保護ダイオードと、前記ｎ形ウェル内に形成されたＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタと組み合わされた第２保護ダイオードと、を備え、前記第１保護ダイオードは、前記ｐ形ウェル領域内にｎ形ドープ領域を形成することによって構成され、前記第２保護ダイオードは、前記ｎ形ウェル領域内にｐ形ドープ領域を形成することによって構成され、前記ＮＭＯＳトランジスタを構成する第１ゲート電極と前記ｎ形ドープ領域とが電気的に接続され、前記ＰＭＯＳトランジスタを構成する第２ゲート電極と前記ｐ形ドープ領域とが電気的に接続されていることが好適である。
【発明の効果】
【0018】
本発明によれば、ゲート電極形成後のプロセスステップからＮＭＯＳとＰＭＯＳの両方について保護ダイオードによる保護をより効果的にすることができる。また、本発明の構成は、静電気放電にも有効である。
【図面の簡単な説明】
【0019】
【図1】本発明の実施の形態における半導体デバイスの基本構成を示す平面模式図である。
【図2】本発明の実施の形態における半導体デバイスの基本構成を示す断面模式図である。
【図3】本発明の実施の形態における半導体デバイスの保護ダイオードの機能を説明する図である。
【図4】本発明の実施の形態における半導体デバイスの基本構成を示す平面模式図である。
【図5】本発明の実施の形態における半導体デバイスの基本構成を示す断面模式図である。
【図6】本発明の実施の形態における半導体デバイスの保護ダイオードの機能を説明する図である。
【図7】本発明の実施の形態における半導体デバイスの基本構成を示す平面模式図である。
【図8】本発明の実施の形態における半導体デバイスの基本構成を示す断面模式図である。
【図9】本発明の実施の形態における半導体デバイスの保護ダイオードの機能を説明する図である。
【図10】本発明の実施の形態における半導体デバイスの製造方法を説明する図である。
【発明を実施するための形態】
【0020】
図１は、本発明の第一の実施の形態における半導体デバイス１００の基本構成の平面図を示す。図２は、半導体デバイス１００のラインＡ－Ａに沿った断面模式図を示す。なお、図１及び図２は、半導体デバイス１００の基本構成を説明するための模式図であり、各構成要素を強調して示しており、各部の寸法は実際の比を示していない場合がある。
【0021】
半導体デバイス１００は、本発明の第一の実施形態の基本構成を有する。図１に示すように、半導体デバイス１００にはＮ形のＭＯＳＦＥＴ（ＮＭＯＳトランジスタ。以下、ＮＭＯＳと示す）及びＰ形のＭＯＳＦＥＴ（ＰＭＯＳトランジスタ。以下、ＰＭＯＳと示す）が含まれる。本実施の形態における半導体デバイス１００の利用目的は、特に限定されるものではないが、ＤＤＩＣプラットフォーム用のＭＯＳＦＥＴとして利用することができる。
【0022】
半導体デバイス１００は、半導体基板１０、第１ウェル領域１４、第２ウェル領域１６、第１高濃度ドープ領域１８ｎ、第２高濃度ドープ領域１８ｐ、第１ゲート絶縁膜２０ｎ、第２ゲート絶縁膜２０ｐ、第１ゲート電極２２ｎ、第２ゲート電極２２ｐ、第１コンタクト電極２４ｎ、第２コンタクト電極２４ｐ、素子間分離絶縁層２６、サイドウォール２８、層間絶縁層３０、ＮＭＯＳソースドレインコンタクト電極３２ｎ及びＰＭＯＳソースドレインコンタクト電極３２ｐを含んで構成される。
【0023】
半導体基板１０は、半導体デバイス１００が表面領域に形成される基板である。半導体基板１０は、例えばシリコン基板することができる。半導体基板１０は、第１導電形とする。半導体基板１０は、例えばｐ形とすることができる。
【0024】
第１ウェル領域１４は、半導体基板１０の表面領域に形成される。第１ウェル領域１４は、半導体基板１０よりドーパント濃度が高い領域である。第１ウェル領域１４は、第１導電形とする。第１ウェル領域１４は、例えばｐ形のボロン（Ｂ）をドーパントとして添加する。第１ウェル領域１４のドーパント濃度は、１×１０１６／ｃｍ３以上５×１０１７／ｃｍ３以下とすることが好適である。
【0025】
第２ウェル領域１６は、半導体基板１０の表面領域に形成される。第２ウェル領域１６は、半導体基板１０よりドーパント濃度が高い領域である。第２ウェル領域１６は、第１導電形と反対の第２導電形とする。第２ウェル領域１６は、例えばｎ形の燐（Ｐ）や砒素（Ａｓ）をドーパントとして添加する。第２ウェル領域１６のドーパント濃度は、１×１０１６／ｃｍ３以上５×１０１７／ｃｍ３以下とすることが好適である。
【0026】
第１高濃度ドープ領域１８ｎは、ＮＭＯＳの保護ダイオードの一部として機能する領域である。第１高濃度ドープ領域１８ｎは、第１ウェル領域１４内に形成される。第１高濃度ドープ領域１８ｎは、第２導電形とする。第１ウェル領域１４は第１導電形であるので、第１高濃度ドープ領域１８ｎと第１ウェル領域１４とによってダイオードが形成される。第１高濃度ドープ領域１８ｎは、例えばｎ形の燐（Ｐ）や砒素（Ａｓ）をドーパントとして添加する。第１高濃度ドープ領域１８ｎは、第１ウェル領域１４よりもドーパント濃度が高い領域とする。第１高濃度ドープ領域１８ｎのドーパント濃度は、１×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下とすることが好適である。
【0027】
なお、第１高濃度ドープ領域１８ｎと同様に、第１ウェル領域１４内にＮＭＯＳのソース領域及びドレイン領域も形成される。半導体基板１０の面内において、ＮＭＯＳのソース領域及びドレイン領域は、第１ゲート電極２２ｎの両側に配置され、ＮＭＯＳソースドレインコンタクト電極３２ｎにそれぞれ接続される。
【0028】
第２高濃度ドープ領域１８ｐは、ＰＭＯＳの保護ダイオードの一部として機能する領域である。第２高濃度ドープ領域１８ｐは、第２ウェル領域１６内に形成される。第２高濃度ドープ領域１８ｐは、第２ウェル領域１６よりドーパント濃度が高い領域である。第２高濃度ドープ領域１８ｐは、第１導電形する。第２ウェル領域１６は第２導電形であるので、第２高濃度ドープ領域１８ｐと第２ウェル領域１６とによってダイオードが形成される。第２高濃度ドープ領域１８ｐは、例えばｐ形のボロン（Ｂ）をドーパントとして添加する。第２高濃度ドープ領域１８ｐは、第２ウェル領域１６よりもドーパント濃度が高い領域とする。第２高濃度ドープ領域１８ｐのドーパント濃度は、１×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下とすることが好適である。
【0029】
図１に示すように、第２高濃度ドープ領域１８ｐは、第１高濃度ドープ領域１８ｎが形成された領域に対して広い領域に形成される。すなわち、半導体デバイス１００の表面側から見て、第２高濃度ドープ領域１８ｐが形成された領域の面積は、第１高濃度ドープ領域１８ｎが形成された領域の面積よりも大きくされる。
【0030】
なお、第２高濃度ドープ領域１８ｐと同様に、第２ウェル領域１６内にＰＭＯＳのソース領域及びドレイン領域も形成される。半導体基板１０の面内において、ＰＭＯＳのソース領域及びドレイン領域は、第２ゲート電極２２ｐの両側に配置され、ＰＭＯＳソースドレインコンタクト電極３２ｐにそれぞれ接続される。
【0031】
第１ゲート絶縁膜２０ｎは、半導体デバイス１００のＮＭＯＳのゲートを構成する絶縁層である。第１ゲート絶縁膜２０ｎは、半導体基板１０の表面領域においてＮＭＯＳのソース領域とドレイン領域との間に跨がるように設けられる。第１ゲート絶縁膜２０ｎは、シリコン酸化層（ＳｉＯ２）、シリコン窒化層（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯｘＮｙ）とすることができる。半導体デバイス１００では、第１ゲート絶縁膜２０ｎの膜厚は、１０ｎｍ以下において、より好ましくは５ｎｍ以下において本発明の効果が顕著となる。ただし、第１ゲート絶縁膜２０ｎの膜厚は、半導体デバイス１００に必要とされる特性に応じて設定すればよい。
【0032】
第２ゲート絶縁膜２０ｐは、半導体デバイス１００のＰＭＯＳのゲートを構成する絶縁層である。第２ゲート絶縁膜２０ｐは、半導体基板１０の表面領域においてＰＭＯＳのソース領域とドレイン領域との間に跨がるように設けられる。第２ゲート絶縁膜２０ｐは、シリコン酸化層（ＳｉＯ２）、シリコン窒化層（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯｘＮｙ）とすることができる。半導体デバイス１００では、第２ゲート絶縁膜２０ｐの膜厚は、１０ｎｍ以下において、より好ましくは５ｎｍ以下において本発明の効果が顕著となる。ただし、第２ゲート絶縁膜２０ｐの膜厚は、半導体デバイス１００に必要とされる特性に応じて設定すればよい。
【0033】
第１ゲート電極２２ｎは、ＮＭＯＳのゲートに電圧を印加するための電極である。第１ゲート電極２２ｎは、第１ゲート絶縁膜２０ｎ上に形成される。第１ゲート電極２２ｎは、例えば、ポリシリコン層、金属層、シリサイド又はこれらの積層構造とすることができる。半導体デバイス１００では、第１ゲート電極２２ｎの膜厚は、５０ｎｍ以上５００ｎｍ以下とすることが好適である。ただし、第１ゲート電極２２ｎの膜厚は、半導体デバイス１００に必要とされる特性に応じて設定すればよい。
【0034】
第２ゲート電極２２ｐは、ＰＭＯＳのゲートに電圧を印加するための電極である。第２ゲート電極２２ｐは、第２ゲート絶縁膜２０ｐ上に形成される。第２ゲート電極２２ｐは、例えば、ポリシリコン層、金属層、シリサイド又はこれらの積層構造とすることができる。半導体デバイス１００では、第２ゲート電極２２ｐの膜厚は、５０ｎｍ以上５００ｎｍ以下とすることが好適である。ただし、第２ゲート電極２２ｐの膜厚は、半導体デバイス１００に必要とされる特性に応じて設定すればよい。
【0035】
第１コンタクト電極２４ｎは、ＮＭＯＳの保護ダイオードへのコンタクト電極として機能する。第１コンタクト電極２４ｎは、第１高濃度ドープ領域１８ｎと第１ゲート電極２２ｎとを電気的に接続するように配置される。具体的には、ＮＭＯＳに隣接して形成された第１高濃度ドープ領域１８ｎからサイドウォール２８上を介して第１ゲート電極２２ｎに繋がるように、層間絶縁層３０に設けられたコンタクトホール内に第１コンタクト電極２４ｎが形成される。第１コンタクト電極２４ｎは、例えば、ポリシリコン層、金属層、シリサイド又はこれらの積層構造とすることができる。具体的には、第１コンタクト電極２４ｎは、チタン（Ｔｉ）／窒化チタン（ＴｉＮ）／タングステン（Ｗ）の金属積層構造とすることが好適である。
【0036】
第２コンタクト電極２４ｐは、ＰＭＯＳの保護ダイオードへのコンタクト電極として機能する。第２コンタクト電極２４ｐは、第２高濃度ドープ領域１８ｐと第２ゲート電極２２ｐとを電気的に接続するように配置される。具体的には、ＰＭＯＳに隣接して形成された第２高濃度ドープ領域１８ｐからサイドウォール２８上を介して第２ゲート電極２２ｐに繋がるように、層間絶縁層３０に設けられたコンタクトホール内に第２コンタクト電極２４ｐが配置される。第２コンタクト電極２４ｐは、例えば、ポリシリコン層、金属層、シリサイド又はこれらの積層構造とすることができる。具体的には、第２コンタクト電極２４ｐは、チタン（Ｔｉ）／窒化チタン（ＴｉＮ）／タングステン（Ｗ）の金属積層構造とすることが好適である。
【0037】
素子間分離絶縁層２６は、隣り合う素子間を絶縁するための絶縁領域である。素子間分離絶縁層２６は、互いに隣り合うＮＭＯＳ、ＰＭＯＳ、保護ダイオードを電気的に絶縁するようにそれぞれの領域を取り囲むように設けられる。素子間分離絶縁層２６は、シャロートレンチアイソレーション（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域とすることができる。
【0038】
サイドウォール２８は、第１ゲート絶縁膜２０ｎ及び第１ゲート電極２２ｎ並びに第２ゲート絶縁膜２０ｐ及び第２ゲート電極２２ｐの側面を覆うように形成される。サイドウォール２８は、シリコン酸化層（ＳｉＯ２）、シリコン窒化層（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯｘＮｙ）又はこれらの積層構造とすることができる。サイドウォール２８の厚さ及び幅は、例えば２ｎｍ以上１０ｎｍ以下、好ましくは３ｎｍ以上６ｎｍ以下とすることが好適である。
【0039】
層間絶縁層３０は、半導体デバイス１００の表面を覆い、半導体デバイス１００を機械的に保護すると共に第１コンタクト電極２４ｎ、第２コンタクト電極２４ｐ、ＮＭＯＳソースドレインコンタクト電極３２ｎ及びＰＭＯＳソースドレインコンタクト電極３２ｐ等を電気的に絶縁する機能を有する。層間絶縁層３０は、シリコン酸化層（ＳｉＯ２）、シリコン窒化層（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯｘＮｙ）とすることができる。
【0040】
ＮＭＯＳソースドレインコンタクト電極３２ｎは、ＮＭＯＳのソース領域及びドレイン領域に対して電気的なコンタクトを採るコンタクト電極として機能する。ＮＭＯＳソースドレインコンタクト電極３２ｎは、ＮＭＯＳのソース領域及びドレイン領域と電気的に接続するように層間絶縁層３０に設けられたコンタクトホール内に形成される。ＮＭＯＳソースドレインコンタクト電極３２ｎは、例えば、ポリシリコン層、金属層、シリサイド又はこれらの積層構造とすることができる。具体的には、ＮＭＯＳソースドレインコンタクト電極３２ｎは、チタン（Ｔｉ）／窒化チタン（ＴｉＮ）／タングステン（Ｗ）の金属積層構造とすることが好適である。
【0041】
ＰＭＯＳソースドレインコンタクト電極３２ｐは、ＰＭＯＳのソース領域及びドレイン領域に対して電気的なコンタクトを採るコンタクト電極として機能する。ＰＭＯＳソースドレインコンタクト電極３２ｐは、ＰＭＯＳのソース領域及びドレイン領域と電気的に接続するように層間絶縁層３０に設けられたコンタクトホール内に形成される。ＰＭＯＳソースドレインコンタクト電極３２ｐは、例えば、ポリシリコン層、金属層、シリサイド又はこれらの積層構造とすることができる。具体的には、ＰＭＯＳソースドレインコンタクト電極３２ｐは、チタン（Ｔｉ）／窒化チタン（ＴｉＮ）／タングステン（Ｗ）の金属積層構造とすることが好適である。
【0042】
図３は、半導体デバイス１００の構成における保護ダイオードの機能を説明する図である。図３に示すように、第１高濃度ドープ領域１８ｎと第１ウェル領域１４とが保護ダイオードＰＤＮとして機能する。保護ダイオードＰＤＮは、第１ウェル領域１４側がアノードであり、第１高濃度ドープ領域１８ｎ側がカソードとなる。また、第２高濃度ドープ領域１８ｐと第２ウェル領域１６とが保護ダイオードＰＤＰとして機能する。保護ダイオードＰＤＰは、第２高濃度ドープ領域１８ｐ側がアノードであり、第２ウェル領域１６側がカソードとなる。また、第２ウェル領域１６と半導体基板１０とが保護ダイオードＮＷＰｓとして機能する。保護ダイオードＮＷＰｓは、半導体基板１０側がアノードであり、第２ウェル領域１６側がカソードとなる。
【0043】
半導体デバイス１００の製造工程のスパッタ／ＣＶＤ／ＣＭＰ／金属エッチング／ＩＬＤ堆積等のステップにおいて正又は負の電荷のチャージが生ずる可能性がある。このような電荷のチャージに対して保護ダイオードＰＤＮ，ＰＤＰ，ＮＷＰｓは半導体デバイス１００を保護する技術的な作用を示す。
【0044】
すなわち、半導体デバイス１００の表面側に正の電荷がチャージされた場合、ＰＭＯＳ側に設けられた保護ダイオードＰＤＰが順方向にバイアスされて、正の電荷は第２高濃度ドープ領域１８ｐ及び第２ウェル領域１６を介して放電される。また、保護ダイオードＮＷＰｓは逆方向にバイアスされて高抵抗となり、第２ゲート絶縁膜２０ｐに掛かる電圧が緩和される。これによって、ＰＭＯＳに対する損傷を低減することができる。この時、ＮＭＯＳ側のＰＤＮは逆バイアスとなるが、ダイオードの逆方向耐圧以上の誘起電圧に対しては第１高濃度ドープ領域１８ｎ及び第１ウェル領域１４を介して放電される。これによって、ＮＭＯＳに対する損傷をある程度低減することができる。
【0045】
また、半導体デバイス１００の表面側に負の電荷がチャージされた場合、ＰＭＯＳ側に設けられた保護ダイオードＰＤＰは逆方向にバイアスとなるが、ダイオードの逆方向耐圧以上の誘起電圧に対しては正の電荷は第２高濃度ドープ領域１８ｐ及び第２ウェル領域１６を介して放電される。これによって、ＰＭＯＳに対する損傷をある程度低減することができる。この時、ＮＭＯＳ側に設けられた保護ダイオードＰＤＮが順方向にバイアスされて、負の電荷は第１高濃度ドープ領域１８ｎ及び第１ウェル領域１４を介して放電される。これによって、ＮＭＯＳに対する損傷を低減することができる。
【0046】
ここで、上記のように、第２高濃度ドープ領域１８ｐが形成された領域の面積を第１高濃度ドープ領域１８ｎが形成された領域の面積よりも大きくすることによって、保護ダイオードＰＤＰの電流容量は保護ダイオードＰＤＮの電流容量よりも大きくなる。したがって、保護ダイオードＰＤＰによって緩和できる電荷量を保護ダイオードＰＤＮによって緩和できる電荷量よりも大きくすることができる。これによって、ＮＭＯＳに対してＰＭＯＳの保護を強化でき、ＮＭＯＳよりも損傷が生じ易いＰＭＯＳを適切に保護することができる。
【0047】
なお、本実施の形態では、第２高濃度ドープ領域１８ｐが形成された領域の面積を第１高濃度ドープ領域１８ｎが形成された領域の面積よりも大きくすることによって、保護ダイオードＰＤＰの電流容量は保護ダイオードＰＤＮの電流容量よりも大きくしたがこれに限定されるものではない。すなわち、保護ダイオードＰＤＰの電流容量を保護ダイオードＰＤＮの電流容量より大きくできる構成であれはよい。例えば、第２高濃度ドープ領域１８ｐのドーパント濃度を第１高濃度ドープ領域１８ｎのドーパント濃度より大きくする等の方法によって、保護ダイオードＰＤＰの電流容量を保護ダイオードＰＤＮの電流容量より大きくしてもよい。
【0048】
図４は、本発明の第二の実施形態における半導体デバイス１０２の基本構成の平面図を示す。図５は、半導体デバイス１０２のラインＢ－Ｂに沿った断面模式図を示す。なお、図４及び図５は、半導体デバイス１０２の基本構成を説明するための模式図であり、各構成要素を強調して示しており、各部の寸法は実際の比を示していない場合がある。
【0049】
半導体デバイス１０２は、本発明の第二の実施形態の基本構成を有する。図４に示すように、半導体デバイス１０２にはＮ形のＭＯＳＦＥＴ（以下、ＮＭＯＳと示す）及びＰ形のＭＯＳＦＥＴ（以下、ＰＭＯＳと示す）が含まれる。本実施の形態における半導体デバイス１０２の利用目的は、特に限定されるものではないが、ＤＤＩＣプラットフォーム用のＭＯＳＦＥＴとして利用することができる。
【0050】
半導体デバイス１０２は、半導体デバイス１００と同様に、半導体基板１０、第１ウェル領域１４、第２ウェル領域１６、第１高濃度ドープ領域１８ｎ、第２高濃度ドープ領域１８ｐ、第１ゲート絶縁膜２０ｎ、第２ゲート絶縁膜２０ｐ、第１ゲート電極２２ｎ、第２ゲート電極２２ｐ、第１コンタクト電極２４ｎ、第２コンタクト電極２４ｐ、素子間分離絶縁層２６、サイドウォール２８、層間絶縁層３０、ＮＭＯＳソースドレインコンタクト電極３２ｎ及びＰＭＯＳソースドレインコンタクト電極３２ｐを含んで構成される。
【0051】
半導体デバイス１０２は、第１高濃度ドープ領域１８ｎ、第２高濃度ドープ領域１８ｐに対する第１コンタクト電極２４ｎ及び第２コンタクト電極２４ｐの接続構成において半導体デバイス１００と異なる。したがって、他の構成については説明を省略し、半導体デバイス１００と相違する構成について説明する。
【0052】
第１ゲート絶縁膜２０ｎは、ＮＭＯＳのゲートを構成する絶縁層である。第１ゲート絶縁膜２０ｎは、半導体基板１０の表面領域においてＮＭＯＳのソース領域とドレイン領域との間に跨がるように設けられる。半導体デバイス１０２では、第１ゲート絶縁膜２０ｎは、さらに第１高濃度ドープ領域１８ｎが形成された領域を覆うように形成された後、第１高濃度ドープ領域１８ｎ上の領域の部分がエッチング等によって除去される。これによって、第１高濃度ドープ領域１８ｎに直接コンタクトできるような構成とされる。
【0053】
第２ゲート絶縁膜２０ｐは、ＰＭＯＳのゲートを構成する絶縁層である。第２ゲート絶縁膜２０ｐは、半導体基板１０の表面領域においてＰＭＯＳのソース領域とドレイン領域との間に跨がるように設けられる。半導体デバイス１０２では、第２ゲート絶縁膜２０ｐは、さらに第２高濃度ドープ領域１８ｐが形成された領域を覆うように形成された後、第２高濃度ドープ領域１８ｐ上の領域の部分がエッチング等によって除去される。これによって、第２高濃度ドープ領域１８ｐに直接コンタクトできるような構成とされる。
【0054】
第１ゲート電極２２ｎは、第１ゲート絶縁膜２０ｎから第１高濃度ドープ領域１８ｎに亘って形成される。また、第２ゲート電極２２ｐは、第２ゲート絶縁膜２０ｐから第２高濃度ドープ領域１８ｐに亘って形成される。
【0055】
第１コンタクト電極２４ｎは、第１ゲート電極２２ｎを介して第１高濃度ドープ領域１８ｎに電気的に接続するコンタクト電極である。具体的には、ＮＭＯＳに隣接して形成された第１高濃度ドープ領域１８ｎが形成された領域上において層間絶縁層３０に設けられたコンタクトホール内に第１コンタクト電極２４ｎが形成される。第２コンタクト電極２４ｐは、第２ゲート電極２２ｐを介して第２高濃度ドープ領域１８ｐに電気的に接続される。具体的には、ＰＭＯＳに隣接して形成された第２高濃度ドープ領域１８ｐが形成された領域上において層間絶縁層３０に設けられたコンタクトホール内に第２コンタクト電極２４ｐが形成される。
【0056】
なお、図４に示すように、半導体デバイス１０２においても、第２高濃度ドープ領域１８ｐは、第１高濃度ドープ領域１８ｎが形成された領域に対して広い領域に形成される。すなわち、半導体デバイス１０２の表面側から見て、第２高濃度ドープ領域１８ｐが形成された領域の面積は、第１高濃度ドープ領域１８ｎが形成された領域の面積よりも大きくされる。
【0057】
図６は、半導体デバイス１０２の構成における保護ダイオードの機能を説明する図である。半導体デバイス１０２では、半導体デバイス１００と同様に機能する。第１高濃度ドープ領域１８ｎと第１ウェル領域１４とが保護ダイオードＰＤＮとして機能する。保護ダイオードＰＤＮは、第１ウェル領域１４側がアノードであり、第１高濃度ドープ領域１８ｎ側がカソードとなる。また、第２高濃度ドープ領域１８ｐと第２ウェル領域１６とが保護ダイオードＰＤＰとして機能する。保護ダイオードＰＤＰは、第２高濃度ドープ領域１８ｐ側がアノードであり、第２ウェル領域１６側がカソードとなる。また、第２ウェル領域１６と半導体基板１０とが保護ダイオードＮＷＰｓとして機能する。保護ダイオードＮＷＰｓは、半導体基板１０側がアノードであり、第２ウェル領域１６側がカソードとなる。
【0058】
半導体デバイス１０２の表面側に正の電荷がチャージされた場合、ＰＭＯＳ側に設けられた保護ダイオードＰＤＰが順方向にバイアスされて、正の電荷は第２高濃度ドープ領域１８ｐ及び第２ウェル領域１６を介して放電される。また、保護ダイオードＮＷＰｓは逆方向にバイアスされて高抵抗となり、第２ゲート絶縁膜２０ｐに掛かる電圧が緩和される。これによって、ＰＭＯＳに対する損傷を低減することができる。この時、ＮＭＯＳ側のＰＤＮは逆バイアスとなるが、ダイオードの逆方向耐圧以上の誘起電圧に対しては第１高濃度ドープ領域１８ｎ及び第１ウェル領域１４を介して放電される。これによって、ＮＭＯＳに対する損傷をある程度低減することができる。
【0059】
また、半導体デバイス１０２の表面側に負の電荷がチャージされた場合、ＰＭＯＳ側に設けられた保護ダイオードＰＤＰは逆方向にバイアスとなるが、ダイオードの逆方向耐圧以上の誘起電圧に対しては正の電荷は第２高濃度ドープ領域１８ｐ及び第２ウェル領域１６を介して放電される。これによって、ＰＭＯＳに対する損傷をある程度低減することができる。この時、ＮＭＯＳ側に設けられた保護ダイオードＰＤＮが順方向にバイアスされて、負の電荷は第１高濃度ドープ領域１８ｎ及び第１ウェル領域１４を介して放電される。これによって、ＮＭＯＳに対する損傷を低減することができる。
【0060】
ここで、半導体デバイス１０２では、第２高濃度ドープ領域１８ｐが形成された領域の面積を第１高濃度ドープ領域１８ｎが形成された領域の面積よりも大きくすることによって、保護ダイオードＰＤＰの電流容量は保護ダイオードＰＤＮの電流容量よりも大きくなる。したがって、保護ダイオードＰＤＰによって緩和できる電荷量を保護ダイオードＰＤＮによって緩和できる電荷量よりも大きくすることができる。これによって、ＮＭＯＳに対してＰＭＯＳの保護を強化でき、ＮＭＯＳよりも損傷が生じ易いＰＭＯＳを適切に保護することができる。
【0061】
なお、半導体デバイス１０２では、第２高濃度ドープ領域１８ｐが形成された領域の面積を第１高濃度ドープ領域１８ｎが形成された領域の面積よりも大きくすることによって、保護ダイオードＰＤＰの電流容量は保護ダイオードＰＤＮの電流容量よりも大きくしたがこれに限定されるものではない。すなわち、保護ダイオードＰＤＰの電流容量を保護ダイオードＰＤＮの電流容量より大きくできる構成であれはよい。例えば、第２高濃度ドープ領域１８ｐのドーパント濃度を第１高濃度ドープ領域１８ｎのドーパント濃度より大きくする等の方法によって、保護ダイオードＰＤＰの電流容量を保護ダイオードＰＤＮの電流容量より大きくしてもよい。
【0062】
図７は、本発明の第三の実施形態における半導体デバイス１０４の基本構成の平面図を示す。図８は、半導体デバイス１０４のラインＣ－Ｃに沿った断面模式図を示す。なお、図７及び図８は、半導体デバイス１０４の基本構成を説明するための模式図であり、各構成要素を強調して示しており、各部の寸法は実際の比を示していない場合がある。
【0063】
半導体デバイス１０４は、本発明の第三の実施形態の基本構成を有する。図７に示すように、半導体デバイス１０４にはＮ形のＭＯＳＦＥＴ（以下、ＮＭＯＳと示す）及びＰ形のＭＯＳＦＥＴ（以下、ＰＭＯＳと示す）が含まれる。本実施の形態における半導体デバイス１０４の利用目的は、特に限定されるものではないが、ＤＤＩＣプラットフォーム用のＭＯＳＦＥＴとして利用することができる。
【0064】
半導体デバイス１０４は、半導体基板１０、ディープウェル領域１２、第１ウェル領域１４、第２ウェル領域１６、第１高濃度ドープ領域１８ｎ、第２高濃度ドープ領域１８ｐ、第１ゲート絶縁膜２０ｎ、第２ゲート絶縁膜２０ｐ、第１ゲート電極２２ｎ、第２ゲート電極２２ｐ、第１コンタクト電極２４ｎ、第２コンタクト電極２４ｐ、素子間分離絶縁層２６、サイドウォール２８、層間絶縁層３０、ＮＭＯＳソースドレインコンタクト電極３２ｎ及びＰＭＯＳソースドレインコンタクト電極３２ｐを含んで構成される。
【0065】
半導体デバイス１０４では、ディープウェル領域１２が設けられている点で半導体デバイス１００及び半導体デバイス１０２と構成が異なる。したがって、他の構成については説明を省略し、半導体デバイス１００及び半導体デバイス１０２と相違する構成について説明する。
【0066】
ディープウェル領域１２は、半導体基板１０の表面領域に形成される。ディープウェル領域１２は、半導体基板１０よりドーパント濃度が高い領域である。ディープウェル領域１２は、第２導電形とする。ディープウェル領域１２は、例えばｎ形の燐（Ｐ）や砒素（Ａｓ）をドーパントとして添加する。ディープウェル領域１２のドーパント濃度は、１×１０１６／ｃｍ３以上５×１０１７／ｃｍ３以下とすることが好適である。
【0067】
第１ウェル領域１４は、半導体基板１０の表面領域に形成される。第１ウェル領域１４は、ディープウェル領域１２内において、ディープウェル領域１２よりも表面から浅い領域に形成される。第１ウェル領域１４は、第１導電形とする。第１ウェル領域１４は、例えばｐ形のボロン（Ｂ）をドーパントとして添加する。第１ウェル領域１４は、ディープウェル領域１２よりドーパント濃度が高い領域とする。第１ウェル領域１４のドーパント濃度は、１×１０１６／ｃｍ３以上５×１０１７／ｃｍ３以下とすることが好適である。
【0068】
第２ウェル領域１６は、半導体基板１０の表面領域に形成される。第２ウェル領域１６は、第１ウェル領域１４内において、第１ウェル領域１４よりも表面から浅い領域に形成される。第２ウェル領域１６は、第２導電形とする。第２ウェル領域１６は、例えばｎ形の燐（Ｐ）や砒素（Ａｓ）をドーパントとして添加する。第２ウェル領域１６は、第１ウェル領域１４よりドーパント濃度が高い領域とする。第２ウェル領域１６のドーパント濃度は、１×１０１６／ｃｍ３以上５×１０１７／ｃｍ３以下とすることが好適である。
【0069】
第１高濃度ドープ領域１８ｎ及び第２高濃度ドープ領域１８ｐは、半導体デバイス１００と同様に、それぞれ第１ウェル領域１４内及び第２ウェル領域１６内に形成される。半導体デバイス１０４においても、図７に示すように、第２高濃度ドープ領域１８ｐは、第１高濃度ドープ領域１８ｎが形成された領域に対して広い領域に形成される。すなわち、半導体デバイス１０４の表面側から見て、第２高濃度ドープ領域１８ｐが形成された領域の面積は、第１高濃度ドープ領域１８ｎが形成された領域の面積よりも大きくされる。
【0070】
図９は、半導体デバイス１０４の構成における保護ダイオードの機能を説明する図である。図９に示すように、第１高濃度ドープ領域１８ｎと第１ウェル領域１４とが保護ダイオードＰＤＮとして機能する。保護ダイオードＰＤＮは、第１ウェル領域１４側がアノードであり、第１高濃度ドープ領域１８ｎ側がカソードとなる。第１ウェル領域１４とディープウェル領域１２とが保護ダイオードＤＰＷＤＮＷとして機能する。保護ダイオードＤＰＷＤＮＷは、第１ウェル領域１４側がアノードであり、ディープウェル領域１２側がカソードとなる。ディープウェル領域１２と半導体基板１０とが保護ダイオードＤＮＷＰｓとして機能する。保護ダイオードＤＮＷＰｓは、半導体基板１０側がアノードであり、ディープウェル領域１２側がカソードとなる。
【0071】
また、第２高濃度ドープ領域１８ｐと第２ウェル領域１６とが保護ダイオードＰＤＰとして機能する。保護ダイオードＰＤＰは、第２高濃度ドープ領域１８ｐ側がアノードであり、第２ウェル領域１６側がカソードとなる。第２ウェル領域１６と第１ウェル領域１４とが保護ダイオードＤＮＷＰＷとして機能する。保護ダイオードＤＮＷＰＷは、第１ウェル領域１４側がアノードであり、第２ウェル領域１６側がカソードとなる。第１ウェル領域１４とディープウェル領域１２とが保護ダイオードＤＰＷＤＮＷとして機能する。保護ダイオードＤＰＷＤＮＷは、第１ウェル領域１４側がアノードであり、ディープウェル領域１２側がカソードとなる。ディープウェル領域１２と半導体基板１０とが保護ダイオードＤＮＷＰｓとして機能する。保護ダイオードＤＮＷＰｓは、半導体基板１０側がアノードであり、ディープウェル領域１２側がカソードとなる。
【0072】
電荷のチャージに対して保護ダイオードＰＤＮ，ＤＰＷＤＮＷ，ＤＮＷＰｓ，ＰＤＰ，ＤＮＷＰＷは半導体デバイス１００を保護する技術的な作用を示す。
【0073】
すなわち、半導体デバイス１００の表面側に正の電荷がチャージされた場合、ＰＭＯＳ側に設けられた保護ダイオードＰＤＰが順方向にバイアスされて、正の電荷は第２高濃度ドープ領域１８ｐ及び第２ウェル領域１６を介して放電される。また、保護ダイオードＤＮＷＰＷ及びＤＮＷＰｓは逆方向にバイアスされて高抵抗となり、第２ゲート絶縁膜２０ｐに掛かる電圧が緩和される。これによって、ＰＭＯＳに対する損傷を低減することができる。この時、ＮＭＯＳ側のＰＤＮは逆バイアスとなるが、ダイオードの逆方向耐圧以上の誘起電圧に対しては第１高濃度ドープ領域１８ｎ及び第１ウェル領域１４を介して放電される。さらに、保護ダイオードＤＮＷＰｓは逆方向となっていて高抵抗となり、第１ゲート絶縁膜２０ｎにかかる電圧が緩和される。これによって、ＮＭＯＳに対する損傷も低減することができる。
【0074】
半導体デバイス１００の表面側に負の電荷がチャージされた場合、ＰＭＯＳ側に設けられた保護ダイオードＰＤＰは逆方向にバイアスとなるが、ダイオードの逆方向耐圧以上の誘起電圧に対しては正の電荷は第２高濃度ドープ領域１８ｐ及び第２ウェル領域１６を介して放電される。さらに、保護ダイオードＤＰＷＤＮＷは逆方向となっていて高抵抗となり、第２ゲート絶縁膜２０ｐにかかる電圧が緩和される。これによって、ＰＭＯＳに対する損傷も低減することができる。この時、ＮＭＯＳ側に設けられた保護ダイオードＰＤＮが順方向にバイアスされて、負の電荷は第１高濃度ドープ領域１８ｎ及び第１ウェル領域１４を介して放電される。これによって、ＮＭＯＳに対する損傷を低減することができる。
【0075】
ここで、上記のように、第２高濃度ドープ領域１８ｐが形成された領域の面積を第１高濃度ドープ領域１８ｎが形成された領域の面積よりも大きくすることによって、保護ダイオードＰＤＰの電流容量は保護ダイオードＰＤＮの電流容量よりも大きくなる。したがって、保護ダイオードＰＤＰによって緩和できる電荷量を保護ダイオードＰＤＮによって緩和できる電荷量よりも大きくすることができる。これによって、ＮＭＯＳに対してＰＭＯＳの保護を強化でき、ＮＭＯＳよりも損傷が生じ易いＰＭＯＳを適切に保護することができる。
【0076】
なお、本実施の形態では、第２高濃度ドープ領域１８ｐが形成された領域の面積を第１高濃度ドープ領域１８ｎが形成された領域の面積よりも大きくすることによって、保護ダイオードＰＤＰの電流容量は保護ダイオードＰＤＮの電流容量よりも大きくしたがこれに限定されるものではない。すなわち、保護ダイオードＰＤＰの電流容量を保護ダイオードＰＤＮの電流容量より大きくできる構成であれはよい。例えば、第２高濃度ドープ領域１８ｐのドーパント濃度を第１高濃度ドープ領域１８ｎのドーパント濃度より大きくする等の方法によって、保護ダイオードＰＤＰの電流容量を保護ダイオードＰＤＮの電流容量より大きくしてもよい。
［製造方法］
［製造方法］
【0077】
以下、図１０を参照して、半導体デバイス１０４の製造方法について説明する。図１０は半導体デバイス１０４の製造方法を示す断面模式図である。なお、図１０では、半導体デバイス１０４を構成する各部を強調して示しており、各部の平面方向の寸法及び厚さ方向の寸法は実際の比を示していない場合がある。
【0078】
半導体基板１０は、第１導電形としてｐ形にドーピングされたシリコン基板として説明する。
【0079】
図１０（ａ）に示すように、半導体基板１０の表面領域にディープウェル領域１２、第１ウェル領域１４、第２ウェル領域１６及び素子間分離絶縁層２６が形成される。
【0080】
素子間分離絶縁層２６は、マスクを利用した既存のＳＴＩプロセスによって形成することができる。ＳＴＩプロセスでは、酸化シリコン（ＳｉＯ２）及び窒化シリコン（ＳｉＮ）をマスクとして用いてデバイス領域の周辺領域をレンチエッチングし、そのトレンチ内に高密度プラズマＣＶＤ等を用いて絶縁膜を埋め込んだ後、当該領域を化学機械研磨法（ＣＭＰ）で平坦化することで素子間分離絶縁層２６を形成することができる。
【0081】
ディープウェル領域１２は、ｎ形ドーパント（燐Ｐ又は砒素Ａｓ）を半導体基板１０の表面にイオン注入して形成する。ディープウェル領域１２は、ＮＭＯＳ及びＰＭＯＳを配置する領域に形成する。一例として、イオン注入では、燐（Ｐ）を２６００ｋｅＶのイオン注入エネルギーで１．０×１０１３／ｃｍ２以下程度でイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等は半導体デバイス１００のサイズや特性に応じて適宜設定すればよい。
【0082】
第１ウェル領域１４及び第２ウェル領域１６は、図７に示すように、それぞれ素子間分離絶縁層２６によって分離されたＮＭＯＳ及びＰＭＯＳに対応する領域に形成される。
【0083】
第１ウェル領域１４は、ｐ形ドーパント（ボロンＢ又は二フッ化ボロンＢＦ２）を半導体基板１０の表面にイオン注入して形成する。第１ウェル領域１４は、ディープウェル領域１２が形成された領域内に形成する。一例として、半導体基板１０に対してボロン（Ｂ）を２７０ｋｅＶ程度のエネルギーで２．０×１０１３／ｃｍ２、１２０ｋｅＶ程度のエネルギーで８．０×１０１２／ｃｍ２、４０ｋｅＶ程度のエネルギーで２．０×１０１２／ｃｍ２で多段階注入する。ただし、イオン注入されるドーパントの密度、注入深さ等は半導体デバイス１００のサイズや特性に応じて適宜設定すればよい。
【0084】
第２ウェル領域１６は、ｎ形ドーパント（燐Ｐ又は砒素Ａｓ）を半導体基板１０の表面にイオン注入して形成する。第２ウェル領域１６は、第１ウェル領域１４が形成された領域内に形成する。一例として、イオン注入では、燐（Ｐ）を４００ｋｅＶのイオン注入エネルギーで２．０×１０１３／ｃｍ２、２４０ｋｅＶのイオン注入エネルギーで８．０×１０１２／ｃｍ２、６０ｋｅＶのイオン注入エネルギーで２．０×１０１３／ｃｍ２で多段階注入する。ただし、第２ウェル領域１６が第１ウェル領域１４よりも浅く、第２ウェル領域１６が第１ウェル領域１４によって囲まれるように形成されればよく、イオン注入されるドーパントの密度、注入深さ等は半導体デバイス１０４のサイズや特性に応じて適宜設定すればよい。
【0085】
イオン注入後、イオン拡散処理が行われる。ディープウェル領域１２へドーパントを注入した後、半導体基板１０を１０００℃程度のアニール処理を適用する。ただし、加熱温度及び時間は、半導体デバイス１０４のサイズや特性に応じて適宜設定すればよい。
【0086】
次に、図１０（ｂ）に示すように、第１高濃度ドープ領域１８ｎ、第２高濃度ドープ領域１８ｐ、第１ゲート絶縁膜２０ｎ、第２ゲート絶縁膜２０ｐ、第１ゲート電極２２ｎ、第２ゲート電極２２ｐ及びサイドウォール２８が形成される。
【0087】
まず、第１ゲート絶縁膜２０ｎ及び第２ゲート絶縁膜２０ｐが形成される。第１ゲート絶縁膜２０ｎ及び第２ゲート絶縁膜２０ｐは、酸素（Ｏ２）等の酸素含有ガスや窒素（Ｎ２）等の窒素含有ガスを用いた熱酸化法により形成することができる。半導体基板１０の表面の第１ウェル領域１４が形成された領域においてＮＭＯＳのソース領域及びドレイン領域に跨がるように第１ゲート絶縁膜２０ｎが形成される。また、半導体基板１０の表面の第２ウェル領域１６が形成された領域においてＰＮＭＯＳのソース領域及びドレイン領域に跨がるように第２ゲート絶縁膜２０ｐが形成される。第１ゲート絶縁膜２０ｎ及び第２ゲート絶縁膜２０ｐの膜厚は１０ｎｍ以下、より好ましくは５ｎｍ以下とすることが好適である。ただし、第１ゲート絶縁膜２０ｎ及び第２ゲート絶縁膜２０ｐの膜厚は、半導体デバイス１０４のサイズや特性に応じて適宜設定すればよい。例えば、半導体基板１０を１０５０℃の温度に加熱した状態で酸化ガスを供給することによって１０ｎｍ以下の膜厚の第１ゲート絶縁膜２０ｎ及び第２ゲート絶縁膜２０ｐを形成する。
【0088】
第１ゲート絶縁膜２０ｎ及び第２ゲート絶縁膜２０ｐの上に第１ゲート電極２２ｎ及び第２ゲート電極２２ｐがそれぞれ形成される。第１ゲート電極２２ｎ及び第２ゲート電極２２ｐの形成方法は、特に限定されるものではないが、多結晶シリコン層（ポリシリコン層）とする場合にはシラン（ＳｉＨ４）等のシリコン含有ガスを用いた化学気相成長法（ＣＶＤ法）とすることができる。第１ゲート電極２２ｎ及び第２ゲート電極２２ｐを金属層とする場合、蒸着法、スパッタリング法、化学気相成長法（ＣＶＤ法）等を適用することができる。第１ゲート電極２２ｎ及び第２ゲート電極２２ｐの膜厚は、５０ｎｍ以上５００ｎｍ以下とすることが好適である。例えば、第１ゲート電極２２ｎ及び第２ゲート電極２２ｐの膜厚は１００ｎｍとする。
【0089】
次に、第１ゲート絶縁膜２０ｎ及び第２ゲート絶縁膜２０ｐ並びに第１ゲート電極２２ｎ及び第２ゲート電極２２ｐがパターニングされる。第１ゲート絶縁膜２０ｎ及び第２ゲート絶縁膜２０ｐ並びに第１ゲート電極２２ｎ及び第２ゲート電極２２ｐは、従来のフォトリソグラフィ技術及びエッチング技術を適用して、半導体デバイス１００の必要な領域にパターニングされる。すなわち、第１ゲート絶縁膜２０ｎ及び第２ゲート絶縁膜２０ｐ並びに第１ゲート電極２２ｎ及び第２ゲート電極２２ｐの上にフォトレジスト層を形成し、フォトリソグラフィ技術によってフォトレジスト層をパターニングし、フォトレジスト層をマスクとして不要な領域の第１ゲート絶縁膜２０ｎ及び第２ゲート絶縁膜２０ｐ並びに第１ゲート電極２２ｎ及び第２ゲート電極２２ｐをエッチング技術にて除去することによってパターニングすることができる。
【0090】
続いて、サイドウォール２８が形成される。第１ゲート電極２２ｎ及び第２ゲート電極２２ｐの上面から第１ゲート絶縁膜２０ｎ及び第１ゲート電極２２ｎ並びに第２ゲート絶縁膜２０ｐ及び第２ゲート電極２２ｐの側面及び半導体基板１０の表面を覆うように酸化シリコン膜（ＳｉＯ２）が形成される。酸化シリコン膜（ＳｉＯ２）は、テトラエトキシシラン（ＴＥＯＳ）を用いた化学気相成長法（ＣＶＤ）により形成することができる。また、酸化シリコン膜（ＳｉＯ２）は、酸素（Ｏ２）等の酸素含有ガスや窒素（Ｎ２）等の窒素含有ガスを用いた化学気相成長法（ＣＶＤ）により形成してもよい。フォトリソグラフィ技術を利用したエッチングを適用して酸化シリコン膜（ＳｉＯ２）をエッチングすることによって、第１ゲート絶縁膜２０ｎ及び第１ゲート電極２２ｎ並びに第２ゲート絶縁膜２０ｐ及び第２ゲート電極２２ｐの側面を覆うようにサイドウォール２８が形成される。サイドウォール２８は、第１ゲート絶縁膜２０ｎ及び第１ゲート電極２２ｎ並びに第２ゲート絶縁膜２０ｐ及び第２ゲート電極２２ｐの端部から２ｎｍ以上１０ｎｍ以下程度の幅で設けることが好適である。
【0091】
なお、サイドウォール２８を形成する前に必要に応じてＬＤＤ領域を形成してもよい。ＬＤＤ領域は、ＮＭＯＳ及びＰＭＯＳのドレイン領域近傍に設けられるドレイン領域よりもドーパント濃度の低い領域である。ドーパント濃度が低いＬＤＤ領域を設けることによって、ＬＤＤ領域に欠乏層が広がって電界強度が減少し、ホットキャリアの発生を低減することができる。
【0092】
サイドウォール２８を形成した後、ＮＭＯＳのソース領域及びドレイン領域並びに第１高濃度ドープ領域１８ｎが形成される。半導体基板１０の表面上にレジスト層を形成し、フォトリソグラフィ技術を適用してＮＭＯＳのソース領域及びドレイン領域並びに第１高濃度ドープ領域１８ｎとなる領域が開口領域となるようにレジスト層を除去する。そして、レジスト層をマスクとして利用して、ｎ形の燐（Ｐ）や砒素（Ａｓ）をドーパントとしてイオン注入する。一例として、砒素（Ａｓ）を２３ｋｅＶのイオン注入エネルギーで３×１０１５／ｃｍ２の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等は半導体デバイス１００として必要な特性に応じて適宜設定すればよい。イオン注入処理後、レジスト層は除去する。
【0093】
さらに、ＰＭＯＳのソース領域及びドレイン領域並びに第２高濃度ドープ領域１８ｐが形成される。半導体基板１０の表面上にレジスト層を形成し、フォトリソグラフィ技術を適用してＰＭＯＳのソース領域及びドレイン領域並びに第２高濃度ドープ領域１８ｐとなる領域が開口領域となるようにレジスト層を除去する。そして、レジスト層をマスクとして利用して、ｐ形のボロン（Ｂ）をドーパントとしてイオン注入する。一例として、フッ化ボロン（ＢＦ２）を１３ｋｅＶのイオン注入エネルギーで２×１０１５／ｃｍ２の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等は半導体デバイス１００として必要な特性に応じて適宜設定すればよい。イオン注入処理後、レジスト層は除去する。
【0094】
その後、高温でスパイクアニール（加熱）することによって半導体基板１０内のドーパントを活性化させる。例えば、１０００℃程度のスパイクアニールを行う。
【0095】
次に、図１０（ｃ）に示すように、半導体デバイス１００の表面を覆うように層間絶縁層３０が形成される。例えば、プラズマＣＶＤ等を用いて酸化シリコン（ＳｉＯ２）及び窒化シリコン（ＳｉＮ）の絶縁膜を半導体デバイス１００の表面を覆うように形成する。
【0096】
続いて、第１コンタクト電極２４ｎ、第２コンタクト電極２４ｐ、ＮＭＯＳソースドレインコンタクト電極３２ｎ及びＰＭＯＳソースドレインコンタクト電極３２ｐが形成される。フォトリソグラフィ技術を適用して層間絶縁層３０にコンタクトホールを形成する。コンタクトホールは、第１コンタクト電極２４ｎ、第２コンタクト電極２４ｐ、ＮＭＯＳソースドレインコンタクト電極３２ｎ及びＰＭＯＳソースドレインコンタクト電極３２ｐを設ける領域が開口となるように形成する。次に、層間絶縁層３０に形成されたコンタクトホールに埋め込むようにチタン（Ｔｉ）／窒化チタン（ＴｉＮ）／タングステン（Ｗ）の金属積層構造を堆積させる。そして、化学機械研磨（ＣＭＰ）によって余分な金属を除去することによって半導体デバイス１０４が完成する。
【0097】
なお、半導体デバイス１００及び半導体デバイス１０２についても半導体デバイス１０４と同様に形成することができる。
【符号の説明】
【0098】
１０ 半導体基板、１２ ディープウェル領域、１４ 第１ウェル領域、１６ 第２ウェル領域、１８ｎ 第１高濃度ドープ領域、１８ｐ 第２高濃度ドープ領域、２０ｎ 第１ゲート絶縁膜、２０ｐ 第２ゲート絶縁膜、２２ｎ 第１ゲート電極、２２ｐ 第２ゲート電極、２４ｎ 第１コンタクト電極、２４ｐ 第２コンタクト電極、２６ 素子間分離絶縁層、２８ サイドウォール、３０ 絶縁層、３２ｎ ＮＭＯＳコンタクト電極、３２ｐ ＰＮＯＭコンタクト電極、１００，１０２，１０４ 半導体デバイス。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【手続補正書】
【提出日】2024-07-05
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
半導体基板上に形成された半導体デバイスであって、
ＮＭＯＳトランジスタと、前記ＮＭＯＳトランジスタと組み合わされた第１保護ダイオードと、
ＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタと組み合わされた第２保護ダイオードと、
を備え、
前記ＮＭＯＳトランジスタを構成する第１ゲート電極と、前記第１保護ダイオードを構成するｎ形ドープ領域と、が電気的に接続され、
前記ＰＭＯＳトランジスタを構成する第２ゲート電極と、前記第２保護ダイオードを構成するｐ形ドープ領域と、が電気的に接続され、
前記第２保護ダイオードの電流容量は、前記第１保護ダイオードの電流容量より大きいことを特徴とする半導体デバイス。
ＮＭＯＳトランジスタと、前記ＮＭＯＳトランジスタと組み合わされた第１保護ダイオードと、
ＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタと組み合わされた第２保護ダイオードと、
を備え、
前記ＮＭＯＳトランジスタを構成する第１ゲート電極と、前記第１保護ダイオードを構成するｎ形ドープ領域と、が電気的に接続され、
前記ＰＭＯＳトランジスタを構成する第２ゲート電極と、前記第２保護ダイオードを構成するｐ形ドープ領域と、が電気的に接続され、
前記第２保護ダイオードの電流容量は、前記第１保護ダイオードの電流容量より大きいことを特徴とする半導体デバイス。
【請求項2】
請求項１に記載の半導体デバイスであって、
前記第２保護ダイオードが形成された領域の面積は、前記第１保護ダイオードが形成された領域の面積よりも大きいことを特徴とする半導体デバイス。
前記第２保護ダイオードが形成された領域の面積は、前記第１保護ダイオードが形成された領域の面積よりも大きいことを特徴とする半導体デバイス。
【請求項3】
請求項１に記載の半導体デバイスであって、
前記ｐ形ドープ領域のドーパント濃度は、前記ｎ形ドープ領域のドーパント濃度より大きいことを特徴とする半導体デバイス。
前記ｐ形ドープ領域のドーパント濃度は、前記ｎ形ドープ領域のドーパント濃度より大きいことを特徴とする半導体デバイス。
【請求項4】
請求項１に記載の半導体デバイスであって、
前記ｎ形ドープ領域及び前記ｐ形ドープ領域のドーパント濃度は、１×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下であることを特徴とする半導体デバイス。
前記ｎ形ドープ領域及び前記ｐ形ドープ領域のドーパント濃度は、１×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下であることを特徴とする半導体デバイス。
【請求項5】
請求項１に記載の半導体デバイスであって、
前記第１保護ダイオードは、ｐ形ウェル領域内に前記ｎ形ドープ領域を形成することによって構成され、
前記第１ゲート電極と前記ｎ形ドープ領域は、第１コンタクト電極によって電気的に直接接続されていることを特徴とする半導体デバイス。
前記第１保護ダイオードは、ｐ形ウェル領域内に前記ｎ形ドープ領域を形成することによって構成され、
前記第１ゲート電極と前記ｎ形ドープ領域は、第１コンタクト電極によって電気的に直接接続されていることを特徴とする半導体デバイス。
【請求項6】
請求項１に記載の半導体デバイスであって、
前記第２保護ダイオードは、ｎ形ウェル領域内に前記ｐ形ドープ領域を形成することによって構成され、
前記第２ゲート電極と前記ｐ形ドープ領域は、第２コンタクト電極によって電気的に直接接続されていることを特徴とする半導体デバイス。
前記第２保護ダイオードは、ｎ形ウェル領域内に前記ｐ形ドープ領域を形成することによって構成され、
前記第２ゲート電極と前記ｐ形ドープ領域は、第２コンタクト電極によって電気的に直接接続されていることを特徴とする半導体デバイス。
【請求項7】
請求項１に記載の半導体デバイスであって、
前記第１保護ダイオードは、ｐ形ウェル領域内に前記ｎ形ドープ領域を形成することによって構成され、
前記第１ゲート電極が延長されて前記ｎ形ドープ領域に電気的に接続されていることを特徴とする半導体デバイス。
前記第１保護ダイオードは、ｐ形ウェル領域内に前記ｎ形ドープ領域を形成することによって構成され、
前記第１ゲート電極が延長されて前記ｎ形ドープ領域に電気的に接続されていることを特徴とする半導体デバイス。
【請求項8】
請求項１に記載の半導体デバイスであって、
前記第２保護ダイオードは、ｎ形ウェル領域内に前記ｐ形ドープ領域を形成することによって構成され、
前記第２ゲート電極が延長されて前記ｐ形ドープ領域に電気的に接続されていることを特徴とする半導体デバイス。
前記第２保護ダイオードは、ｎ形ウェル領域内に前記ｐ形ドープ領域を形成することによって構成され、
前記第２ゲート電極が延長されて前記ｐ形ドープ領域に電気的に接続されていることを特徴とする半導体デバイス。
【請求項9】
請求項１に記載の半導体デバイスであって、
前記半導体基板はｐ形であり、
前記半導体基板内に形成されたｎ形のディープウェル領域と、
前記ディープウェル領域内に形成されたｐ形ウェル領域と、
前記ｐ形ウェル領域内に形成されたｎ形ウェル領域と、
を備え、
前記第１保護ダイオードは、前記ｐ形ウェル領域内に前記ｎ形ドープ領域を形成することによって構成され、
前記第２保護ダイオードは、前記ｎ形ウェル領域内に前記ｐ形ドープ領域を形成することによって構成されていることを特徴とする半導体デバイス。
前記半導体基板はｐ形であり、
前記半導体基板内に形成されたｎ形のディープウェル領域と、
前記ディープウェル領域内に形成されたｐ形ウェル領域と、
前記ｐ形ウェル領域内に形成されたｎ形ウェル領域と、
を備え、
前記第１保護ダイオードは、前記ｐ形ウェル領域内に前記ｎ形ドープ領域を形成することによって構成され、
前記第２保護ダイオードは、前記ｎ形ウェル領域内に前記ｐ形ドープ領域を形成することによって構成されていることを特徴とする半導体デバイス。
【請求項10】
半導体基板上に形成された半導体デバイスであって、
前記半導体基板はｐ形であり、
前記半導体基板内に形成されたｎ形のディープウェル領域と、
前記ディープウェル領域内に形成されたｐ形ウェル領域と、
前記ｐ形ウェル領域内に形成されたｎ形ウェル領域と、
前記ｐ形ウェル領域内に形成されたＮＭＯＳトランジスタと、前記ＮＭＯＳトランジスタと組み合わされた第１保護ダイオードと、
前記ｎ形ウェル領域内に形成されたＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタと組み合わされた第２保護ダイオードと、
を備え、
前記第１保護ダイオードは、前記ｐ形ウェル領域内にｎ形ドープ領域を形成することによって構成され、
前記第２保護ダイオードは、前記ｎ形ウェル領域内にｐ形ドープ領域を形成することによって構成され、
前記ＮＭＯＳトランジスタを構成する第１ゲート電極と前記ｎ形ドープ領域とが電気的に接続され、
前記ＰＭＯＳトランジスタを構成する第２ゲート電極と前記ｐ形ドープ領域とが電気的に接続され、
前記第２保護ダイオードの電流容量は、前記第１保護ダイオードの電流容量より大きいことを特徴とする半導体デバイス。
前記半導体基板はｐ形であり、
前記半導体基板内に形成されたｎ形のディープウェル領域と、
前記ディープウェル領域内に形成されたｐ形ウェル領域と、
前記ｐ形ウェル領域内に形成されたｎ形ウェル領域と、
前記ｐ形ウェル領域内に形成されたＮＭＯＳトランジスタと、前記ＮＭＯＳトランジスタと組み合わされた第１保護ダイオードと、
前記ｎ形ウェル領域内に形成されたＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタと組み合わされた第２保護ダイオードと、
を備え、
前記第１保護ダイオードは、前記ｐ形ウェル領域内にｎ形ドープ領域を形成することによって構成され、
前記第２保護ダイオードは、前記ｎ形ウェル領域内にｐ形ドープ領域を形成することによって構成され、
前記ＮＭＯＳトランジスタを構成する第１ゲート電極と前記ｎ形ドープ領域とが電気的に接続され、
前記ＰＭＯＳトランジスタを構成する第２ゲート電極と前記ｐ形ドープ領域とが電気的に接続され、
前記第２保護ダイオードの電流容量は、前記第１保護ダイオードの電流容量より大きいことを特徴とする半導体デバイス。