特開 2024-125905 マルチチップ半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024125905

(43)【公開日】2024-09-19

(54)【発明の名称】マルチチップ半導体装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20240911BHJP

   G01R 31/3185 20060101ALI20240911BHJP

   G01R 31/3167 20060101ALI20240911BHJP

   G01R 31/28 20060101ALI20240911BHJP

【ＦＩ】

H01L27/04 V

H01L27/04 U

H01L27/04 T

G01R31/3185

G01R31/3167

G01R31/28 V

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2023034032

(22)【出願日】2023-03-06

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】清水 道昭

(72)【発明者】

【氏名】宮崎 浩一

【テーマコード（参考）】

2G132

5F038

【Ｆターム（参考）】

2G132AA11

2G132AA14

2G132AC03

2G132AD01

2G132AD04

2G132AL31

5F038AV15

5F038AV18

5F038BB05

5F038BB07

5F038CD02

5F038DF04

5F038DF05

5F038DT02

5F038DT12

5F038DT15

5F038DT17

5F038DT19

5F038EZ07

5F038EZ20

(57)【要約】

【課題】パッケージ内に封入された個々の半導体チップ内部電源電圧を、パッケージ封止後に調整できるマルチチップ半導体装置を提供すること。
【解決手段】マルチチップ半導体装置１００は、２以上の半導体チップ（第一集積回路チップ１０１、第二集積回路チップ１０２）を含み、そのうちの少なくとも１つの半導体チップ（第二集積回路チップ１０２）の内部電源電圧を、半導体チップをパッケージ化する前にトリミングする第１の調整回路（ヒューズ回路１２４）と、前記半導体チップをパッケージ化した後にトリミングコードを使用してトリミングする第２の調整回路（レジスタ回路１２５）と、を介して調整して前記少なくとも１つの半導体チップ（第二集積回路チップ１０２）の内部回路に供給する電圧調整回路を備える。
【選択図】図２

【特許請求の範囲】

【請求項1】

２以上の半導体チップを含み、そのうちの少なくとも１つの半導体チップの内部電源電圧を、前記半導体チップをパッケージ化する前にトリミングする第１の調整回路と、前記半導体チップをパッケージ化した後にトリミングコードを使用してトリミングする第２の調整回路と、を介して調整して前記少なくとも１つの半導体チップの内部回路に供給する電圧調整回路を備える、マルチチップ半導体装置。

【請求項2】

前記電圧調整回路は、バンドギャップ電圧生成回路により生成されたバンドギャップ電圧を用いて基準電圧を生成する基準電圧生成回路を含む、請求項１記載のマルチチップ半導体装置。

【請求項3】

前記基準電圧生成回路は、前記バンドギャップ電圧と、出力される前記基準電圧を固定抵抗と可変抵抗との分割比により分割された電圧と、を入力とし、出力を前記基準電圧とする演算増幅器を含む、請求項２記載のマルチチップ半導体装置。

【請求項4】

前記可変抵抗は、前記第１の調整回路であるヒューズ回路と前記第２の調整回路である不揮発性レジスタからなるレジスタ回路とを含み、ウエハ試験時に前記ヒューズ回路をアナログトリミングすることにより前記基準電圧を設定し、さらに、パッケージ化後に前記レジスタ回路の前記不揮発性レジスタの値を調整することにより前記基準電圧を調整する、請求項３記載のマルチチップ半導体装置。

【請求項5】

前記電圧調整回路が少なくとも１つの半導体チップ内に設けられる、請求項１から４のいずれか１項記載のマルチチップ半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、複数の集積回路装置を単一のパッケージ内に封入したマルチチップ半導体装置に関する。

【背景技術】

【0002】

近年、複数の集積回路装置又はチップを単一のパッケージ内に封入し、外観上一つの集積回路装置としたマルチチップ半導体装置が開発されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００８－０５３２５９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところで、マルチチップ半導体装置を構成する複数の集積回路装置又はチップのうちの１つの動作周波数が、他のチップ又はマルチチップ半導体装置の全体の動作周波数と一致していない場合には、マルチチップ半導体装置は動作せず、不良品となる。そのため、こうしたマルチチップ半導体装置では、パッケージ内の複数のチップ間において正確なデータ通信を行うために、パッケージ組立後にチップ毎に動作周波数を調整する必要がある。各チップの動作周波数のためにパッケージ組立後にそれぞれのチップの内部電源電圧を調整することができればマルチチップ半導体装置の歩留まり問題を解決することができる。

【0005】

ここで、上記特許文献１は、一つの半導体集積回路内に、レーザ照射により第１のトリミングコードを記憶させるためのレーザヒューズ回路と、電圧印加により第２のトリミングコードを記憶させるための電気ヒューズ回路と、第１又は第２のトリミングコードに応じて電位レベル又はタイミングを調整する調整回路とを有する半導体集積回路を開示している。

【0006】

しかしながら、上記特許文献１は、半導体ウエハ上に形成されたチップのトリミングを行うものであり、複数のチップがパッケージ内に封入された後に内部電源を調整するものではない。

【0007】

したがって、本発明は、上記の事情を踏まえ、パッケージ内に封入された個々の半導体チップ内部電源電圧を、パッケージ封止後に調整できるマルチチップ半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0008】

上記課題を解決するため、本発明に係るマルチチップ半導体装置は、２以上の半導体チップを含み、そのうちの少なくとも１つの半導体チップの内部電源電圧を、前記半導体チップをパッケージ化する前にトリミングする第１の調整回路と、前記半導体チップをパッケージ化した後にトリミングコードを使用してトリミングする第２の調整回路と、を介して調整して前記少なくとも１つの半導体チップの内部回路に供給する電圧調整回路を備える。

【発明の効果】

【0009】

本発明によれば、パッケージ内に封入された個々の半導体チップの内部電源電圧を、パッケージ封止後に調整できるという効果を奏する。

【図面の簡単な説明】

【0010】

【図1】実施形態のマルチチップ半導体装置の全体概略図である。

【図2】実施形態のマルチチップ半導体装置に含まれる第二集積回路チップの内部回路の構成を示している。

【図3】第二集積回路チップの基準電圧回路の構成を示す図である。

【図4】図４（Ａ）は実施形態のマルチチップ半導体装置のウエハ試験の流れを示すフローチャートであり、図４（Ｂ）は実施形態のマルチチップ半導体装置のパッケージ封止後に行うパッケージ後テストの流れを示すフローチャートである。

【発明を実施するための形態】

【0011】

以下、図面を参照し、本発明の実施の形態について詳細に説明する。

【0012】

図１は、本実施形態のマルチチップ半導体装置の全体概略図である。図１に示すように、マルチチップ半導体装置１００は、２以上の半導体チップ、即ち第一集積回路チップ１０１、第二集積回路チップ１０２を有しており、これらがパッケージ内に封入されている。例えば、第一集積回路チップ１０１は中央演算処理装置（ＣＰＵ）、第二集積回路チップ１０２はＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）といったメモリである。

【0013】

第一集積回路チップ１０１と第二集積回路チップ１０２は、それぞれ外部電源入力を備えており、それぞれに外部電源電圧Ｖ_ＣＣ１とＶ_ＣＣ２が印加され、内部回路に電力を供給している。第一集積回路チップ１０１のＣＬＫ出力は、第二集積回路チップ１０２のＣＬＫ入力に接続されており、第二集積回路チップ１０２は、第一集積回路チップ１０１のＣＬＫ出力に同期して動作する。

【0014】

また、第一集積回路チップ１０１は、ＣＭＤ出力、ＡＤＤ出力を有しており、それぞれ第二集積回路チップ１０２のＣＭＤ入力、ＡＤＤ入力に接続されている。さらに、第一集積回路チップ１０１は信号Ｉ／Ｏを有し、第二集積回路チップ１０２の信号Ｉ／Ｏに接続されている。第二集積回路チップ１０２は、第一集積回路チップ１０１のＣＭＤ出力から受信した命令に従い、第一集積回路チップ１０１のＡＤＤ出力により指定されたアドレスに、信号Ｉ／Ｏを介して受信したデータを書き込む。あるいは、第二集積回路チップ１０２は、第一集積回路チップ１０１のＣＭＤ出力から受信した命令に従い、第一集積回路チップ１０１のＡＤＤ出力により指定されたアドレスからデータを読み出して信号Ｉ／Ｏを介して出力する。

【0015】

図２は、第二集積回路チップ１０２の内部回路の構成を示している。図２に示すように、第二集積回路チップ１０２は、インタフェース回路１１０、制御回路１１１、電源電圧回路１１２を含む。

【0016】

インタフェース回路１１０は、第二集積回路チップ１０２の制御回路１１１に対して第一集積回路チップ１０１とのデータのやり取りを行うための機能を提供する回路である。

【0017】

制御回路１１１は、第一集積回路チップ１０１からＣＭＤ入力に入力された指示に応じ、ＡＤＤ入力に指定されたメモリセル（図示せず）に対して信号Ｉ／Ｏを介して受信したデータを書き込んだり、当該メモリセルから読みだしたデータを信号Ｉ／Ｏへ出力したりする制御を行う。

【0018】

また、制御回路１１１は、第一集積回路チップ１０１からＣＭＤ入力に入力された指示に応じて、後述するテスト回路１１６に対して、基準電圧生成回路１１４の基準電圧を調整するためのレジスタ値（トリミングコード）を生成させるよう指示する。

【0019】

電源電圧回路１１２は本発明の電圧調整回路を含み、この電圧調整回路は、本実施形態においてはバンドギャップ電圧生成回路１１３、基準電圧生成回路１１４、内部電源回路１１５、テスト回路１１６を含んでいる。

【0020】

バンドギャップ電圧生成回路１１３は、外部電源電圧Ｖ_ＣＣ２及び周囲温度に左右されず一定のバンドギャップ電圧Ｖ_ＢＧを発生させる回路である。

【0021】

基準電圧生成回路１１４は、後述するが、バンドギャップ電圧Ｖ_ＢＧから所望の基準電圧Ｖ_ＲＥＦを生成する。

【0022】

内部電源回路１１５は、基準電圧生成回路１１４によって生成された基準電圧Ｖ_ＲＥＦと同電位の内部電源電圧ＩＶ_ＣＣを第二集積回路チップ１０２全体、即ち第二集積回路チップ１０２の内部回路に供給する。

【0023】

テスト回路１１６は、基準電圧生成回路１１４が出力する基準電圧Ｖ_ＲＥＦを測定するもので、パッド１１７に接続されており、パッド１１７から入力された計測指示信号に応じ、当該信号を受信した時点における基準電圧Ｖ_ＲＥＦを出力する。なお、パッド１１７は、マルチチップ半導体装置１００のパッケージの外部へ露出しており、外部の計測装置によって計測指示信号を入力し、そこに出力される電位を計測することが可能である。

【0024】

また、テスト回路１１６は、制御回路１１１からの指示に応じ、基準電圧生成回路１１４のレジスタ回路１２５に対して後述のレジスタ値（トリミングコード）を生成して入力する。

【0025】

次に、基準電圧生成回路１１４の構成について、図３を参照して説明する。基準電圧生成回路１１４は、演算増幅器であるオペアンプ１２０、固定抵抗１２１、可変抵抗１２２、１２３、ヒューズ回路１２４、レジスタ回路１２５から構成されている。

【0026】

オペアンプ１２０は、非反転入力端子Ｖ_ＩＮ＋、反転入力端子Ｖ_ＩＮ－、出力端子Ｖ_ＯＵＴを少なくとも備える。非反転入力端子Ｖ_ＩＮ＋には、バンドギャップ電圧生成回路１１３が生成するバンドギャップ電圧Ｖ_ＢＧが印加される。一方、反転入力端子Ｖ_ＩＮ－には、オペアンプ１２０の出力端子Ｖ_ＯＵＴから出力される基準電圧Ｖ_ＲＥＦを抵抗値Ｒ０の固定抵抗１２１と、それぞれ抵抗値ＶＲ０、ＶＲ１の可変抵抗１２２、１２３とによって分割した電圧が印加される。したがって、オペアンプ１２０は非反転増幅回路として動作し、オペアンプ１２０の出力である基準電圧Ｖ_ＲＥＦは、バンドギャップ電圧Ｖ_ＢＧを固定抵抗１２１と可変抵抗１２２との分割比により分割された値となる。具体的には、基準電圧Ｖ_ＲＥＦは、Ｖ_ＢＧ（１＋（Ｒ０＋ＶＲ０＋ＶＲ１）／Ｒ０）となり、抵抗値Ｒ０、ＶＲ０、ＶＲ１を選択することで所望の基準電圧Ｖ_ＲＥＦの出力を得られる。

【0027】

ヒューズ回路１２４は、本発明の第１の調整回路であるが、半導体ウエハ上に集積回路が形成された際に、ウエハ試験を行いながらレーザリペア又は電気リペアによってアナログトリミングすることにより、可変抵抗１２２の抵抗値ＶＲ０を調整する。つまり、ヒューズ回路１２４は、半導体チップをパッケージ化する前に、基準電圧Ｖ_ＲＥＦを調整するものである。なお、ウエハ試験についての詳細については後述する。

【0028】

レジスタ回路１２５は、可変抵抗１２３の抵抗値ＶＲ０を、トリミングコードを使用したデジタルトリミングによって調整する本発明の第２の調整回路である。レジスタ回路１２５は、複数の不揮発性レジスタから構成されており、設定されたレジスタ値（トリミングコード）を記憶するとともに、当該レジスタ値に応じた抵抗値ＶＲ０となるよう可変抵抗１２２の抵抗値を調整する。なお、レジスタ回路１２５に設定されるレジスタ値は、テスト回路１１６から入力される。

【0029】

［ウエハ試験］
上記説明したマルチチップ半導体装置１００のウエハ試験の流れを、図４（Ａ）を参照して説明する。まず、パッド１１７に外部の計測装置を接続し、第一集積回路チップ１０１と第二集積回路チップ１０２の双方に外部電源電圧Ｖ_ＣＣ１とＶ_ＣＣ２を接続する。

【0030】

ステップＳ４０１において、パッド１１７に計測指示信号を入力し、テスト回路１１６を介してパッド１１７に出力される基準電圧Ｖ_ＲＥＦを計測する。

【0031】

ステップＳ４０２において、基準電圧Ｖ_ＲＥＦが所望の電圧値から予め定められた範囲内の値であるか否かを判断する。基準電圧Ｖ_ＲＥＦが所望の電圧値から予め定められた範囲内の値である場合には処理を終了し、基準電圧Ｖ_ＲＥＦが所望の電圧値から予め定められた範囲内の値ではない場合にはステップＳ４０３に進む。

【0032】

ステップＳ４０３において、ヒューズ回路１２４をレーザリペア又は電気リペアによってトリミングすることにより、可変抵抗１２２の抵抗値ＶＲ０を調整する。そして、ステップＳ４０２に戻って、基準電圧Ｖ_ＲＥＦが所望の電圧値から予め定められた範囲内の値となるまで、ステップＳ４０１～ステップＳ４０３の処理を行う。

【0033】

本実施形態のマルチチップ半導体装置１００は、ウエハ試験において基準電圧Ｖ_ＲＥＦが所望の電圧値から予め定められた範囲内の値となるようにトリミングした後、樹脂パッケージに封入し、パッケージ化される。パッケージ化後に、さらに以下に説明するパッケージ後テスト（出荷前テスト）が行われる。

【0034】

［パッケージ後テスト］
図４（Ｂ）を参照して、本実施形態のマルチチップ半導体装置１００を封止したパッケージ化後に行うパッケージ後テストの流れを説明する。

【0035】

まず、第一集積回路チップ１０１と第二集積回路チップ１０２の双方に外部電源電圧Ｖ_ＣＣ１とＶ_ＣＣ２を接続し、第一集積回路チップ１０１に対して外部の計測装置を接続する。

【0036】

ステップＳ４１１において、第一集積回路チップ１０１に対し、第二集積回路チップ１０２が所定周波数で動作しているか否かを判定するためのテスト信号パターンを入力する。

【0037】

ステップＳ４１２において、第一集積回路チップ１０１からの出力を計測することにより、上記テスト信号パターンによるテストに合格したか否かを判定する。つまり、第二集積回路チップ１０２が所定周波数で動作しているか否かを判定する。第二集積回路チップ１０２が上記テスト信号パターンによるテストに合格した場合、すなわち所定周波数で動作していると判定された場合、パッケージ後テストを終了する。

【0038】

ステップＳ４１２において、上記テスト信号パターンによるテストに不合格であった場合、すなわち第二集積回路チップ１０２が所定周波数で動作していないと判定された場合、ステップＳ４１３に進む。

【0039】

ステップＳ４１３において、外部の計測装置から第一集積回路チップ１０１に対して、第二集積回路チップ１０２の基準電圧Ｖ_ＲＥＦを変更するように指示する。この指示を受けて、第一集積回路チップ１０１は、第二集積回路チップ１０２に対して、基準電圧生成回路１１４の基準電圧を調整するためのレジスタ値を変更するよう指示するＣＭＤ出力を出力する。

【0040】

第一集積回路チップ１０１からの上記指示を受けて、第二集積回路チップ１０２の制御回路１１１は、テスト回路１１６に対して、基準電圧生成回路１１４の基準電圧を調整するためのレジスタ値（トリミングコード）を変更するよう指示する。テスト回路１１６は、制御回路１１１からの指示に応じてレジスタ値を生成、あるいは変更し、基準電圧生成回路１１４のレジスタ回路１２５に対してレジスタ値を入力して基準電圧Ｖ_ＲＥＦを変更させる。

【0041】

次いで、ステップＳ４１２に戻り、上記テスト信号パターンによるテストに合格するまで、つまり、第二集積回路チップ１０２が所定周波数で動作するようになるまでステップＳ４１１～ステップＳ４１３の処理を行う。

【0042】

なお、上記ステップＳ４１１～ステップＳ４１２の繰り返し処理に上限を設け、２回程度繰り返し、テストに合格したマルチチップ半導体装置１００のみを出荷するようにしてもよい。なお、レジスタ値は、第一集積回路チップ１０１に対して入力したテスト信号パターンに応じて出力される信号を計測しつつ、予め準備された対応表を参照して決定された値を指定してもよい。その場合、当該指定されたレジスタ値は、第一集積回路チップ１０１から第二集積回路チップ１０２の制御回路１１１を介してテスト回路１１６に転送される。

【0043】

なお、パッケージ封止後にも外部に接続可能となっているパッド１１７を設け、パッケージ後テストにおいて、このパッド１１７を介して基準電圧生成回路１１４の基準電圧Ｖ_ＲＥＦを直接計測してもよい。また、同様のパッド１１７を使用して第二集積回路チップ１０２の動作周波数を計測できるようにしてもよい。

【0044】

上記説明したマルチチップ半導体装置１００によれば、第二集積回路チップ１０２の基準電圧生成回路１１４の基準電圧Ｖ_ＲＥＦ、および内部電源電圧を、パッケージ封止後に微調整することが可能となり、歩留まりを向上させることが可能となる。

【符号の説明】

【0045】

１００ マルチチップ半導体装置
１０１ 第一集積回路チップ
１０２ 第二集積回路チップ
１１０ インタフェース回路
１１１ 制御回路
１１２ 電源電圧回路
１１３ バンドギャップ電圧生成回路
１１４ 基準電圧生成回路
１１５ 内部電源回路
１１６ テスト回路
１１７ パッド
１２０ オペアンプ
１２１ 抵抗
１２２、１２３ 可変抵抗
１２４ ヒューズ回路
１２５ レジスタ回路

【図1】

【図2】

【図3】

【図4】