特開 2024-125906 半導体集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024125906

(43)【公開日】2024-09-19

(54)【発明の名称】半導体集積回路

(51)【国際特許分類】

   G01R 31/28 20060101AFI20240911BHJP

   G01R 31/3187 20060101ALI20240911BHJP

   H01L 21/822 20060101ALI20240911BHJP

   H01L 21/66 20060101ALI20240911BHJP

【ＦＩ】

G01R31/28 V

G01R31/3187

H01L27/04 T

H01L21/66 F

H01L21/66 B

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2023034033

(22)【出願日】2023-03-06

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】大西 真介

【テーマコード（参考）】

2G132

4M106

5F038

【Ｆターム（参考）】

2G132AA08

2G132AB02

2G132AD06

2G132AK08

2G132AK29

2G132AL05

2G132AL09

4M106AA02

4M106AA08

4M106AC02

4M106BA01

4M106DD01

5F038CD02

5F038CD06

5F038CD09

5F038DT02

5F038DT04

5F038DT05

5F038DT07

5F038DT12

5F038DT15

5F038DT19

5F038EZ20

(57)【要約】

【課題】半導体集積回路の検査のための端子のみをＬＳＩテスタに接続して機能検査を行う場合に、ＬＳＩテスタに接続しない端子の縮退故障又は遷移故障を検出することを可能とする。
【解決手段】入出力切替回路４１は、入出力端子である端子Ｂ１に信号を出力する出力回路と、端子Ｂ１からの信号を入力する入力回路とを備えている。端子Ｂ１用回路４０（１）～端子Ｂ４０用回路４０（４０）のそれぞれにおけるアンド回路４５及びオア回路４６と、アンド回路７１及びオア回路７２とにより、複数の出力回路と複数の入力回路とを同時に有効にして、端子Ｂ１～Ｂ４０に出力した信号の論理と端子Ｂ１～Ｂ４０から入力された信号の論理とがそれぞれ一致するか否かを検出することにより端子Ｂ１～Ｂ４０における異常の有無を検出する検出回路として機能する。
【選択図】図６

【特許請求の範囲】

【請求項1】

ウェハチップ状態において機能検査が行われる半導体集積回路であって、
入力端子又は出力端子に切り替えて使用される複数の入出力端子と、
前記複数の入出力端子にそれぞれ信号を出力する複数の出力回路と、
前記入出力端子からの信号をそれぞれ入力する複数の入力回路と、
前記複数の出力回路と前記複数の入力回路とを同時に有効にして、前記入出力端子に出力した信号の論理と前記入出力端子から入力された信号の論理とがそれぞれ一致するか否かを検出することにより前記入出力端子における異常の有無を検出する検出回路と、
を備えた半導体集積回路。

【請求項2】

前記検出回路が、
前記入出力端子に出力した信号の論理と前記入出力端子から入力された信号の論理との間の論理積演算をそれぞれ行って、当該論理積演算の複数の演算結果間の論理積演算をさらに行い、最終的な演算結果を出力する第１の演算回路と、
前記入出力端子に出力した信号の論理と前記入出力端子から入力された信号の論理との間の論理和演算をそれぞれ行って、当該論理和演算の複数の演算結果間の論理和演算をさらに行い、最終的な演算結果を出力する第２の演算回路と、
から構成される請求項１記載の半導体集積回路。

【請求項3】

前記第１の演算回路が、前記入出力端子に出力した信号の論理と前記入出力端子から入力された信号の論理との間でそれぞれ行われた論理積演算の複数の演算結果を入力とする複数の第１のフリップフロップ回路をさらに備え、前記複数の第１のフリップフロップ回路の複数の出力間の論理積演算を行い最終的な演算結果として出力し、
前記第２の演算回路が、前記入出力端子に出力した信号の論理と前記入出力端子から入力された信号の論理との間でそれぞれ行われた論理和演算の複数の演算結果を入力とする複数の第２のフリップフロップ回路をさらに備え、前記複数の第２のフリップフロップ回路の複数の出力間の論理和演算を行い最終的な演算結果として出力する、
請求項２記載の半導体集積回路。

【請求項4】

前記検出回路が、
前記入出力端子に出力した信号の論理と前記入出力端子から入力された信号の論理との間の論理積演算又は論理和演算をそれぞれ行う複数の演算回路と、
前記複数の演算回路からの論理積演算又は論理和演算の複数の演算結果をシリアル信号に変換して出力するシフトレジスタと、
を有する請求項１記載の半導体集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体集積回路に関する。

【背景技術】

【0002】

半導体集積回路の機能検査を行う際に、ウェハチップ状態のボンディングパッド上にプローブピンを接触させてウェハチップ状態の各ダイの電気的試験を行うようなＥＤＳ（Electrical Die Sorting）試験が行われる（例えば、特許文献１参照。）。このようなＥＤＳ試験を行うことによりパッケージ前の半導体集積回路において不良品の判別を行うことが可能となる。

【0003】

しかし、ＥＤＳ試験では、ウェハチップ状態の半導体集積回路とＬＳＩテスタとを接続して試験が行われるため、ＬＳＩテスタのピン本数と、検査対象の半導体集積回路の端子本数により、同時に何個の半導体集積回路の検査を実施できるかが制限されることになる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００２－５７２８８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ここで、半導体集積回路には、検査のための端子と実動作に使用する端子とが存在する。そのため、同時に検査を実施できる半導体集積回路の数を増やすためには、検査のための端子のみをＬＳＩテスタに接続して検査を実行すればよい。このように検査のための端子のみをＬＳＩテスタに接続することにより、半導体集積回路の機能の検査を行うことが可能となる。なお、この検査のための端子には、検査のためだけに存在する端子だけでなく、状態切り替え等により実機能を兼ねることが可能に構成された端子が含まれる場合もある。

【0006】

ただし、上記のような検査のための端子を使用した検査では、実動作に使用する各端子の出力がハイレベル（Ｈレベルと略す。）又はロウレベル（以下Ｌレベルと略す。）に固定されてしまうような縮退故障、又は端子から入出力する信号に規定外の遅延が発生してしまうような遷移故障は検出できない。その結果、ＥＤＳ試験に合格したにもかかわらずパッケージ化後の検査で不良となってしまう場合が発生することがあった。

【0007】

本発明の目的は、半導体集積回路の検査のための端子のみをＬＳＩテスタに接続して機能検査を行う場合に、ＬＳＩテスタに接続しない端子の縮退故障又は遷移故障を検出することが可能な半導体集積回路を提供することである。

【課題を解決するための手段】

【0008】

上記課題を解決するために、本発明の半導体集積回路は、ウェハチップ状態において機能検査が行われる半導体集積回路であって、
入力端子又は出力端子に切り替えて使用される複数の入出力端子と、
前記複数の入出力端子にそれぞれ信号を出力する複数の出力回路と、
前記入出力端子からの信号をそれぞれ入力する複数の入力回路と、
前記複数の出力回路と前記複数の入力回路とを同時に有効にして、前記入出力端子に出力した信号の論理と前記入出力端子から入力された信号の論理とがそれぞれ一致するか否かを検出することにより前記入出力端子における異常の有無を検出する検出回路とを備えている。

【0009】

また、本発明の半導体集積回路は、前記検出回路が、
前記入出力端子に出力した信号の論理と前記入出力端子から入力された信号の論理との間の論理積演算をそれぞれ行って、当該論理積演算の複数の演算結果間の論理積演算をさらに行い、最終的な演算結果を出力する第１の演算回路と、
前記入出力端子に出力した信号の論理と前記入出力端子から入力された信号の論理との間の論理和演算をそれぞれ行って、当該論理和演算の複数の演算結果間の論理和演算をさらに行い、最終的な演算結果を出力する第２の演算回路と、
から構成されていてもよい。

【0010】

さらに、本発明の半導体集積回路は、前記第１の演算回路が、前記入出力端子に出力した信号の論理と前記入出力端子から入力された信号の論理との間でそれぞれ行われた論理積演算の複数の演算結果を入力とする複数の第１のフリップフロップ回路をさらに備え、前記複数の第１のフリップフロップ回路の複数の出力間の論理積演算を行い最終的な演算結果として出力し、
前記第２の演算回路が、前記入出力端子に出力した信号の論理と前記入出力端子から入力された信号の論理との間でそれぞれ行われた論理和演算の複数の演算結果を入力とする複数の第２のフリップフロップ回路をさらに備え、前記複数の第２のフリップフロップ回路の複数の出力間の論理和演算を行い最終的な演算結果として出力するようにしてもよい。

【0011】

さらに、本発明の半導体集積回路は、前記検出回路が、
前記入出力端子に出力した信号の論理と前記入出力端子から入力された信号の論理との間の論理積演算又は論理和演算をそれぞれ行う複数の演算回路と、
前記複数の演算回路からの論理積演算又は論理和演算の複数の演算結果をシリアル信号に変換して出力するシフトレジスタとを有するような構成としてもよい。

【発明の効果】

【0012】

本発明によれば、半導体集積回路の検査のための端子のみをＬＳＩテスタに接続して機能検査を行う場合に、ＬＳＩテスタに接続しない端子の縮退故障又は遷移故障を検出することが可能な半導体集積回路を提供することができる。

【図面の簡単な説明】

【0013】

【図1】半導体集積回路１００の端子構成の概念図である。

【図2】半導体集積回路１００の全端子をＬＳＩテスタ２００の検査用ピンに接続して検査を行う場合の様子を示す図である。

【図3】ＬＳＩテスタ２００の検査用ピンのうちの信号ピンＤＰＩＮの本数が５００本である場合に、複数の半導体集積回路１００を同時接続する様子を示す図である。

【図4】ＥＤＳ試験においてテスト用端子１０３のみをＬＳＩテスタ２００の検査ピンに接続する様子を示す図である。

【図5】テスト用端子１０３のみをＬＳＩテスタ２００の検査ピンに接続した場合の、ＬＳＩテスタ２００の全体の様子を示す図である。

【図6】本発明の第１の実施形態の半導体集積回路における端子Ｂ１～Ｂ４０の検査を行うための回路構成を示す図である。

【図7】図６に示した入出力切替回路４１の回路構成を示す回路図である。

【図8】入出力切替回路４１の出力回路を有効状態とした出力動作時の状態を示す図である。

【図9】入出力切替回路４１の入力回路を有効状態とした入力動作時の状態を示す図である。

【図10】入出力切替回路４１の入力回路と出力回路とを同時に有効状態とした場合の状態を示す図である。

【図11】本発明の第１の実施形態の半導体集積回路における通常動作状態における動作時のタイミングチャートである。

【図12】通常動作状態であった半導体集積回路において内部テスト信号５１をＬレベルからＨレベルとしてテスト状態にした場合の動作時のタイミングチャートである。

【図13】本発明の第２の実施形態の半導体集積回路における端子Ｂ１～Ｂ４０の検査を行うための回路構成を示す図である。

【図14】本発明の第２の実施形態の半導体集積回路におけるテスト状態におけるタイミングチャートである。

【図15】本発明の第３の実施形態の半導体集積回路における端子Ｂ１～Ｂ４０の検査を行うための回路構成を示す図である。

【図16】図１５に示したパラレルシリアル変換回路８１の回路構成を示す図である。

【図17】本発明の第３の実施形態の半導体集積回路におけるテスト状態におけるタイミングチャートである。

【発明を実施するための形態】

【0014】

次に、本発明の実施の形態について図面を参照して詳細に説明する。

【0015】

まず、本実施形態の半導体集積回路（ＬＳＩ：Large Scale Integrated circuit（大規模集積回路））について説明する前に、半導体集積回路のＥＤＳ試験について説明する。

【0016】

一般的に、ウェハチップ状態の半導体集積回路の機能検査を行う際には、ＬＳＩテスタの検査用ピンをウェハチップ状態の半導体集積回路の端子（パッド）接触させて検査が行われる。そのため、ＬＳＩテスタ側の検査用ピンの本数と、検査対象の半導体集積回路の端子本数とにより、何個の半導体集積回路を同時に検査することができるかが決まることになる。

【0017】

このような検査が行われる半導体集積回路１００の端子構成の概念図を図１に示す。図１に示した半導体集積回路１００は、電源端子１０１と、グランド端子１０２と、内部回路のテストに使用されるテスト用端子１０３と、実動作では必要となるが内部回路のテストには必要の無い実機能用端子１０４とを備えている。

【0018】

ここで、説明を簡単にするために、テスト用端子１０３は、Ａ１～Ａ１０の１０本の端子により構成され、実機能用端子１０４は、Ｂ１～Ｂ４０の４０本の端子により構成されるものとして説明する。

【0019】

半導体集積回路１００の内部回路の試験方法には、メモリ素子に対しては、ＢＩＳＴ（Built In System Test）、ロジック回路に対してはスキャンテスト等の試験方法が存在し、少量の端子数で大規模回路をテストする方法が各種確立されている。

【0020】

このような半導体集積回路１００の全端子をＬＳＩテスタ２００の検査用ピンに接続して検査を行う場合の様子を図２に示す。

【0021】

図２では、半導体集積回路１００のテスト用端子１０３（端子Ａ１～Ａ１０）と、実機能用端子１０４（端子Ｂ１～Ｂ４０）とがＬＳＩテスタ２００の検査用ピンに接続される様子が示されている。

【0022】

このように半導体集積回路１００の全端子をＬＳＩテスタ２００の検査用ピンに接続する場合には、半導体集積回路１００の全端子数に相当する本数の電源ピンＤＰＳ、信号ピンＤＰＩＮがＬＳＩテスタ２００側でも使用されることになる。なお、単一電源の場合、グランド端子１０２は共通となる。また、正負電源を用いる場合等のように、複数種類の電源を必要とする場合もあるが、検査用ピンの数と比較して影響は少ないため説明は省略する。

【0023】

このように半導体集積回路の全端子をＬＳＩテスタ２００の検査用ピンに接続した場合、同時に検査可能な半導体集積回路の数が制限されてしまうことになる。

【0024】

例えば、ＬＳＩテスタ２００の検査用ピンのうちの信号ピンＤＰＩＮの本数が５００本である場合に、複数の半導体集積回路１００を同時接続する様子を図３に示す。

【0025】

１つの半導体集積回路１００の電源端子１０１、グランド端子１０２以外の端子本数は５０本である。そのため、半導体集積回路１００の全端子をＬＳＩテスタ２００の検査用ピンに接続した場合、図３に示されるように、１０個の半導体集積回路１００しか同時に接続できない。

【0026】

なお、一般的には、電源ピンＤＰＳの数よりも信号ピンＤＰＩＮの数により同時接続可能な半導体集積回路１００の数が制限されるため、電源ピンＤＰＳの本数については言及しない。

【0027】

ここで、上記で説明した半導体集積回路１００では、テスト用端子１０３のみを使用して内部回路の機能検査を実行することが可能である。そのため、図４に示すように、ＥＤＳ試験においてテスト用端子１０３のみをＬＳＩテスタ２００の検査ピンに接続するようにすれば同時検査可能な半導体集積回路１００の数を増やすことができる。

【0028】

図４に示したように、テスト用端子１０３のみをＬＳＩテスタ２００の検査ピンに接続した場合の、ＬＳＩテスタ２００の全体の様子を図５に示す。

【0029】

図５を参照すると、半導体集積回路１００の１０本のテスト用端子１０３のみがＬＳＩテスタ２００の検査用ピンに接続されている。そのため、５００本の検査用ピンを備えたＬＳＩテスタ２００には、５０個の半導体集積回路１００を同時に接続して検査を実行することが可能となる。

【0030】

ただし、図５に示したような検査方法では、検査が行われなかった実機能用端子１０４に縮退故障や遷移故障等の各種故障が存在していた場合、その故障を見つけることはできない。そのため、パッケージ組立を行った後の出荷試験であるファイナルテストにおいて、端子機能。特性不良品となって見つかる可能性がある。その結果、半導体集積回路製品の歩留まりの低下を招き、差損発生の要因になってしまうという問題があった。

【0031】

一方において、半導体集積回路１００の全端子をＬＳＩテスタ２００に接続してＥＤＳ試験を実施しようとすると、同時測定可能な数が制限されてしまい、ＥＤＳ試験の実施時間が長くなり、コスト増加要因になってしまうという問題が発生する。

【0032】

そこで、下記において説明する本実施形態の半導体集積回路では、ＥＤＳ試験の際にＬＳＩテスタに接続する端子数を削減するとともに、接続されていない端子の故障検出を実現することにより、ＥＤＳ試験のテスト時間の短縮と、ファイナルテストでの歩留まり低下の抑制の両立を図るようにしている。

【0033】

つまり、本実施形態の半導体集積回路は、下記において説明するような回路構成とすることにより、検査のための端子のみをＬＳＩテスタに接続して機能検査を行う場合に、ＬＳＩテスタに接続しない端子の縮退故障又は遷移故障を検出することを可能としている。

【0034】

（第１の実施形態）
まず、本発明の第１の実施形態の半導体集積回路について説明する。

【0035】

本実施形態の半導体集積回路における端子Ｂ１～Ｂ４０の検査を行うための回路構成を図６に示す。本実施形態の半導体集積回路は、ウェハチップ状態においてＥＤＳ試験等の機能検査が行われる半導体集積回路である。

【0036】

図６に示した回路構成では、端子Ｂ１～Ｂ４０のそれぞれに、端子Ｂ１用回路４０（１）～端子Ｂ４０用回路４０（４０）がそれぞれ設けられている。また、図６では、端子Ｂ１用回路４０（１）～端子Ｂ４０用回路４０（４０）とともに、アンド回路７１及びオア回路７２が設けられている。

【0037】

アンド回路７１は、端子Ｂ１用回路４０（１）～端子Ｂ４０用回路４０（４０）からそれぞれ出力されるテスト結果出力信号（Ｈ）Ｂ１～Ｂ４０間の論理積演算を行って、その演算結果を最終的な検査結果として端子Ａ２に出力する。

【0038】

オア回路７２は、端子Ｂ１用回路４０（１）～端子Ｂ４０用回路４０（４０）からそれぞれ出力されるテスト結果出力信号（Ｌ）Ｂ１～テスト結果出力信号（Ｌ）Ｂ４０間の論理和演算を行って、その演算結果を最終的な検査結果として端子Ａ３に出力する。

【0039】

図６に示した回路構成によれば、テスト用端子１０３である端子Ａ１～Ａ３を用いて、実機能用端子１０４における端子Ｂ１～Ｂ４０の故障検出を行うことが可能となっている。

【0040】

なお、端子Ｂ１用回路４０（１）～端子Ｂ４０用回路４０（４０）の回路構成はそれぞれ同様な回路構成となっている。そのため、図６では、端子Ｂ１に対して設けられた端子Ｂ１用回路４０（１）の回路構成のみを説明して、端子Ｂ２用回路４０（２）～端子Ｂ４０用回路４０（４０）の回路構成についてはその説明を省略する。

【0041】

なお、端子Ｂ１～端子Ｂ４０は、それぞれ、入力端子又は出力端子に切り替えて使用される入出力端子となっている。

【0042】

端子Ｂ１用回路４０（１）は、図６に示されるように、入出力切替回路４１と、オア回路４２、４３と、セレクタ４４と、アンド回路４５と、オア回路４６とから構成されている。

【0043】

入出力切替回路４１は、入出力端子である端子Ｂ１に信号を出力する出力回路と、端子Ｂ１からの信号を入力する入力回路とを備えている。そして、出力許可信号５５がＨレベルになると、出力信号５８を端子Ｂ１に出力し、入力許可信号５６がＨレベルになると端子Ｂ１からの信号を入力するように構成されている。

【0044】

次に、図６に示した入出力切替回路４１の回路構成について図７を参照して説明する。

【0045】

入出力切替回路４１は、図７に示されるように、３ステート出力バッファ３１と、オア回路３２とから構成されている。

【0046】

なお、図７では、半導体集積回路の内部回路と端子部分の電圧差を調整する回路、静電気に対する保護回路等などは省略して示している。また、制御を正論理、負論理のいずれにより構成するかについては回路構成により決められるものであり、本実施形態の論理に限定されるものではない。

【0047】

３ステート出力バッファ３１は、出力信号５８、及び出力許可信号５５により制御され、出力信号を端子Ｂ１に出力する回路である。具体的には、出力許可信号５５がＬレベルになると、３ステート出力バッファ３１は出力状態をオープン状態とする。そして、出力許可信号５５がＨレベルの場合には、３ステート出力バッファ３１は、出力信号５８を同じ論理の信号を端子Ｂ１に出力する。

【0048】

オア回路３２は、一方の入力端子に反転回路が接続されており、入力許可信号５６の論理を判定した論理と、端子Ｂ１から入力した信号の論理との間の論理和演算を行って、その演算結果を入力信号５７として出力している。つまり、入力許可信号５６がＬレベルとなり入力回路を無効状態にする場合には、入力信号５７はＨレベル固定となる。そして、入力許可信号５６がＨレベルとなり入力回路を有効状態にする場合には、端子Ｂ１における論理と同じ論理の信号を入力信号５７として出力する。

【0049】

次に、この入出力切替回路４１の出力回路を有効状態とした出力動作時の状態を図８に示す。

【0050】

出力回路を有効状態とする場合には、出力許可信号５５はＨレベルとなり、入力許可信号５６はＬレベルとなる。そのため、３ステート出力バッファ３１は、出力信号５８の論理状態をそのまま端子Ｂ１に出力する。

【0051】

この時、入力回路であるオア回路３２は入力許可信号５６がＬレベルであるため無効状態となり、内部回路に出力される入力信号５７はＨレベルに固定される。

【0052】

次に、この入出力切替回路４１の入力回路を有効状態とした入力動作時の状態を図９に示す。

【0053】

入力回路を有効状態とする場合には、出力許可信号５５はＬレベルとなり、入力許可信号５６はＨレベルとなる。そのため、３ステート出力バッファ３１は、出力がオープン状態となり、端子Ｂ１は３ステート出力バッファ３１から駆動されない状態になる。

【0054】

そして、入力許可信号５６がＨレベルとなるため、オア回路３２の一方の端子にはＬレベルが入力され、他方の端子には端子Ｂ１からの信号が入力される。つまり、オア回路３２からは、端子Ｂ１における論理がそのまま入力信号５７として出力されることになる。

【0055】

次に、本実施形態における特徴的な状態である、入出力切替回路４１の入力回路と出力回路とを同時に有効状態とした場合の状態を図１０に示す。

【0056】

入力回路と出力回路とを同時に有効状態とする場合には、出力許可信号５５はＨレベルとなり、入力許可信号５６もＨレベルとなる。

【0057】

そのため、３ステート出力バッファ３１は、出力信号５８の論理状態をそのまま端子Ｂ１に出力する。そして、入力許可信号５６もＨレベルとなるため、オア回路３２からは、端子Ｂ１における論理がそのまま入力信号５７として出力されることになる。

【0058】

つまり、この状態では、出力信号５８における論理が３ステート出力バッファ３１を経由して端子Ｂ１に出力され、その論理がオア回路３２を経由して入力信号５７として内部回路に出力されることになる。

【0059】

具体的には、出力信号５８にＨレベルを出力すれば、入力信号５７もＨレベルとなり、出力信号５８にＬレベルを出力すれば、入力信号５７もＬレベルとなる。

【0060】

そのため、入力回路と出力回路とを同時に有効状態として、出力信号５８と入力信号５７の論理が一致することを確認することにより、端子Ｂ１にはＬＳＩテスタの検査用ピンを接続することなく、端子Ｂ１がＨレベル又はＬレベルに固定されてしまう縮退故障、及び信号の伝達に許容量以上の遅延が発生する遷移故障を検出することが可能となる。

【0061】

次に、図６に戻って入出力切替回路４１以外の回路構成について説明する。

【0062】

オア回路４２は、内部テスト信号５１と、出力選択信号５３との間の論理和演算を行って、その演算結果を出力許可信号５５として出力する。オア回路４３は、内部テスト信号５１と、入力選択信号５４との間の論理和演算を行って、その演算結果を入力許可信号５６として出力する。

【0063】

そして、出力選択信号５３は、Ｈレベルとなることにより入出力切替回路４１を出力回路として機能させるための信号であり、入力選択信号５４は、Ｈレベルとなることにより入出力切替回路４１を入力回路として機能させるための信号である。

【0064】

ここで、内部テスト信号５１は、半導体集積回路の内部において生成され、通常動作状態の場合にはＬレベルとなり、ＥＤＳ試験等のテスト状態の場合にはＨレベルとなる信号である。つまり、通常動作状態の場合には、内部テスト信号５１がＬレベルとなるため、出力選択信号５３はそのまま出力許可信号５５として出力され、入力選択信号５４はそのまま入力許可信号５６として出力される。

【0065】

そして、テスト状態になると内部テスト信号５１がＨレベルとなるため、出力許可信号５５、入力許可信号５６のいずれも、出力選択信号５３及び入力選択信号５４の論理に関係なく、Ｈレベルとなる。

【0066】

つまり、内部テスト信号５１がＨレベルになると、入出力切替回路４１では、出力回路と入力回路とが同時に有効になる。

【0067】

セレクタ４４は、内部テスト信号５１がＬレベルの場合には、通常動作における出力信号５０を選択して出力信号５８として出力し、内部テスト信号５１がＨレベルの場合には、テスト入力信号５２を選択して出力信号５８として出力する。ここで、テスト入力信号５２は、半導体集積回路のテストの際に、端子Ａ１から入力される信号である。

【0068】

アンド回路４５は、入出力切替回路４１から出力されてきた入力信号５７と、セレクタ４４からの出力信号５８との間の論理積演算を行って、その演算結果をテスト結果出力信号（Ｈ）Ｂ１として出力する。

【0069】

オア回路４６は、入出力切替回路４１から出力されてきた入力信号５７と、セレクタ４４からの出力信号５８との間の論理和演算を行って、その演算結果をテスト結果出力信号（Ｌ）Ｂ１として出力する。

【0070】

ここで、テスト結果出力信号（Ｈ）Ｂ１は、テスト入力信号５２をＨレベルとしてテストを行った際の端子Ｂ１に対するテスト結果である。また、テスト結果出力信号（Ｌ）Ｂ１は、テスト入力信号５２をＬレベルとしてテストを行った際の端子Ｂ１に対するテスト結果である。

【0071】

ここで、テスト入力信号５２をＨレベルとした状態、及びＬレベルとした状態のそれぞれにおいてテストを実施するのは、どちらか一方の状態のテストでは、端子Ｂ１がＨレベル固定となるような異常、又はＬレベル固定となるような異常の両方を検出することができないからである。

【0072】

このように、端子Ｂ１用回路４０（１）～端子Ｂ４０用回路４０（４０）のそれぞれにおけるアンド回路４５及びオア回路４６と、アンド回路７１及びオア回路７２とにより、複数の出力回路と複数の入力回路とを同時に有効にして、端子Ｂ１～Ｂ４０に出力した信号の論理と端子Ｂ１～Ｂ４０から入力された信号の論理とがそれぞれ一致するか否かを検出することにより端子Ｂ１～Ｂ４０における異常の有無を検出する検出回路として機能する。

【0073】

この検出回路は、第１の演算回路と、第２の演算回路とから構成されている。そして、第１の演算回路は、端子Ｂ１～Ｂ４０に出力した信号の論理と端子Ｂ１～Ｂ４０から入力された信号の論理との間の論理積演算をアンド回路４５によりそれぞれ行って、その論理積演算の複数の演算結果間の論理積演算をアンド回路７１によりさらに行い、最終的な演算結果を端子Ａ２に出力する。また、第２の演算回路は、端子Ｂ１～Ｂ４０に出力した信号の論理と端子Ｂ１～Ｂ４０から入力された信号の論理との間の論理和演算をオア回路４６によりそれぞれ行って、その論理和演算の複数の演算結果間の論理和演算をオア回路７２によりさらに行い、最終的な演算結果を端子Ａ３に出力する。

【0074】

このように、内部テスト信号５１をＨレベルとしてテスト状態として、テスト入力信号５２をＨレベルとした状態で、出力信号５８と入力信号５７の両方がＨレベルであれば、アンド回路４５の演算結果であるテスト結果出力信号（Ｈ）Ｂ１もＨレベルとなり端子Ｂ１がＬレベル固定となるような縮退故障が発生していないことが確認できる。

【0075】

そして、端子Ｂ１用回路４０（１）～端子Ｂ４０用回路４０（４０）からそれぞれ出力される、テスト結果出力信号（Ｈ）Ｂ１～Ｂ４０の全てがＨレベルであれば、アンド回路７１の最終的な出力結果もＨレベルとなり、端子Ｂ１～Ｂ４０の全てにおいて、Ｌレベル固定となるような縮退故障が発生していないことが確認できる。

【0076】

また、内部テスト信号５１をＨレベルとしてテスト状態として、テスト入力信号５２をＬレベルとした状態で、出力信号５８と入力信号５７の両方がＬレベルであれば、オア回路４６の演算結果であるテスト結果出力信号（Ｌ）Ｂ１もＬレベルとなり端子Ｂ１がＨレベル固定となるような縮退故障は発生していないことが確認できる。

【0077】

そして、端子Ｂ１用回路４０（１）～端子Ｂ４０用回路４０（４０）からそれぞれ出力される、テスト結果出力信号（Ｌ）Ｂ１～Ｂ４０の全てがＬレベルであれば、オア回路７２の最終的な出力結果もＬレベルとなり、端子Ｂ１～Ｂ４０の全てにおいて、Ｈレベル固定となるような縮退故障は発生していないことが確認できる。

【0078】

最後に、本実施形態の半導体集積回路における動作時のタイミングチャートを図１１、図１２に示す。

【0079】

図１１は、通常動作状態における動作時のタイミングチャートである。

【0080】

通常動作状態では、内部テスト信号５１はＬレベルとなっている。そして、出力許可信号５５がＨレベルになると出力回路が有効状態となる。そして、出力回路が有効状態の場合、内部回路から出力された出力信号５９はセレクタ４４により出力信号５８として出力され、３ステート出力バッファ３１を経由して端子Ｂ１にも同じ論理の信号が出力される。なおこの状態においては、入力信号５７は、入力無効状態となっている。

【0081】

次に、時刻Ｔ１において出力許可信号がＬレベルとなり、入力許可信号５６がＨレベルになると出力回路は無効状態となり入力回路が有効状態となる。

【0082】

すると、出力信号５８、５９はいずれも論理無効状態となり、端子Ｂ１に入力された信号はオア回路３２を経由して、入力信号５７として内部回路に入力されることになる。

【0083】

次に、通常動作状態であった半導体集積回路において内部テスト信号５１をＬレベルからＨレベルとしてテスト状態にした場合の動作時のタイミングチャートを図１２に示す。なお、ここではテスト入力信号５２をＨレベルにするテストを行う場合についてのみ説明するが、テスト入力信号５２をＬレベルにするテストを行う場合でも論理が逆なだけで同様の動作が行われる。

【0084】

通常動作状態ではＬレベルであった内部テスト信号５１が時刻Ｔ２においてＨレベルになると、半導体集積回路はテスト状態に移行し、出力許可信号５５及び入力許可信号５６がいずれもＨレベルとなる。その結果、入力回路及び出力回路の両方が有効状態となる。

【0085】

そして、このテスト状態において、テスト入力信号５２に図１２に示すような信号が入力されると、このテスト入力信号５２は、端子Ｂ１～Ｂ４０の各端子において出力信号５８として出力される。この出力信号５８は、各端子のパッドを経由して入力信号５７として内部回路に入力される。そのため、アンド回路４５において、端子毎に出力信号５８と入力信号５７との間の論理積演算が行われテスト結果出力信号（Ｈ）Ｂ１～Ｂ４０として出力されることになる。ここで、全ての端子Ｂ１～Ｂ４０に異常が無ければ、テスト結果出力信号（Ｈ）Ｂ１～Ｂ４０からも同様のＨレベルの信号が出力されるはずである。

【0086】

そして、この４０のテスト結果出力信号（Ｈ）Ｂ１～Ｂ４０が全てＨレベルであれば、これらの信号間の論理積を演算した最終的な検査結果もＨレベルとなり、端子Ａ２からＨレベルの信号が出力されることになる。

【0087】

アンド回路７１は、各端子からのテスト結果出力信号（Ｈ）Ｂ１～Ｂ４０の全てがＨレベルで一致したことを検出するための検出回路として機能する。

【0088】

なお、テスト入力信号５２をＬレベルとするテストを実施する場合には、オア回路７２は、各端子からのテスト結果出力信号（Ｌ）Ｂ１～Ｂ４０の全てがＬレベルで一致したことを検出するための検出回路として機能する。

【0089】

端子Ｂ１～Ｂ４０のいずれかにおいて縮退故障が発生した場合には、アンド回路７１又はオア回路７２の出力が期待論理とはならない。そのため、アンド回路７１又はオア回路７２の出力が期待論理とならない場合には、端子Ｂ１～Ｂ４０のいずれかにおいて縮退故障が発生したと判定することができる。

【0090】

また、遷移故障を検出するためには、許容される遅延量までを包括するタイミングでテスト結果の出力である端子Ａ２、Ａ３の論理を判定する。もし、許容量される遅延量以上の遅延が発生した場合には、設定されたタイミングにおいて論理変化が間に合わず、端子Ａ２、Ａ３の論理が期待論理とならない。このように設定されたタイミングにおいて端子Ａ２、Ａ３の論理が期待論理とならないことを検出することにより、端子Ｂ１～Ｂ４０のいずれかにおいて遷移故障が発生していることを検出可能となる。

【0091】

このように本実施形態の半導体集積回路によれば、テスト用端子１０３のみをＬＳＩテスタ２００に接続して機能検査を行う場合であっても、ＬＳＩテスタ２００に接続しない実機能用端子１０４である端子Ｂ１～Ｂ４０の縮退故障又は遷移故障を検出することが可能となる。

【0092】

（第２の実施形態）
次に、本発明の第２の実施形態の半導体集積回について説明する。

【0093】

本実施形態の半導体集積回路における端子Ｂ１～Ｂ４０の検査を行うための回路構成を図１３に示す

【0094】

本実施形態の半導体集積回路では、図６に示した第１の実施形態の回路構成に対して、端子Ｂ１用回路４０（１）～端子Ｂ４０用回路４０（４０）が、それぞれ、端子Ｂ１用回路６０（１）～端子Ｂ４０用回路６０（４０）に置き換えられた構成となっている。また、本実施形態の半導体集積回路では、テストクロック信号６１が端子Ａ４から入力されるような回路構成となっている。

【0095】

そして、端子Ｂ１用回路６０（１）～端子Ｂ４０用回路６０（４０）は、第１の実施形態における端子Ｂ１用回路４０（１）～端子Ｂ４０用回路４０（４０）に対して、アンド回路４５及びオア回路４６の出力が、それぞれフリップフロップ回路６２、６３を介してアンド回路７１、オア回路７２にそれぞれ入力されている点が異なっている。

【0096】

本実施形態においても端子Ｂ１用回路６０（１）の回路構成のみについて説明する。

【0097】

フリップフロップ回路６２、６３は、それぞれ、テストクロック信号６１をクロック入力として動作し、アンド回路４５及びオア回路４６の出力信号をラッチして、テスト結果出力信号（Ｈ）Ｂ１、（Ｌ）Ｂ１として出力する。

【0098】

本実施形態においても検出回路は、第１の演算回路と、第２の演算回路とから構成されている。そして、第１の演算回路は、端子Ｂ１に出力した信号の論理と端子Ｂ１から入力された信号の論理との間でアンド回路４５により行われた論理積演算の演算結果を入力とするフリップフロップ回路６２をさらに備えている。そして、本実施形態においては、アンド回路７１は、複数のフリップフロップ回路６２の複数の出力間の論理積演算を行い最終的なテスト結果として出力する。

【0099】

また、第２の演算回路は、端子Ｂ１に出力した信号の論理と端子Ｂ１から入力された信号の論理との間でオア回路４６により行われた論理和演算の演算結果を入力とするフリップフロップ回路６３をさらに備えている。そして、本実施形態においては、オア回路７２は、複数のフリップフロップ回路６３の複数の出力間の論理和演算を行い最終的なテスト結果として出力する。

【0100】

次に、本実施形態の半導体集積回路におけるテスト状態におけるタイミングチャートを図１４に示す。なお、ここではテスト入力信号５２をＨレベルにするテストを行う場合についてのみ説明するが、テスト入力信号５２をＬレベルにするテストを行う場合でも論理が逆なだけで同様の動作が行われる。

【0101】

通常動作状態ではＬレベルであった内部テスト信号５１が時刻Ｔ４においてＨレベルになると、半導体集積回路はテスト状態に移行し、出力許可信号５５及び入力許可信号５６がいずれもＨレベルとなる。その結果、入力回路及び出力回路の両方が有効状態となる。

【0102】

そして、このテスト状態において、テスト入力信号５２がＨレベルになると、異常が無ければアンド回路４５の出力もＨレベルとなる。そして、フリップフロップ回路６２は、アンド回路４５の出力を、テストクロック信号６１の立ち上がりによりラッチしてテスト結果出力信号（Ｈ）Ｂ１として出力する。そのため、テスト結果出力信号（Ｈ）Ｂ１は、テストクロック信号６１と同期化された信号となる。

【0103】

具体的には、テスト結果出力信号（Ｈ）Ｂ１～Ｂ４０は、テストクロック信号６１の立ち上がりに同期して、時刻Ｔ５においてＨレベルとなり、時刻Ｔ６においてＬレベルとなる。

【0104】

つまり、テスト結果出力信号（Ｈ）Ｂ１～Ｂ４０のいずれかが、テスト入力信号５２がＨレベルとなってからテストクロック信号が立ち上がる時刻Ｔ５までに正常にＨレベルとならなければアンド回路７１の出力である端子Ａ２出力もＨレベルとはならない。また、テスト結果出力信号（Ｌ）Ｂ１～Ｂ４０のいずれかが、テスト入力信号５２がＬレベルとなってからテストクロック信号が立ち下がる時刻Ｔ６までに正常にＬレベルとならなければオア回路７２の出力である端子Ａ３出力もＬレベルとはならない。

【0105】

この結果、端子Ｂ１～Ｂ４０におけるＨレベル出力の遅延量、Ｌレベル出力の遅延量の許容範囲は、テスト入力信号５２の入力位相と、テストクロック信号６１の立ち上がり位相差Ｄ１、Ｄ２でそれぞれ定義できるようになる。その結果、本実施形態によれば、より遅延量の要求が厳しい条件においても時間差を精密に調整して判定することができるようになるとともに、結果判定は次のテストクロック信号６１の立ち上がり直前に行えることから、判定結果をＬＳＩテスタ２００側に出力する際の遅延の許容量が増すことから、判定動作の安定性も増すことができる。

【0106】

（第３の実施形態）
次に、本発明の第３の実施形態の半導体集積回について説明する。

【0107】

本実施形態の半導体集積回路における端子Ｂ１～Ｂ４０の検査を行うための回路構成を図１５に示す

【0108】

本実施形態の半導体集積回路では、図６に示した第１の実施形態の回路構成に対して、アンド回路７１及びオア回路７２を削除して、パラレルシリアル変換回路８１を設けた点が異なっている。また、本実施形態の半導体集積回路では、テストクロック信号６１が端子Ａ４から入力され、パラレルシリアル選択信号８３が端子Ａ５から入力されるような回路構成となっている。

【0109】

パラレルシリアル変換回路８１は、端子Ｂ１用回路４０（１）～端子Ｂ４０用回路４０（４０）から出力されるテスト結果出力信号（Ｈ）Ｂ１～Ｂ４０、及びテスト結果出力信号（Ｌ）Ｂ１～Ｂ４０をシリアル信号８４に変換して端子Ａ２に出力するシフトレジスタとして機能する。

【0110】

パラレルシリアル選択信号８３は、パラレルシリアル変換回路８１における動作を、パラレル動作、又はシフトレジスタ動作に切り替えるための信号である。パラレルシリアル選択信号８３がＨレベルの場合、パラレルシリアル変換回路８１はパラレル動作を行い、パラレルシリアル選択信号８３がＬレベルの場合、パラレルシリアル変換回路８１はシフトレジスタ動作を行うように設定されている。

【0111】

次に、図１５に示したパラレルシリアル変換回路８１の回路構成を図１６に示す。

【0112】

パラレルシリアル変換回路８１は、図１６に示されるように、直列に接続された複数のフリップフロップ回路８５（１）～８５（４０）と、複数のフリップフロップ回路８５（１）～８５（４０）のデータ入力を切り替えるための複数のセレクタ８６（１）～８６（３９）と、複数のセレクタ８７（１）～８７（４０）とから構成されている。

【0113】

セレクタ８７（１）～８７（４０）は、それぞれ、テスト入力信号５２がＨレベルの場合には、テスト結果出力信号８０Ｈ（Ｂ１）～８０Ｈ（Ｂ４０）を選択してセレクタ８６（１）～８６（３９）のＡ入力、及びフリップフロップ回路８５（４０）のデータ入力に出力する。また、セレクタ８７（１）～８７（４０）は、それぞれ、テスト結果入力５２がＬレベルの場合には、テスト結果出力信号８０Ｌ（Ｂ１）～８０Ｌ（Ｂ４０）を選択してセレクタ８６（１）～８６（３９）のＡ入力、及びフリップフロップ回路８５（４０）のデータ入力に出力する。

【0114】

ここで、直列に接続された４０個のフリップフロップ回路８５（１）～８５（４０）間には、それぞれ、３９個のセレクタ８６（１）～８６（３９）が挿入されている。

【0115】

そして、セレクタ８６（１）～８６（３９）は、それぞれ、パラレルシリアル選択信号８３がＬレベルの場合には、Ｂ入力に接続された前段のフリップフロップ回路８５の出力を次段のフリップフロップ回路８５の入力に出力する。また、セレクタ８６（１）～８６（３９）は、それぞれ、パラレルシリアル選択信号８３がＨレベルの場合には、Ａ入力に接続されたセレクタ８７（１）～８７（４０）からの出力を次段のフリップフロップ回路８５の入力に出力する。

【0116】

次に、本実施形態の半導体集積回路におけるテスト状態におけるタイミングチャートを図１７に示す。なお、ここではテスト入力信号５２をＨレベルにするテストを行う場合についてのみ説明するが、テスト入力信号５２をＬレベルにするテストを行う場合でも論理が逆なだけで同様の動作が行われる。

【0117】

通常動作状態ではＬレベルであった内部テスト信号５１が時刻Ｔ７においてＨレベルになると、半導体集積回路はテスト状態に移行し、出力許可信号５５及び入力許可信号５６がいずれもＨレベルとなる。その結果、入力回路及び出力回路の両方が有効状態となる。

【0118】

そして、このテスト状態において、パラレルシリアル変換回路８１では、パラレルシリアル選択信号８３がＨレベルの時にはパラレル動作（セレクタ８６におけるＡ入力経路）が行われ、パラレルシリアル選択信号８３がＬレベルの時にはシフトレジスタ動作（セレクタ８６におけるＢ入力経路）が行われる。

【0119】

そして、テストクロック信号６１が端子Ａ４から入力され、パラレル動作時には、テストクロック信号６１の立ち上がりに同期して、テスト結果出力信号Ｈ（Ｂ１）～Ｈ（Ｂ４０）、又は、テスト結果出力信号Ｌ（Ｂ１）～Ｌ（Ｂ４０）がラッチされる。そして、シフトレジスタ動作時には、テストクロック信号６１の立ち上がりに同期して、ラッチされたテスト結果出力Ｂ１～Ｂ４０がフリップフロップ回路８５（１）～（４０）間を順次転送される。

【0120】

なお、図１６に示したパラレルシリアル変換回路８１の回路構成はあくまでも一例であり、上記で説明したような動作を実現することが可能であればどのような回路構成であってもよい。

【0121】

ここで、パラレルシリアル選択信号８３がＨレベルの時におけるテストクロック信号６１の立ち上がりにより、テスト結果出力信号（Ｈ）Ｂ１～Ｂ４０は、フリップフロップ回路８５（１）～８５（４０）にそれぞれラッチされる。その後、パラレルシリアル選択信号８３がＬレベルとなり、フリップフロップ回路８５（１）～８５（４０）は、シフトレジスタ動作を行うようになり、テストクロック信号６１に同期してラッチした信号を順次後段に転送する。

【0122】

そして、最終的にテスト結果出力Ｂ１～Ｂ４０がパラレルシリアル変換された結果がシリアル信号８４として端子Ａ２から出力される。

【0123】

このような動作を、テスト入力信号５２をＬレベルとして、Ｌレベルのテスト結果出力信号（Ｌ）Ｂ１～Ｂ４０に基づいてシリアル信号８４を生成するテストと、テスト入力信号５２をＨレベルとして、Ｈレベルのテスト結果出力信号（Ｈ）Ｂ１～Ｂ４０に基づいてシリアル信号８４を生成するテストの２つの場合について実施する。

【0124】

本実施形態によれば、テスト結果として端子Ａ２から出力されるシリアル信号８４のどの部分が正常か異常であるのかを判定することにより、端子Ｂ１～Ｂ４０のうちのどの端子に縮退故障又は遅延故障が発生しているのかを把握することができる。もしも、パッケージ化後の状態において未使用の端子がある場合において、故障が発生している端子が未使用の端子である場合には、パッケージ化後の製品を良品とすることも可能となる。例えば、製品としては端子Ｂ１～Ｂ１０のみが使用される場合には、端子Ｂ１１～Ｂ４０のいずれかの端子に故障が発生していても製品としては良品判定することが可能となる。その結果、パッケージ化後の製品における歩留まり向上が図られることになる。

【符号の説明】

【0125】

３１ ステート出力バッファ
３２ オア回路
４０（１）～４０（４０） 端子Ｂ１用回路～端子Ｂ４０用回路
４１ 入出力切替回路
４２、４３ オア回路
４４ セレクタ
４５ アンド回路
４６ オア回路
５０ 出力信号
５１ 部テスト信号
５２ テスト入力信号
５３ 出力選択信号
５４ 入力選択信号
５５ 出力許可信号
５６ 入力許可信号
５７ 入力信号
５８、５９ 出力信号
６０（１）～６０（４０） 端子Ｂ１用回路～端子Ｂ４０用回路
６１ テストクロック信号
６２、６３ フリップフロップ回路
７１ アンド回路
７２ オア回路
８０Ｈ（Ｂ１）～８０Ｈ（Ｂ４０） テスト結果出力信号
８０Ｌ（Ｂ１）～８０Ｌ（Ｂ４０） テスト結果出力信号
８１ パラレルシリアル変換回路
８３ パラレルシリアル選択信号
８４ シリアル信号
８５（１）～８５（４０） フリップフロップ回路
８６（１）～８６（３９） セレクタ
８７（１）～８７（４０） セレクタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】