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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024125923
(43)【公開日】2024-09-19
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
H01L 21/76 20060101AFI20240911BHJP
H01L 29/06 20060101ALI20240911BHJP
H01L 21/336 20060101ALI20240911BHJP
【ＦＩ】
H01L21/76 N
H01L29/06 301M
H01L29/78 301D
H01L29/78 301R
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2023034062
(22)【出願日】2023-03-06
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】足立 耕作
(72)【発明者】
【氏名】泉 章太
【テーマコード（参考）】
5F032
5F140
【Ｆターム（参考）】
5F032AA34
5F032AA39
5F032AA44
5F032AA45
5F032AA46
5F032AA48
5F032AA64
5F032AA67
5F032AA70
5F032AA77
5F032AA78
5F032BA02
5F032BA03
5F032CA15
5F032CA16
5F032CA18
5F032CA24
5F032DA02
5F032DA23
5F032DA24
5F032DA30
5F032DA33
5F032DA34
5F032DA44
5F032DA53
5F140AA25
5F140AC21
5F140BA16
5F140BH14
5F140BH30
5F140BH43
5F140BH45
5F140CB04
5F140CB06
5F140CE07
(57)【要約】
【課題】半導体チップの主面に沿う横方向における耐圧を向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体チップ２と、半導体チップ２の第１主面３側に形成され、デバイス領域１０を区画する素子分離部１２とを含み、素子分離部１２は、半導体チップ２の第１主面３側に形成された分離トレンチ１５と、分離トレンチ１５の内壁に形成された分離絶縁膜１６と、分離絶縁膜１６を介して分離トレンチ１５に埋め込まれた分離導電体１７とを含み、分離導電体１７は、第１分離導電体２８と、第１分離導電体２８の側方に形成された第２分離導電体２９とを含み、第２分離導電体２９は、内側絶縁膜２５に接する内壁と内壁４１の反対側の外壁４２とを有し、第２分離導電体２９の頂部４３は、外壁４２から内壁４１とを接続する傾斜壁４４を有している、半導体装置１Ａを提供する。
【選択図】図４
【解決手段】半導体チップ２と、半導体チップ２の第１主面３側に形成され、デバイス領域１０を区画する素子分離部１２とを含み、素子分離部１２は、半導体チップ２の第１主面３側に形成された分離トレンチ１５と、分離トレンチ１５の内壁に形成された分離絶縁膜１６と、分離絶縁膜１６を介して分離トレンチ１５に埋め込まれた分離導電体１７とを含み、分離導電体１７は、第１分離導電体２８と、第１分離導電体２８の側方に形成された第２分離導電体２９とを含み、第２分離導電体２９は、内側絶縁膜２５に接する内壁と内壁４１の反対側の外壁４２とを有し、第２分離導電体２９の頂部４３は、外壁４２から内壁４１とを接続する傾斜壁４４を有している、半導体装置１Ａを提供する。
【選択図】図４
【特許請求の範囲】
【請求項1】
第１主面およびその反対側の第２主面を有する半導体チップと、
前記半導体チップの前記第１主面側に形成され、デバイス領域を区画する素子分離部とを含み、
前記素子分離部は、前記半導体チップの前記第１主面側に形成された分離トレンチと、
前記分離トレンチの内壁に形成された分離絶縁膜と、
前記分離絶縁膜を介して前記分離トレンチに埋め込まれた分離導電体とを含み、
前記分離導電体は、前記分離トレンチの中央部に形成された第１分離導電体と、前記分離絶縁膜の一部である内側絶縁膜を挟んで前記第１分離導電体の側方に形成された第２分離導電体とを含み、
前記第２分離導電体は、前記内側絶縁膜に接する内壁と前記内壁の反対側の外壁とを有し、
前記第２分離導電体の頂部は、前記外壁から前記内壁とを接続し、前記外壁から前記内壁に向かって下り傾斜した傾斜壁を有している、半導体装置。
前記半導体チップの前記第１主面側に形成され、デバイス領域を区画する素子分離部とを含み、
前記素子分離部は、前記半導体チップの前記第１主面側に形成された分離トレンチと、
前記分離トレンチの内壁に形成された分離絶縁膜と、
前記分離絶縁膜を介して前記分離トレンチに埋め込まれた分離導電体とを含み、
前記分離導電体は、前記分離トレンチの中央部に形成された第１分離導電体と、前記分離絶縁膜の一部である内側絶縁膜を挟んで前記第１分離導電体の側方に形成された第２分離導電体とを含み、
前記第２分離導電体は、前記内側絶縁膜に接する内壁と前記内壁の反対側の外壁とを有し、
前記第２分離導電体の頂部は、前記外壁から前記内壁とを接続し、前記外壁から前記内壁に向かって下り傾斜した傾斜壁を有している、半導体装置。
【請求項2】
前記半導体チップの前記第１主面の表層部において、前記第１主面に沿って前記第１分離導電体と前記第２分離導電体との境界を横切って形成された第２分離トレンチと、
前記第２分離トレンチに埋め込まれた埋め込み絶縁体とをさらに含み、
前記第１分離導電体は、前記第１主面に沿う方向において前記第２分離導電体の前記傾斜壁に対向する頂部側壁と、前記頂部側壁の下端部から前記第２分離導電体に向かって延びる頂部底壁とを含む、請求項１に記載の半導体装置。
前記第２分離トレンチに埋め込まれた埋め込み絶縁体とをさらに含み、
前記第１分離導電体は、前記第１主面に沿う方向において前記第２分離導電体の前記傾斜壁に対向する頂部側壁と、前記頂部側壁の下端部から前記第２分離導電体に向かって延びる頂部底壁とを含む、請求項１に記載の半導体装置。
【請求項3】
前記第２分離導電体の前記傾斜壁は、前記内側絶縁膜を挟んで前記第１分離導電体の前記頂部底壁の端部に隣り合う下端部を有している、請求項２に記載の半導体装置。
【請求項4】
前記分離導電体は、断面視において互いに離れた一対の前記第２分離導電体を含み、
前記一対の第２分離導電体は、前記第１主面に沿う横方向において前記第１分離導電体を挟み、それぞれが前記第１分離導電体の下端部から頂部までを被覆する一対のサイドウォールである、請求項１～３のいずれか一項に記載の半導体装置。
前記一対の第２分離導電体は、前記第１主面に沿う横方向において前記第１分離導電体を挟み、それぞれが前記第１分離導電体の下端部から頂部までを被覆する一対のサイドウォールである、請求項１～３のいずれか一項に記載の半導体装置。
【請求項5】
前記分離トレンチの底部は、前記中央部に凹部を有し、前記中央部に隣接する両側部分に一対の凸部を有する凹凸面を提供しており、
前記第１分離導電体の前記下端部が前記凹部に埋め込まれ、
前記一対のサイドウォールは、前記一対の凸部に支持されている、請求項４に記載の半導体装置。
前記第１分離導電体の前記下端部が前記凹部に埋め込まれ、
前記一対のサイドウォールは、前記一対の凸部に支持されている、請求項４に記載の半導体装置。
【請求項6】
前記凸部の上面から前記凹部の底面までの深さは、前記分離トレンチの幅の１／１０以下である、請求項５に記載の半導体装置。
【請求項7】
前記半導体チップの前記第１主面上に形成された層間絶縁層と、
前記層間絶縁層に埋め込まれ、前記第１分離導電体の頂部に接続された第１ビア電極と、
前記層間絶縁層に埋め込まれ、前記第２分離導電体の頂部に接続された第２ビア電極とを含み、
前記第２ビア電極の第２幅は、前記第１ビア電極の第１幅よりも広い、請求項１～３のいずれか一項に記載の半導体装置。
前記層間絶縁層に埋め込まれ、前記第１分離導電体の頂部に接続された第１ビア電極と、
前記層間絶縁層に埋め込まれ、前記第２分離導電体の頂部に接続された第２ビア電極とを含み、
前記第２ビア電極の第２幅は、前記第１ビア電極の第１幅よりも広い、請求項１～３のいずれか一項に記載の半導体装置。
【請求項8】
層間絶縁層は、第１層間絶縁層と、前記第１層間絶縁層上の第２層間絶縁層とを含み、
前記第１層間絶縁層と前記第２層間絶縁層との間に形成された第１配線層をさらに含み、
前記第１ビア電極は、前記第１配線層を挟んで、前記第１層間絶縁層に埋め込まれた下側ビア電極と、前記第２層間絶縁層に埋め込まれた上側ビア電極とに分離されており、
前記第２ビア電極は、前記第２層間絶縁層および前記第１層間絶縁層を貫通して埋め込まれ、前記下側ビア電極および前記上側ビア電極よりも長いロングビア電極を含む、請求項７に記載の半導体装置。
前記第１層間絶縁層と前記第２層間絶縁層との間に形成された第１配線層をさらに含み、
前記第１ビア電極は、前記第１配線層を挟んで、前記第１層間絶縁層に埋め込まれた下側ビア電極と、前記第２層間絶縁層に埋め込まれた上側ビア電極とに分離されており、
前記第２ビア電極は、前記第２層間絶縁層および前記第１層間絶縁層を貫通して埋め込まれ、前記下側ビア電極および前記上側ビア電極よりも長いロングビア電極を含む、請求項７に記載の半導体装置。
【請求項9】
平面視において、前記分離トレンチは、複数の前記第１ビア電極が選択的に配置された第１領域と、前記分離トレンチの長手方向において前記第１領域から離れており、複数の前記第２ビア電極が選択的に配置された第２領域とを含む、請求項７に記載の半導体装置。
【請求項10】
前記第２分離導電体は、前記第１分離導電体の第１電位と前記デバイス領域の第２電位との間の大きさの第３電位に固定されている、請求項１～３のいずれか一項に記載の半導体装置。
【請求項11】
前記半導体チップは、前記第２主面側に形成された第１導電型の第１不純物領域と、前記第１主面側に形成された第２導電型の第２不純物領域と、前記第１不純物領域と前記第２不純物領域との間に埋め込まれた第２導電型の埋め込み領域とを含み、
前記分離トレンチは、前記第１主面から前記第２不純物領域および前記埋め込み領域を貫通して前記第１不純物領域に底部を有し、
前記第２分離導電体は、前記第１主面に沿う横方向において、前記第２不純物領域および前記埋め込み領域と前記第１分離導電体との間に挟まれている、請求項１～３のいずれか一項に記載の半導体装置。
前記分離トレンチは、前記第１主面から前記第２不純物領域および前記埋め込み領域を貫通して前記第１不純物領域に底部を有し、
前記第２分離導電体は、前記第１主面に沿う横方向において、前記第２不純物領域および前記埋め込み領域と前記第１分離導電体との間に挟まれている、請求項１～３のいずれか一項に記載の半導体装置。
【請求項12】
前記半導体チップは、前記第２不純物領域における前記分離トレンチの側壁に沿って形成され、前記第２不純物領域よりも高濃度な第２導電型のシンカー領域をさらに含む、請求項１１に記載の半導体装置。
【請求項13】
前記第１不純物領域は、第１導電型の基板と、前記基板よりも低濃度な第１導電型のエピタキシャル層とを含み、
前記第２分離導電体の下端部が前記基板内に配置されている、請求項１１に記載の半導体装置。
前記第２分離導電体の下端部が前記基板内に配置されている、請求項１１に記載の半導体装置。
【請求項14】
前記内側絶縁膜は、前記分離トレンチの底部に開口を有し、
前記第１分離導電体は、前記開口を介して前記第１不純物領域に電気的に接続されている、請求項１１に記載の半導体装置。
前記第１分離導電体は、前記開口を介して前記第１不純物領域に電気的に接続されている、請求項１１に記載の半導体装置。
【請求項15】
第１主面およびその反対側の第２主面を有する半導体ウエハの前記第１主面にデバイス領域を区画するように環状の第１トレンチを形成する工程と、
前記第１トレンチの内壁に外側絶縁膜を形成し、前記第１トレンチ内に前記外側絶縁膜により区画されたリセスを形成する工程と、
前記第１トレンチ内に前記リセスを残すように、前記リセス内の前記外側絶縁膜上に第１導電体層を形成する工程と、
前記第１トレンチの底壁上の前記第１導電体層の部分および前記第１トレンチの底壁上の前記外側絶縁膜の部分を選択的にエッチングすることにより、前記第１トレンチの側壁に残った前記第１導電体層からなる外側分離導電体を形成し、かつ前記外側分離導電体により区画された第２トレンチを形成する工程と、
前記第２トレンチの内壁の前記外側分離導電体の部分および前記半導体ウエハ部分に、内側絶縁膜を形成する工程と、
前記第２トレンチに導電材料を埋め込むことにより内側分離導電体を形成する工程とを含む、半導体装置の製造方法。
前記第１トレンチの内壁に外側絶縁膜を形成し、前記第１トレンチ内に前記外側絶縁膜により区画されたリセスを形成する工程と、
前記第１トレンチ内に前記リセスを残すように、前記リセス内の前記外側絶縁膜上に第１導電体層を形成する工程と、
前記第１トレンチの底壁上の前記第１導電体層の部分および前記第１トレンチの底壁上の前記外側絶縁膜の部分を選択的にエッチングすることにより、前記第１トレンチの側壁に残った前記第１導電体層からなる外側分離導電体を形成し、かつ前記外側分離導電体により区画された第２トレンチを形成する工程と、
前記第２トレンチの内壁の前記外側分離導電体の部分および前記半導体ウエハ部分に、内側絶縁膜を形成する工程と、
前記第２トレンチに導電材料を埋め込むことにより内側分離導電体を形成する工程とを含む、半導体装置の製造方法。
【請求項16】
前記半導体ウエハは、前記第２主面側に形成された第１導電型の第１不純物領域と、前記第１主面側に形成された第２導電型の第２不純物領域と、前記第１不純物領域と前記第２不純物領域との間に埋め込まれた第２導電型の埋め込み領域とを含み、
前記第１トレンチは、前記第１主面から前記第２不純物領域および前記埋め込み領域を貫通して前記第１不純物領域に底部が達するように形成される、請求項１５に記載の半導体装置の製造方法。
前記第１トレンチは、前記第１主面から前記第２不純物領域および前記埋め込み領域を貫通して前記第１不純物領域に底部が達するように形成される、請求項１５に記載の半導体装置の製造方法。
【請求項17】
前記第１導電体層は、前記第１トレンチの内壁および前記半導体ウエハの前記第１主面を一体的に被覆するように形成され、
前記第２トレンチを形成する工程において、前記第１主面上の前記第１導電体層の部分のエッチングに続いて、前記第１トレンチの内壁上の前記第１導電体層の上部が選択的にエッチングされることにより、前記外側分離導電体の頂部に、前記外側分離導電体の外壁から内壁とを接続し、前記外壁から前記内壁に向かって下り傾斜した傾斜壁が形成される、請求項１５または１６に記載の半導体装置の製造方法。
前記第２トレンチを形成する工程において、前記第１主面上の前記第１導電体層の部分のエッチングに続いて、前記第１トレンチの内壁上の前記第１導電体層の上部が選択的にエッチングされることにより、前記外側分離導電体の頂部に、前記外側分離導電体の外壁から内壁とを接続し、前記外壁から前記内壁に向かって下り傾斜した傾斜壁が形成される、請求項１５または１６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
特許文献１は、ＤＴＩ（deep trench isolation）構造を含む素子分離部を備えた半導体装置を開示している。素子分離部は、半導体チップの主面に形成されたトレンチと、トレンチの側面を被覆する絶縁膜と、絶縁膜を挟んでトレンチ内に埋め込まれたポリシリコンとを含む。ポリシリコンは、トレンチの底壁を介して不純物領域の高濃度領域に電気的に接続されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－２６２３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本開示の一実施形態は、半導体チップの主面に沿う横方向における耐圧を向上できる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【0005】
本開示の一実施形態は、第１主面およびその反対側の第２主面を有する半導体チップと、前記半導体チップの前記第１主面側に形成され、デバイス領域を区画する素子分離部とを含み、前記素子分離部は、前記半導体チップの前記第１主面側に形成された分離トレンチと、前記分離トレンチの内壁に形成された分離絶縁膜と、前記分離絶縁膜を介して前記分離トレンチに埋め込まれた分離導電体とを含み、前記分離導電体は、前記分離トレンチの中央部に形成された第１分離導電体と、前記分離絶縁膜の一部である内側絶縁膜を挟んで前記第１分離導電体の側方に形成された第２分離導電体とを含み、前記第２分離導電体は、前記内側絶縁膜に接する内壁と前記内壁の反対側の外壁とを有し、前記第２分離導電体の頂部は、前記外壁から前記内壁とを接続し、前記外壁から前記内壁に向かって下り傾斜した傾斜壁を有している、半導体装置である。
【0006】
本開示の一実施形態は、第１主面およびその反対側の第２主面を有する半導体ウエハの前記第１主面にデバイス領域を区画するように環状の第１トレンチを形成する工程と、前記第１トレンチの内壁に外側絶縁膜を形成し、前記第１トレンチ内に前記外側絶縁膜により区画されたリセスを形成する工程と、前記第１トレンチ内に前記リセスを残すように、前記リセス内の前記外側絶縁膜上に第１導電体層を形成する工程と、前記第１トレンチの底壁上の前記第１導電体層の部分および前記第１トレンチの底壁上の前記外側絶縁膜の部分を選択的にエッチングすることにより、前記第１トレンチの側壁に残った前記第１導電体層からなる外側分離導電体を形成し、かつ前記外側分離導電体により区画された第２トレンチを形成する工程と、前記第２トレンチの内壁の前記外側分離導電体の部分および前記半導体ウエハ部分に、内側絶縁膜を形成する工程と、前記第２トレンチに導電材料を埋め込むことにより内側分離導電体を形成する工程とを含む、半導体装置の製造方法である。
【発明の効果】
【0007】
本開示の一実施形態によれば、半導体チップの主面に沿う横方向における耐圧を向上できる半導体装置およびその製造方法を提供できる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
次に、本開示の実施形態を、添付図面を参照して詳細に説明する。
【0010】
図１は、本開示の第１実施形態に係る半導体装置１Ａの模式的な平面図である。
【0011】
図１を参照して、半導体装置１Ａは、直方体形状の半導体チップ２を含む。半導体チップ２は、この実施形態では、Ｓｉ（シリコン）チップからなる。半導体チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。
【0012】
第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、半導体チップ２の厚さ方向でもある。第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
【0013】
半導体装置１Ａは、第１主面３に形成された複数のデバイス領域１０を含む。複数のデバイス領域１０は、半導体チップ２の内側の領域を利用して種々の機能デバイスがそれぞれ形成された領域である。複数のデバイス領域１０は、平面視において第１～第４側面５Ａ～５Ｄから間隔を空けて第１主面３の内方部にそれぞれ区画されている。デバイス領域１０の個数、配置および形状はいずれも任意であり、特定の個数、配置および形状に限定されない。
【0014】
複数の機能デバイスは、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも１つをそれぞれ含んでいてもよい。半導体スイッチングデバイスは、ＪＦＥＴ（Junction Field Effect Transistor：接合型トランジスタ）、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：絶縁ゲート型の電界効果トランジスタ）、ＢＪＴ（Bipolar Junction Transistor：バイポーラトランジスタ）、および、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor：絶縁ゲート型のバイポーラトランジスタ）のうちの少なくとも１つを含んでいてもよい。
【0015】
半導体整流デバイスは、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。受動デバイスは、抵抗、コンデンサ、インダクタおよびヒューズのうちの少なくとも１つを含んでいてもよい。複数のデバイス領域１０は、この実施形態では、少なくとも１つのトランジスタ領域１１を含む。
【0016】
トランジスタ領域１１は、複数のトランジスタ素子が形成される領域である。トランジスタ領域１１には、半導体装置１Ａのソース－ドレイン間が導通状態のとき（オン時）に半導体チップ２の横方向に電流が流れる。トランジスタ領域１１は、平面視においてたとえば四角形である。
【0017】
図２は、図１に示す領域IIの拡大図である。図３は、図２に示すIII－III断面を示す図である。図４は、図３に示す構造の要部を拡大した断面図である。図５は、図４の二点鎖線Vで囲まれた部分の拡大図である。
【0018】
図３および図４を参照して、半導体チップ２は、第２主面４側の領域に形成されたｐ型（第１導電型）の第１不純物領域６を含む。第１不純物領域６は、「ベース領域」と称してもよい。第１不純物領域６は、第２主面４に沿って層状に延び、第２主面４および第１～第４側面５Ａ～５Ｄの一部から露出している。第１不純物領域６は、第１主面３側のｐ型不純物濃度が第２主面４側のｐ型不純物濃度よりも低い濃度勾配を有している。第１不純物領域６は、具体的には、第２主面４側からこの順に積層されたｐ型の高濃度領域６ａおよびｐ型の低濃度領域６ｂを含む積層構造を有している。なお、図４の拡大図では第２主面４のアウトラインが示されていないが、説明の便宜上、最も第２主面４に近い半導体チップ２の位置を第２主面４として示している。
【0019】
高濃度領域６ａは、比較的高いｐ型不純物濃度を有している。高濃度領域６ａのｐ型不純物濃度は、１×１０１７ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。高濃度領域６ａは、ｐ型不純物としてのホウ素（Ｂ）を含んでいてもよい。高濃度領域６ａは、５０μｍ以上５００μｍ以下の厚さを有していてもよい。高濃度領域６ａは、この実施形態では、ｐ型の半導体基板（Ｓｉ基板）からなる。
【0020】
低濃度領域６ｂは、高濃度領域６ａよりも低いｐ型不純物濃度を有し、高濃度領域６ａの上に積層されている。低濃度領域６ｂのｐ型不純物濃度は、１×１０１４ｃｍ－３以上１×１０１７ｃｍ－３以下であってもよい。低濃度領域６ｂは、ｐ型不純物としてのホウ素（Ｂ）を含んでいてもよい。低濃度領域６ｂは、高濃度領域６ａの厚さ未満の厚さを有している。低濃度領域６ｂの厚さは、１μｍ以上２０μｍ以下であってもよい。低濃度領域６ｂは、この実施形態では、ｐ型のエピタキシャル層（Ｓｉエピタキシャル層）からなる。
【0021】
図３および図４を参照して、半導体チップ２は、第１主面３側の領域に形成されたｎ型（第２導電型）の第２不純物領域７を含む。第２不純物領域７は、第１主面３に沿って層状に延び、第１主面３および第１～第４側面５Ａ～５Ｄの一部から露出している。第２不純物領域７のｎ型不純物濃度は、１×１０１４ｃｍ－３以上１×１０１７ｃｍ－３以下であってもよい。第２不純物領域７は、５μｍ以上３０μｍ以下の厚さを有していてもよい。第２不純物領域７は、厚さ方向に一様なｎ型不純物濃度を有していてもよいし、第１主面３に向かってｎ型不純物濃度が上昇する濃度勾配を有していてもよい。第２不純物領域７は、ｎ型のエピタキシャル層（Ｓｉエピタキシャル層）からなっていてもよい。
【0022】
半導体チップ２は、第１不純物領域６と第２不純物領域７との間に埋め込まれたｎ型（第２導電型）の埋め込み領域８を含む。他の言い方では、第１不純物領域６、埋め込み領域８および第２不純物領域７は、第２主面４側からこの順で積層されている。埋め込み領域８は、第１不純物領域６および第２不純物領域７に電気的に接続されている。埋め込み領域８は、第２不純物領域７に沿って層状に延びている。埋め込み領域８は、第１～第４側面５Ａ～５Ｄの一部から露出している。埋め込み領域８のｎ型不純物濃度は、第２不純物領域７のｎ型不純物濃度よりも低く、たとえば、１×１０１６ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。埋め込み領域８は、０．１μｍ以上５μｍ以下の厚さを有していてもよい。埋め込み領域８は、ｎ型のエピタキシャル層（Ｓｉエピタキシャル層）からなっていてもよい。
【0023】
図２～図４を参照して、半導体チップ２は、第１主面３側において形成され、トランジスタ領域１１を区画する素子分離部１２を含む。素子分離部１２は、平面視において環状、具体的には、四角環状である。より具体的には、素子分離部１２は、平面視において円弧状に湾曲した角部（四隅）を有する四角環状である。
【0024】
素子分離部１２は、第１トレンチ構造１３と、第１トレンチ構造１３に対して第１主面３側に形成された第２トレンチ構造１４とを含む。
【0025】
図２を参照して、第１トレンチ構造１３および第２トレンチ構造１４は、いずれも平面視において環状、具体的には、四角環状である。複数の第２トレンチ構造１４のいくつかは、平面視において第１トレンチ構造１３に重なっている。第１トレンチ構造１３に重なる第２トレンチ構造１４は、第１トレンチ構造１３の上部に形成されている。図２では、第１トレンチ構造１３に重なる第２トレンチ構造１４が破線で示されている。
【0026】
第１トレンチ構造１３は、分離トレンチ１５と、分離絶縁膜１６と、分離導電体１７とを含む。
【0027】
図２を参照して、分離トレンチ１５は、トランジスタ領域１１を区画するように第１主面３側に形成されている。分離トレンチ１５は、この実施形態では、平面視において環状（この実施形態では四角環状）である。より具体的には、分離トレンチ１５は、平面視において円弧状に湾曲した角部（四隅）を有している。
【0028】
図４を参照して、分離トレンチ１５は、第１不純物領域６に至るように、第２不純物領域７および埋め込み領域８を貫通している。分離トレンチ１５の底部１８は、第１不純物領域６に配置されている。分離トレンチ１５の底部１８は、分離トレンチ１５の底壁と称されてもよい。具体的には、分離トレンチ１５は、第１不純物領域６の高濃度領域６ａに至るように第１主面３から第２主面４側に向けて延び、第２不純物領域７、埋め込み領域８および第１不純物領域６の低濃度領域６ｂを貫通している。
【0029】
分離トレンチ１５は、断面視において、底部１８から頂部２０に向かって幅が広くなるテーパ状に形成されている。したがって、分離トレンチ１５の幅（断面視において対向する一対の側壁１９間の距離）は、底部１８から頂部２０に向かって連続的に増加している。分離トレンチ１５は、頂部２０において、第１幅Ｗ１を有している。第１幅Ｗ１は、平面視で分離トレンチ１５が延びる方向に直交する方向の幅である。第１幅Ｗ１は、０．５μｍ以上１０μｍ以下であってもよい。第１幅Ｗ１は、２μｍ以上５μｍ以下であることが好ましい。分離トレンチ１５の側壁１９は、底部１８から頂部２０に至るまで、平坦もしくは略平坦な面を提供していてもよい。
【0030】
分離トレンチ１５の底部１８は、断面視における分離トレンチ１５の中央部に凹部２１を有し、分離トレンチ１５の中央部に隣接する両側部分に一対の凸部２２を有する凹凸面２３を提供している。底部１８の凹部２１は、底部１８の中央部を凸部２２よりも意図的に掘り下げることにより形成されたものではなく、たとえば、後述する第１導電材料１０８および外側絶縁膜２４のエッチング工程（図６Ｇ参照）時のオーバーエッチングにより生じる程度の窪みであってもよい。凸部２２の上面から凹部２１の底面までの深さＤ１は、分離トレンチ１５の第１幅Ｗ１の１／１０以下であり、好ましくは、１／３００～１／３０である。
【0031】
分離絶縁膜１６は、分離トレンチ１５の内壁に形成されている。分離絶縁膜１６の底部１８上の部分には、コンタクト開口９が形成されている。コンタクト開口９は、分離トレンチ１５内に第１不純物領域６を露出させている。分離絶縁膜１６は、この実施形態では、ＳｉＯ２（酸化シリコン）である。分離絶縁膜１６は、外側絶縁膜２４と、内側絶縁膜２５とを含む。
【0032】
外側絶縁膜２４は、半導体チップ２と分離導電体１７とを絶縁する膜であり、分離トレンチ１５の内壁に形成されている。外側絶縁膜２４は、分離トレンチ１５の側壁１９および底部１８に沿って形成されている。外側絶縁膜２４は、側壁１９および底部１８において一様な第１厚さＴ１を有している。
【0033】
第１厚さＴ１は、後述する分離導電体１７の第２分離導電体２９の第３電位Ｖ３（図３参照）に応じて適宜の大きさであってもよい。第１厚さＴ１は、たとえば、５００Å以上１００００Å以下であってもよい。第１厚さＴ１は、２０００Å以上５０００Å以下であることが好ましい。ただし、外側絶縁膜２４は、側壁１９と底部１８とが交差する角部２６において、選択的に厚い厚膜部２７を有していてもよい。これにより、分離トレンチ１５の角部２６における分離絶縁膜１６の耐圧を向上することができる。
【0034】
分離トレンチ１５において外側絶縁膜２４の内側に、分離導電体１７が埋め込まれている。分離導電体１７は、ポリシリコンである。このポリシリコンは、この実施形態では、ｐ型（第１導電型）不純物（たとえばボロン（Ｂ））が添加されたドープトポリシリコンである。分離導電体１７は、コンタクト開口９から露出する第１不純物領域６に電気的に接続されていてもよい。
【0035】
分離導電体１７は、内側絶縁膜２５により絶縁分離された第１分離導電体２８および第２分離導電体２９を含む。第１分離導電体２８および第２分離導電体２９は、それぞれ、主分離導電体および補助分離導電体と称されてもよい。第１分離導電体２８が分離トレンチ１５の中央部に形成され、第２分離導電体２９が、内側絶縁膜２５を介して第１分離導電体２８の両側側方に形成されている。したがって、第１分離導電体２８および第２分離導電体２９は、それぞれ、内側分離導電体および外側分離導電体と称されてもよい。
【0036】
第１分離導電体２８は第２分離導電体２９よりも深くまで形成され、コンタクト開口９から露出する第１不純物領域６に電気的に接続されている。一方、第２分離導電体２９は、外側絶縁膜２４および内側絶縁膜２５に被覆され、第１不純物領域６、埋め込み領域８および第２不純物領域７の積層構造から絶縁されている。
【0037】
図４を参照して、この実施形態では、第１分離導電体２８は、分離トレンチ１５の凹部２１に埋め込まれた下端部３０を有している。第１分離導電体２８は、凹部２１から第１主面３に向かって上方に延びる壁状に形成されている。図２を参照して、第１分離導電体２８は、この実施形態では、平面視において環状（この実施形態では四角環状）である。より具体的には、第１分離導電体２８は、平面視において円弧状に湾曲した角部（四隅）を有している。
【0038】
図４を参照して、第１分離導電体２８は、本体部３２と、突出部３３とを一体的に含む。
【0039】
本体部３２は、断面視において内側絶縁膜２５により挟まれた部分である。本体部３２は、断面視において、下端部３０から上端部３１に向かって幅が広くなるテーパ状に形成されている。第１主面３に沿う横方向における第１分離導電体２８（本体部３２の最も厚い部分）の第３厚さＴ３は、たとえば、０．５μｍ以上９μｍ以下であってもよい。第３厚さＴ３は、１μｍ以上２μｍ以下であることが好ましい。本体部３２は、断面視において、第１分離導電体２８のテーパ形状を提供する一対の側壁３４を有している。本体部３２の側壁３４は、下端部３０から上端部３１に至るまで、平坦もしくは略平坦な面を提供していてもよい。
【0040】
図５を参照して、突出部３３は、本体部３２の上端部３１から第１主面３に向かって延び、第１主面３から露出している。突出部３３は、断面視において本体部３２の上面に形成されたメサ形状である。これにより、第１分離導電体２８の頂部６０には、突出部３３の側壁からなる頂部側壁３５と、本体部３２の上壁からなる頂部底壁３６とが形成されている。
【0041】
頂部底壁３６は、本体部３２の側壁３４の上端から屈曲して第１主面３に沿って延びる平坦面を形成している。頂部底壁３６は、この実施形態では、第１主面３に平行である。頂部底壁３６は、第１主面３に沿う方向において、第１端部３７および第２端部３８を有している。第１端部３７は、相対的に突出部３３に近く、頂部側壁３５と交差部を形成する内側端部である。第２端部３８は、第１端部３７の反対側で、側壁３４と交差部を形成する外側端部である。
【0042】
頂部側壁３５は、頂部底壁３６の第１端部３７から第１主面３に向かって上方に延びる平坦面を形成している。頂部側壁３５は、突出部３３の上端面（後述する頂面４６）から頂部底壁３６に向かって下り傾斜する傾斜壁である。頂部底壁３６は、頂部側壁３５の下端部３９から第２分離導電体２９に向かって、第１主面３に平行に延びている。
【0043】
この実施形態では、突出部３３は、第１主面３から頂部底壁３６に向かって、一対の頂部側壁３５の間の幅が広くなるテーパ状に形成されている。これにより、いずれもテーパ状の突出部３３および本体部３２は、それぞれの幅広部が互いに一体的に接続されている。各幅広部は、第１主面３に沿う方向において突出部３３および本体部３２の最も広い幅を有する部分である。
【0044】
図４を参照して、第２分離導電体２９は、第１分離導電体２８と分離トレンチ１５の側壁１９との間のスペースにおいて、分離トレンチ１５の底部１８から第１主面３の表層部まで埋め込まれた壁状に形成されている。図２を参照して、第２分離導電体２９は、この実施形態では、平面視において環状（この実施形態では四角環状）である。より具体的には、第２分離導電体２９は、平面視において円弧状に湾曲した角部（四隅）を有している。
【0045】
これにより、第２分離導電体２９は、第１主面３に沿う横方向において、第２不純物領域７および埋め込み領域８と第１分離導電体２８との間に挟まれている。埋め込み領域８は、分離トレンチ１５の深さ方向中間部において外側絶縁膜２４を介して第２分離導電体２９に被覆されている。
【0046】
この実施形態では、第２分離導電体２９は、断面視において互いに離れた一対の第２分離導電体２９を含む。一対の第２分離導電体２９は、第１分離導電体２８に取り囲まれた平面視環状であり、相対的にトランジスタ領域１１側に配置された内側第２分離導電体２９Ａと、第１分離導電体２８を取り囲む平面視環状であり、内側第２分離導電体２９Ａの反対側に配置された外側第２分離導電体２９Ｂとを含んでいてもよい。
【0047】
このように、一対の第２分離導電体２９は、第１分離導電体２８に対してトランジスタ領域１１側およびその反対側の両側に張り出しており、分離トレンチ１５の底部１８の凸部２２により下方から支持されている。一対の第２分離導電体２９の下端部４０は、第１不純物領域６の高濃度領域６ａおよび低濃度領域６ｂのうち、高濃度領域６ａ内に配置されている。
【0048】
一対の第２分離導電体２９は、第１分離導電体２８を挟んで対向している。一対の第２分離導電体２９は、互いに同じ第４厚さＴ４を有するように、分離トレンチ１５の底部１８の幅方向中央の中心線Ｃに対して線対称に形成されている。第１主面３に沿う横方向における第２分離導電体２９の第４厚さＴ４は、たとえば、０．１μｍ以上２．０μｍ以下であってもよい。第４厚さＴ４は、０．２μｍ以上１．０μｍ以下であることが好ましい。第２分離導電体２９の第４厚さＴ４は、第１分離導電体２８の第３厚さＴ３よりも小さくてもよいし、大きくてもよい。
【0049】
この実施形態では、一対の第２分離導電体２９は、第１分離導電体２８の下端部３０に隣接する凸部２２に下端部４０を有し、第１分離導電体２８の側壁３４に沿って凸部２２から第１主面３に向かって立ち上がっている。これにより、一対の第２分離導電体２９は、第１分離導電体２８を第１主面３に沿う横方向の内側および外側の両側から挟む壁状に形成されている。したがって、一対の第２分離導電体２９は、第１分離導電体２８の側壁３４の下端部３０から上端部３１までの全体を内側および外側から保護するサイドウォールと称されてもよい。
【0050】
各第２分離導電体２９は、内側絶縁膜２５に接する内壁４１と、内壁４１の反対側の外壁４２とを有している。第２分離導電体２９の内壁４１は、第１分離導電体２８の側壁３４に沿って延びる平坦もしくは略平坦な面を提供していてもよい。第２分離導電体２９の外壁４２は、分離トレンチ１５の側壁１９に沿って延びる平坦もしくは略平坦な面を提供していてもよい。
【0051】
各第２分離導電体２９の頂部４３は、傾斜壁４４を有している。傾斜壁４４は、第２分離導電体２９の外壁４２と内壁４１とを接続している。傾斜壁４４は、外壁４２から内壁４１に向かって下り傾斜している。この実施形態では、傾斜壁４４は、各第２分離導電体２９の周方向の全体にわたって連続して形成されている。したがって、各第２分離導電体２９の平面視環状の頂部４３には、第１分離導電体２８側に向かって分離導電体１７の頂部が窪むように、バンク状の傾斜壁４４が形成されている。
【0052】
図５を参照して、各第２分離導電体２９の傾斜壁４４は、内側絶縁膜２５を挟んで第１分離導電体２８の頂部底壁３６の第２端部３８に隣り合う下端部４５を有している。この実施形態では、各第２分離導電体２９の頂部４３は、内側絶縁膜２５を挟んで第１分離導電体２８の側壁３４に対向する内壁４１の上端から、直接的に屈曲する傾斜壁４４を有している。傾斜壁４４の下端部４５は、傾斜壁４４と内壁４１との交差部である。たとえば、傾斜壁４４の下端部４５は、断面視において、下端部４５から下側へ延び、第１分離導電体２８の頂部底壁３６に交差する傾斜延長線Ｌ（仮想線）を提供する位置に配置されていてもよい。
【0053】
図４を参照して、内側絶縁膜２５は、第１分離導電体２８と第２分離導電体２９とを絶縁する膜であり、第１分離導電体２８と第２分離導電体２９との間に形成されている。内側絶縁膜２５は、第１分離導電体２８の側壁３４を一様な第２厚さＴ２で被覆している。
【0054】
第２厚さＴ２は、後述する第１分離導電体２８の第１電位Ｖ１および第２分離導電体２９の第３電位Ｖ３（図３参照）に応じて適宜の大きさであってもよい。第２厚さＴ２は、第１厚さＴ１と同じであってもよいし、異なっていてもよい。第２厚さＴ２は、たとえば、５００Å以上１００００Å以下であってもよい。第２厚さＴ２は、２０００Å以上５０００Å以下であることが好ましい。
【0055】
内側絶縁膜２５の底部１８上の部分には、コンタクト開口９が形成されている。コンタクト開口９は、分離トレンチ１５内に第１不純物領域６を露出させている。
【0056】
第２トレンチ構造１４は、複数形成されている。複数の第２トレンチ構造１４は、ＳＴＩ構造（shallow trench isolation structure）と称されてもよい。複数の第２トレンチ構造１４は、外側絶縁膜２４および内側絶縁膜２５を被覆し、第１分離導電体２８の頂面４６（第１頂面）および第２分離導電体２９の頂面４７（第２頂面）を露出させるように互いに間隔を空けて形成されている。
【0057】
複数の第２トレンチ構造１４は、埋め込み領域８から第１主面３側に間隔を空けて形成されている。つまり、複数の第２トレンチ構造１４は、第２不純物領域７の厚さ範囲に形成されている。第２トレンチ構造１４は、平面視において第１トレンチ構造１３に沿って延びている。図２を参照して、この実施形態では、第２トレンチ構造１４は、平面視において第１トレンチ構造１３に沿って延びる環状（この実施形態では四角環状）に形成されている。
【0058】
図２および図５を参照して、第２トレンチ構造１４は、内側トレンチ構造１４Ａと、外側トレンチ構造１４Ｂとを含む。図２を参照して、内側トレンチ構造１４Ａは、分離トレンチ１５の内部において第１分離導電体２８と第２分離導電体２９との境界４８を横切り、平面視環状の境界４８を被覆するように境界４８に沿って環状に形成されている。外側トレンチ構造１４Ｂは、分離トレンチ１５の外部において第２分離導電体２９から離れ、分離トレンチ１５に沿って環状に形成されている。外側トレンチ構造１４Ｂは、分離トレンチ１５に取り囲まれたトレンチ構造と、分離トレンチ１５を取り囲むトレンチ構造とを含んでいてもよい。
【0059】
図５を参照して、内側トレンチ構造１４Ａは、第２分離トレンチの一例としてのシャロートレンチ４９および埋め込み絶縁体５０を含む。
【0060】
シャロートレンチ４９は、第１分離導電体２８の頂部側壁３５および頂部底壁３６と、第２分離導電体２９の傾斜壁４４とにより区画されたスペースである。たとえば、頂部底壁３６に対する頂部側壁３５の第１傾斜角θ１と、頂部底壁３６に対する傾斜壁４４の第２傾斜角θ２とを比較すると、第２傾斜角θ２が大きい。したがって、シャロートレンチ４９は、第１主面３に沿う底面５１（頂部底壁３６）と、底面５１から分離トレンチ１５の側壁１９側およびその反対側にそれぞれ延び、傾斜度が互いに異なる第２側面５３（傾斜壁４４）および第１側面５２（頂部側壁３５）を有していてもよい。
【0061】
埋め込み絶縁体５０は、シャロートレンチ４９に埋め込まれている。埋め込み絶縁体５０は、内側絶縁膜２５と一体的に形成されている。埋め込み絶縁体５０は、酸化シリコン等の酸化膜および窒化シリコン等の窒化膜のうちの少なくとも１つを含んでいてもよい。
【0062】
図５を参照して、外側トレンチ構造１４Ｂは、シャロートレンチ５４および埋め込み絶縁体５５を含む。
【0063】
シャロートレンチ５４は、第１主面３に沿う底面５６と、底面５６から分離トレンチ１５の側壁１９側およびその反対側にそれぞれ延び、傾斜度が互いに同じ第１側面５７および第２側面５８を有していてもよい。
【0064】
埋め込み絶縁体５５は、シャロートレンチ５４に埋め込まれている。埋め込み絶縁体５５は、外側絶縁膜２４と一体的に形成されている。埋め込み絶縁体５５は、酸化シリコン等の酸化膜および窒化シリコン等の窒化膜のうちの少なくとも１つを含んでいてもよい。
【0065】
図４および図５を参照して半導体チップ２は、ｎ型のシンカー領域５９をさらに含む。シンカー領域５９は、第２不純物領域７よりも高いｎ型不純物濃度を有している。たとえば、シンカー領域５９のｎ型不純物濃度は、１×１０１７ｃｍ－３以上１×１０２２ｃｍ－３以下であってもよい。シンカー領域５９は、第２不純物領域７における第２分離導電体２９との界面近傍において、分離トレンチ１５の側壁１９に沿って形成されている。
【0066】
図３を参照して、半導体装置１Ａは、トランジスタ領域１１に形成された機能デバイスの一例としてのプレーナゲート型のＭＩＳＦＥＴセル７０を含む。図２では、ＭＩＳＦＥＴセル７０の図示が省略されている。ＭＩＳＦＥＴセル７０は、ドレインソース電圧の大きさに応じて、ＨＶ（high voltage）－ＭＩＳＦＥＴセル（たとえば１００Ｖ以上１０００Ｖ以下）、ＭＶ（middle voltage）－ＭＩＳＦＥＴセル（たとえば３０Ｖ以上１００Ｖ以下）およびＬＶ（low voltage）－ＭＩＳＦＥＴセル（たとえば１Ｖ以上３０Ｖ以下）のうちのいずれか一つの形態を採り得る。この実施形態では、ＭＩＳＦＥＴセル７０がＨＶ－ＭＩＳＦＥＴセルからなる例について説明するが、ＭＩＳＦＥＴセル７０の形態をＨＶ－ＭＩＳＦＥＴセルに限定する趣旨ではない。
【0067】
ＭＩＳＦＥＴセル７０は、断面視において、少なくとも１つ（この実施形態では１つ）のｎ型の第１ウェル領域７１、少なくとも１つ（この実施形態では複数）のｐ型の第２ウェル領域７２、少なくとも１つ（この実施形態では１つ）のｎ型のドレイン領域７３、少なくとも１つ（この実施形態では複数）のｎ型のソース領域７４、少なくとも１つ（この実施形態では複数）のｐ型のチャネル領域７５、少なくとも１つ（この実施形態では複数）のｐ型のコンタクト領域７６、および、少なくとも１つ（この実施形態では複数）のプレーナゲート構造７７を含む。
【0068】
第１ウェル領域７１は、トランジスタ領域１１において第２不純物領域７の表層部に形成されている。第１ウェル領域７１は、第２不純物領域７よりも高いｎ型不純物濃度を有している。複数の第２ウェル領域７２は、トランジスタ領域１１において第１ウェル領域７１から間隔を空けて第２不純物領域７の表層部に形成されている。一方の第２ウェル領域７２は第１ウェル領域７１から第１方向Ｘの一方側に間隔を空けて形成され、他方の第２ウェル領域７２は第１ウェル領域７１から第１方向Ｘの他方側に間隔を空けて形成されている。
【0069】
ドレイン領域７３は、第１ウェル領域７１の周縁から内方に間隔を空けて第１ウェル領域７１の表層部に形成されている。複数のソース領域７４は、対応する第２ウェル領域７２の周縁から内方に間隔を空けて対応する第２ウェル領域７２の表層部にそれぞれ形成されている。複数のチャネル領域７５は、対応する第２ウェル領域７２の表層部において第２不純物領域７とソース領域７４の間にそれぞれ形成される。複数のコンタクト領域７６は、対応する第２ウェル領域７２の周縁から内方に間隔を空けて対応する第２ウェル領域７２の表層部にそれぞれ形成されている。複数のコンタクト領域７６は、対応するソース領域７４に隣り合っている。
【0070】
複数のプレーナゲート構造７７は、対応するチャネル領域７５を被覆するように第１主面３の上にそれぞれ形成され、対応するチャネル領域７５のオンオフを制御する。複数のプレーナゲート構造７７は、この実施形態では、第１ウェル領域７１および対応するソース領域７４に跨るようにそれぞれ形成されている。
【0071】
複数のプレーナゲート構造７７は、第１主面３側からこの順に積層されたゲート絶縁膜７８およびゲート電極７９を含む。ゲート絶縁膜７８は、酸化シリコン（ＳｉＯ２）を含んでいてもよいし、オルトケイ酸テトラエチル（ＴＥＯＳ）膜を含んでいてもよい。ゲート絶縁膜７８は、半導体チップ２の酸化物からなる酸化シリコン膜を含むことが好ましい。ゲート電極７９は、ポリシリコンを含むことが好ましい。ゲート電極７９は、ポリシリコン内に形成されたｎ型領域およびｐ型領域のいずれか一方または双方を含んでいてもよい。
【0072】
図３を参照して、半導体装置１Ａは、第１主面３に形成された複数の第３トレンチ構造８０を含む。複数の第３トレンチ構造８０は、ＳＴＩ構造と称してもよい。複数の第３トレンチ構造８０は、この実施形態では、ドレイン領域７３を他の領域から区画し、複数の第２ウェル領域７２の外縁部を他の領域から区画するように互いに間隔を空けて形成されている。
【0073】
複数の第３トレンチ構造８０は、この実施形態では、埋め込み領域８から第１主面３側に間隔を空けて形成されている。つまり、複数の第３トレンチ構造８０は、第２不純物領域７の厚さ範囲に形成されている。
【0074】
各第３トレンチ構造８０は、シャロートレンチ８１および埋め込み絶縁体８２を含む。シャロートレンチ８１は、第１主面３から第２主面４に向けて掘り下がっている。埋め込み絶縁体８２は、シャロートレンチ８１に埋め込まれている。埋め込み絶縁体８２は、酸化シリコンおよび窒化シリコンのうちの少なくとも１つを含んでいてもよい。
【0075】
半導体チップ２の第１主面３には、層間絶縁層８６が形成されている。層間絶縁層８６は、この実施形態では、単層の絶縁層により形成されている。層間絶縁層８６は、たとえば、酸化シリコン（ＳｉＯ２）を含んでいてもよい。層間絶縁層８６には、ドレインコンタクト電極８３、ソースコンタクト電極８４、ゲートコンタクト電極８５、第１コンタクト電極９１、バックゲートコンタクト電極９２および第２コンタクト電極９３が埋め込まれている。ドレインコンタクト電極８３、ソースコンタクト電極８４、ゲートコンタクト電極８５、第１コンタクト電極９１、バックゲートコンタクト電極９２および第２コンタクト電極９３は、それぞれ、ドレインビア、ソースビア、ゲートビア、第１ビア、バックゲートビアおよび第２ビアと称されてもよい。ドレインコンタクト電極８３、ソースコンタクト電極８４、ゲートコンタクト電極８５、第１コンタクト電極９１、バックゲートコンタクト電極９２および第２コンタクト電極９３は、それぞれ、タングステン（Ｗ）により形成されていてもよい。
【0076】
トランジスタ領域１１において、ドレイン領域７３にはドレインコンタクト電極８３を介してドレイン電位ＶＤが付与される。ドレイン電位ＶＤは、トランジスタ領域１１における正のデバイス電位である。ソース領域７４にはソースコンタクト電極８４を介してドレイン電位ＶＤ未満のソース電位ＶＳが付与される。ゲート電極７９にはゲートコンタクト電極８５を介してゲート電位ＶＧが付与される。
【0077】
第１分離導電体２８には、第１コンタクト電極９１を介して第１電位Ｖ１が付与される。第１分離導電体２８に付与された第１電位Ｖ１は、第１分離導電体２８を介して高濃度領域６ａに付与される。これにより、高濃度領域６ａが第１分離導電体２８と同電位に固定される。第１電位Ｖ１は、ドレイン電位ＶＤ以下（好ましくはドレイン電位ＶＤ未満）の電位であることが好ましい。つまり、第１電位Ｖ１は、最大のデバイス電位未満であることが好ましい。第１電位Ｖ１は、回路動作の基準となる基準電位、または、グランド電位であってもよい。第１電位Ｖ１は、グランド電位であることが好ましい。
【0078】
半導体チップ２内において第１トレンチ構造１３とトランジスタ領域１１との間に形成されたバックゲートコンタクト領域９０には、バックゲートコンタクト電極９２を介して第２電位Ｖ２が付与される。第２電位Ｖ２は、ドレイン電位ＶＤ以下（好ましくはドレイン電位ＶＤ未満）の電位であることが好ましい。第２電位Ｖ２は、最大のデバイス電位未満であることが好ましい。第２電位Ｖ２は、第１電位Ｖ１以上（Ｖ１≦Ｖ２）であってよい。第２電位Ｖ２は、第１電位Ｖ１を超えていてもよい（Ｖ１＜Ｖ２）。第２電位Ｖ２は、基準電位またはグランド電位であってもよい。
【0079】
第２分離導電体２９には、第２コンタクト電極９３を介して第３電位Ｖ３が付与される。第３電位Ｖ３は、第１電位Ｖ１と第２電位Ｖ２との間の中間電位（Ｖ１＜Ｖ３＜Ｖ２）であることが好ましい。第３電位Ｖ３が、第１電位Ｖ１と第２電位Ｖ２との間の中間電位であれば、第２電位Ｖ２から第１電位Ｖ１に向かって段階的に電圧が低くなるので、第１主面３に沿う横方向において電界を段階的に緩和することができる。
【0080】
図２を参照して、第１コンタクト電極９１および第２コンタクト電極９３は、互いに近接したパターンで配置されていてもよい。たとえば、平面視において、分離トレンチ１５は、複数の第１コンタクト電極９１が集約して配置された第１領域９４と、分離トレンチ１５の長手方向（この実施形態では、周方向）において第１領域９４から離れた第２領域９５とを含む。第１コンタクト電極９１および第２コンタクト電極９３は、第１領域９４および第２領域９５の両方に配置されており、各領域９４，９５において、分離トレンチ１５の幅方向において隣接している。
【0081】
この実施形態では、複数の第１コンタクト電極９１が、第１領域９４および第２領域９５のそれぞれにおいて、分離トレンチ１５の長手方向に沿って間隔を空けて配列されている。また、複数の第２コンタクト電極９３が、第１領域９４および第２領域９５のそれぞれにおいて、分離トレンチ１５の長手方向に沿って間隔を空けて配列されている。
【0082】
図５を参照して、第１コンタクト電極９１は、層間絶縁層８６を貫通して、第１分離導電体２８の頂部６０に接続されている。この実施形態では、第１コンタクト電極９１は、突出部３３の頂面４６に接続されている。第１コンタクト電極９１は、第１主面３に沿う横方向において、第１電極幅ＷＥ１を有している。第１電極幅ＷＥ１は、たとえば、０．１μｍ以上１μｍ以下であってもよい。
【0083】
図５を参照して、第２コンタクト電極９３は、層間絶縁層８６および埋め込み絶縁体５０の一部を貫通して、第２分離導電体２９の頂部４３に接続されている。この実施形態では、第２コンタクト電極９３は、第２分離導電体２９の傾斜壁４４に接続されている。第２コンタクト電極９３は、傾斜壁４４を介して第２分離導電体２９の頂部４３に埋め込まれた埋め込み部９６（この実施形態では、下端部９７）を有していてもよい。第２分離導電体２９の頂部４３に選択的に窪んだ凹部９８が形成され、この凹部９８に、第２分離導電体２９の埋め込み部９６が配置されていてもよい。
【0084】
第２コンタクト電極９３は、第１主面３に沿う横方向において、第２電極幅ＷＥ２を有している。第２電極幅ＷＥ２は、第１電極幅ＷＥ１よりも広く、たとえば、０．１μｍ以上１μｍ以下であってもよい。
【0085】
【0086】
図６Ａを参照して、半導体装置１Ａを製造するには、半導体チップ２のベースになる半導体ウエハ１００が用意される。半導体ウエハ１００は、第１主面３に相当する第１ウエハ主面１０１と、第２主面４に相当する第２ウエハ主面１０２とを有している。図６Ａの拡大図では第２ウエハ主面１０２のアウトラインが示されていないが、説明の便宜上、最も第２ウエハ主面１０２に近い半導体ウエハ１００の位置を第２ウエハ主面１０２として示している。
【0087】
半導体ウエハ１００は、第１不純物領域６、第２不純物領域７および埋め込み領域８を含む。第１不純物領域６は、高濃度領域６ａおよび低濃度領域６ｂを含む。高濃度領域６ａはｐ型の半導体基板からなる。低濃度領域６ｂは、エピタキシャル成長法によって、半導体基板の上に積層されたｐ型のエピタキシャル層からなる。
【0088】
次に、半導体ウエハ１００の第１ウエハ主面１０１の全面に、マスク１０３が形成される。マスク１０３は、たとえば、酸化シリコン（ＳｉＯ２）からなるハードマスクであってもよい。マスク１０３は、たとえば、熱酸化法やＣＶＤ法により形成される。
【0089】
次に、図６Ｂを参照して、マスク１０３上に、レジスト１０４が形成される。レジスト１０４は、分離トレンチ１５に相当する形状の開口１０５を有している。開口１０５を介してマスク１０３を選択的にエッチングすることにより、開口１０５がマスク１０３を貫通して第１ウエハ主面１０１に到達する。
【0090】
次に、図６Ｃを参照して、マスク１０３の開口１０５を介して半導体ウエハ１００が選択的にエッチングされる。これにより、第１ウエハ主面１０１にトランジスタ領域１１（デバイス領域１０）を区画するように環状の第１トレンチ１０６が形成される。第１トレンチ１０６は、第２不純物領域７および埋め込み領域８を貫通し、低濃度領域６ｂを露出させている。第１トレンチ１０６は、断面視において、底部１８から第１ウエハ主面１０１に向かって幅が大きくなるテーパ状に形成されている。エッチング法は、ドライエッチング法および／またはウエットエッチング法であってもよい。
【0091】
第１トレンチ１０６は、分離トレンチ１５のベースとなる形状であり、側壁１９および底部１８を有している。底部１８には、この段階では凹凸面２３が形成されておらず、平坦面が形成されている。
【0092】
次に、図６Ｄを参照して、第１トレンチ１０６の内壁にｎ型不純物が注入される。ｎ型不純物は、第１ウエハ主面１０１に対して一定の角度をつけた斜め方向に注入される。これにより、第２不純物領域７よりも高濃度なシンカー領域５９が形成される。シンカー領域５９は、第１ウエハ主面１０１にマスク１０３を残したまま形成される。これにより、第１ウエハ主面１０１の表層部の全体がシンカー領域５９と同等な濃度を有するｎ型不純物領域に変質することを防止できる。
【0093】
次に、図６Ｅを参照して、第１トレンチ１０６の内壁および第１ウエハ主面１０１に外側絶縁膜２４が形成される。外側絶縁膜２４は、たとえば、熱酸化法やＣＶＤ法により形成される。外側絶縁膜２４は、第１トレンチ１０６を埋め戻す膜ではなく、第１トレンチ１０６の内壁および第１ウエハ主面１０１に沿って一体的な層状に形成される。これにより、第１トレンチ１０６内には、外側絶縁膜２４により区画された空間であるリセス１０７が形成される。
【0094】
次に、図６Ｆを参照して、第２分離導電体２９のベースとなる第１導電材料１０８が、第１ウエハ主面１０１に堆積される。この実施形態では、第１導電材料１０８は、ｐ型（第１導電型）不純物が添加されたドープトポリシリコンを含む。第１導電材料１０８は、第１トレンチ１０６内にリセス１０７を残すように、リセス１０７内の外側絶縁膜２４上に層状に形成される。第１導電材料１０８は、ＣＶＤ法によって堆積してもよい。
【0095】
次に、図６Ｇを参照して、第１導電材料１０８の不要な部分および外側絶縁膜２４の不要な部分が除去される。この実施形態では、第１トレンチ１０６の底部１８上の第１導電材料１０８の部分および第１トレンチ１０６の底部１８上の外側絶縁膜２４の部分が選択的なエッチングにより除去される。これにより、第１トレンチ１０６の側壁１９に残った第１導電材料１０８からなる第２分離導電体２９（外側分離導電体）が形成される。また、外側絶縁膜２４の除去により、コンタクト開口９が形成される。
【0096】
この際、第１不純物領域６と第１分離導電体２８とのコンタクトの確保のため、外側絶縁膜２４が底部１８上に残らないように留意する。そのため、コンタクト開口９の形成時のエッチング時間が長くされ、第１トレンチ１０６の底部１８の中央部が選択的にオーバーエッチングされる。これにより、底部１８に凹部２１が形成され、底部１８が凹凸面２３となる。また、第１トレンチ１０６内には、第２分離導電体２９により区画された第２トレンチ１０９が形成される。第２トレンチ１０９は、リセス１０７により形成されている。
【0097】
さらにこの工程では、第１ウエハ主面１０１の表層部において、第１ウエハ主面１０１上の第１導電材料１０８がエッチングされた後、続いて、第１トレンチ１０６の側壁１９上の第１導電材料１０８の上部が選択的にエッチングされる。これにより、第２分離導電体２９の頂部４３に傾斜壁４４が形成される。
【0098】
次に、図６Ｈを参照して、第２トレンチ１０９の内壁に内側絶縁膜２５が形成される。内側絶縁膜２５は、たとえば、第２トレンチ１０９の内壁として露出する第１不純物領域６および第２分離導電体２９の熱酸化により形成されてもよい。
【0099】
次に、図６Ｉを参照して、第１分離導電体２８のベースとなる第２導電材料１１０が、第１ウエハ主面１０１に堆積される。この実施形態では、第２導電材料１１０は、ｐ型（第１導電型）不純物が添加されたドープトポリシリコンを含む。第２導電材料１１０の堆積は、第２トレンチ１０９の内側絶縁膜２５の内側スペースが埋め尽くされるまで続けられる。第２導電材料１１０は、ＣＶＤ法によって堆積してもよい。
【0100】
次に、図６Ｊを参照して、堆積した第２導電材料１１０の不要な部分が除去される。この工程は、研削法によって第１ウエハ主面１０１上の外側絶縁膜２４が露出するまで、第２導電材料１１０を除去する工程を含む。研削法は、ＣＭＰ（chemical mechanical polishing）法であってもよい。これにより、第２トレンチ１０９内に残存する第２導電材料１１０によって、第１分離導電体２８が形成される。これにより、第１トレンチ構造１３が形成される。むろん、この工程において、研削法に代えて、エッチング法（ウエットエッチング法および／またはドライエッチング法）が採用されてもよいし、研削法とエッチング法が組み合わされてもよい。第１分離導電体２８の形成後、第１ウエハ主面１０１上に残存する外側絶縁膜２４は除去される。
【0101】
次に、図６Ｋを参照して、シャロートレンチ４９およびシャロートレンチ５４が形成され、シャロートレンチ４９およびシャロートレンチ５４にそれぞれ、埋め込み絶縁体５０および埋め込み絶縁体５５が埋め込まれる。第１分離導電体２８の突出部３３は、シャロートレンチ４９の形成時のエッチングにより第１分離導電体２８の頂部が部分的に除去されることにより形成される。
【0102】
一方、第２分離導電体２９の頂部４３は、図６Ｊに示すように内側絶縁膜２５に被覆されているので、エッチングガス（またはエッチング液）との接触が防止される。これにより、シャロートレンチ４９の形成時に第２分離導電体２９の頂部４３が保護され、傾斜壁４４の形状が維持される。その結果、シャロートレンチ４９の断面形状が非対称となる（図５参照）。具体的には、第１傾斜角θ１に比べて第２傾斜角θ２が大きくなるように、シャロートレンチ４９の第１側面５２および第２側面５３が形成される。
【0103】
次に、半導体ウエハ１００の第１ウエハ主面１０１に、ＭＩＳＦＥＴセル７０等の機能デバイスが形成される。次に、第１ウエハ主面１０１に層間絶縁層８６が形成され、層間絶縁層８６に第１コンタクト電極９１および第２コンタクト電極９３等のビア電極が形成される。その後、半導体装置１Ａに必要な要素の形成工程を経て、半導体ウエハ１００が複数の半導体装置１Ａに分割される。これにより、半導体装置１Ａのチップが得られる。
【0104】
以上のように、半導体装置１Ａによれば、第１トレンチ構造１３の分離導電体１７が、第１分離導電体２８に加えて第２分離導電体２９を有している。第２分離導電体２９は、第１主面３に沿う横方向において、埋め込み領域８と第１分離導電体２８との間に挟まれている。
【0105】
第２分離導電体２９で被覆された埋め込み領域８は、ｐ型の第１不純物領域６と低濃度のｎ型の第２不純物領域７との間に挟まれており、分離トレンチ１５の底部１８よりも電界が集中しやすい。これは、ｐ型の第１不純物領域６に接続され、第１主面３の法線方向に延びる第１分離導電体２８（第１不純物領域６と同電位）と、第１主面３に沿って形成され、第１分離導電体２８に交差するｎ型の第２不純物領域７および埋め込み領域８との境界部で等電位線が断面視Ｌ字型に折れ曲がるためである。そして、この等電位線のＬ字型部分のコーナ部に電界が集中しやすい。そのため、分離トレンチ１５の側壁１９において、埋め込み領域８と分離導電体１７との間の部分に電界集中が生じると、半導体装置１Ａの耐圧が低下するおそれがある。
【0106】
そこで、埋め込み領域８を被覆する第２分離導電体２９を設けることにより、電界集中が生じても少なくとも内側絶縁膜２５が破壊することを防止することができる。これにより、半導体チップ２の第１主面３に沿う横方向における耐圧を向上することができる。
【0107】
また、第２分離導電体２９は、分離トレンチ１５の底部１８から頂部２０まで形成され、頂部２０を被覆している。分離トレンチ１５の頂部２０には第１主面３と側壁１９とが交わる角部が存在するので、電界が集中しやすい。この頂部２０も第２分離導電体２９で被覆されているので、分離トレンチ１５の頂部２０における分離絶縁膜１６の耐圧を向上することもできる。
【0108】
【0109】
半導体装置１Ｂでは、層間絶縁層８６は、複数の層間絶縁層の積層構造からなる多層膜であってもよい。この実施形態では、層間絶縁層８６は、第１層間絶縁層８７と、第１層間絶縁層８７上の第２層間絶縁層８８と、第２層間絶縁層８８上の第３層間絶縁層８９とを含む。
【0110】
第１層間絶縁層８７上には、第１配線層６１が形成されている。第１配線層６１は、たとえばアルミニウム（Ａｌ）を含む金属により形成されている。第１配線層６１は、第２層間絶縁層８８に被覆されている。第１配線層６１は、複数の独立した配線に分離されている。この実施形態では、第１配線層６１は、第１コンタクト下層配線６２と、バックゲート下層配線６３とを含む。
【0111】
第２層間絶縁層８８上には、第２配線層６４が形成されている。第２配線層６４は、たとえばアルミニウム（Ａｌ）を含む金属により形成されている。第２配線層６４は、第３層間絶縁層８９に被覆されている。第２配線層６４は、複数の独立した配線に分離されている。この実施形態では、第２配線層６４は、第１コンタクト上層配線６５と、バックゲート上層配線６６と、第２コンタクト配線６７とを含む。
【0112】
第１コンタクト電極９１は、第１コンタクト下層配線６２を挟んで、第１層間絶縁層８７に埋め込まれた下側ビア電極９１１と、第２層間絶縁層８８に埋め込まれた上側ビア電極９１２とに分離されている。下側ビア電極９１１は、第１コンタクト下層配線６２と第１分離導電体２８とを接続している。上側ビア電極９１２は、第１コンタクト上層配線６５と第１コンタクト下層配線６２とを接続している。
【0113】
バックゲートコンタクト電極９２は、バックゲート下層配線６３を挟んで、第１層間絶縁層８７に埋め込まれた下側ビア電極９２１と、第２層間絶縁層８８に埋め込まれた上側ビア電極９２２とに分離されている。下側ビア電極９２１は、バックゲート下層配線６３とバックゲートコンタクト領域９０とを接続している。上側ビア電極９２２は、バックゲート上層配線６６とバックゲート下層配線６３とを接続している。
【0114】
第２コンタクト電極９３は、第２層間絶縁層８８および第１層間絶縁層８７を連続して貫通して埋め込まれている。第２コンタクト電極９３は、第１層間絶縁層８７と第２層間絶縁層８８との境界部で分断されず、第１層間絶縁層８７に埋め込まれた部分および第２層間絶縁層８８に埋め込まれた部分の一体構造である。したがって、第２コンタクト電極９３は、第１コンタクト電極９１の下側ビア電極９１１および上側ビア電極９１２よりも長いロングビア電極と称されてもよい。
【0115】
以上のように、この半導体装置１Ｂによれば、第１トレンチ構造１３の分離導電体１７が、第１分離導電体２８に加えて第２分離導電体２９を有している。そのため、半導体装置１Ａと同様に、半導体チップ２の第１主面３に沿う横方向における耐圧を向上することができる。
【0116】
本開示の実施形態について説明したが、本開示は他の形態で実施することもできる。
【0117】
たとえば、図８および図９を参照して、第１コンタクト電極９１および第２コンタクト電極９３は、分離トレンチ１５の周方向において同一箇所に配置されている必要はない。たとえば、複数の第１コンタクト電極９１が第１領域９４に集約されて配置されており、第２コンタクト電極９３は第１領域９４に配置されていなくてもよい。一方、複数の第２コンタクト電極９３が第２領域９５に集約されて配置されており、第１コンタクト電極９１は第２領域９５に配置されていなくてもよい。
【0118】
また、図８および図９を参照して、第２コンタクト電極９３は、一対の第２分離導電体２９の両方に接続されている必要はなく、いずれか一方の第２分離導電体２９に選択的に接続されていてもよい。たとえば、一対の第２分離導電体２９Ａ，２９Ｂのうち、相対的にトランジスタ領域１１側に配置された内側第２分離導電体２９Ａに選択的に第２コンタクト電極９３を接続することが好ましい。これにより、第２電位Ｖ２から第１電位Ｖ１に向かって段階的に電圧を低くでき、第１主面３に沿う横方向において電界を段階的に緩和できる効果を得ることができる。
【0119】
たとえば、前述の実施形態では、半導体チップ２における電界集中部の一例として埋め込み領域８を示したが、第２分離導電体２９の被覆による耐圧向上の対象は、埋め込み領域８に限らない。たとえば、分離トレンチ１５の頂部２０であってもよい。
【0120】
たとえば、素子分離部１２が、１つのトランジスタ領域１１を環状に取り囲んで、他のデバイス領域１０から分離するものとして説明したが、隣り合う２つのトランジスタ領域１１の境界を区画するものであってもよい。
【0121】
たとえば、半導体装置１Ａ，１Ｂの各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１Ａ，１Ｂにおいて、ｐ型（第１導電型）の部分がｎ型であり、ｎ型（第２導電型）の部分がｐ型であってもよい。
【0122】
以上、本開示の実施形態は、すべての点において例示であり限定的に解釈されるべきではなく、すべての点において変更が含まれることが意図される。
【0123】
この明細書および図面の記載から以下に付記する特徴が抽出され得る。
【0124】
［付記１－１］
第１主面（３）およびその反対側の第２主面（４）を有する半導体チップ（２）と、
前記半導体チップ（２）の前記第１主面（３）側に形成され、デバイス領域（１０，１１）を区画する素子分離部（１２）とを含み、
前記素子分離部（１２）は、前記半導体チップ（２）の前記第１主面（３）側に形成された分離トレンチ（１５）と、
前記分離トレンチ（１５）の内壁（１９，１８）に形成された分離絶縁膜（１６）と、
前記分離絶縁膜（１６）を介して前記分離トレンチ（１５）に埋め込まれた分離導電体（１７）とを含み、
前記分離導電体（１７）は、前記分離トレンチ（１５）の中央部に形成された第１分離導電体（２８）と、前記分離絶縁膜（１６）の一部である内側絶縁膜（２５）を挟んで前記第１分離導電体（２８）の側方に形成された第２分離導電体（２９）とを含み、
前記第２分離導電体（２９）は、前記内側絶縁膜（２５）に接する内壁（４１）と前記内壁（４１）の反対側の外壁（４２）とを有し、
前記第２分離導電体（２９）の頂部（４３）は、前記外壁（４２）から前記内壁（４１）とを接続し、前記外壁（４２）から前記内壁（４１）に向かって下り傾斜した傾斜壁（４４）を有している、半導体装置（１Ａ，１Ｂ）。
第１主面（３）およびその反対側の第２主面（４）を有する半導体チップ（２）と、
前記半導体チップ（２）の前記第１主面（３）側に形成され、デバイス領域（１０，１１）を区画する素子分離部（１２）とを含み、
前記素子分離部（１２）は、前記半導体チップ（２）の前記第１主面（３）側に形成された分離トレンチ（１５）と、
前記分離トレンチ（１５）の内壁（１９，１８）に形成された分離絶縁膜（１６）と、
前記分離絶縁膜（１６）を介して前記分離トレンチ（１５）に埋め込まれた分離導電体（１７）とを含み、
前記分離導電体（１７）は、前記分離トレンチ（１５）の中央部に形成された第１分離導電体（２８）と、前記分離絶縁膜（１６）の一部である内側絶縁膜（２５）を挟んで前記第１分離導電体（２８）の側方に形成された第２分離導電体（２９）とを含み、
前記第２分離導電体（２９）は、前記内側絶縁膜（２５）に接する内壁（４１）と前記内壁（４１）の反対側の外壁（４２）とを有し、
前記第２分離導電体（２９）の頂部（４３）は、前記外壁（４２）から前記内壁（４１）とを接続し、前記外壁（４２）から前記内壁（４１）に向かって下り傾斜した傾斜壁（４４）を有している、半導体装置（１Ａ，１Ｂ）。
【0125】
この構成によれば、分離導電体（１７）は、第１分離導電体（２８）に加えて第２分離導電体（２９）を有している。これにより、第１主面（３）に沿う横方向において電界が集中しても、少なくとも内側絶縁膜（２５）が破壊することを防止することができる。これにより、半導体チップ（２）の第１主面（３）に沿う横方向における耐圧を向上することができる。
【0126】
［付記１－２］
前記半導体チップ（２）の前記第１主面（３）の表層部において、前記第１主面（３）に沿って前記第１分離導電体（２８）と前記第２分離導電体（２９）との境界を横切って形成された第２分離トレンチ（４９）と、
前記第２分離トレンチ（４９）に埋め込まれた埋め込み絶縁体（５０）とをさらに含み、
前記第１分離導電体（２８）は、前記第１主面（３）に沿う方向において前記第２分離導電体（２９）の前記傾斜壁（４４）に対向する頂部側壁（３５）と、前記頂部側壁（３５）の下端部（３９）から前記第２分離導電体（２９）に向かって延びる頂部底壁（３６）とを含む、付記１－１に記載の半導体装置（１Ａ，１Ｂ）。
前記半導体チップ（２）の前記第１主面（３）の表層部において、前記第１主面（３）に沿って前記第１分離導電体（２８）と前記第２分離導電体（２９）との境界を横切って形成された第２分離トレンチ（４９）と、
前記第２分離トレンチ（４９）に埋め込まれた埋め込み絶縁体（５０）とをさらに含み、
前記第１分離導電体（２８）は、前記第１主面（３）に沿う方向において前記第２分離導電体（２９）の前記傾斜壁（４４）に対向する頂部側壁（３５）と、前記頂部側壁（３５）の下端部（３９）から前記第２分離導電体（２９）に向かって延びる頂部底壁（３６）とを含む、付記１－１に記載の半導体装置（１Ａ，１Ｂ）。
【0127】
［付記１－３］
前記第２分離導電体（２９）の前記傾斜壁（４４）は、前記内側絶縁膜（２５）を挟んで前記第１分離導電体（２８）の前記頂部底壁（３６）の端部（３８）に隣り合う下端部（４５）を有している、付記１－２に記載の半導体装置（１Ａ，１Ｂ）。
前記第２分離導電体（２９）の前記傾斜壁（４４）は、前記内側絶縁膜（２５）を挟んで前記第１分離導電体（２８）の前記頂部底壁（３６）の端部（３８）に隣り合う下端部（４５）を有している、付記１－２に記載の半導体装置（１Ａ，１Ｂ）。
【0128】
［付記１－４］
前記分離導電体（１７）は、断面視において互いに離れた一対の前記第２分離導電体（２９Ａ，２９Ｂ）を含み、
前記一対の第２分離導電体（２９Ａ，２９Ｂ）は、前記第１主面（３）に沿う横方向において前記第１分離導電体（２８）を挟み、それぞれが前記第１分離導電体（２８）の下端部（３０）から頂部（６０）までを被覆する一対のサイドウォール（２９Ａ，２９Ｂ）である、付記１－１～付記１－３のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）。
前記分離導電体（１７）は、断面視において互いに離れた一対の前記第２分離導電体（２９Ａ，２９Ｂ）を含み、
前記一対の第２分離導電体（２９Ａ，２９Ｂ）は、前記第１主面（３）に沿う横方向において前記第１分離導電体（２８）を挟み、それぞれが前記第１分離導電体（２８）の下端部（３０）から頂部（６０）までを被覆する一対のサイドウォール（２９Ａ，２９Ｂ）である、付記１－１～付記１－３のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）。
【0129】
［付記１－５］
前記分離トレンチ（１５）の底部（１８）は、前記中央部に凹部（２１）を有し、前記中央部に隣接する両側部分に一対の凸部（２２）を有する凹凸面（２３）を提供しており、
前記第１分離導電体（２８）の前記下端部（３０）が前記凹部（２１）に埋め込まれ、
前記一対のサイドウォール（２９Ａ，２９Ｂ）は、前記一対の凸部（２２）に支持されている、付記１－４に記載の半導体装置（１Ａ，１Ｂ）。
前記分離トレンチ（１５）の底部（１８）は、前記中央部に凹部（２１）を有し、前記中央部に隣接する両側部分に一対の凸部（２２）を有する凹凸面（２３）を提供しており、
前記第１分離導電体（２８）の前記下端部（３０）が前記凹部（２１）に埋め込まれ、
前記一対のサイドウォール（２９Ａ，２９Ｂ）は、前記一対の凸部（２２）に支持されている、付記１－４に記載の半導体装置（１Ａ，１Ｂ）。
【0130】
［付記１－６］
前記凸部（２２）の上面から前記凹部（２１）の底面までの深さ（Ｄ１）は、前記分離トレンチ（１５）の幅（Ｗ１）の１／１０以下である、付記１－５に記載の半導体装置（１Ａ，１Ｂ）。
前記凸部（２２）の上面から前記凹部（２１）の底面までの深さ（Ｄ１）は、前記分離トレンチ（１５）の幅（Ｗ１）の１／１０以下である、付記１－５に記載の半導体装置（１Ａ，１Ｂ）。
【0131】
［付記１－７］
前記半導体チップ（２）の前記第１主面（３）上に形成された層間絶縁層（８６）と、
前記層間絶縁層（８６）に埋め込まれ、前記第１分離導電体（２８）の頂部（６０）に接続された第１ビア電極（９１）と、
前記層間絶縁層（８６）に埋め込まれ、前記第２分離導電体（２９）の頂部（４３）に接続された第２ビア電極（９３）とを含み、
前記第２ビア電極（９３）の第２幅（ＷＥ２）は、前記第１ビア電極（９１）の第１幅（ＷＥ１）よりも広い、付記１－１～付記１－６のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）。
前記半導体チップ（２）の前記第１主面（３）上に形成された層間絶縁層（８６）と、
前記層間絶縁層（８６）に埋め込まれ、前記第１分離導電体（２８）の頂部（６０）に接続された第１ビア電極（９１）と、
前記層間絶縁層（８６）に埋め込まれ、前記第２分離導電体（２９）の頂部（４３）に接続された第２ビア電極（９３）とを含み、
前記第２ビア電極（９３）の第２幅（ＷＥ２）は、前記第１ビア電極（９１）の第１幅（ＷＥ１）よりも広い、付記１－１～付記１－６のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）。
【0132】
［付記１－８］
層間絶縁層（８６）は、第１層間絶縁層（８７）と、前記第１層間絶縁層（８７）上の第２層間絶縁層（８８）とを含み、
前記第１層間絶縁層（８７）と前記第２層間絶縁層（８８）との間に形成された第１配線層（６１，６２）をさらに含み、
前記第１ビア電極（９１）は、前記第１配線層（６１，６２）を挟んで、前記第１層間絶縁層（８７）に埋め込まれた下側ビア電極（９１１）と、前記第２層間絶縁層（８８）に埋め込まれた上側ビア電極（９１２）とに分離されており、
前記第２ビア電極（９３）は、前記第２層間絶縁層（８８）および前記第１層間絶縁層（８７）を貫通して埋め込まれ、前記下側ビア電極（９１１）および前記上側ビア電極（９１２）よりも長いロングビア電極（９３）を含む、付記１－７に記載の半導体装置（１Ｂ）。
層間絶縁層（８６）は、第１層間絶縁層（８７）と、前記第１層間絶縁層（８７）上の第２層間絶縁層（８８）とを含み、
前記第１層間絶縁層（８７）と前記第２層間絶縁層（８８）との間に形成された第１配線層（６１，６２）をさらに含み、
前記第１ビア電極（９１）は、前記第１配線層（６１，６２）を挟んで、前記第１層間絶縁層（８７）に埋め込まれた下側ビア電極（９１１）と、前記第２層間絶縁層（８８）に埋め込まれた上側ビア電極（９１２）とに分離されており、
前記第２ビア電極（９３）は、前記第２層間絶縁層（８８）および前記第１層間絶縁層（８７）を貫通して埋め込まれ、前記下側ビア電極（９１１）および前記上側ビア電極（９１２）よりも長いロングビア電極（９３）を含む、付記１－７に記載の半導体装置（１Ｂ）。
【0133】
［付記１－９］
平面視において、前記分離トレンチ（１５）は、複数の前記第１ビア電極（９１）が選択的に配置された第１領域（９４）と、前記分離トレンチ（１５）の長手方向において前記第１領域（９４）から離れており、複数の前記第２ビア電極（９３）が選択的に配置された第２領域（９５）とを含む、付記１－７または付記１－８に記載の半導体装置（１Ａ，１Ｂ）。
平面視において、前記分離トレンチ（１５）は、複数の前記第１ビア電極（９１）が選択的に配置された第１領域（９４）と、前記分離トレンチ（１５）の長手方向において前記第１領域（９４）から離れており、複数の前記第２ビア電極（９３）が選択的に配置された第２領域（９５）とを含む、付記１－７または付記１－８に記載の半導体装置（１Ａ，１Ｂ）。
【0134】
［付記１－１０］
前記第２分離導電体（２９）は、前記第１分離導電体（２８）の第１電位（Ｖ１）と前記デバイス領域（１０，１１）の第２電位（Ｖ２）との間の大きさの第３電位（Ｖ３）に固定されている、付記１－１～付記１－９のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）。
前記第２分離導電体（２９）は、前記第１分離導電体（２８）の第１電位（Ｖ１）と前記デバイス領域（１０，１１）の第２電位（Ｖ２）との間の大きさの第３電位（Ｖ３）に固定されている、付記１－１～付記１－９のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）。
【0135】
［付記１－１１］
前記半導体チップ（２）は、前記第２主面（４）側に形成された第１導電型の第１不純物領域（６）と、前記第１主面（３）側に形成された第２導電型の第２不純物領域（７）と、前記第１不純物領域（６）と前記第２不純物領域（７）との間に埋め込まれた第２導電型の埋め込み領域（８）とを含み、
前記分離トレンチ（１５）は、前記第１主面（３）から前記第２不純物領域（７）および前記埋め込み領域（８）を貫通して前記第１不純物領域（６）に底部（１８）を有し、
前記第２分離導電体（２９）は、前記第１主面（３）に沿う横方向において、前記第２不純物領域（７）および前記埋め込み領域（８）と前記第１分離導電体（２８）との間に挟まれている、付記１－１～付記１－１０のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）。
前記半導体チップ（２）は、前記第２主面（４）側に形成された第１導電型の第１不純物領域（６）と、前記第１主面（３）側に形成された第２導電型の第２不純物領域（７）と、前記第１不純物領域（６）と前記第２不純物領域（７）との間に埋め込まれた第２導電型の埋め込み領域（８）とを含み、
前記分離トレンチ（１５）は、前記第１主面（３）から前記第２不純物領域（７）および前記埋め込み領域（８）を貫通して前記第１不純物領域（６）に底部（１８）を有し、
前記第２分離導電体（２９）は、前記第１主面（３）に沿う横方向において、前記第２不純物領域（７）および前記埋め込み領域（８）と前記第１分離導電体（２８）との間に挟まれている、付記１－１～付記１－１０のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）。
【0136】
［付記１－１２］
前記半導体チップ（２）は、前記第２不純物領域（７）における前記分離トレンチ（１５）の側壁に沿って形成され、前記第２不純物領域（７）よりも高濃度な第２導電型のシンカー領域（５９）をさらに含む、付記１－１１に記載の半導体装置（１Ａ，１Ｂ）。
前記半導体チップ（２）は、前記第２不純物領域（７）における前記分離トレンチ（１５）の側壁に沿って形成され、前記第２不純物領域（７）よりも高濃度な第２導電型のシンカー領域（５９）をさらに含む、付記１－１１に記載の半導体装置（１Ａ，１Ｂ）。
【0137】
［付記１－１３］
前記第１不純物領域（６）は、第１導電型の基板（６ａ）と、前記基板（６ａ）よりも低濃度な第１導電型のエピタキシャル層（６ｂ）とを含み、
前記第２分離導電体（２９）の下端部（４０）が前記基板（６ａ）内に配置されている、付記１－１１または付記１－１２に記載の半導体装置（１Ａ，１Ｂ）。
前記第１不純物領域（６）は、第１導電型の基板（６ａ）と、前記基板（６ａ）よりも低濃度な第１導電型のエピタキシャル層（６ｂ）とを含み、
前記第２分離導電体（２９）の下端部（４０）が前記基板（６ａ）内に配置されている、付記１－１１または付記１－１２に記載の半導体装置（１Ａ，１Ｂ）。
【0138】
［付記１－１４］
前記内側絶縁膜（２５）は、前記分離トレンチ（１５）の底部（１８）に開口（９）を有し、
前記第１分離導電体（２８）は、前記開口（９）を介して前記第１不純物領域（６）に電気的に接続されている、付記１－１１～付記１－１３のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）。
前記内側絶縁膜（２５）は、前記分離トレンチ（１５）の底部（１８）に開口（９）を有し、
前記第１分離導電体（２８）は、前記開口（９）を介して前記第１不純物領域（６）に電気的に接続されている、付記１－１１～付記１－１３のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）。
【0139】
［付記１－１５］
第１主面（１０１）およびその反対側の第２主面（１０２）を有する半導体ウエハ（１００）の前記第１主面（１０１）にデバイス領域（１０，１１）を区画するように環状の第１トレンチ（１０６）を形成する工程と、
前記第１トレンチ（１０６）の内壁（１９，１８）に外側絶縁膜（２４）を形成し、前記第１トレンチ（１０６）内に前記外側絶縁膜（２４）により区画されたリセス（１０７）を形成する工程と、
前記第１トレンチ（１０６）内に前記リセス（１０７）を残すように、前記リセス（１０７）内の前記外側絶縁膜（２４）上に第１導電体層（１０８）を形成する工程と、
前記第１トレンチ（１０６）の底壁（１８）上の前記第１導電体層（１０８）の部分および前記第１トレンチ（１０６）の底壁（１８）上の前記外側絶縁膜（２４）の部分を選択的にエッチングすることにより、前記第１トレンチ（１０６）の側壁（１９）に残った前記第１導電体層（１０８）からなる外側分離導電体（２９）を形成し、かつ前記外側分離導電体（２９）により区画された第２トレンチ（１０９）を形成する工程と、
前記第２トレンチ（１０９）の内壁（２１，４１，４３）の前記外側分離導電体（２９）の部分および前記半導体ウエハ（１００）部分に、内側絶縁膜（２５）を形成する工程と、
前記第２トレンチ（１０９）に導電材料（１１０）を埋め込むことにより内側分離導電体（２８）を形成する工程とを含む、半導体装置（１Ａ，１Ｂ）の製造方法。
第１主面（１０１）およびその反対側の第２主面（１０２）を有する半導体ウエハ（１００）の前記第１主面（１０１）にデバイス領域（１０，１１）を区画するように環状の第１トレンチ（１０６）を形成する工程と、
前記第１トレンチ（１０６）の内壁（１９，１８）に外側絶縁膜（２４）を形成し、前記第１トレンチ（１０６）内に前記外側絶縁膜（２４）により区画されたリセス（１０７）を形成する工程と、
前記第１トレンチ（１０６）内に前記リセス（１０７）を残すように、前記リセス（１０７）内の前記外側絶縁膜（２４）上に第１導電体層（１０８）を形成する工程と、
前記第１トレンチ（１０６）の底壁（１８）上の前記第１導電体層（１０８）の部分および前記第１トレンチ（１０６）の底壁（１８）上の前記外側絶縁膜（２４）の部分を選択的にエッチングすることにより、前記第１トレンチ（１０６）の側壁（１９）に残った前記第１導電体層（１０８）からなる外側分離導電体（２９）を形成し、かつ前記外側分離導電体（２９）により区画された第２トレンチ（１０９）を形成する工程と、
前記第２トレンチ（１０９）の内壁（２１，４１，４３）の前記外側分離導電体（２９）の部分および前記半導体ウエハ（１００）部分に、内側絶縁膜（２５）を形成する工程と、
前記第２トレンチ（１０９）に導電材料（１１０）を埋め込むことにより内側分離導電体（２８）を形成する工程とを含む、半導体装置（１Ａ，１Ｂ）の製造方法。
【0140】
この方法により、半導体チップ（２）の第１主面（３）に沿う横方向における耐圧を向上できる半導体装置（１Ａ，１Ｂ）を提供することができる。
【0141】
［付記１－１６］
前記半導体ウエハ（１００）は、前記第２主面（１０２）側に形成された第１導電型の第１不純物領域（６）と、前記第１主面（１０１）側に形成された第２導電型の第２不純物領域（７）と、前記第１不純物領域（６）と前記第２不純物領域（７）との間に埋め込まれた第２導電型の埋め込み領域（８）とを含み、
前記第１トレンチ（１０６）は、前記第１主面（１０１）から前記第２不純物領域（７）および前記埋め込み領域（８）を貫通して前記第１不純物領域（６）に底部（１８）が達するように形成される、付記１－１５に記載の半導体装置（１Ａ，１Ｂ）の製造方法。
前記半導体ウエハ（１００）は、前記第２主面（１０２）側に形成された第１導電型の第１不純物領域（６）と、前記第１主面（１０１）側に形成された第２導電型の第２不純物領域（７）と、前記第１不純物領域（６）と前記第２不純物領域（７）との間に埋め込まれた第２導電型の埋め込み領域（８）とを含み、
前記第１トレンチ（１０６）は、前記第１主面（１０１）から前記第２不純物領域（７）および前記埋め込み領域（８）を貫通して前記第１不純物領域（６）に底部（１８）が達するように形成される、付記１－１５に記載の半導体装置（１Ａ，１Ｂ）の製造方法。
【0142】
［付記１－１７］
前記第１導電体層（１０８）は、前記第１トレンチ（１０６）の内壁（１９，１８）および前記半導体ウエハ（１００）の前記第１主面（１０１）を一体的に被覆するように形成され、
前記第２トレンチ（１０９）を形成する工程において、前記第１主面（１０１）上の前記第１導電体層（１０８）の部分のエッチングに続いて、前記第１トレンチ（１０６）の内壁（１９）上の前記第１導電体層（１０８）の上部が選択的にエッチングされることにより、前記外側分離導電体（２９）の頂部（４３）に、前記外側分離導電体（２９）の外壁（４２）から内壁（４１）とを接続し、前記外壁（４２）から前記内壁（４１）に向かって下り傾斜した傾斜壁（４４）が形成される、付記１－１５または付記１－１６に記載の半導体装置（１Ａ，１Ｂ）の製造方法。
前記第１導電体層（１０８）は、前記第１トレンチ（１０６）の内壁（１９，１８）および前記半導体ウエハ（１００）の前記第１主面（１０１）を一体的に被覆するように形成され、
前記第２トレンチ（１０９）を形成する工程において、前記第１主面（１０１）上の前記第１導電体層（１０８）の部分のエッチングに続いて、前記第１トレンチ（１０６）の内壁（１９）上の前記第１導電体層（１０８）の上部が選択的にエッチングされることにより、前記外側分離導電体（２９）の頂部（４３）に、前記外側分離導電体（２９）の外壁（４２）から内壁（４１）とを接続し、前記外壁（４２）から前記内壁（４１）に向かって下り傾斜した傾斜壁（４４）が形成される、付記１－１５または付記１－１６に記載の半導体装置（１Ａ，１Ｂ）の製造方法。
【符号の説明】
【0143】
１Ａ ：半導体装置
１Ｂ ：半導体装置
２ ：半導体チップ
３ ：第１主面
４ ：第２主面
５Ａ ：第１側面
５Ｂ ：第２側面
５Ｃ ：第３側面
５Ｄ ：第４側面
６ ：第１不純物領域
６ａ ：高濃度領域
６ｂ ：低濃度領域
７ ：第２不純物領域
８ ：埋め込み領域
９ ：コンタクト開口
１０ ：デバイス領域
１１ ：トランジスタ領域
１２ ：素子分離部
１３ ：第１トレンチ構造
１４ ：第２トレンチ構造
１４Ａ ：内側トレンチ構造
１４Ｂ ：外側トレンチ構造
１５ ：分離トレンチ
１６ ：分離絶縁膜
１７ ：分離導電体
１８ ：底部
１９ ：側壁
２０ ：頂部
２１ ：凹部
２２ ：凸部
２３ ：凹凸面
２４ ：外側絶縁膜
２５ ：内側絶縁膜
２６ ：角部
２７ ：厚膜部
２８ ：第１分離導電体
２９ ：第２分離導電体
２９Ａ ：第２分離導電体
２９Ｂ ：第２分離導電体
３０ ：下端部
３１ ：上端部
３２ ：本体部
３３ ：突出部
３４ ：側壁
３５ ：頂部側壁
３６ ：頂部底壁
３７ ：第１端部
３８ ：第２端部
３９ ：下端部
４０ ：下端部
４１ ：内壁
４２ ：外壁
４３ ：頂部
４４ ：傾斜壁
４５ ：下端部
４６ ：頂面
４７ ：頂面
４８ ：境界
４９ ：シャロートレンチ
５０ ：埋め込み絶縁体
５１ ：底面
５２ ：第１側面
５３ ：第２側面
５４ ：シャロートレンチ
５５ ：埋め込み絶縁体
５６ ：底面
５７ ：第１側面
５８ ：第２側面
５９ ：シンカー領域
６０ ：頂部
６１ ：第１配線層
６２ ：第１コンタクト下層配線
６３ ：バックゲート下層配線
６４ ：第２配線層
６５ ：第１コンタクト上層配線
６６ ：バックゲート上層配線
６７ ：第２コンタクト配線
７０ ：セル
７１ ：第１ウェル領域
７２ ：第２ウェル領域
７３ ：ドレイン領域
７４ ：ソース領域
７５ ：チャネル領域
７６ ：コンタクト領域
７７ ：プレーナゲート構造
７８ ：ゲート絶縁膜
７９ ：ゲート電極
８０ ：第３トレンチ構造
８１ ：シャロートレンチ
８２ ：埋め込み絶縁体
８３ ：ドレインコンタクト電極
８４ ：ソースコンタクト電極
８５ ：ゲートコンタクト電極
８６ ：層間絶縁層
８７ ：第１層間絶縁層
８８ ：第２層間絶縁層
８９ ：第３層間絶縁層
９０ ：バックゲートコンタクト領域
９１ ：第１コンタクト電極
９２ ：バックゲートコンタクト電極
９３ ：第２コンタクト電極
９４ ：第１領域
９５ ：第２領域
９６ ：埋め込み部
９７ ：下端部
９８ ：凹部
１００ ：半導体ウエハ
１０１ ：第１ウエハ主面
１０２ ：第２ウエハ主面
１０３ ：マスク
１０４ ：レジスト
１０５ ：開口
１０６ ：第１トレンチ
１０７ ：リセス
１０８ ：第１導電材料
１０９ ：第２トレンチ
１１０ ：第２導電材料
９１１ ：下側ビア電極
９１２ ：上側ビア電極
９２１ ：下側ビア電極
９２２ ：上側ビア電極
Ｃ ：中心線
Ｄ１ ：深さ
Ｌ ：傾斜延長線
Ｔ１ ：第１厚さ
Ｔ２ ：第２厚さ
Ｔ３ ：第３厚さ
Ｔ４ ：第４厚さ
Ｖ１ ：第１電位
Ｖ２ ：第２電位
Ｖ３ ：第３電位
ＶＤ ：ドレイン電位
ＶＧ ：ゲート電位
ＶＳ ：ソース電位
Ｗ１ ：第１幅
ＷＥ１ ：第１電極幅
ＷＥ２ ：第２電極幅
θ１ ：第１傾斜角
θ２ ：第２傾斜角
１Ｂ ：半導体装置
２ ：半導体チップ
３ ：第１主面
４ ：第２主面
５Ａ ：第１側面
５Ｂ ：第２側面
５Ｃ ：第３側面
５Ｄ ：第４側面
６ ：第１不純物領域
６ａ ：高濃度領域
６ｂ ：低濃度領域
７ ：第２不純物領域
８ ：埋め込み領域
９ ：コンタクト開口
１０ ：デバイス領域
１１ ：トランジスタ領域
１２ ：素子分離部
１３ ：第１トレンチ構造
１４ ：第２トレンチ構造
１４Ａ ：内側トレンチ構造
１４Ｂ ：外側トレンチ構造
１５ ：分離トレンチ
１６ ：分離絶縁膜
１７ ：分離導電体
１８ ：底部
１９ ：側壁
２０ ：頂部
２１ ：凹部
２２ ：凸部
２３ ：凹凸面
２４ ：外側絶縁膜
２５ ：内側絶縁膜
２６ ：角部
２７ ：厚膜部
２８ ：第１分離導電体
２９ ：第２分離導電体
２９Ａ ：第２分離導電体
２９Ｂ ：第２分離導電体
３０ ：下端部
３１ ：上端部
３２ ：本体部
３３ ：突出部
３４ ：側壁
３５ ：頂部側壁
３６ ：頂部底壁
３７ ：第１端部
３８ ：第２端部
３９ ：下端部
４０ ：下端部
４１ ：内壁
４２ ：外壁
４３ ：頂部
４４ ：傾斜壁
４５ ：下端部
４６ ：頂面
４７ ：頂面
４８ ：境界
４９ ：シャロートレンチ
５０ ：埋め込み絶縁体
５１ ：底面
５２ ：第１側面
５３ ：第２側面
５４ ：シャロートレンチ
５５ ：埋め込み絶縁体
５６ ：底面
５７ ：第１側面
５８ ：第２側面
５９ ：シンカー領域
６０ ：頂部
６１ ：第１配線層
６２ ：第１コンタクト下層配線
６３ ：バックゲート下層配線
６４ ：第２配線層
６５ ：第１コンタクト上層配線
６６ ：バックゲート上層配線
６７ ：第２コンタクト配線
７０ ：セル
７１ ：第１ウェル領域
７２ ：第２ウェル領域
７３ ：ドレイン領域
７４ ：ソース領域
７５ ：チャネル領域
７６ ：コンタクト領域
７７ ：プレーナゲート構造
７８ ：ゲート絶縁膜
７９ ：ゲート電極
８０ ：第３トレンチ構造
８１ ：シャロートレンチ
８２ ：埋め込み絶縁体
８３ ：ドレインコンタクト電極
８４ ：ソースコンタクト電極
８５ ：ゲートコンタクト電極
８６ ：層間絶縁層
８７ ：第１層間絶縁層
８８ ：第２層間絶縁層
８９ ：第３層間絶縁層
９０ ：バックゲートコンタクト領域
９１ ：第１コンタクト電極
９２ ：バックゲートコンタクト電極
９３ ：第２コンタクト電極
９４ ：第１領域
９５ ：第２領域
９６ ：埋め込み部
９７ ：下端部
９８ ：凹部
１００ ：半導体ウエハ
１０１ ：第１ウエハ主面
１０２ ：第２ウエハ主面
１０３ ：マスク
１０４ ：レジスト
１０５ ：開口
１０６ ：第１トレンチ
１０７ ：リセス
１０８ ：第１導電材料
１０９ ：第２トレンチ
１１０ ：第２導電材料
９１１ ：下側ビア電極
９１２ ：上側ビア電極
９２１ ：下側ビア電極
９２２ ：上側ビア電極
Ｃ ：中心線
Ｄ１ ：深さ
Ｌ ：傾斜延長線
Ｔ１ ：第１厚さ
Ｔ２ ：第２厚さ
Ｔ３ ：第３厚さ
Ｔ４ ：第４厚さ
Ｖ１ ：第１電位
Ｖ２ ：第２電位
Ｖ３ ：第３電位
ＶＤ ：ドレイン電位
ＶＧ ：ゲート電位
ＶＳ ：ソース電位
Ｗ１ ：第１幅
ＷＥ１ ：第１電極幅
ＷＥ２ ：第２電極幅
θ１ ：第１傾斜角
θ２ ：第２傾斜角
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図6F】
【図6G】
【図6H】
【図6I】
【図6J】
【図6K】
【図6L】
【図7】
【図8】
【図9】