特開 2024-125977 半導体デバイス及びその形成方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024125977

(43)【公開日】2024-09-19

(54)【発明の名称】半導体デバイス及びその形成方法

(51)【国際特許分類】

   H01L 25/04 20230101AFI20240911BHJP

   H01L 21/3205 20060101ALI20240911BHJP

   H01L 27/00 20060101ALI20240911BHJP

   H01L 21/8234 20060101ALI20240911BHJP

   H01L 21/822 20060101ALI20240911BHJP

【ＦＩ】

H01L25/04 Z

H01L21/88 T

H01L27/00 301B

H01L27/00 301C

H01L27/088 E

H01L27/04 E

【審査請求】有

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2023077192

(22)【出願日】2023-05-09

(31)【優先権主張番号】18/178,580

(32)【優先日】2023-03-06

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】599129074

【氏名又は名称】旺宏電子股▲ふん▼有限公司

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】ダイ－イン リー

(72)【発明者】

【氏名】チェン－シェン ル

【テーマコード（参考）】

5F033

5F038

5F048

【Ｆターム（参考）】

5F033HH04

5F033HH07

5F033HH08

5F033HH11

5F033HH12

5F033HH15

5F033HH17

5F033HH18

5F033HH19

5F033HH20

5F033HH21

5F033HH25

5F033HH28

5F033HH32

5F033HH33

5F033HH34

5F033JJ19

5F033KK04

5F033KK08

5F033KK11

5F033KK19

5F033KK25

5F033KK28

5F033KK32

5F033KK33

5F033KK34

5F033MM12

5F033MM13

5F033NN06

5F033NN07

5F033PP06

5F033QQ09

5F033QQ11

5F033QQ19

5F033QQ31

5F033QQ37

5F033QQ48

5F033QQ73

5F033QQ80

5F033RR01

5F033RR03

5F033RR04

5F033RR05

5F033RR06

5F033RR08

5F033SS11

5F033TT02

5F033VV07

5F033VV16

5F033XX03

5F038BE07

5F038CA10

5F038CA16

5F038DF05

5F038EZ07

5F038EZ17

5F048AA01

5F048AB01

5F048AC01

5F048BA01

5F048BF02

5F048BF03

5F048BF06

5F048BF07

5F048BF12

5F048CB01

5F048CB03

5F048CB04

(57)【要約】      （修正有）

【課題】ハイブリッド接合を含む半導体デバイス及びその形成方法を提供する。
【解決手段】半導体デバイス１０において、接合領域３００は、基板５と、基板５上の第１半導体構造１００と、第１半導体構造上の第２半導体構造２００と、基板５及び第１半導体構造の間に結合されたワイヤ６と、を備える。第１半導体構造１００及び第２半導体構造２００は、ワイヤ６を介して基板５に電気的に接続されている。第１半導体構造１００の設置面積は、第２半導体構造２００の設置面積より大きい。
【選択図】図１

【特許請求の範囲】

【請求項1】

基板；
前記基板上の第１半導体構造；
前記第１半導体構造上の第２半導体構造；及び
前記基板及び前記第１半導体構造の間に結合されたワイヤ、ここで前記第１半導体構造及び前記第２半導体構造は、前記ワイヤを介して前記基板に電気的に接続されている
を備え、
前記第１半導体構造の設置面積は、前記第２半導体構造の設置面積より大きい、
半導体デバイス。

【請求項2】

前記第１半導体構造は、
第１半導体層；
前記第１半導体層上の第１導電性構造；及び
前記第１導電性構造に電気的に接続された、前記第１導電性構造上の第１接合パッド
を有し、
前記第２半導体構造は、
第２半導体層；
前記第２半導体層上の第２導電性構造；及び
前記第２導電性構造に電気的に接続された、前記第２導電性構造上の第２接合パッド
を有し、
前記第１導電性構造、前記第１接合パッド、前記第２導電性構造及び前記第２接合パッドは、前記第１半導体層及び前記第２半導体層の間にある、
請求項１に記載の半導体デバイス。

【請求項3】

前記第１半導体構造の前記第１接合パッドは、前記第２半導体構造の前記第２接合パッドに接合されている、
請求項２に記載の半導体デバイス。

【請求項4】

前記第１半導体構造は、前記第１接合パッド上の酸化膜、及び前記酸化膜内の導電性部分を有し、前記導電性部分は、前記第１半導体構造の前記第１接合パッド、及び前記第２半導体構造の前記第２接合パッドの間にある、
請求項２に記載の半導体デバイス。

【請求項5】

前記導電性部分は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｃｏ、Ｍｏ、Ｃｒ、Ｍｎ又はＳｉを含む、
請求項４に記載の半導体デバイス。

【請求項6】

前記導電性部分はＭＣｕを含み、Ｍは、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｃｏ、Ｍｏ、Ｃｒ、Ｍｎ又はＳｉを含む、
請求項４に記載の半導体デバイス。

【請求項7】

前記酸化膜はＭＳｉＯ_ｘを含み、Ｍは、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｃｏ、Ｍｏ、Ｃｒ、Ｍｎ又はＳｉを含み、ｘはゼロより大きい、
請求項４に記載の半導体デバイス。

【請求項8】

前記第１半導体構造は、向かい合わせの接合配置で前記第２半導体構造に接合されている、
請求項１に記載の半導体デバイス。

【請求項9】

前記第１半導体構造は、第１接合パッド上の酸化膜、及び前記酸化膜内の導電性部分を有し、前記導電性部分は、Ｔｉ又はＴｉＣｕを含む、
請求項８に記載の半導体デバイス。

【請求項10】

前記第１半導体構造はメモリチップであり、前記第２半導体構造はメモリチップである、
請求項１から９のいずれか一項に記載の半導体デバイス。

【請求項11】

第１活性表面を有する第１半導体構造；及び
第２活性表面を有する第２半導体構造、ここで前記第２半導体構造の前記第２活性表面は、前記第１半導体構造の前記第１活性表面に面しており、前記第１半導体構造は、前記第２半導体構造に接合されている
を備え、
前記第１半導体構造の前記第１活性表面はＴｉを含む、
半導体デバイス。

【請求項12】

第１半導体層上に第１導電性構造を形成する段階；
前記第１導電性構造上に第１接合パッドを形成する段階、ここで前記第１接合パッドは、前記第１導電性構造に電気的に接続されている；及び
前記第１接合パッド上にアニールプロセスにより酸化膜及び導電性部分を形成する段階、ここで前記導電性部分は前記酸化膜内にあり、少なくとも部分的に前記第１接合パッドと重なっている
を備える、半導体デバイスを製造する方法。

【請求項13】

前記酸化膜及び前記導電性部分を形成する前記段階は、
前記第１接合パッド上に接着層を形成する段階；
前記接着層の一部を前記酸化膜に変換するように、前記接着層に前記アニールプロセスを実行する段階
を有する、
請求項１２に記載の方法。

【請求項14】

前記第１導電性構造上に酸化物層を形成する段階、ここで前記第１接合パッドは前記酸化物層内に形成される
をさらに備え、
前記接着層の前記一部は、前記酸化物層と反応して、前記アニールプロセス中に前記酸化膜を形成する、
請求項１３に記載の方法。

【請求項15】

前記接着層の別の部分は、前記第１接合パッドと反応して、前記アニールプロセス中に前記導電性部分を形成する、
請求項１４に記載の方法。

【請求項16】

前記接着層及び前記酸化膜は異なる材料を含み、前記接着層及び前記導電性部分は同じ材料を含む、
請求項１３に記載の方法。

【請求項17】

前記接着層は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｃｏ、Ｍｏ、Ｃｒ、Ｍｎ又はＳｉを含む、
請求項１３に記載の方法。

【請求項18】

第２半導体層上に第２導電性構造を形成する段階；
前記第２導電性構造上に第２接合パッドを形成する段階、ここで前記第２接合パッドは、前記第２導電性構造に電気的に接続されている；及び
前記第２接合パッドを前記導電性部分に接合する段階
をさらに備える、請求項１２から１７のいずれか一項に記載の方法。

【請求項19】

第１半導体構造を形成する段階、ここで前記第１半導体構造は、前記第１半導体層、前記第１導電性構造、前記第１接合パッド、前記酸化膜及び前記導電性部分を有する；
第２半導体構造を形成する段階、ここで前記第２半導体構造は、前記第２半導体層、前記第２導電性構造及び前記第２接合パッドを有する
をさらに備え、
前記第１半導体構造は、向かい合わせの接合配置で前記第２半導体構造に接合されている、
請求項１８に記載の方法。

【請求項20】

前記導電性部分はＴｉを含む、
請求項１９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体デバイス及びその形成方法に関するものであり、より具体的には、ハイブリッド接合を含む半導体デバイス及びその形成方法に関する。

【背景技術】

【0002】

半導体技術では、フィーチャサイズの縮小、及び動作速度、効率、密度、及び集積回路あたりのコストの改善が重要な目標である。顧客のニーズ及び市場の需要を満たすために、半導体デバイスのサイズを縮小することが重要であり、半導体デバイスの電気的性能を維持することも重要である。例えば、製造プロセス中の半導体デバイス内の層及び要素への損傷は、半導体デバイスの電気的性能にかなりの悪影響をもたらす。そのため、半導体デバイス内の層及び要素への損傷をいかに回避するかが問題となっている。一般的に、良好な電気的性能を有する半導体デバイスを製造するために、デバイス内の要素のプロファイルは完全な形でなければならない。

【発明の概要】

【0003】

本開示は、半導体デバイス及びその製造方法に関するものであり、これにより、半導体デバイス内の層及び要素への損傷を減少させ、又は回避し、半導体デバイスの電気的性能を向上させることができる。

【0004】

本開示の一実施形態によれば、半導体デバイスが提供される。半導体デバイスは、基板、基板上の第１半導体構造、第１半導体構造上の第２半導体構造、及び基板及び第１半導体構造の間に結合されたワイヤを備える。第１半導体構造及び第２半導体構造は、ワイヤを介して基板に電気的に接続されている。第１半導体構造の設置面積は、第２半導体構造の設置面積より大きい。

【0005】

本開示の別の実施形態によれば、半導体デバイスが提供される。半導体デバイスは、第１活性表面を有する第１半導体構造、及び第２活性表面を有する第２半導体構造を備える。第２半導体構造の第２活性表面は、第１半導体構造の第１活性表面に面している。第１半導体構造は、第２半導体構造に接合されている。第１半導体構造の第１活性表面は、Ｔｉを含む。

【0006】

本開示の別の実施形態によれば、半導体素子の製造方法が提供される。この方法は以下の段階を含む。第１半導体層上に第１導電性構造を形成する段階。第１導電性構造上に第１接合パッドを形成する段階、ここで第１接合パッドは、第１導電性構造に電気的に接続されている。第１接合パッド上にアニールプロセスにより酸化膜及び導電性部分を形成する段階、ここで導電性部分は酸化膜内にあり、少なくとも部分的に第１接合パッドと重なっている。

【0007】

非限定的な実施形態の以下の詳細な説明に関しては、本開示の上記及び他の実施形態のより良い理解が得られるであろう。以下の説明は、添付の図面を参照して行われる。

【図面の簡単な説明】

【0008】

【図1】本開示の一実施形態による半導体デバイスの概略図を示す。

【0009】

【図2A】本開示の一実施形態による半導体デバイス内の接合領域の概略図を示す。

【0010】

【図2B】本開示の一実施形態による半導体デバイス内の接合領域の概略図を示す。

【0011】

【図3】本開示の一実施形態による半導体デバイスを形成する方法を概略的に示す。

【図4】本開示の一実施形態による半導体デバイスを形成する方法を概略的に示す。

【図5】本開示の一実施形態による半導体デバイスを形成する方法を概略的に示す。

【図6】本開示の一実施形態による半導体デバイスを形成する方法を概略的に示す。

【図7】本開示の一実施形態による半導体デバイスを形成する方法を概略的に示す。

【図8】本開示の一実施形態による半導体デバイスを形成する方法を概略的に示す。

【図9】本開示の一実施形態による半導体デバイスを形成する方法を概略的に示す。

【図10】本開示の一実施形態による半導体デバイスを形成する方法を概略的に示す。

【図11】本開示の一実施形態による半導体デバイスを形成する方法を概略的に示す。

【図12】本開示の一実施形態による半導体デバイスを形成する方法を概略的に示す。

【図13】本開示の一実施形態による半導体デバイスを形成する方法を概略的に示す。

【図14】本開示の一実施形態による半導体デバイスを形成する方法を概略的に示す。

【0012】

【図15】本開示の一実施形態による半導体デバイスを形成する方法を概略的に示す。

【図16】本開示の一実施形態による半導体デバイスを形成する方法を概略的に示す。

【図17】本開示の一実施形態による半導体デバイスを形成する方法を概略的に示す。

【図18】本開示の一実施形態による半導体デバイスを形成する方法を概略的に示す。

【発明を実施するための形態】

【0013】

様々な実施形態が、添付の図面を参照して以下でより完全に説明されるが、これらは、限定する目的ではなく、例示及び説明の目的で提供される。明確にするために、要素は縮尺どおりに描かれていない場合がある。加えて、いくつかの要素及び／又は参照番号は、いくつかの図面から省略される場合がある。ある実施形態の要素及び特徴を、さらに詳述することなく、別の実施形態に有益に組み込むことができることが意図されている。

【0014】

本開示の実施形態を、様々な種類の３次元積層型半導体デバイスに適用してもよい。例えば、実施形態を、積層チップを含む半導体デバイス、又は積層チップを含む半導体パッケージに適用してもよいが、これらに限定されない。

【0015】

図１を参照する。図１は、本開示の一実施形態による半導体デバイス１０の概略図を示す。半導体デバイス１０は、基板５、基板５上の半導体構造１００、及び半導体構造１００上の半導体構造２００を含む。基板５及び半導体構造２００は、半導体構造１００の反対側の面上にある。半導体構造１００は、裏面１００Ｐ、及び裏面１００Ｐの反対側の活性表面１００Ａを有する。半導体構造２００は、裏面２００Ｐ、及び裏面２００Ｐの反対側の活性表面２００Ａを有する。半導体構造１００の裏面１００Ｐは、基板５の基板表面５Ｓに面している。半導体構造１００の活性表面１００Ａは、半導体構造２００の活性表面２００Ａに面している。半導体構造２００の裏面２００Ｐは、半導体構造１００及び基板５から離れる方向に向いている。この実施形態では、半導体構造１００は、向かい合わせの接合配置で半導体構造２００に接合されている。半導体構造１００及び半導体構造２００は、ハイブリッド接合技術によって互いに接合されている。ハイブリッド接合とは、半導体構造１００及び半導体構造２００の接合が、金属対金属接合及び非金属対非金属接合などの少なくとも２種類の接合を含むことを意味している。この実施形態では、半導体構造１００の設置面積（半導体構造１００が占める面積）は、半導体構造２００の設置面積（半導体構造２００が占める面積）より大きい。横方向に沿った半導体構造１００の幅は、横方向に沿った半導体構造２００の幅より大きくてもよい。

【0016】

半導体デバイス１０は、基板５及び半導体構造１００の間に結合されたワイヤ６、及び基板５の基板表面５Ｓ上のパッド７を含む。パッド７は、ワイヤ６及び基板５の間にある。半導体構造１００及び半導体構造２００は、ワイヤ６及びパッド７を介して基板５に電気的に接続されている。ワイヤ６及びパッド７は、導電性材料を含んでもよい。他の実施形態では、半導体構造１００を、導電性バンプなどの他の導電性コネクタを介して基板５に電気的に接続することができる。半導体構造１００及び半導体構造２００は、同じ種類のチップであっても、又は異なる種類のチップであってもよい。例えば、半導体構造１００及び半導体構造２００は、それぞれ、メモリチップ（例えば、ダイナミックランダムアクセスメモリチップ又は不揮発性メモリチップ）又は論理チップ（例えば、バスインターフェースユニット及びメモリアクセスユニットを含む１つ又は複数のプロセッサコア）であってもよい。一実施形態では、半導体構造１００及び半導体構造２００は、同じ組のワイヤ（例えば、ワイヤ６又は図示されていない他の相互接続ワイヤ）を介して半導体デバイス１０内の他の要素に電気的に接続されてもよく、つまり、半導体デバイス１０は、半導体構造１００及び半導体構造２００をそれぞれ他の要素に電気的に接続する複数の組のワイヤを含まなくてもよく、このような構成により、ワイヤが占める面積を減らすことができ、充填密度を増やすことができ、半導体デバイスのサイズ又は高さを減らすことができる。一実施形態では、半導体構造１００上にワイヤ（ワイヤ６など）を配置するためのスペースを確保するために、半導体構造１００の設置面積は半導体構造２００の設置面積より大きくなっているが、本開示はこれに限定されない。他の実施形態では、ワイヤを半導体構造２００上に配置することができる。

【0017】

図１及び図２Ａを参照する。図２Ａは、図１の半導体デバイス１０内の接合領域３００の概略図を示す。接合領域３００とは、半導体構造１００及び半導体構造２００によって形成される接合ジョイント、及び隣接領域のことを指す。半導体構造１００は、半導体層１０１、導電性構造１０５、酸化物層１０２、誘電体ブロック層１０３、酸化物層１０４、接合パッド１０６及びバリアフィルム１０７を含む。導電性構造１０５は、半導体層１０１上にある。導電性構造１０５は、多層構造を有してもよい。この実施形態では、導電性構造１０５は、導電層１０５１、導電層１０５２、導電層１０５３、ビア１０５４及び再配線層１０５５を含む。導電層１０５１は、半導体層１０１上にある。導電層１０５２は、導電層１０５１上にある。導電層１０５２及び半導体層１０１は、導電層１０５１の反対側の面上にある。導電層１０５３は、導電層１０５２上にある。ビア１０５４は、導電層１０５３上にある。再配線層１０５５は、ビア１０５４上にある。ビア１０５４は、再配線層１０５５及び導電層１０５３の間にある。導電層１０５３、ビア１０５４及び再配線層１０５５は、酸化物層１０２内にある。導電層１０５１及び導電層１０５２は、酸化物層１０２及び半導体層１０１の間にある。一実施形態では、導電層１０５１、導電層１０５２及び導電層１０５３は、金属層（Ｍ１、Ｍ２及びＭ３）である。誘電体ブロック層１０３は、導電性構造１０５及び酸化物層１０２上にある。酸化物層１０４は、誘電体ブロック層１０３上にある。接合パッド１０６は、誘電体ブロック層１０３及び酸化物層１０４を貫通する。接合パッド１０６は、導電性構造１０５上にある。バリアフィルム１０７は、接合パッド１０６の外表面上にある。接合パッド１０６は、バリアフィルム１０７を介して導電性構造１０５に電気的に接続されている。半導体構造１００の活性表面１００Ａは、酸化物層１０４、接合パッド１０６及びバリアフィルム１０７を含んでもよい。

【0018】

半導体構造２００は、半導体層２０１、導電性構造２０５、酸化物層２０２、誘電体ブロック層２０３、酸化物層２０４、接合パッド２０６及びバリアフィルム２０７を含む。導電性構造２０５は、半導体層２０１上にある。導電性構造２０５は、多層構造を有してもよい。この実施形態では、導電性構造２０５は、導電層２０５１、導電層２０５２、導電層２０５３、ビア２０５４及び再配線層２０５５を含む。導電層２０５１は、半導体層２０１上にある。導電層２０５２は、導電層２０５１上にある。導電層２０５２及び半導体層２０１は、導電層２０５１の反対側の面上にある。導電層２０５３は、導電層２０５２上にある。ビア２０５４は、導電層２０５３上にある。再配線層２０５５は、ビア２０５４上にある。ビア２０５４は、再配線層２０５５及び導電層２０５３の間にある。導電層２０５３、ビア２０５４及び再配線層２０５５は、酸化物層２０２内にある。導電層２０５１及び導電層２０５２は、酸化物層２０２及び半導体層２０１の間にある。一実施形態では、導電層２０５１、導電層２０５２及び導電層２０５３は、金属層（Ｍ１、Ｍ２及びＭ３）である。誘電体ブロック層２０３は、導電性構造２０５及び酸化物層２０２上にある。酸化物層２０４は、誘電体ブロック層２０３上にある。接合パッド２０６は、誘電体ブロック層２０３及び酸化物層２０４を通過する。接合パッド２０６は、導電性構造２０５上にある。バリアフィルム２０７は、接合パッド２０６の外側表面上にある。接合パッド２０６は、バリアフィルム２０７を介して導電性構造２０５に電気的に接続されている。導電性構造１０５、接合パッド１０６、導電性構造２０５及び接合パッド２０６は、半導体層１０１及び半導体層２０１の間にある。半導体構造２００の活性表面２００Ａは、酸化物層２０４、接合パッド２０６及びバリアフィルム２０７を含んでもよい。この実施形態では、半導体構造１００の酸化物層１０４は、半導体構造２００の酸化物層２０４に接合され、半導体構造１００の接合パッド１０６は、半導体構造２００の接合パッド２０６に接合されている。導電性構造１０５、接合パッド１０６、導電性構造２０５及び接合パッド２０６は、互いに電気的に接続されている。

【0019】

他の実施形態では、半導体デバイスの接合領域は、図２Ａに示される構成に限定されない。図２Ｂは、本開示で使用され得る接合領域の別の構成を示す。図２Ａの要素と同じ図２Ｂの要素は、同じ参照符号で示されており、これらの要素の説明は、前の段落に示されている。図２Ｂの接合領域３００'では、半導体構造１００'は、導電性部分１０８及び酸化膜１０９を含む。酸化膜１０９は、酸化物層１０４上にある。導電性部分１０８は、接合パッド１０６上及び酸化膜１０９内にある。半導体構造１００'の導電性構造１０５、バリアフィルム１０７、接合パッド１０６及び導電性部分１０８は、互いに電気的に接続されている。半導体構造１００'の活性表面１００Ａ'は、導電性部分１０８及び酸化膜１０９を含む。この実施形態では、半導体構造１００'の酸化膜１０９は、半導体構造２００の酸化物層２０４に接合され、半導体構造１００'の導電性部分１０８は、半導体構造２００の接合パッド２０６に接合されている。導電性構造１０５、接合パッド１０６、導電性部分１０８、接合パッド２０６及び導電性構造２０５は、互いに電気的に接続されている。

【0020】

図２Ａ～図２Ｂは、単に半導体デバイス内の接合領域の構成を示す；ただし、半導体構造１００、半導体構造１００'及び半導体構造２００は、他の要素をさらに含んでもよい。例えば、半導体構造１００、半導体構造１００'及び半導体構造２００は、ＮＯＲフラッシュメモリ、ＮＡＮＤフラッシュメモリ、又は他の種類のメモリなどのメモリ構造を含んでもよい。メモリ構造を含む半導体構造１００／１００'の場合、メモリ構造のメモリセルは、半導体層１０１の下に（すなわち、メモリセル及び導電性構造１０５は、半導体層１０１の反対側の面上にある）、又は半導体１０１及び導電性構造１０５の間にあってもよく、メモリセルは、導電性構造１０５に電気的に接続されている。メモリ構造を含む半導体構造２００の場合、メモリ構造のメモリセルは、半導体層２０１の上方に（すなわち、メモリセル及び導電性構造２０５は、半導体層２０１の反対側の面上にある）、又は半導体２０１及び導電性構造２０５の間にあってもよく、メモリセルは、導電性構造２０５に電気的に接続されている。

【0021】

図３～図１４は、本開示の一実施形態による半導体デバイスを形成する方法を概略的に示す。

【0022】

図３を参照する。酸化物層１０２及び導電性構造１０５が半導体層１０１上に形成されている。導電性構造１０５は、導電層１０５１、導電層１０５２、導電層１０５３、ビア１０５４及び再配線層１０５５を含む。半導体層１０１は、シリコンなどの半導体材料を含んでもよい。酸化物層１０２は、酸化シリコンなどの酸化物を含んでもよい。導電層１０５１、導電層１０５２及び導電層１０５３は、同じ材料又は異なる材料を含んでもよい。例えば、導電層１０５１、導電層１０５２及び導電層１０５３は、金属材料、メタロイド材料、半導体材料、又はこれらの材料の組み合わせを含んでもよい。一実施形態では、導電層１０５１、導電層１０５２及び導電層１０５３は、タングステン、アルミニウム、銅、窒化チタン、窒化タンタル、窒化タングステン、ドープ又は非ドープのポリシリコン、珪化コバルト（ＣｏＳｉ）、珪化タングステン（ＷＳｉ）、又は他の適切な導電性材料を含んでもよい。ビア１０５４は、タングステンを含んでもよい。再配線層１０５５は、銅などの導電性材料を含んでもよい。

【0023】

図４を参照する。誘電体ブロック層１０３Ａ及び酸化物層１０４Ａが形成されている。一実施形態では、誘電体ブロック層１０３Ａは、再配線層１０５５及び酸化物層１０２上に形成されてもよく、酸化物層１０４Ａは、化学気相堆積（ＣＶＤ）プロセスなどの堆積プロセスによって誘電体ブロック層１０３Ａ上に形成されてもよい。誘電体ブロック層１０３Ａは、再配線層１０５５の材料（例えば、銅）が酸化物層１０４Ａ内に拡散しないように拡散防止を提供する。誘電体ブロック層１０３Ａは、拡散防止を提供できる誘電体材料を含み、その例には、窒化シリコン（ＳｉＮ）、炭化シリコン（ＳｉＣ）、炭窒化シリコン（ＳｉＣＮ）、窒化アルミニウム（ＡｌＮ）、酸窒化シリコン（ＳｉＯＮ）などがある。酸化物層１０４Ａは、酸化シリコンなどの酸化物を含んでもよい。縦方向に沿った誘電体ブロック層１０３Ａの厚さは、２００Å（２０ｎｍ）から２０００Å（２．０×１０^２ｎｍ）の間である。縦方向に沿った酸化物層１０４Ａの厚さは、１０００Å（１０ｎｍ）から２００００Å（２．０μｍ）の間である。

【0024】

図５を参照する。穴５１０が形成されている。一実施形態では、穴５１０は、ウェットエッチングプロセス又はドライエッチングプロセスなどのエッチングプロセスを適用して、誘電体ブロック層１０３Ａの一部、及び酸化物層１０４Ａの一部を除去することによって形成されてもよい。この段階で残った誘電体ブロック層１０３Ａの部分が誘電体ブロック層１０３である。この段階で残った酸化物層１０４Ａの部分が酸化物層１０４である。穴５１０の位置は、再配線層１０５５の位置と一致してもよく、すなわち、穴５１０は、縦方向において再配線層１０５５と少なくとも部分的に重なる。穴５１０を形成するために使用されるエッチングプロセスを、再配線層１０５５で停止させてもよい。再配線層１０５５の上表面１０５５Ｓ、誘電体ブロック層１０３の側壁、及び酸化物層１０４の側壁は、穴５１０内に露出している。

【0025】

図６を参照する。バリアフィルム１０７Ａ及び接合パッド材料層１０６Ａが形成されている。一実施形態では、バリアフィルム１０７Ａを、化学気相堆積プロセスなどの堆積プロセスによって、酸化物層１０４上及び穴５１０内に形成してもよく、バリアフィルム１０７Ａを、穴５１０の側壁及び底部に沿って形成してもよく、それから、化学気相堆積プロセスなどの堆積プロセスによって、接合パッド材料層１０６Ａが穴５１０の残りの空間に満たされて、バリアフィルム１０７Ａ上に形成される。接合パッド材料層１０６Ａは、銅を含んでもよい。バリアフィルム１０７Ａは、金属バリア材料を含んでもよく、その例には、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、窒化タンタル（ＴａＮ）、シリコン（Ｓｉ）、マンガン（Ｍｎ）、ハフニウム（Ｈｆ）などがある。

【0026】

図７を参照する。穴５１０内には、バリアフィルム１０７及び接合パッド１０６が形成されている。一実施形態では、酸化物層１０４の上表面１０４Ｓの上方のバリアフィルム１０７Ａの一部、及び酸化物層１０４の上表面１０４Ｓの上方の接合パッド材料層１０６Ａの一部が、化学機械平坦化（ＣＭＰ）プロセス又は他の適切なエッチングプロセスによって除去され、穴５１０内のバリアフィルム１０７Ａの一部、及び穴５１０内の接合パッド材料層１０６Ａの一部が残る。穴５１０内のバリアフィルム１０７Ａの部分が、バリアフィルム１０７である。穴５１０内の接合パッド材料層１０６Ａの部分は、接合パッド１０６である。接合パッド１０６は、酸化物層１０４内に形成される。接合パッド１０６は、導電性構造１０５の再配線層１０５５上に形成される。

【0027】

図８を参照する。接着層８１１が形成されている。一実施形態では、接着層８１１は、化学気相堆積プロセスなどの堆積プロセスによって、接合パッド１０６及び酸化物層１０４上に形成される。接着層８１１は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、シリコン（Ｓｉ）などを含んでもよい。縦方向に沿った接着層８１１の厚さは、２０Å（２．０ｎｍ）から５００Å（５０ｎｍ）の間である。

【0028】

図９を参照する。誘電体ブロック層８１２が形成されている。一実施形態では、誘電体ブロック層８１２は、化学気相堆積プロセスなどの堆積プロセスによって接着層８１１上に形成される。誘電体ブロック層８１２は、誘電体材料を含んでもよく、その例には、窒化シリコン（ＳｉＮ）、炭化シリコン（ＳｉＣ）、炭窒化シリコン（ＳｉＣＮ）、窒化アルミニウム（ＡｌＮ）、酸窒化シリコン（ＳｉＯＮ）などがある。誘電体ブロック層１０３及び誘電体ブロック層８１２は、同じ材料又は異なる材料を含んでもよい。縦方向に沿った誘電体ブロック層８１２の厚さは、２００Å（２０ｎｍ）から１０００Å（１．０×１０^２ｎｍ）の間である。

【0029】

図１０を参照する。誘電体ブロック層８１２が除去されている。一実施形態では、誘電体ブロック層８１２は、ウェットエッチングプロセス又はドライエッチングプロセスなどのエッチングプロセスによって除去される。誘電体ブロック層８１２を除去するために使用されるエッチングプロセスを、接着層８１１で停止させてもよい。一実施形態では、接着層８１１はエッチング停止層として使用される。図９～図１０に示される段階では、誘電体ブロック層８１２の形成及び除去により、半導体構造内にアラインメントパターン信号が生じる場合があり、アラインメントパターン信号は、後続のプロセスでのデバイス位置の精度を向上させることができ、それゆえに、製品の信頼性を向上させることができる。

【0030】

図１１を参照する。接着層８１１が除去されている。一実施形態では、接着層８１１は、化学機械平坦化プロセス、ウェットエッチングプロセス、又はドライエッチングプロセスによって除去される。一実施形態では、接着層８１１が除去された後、酸化物層１０４及び接合パッド１０６の表面には、接着層８１１からの少量の成分が依然として残っている。例えば、少量のチタンが酸化物層１０４及び接合パッド１０６の表面に残る場合がある。一実施形態では、接着層８１１が除去された後、酸化物層１０４及び接合パッド１０６の表面に、接着層８１１からの成分は残っていない。一実施形態では、半導体構造１００は、図３～図１１に概略的に示される方法によって提供されてもよい。

【0031】

図１２を参照する。半導体構造２００が形成されている。半導体構造２００を形成する段階は、図３～図１１に示される段階と同様であってもよい。図１２では、半導体構造２００は、半導体構造１００の後に形成されるが、本開示はこれに限定されない。半導体構造１００及び半導体構造２００は、接合前に同時に形成されてもよく、又は半導体構造１００及び半導体構造２００のうちの一方を最初に形成してもよく、それから、半導体構造１００及び半導体構造２００のうちの他方を接合前に形成してもよい。

【0032】

図１３～図１４を参照する。半導体構造１００及び半導体構造２００は、半導体構造１００の酸化物層１０４の上表面１０４Ｓが半導体構造２００の酸化物層２０４の上表面２０４Ｓに面するように、向きを定められている。半導体構造１００の接合パッド１０６、及び半導体構造２００の接合パッド２０６は、実質的に縦方向に整列している。半導体構造１００及び半導体構造２００には、半導体構造１００が半導体構造２００に接合されるように力が、例えば、縦方向の力が加わる。例えば、半導体構造１００及び半導体構造２００の接合は、半導体構造１００の酸化物層１０４の上表面１０４Ｓを半導体構造２００の酸化物層２０４の上表面２０４Ｓに接合する段階、及び半導体構造１００の接合パッド１０６を半導体構造２００の接合パッド２０６に接合する段階を含んでもよい。

【0033】

一実施形態では、半導体デバイスを形成する方法は、半導体構造１００の裏面を基板に向けて、半導体構造１００を基板に接合する段階、及び基板及び半導体構造１００の間にワイヤを形成するために、ワイヤボンディングプロセスを実行する段階を含む。一実施形態では、図１及び図２Ａに示される半導体デバイス１０は、図３～図１４に概略的に示される方法によって提供されてもよい。一実施形態では、半導体デバイスを形成する方法は、半導体構造１００の酸化物層１０４の上表面１０４Ｓが半導体構造２００の酸化物層２０４の上表面２０４Ｓと接触し、半導体構造１００の接合パッド１０６が半導体構造２００の接合パッド２０６と接触した後に、加熱プロセスを実行する段階を含んでもよく、そうすることで、半導体構造１００の酸化物層１０４及び半導体構造２００の酸化物層２０４を融合させて連続構造を形成する（すなわち、酸化物層１０４及び酸化物層２０４の間の界面をなくす）、半導体構造１００のバリアフィルム１０７及び半導体構造２００のバリアフィルム２０７を融合させて連続構造を形成する（すなわち、バリアフィルム１０７及びバリアフィルム２０７の間の界面をなくす）、及び／又は半導体構造１００の接合パッド１０６及び半導体構造２００の接合パッド２０６を融合させて連続構造を形成する（すなわち、接合パッド１０６及び接合パッド２０６の間の界面をなくす）。

【0034】

図１５～図１８は、本開示の一実施形態による半導体デバイスを形成する方法を概略的に示す。一実施形態では、図１５～図１８を参照して示された段階は、図３～図１０を参照して示された段階の後に実行されてもよい。

【0035】

図１５を参照する。導電性部分１０８及び酸化膜１０９が形成されている。導電性部分１０８は、酸化膜１０９上に形成されている。導電性部分１０８は、縦方向において接合パッド１０６と少なくとも部分的に重なる。

【0036】

一実施形態では、図１０に示される接着層８１１にアニールプロセスを実行することで、接合パッド１０６の上方の接着層８１１の一部が接合パッド１０６と反応して、導電性部分１０８を形成し、酸化物層１０４の上方の接着層８１１の一部が酸化物層１０４と反応して、酸化膜１０９を形成する。この実施形態では、導電性部分１０８は、接着層８１１からの成分、及び接合パッド１０６からの成分を含んでもよく、酸化膜１０９は、接着層８１１からの成分、及び酸化物層１０４からの成分を含んでもよい。接着層８１１及び酸化膜１０９は、異なる材料を含む。接着層８１１及び導電性部分１０８は、異なる材料を含む。例えば、導電性部分１０８はＭＡを含み、Ｍは接着層８１１からの成分であると共にチタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、マンガン（Ｍｎ）及びシリコン（Ｓｉ）を含み、Ａは接合パッド１０６からの成分（例えば、銅）である。例えば、酸化膜はＭＢを含み、Ｍは接着層８１１からの成分であると共にチタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、マンガン（Ｍｎ）及びシリコン（Ｓｉ）を含み、Ｂは酸化物層１０４からの成分（例えば、酸化シリコン（ＳｉＯ_ｘ））である。例えば、接着層８１１がチタンを含む場合、酸化物層１０４は酸化シリコンを含み、接合パッド１０６は銅を含み、アニールプロセスによって形成された導電性部分１０８は、ＴｉＣｕを含んでもよく、酸化膜１０９は、ＴｉＳｉＯ_ｘ（ｘはゼロより大きい）を含んでもよい。

【0037】

他の実施形態では、図１０に示される接着層８１１にアニールプロセスを実行することで、酸化物層１０４の上方の接着層８１１の一部が酸化物層１０４と反応して、酸化膜１０９を形成するが、接合パッド１０６の上方の接着層８１１の一部は、アニールプロセス中に接合パッド１０６と反応しない。接合パッド１０６の上方の接着層８１１の部分は、導電性部分１０８である。この実施形態では、酸化膜１０９は、接着層８１１からの成分、及び酸化物層１０４からの成分を含んでもよい。接着層８１１及び酸化膜１０９は、異なる材料を含む。接着層８１１及び導電性部分１０８は、同じ材料を含む。例えば、接着層８１１がチタンを含む場合、酸化物層１０４は酸化シリコンを含み、接合パッド１０６は銅を含み、アニールプロセスによって形成された導電性部分１０８は、Ｔｉを含んでもよく、酸化膜１０９は、ＴｉＳｉＯ_ｘ（ｘはゼロより大きい）を含んでもよい。一実施形態では、半導体構造１００'は、図３～図１０及び１５に概略的に示される方法によって提供されてもよい。

【0038】

図１６を参照する。半導体構造２００が形成されている。半導体構造２００を形成する段階は、図３～図１１に示される段階と同様であってもよい。図１６では、半導体構造２００は、半導体構造１００'の後に形成されるが、本開示はこれに限定されない。半導体構造１００'及び半導体構造２００は、接合前に同時に形成されてもよく、又は半導体構造１００'及び半導体構造２００のうちの一方を最初に形成してもよく、それから、半導体構造１００'及び半導体構造２００のうちの他方を接合前に形成してもよい。

【0039】

図１７～図１８を参照する。半導体構造１００'及び半導体構造２００は、半導体構造１００'の酸化膜１０９の上表面１０９Ｓが半導体構造２００の酸化物層２０４の上表面２０４Ｓに面するように、向きを定められている。半導体構造１００'の導電性部分１０８及び半導体構造２００の接合パッド２０６は、実質的に縦方向に整列している。半導体構造１００'及び半導体構造２００には、力が、例えば、縦方向の力が加わることで、半導体構造１００'が半導体構造２００に接合される。例えば、半導体構造１００'及び半導体構造２００の接合は、半導体構造１００'の酸化膜１０９の上表面１０９Ｓを半導体構造２００の酸化物層２０４の上表面２０４Ｓに接合する段階、及び半導体構造１００'の導電性部分１０８を半導体構造２００の接合パッド２０６に接合する段階を含んでもよい。この実施形態では、導電性部分１０８は、半導体構造１００'の酸化物層１０４、及び半導体構造２００の酸化物層２０４の間にあり、導電性部分１０８は、半導体構造１００'のバリアフィルム１０７、及び半導体構造２００のバリアフィルム２０７の間にあり、酸化膜１０９は、半導体構造１００'の接合パッド１０６、及び半導体構造２００の接合パッド２０６の間にあり、したがって、酸化物層１０４及び酸化物層２０４は不連続構造であり、バリアフィルム１０７及びバリアフィルム２０７は不連続構造であり、接合パッド１０６及び接合パッド２０６は不連続構造である。

【0040】

一実施形態では、半導体デバイスを形成する方法は、半導体構造１００'の裏面を基板に向けて、半導体構造１００'を基板に接合する段階、及び基板及び半導体構造１００'の間にワイヤを形成するために、ワイヤボンディングプロセスを実行する段階を含む。一実施形態では、図１及び図２Ｂに示される半導体デバイス１０は、図３～図１０及び図１５～図１８に概略的に示される方法によって提供されてもよい。

【0041】

前述の実施形態では、半導体構造１００が半導体構造２００に接合された後、半導体構造１００及び半導体構造２００の間に界面はなく、半導体構造１００'が半導体構造２００に接合された後、半導体構造１００'及び半導体構造２００の間に界面は存在する。

【0042】

本開示の半導体デバイスでは、第１半導体構造（例えば、半導体構造１００／１００'）は、向かい合わせの接合配置で第２半導体構造（例えば、半導体構造２００）に接合されており、第１半導体構造（例えば、半導体構造１００／１００'）の設置面積は、第２半導体構造（例えば、半導体構造２００）の設置面積より大きく、第１半導体構造、第２半導体構造及び基板の電気的接続を、第１半導体構造及び基板の間に結合されたワイヤを介して達成することができる。このような構成では、第２半導体構造及び基板の間に結合されるワイヤを省略することができ、半導体デバイス内の信号伝送距離を減少させることができ、半導体デバイスのサイズを減少させることができ、半導体デバイスの電気的性能を向上させることができる。また、本開示は、誘電体ブロック層及び接合パッドの間にあると共に接合パッドを覆う接着層を提供し、接着層の構成により、誘電体ブロック層及び接合パッドの接合部での応力によって引き起こされるバブルの問題を改善又は回避することができ、誘電体ブロック層を除去する間の接合パッドのエロージョンを改善又は回避することができ、誘電体ブロック層を除去する間の接合パッドの粗い表面の問題を改善又は回避することができる。そのため、半導体デバイス内の要素への損傷を回避でき、半導体デバイス内の要素のプロファイルは完全な形状であり、半導体デバイスの電気的性能を向上させることができる。

【0043】

上述の要素及び方法は、例示のために提供されていることに留意されたい。本開示は、上記で開示された構成及び手順に限定されない。既知の要素の異なる構成を有する他の実施形態を適用することができ、例示された要素は、実際的用途の現実のニーズに基づいて調整及び変更され得る。もちろん、図の構成は例示のためにのみ描かれており、限定のためではないことに留意されたい。したがって、半導体素子内の関連する要素及び層、その要素の形状又は位置関係、及び手順の詳細は、実際的用途の現実の要件及び／又は製造段階に従って調整又は変更され得ることが、当業者には知られている。

【0044】

本開示は、例として、かつ例示的な実施形態の観点から、説明されてきたが、本開示はこれに限定されないことを理解するべきである。それどころか、さまざまな変形、及び同様の構成及び手順を包含することを目的としており、それゆえに、添付の特許請求の範囲は、そのような変形、及び同様の構成及び手順をすべて内包するように、最も広い解釈に従うべきである。

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】