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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024125992
(43)【公開日】2024-09-19
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H10B 12/00 20230101AFI20240911BHJP
H10B 63/00 20230101ALI20240911BHJP
H10B 63/10 20230101ALI20240911BHJP
H10N 70/00 20230101ALI20240911BHJP
H10N 99/00 20230101ALI20240911BHJP
H10B 61/00 20230101ALI20240911BHJP
H01L 21/336 20060101ALI20240911BHJP
H01L 21/768 20060101ALI20240911BHJP
H01L 21/8234 20060101ALI20240911BHJP
【ＦＩ】
H10B12/00 601
H10B63/00
H10B63/10
H10N70/00 A
H10N70/00 Z
H10N99/00
H10B12/00 671B
H10B61/00
H01L29/78 301M
H01L29/78 301G
H01L21/90 D
H01L27/088 H
H01L27/088 C
H01L27/06 102A
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023196006
(22)【出願日】2023-11-17
(31)【優先権主張番号】10-2023-0029420
(32)【優先日】2023-03-06
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】金 鐘▲みん▼
(72)【発明者】
【氏名】李 基碩
(72)【発明者】
【氏名】高 承甫
(72)【発明者】
【氏名】尹 燦植
(72)【発明者】
【氏名】李 明東
【テーマコード（参考）】
4M119
5F033
5F048
5F083
5F140
【Ｆターム（参考）】
4M119AA06
4M119AA11
4M119BB01
4M119DD33
4M119DD45
4M119DD55
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4M119FF05
4M119FF16
4M119GG02
5F033HH04
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5F140CC02
5F140CC03
5F140CC08
(57)【要約】
【課題】集積度が向上された半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、第１方向に沿って各々延長され、第１方向に交差する第２方向に並んで配置された第１活性パターン及び第２活性パターン、第１及び第２活性パターンの各々はセンター部及びセンター部を介して互いに離隔された第１エッジ部及び第２エッジ部を含み、第１活性パターンの第１エッジ部上のストレージノードパッド、及び第１活性パターンのセンター部上のビットラインノードコンタクトを含む。ビットラインノードコンタクトの上面はストレージノードパッドの上面より高いレベルに位置する。
【選択図】図１
【解決手段】半導体装置は、第１方向に沿って各々延長され、第１方向に交差する第２方向に並んで配置された第１活性パターン及び第２活性パターン、第１及び第２活性パターンの各々はセンター部及びセンター部を介して互いに離隔された第１エッジ部及び第２エッジ部を含み、第１活性パターンの第１エッジ部上のストレージノードパッド、及び第１活性パターンのセンター部上のビットラインノードコンタクトを含む。ビットラインノードコンタクトの上面はストレージノードパッドの上面より高いレベルに位置する。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１方向に沿って各々延長され、前記第１方向に交差する第２方向に並んで配置された第１活性パターン及び第２活性パターンと、
前記第１及び第２活性パターンの各々は、センター部及び前記センター部を介して互いに離隔された第１エッジ部及び第２エッジ部を含み、
前記第１活性パターンの前記第１エッジ部上のストレージノードパッドと、
前記第１活性パターンの前記センター部上のビットラインノードコンタクトと、を含み、
前記ビットラインノードコンタクトの上面は、前記ストレージノードパッドの上面より高いレベルに位置する半導体装置。
前記第１及び第２活性パターンの各々は、センター部及び前記センター部を介して互いに離隔された第１エッジ部及び第２エッジ部を含み、
前記第１活性パターンの前記第１エッジ部上のストレージノードパッドと、
前記第１活性パターンの前記センター部上のビットラインノードコンタクトと、を含み、
前記ビットラインノードコンタクトの上面は、前記ストレージノードパッドの上面より高いレベルに位置する半導体装置。
【請求項2】
前記ストレージノードパッドは、ポリシリコンを含む請求項１に記載の半導体装置。
【請求項3】
前記ストレージノードパッドは、金属物質をさらに含む請求項２に記載の半導体装置。
【請求項4】
前記ビットラインノードコンタクトは、金属物質を含む請求項１に記載の半導体装置。
【請求項5】
前記ビットラインノードコンタクトの側面を覆うビットラインノードスペーサーをさらに含む請求項１に記載の半導体装置。
【請求項6】
前記ビットラインノードコンタクトは、互いに異なる物質を含む下部コンタクト及び上部コンタクトを含み、
前記ビットラインノードスペーサーは、前記上部コンタクトの側面を覆い、前記下部コンタクトの側面上に延長される請求項５に記載の半導体装置。
前記ビットラインノードスペーサーは、前記上部コンタクトの側面を覆い、前記下部コンタクトの側面上に延長される請求項５に記載の半導体装置。
【請求項7】
前記ビットラインノードスペーサーの側面を覆うトレンチ埋め込みパターンをさらに含む請求項５に記載の半導体装置。
【請求項8】
前記ビットラインノードコンタクトは、互いに異なる物質を含む下部コンタクト及び上部コンタクトを含み、
前記第１及び第２方向に交差する第３方向に対して、前記下部コンタクトの下面の幅は、上面の幅より大きい請求項１に記載の半導体装置。
前記第１及び第２方向に交差する第３方向に対して、前記下部コンタクトの下面の幅は、上面の幅より大きい請求項１に記載の半導体装置。
【請求項9】
前記ストレージノードパッドは、第１ストレージノードパッドであり、
前記第２活性パターンの前記第１エッジ部上の第２ストレージノードパッドと、
前記第１及び第２活性パターンを囲む素子分離パターンと、をさらに含み、
前記第１ストレージノードパッド及び前記第２ストレージノードパッドは、前記第２方向に互いに隣接し、
前記第１ストレージノードパッド及び前記第２ストレージノードパッドは、前記素子分離パターンを介して互いに離隔される請求項１ないし８のうちの何れか一項に記載の半導体装置。
前記第２活性パターンの前記第１エッジ部上の第２ストレージノードパッドと、
前記第１及び第２活性パターンを囲む素子分離パターンと、をさらに含み、
前記第１ストレージノードパッド及び前記第２ストレージノードパッドは、前記第２方向に互いに隣接し、
前記第１ストレージノードパッド及び前記第２ストレージノードパッドは、前記素子分離パターンを介して互いに離隔される請求項１ないし８のうちの何れか一項に記載の半導体装置。
【請求項10】
第１方向に沿って各々延長され、前記第１方向に交差する第２方向に並んで配置された第１活性パターン及び第２活性パターンと、
前記第１及び第２活性パターンの各々は、センター部及び前記センター部を介して互いに離隔された第１エッジ部及び第２エッジ部を含み、
前記第１活性パターンの前記第１エッジ部上のストレージノードパッドと、
前記ストレージノードパッド上で前記ストレージノードパッドの一部と垂直に重畳するストレージノードコンタクトと、
前記第１活性パターンの前記センター部上のビットラインノードコンタクトと、を含み、
前記ストレージノードコンタクトの下面は、前記ビットラインノードコンタクトの上面より低いレベルに位置する半導体装置。
前記第１及び第２活性パターンの各々は、センター部及び前記センター部を介して互いに離隔された第１エッジ部及び第２エッジ部を含み、
前記第１活性パターンの前記第１エッジ部上のストレージノードパッドと、
前記ストレージノードパッド上で前記ストレージノードパッドの一部と垂直に重畳するストレージノードコンタクトと、
前記第１活性パターンの前記センター部上のビットラインノードコンタクトと、を含み、
前記ストレージノードコンタクトの下面は、前記ビットラインノードコンタクトの上面より低いレベルに位置する半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体に関し、より具体的には半導体装置及びその製造方法に関する。
【背景技術】
【0002】
小型化、多機能化、及び／又は低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。半導体装置は論理データを格納する半導体メモリ装置、論理データを演算処理する半導体論理装置、及び記憶要素と論理要素を含むハイブリッド（ｈｙｂｒｉｄ）半導体装置等に区分されることができる。
【0003】
最近の電子機器の高速化、低消費電力化に応じてこれに実装される半導体装置もやはり速い動作速度及び／又は低い動作電圧等が要求されている。このような要求特性を充足させるために半導体装置はより高集積化されている。したがって、半導体装置の集積度を向上させるための多くの研究が進行している。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許第９、９４７、６６８ Ｂ２号公報
【特許文献2】韓国特許第１００８４３７１５号公報
【特許文献3】米国特許出願公開第２００８／０２８４０２９号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明が達成しようとする一技術的課題は製造が容易であり、集積度が向上された半導体装置及びその製造方法を提供することにある。
【0006】
本発明が達成しようとする他の技術的課題は電気的特性及び信頼性が向上された半導体装置及びその製造方法を提供することにある。
【0007】
本発明が解決しようとする課題は以上で言及された課題に制限されず、言及されていないその他の課題は以下の記載から該当技術分野で通常の知識を有する者に明確に理解されるはずである。
【課題を解決するための手段】
【0008】
本発明による半導体装置は、第１方向に沿って各々延長され、前記第１方向に交差する第２方向に並んで配置された第１活性パターン及び第２活性パターン、前記第１及び第２活性パターンの各々はセンター部、及び前記センター部を介して互いに離隔された第１エッジ部及び第２エッジ部を含み、前記第１活性パターンの前記第１エッジ部上のストレージノードパッド、及び前記第１活性パターンの前記センター部上のビットラインノードコンタクトを含むことができる。前記ビットラインノードコンタクトの上面は前記ストレージノードパッドの上面より高いレベルに位置することができる。
【0009】
本発明による半導体装置は、第１方向に沿って各々延長され、前記第１方向に交差する第２方向に並んで配置された第１活性パターン及び第２活性パターン、前記第１及び第２活性パターンの各々はセンター部、及び前記センター部を介して互いに離隔された第１エッジ部及び第２エッジ部を含み、前記第１活性パターンの前記第１エッジ部上のストレージノードパッド、前記ストレージノードパッド上で前記ストレージノードパッドの一部と垂直に重畳するストレージノードコンタクト、及び前記第１活性パターンの前記センター部上のビットラインノードコンタクトを含むことができる。前記ストレージノードコンタクトの下面は前記ビットラインノードコンタクトの上面より低いレベルに位置することができる。
【0010】
本発明による半導体装置は、第１方向に沿って各々延長され、前記第１方向に交差する第２方向に並んで配置された第１活性パターン及び第２活性パターン、前記第１及び第２活性パターンの各々はセンター部、及び前記センター部を介して互いに離隔された第１エッジ部及び第２エッジ部を含み、前記第２方向に沿って前記第１活性パターン及び前記第２活性パターンを横切る一対のワードライン、前記第１活性パターンの前記第１エッジ部上のストレージノードパッド、前記ストレージノードパッド上で前記ストレージノードパッドの一部と垂直に重畳するストレージノードコンタクト、前記第１活性パターンの前記センター部上で前記第１及び第２方向に交差する第３方向に沿って延長されるビットライン、前記第１活性パターンの前記センター部と前記ビットラインとの間のビットラインノードコンタクト、前記ストレージノードコンタクト上のランディングパッド、及び前記ランディングパッド上のデータ格納パターンを含むことができる。前記ビットラインノードコンタクトの上面は前記ストレージノードパッドの上面より高いレベルに位置することができる。
【発明の効果】
【0011】
本発明の概念によれば、半導体装置内の構成の配置が単純化されることができる。したがって、半導体装置を形成のためのパターニング等の難易度が減少することができ、その結果、半導体装置の製造が容易であることができる。また、構成が比較的単純に配置されることによって、半導体装置の集積度もまた向上されることができる。
【0012】
加えて、ストレージノードパッドを通じて、金属物質を含むストレージノードコンタクトとシリコンを含む活性パターンのエッジ部との間の接触抵抗が改善されることができる。また、ビットラインノードコンタクトの上部コンタクトが金属物質を含むことによって、ビットラインノードコンタクトの過蝕刻現象が最小化されることができる。その結果、半導体装置の電気的特性及び信頼性が向上されることができる。
【図面の簡単な説明】
【0013】
【図1】本発明の一部の実施形態による半導体装置を示す平面図である。
【発明を実施するための形態】
【0014】
以下、本発明をより具体的に説明するために本発明による実施形態を、添付図面を参照しながら、より詳細に説明する。
【0015】
図１は本発明の一部の実施形態による半導体装置を示す平面図である。図２は図１の構成一部を拡大した拡大図である。図３Ａ乃至図３Ｄは各々図１のＡ－Ａ’線、Ｂ－Ｂ’線、Ｃ－Ｃ’線、及びＤ－Ｄ’線に沿う断面図である。
【0016】
【0017】
素子分離パターンＳＴＩが基板１００内に配置されることができ、活性パターンＡＣＴを定義することができる。活性パターンＡＣＴは複数に提供されることができる。一例として、活性パターンＡＣＴは素子分離パターンＳＴＩによって囲まれた基板１００の一部を含むことができる。説明の便宜のために、別の説明がない限り、本明細書で基板１００は基板１００のその一部を除いた他の一部を指称することと定義する。
【0018】
活性パターンＡＣＴの各々は基板１００の下面に平行である第１方向Ｄ１に細長い延長される形態であり得る。活性パターンＡＣＴは基板１００の下面に平行であり、互いに交差する第２方向Ｄ２及び第３方向Ｄ３に互いに離隔されることができる。第１乃至第３方向Ｄ１、Ｄ２、Ｄ３は互いに交差することができる。活性パターンＡＣＴは基板１００の下面に垂直になる第４方向Ｄ４に突出された形態であり得る。一例として、活性パターンＡＣＴはシリコン（例えば、単結晶シリコン）を含むことができる。
【0019】
活性パターンＡＣＴは第１エッジ部ＥＡ１、第１エッジ部ＥＡ１から第１方向Ｄ１に離隔された第２エッジ部ＥＡ２、及び第１エッジ部ＥＡ１と第２エッジ部ＥＡ２との間のセンター部ＣＡを含むことができる。第１エッジ部ＥＡ１及び第２エッジ部ＥＡ２は第１方向Ｄ１に対する活性パターンＡＣＴの両端部であり得る。センター部ＣＡは活性パターンＡＣＴを横切る後述する一対のワードラインＷＬの間に介在されることができる。活性パターンＡＣＴのセンター部ＣＡは第２及び第３方向Ｄ２、Ｄ３に沿って離隔されて配置されることができる。第１及び第２エッジ部ＥＡ１、ＥＡ２及びセンター部ＣＡ内には不純物（例えば、ｎ形又はｐ形不純物）が提供されることができる。
【0020】
互いに隣接する活性パターンＡＣＴは第１方向Ｄ１（又は、その反対方向）、第２方向Ｄ２（又はその反対方向）、又は第３方向Ｄ３（又は、その反対方向）に沿って並んで配置されることができる。本明細書で、互いに隣接する活性パターンＡＣＴがいずれかの方向に沿って並んで配置されるということは、互いに隣接する活性パターンＡＣＴのセンター部ＣＡがその方向に沿って配置されることを意味する。一例として、図２に図示されるように、第１活性パターンＡＣＴ１と第２活性パターンＡＣＴ２、第３活性パターンＡＣＴ３、及び第４活性パターンＡＣＴ４が時計回りに沿って配置されることができる。第１活性パターンＡＣＴ１及びこれと直ぐ隣接する第２活性パターンＡＣＴ２は第２方向Ｄ２に沿って並んで配置されることができる。第１活性パターンＡＣＴ１及びこれと直ぐ隣接する第３活性パターンＡＣＴ３は第１方向Ｄ１に沿って並んで配置されることができる。第１活性パターンＡＣＴ１及びこれと直ぐ隣接する第４活性パターンＡＣＴ４は第３方向Ｄ３に沿って並んで配置されることができる。
【0021】
第１活性パターンＡＣＴ１の第１エッジ部ＥＡ１と第２活性パターンＡＣＴ２の第１エッジ部ＥＡ１は第２方向Ｄ２に互いに隣接することができる。第１活性パターンＡＣＴ１の第１エッジ部ＥＡ１と第２活性パターンＡＣＴ２の第２エッジ部ＥＡ２は第３方向Ｄ３に隣接することができる。第１活性パターンＡＣＴ１の第１エッジ部ＥＡ１と第３活性部ＡＣＴ３の第２エッジ部ＥＡ２は互いに隣接することができ、第１方向Ｄ１に互いに離隔されることができる。
【0022】
本発明の概念によれば、活性パターンＡＣＴが第１方向Ｄ１（又は、その反対方向）、第２方向Ｄ２（又は、その反対方向）、又は第３方向Ｄ３（又は、その反対方向）に沿って並んで配置されることによって、半導体装置内の構成の配置が単純化されることができる。したがって、半導体装置を形成するためのパターニング等の難易度が減少することができ、その結果、半導体装置の製造が容易であることができる。また、構成が比較的単純に配置されることによって、半導体装置の集積度もまた向上されることができる。
【0023】
素子分離パターンＳＴＩは絶縁材料を含むことができ、一例として、シリコン酸化物及びシリコン窒化物の中で少なくとも１つを含むことができる。素子分離パターンＳＴＩは単一の物質で成される単一膜又は２つ以上の物質を含む複合膜であり得る。本明細書で、“Ａ又はＢ”、“Ａ及びＢの中で少なくとも１つ”、“Ａ又はＢの中で少なくとも１つ”、“Ａ、Ｂ、又はＣ”、“Ａ、Ｂ、及びＣの中で少なくとも１つ”、及び“Ａ、Ｂ、 又はＣの中で少なくとも１つ”のような文句の各々はその文句の中で該当する文句に共に羅列された項目の中でいずれか１つ、又はそれらのすべての可能な組合を含むことができる。
【0024】
ワードラインＷＬが活性パターンＡＣＴ及び素子分離パターンＳＴＩを横切ることができる。ワードラインＷＬは複数に提供されることができる。ワードラインＷＬは第２方向Ｄ２に沿って各々延長されることができ、第３方向Ｄ３に互いに離隔されることができる。第３方向Ｄ３に互いに離隔された一対のワードラインＷＬは第２方向Ｄ２に互いに隣接する活性パターンＡＣＴを横切ることができる。一例として、図２に図示されるように、第１ワードラインＷＬ１及び第２ワードラインＷＬ２が互いに第３方向Ｄ３に離隔されることができ、第２方向Ｄ２に互いに隣接する第１及び第２活性パターンＡＣＴ１、ＡＣＴ２を横切ることができる。
【0025】
ワードラインＷＬの各々はゲート電極ＧＥ、ゲート誘電パターンＧＩ、及びゲートキャッピングパターンＧＣを含むことができる。ゲート電極ＧＥは活性パターンＡＣＴ及び素子分離パターンＳＴＩを第２方向Ｄ２に貫通することができる。ゲート誘電パターンＧＩはゲート電極ＧＥと活性パターンＡＣＴとの間、及びゲート電極ＧＥと素子分離パターンＳＴＩとの間に介在されることができる。ゲートキャッピングパターンＧＣはゲート電極ＧＥ上でゲート電極ＧＥの上面を覆うことができる。一例として、ゲート電極ＧＥは導電性物質を含むことができる。一例として、ゲート誘電パターンＧＩはシリコン酸化物及び高誘電物質の中で少なくとも１つを含むことができる。本明細書で、高誘電物質はシリコン酸化物より高い誘電率を有する物質として定義される。一例として、ゲートキャッピングパターンＧＣはシリコン窒化物を含むことができる。
【0026】
ストレージノードパッドＸＰが活性パターンＡＣＴの第１及び第２エッジ部ＥＡ１、ＥＡ２上に提供されることができる。一例として、ストレージノードパッドＸＰの各々は活性パターンＡＣＴの第１及び第２エッジ部ＥＡ１、ＥＡ２の各々の上に提供されることができる。ストレージノードパッドＸＰは第１方向Ｄ１及び第２方向Ｄ２に互いに離隔されることができる。ストレージノードパッドＸＰの各々は対応する第１及び第２エッジ部ＥＡ１、ＥＡ２に対応するエッジ部に電気的に連結されることができる。
【0027】
一例として、図２に図示されるように、第１ストレージノードパッドＸＰ１が第１活性パターンＡＣＴ１の第１エッジ部ＥＡ１に連結されることができる。一例として、第２ストレージノードパッドＸＰ２が第２活性パターンＡＣＴ２の第１エッジ部ＥＡ１に連結されることができる。一例として、第３ストレージノードパッドＸＰ３が第３活性パターンＡＣＴ３の第２エッジ部ＥＡ２に連結されることができる。一例として、第４ストレージノードパッドＸＰ４が第４活性パターンＡＣＴ４の第２エッジ部ＥＡ２に連結されることができる。第１ストレージノードパッドＸＰ１と第２ストレージノードパッドＸＰ２は第２方向Ｄ２に互いに隣接することができる。第３ストレージノードパッドＸＰ３と第４ストレージノードパッドＸＰ４は第２方向Ｄ２に互いに隣接することができる。第１ストレージノードパッドＸＰ１と第３ストレージノードパッドＸＰ３は第１方向Ｄ１に互いに隣接することができる。
【0028】
一例として、平面視において、ストレージノードパッドＸＰは平行四辺形状を有することができる。一例として、ストレージノードパッドＸＰは第１方向Ｄ１に延長され、互いに対向する２辺を有することができ、第２方向Ｄ２に延長され、互いに対向する他の２辺を有することができる。但し、本発明の概念はこれに制限ず、ストレージノードパッドＸＰの角が幾らか丸みを帯びた（ラウンド状になった）平行四辺形状を有することと看做す。他の例として、ストレージノードパッドＸＰは第１方向Ｄ１に延長され、互いに対向する２辺及び第２方向Ｄ２に延長され、互いに対向する他の２辺を有することができ、ラウンドになった角をさらに有することができる。
【0029】
ストレージノードパッドＸＰの幅は方向とレベルに応じて異なることができる。一例として、第３方向Ｄ３に測定されたストレージノードパッドＸＰの幅は低いレベルに行くほど、小さくなることができる（図３Ｃ参照）。他の例として、第２方向Ｄ２に測定されたストレージノードパッドＸＰの幅は低いレベルに行くほど、大きくなることができる（図３Ｂ参照）。但し、これに制限されない。
【0030】
一例として、ストレージノードパッドＸＰはシリコン（例えば、不純物を含むポリシリコン）及び金属物質（例えば、Ｔｉ、Ｍｏ、Ｗ、Ｃｕ、Ａｌ、Ｔａ、Ｒｕ、Ｉｒ等）の中で少なくとも１つを含むことができる。一例として、図３Ｂ等に図示されるように、ストレージノードパッドＸＰは２以上の物質を含む複合膜であり、下部パッドＸｘ及び下部パッドＸｘ上の上部パッドＸｙを含むことができる。下部パッドＸｘ及び上部パッドＸｙは互いに異なる物質を含むことができる。一例として、下部パッドＸｘはシリコン（例えば、不純物を含むポリシリコン）を含むことができ、上部パッドＸｙは金属物質（例えば、Ｔｉ、Ｍｏ、Ｗ、Ｃｕ、Ａｌ、Ｔａ、Ｒｕ、Ｉｒ等）を含むことができる。一例として、ストレージノードパッドＸＰは下部パッドＸｘと上部パッドＸｙとの間のオーミックパッドＸｚをさらに含むことができる。オーミックパッドＸｚは下部パッドＸｘと上部パッドＸｙとの間の接触抵抗を改善することができる。他の例として、後述する図７Ｂに図示されるように、ストレージノードパッドＸＰは単一の物質で成される単一膜であり得る。
【0031】
パッドスペーサーＸＳがストレージノードパッドＸＰの側面上に提供されることができる。一例として、パッドスペーサーＸＳはストレージノードパッドＸＰの上部パッドＸｙの側面を覆うことができる。一例として、一対のパッドスペーサーＸＳがストレージノードパッドＸＰの第３方向Ｄ３及びその反対方向を各々見る側面を覆うことができる。一例として、パッドスペーサーＸＳはシリコン窒化物を含むことができるが、これに制限されない。
【0032】
ビットラインノードコンタクトＤＣが活性パターンＡＣＴ上に提供されることができる。一例として、ビットラインノードコンタクトＤＣの各々は活性パターンＡＣＴのセンター部ＣＡの各々の上に提供されることができる。ビットラインノードコンタクトＤＣは対応する活性パターンＡＣＴのセンター部ＣＡに電気的に連結されることができる。ビットラインノードコンタクトＤＣは第２及び第３方向Ｄ２、Ｄ３に互いに離隔されることができる。ビットラインノードコンタクトＤＣは活性パターンＡＣＴと後述するビットラインＢＬとの間に各々介在されることができる。ビットラインノードコンタクトＤＣはビットラインＢＬの中で対応するビットラインＢＬと対応する活性パターンＡＣＴのセンター部ＣＡを電気的に連結することができる。
【0033】
一例として、ビットラインノードコンタクトＤＣはシリコン（例えば、不純物を含むポリシリコン）及び金属物質（例えば、Ｔｉ、Ｍｏ、Ｗ、Ｃｕ、Ａｌ、Ｔａ、Ｒｕ、Ｉｒ等）の中で少なくとも１つを含むことができる。一例として、図３Ａ等に図示されるように、ビットラインノードコンタクトＤＣは２以上の物質を含む複合膜であり、下部コンタクトＤｘ及び下部コンタクトＤｘ上の上部コンタクトＤｙを含むことができる。ビットラインノードコンタクトＤＣの下部コンタクトＤｘ及び上部コンタクトＤｙは互いに異なる物質を含むことができる。一例として、下部コンタクトＤｘはシリコン（例えば、不純物を含むポリシリコン）を含むことができ、上部コンタクトＤｙは金属物質（例えば、Ｔｉ、Ｍｏ、Ｗ、Ｃｕ、Ａｌ、Ｔａ、Ｒｕ、Ｉｒ等）を含むことができる。一例として、ビットラインノードコンタクトＤＣは下部コンタクトＤｘと上部コンタクトＤｙとの間のオーミックコンタクトＤｚをさらに含むことができる。オーミックコンタクトＤｚは下部コンタクトＤｘと上部コンタクトＤｙとの間の接触抵抗を改善することができる。他の例として、図示されていないが、ビットラインノードコンタクトＤＣは単一の物質で成される単一膜であり得る。一例として、第３方向Ｄ３に対して、下部コンタクトＤｘの下面の幅Ｗ１は上面の幅Ｗ２より小さいことができるが、これに制限されない。
【0034】
ストレージノードパッドＸＰの上面Ｘａ（例えば、最上面）は第１レベルＬＶ１に位置することができる。ビットラインノードコンタクトＤＣの上面Ｄａ（例えば、最上面）は第２レベルＬＶ２に位置することができる。第２レベルＬＶ２は第１レベルＬＶ１より高いことができる。言い換えれば、ビットラインノードコンタクトＤＣの上面ＤａはストレージノードパッドＸＰの上面Ｘａより高いレベルに位置することができる。一例として、ストレージノードパッドＸＰの下面はビットラインノードコンタクトＤＣの下面より高いか、或いは実質的に同一なレベルに位置することができるが、これに制限されない。
【0035】
一例として、第１パッド絶縁パターンＰＩ１及び第２パッド絶縁パターンＰＩ２がストレージノードパッドＸＰの側面及びビットラインノードコンタクトＤＣの側面を囲むことができる。一例として、第１パッド絶縁パターンＰＩ１及び第２パッド絶縁パターンＰＩ２はストレージノードパッドＸＰ及びビットラインノードコンタクトＤＣを互いに絶縁させることができる。一例として、第１パッド絶縁パターンＰＩ１及び第２パッド絶縁パターンＰＩ２は隣接するストレージノードパッドＸＰを互いに絶縁させることができる。一例として、第１パッド絶縁パターンＰＩ１及び第２絶縁パターンＰＩ２は隣接するストレージノードパッドＸＰを互いに離隔させることができる。一例として、第１パッド絶縁パターンＰＩ１は後述するフェンスパターンＦＮと素子分離パターンＳＴＩとの間にさらに提供されることができるが、これに制限されない。一例として、第１パッド絶縁パターンＰＩ１及び第２パッド絶縁パターンＰＩ２の各々は互いに独立的に絶縁材料を含むことができる。
【0036】
ビットラインＢＬがビットラインノードコンタクトＤＣ上に提供されることができる。ビットラインＢＬは第３方向Ｄ３に沿って延長されることができる。ビットラインＢＬは複数に提供されることができる。ビットラインＢＬは第２方向Ｄ２に互いに離隔されることができる。ビットラインＢＬは金属物質を含むことができる。一例として、ビットラインＢＬは金属物質（例えば、Ｔｉ、Ｍｏ、Ｗ、Ｃｕ、Ａｌ、Ｔａ、Ｒｕ、Ｉｒ等）を含むことができる。他の例として、ビットラインＢＬは金属シリサイド又は金属窒化物をさらに含むことができる。
【0037】
ビットラインＢＬは第３方向Ｄ３に沿って並んで配置される一列の活性パターンＡＣＴのセンター部ＣＡ上に配置されることができ、ビットラインノードコンタクトＤＣを通じてその一列の活性パターンＡＣＴに電気的に連結されることができる。一例として、図２に図示されるように、第１ビットラインＢＬ１が第３方向Ｄ３に沿って並んで配置された第１活性パターンＡＣＴと第４活性パターンＡＣＴ４のセンター部ＣＡ上に配置されることができ、これらと電気的に連結されることができる。一例として、第２ビットラインＢＬ２が第３方向Ｄ３に沿って並んで配置された第２活性パターンＡＣＴ２と第３活性パターンＡＣＴ３のセンター部ＣＡ上に配置されることができ、これらと電気的に連結されることができる。
【0038】
バッファパターンＢＰがビットラインＢＬの下で基板１００を覆うことができる。一例として、バッファパターンＢＰはビットラインＢＬと第１パッド絶縁パターンＰＩ１との間、及びビットラインＢＬと第２パッド絶縁パターンＰＩ２との間に介在されることができる。一例として、バッファパターンＢＰはシリコン酸化物、シリコン窒化物、シリコン酸窒化物、及び高誘電物質の中で少なくとも１つを含むことができる。バッファパターンＢＰは単一の物質で成される単一膜又は２以上の物質を含む複合膜であり得る。一例として、バッファパターンＢＰは下部バッファパターン及び上部バッファパターンを含む複合膜であり得る。
【0039】
バッファパターンＢＰはビットラインノードコンタクトＤＣの上部の側面上に提供されることができる。一例として、バッファパターンＢＰは上部コンタクトＤｙの上部の側面上に提供されることができ、これを覆うことができる。一例として、バッファパターンＢＰの上面は第２レベルＬＶ２に位置することができ、ビットラインノードコンタクトＤＣの上面Ｄａと共面をなすことができる。バッファパターンＢＰは第３方向Ｄ３に隣接するビットラインノードコンタクトＤＣの間に介在されることができる。バッファパターンＢＰはストレージノードパッドＸＰより高いレベルに位置することができる。
【0040】
ビットラインノードスペーサーＤＳがビットラインノードコンタクトＤＣの側面上に提供されることができる。一例として、ビットラインノードスペーサーＤＳはビットラインノードコンタクトＤＣの上部コンタクトＤｙの側面を覆うことができる。一例として、一対のビットラインノードスペーサーＤＳはビットラインノードコンタクトＤＣの第３方向Ｄ３及びその反対方向を各々見る側面を覆うことができる。ビットラインノードスペーサーＤＳはビットラインノードコンタクトＤＣ及びこれと第３方向Ｄ３に隣接する第１パッド絶縁パターンＰＩ１の間に介在されることができる。一例として、ビットラインノードスペーサーＤＳはビットラインノードコンタクトＤＣの上部コンタクトＤｙ及び第１パッド絶縁パターンＰＩ１の間に介在されることができ、上部コンタクトＤｙとバッファパターンＢＰとの間に延長されることができる。一例として、ビットラインノードスペーサーＤＳはビットラインノードコンタクトＤＣの下部コンタクトＤｘより高いレベルに位置することができる。一例として、ビットラインノードスペーサーＤＳはシリコン窒化物を含むことができるが、これに制限されない。
【0041】
ビットラインキャッピングパターン３５０がビットラインＢＬの上面上に提供されることができる。ビットラインキャッピングパターン３５０はビットラインＢＬと共に第３方向Ｄ３に沿って延長されることができる。ビットラインキャッピングパターン３５０は複数に提供されることができる。複数のビットラインキャッピングパターン３５０は第２方向Ｄ２に互いに離隔されることができる。ビットラインキャッピングパターン３５０はビットラインＢＬと垂直に重畳することができる。ビットラインキャッピングパターン３５０は単一層又は複数層で構成されることができる。一例として、ビットラインキャッピングパターン３５０は順に積層された第１キャッピングパターン、第２キャッピングパターン、及び第３キャッピングパターンを含むことができる。第１乃至第３キャッピングパターンの各々はシリコン窒化物を含むことができる。他の例として、ビットラインキャッピングパターン３５０は４層以上に積層されたキャッピングパターンを含むことができる。
【0042】
ビットラインスペーサー３６０がビットラインＢＬの側面及びビットラインキャッピングパターン３５０の側面上に提供されることができる。ビットラインスペーサー３６０はビットラインＢＬの側面及びビットラインキャッピングパターン３５０の側面を覆うことができる。ビットラインスペーサー３６０はビットラインＢＬの側面上で第３方向Ｄ３に沿って延長されることができる。一例として、ビットラインスペーサー３６０はシリコン酸化物（ＳｉＯ２）、シリコン窒化物（ＳｉＮ）、シリコン酸炭化物（ＳｉＯＣ）、及びシリコン酸炭窒化物（ＳｉＯＣＮ）の中で少なくとも１つを含むことができる。他の例として、ビットラインスペーサー３６０はその内部にエアギャップ（ａｉｒ ｇａｐ）をさらに含むことができる。ビットラインスペーサー３６０は単一の物質で成される単一膜又は２以上の物質を含む複合膜であり得る。一例として、ビットラインスペーサー３６０はビットラインＢＬの側面上に順に提供される複数のサブスペーサー（図示せず）を含むことができる。
【0043】
ストレージノードコンタクトＢＣが隣接するビットラインＢＬの間に提供されることができる。一例として、ストレージノードコンタクトＢＣは隣接するビットラインスペーサー３６０の間に介在されることができる。ストレージノードコンタクトＢＣは複数に提供されることができる。複数のストレージノードコンタクトＢＣは第２及び第３方向Ｄ２、Ｄ３に互いに離隔されることができる。互いに隣接するストレージノードコンタクトＢＣは第２又は第３方向Ｄ２、Ｄ３に沿って配置されることができる。ストレージノードコンタクトＢＣはストレージノードパッドＸＰ上に提供されることができる。ストレージノードコンタクトＢＣはストレージノードパッドＸＰを通じて第１及び第２エッジ部ＥＡ１、ＥＡ２に電気的に連結されることができる。一例として、ストレージノードコンタクトＢＣはシリコン（例えば、不純物を含むポリシリコン）及び金属物質（例えば、Ｔｉ、Ｍｏ、Ｗ、Ｃｕ、Ａｌ、Ｔａ、Ｒｕ、Ｉｒ等）の中で少なくとも１つを含むことができる。
【0044】
ストレージノードコンタクトＢＣの下面ＢＣｂ（例えば、最下面）は第３レベルＬＶ３に位置することができる。第３レベルＬＶ３は第１レベルＬＶ１及び第２レベルＬＶ２より低いことができる。言い換えれば、ストレージノードコンタクトＢＣの下面ＢＣｂはストレージノードパッドＸＰの上面Ｘａ及びビットラインノードコンタクトＤＣの上面Ｄａより低いレベルに位置することができる。
【0045】
一例として、図２に図示されるように、ストレージノードコンタクトＢＣの各々は対応するストレージノードパッドＸＰを通じて第１及び第２エッジ部ＥＡ１、ＥＡ２の中で対応するエッジ部と電気的に連結されることができる。一例として、第１ストレージノードコンタクトＢＣ１が第１ストレージノードパッドＸＰ１を通じて第１活性パターンＡＣＴ１の第１エッジ部ＥＡ１に連結されることができる。一例として、第２ストレージノードコンタクトＢＣ２が第２ストレージノードパッドＸＰ２を通じて第２活性パターンＡＣＴ２の第１エッジ部ＥＡ１に連結されることができる。一例として、第３ストレージノードコンタクトＢＣ３が第３ストレージノードパッドＸＰ３を通じて第３活性パターンＡＣＴ３の第２エッジ部ＥＡ２に連結されることができる。一例として、第４ストレージノードコンタクトＢＣ４が第４ストレージノードパッドＸＰ４を通じて第４活性パターンＡＣＴ４の第２エッジ部ＥＡ２に連結されることができる。一例として、第１ストレージノードコンタクトＢＣ１及び第３ストレージノードコンタクトＢＣ３は第３方向Ｄ３に互いに隣接することができる。
【0046】
ストレージノードパッドＸＰが提供されることによって、ストレージノードコンタクトＢＣは第１及び第２エッジ部ＥＡ１、ＥＡ２の中で対応するエッジ部と容易に電気的に連結されることができる。一例として、ストレージノードコンタクトＢＣが誤整列されて対応するエッジ部と垂直に重畳しなくても、ストレージノードパッドＸＰを通じて対応するエッジ部に電気的に連結されることができる。他の例として、ストレージノードコンタクトＢＣが対応するエッジ部と直接接触し、連結される場合、誤整列によって接触面積が減少することができ、したがって接触抵抗が増加することができる。この場合、ストレージノードパッドＸＰが提供されることによって、ストレージノードコンタクトＢＣと対応するエッジ部の接触抵抗増加が防止されることができる。結果的に、半導体装置の電気的特性及び信頼性が向上されることができる。
【0047】
フェンスパターンＦＮが隣接するビットラインＢＬの間、及び第３方向Ｄ３に隣接するストレージノードコンタクトＢＣの間に提供されることができる。フェンスパターンＦＮは第３方向Ｄ３に隣接するストレージノードコンタクトＢＣを互いに離隔させることができる。フェンスパターンＦＮは複数に提供されることができ、複数のフェンスパターンＦＮは第３方向Ｄ３に互いに離隔されることができる。フェンスパターンＦＮは、一例として、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（ＳｉＮ）、シリコン酸炭化物（ＳｉＯＣ）、及びシリコン酸炭窒化物（ＳｉＯＣＮ）の中で少なくとも１つを含むことができる。
【0048】
図示されていないが、閉じたスペーサー（未図示）がストレージノードコンタクトＢＣを囲むことができる。一例として、閉じたスペーサーはストレージノードコンタクトＢＣの側面を囲むことができる。一例として、閉じたスペーサーはストレージノードコンタクトＢＣをフェンスパターンＦＮ及びビットラインスペーサー３６０から離隔させることができる。但し、これに制限されず、閉じたスペーサーは提供されないこともあり得る。
【0049】
ランディングパッドＬＰがストレージノードコンタクトＢＣ上に提供されることができる。ランディングパッドＬＰは複数に提供されることができる。複数のランディングパッドＬＰは第２及び第３方向Ｄ２、Ｄ３に互いに離隔されることができる。ランディングパッドＬＰは対応するストレージノードコンタクトＢＣ及び対応するストレージノードパッドＸＰを通じて対応する第１エッジ部ＥＡ１又は対応する第２エッジ部ＥＡ２の中でいずれか１つに電気的に連結されることができる。一例として、ランディングパッドＬＰは金属物質（例えば、Ｔｉ、Ｍｏ、Ｗ、Ｃｕ、Ａｌ、Ｔａ、Ｒｕ、Ｉｒ等）の中で少なくとも１つを含むことができる。
【0050】
一例として、ランディングパッドＬＰの各々は対応するストレージノードコンタクトＢＣから第３方向Ｄ３（又はその反対方向）にシフトされることができる。一例として、ランディングパッドＬＰの一部は対応するストレージノードコンタクトＢＣと垂直に重畳することができ、他の一部は対応するストレージノードコンタクトＢＣと垂直に重畳しないことがあり得る。一例として、ランディングパッドＬＰはフェンスパターンＦＮの上面と同一であるか、或いは高いレベルに提供されることができる。
【0051】
他の例として、図示されていないが、ランディングパッドＬＰは下部及び上部を含むことができる。ランディングパッドＬＰの下部はストレージノードコンタクトＢＣと垂直に重畳することができ、上部はストレージノードコンタクトＢＣの一部と垂直に重畳することができる。一例として、ランディングパッドＬＰの下部はフェンスパターンＦＮの上面より低いレベルで定義されることができる。ランディングパッドＬＰの上部は下部から第３方向Ｄ３（又はその反対方向）にシフトされることができる。
【0052】
充填パターン４４０がランディングパッドＬＰを囲むことができる。充填パターン４４０は互いに隣接するランディングパッドＬＰの間に介在されることができる。平面視において、充填パターン４４０はホールを含むメッシュ（ｍｅｓｈ）形状を有することができ、ランディングパッドＬＰはそのホールを満たすことができる。ランディングパッドＬＰは充填パターン４４０を貫通することができる。一例として、充填パターン４４０はシリコン窒化物、シリコン酸化物、又はシリコン酸化窒化物、又はこれらの組合の中で少なくとも１つを含むことができる。他の例として、充填パターン４４０は空気層を含む空き空間（即ち、エアギャップ（ａｉｒ ｇａｐ））を含むことができる。
【0053】
データ格納パターンＤＳＰがランディングパッドＬＰ上に提供されることができる。データ格納パターンＤＳＰは複数に提供されることができる。複数のデータ格納パターンＤＳＰは第２及び第３方向Ｄ２、Ｄ３に互いに離隔されることができる。データ格納パターンＤＳＰの各々は対応するランディングパッドＬＰ、対応するストレージノードコンタクトＢＣ、及び対応するストレージノードパッドＸＰを通じて対応する第１エッジ部ＥＡ１又は対応する第２エッジ部ＥＡ２の中でいずれか１つに電気的に連結されることができる。
【0054】
データ格納パターンＤＳＰは、一例として下部電極、誘電膜、及び上部電極を含むキャパシタであり得る。この場合、本発明による半導体メモリ素子はＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）であり得る。データ格納パターンＤＳＰは、他の例として磁気トンネル接合パターン（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ ｐａｔｔｅｒｎ）を含むことができる。この場合、本発明による半導体メモリ素子はＭＲＡＭ（ｍａｇｎｅｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）であり得る。データ格納パターンＤＳＰは、その他の例として相変化物質又は可変抵抗物質を含むことができる。この場合、本発明による半導体メモリ素子はＰＲＡＭ（ｐｈａｓｅ－ｃｈａｎｇｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）又はＲｅＲＡＭ（ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）であり得る。但し、これは例示的なものであり、本発明はこれに制限されず、データ格納パターンＤＳＰはデータを格納することが可能な様々な構造及び／又は物質を含むことができる。
【0055】
【0056】
【0057】
図１及び図４を参照すれば、トレンチ埋め込みパターンＴＢがビットラインノードスペーサーＤＳの側面上に提供されることができる。トレンチ埋め込みパターンＴＢはビットラインノードスペーサーＤＳの側面を覆うことができる。一例として、トレンチ埋め込みパターンＴＢはビットラインノードスペーサーＤＳと第１パッド絶縁パターンＰＩ１との間に介在されることができる。トレンチ埋め込みパターンＴＢはビットラインノードコンタクトＤＣの下部コンタクトＤｘより高いレベルに位置することができ、バッファパターンＢＰより低いレベルに位置することができる。一例として、トレンチ埋め込みパターンＴＢは下部コンタクトＤｘとバッファパターンＢＰとの間に介在されることができる。一例として、トレンチ埋め込みパターンＴＢはシリコン窒化物を含むことができるが、これに制限されない。
【0058】
【0059】
図１及び図５を参照すれば、ビットラインノードコンタクトＤＣの下部コンタクトＤｘはレベルに応じて異なる幅を有することができる。一例として、第３方向Ｄ３に対して、下部コンタクトＤｘの幅は低いレベルに行くほど、増加することができる。一例として、第３方向Ｄ３に対して、下部コンタクトＤｘの下面の幅Ｗ１は上面の幅Ｗ２より大きいことができる。
【0060】
ビットラインノードコンタクトＤＣの下部コンタクトＤｘはワードラインＷＬの一部と垂直に重畳されることができ、他の一部と垂直に重畳されなくてもよい。一例として、ワードラインＷＬの上部がワードラインＷＬの他の一部でリセスされることができるが、これに制限されない。一例として、第１パッド絶縁パターンＰＩ１がワードラインＷＬの上部のリセスを満たすことができる。
【0061】
【0062】
図１、図６Ａ，及び図６Ｂを参照すれば、ビットラインノードスペーサーＤＳがビットラインノードコンタクトＤＣの側面上に提供されることができる。ビットラインノードスペーサーＤＳはビットラインノードコンタクトＤＣの下部コンタクトＤｘの側面上に提供されることができる。一例として、ビットラインノードスペーサーＤＳはビットラインノードコンタクトＤＣの上部コンタクトＤｙの側面を覆うことができ、オーミックコンタクトＤｚの側面及び下部コンタクトＤｘの側面上に延長されることができる。一例として、ビットラインノードスペーサーＤＳはビットラインノードコンタクトＤＣとワードラインＷＬとの間に介在されることができる。ビットラインノードスペーサーＤＳの最下端は下部コンタクトＤｘの上面より低いレベルに位置することができる。
【0063】
【0064】
図１及び図７Ａ乃至図７Ｄを参照すれば、素子分離パターンＳＴＩがストレージノードパッドＸＰの側面及びビットラインノードコンタクトＤＣの側面を覆うことができる。一例として、図３Ｄの第１パッド絶縁パターンＰＩ１及び第２パッド絶縁パターンＰＩ２のような構成は提供されないことがあり、素子分離パターンＳＴＩがストレージノードパッドＸＰの側面及びビットラインノードコンタクトＤＣの側面を覆うことができる。
【0065】
素子分離パターンＳＴＩは互いに隣接するストレージノードパッドＸＰの間に介在されることができる。一例として、素子分離パターンＳＴＩは第２方向Ｄ２に互いに隣接するストレージノードパッドＸＰの間に介在されることができる。素子分離パターンＳＴＩは隣接するストレージノードパッドＸＰを互いに離隔させることができる。一例として、素子分離パターンＳＴＩは第２方向Ｄ２に互いに隣接するストレージノードパッドＸＰを互いに離隔させることができる。素子分離パターンＳＴＩは互いに隣接するストレージノードパッドＸＰを互いに絶縁させることができる。一例として、素子分離パターンＳＴＩは第２方向Ｄ２に互いに隣接するストレージノードパッドＸＰを互いに絶縁させることができる。
【0066】
一例として、ストレージノードパッドＸＰの各々はシリコン（例えば、不純物を含むポリシリコン）を含むことができる。ストレージノードパッドＸＰの各々は単一の物質で成される単一膜であり、一例としてシリコンで成された単一膜であり得る。
【0067】
一例として、バッファパターンＢＰはワードラインＷＬの上面に接することができる。一例として、図３Ｄの第１パッド絶縁パターンＰＩ１及び第２パッド絶縁パターンＰＩ２のような構成はバッファパターンＢＰとワードラインＷＬの上面との間に提供されなくてもよい。
【0068】
【0069】
図１、図８Ａ、及び図８Ｂを参照すれば、図７Ａ及び図７Ｂを参照して説明したように、素子分離パターンＳＴＩがストレージノードパッドＸＰの側面及びビットラインノードコンタクトＤＣの側面を覆うことができる。一例として、図３Ｄの第１パッド絶縁パターンＰＩ１及び第２パッド絶縁パターンＰＩ２のような構成は提供されず、素子分離パターンＳＴＩがストレージノードパッドＸＰの側面及びビットラインノードコンタクトＤＣの側面を覆うことができる。
【0070】
図７Ａ及び図７Ｂを参照して説明したこととは異なりに、ストレージノードパッドＸＰの各々は２以上の物質を含む複合膜であり得る。一例として、ストレージノードパッドＸＰの各々は下部パッドＸｘ、下部パッドＸｘ上の上部パッドＸｙ、及びこれらの間のオーミックパッドＸｚを含むことができる。一例として、ストレージノードパッドＸＰの各々はシリコン（例えば、不純物を含むポリシリコン）及び金属物質（例えば、Ｔｉ、Ｍｏ、Ｗ、Ｃｕ、Ａｌ、Ｔａ、Ｒｕ、Ｉｒ等）の中で少なくとも１つを含むことができる。一例として、下部パッドＸｘはシリコン（例えば、不純物を含むポリシリコン）を含むことができ、上部パッドＸｙは金属物質（例えば、Ｔｉ、Ｍｏ、Ｗ、Ｃｕ、Ａｌ、Ｔａ、Ｒｕ、Ｉｒ等）を含むことができる。
【0071】
以下では図９乃至図４３Ｄを参照して、本発明の一部実施形態による半導体装置の製造方法に対して説明する。説明の簡易化のために、前述した内容と重複される内容の説明は省略し、前述した内容との相違点を主に説明する。
【0072】
図９乃至図１８Ｄは図１乃至図３Ｄを参照して説明した半導体装置の製造方法を示す図面である。より詳しくは、図９、図１１、図１３、図１５、及び図１７は図１乃至図３Ｄを参照して説明した半導体装置の製造方法を示す平面図である。図１０Ａ、図１２Ａ、図１４Ａ、図１６Ａ，及び図１８Ａは各々図９、図１１、図１３、図１５、及び図１７のＡ－Ａ’線に対応する断面図である。図１０Ｂ、図１２Ｂ、図１４Ｂ、図１６Ｂ，及び図１８Ｂは各々図９、図１１、図１３、図１５、及び図１７のＢ－Ｂ’線に対応する断面図である。図１０Ｃ、図１２Ｃ、図１４Ｃ、図１６Ｃ，及び図１８Ｃは各々図９、図１１、図１３、図１５、及び図１７のＣ－Ｃ’線に対応する断面図である。図１０Ｄ、図１２Ｄ、図１４Ｄ、図１６Ｄ、及び図１８Ｄは各々図９、図１１、図１３、図１５、及び図１７のＤ－Ｄ’線に対応する断面図である。
【0073】
図９乃至図１０Ｄを参照すれば、基板１００が準備されることができる。基板１００に対する除去工程が進行されることができ、これを通じて活性パターンＡＣＴが形成されることができる。第１ライントレンチ領域ＬＴＲ１及び第２ライントレンチ領域ＬＴＲ２が活性パターンＡＣＴの間に形成されることができる。
【0074】
除去工程は、露光工程を利用して基板１００上にマスクパターンを形成すること、及びマスクパターンを蝕刻マスクとして利用して基板１００を蝕刻することを含むことができる。露光工程及び蝕刻工程は交互に複数回繰り返すことができる。一例として、第１露光及び蝕刻工程を通じて、第１方向Ｄ１に沿って延長されるラインパターン及び第１ライントレンチ領域ＬＴＲ１が形成されることができる。その後、第２露光及び蝕刻工程がラインパターンに対して遂行されることができる。第２露光及び蝕刻工程は第２方向Ｄ２に沿って延長される第２ライントレンチ領域ＬＴＲ２を形成することができ、ラインパターンの各々は互いに第１方向Ｄ１に沿って一列に配置される活性パターンＡＣＴに分離されることができる。
【0075】
素子分離パターンＳＴＩが第１及び第２ライントレンチ領域ＬＴＲ１、ＬＴＲ２を満たすように形成されることができる。素子分離パターンＳＴＩを形成することは、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）又はＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）工程を遂行することをさらに含むことができる。
【0076】
その後、ワードラインＷＬが活性パターンＡＣＴ及び素子分離パターンＳＴＩを横切るように形成されることができる。ワードラインＷＬを形成することは、活性パターンＡＣＴ及び素子分離パターンＳＴＩ上にマスクパターンを形成すること、マスクパターンを利用して異方性蝕刻工程を遂行してワードライントレンチ領域ＷＴＲを形成すること、及びワードライントレンチ領域ＷＴＲをワードラインＷＬで満たすことを含むことができる。
【0077】
ワードラインＷＬを満たすことは、一例としてワードライントレンチ領域ＷＴＲの内面上にゲート誘電パターンＧＩをコンフォーマルに蒸着させること、ワードライントレンチ領域ＷＴＲの内部を導電膜で満たすこと、導電膜に対するエッチバック及び／又は研磨工程を通じてゲート電極ＧＥを形成すること、及びゲート電極ＧＥ上にワードライントレンチ領域ＷＴＲの残部を満たすゲートキャッピングパターンＧＣを形成することを含むことができる。
【0078】
図１１乃至図１２Ｄを参照すれば、第１パッド絶縁パターンＰＩ１が活性パターンＡＣＴ及び素子分離パターンＳＴＩ上に形成されることができる。第１パッド絶縁パターンＰＩ１を形成することは、基板１００の全面上に第１パッド絶縁膜（図示せず）を形成すること、及び異方性蝕刻工程を遂行して第１パッド絶縁膜を蝕刻して第１パッド絶縁パターンＰＩ１及び第１トレンチ領域ＴＲ１を形成することを含むことができる。第１パッド絶縁パターンＰＩ１及び第１トレンチ領域ＴＲ１の各々は第２方向Ｄ２に沿って延長されることができる。活性パターンＡＣＴのセンター部ＣＡ及び第１及び第２エッジ部ＥＡ１、ＥＡ２が第１トレンチ領域ＴＲ１によって露出されることができる。
【0079】
第３方向Ｄ３に測定された第１トレンチ領域ＴＲ１の幅はレベルに応じて異なることができる。一例として、低いレベルに行くほど、第３方向Ｄ３に測定された第１トレンチ領域ＴＲ１の幅が減少することができる。
【0080】
パッドラインＸＬ及びコンタクトラインＤＬが第１トレンチ領域ＴＲ１を満たすように形成されることができる。パッドラインＸＬ及びコンタクトラインＤＬの各々は第１トレンチ領域ＴＲ１内で第２方向Ｄ２に沿って延長されることができる。パッドラインＸＬは活性パターンＡＣＴの露出された第１及び第２エッジ部ＥＡ１、ＥＡ２を覆うことができる。パッドラインＸＬの各々は下部パッドラインＸＬｘ、下部パッドラインＸＬｘ上の上部パッドラインＸＬｙ、及びこれらの間のオーミックパッドラインＸＬｚを含むことができる。コンタクトラインＤＬは活性パターンＡＣＴの露出されたセンター部ＣＡを覆うことができる。コンタクトラインＤＬの各々は下部コンタクトラインＤＬｘ、下部コンタクトラインＤＬｘ上の上部コンタクトラインＤＬｙ、及びこれらの間のオーミックコンタクトラインＤＬｚを含むことができる。
【0081】
パッドラインＸＬは陰刻工程を通じて形成されることができる。言い換えれば、第１パッド絶縁膜を蝕刻して第１パッド絶縁パターンＰＩ１及び第１トレンチ領域ＴＲ１が形成されることができ、第１パッド絶縁パターンＰＩ１はパッドラインＸＬを形成するためのモールドとして利用されることができる。第１トレンチ領域ＴＲ１が第１パッド絶縁膜を蝕刻して形成されることによって、第３方向Ｄ３に測定された第１トレンチ領域ＴＲ１の幅はレベルに応じて異なることができる。一例として、低いレベルに行くほど、第３方向Ｄ３に測定された第１トレンチ領域ＴＲ１の幅が減少することができる。したがって、第３方向Ｄ３に測定されたパッドラインＸＬの各々の幅はまた低いレベルに行くほど、減少することができる。一例として、第３方向Ｄ３に対して、下部パッドラインＸＬｘの下面の幅は上面の幅より小さいことができる。コンタクトラインＤＬもやはり陰刻工程を通じて形成されることができ、パッドラインＸＬと類似な特徴を有することができる。
【0082】
図１３乃至図１４Ｄを参照すれば、コンタクトラインＤＬの上部コンタクトラインＤＬｙ及びオーミックコンタクトラインＤＬｚが除去されることができる。上部コンタクトラインＤＬｙ及びオーミックコンタクトラインＤＬｚを除去することは、一例として上部コンタクトラインＤＬｙ及びオーミックコンタクトラインＤＬｚを蝕刻することを含むことができる。コンタクトラインＤＬの下部コンタクトラインＤＬｘは蝕刻工程の後にも残ることができる。
【0083】
トレンチ埋め込みライン（図示せず）が下部コンタクトラインＤＬｘ上に形成されることができる。トレンチ埋め込みラインは下部コンタクトラインＤＬｘを覆うことができる。トレンチ埋め込みラインは上部コンタクトラインＤＬｙ及びオーミックコンタクトラインＤＬｚが除去された領域に形成されることができる。トレンチ埋め込みラインは活性パターンＡＣＴのセンター部ＣＡ上の第１トレンチ領域ＴＲ１内に形成されることができる。
【0084】
その後、ストレージノードパッドＸＰがパッドラインＸＬを蝕刻することによって、形成されることができる。パッドラインＸＬを蝕刻することは、第１及び第２エッジ部ＥＡ１、ＥＡ２上のパッドラインＸＬの各々を複数のストレージノードパッドＸＰで分離させる第２トレンチ領域ＴＲ２を形成することを含むことができる。第２トレンチ領域ＴＲ２は第１方向Ｄ１に沿って各々延長されることができる。第２トレンチ領域ＴＲ２は第１パッド絶縁パターンＰＩ１を第１方向Ｄ１に沿って横切ることができる。
【0085】
蝕刻工程が進行されることに応じて、第１及び第２エッジ部ＥＡ１、ＥＡ２上のパッドラインＸＬの下部パッドラインＸＬｘの残部、上部パッドラインＸＬｙの残部、及びオーミックパッドラインＸＬｚの残部は各々ストレージノードパッドＸＰの下部パッドＸｘ、上部パッドＸｙ、及びオーミックパッドＸｚを構成することができる。
【0086】
パッドラインＸＬの蝕刻工程を進行する時、トレンチ埋め込みライン及び下部コンタクトラインＤＬｘが共に蝕刻されることができ、トレンチ埋め込みパターンＴＢ及び下部コンタクトＤｘが形成されることができる。蝕刻工程を通じて、トレンチ埋め込みラインは複数のトレンチ埋め込みパターンＴＢで分離されることができ、下部コンタクトラインＤＬｘは複数の下部コンタクトＤｘで分離されることができる。
【0087】
第２パッド絶縁パターンＰＩ２が第２トレンチ領域ＴＲ２を満たすように形成されることができる。第２パッド絶縁パターンＰＩ２は第２トレンチ領域ＴＲ２内で第１方向Ｄ１に沿って延長されることができる。
【0088】
ストレージノードパッドＸＰはパッドラインＸＬを活用した陽刻工程を通じて形成されることができる。言い換えれば、パッドラインＸＬが先に形成された後、パッドラインＸＬの各々を蝕刻してストレージノードパッドＸＰを形成することができる。第２トレンチ領域ＴＲ２がパッドラインＸＬを蝕刻して形成されることによって、第２方向Ｄ２に測定された第２トレンチ領域ＴＲ２の各々の幅はレベルに応じて異なることができる。一例として、低いレベルに行くほど、第２方向Ｄ２に測定された第２トレンチ領域ＴＲ２の各々の幅が減少することができる。したがって、第２方向Ｄ２に測定された第２パッド絶縁パターンＰＩ２の各々の幅もまた低いレベルに行くほど、減少することができる。これと逆に、第２方向Ｄ２に測定されたストレージノードパッドＸＰの各々の幅は低いレベルに行くほど、増加することができる。
【0089】
図１５乃至図１６Ｄを参照すれば、バッファパターンＢＰが基板１００の全面を覆うように形成されることができる。一例として、バッファパターンＢＰはストレージノードパッドＸＰ及びトレンチ埋め込みパターンＴＢを覆うことができる。一例として、バッファパターンＢＰは２層以上のバッファパターンＢＰを含むことができるが、これに制限されない。
【0090】
その後、バッファパターンＢＰ及びトレンチ埋め込みパターンＴＢを蝕刻してノードトレンチ領域ＮＴＲが形成されることができる。ノードトレンチ領域ＮＴＲは第２方向Ｄ２に沿って各々延長されることができ、第３方向Ｄ３に互いに離隔されることができる。ノードトレンチ領域ＮＴＲの各々は第２方向Ｄ２に沿って並んで配置された活性パターンＡＣＴのセンター部ＣＡ上に形成されることができる。下部コンタクトＤｘがノードトレンチ領域ＮＴＲによって露出されることができる。一例として、蝕刻工程を進行する時、第２パッド絶縁パターンＰＩ２が共に蝕刻されることができる。
【0091】
その後、ビットラインノードスペーサーＤＳがノードトレンチ領域ＮＴＲの内側壁上に形成されることができる。一例として、一対のビットラインノードスペーサーＤＳが１つのノードトレンチ領域ＮＴＲの両側面を覆うように形成されることができる。
【0092】
図１７乃至図１８Ｄを参照すれば、上部コンタクトＤｙがノードトレンチ領域ＮＴＲを満たすように形成されることができる。上部コンタクトＤｙの形成の前又は形成の後、オーミックコンタクトＤｚが下部コンタクトＤｘ上に形成されることができる。これを通じて、下部コンタクトＤｘ、上部コンタクトＤｙ、及びオーミックコンタクトＤｚを含むビットラインノードコンタクトＤＣが形成されることができる。上部コンタクトＤｙの上面はバッファパターンＢＰの上面と実質的に同一なレベルに位置することができる。
【0093】
ビットライン膜（図示せず）及びビットラインキャッピング膜（図示せず）が基板１００の全面を覆うように順に形成されることができる。その後、ビットラインキャッピングパターン３５０及びビットラインＢＬが蝕刻工程を通じて形成されることができる。ビットラインキャッピングパターン３５０及びビットラインＢＬは各々蝕刻工程を通じてビットラインキャッピング膜及びビットライン膜から形成されることができる。
【0094】
ビットラインＢＬは第２方向Ｄ２に互いに離隔されるように形成されることができ、第３方向Ｄ３に沿って各々延長されるように形成されることができる。ビットラインＢＬの蝕刻工程を進行する時、バッファパターンＢＰの上部及びビットラインノードコンタクトＤＣが共に蝕刻されることができる。一例として、ビットラインＢＬと垂直に重畳しない領域で、バッファパターンＢＰの上部及びビットラインノードコンタクトＤＣが蝕刻されることができる。他の例として、ビットラインＢＬの下で、バッファパターンＢＰの上部及びビットラインノードコンタクトＤＣが蝕刻されることなく、残存することができる。
【0095】
一部の実施形態によれば、ビットラインＢＬの蝕刻工程を進行する時、ビットラインノードコンタクトＤＣの上部コンタクトＤｙは下部コンタクトＤｘに比べて過蝕刻されることができる。本発明の概念によれば、ビットラインノードコンタクトＤＣの上部コンタクトＤｙが金属物質を含むことができ、したがって蝕刻工程を進行する時、上部コンタクトＤｙの過蝕刻現象が最小化されることができる。結果的に、半導体装置の電気的特性及び信頼性が向上されることができる。
【0096】
その後、一例としてビットラインＢＬと垂直に重畳しない領域に残りのバッファパターンＢＰの下部を除去することによって、バッファパターンＢＰは複数のバッファパターンＢＰで分離されることができ、ビットラインＢＬの下に形成されることができる。一例として、この過程で第２パッド絶縁パターンＰＩ２の一部がさらに除去されることができ、ノードトレンチ領域ＮＴＲの内下壁がさらにリセスされることができる。
【0097】
再び図１乃至図３Ｄを参照すれば、ビットラインスペーサー３６０がビットラインＢＬの側面及びビットラインキャッピングパターン３５０の側面を覆うように形成されることができる。図１の場合、図面の可視性のために、図１７の第１及び第２パッド絶縁パターンＰＩ１、ＰＩ２の図示を省略したが、別の説明がない限り、図１７でのように提供されることと理解されるべきである。ビットラインスペーサー３６０を形成することは、ビットラインＢＬの側面及びビットラインキャッピングパターン３５０をコンフォーマルに覆う複数のサブスペーサー（図示せず）を順に形成することを含むことができる。
【0098】
ストレージノードコンタクトＢＣ及びフェンスパターンＦＮが隣接するビットラインＢＬの間に形成されることができる。ストレージノードコンタクトＢＣ及びフェンスパターンＦＮは第３方向Ｄ３に沿って互いに交互に配列されることができる。ストレージノードコンタクトＢＣを形成する前に、ストレージノードパッドＸＰの各々の上部がリセスされることができる。ストレージノードコンタクトＢＣの各々はリセスを満たすことができる。ストレージノードコンタクトＢＣの各々は対応するストレージノードパッドＸＰを通じて第１及び第２エッジ部ＥＡ１、ＥＡ２の中で対応するエッジ部と電気的に連結されることができる。
【0099】
一例として、ストレージノードコンタクトＢＣの形成の前に、フェンスライン（図示せず）が隣接するビットラインＢＬの間で第３方向Ｄ３に各々延長されるように形成されることができる。その後、フェンスラインの一部がストレージノードパッドＸＰ上で除去されることができ、ストレージノードコンタクトＢＣはフェンスラインの一部が除去された領域に形成されることができる。フェンスパターンＦＮは除去されないフェンスラインの残部を含むことができる。
【0100】
他の例として、ストレージノードコンタクトＢＣの形成の前に、モールドライン（図示せず）が隣接するビットラインＢＬの間で第３方向Ｄ３に各々延長されるように形成されることができる。その後、モールドラインの一部が除去されることができ、フェンスパターンＦＮがモールドラインの一部が除去された領域に形成されることができる。フェンスパターンＦＮの形成の後、モールドラインの残部が除去されることができる。モールドラインの残部が除去された領域にストレージノードコンタクトＢＣが形成されることができる。
【0101】
ランディングパッドＬＰがストレージノードコンタクトＢＣ上に形成されることができる。ランディングパッドＬＰを形成することは、ストレージノードコンタクトＢＣの上面を覆うランディングパッド膜（図示せず）及びマスクパターン（図示せず）を順に形成すること、及びマスクパターンを蝕刻マスクとして利用した異方性蝕刻を通じてランディングパッド膜を複数のランディングパッドＬＰで分離することを含むことができる。
【0102】
その後、充填パターン４４０が、ランディングパッド膜が除去された領域に形成されることができる。充填パターン４４０はランディングパッドＬＰの各々を囲むように形成されることができる。データ格納パターンＤＳＰがランディングパッドＬＰの各々の上に形成されることができる。
【0103】
【0104】
図１５及び図１９を参照すれば、ノードトレンチ領域ＮＴＲの形成する時、トレンチ埋め込みパターンＴＢの一部が蝕刻されることなく、残存することができる。トレンチ埋め込みパターンＴＢはノードトレンチ領域ＮＴＲの側面は内側壁を構成することができる。一例として、トレンチ埋め込みパターンＴＢの側面はバッファパターンＢＰの側面と整列されることができる。一例として、トレンチ埋め込みパターンＴＢは下部コンタクトＤｘの上面の少なくとも一部を露出させることができる。一例として、トレンチ埋め込みパターンＴＢはバッファパターンＢＰと下部コンタクトＤｘとの間に介在されることができる。
【0105】
その後、ビットラインノードスペーサーＤＳがノードトレンチ領域ＮＴＲの内側壁上に形成されることができる。ビットラインノードスペーサーＤＳはノードトレンチ領域ＮＴＲの内壁上でトレンチ埋め込みパターンＴＢを覆うことができる。一例として、ビットラインノードスペーサーＤＳはトレンチ埋め込みパターンＴＢを外部から断絶させることができる。一例として、トレンチ埋め込みパターンＴＢはビットラインノードスペーサーＤＳと第１パッド絶縁パターンＰＩ１との間に介在されることができる。
【0106】
再び図４を参照すれば、ビットラインノードコンタクトＤＣがノードトレンチ領域ＮＴＲ内に形成されることができる。その後、先に説明した半導体装置の製造方法を利用して、図４を参照して説明した半導体装置が形成されることができる。
【0107】
図２０乃至図２３Ｄは図１乃至図３Ｄを参照して説明した半導体装置の製造方法を示す図面である。より詳しくは、図２０及び図２２は図１乃至図３Ｄを参照して説明した半導体装置の製造方法を示す平面図である。図２１Ａ及び図２３Ａは各々図２０及び図２２のＡ－Ａ’線に対応する断面図である。図２１Ｂ及び図２３Ｂは各々図２０及び図２２のＢ－Ｂ’線に対応する断面図である。図２１Ｃ及び図２３Ｃは各々図２０及び図２２のＣ－Ｃ’線に対応する断面図である。図２１Ｄ及び図２３Ｄは各々図２０及び図２２のＤ－Ｄ’線に対応する断面図である。
【0108】
図２０乃至図２１Ｄを参照すれば、図９乃至図１０Ｄを参照して説明したワードラインＷＬの形成の後、第１パッド絶縁パターンＰＩ１及びオープントレンチ領域ＯＴＲが活性パターンＡＣＴ及び素子分離パターンＳＴＩ上に形成されることができる。第１パッド絶縁パターンＰＩ１を形成することは、基板１００の全面上に第１パッド絶縁膜（図示せず）を形成すること、及び異方性蝕刻工程を遂行して第１パッド絶縁膜を蝕刻して第１パッド絶縁パターンＰＩ１及びオープントレンチ領域ＯＴＲを形成することを含むことができる。第１パッド絶縁パターンＰＩ１及びオープントレンチ領域ＯＴＲの各々は第２方向Ｄ２に沿って延長されることができる。活性パターンＡＣＴのセンター部ＣＡがオープントレンチ領域ＯＴＲによって露出されることができる。活性パターンＡＣＴの第１及び第２エッジ部ＥＡ１、ＥＡ２が第１パッド絶縁パターンＰＩ１によって覆われることができる。
【0109】
下部コンタクトラインＤＬｘがオープントレンチ領域ＯＴＲ内に形成されることができる。下部コンタクトラインＤＬｘはオープントレンチ領域ＯＴＲの下部を満たすことができる。下部コンタクトラインＤＬｘは第２方向Ｄ２に沿って延長されることができる。トレンチ埋め込みラインＴＢＬがオープントレンチ領域ＯＴＲの上部を満たすことができる。トレンチ埋め込みラインＴＢＬは下部コンタクトラインＤＬｘ上で第２方向Ｄ２に沿って延長されることができる。
【0110】
図２２乃至図２３Ｄを参照すれば、第１パッド絶縁パターンＰＩ１が蝕刻されることができ、第１トレンチ領域ＴＲ１が形成されることができる。第１トレンチ領域ＴＲ１の各々は第２方向Ｄ２に沿って延長されることができる。活性パターンＡＣＴの第１及び第２エッジ部ＥＡ１、ＥＡ２が第１トレンチ領域ＴＲ１によって露出されることができる。
【0111】
パッドラインＸＬが第１トレンチ領域ＴＲ１を満たすように形成されることができる。パッドラインＸＬの各々は第１トレンチ領域ＴＲ１内で第２方向Ｄ２に沿って延長されることができる。パッドラインＸＬは活性パターンＡＣＴの露出された第１及び第２エッジ部ＥＡ１、ＥＡ２を覆うことができる。
【0112】
その後、先に説明した半導体装置の製造方法を利用して、図１乃至図３Ｄを参照して説明した半導体装置が形成されることができる。さらに、後続工程でノードトレンチ領域ＮＴＲの形成する時、トレンチ埋め込みパターンＴＢが残った場合、図４を参照して説明した半導体装置が形成されることができる。
【0113】
図２４乃至図２５Ｄは図１乃至図３Ｄを参照して説明した半導体装置の製造方法を示す図面である。より詳しくは、図２４は図１乃至図３Ｄを参照して説明した半導体装置の製造方法を示す平面図である。図２５Ａ乃至図２５Ｄは各々図２４のＡ－Ａ’、Ｂ－Ｂ’、Ｃ－Ｃ’、及びＤ－Ｄ’線に対応される断面図である。
【0114】
図２４乃至図２５Ｄを参照すれば、図９乃至図１０Ｄを参照して説明したワードラインＷＬの形成の後、第１パッド絶縁パターンＰＩ１及び第１トレンチ領域ＴＲ１が活性パターンＡＣＴ及び素子分離パターンＳＴＩ上に形成されることができる。第１パッド絶縁パターンＰＩ１及び第１トレンチ領域ＴＲ１の各々は第２方向Ｄ２に沿って延長されることができる。活性パターンＡＣＴのセンター部ＣＡが第１パッド絶縁パターンＰＩ１によって覆われることができる。活性パターンＡＣＴの第１及び第２エッジ部ＥＡ１、ＥＡ２が第１トレンチ領域ＴＲ１によって露出されることができる。
【0115】
パッドラインＸＬが第１トレンチ領域ＴＲ１内に形成されることができる。パッドラインＸＬの各々は第１トレンチ領域ＴＲ１内で第２方向Ｄ２に沿って延長されることができる。パッドラインＸＬは活性パターンＡＣＴの露出された第１及び第２エッジ部ＥＡ１、ＥＡ２を覆うことができる。
【0116】
再び図１乃至図３Ｄを参照すれば、トレンチ領域が形成されることができ、活性パターンＡＣＴのセンター部ＣＡを露出させることができる。トレンチ領域は第２方向Ｄ２に沿って延長されることができる。ノードラインがトレンチ領域内に形成されることができる。ノードラインの上部が除去されることができ、トレンチ埋め込みラインが形成されることができる。
【0117】
その後、先に説明した半導体装置の製造方法を利用して、図１乃至図３Ｄを参照して説明した半導体装置が形成されることができる。さらに、後続工程でノードトレンチ領域ＮＴＲの形成する時、トレンチ埋め込みパターンＴＢが残った場合、図４を参照して説明した半導体装置が形成されることができる。
【0118】
【0119】
図２６乃至図２７Ｄを参照すれば、図９乃至図１０Ｄを参照して説明したワードラインＷＬの形成の後、下部コンタクト膜（図示せず）が活性パターンＡＣＴ及び素子分離パターンＳＴＩ上に形成されることができる。下部コンタクト膜は基板１００の全面上に形成されることができる。
【0120】
下部コンタクト膜を蝕刻して下部コンタクトラインＤＬｘを形成することができる。下部コンタクトラインＤＬｘは第２方向Ｄ２に沿って各々延長されることができ、第３方向Ｄ３に互いに離隔されることができる。下部コンタクトラインＤＬｘの各々は第２方向Ｄ２に沿って並んで配置された活性パターンＡＣＴのセンター部ＣＡ上に形成されることができる。下部コンタクトラインＤＬｘは活性パターンＡＣＴのセンター部ＣＡを覆うことができる。下部コンタクトラインＤＬｘは活性パターンＡＣＴの第１及び第２エッジ部ＥＡ１、ＥＡ２を露出させることができる。一例として、下部コンタクト膜の蝕刻過程で、活性パターンＡＣＴの上部（例えば、第１及び第２エッジ部ＥＡ１、ＥＡ２の上部）、素子分離パターンＳＴＩの上部及びワードラインＷＬの上部がリセスされることができる。
【0121】
下部コンタクトラインＤＬｘが下部コンタクト膜を活用した陽刻工程を通じて形成されることによって、第３方向Ｄ３に対して下部コンタクトラインＤＬｘの幅がレベルに応じて異なることができる。一例として、第３方向Ｄ３に対して、下部コンタクトラインＤＬｘの幅はレベルが低くなるほど、増加することができる。一例として、第３方向Ｄ３に対して、下部コンタクトラインＤＬｘの下面の幅は上面の幅より大きいことができる。
【0122】
図２８乃至図２９Ｄを参照すれば、第１パッド絶縁パターンＰＩ１が基板１００の全面上に形成されることができる。一例として、第１パッド絶縁パターンＰＩ１は下部コンタクトラインＤＬｘを覆うことができる。一例として、第１パッド絶縁パターンＰＩ１は活性パターンＡＣＴの上部に形成されたリセスを満たすことができる。
【0123】
第１パッド絶縁パターンＰＩ１が蝕刻されることができ、第１トレンチ領域ＴＲ１が形成されることができる。第１トレンチ領域ＴＲ１の内下面は下部コンタクトラインＤＬｘの下面より低いレベルに形成されることができる。第１トレンチ領域ＴＲ１は活性パターンＡＣＴの第１及び第２エッジ部ＥＡ１、ＥＡ２を露出させることができる。パッドラインＸＬが第１トレンチ領域ＴＲ１内に形成されることができる。パッドラインＸＬは活性パターンＡＣＴの露出された第１及び第２エッジ部ＥＡ１、ＥＡ２を覆うことができる。
【0124】
図３０乃至図３１Ｄを参照すれば、第２トレンチ領域ＴＲ２が形成されることができ、第２パッド絶縁パターンＰＩ２が第２トレンチ領域ＴＲ２内に形成されることができる。第２トレンチ領域ＴＲ２が形成されることによって、パッドラインＸＬの各々がストレージノードパッドＸＰで分離されることができ、下部コンタクトラインＤＬｘの各々が下部コンタクトＤｘで分離されることができる。
【0125】
図３２乃至図３３Ｄを参照すれば、バッファパターンＢＰが基板１００の全面を覆うように形成されることができる。一例として、バッファパターンＢＰはストレージノードパッドＸＰ及び第１及び第２パッド絶縁パターンＰＩ１、ＰＩ２を覆うことができる。
【0126】
その後、ノードトレンチ領域ＮＴＲが形成されることができる。ノードトレンチ領域ＮＴＲを形成することは、第１パッド絶縁パターンＰＩ１を下部コンタクトＤｘ上で除去することを含むことができる。これを通じて、下部コンタクトＤｘの上面が露出されることができる。ビットラインノードスペーサーＤＳがノードトレンチ領域ＮＴＲの内側壁上に形成されることができる。
【0127】
その後、先に説明した半導体装置の製造方法を利用して、図５を参照して説明した半導体装置が形成されることができる。
【0128】
図３４乃至図３７Ｄは図６Ａ及び図６Ｂを参照して説明した半導体装置の製造方法を示す図面である。より詳しくは、図３４及び図３６は図６Ａ及び図６Ｂを参照して説明した半導体装置の製造方法を示す平面図である。図３５Ａ及び図３７Ａは各々図３４及び図３６のＡ－Ａ’線に対応する断面図である。図３５Ｂ及び図３７Ｂは各々図３４及び図３６のＢ－Ｂ’線に対応する断面図である。図３５Ｃ及び図３７Ｃは各々図３４及び図３６のＣ－Ｃ’線に対応する断面図である。図３５Ｄ及び図３７Ｄは各々図３４及び図３６のＤ－Ｄ’線に対応する断面図である。
【0129】
図３４乃至図３５Ｄを参照すれば、図２４乃至図２５Ｄを参照して説明したパッドラインＸＬの形成の後、第２トレンチ領域ＴＲ２が形成されることができる。第２パッド絶縁パターンＰＩ２が第２トレンチ領域ＴＲ２内に形成されることができる。この過程で、パッドラインＸＬ各々が複数のストレージノードパッドＸＰで分離されることができる。
【0130】
図３６乃至図３７Ｄを参照すれば、バッファパターンＢＰが基板１００の全面上に形成されることができる。一例として、バッファパターンＢＰはストレージノードパッドＸＰ及び第１及び第２パッド絶縁パターンＰＩ１、ＰＩ２を覆うことができる。
【0131】
その後、ノードトレンチ領域ＮＴＲが形成されることができる。ノードトレンチ領域ＮＴＲを形成することは、第１パッド絶縁パターンＰＩ１を活性パターンＡＣＴのセンター部ＣＡ上で除去することを含むことができる。これを通じて、活性パターンＡＣＴのセンター部ＣＡが露出されることができる。
【0132】
ビットラインノードスペーサーＤＳがノードトレンチ領域ＮＴＲの内側壁上に形成されることができる。一例として、ビットラインノードスペーサーＤＳはバッファパターンＢＰの側面を覆うことができ、第１パッド絶縁パターンＰＩ１の側面上に延長されることができる。他の例として、ビットラインノードスペーサーＤＳはワードラインＷＬの上部の側面上にさらに延長されることができる。ビットラインノードスペーサーＤＳは活性パターンＡＣＴのセンター部ＣＡの少なくとも一部を覆わなく、露出させることができる。
【0133】
再び図６Ａ及び図６Ｂを参照すれば、ビットラインノードコンタクトＤＣがビットラインノードスペーサーＤＳの間に形成されることができる。一例として、ビットラインノードコンタクトＤＣの下部コンタクトＤｘがビットラインノードスペーサーＤＳの間に形成されることができる。
【0134】
【0135】
図３８乃至図４３Ｄは図７Ａ乃至図７Ｄを参照して説明した半導体装置の製造方法又は図８Ａ及び図８Ｂを参照して説明した半導体装置の製造方法を示す図面である。より詳しくは、図３８、図４０、及び図４２は図７Ａ乃至図７Ｄ又は図８Ａ及び図８Ｂを参照して説明した半導体装置の製造方法を示す平面図である。図３９Ａ、図４１Ａ、及び図４３Ａは各々図３８、図４０、及び図４２のＡ－Ａ’線に対応する断面図である。図３９Ｂ、図４１Ｂ、及び図４３Ｂは各々図３８、図４０、及び図４２のＢ－Ｂ’線に対応する断面図である。図３９Ｃ、図４１Ｃ、及び図４３Ｃは各々図３８、図４０、及び図４２のＣ－Ｃ’線に対応する断面図である。
【0136】
図３８乃至図３９Ｄを参照すれば、図９乃至図１０Ｄを参照して説明したワードラインＷＬの形成の後、犠牲膜５００が基板１００の全面上に形成されることができる。犠牲膜５００は単一の物質で成される単一膜又は２以上の物質で成される複合膜であり得る。一例として、犠牲膜５００はシリコン窒化物及びシリコン酸化物の中で少なくとも１つを含むことができる。
【0137】
第１マスクパターン５１０が犠牲膜５００上に形成されることができる。第１マスクパターン５１０を形成することは、第１マスク膜（図示せず）を犠牲膜５００上に形成すること、及び異方性蝕刻工程を通じて第１マスク膜を第１マスクパターン５１０で分離することを含むことができる。第１マスクパターン５１０は第２方向Ｄ２に沿って各々延長されることができ、第３方向Ｄ３に互いに離隔されることができる。第１マスクパターン５１０は活性パターンＡＣＴのセンター部ＣＡを覆うことができる。
【0138】
第１マスク膜に対する蝕刻工程を通じて、第１マスクトレンチ領域５１５が第１マスクパターン５１０の間に形成されることができる。第１マスクトレンチ領域５１５は第２方向Ｄ２に沿って各々延長されることができ、第１マスクパターン５１０を第３方向Ｄ３に互いに離隔させることができる。第１マスクトレンチ領域５１５は活性パターンＡＣＴの第１及び第２エッジ部ＥＡ１、ＥＡ２上に形成されることができる。一例として、犠牲膜５００の一部が第１マスクトレンチ領域５１５によって露出されることができる。
【0139】
マスク充填パターン５２０が第１マスクトレンチ領域５１５内に形成されることができる。マスク充填パターン５２０は第１マスクトレンチ領域５１５を満たすことができる。マスク充填パターン５２０は第２方向Ｄ２に沿って各々延長されることができ、第３方向Ｄ３に互いに離隔されることができる。マスク充填パターン５２０は活性パターンＡＣＴの第１及び第２エッジ部ＥＡ１、ＥＡ２上に形成されることができる。一例として、マスク充填パターン５２０は犠牲膜５００の露出された一部を覆うことができる。マスク充填パターン５２０の上面は第１マスクパターン５１０の上面と実質的に同一なレベルに位置することができ、共面をなすことができる。
【0140】
第２マスクパターン５３０が第１マスクパターン５１０及びマスク充填パターン５２０上に形成されることができる。第２マスクパターン５３０を形成することは、第２マスク膜（図示せず）を基板１００の全面上に形成すること、及び異方性蝕刻工程を通じて第２マスク膜を第２マスクパターン５３０で分離することを含むことができる。第２マスクパターン５３０は第１方向Ｄ１に沿って各々延長されることができる。
【0141】
第２マスク膜に対する蝕刻工程を通じて、第２マスクトレンチ領域５３５が第２マスクパターン５３０の間に形成されることができる。第２マスクトレンチ領域５３５は第１方向Ｄ１に沿って各々延長されることができる。第２マスクトレンチ領域５３５は活性パターンＡＣＴ上に形成されることができる。第２マスクトレンチ領域５３５は第１マスクパターン５１０の一部及びマスク充填パターン５２０の一部を露出させることができる。
【0142】
マスク充填パターン５２０は第１及び第２マスクパターン５１０、５３０に蝕刻選択比を有する物質を含むことができる。一例として、第１及び第２マスクパターン５１０、５３０は互いに同一な物質を含むことができるが、これに制限されない。一例として、第１及び第２マスクパターン５１０、５３０は各々シリコン酸化物を含むことができ、マスク充填パターン５２０はシリコン酸化物に対して蝕刻選択比を有するポリシリコンを含むことができる。但し、これは例示的なものであり、本発明の概念はこれに制限されない。
【0143】
図４０乃至図４１Ｄを参照すれば、第１及び第２マスクパターン５１０、５３０を蝕刻マスクとして利用してマスク充填パターン５２０に対する異方性蝕刻工程が遂行されることができる。蝕刻工程を通じて、第２マスクトレンチ領域５３５によって露出されたマスク充填パターン５２０の一部が除去されることができる。活性パターンＡＣＴがマスク充填パターン５２０の除去された一部の下でさらに除去されることができる。一例として、活性パターンＡＣＴの第１及び第２エッジ部ＥＡ１、ＥＡ２がマスク充填パターン５２０の除去された一部の下でさらに除去されることができる。これを通じて、ホールＨＬが活性パターンＡＣＴの第１及び第２エッジ部ＥＡ１、ＥＡ２上に形成されることができる。ホールＨＬは第１及び第２方向Ｄ１、Ｄ２に互いに離隔されて形成されることができる。ホールＨＬは活性パターンＡＣＴの第１及び第２エッジ部ＥＡ１、ＥＡ２を露出させることができる。他の例として、第２マスクパターン５３０下のマスク充填パターン５２０の他の一部は除去されないことがあり得る。
【0144】
図４２乃至図４３Ｄを参照すれば、ストレージノードパッドＸＰがホールＨＬ内に形成されることができる。一例として、ストレージノードパッドＸＰを形成することは、基板１００の全面上にストレージノードパッド膜（図示せず）を形成してホールＨＬを満たすこと、及びストレージノードパッド膜上部を除去して複数のストレージノードパッドＸＰで分離することを含むことができる。一例として、ストレージノードパッド膜の上部を除去することは、研磨工程を遂行することを含むことができる。一例として、第１及び第２マスクパターン５１０、５３０、マスク充填パターン５２０の残部及び犠牲膜５００が除去工程を通じて共に除去されることができる。但し、これは例示的なものであって、通常の技術者は様々な方法を通じてストレージノードパッドＸＰをホールＨＬ内に形成することができることと理解されるべきである。
【0145】
一例として、ストレージノードパッドＸＰは単一の物質で成される単一膜であり得る。一例として、ストレージノードパッドＸＰはシリコン（例えば、不純物を含むポリシリコン）を含むことができる。この場合、先に説明した半導体装置の製造方法を利用して、図７Ａ乃至図７Ｄを参照して説明した半導体装置が形成されることができる。
【0146】
他の例として、ストレージノードパッドＸＰは２以上の物質を含む複合膜であり得る。一例として、ストレージノードパッドＸＰはシリコン（例えば、不純物を含むポリシリコン）及び金属物質（例えば、Ｔｉ、Ｍｏ、Ｗ、Ｃｕ、Ａｌ、Ｔａ、Ｒｕ、Ｉｒ等）の中で少なくとも１つを含むことができる。一例として、２以上の物質を含むストレージノードパッドＸＰを形成することは、ホールＨＬの内部に下部パッドＸｘを形成した後、下部パッドＸｘ上に上部パッドＸｙ及びオーミックパッドＸｚを形成することを含むことができる。但し、これに制限されない。この場合、先に説明した半導体装置の製造方法を利用して、図８Ａ及び図８Ｂを参照して説明した半導体装置が形成されることができる。
【0147】
本発明の実施形態に対する以上の説明は本発明の説明のための例示を提供する。したがって、本発明は以上の実施形態に限定されず、本発明の技術的思想内で当該技術分野の通常の知識を有する者によって実施形態を組み合わせて実施する等様々な多数の修正及び変更が可能であるのは明らかである。
【符号の説明】
【0148】
ＡＣＴ 活性パターン
ＳＴＩ 素子分離パターン
ＸＰ ストレージノードパッド
ＤＣ ビットラインノードコンタクト
ＷＬ ワードライン
ＢＬ ビットライン
ＢＣ ストレージノードコンタクト
ＳＴＩ 素子分離パターン
ＸＰ ストレージノードパッド
ＤＣ ビットラインノードコンタクト
ＷＬ ワードライン
ＢＬ ビットライン
ＢＣ ストレージノードコンタクト
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図4】
【図5】
【図6A】
【図6B】
【図7A】
【図7B】
【図7C】
【図7D】
【図8A】
【図8B】
【図9】
【図10A】
【図10B】
【図10C】
【図10D】
【図11】
【図12A】
【図12B】
【図12C】
【図12D】
【図13】
【図14A】
【図14B】
【図14C】
【図14D】
【図15】
【図16A】
【図16B】
【図16C】
【図16D】
【図17】
【図18A】
【図18B】
【図18C】
【図18D】
【図19】
【図20】
【図21A】
【図21B】
【図21C】
【図21D】
【図22】
【図23A】
【図23B】
【図23C】
【図23D】
【図24】
【図25A】
【図25B】
【図25C】
【図25D】
【図26】
【図27A】
【図27B】
【図27C】
【図27D】
【図28】
【図29A】
【図29B】
【図29C】
【図29D】
【図30】
【図31A】
【図31B】
【図31C】
【図31D】
【図32】
【図33A】
【図33B】
【図33C】
【図33D】
【図34】
【図35A】
【図35B】
【図35C】
【図35D】
【図36】
【図37A】
【図37B】
【図37C】
【図37D】
【図38】
【図39A】
【図39B】
【図39C】
【図39D】
【図40】
【図41A】
【図41B】
【図41C】
【図41D】
【図42】
【図43A】
【図43B】
【図43C】
【図43D】