特開 2024-126096 プロセッサ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024126096

(43)【公開日】2024-09-20

(54)【発明の名称】プロセッサ

(51)【国際特許分類】

   G06F 12/0855 20160101AFI20240912BHJP

   G06F 12/0806 20160101ALI20240912BHJP

   G06F 12/084 20160101ALI20240912BHJP

【ＦＩ】

G06F12/0855 100

G06F12/0806 100

G06F12/084

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2023034263

(22)【出願日】2023-03-07

(71)【出願人】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100107515

【弁理士】

【氏名又は名称】廣田 浩一

(72)【発明者】

【氏名】鈴木 真

(72)【発明者】

【氏名】引地 徹

【テーマコード（参考）】

5B205

【Ｆターム（参考）】

5B205KK13

5B205NN75

(57)【要約】

【課題】上位のキャッシュのキャッシュミスの確定後に下位のキャッシュにリクエストを発行する場合に、リクエストが下位のキャッシュに到達するまでのレイテンシを低減する。
【解決手段】プロセッサは、第１キャッシュを各々含む複数のコアと、前記第１キャッシュがキャッシュミスしたときに前記コアから出力されるリクエストを処理する第２キャッシュと、前記複数のコアからそれぞれ出力される前記リクエストを調停して前記第２キャッシュに順次出力する調停部と、を有し、前記複数のコアの各々は、前記リクエストを前記調停部に出力した後、出力した前記リクエストが有効であるか否かを示す確定情報を、前記調停部を介することなく前記第２キャッシュに出力し、前記第２キャッシュは、受信した前記リクエストに対応する前記確定情報が有効を示す場合、受信した前記リクエストの処理を開始する。
【選択図】図４

【特許請求の範囲】

【請求項1】

第１キャッシュを各々含む複数のコアと、
前記第１キャッシュがキャッシュミスしたときに前記コアから出力されるリクエストを処理する第２キャッシュと、
前記複数のコアからそれぞれ出力される前記リクエストを調停して前記第２キャッシュに順次出力する調停部と、を有し、
前記複数のコアの各々は、前記リクエストを前記調停部に出力した後、出力した前記リクエストが有効であるか否かを示す確定情報を、前記調停部を介することなく前記第２キャッシュに出力し、
前記第２キャッシュは、受信した前記リクエストに対応する前記確定情報が有効を示す場合、受信した前記リクエストの処理を開始する
プロセッサ。

【請求項2】

前記第２キャッシュは、前記複数のコアの各々に対応して前記リクエストを保持する第１キューを有し、
前記複数のコアの各々の前記第１キャッシュは、前記リクエストが有効であることを示す前記確定情報を前記第２キャッシュに出力したときに前記第１キューの使用量を示す第１カウンタ値をインクリメントし、前記リクエストの処理の完了に基づいて前記第２キャッシュから第１解放通知を受信したときに前記第１カウンタ値をデクリメントする第１資源カウンタを有する
請求項１に記載のプロセッサ。

【請求項3】

前記調停部は、前記リクエストを保持する第２キューを有し、前記第２キューに保持した前記リクエストを前記第２キャッシュに出力したときに第２解放通知を前記リクエストの発行元の前記コアに出力し、
前記複数のコアの各々は、前記リクエストを前記調停部に出力したときに前記第２キューの使用量を示す第２カウンタ値をインクリメントし、前記調停部から前記第２解放通知を受信したときに前記第２カウンタ値をデクリメントする第２資源カウンタを有する
請求項２に記載のプロセッサ。

【請求項4】

前記第２キャッシュは、
前記調停部から受信する前記リクエストに対応して受信する前記確定情報が無効を示すときに、前記確定情報の受信に基づいて前記調停部に第３解放通知を出力し、前記第１キューに保持している無効な前記リクエストを破棄し、
前記調停部から受信する前記リクエストに対応して受信する前記確定情報が有効を示すときに、前記リクエストの処理の完了に基づいて前記調停部に前記第３解放通知を出力し、前記リクエストの発行元の前記コアに前記第１解放通知を出力し、前記第１キューに保持している処理が完了した前記リクエストを破棄し、
前記調停部は、前記第２キューに保持した前記リクエストを前記第２キャッシュに出力したときに前記第１キューの使用量を示す第３カウンタ値をインクリメントし、前記第３解放通知を受信したときに前記第３カウンタ値をデクリメントする第３資源カウンタを有する
請求項３に記載のプロセッサ。

【請求項5】

前記調停部は、前記複数のコアからそれぞれ受信する前記リクエストの数を順次減少させる階層化された、前記第２キューをそれぞれ有する複数の調停回路を有し、
前記複数のコアにそれぞれ対応して設けられ、前記複数のコアから前記リクエストを受信する複数の前記調停回路の前記第２キューは、前記コアの前記第２資源カウンタにより管理され、
前記第２キャッシュに前記リクエストを出力する前記調停回路は、前記第３資源カウンタを有し、前記リクエストを前記第２キャッシュに出力したときに前記第３カウンタ値をインクリメントし、前記第３解放通知を受信したときに前記第３カウンタ値をデクリメントする
請求項４に記載のプロセッサ。

【請求項6】

前記第２キャッシュは、
無効を示す前記確定情報の受信数を各々保持する複数のエントリを有する第３キューを有し、
無効を示す前記確定情報を受信したときに前記複数のエントリの１つの前記受信数をインクリメントし、有効を示す前記確定情報を受信したときに前記受信数を保持する前記エントリを切り替えることで、連続して受信した無効を示す前記確定情報の数を前記第３キューに保持し、
前記リクエストを受信したときに、前記複数のエントリの各々に保持された前記受信数に基づいて、受信したリクエストが有効か無効かを判断する
請求項１ないし請求項５のいずれか１項に記載のプロセッサ。

【請求項7】

前記第３キューの前記複数のエントリの各々は、有効を示す前記確定情報を受信したときにセットされる受信フラグを有し、
前記第２キャッシュは、
有効を示す前記確定情報を受信したときに、前記受信数のカウント対象の前記エントリに対して入力側の前記エントリの前記受信フラグをセットし、セットした前記受信フラグを含む前記エントリを前記受信数を保持する前記エントリに設定し、
前記リクエストを受信したときに、前記複数のエントリの各々に保持された前記受信数と前記受信フラグとに基づいて、受信したリクエストが有効か無効かを判断する
請求項６に記載のプロセッサ。

【請求項8】

前記複数のコアの各々から前記第２キャッシュに前記確定情報を転送する配線の幅は、前記複数のコアの各々から前記調停部に前記リクエストを転送する配線の幅より小さい
請求項１に記載のプロセッサ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、プロセッサに関する。

【背景技術】

【0002】

ＣＰＵ（Central Processing Unit）等のプロセッサは、メインメモリに記憶されたデータの一部を保持するキャッシュメモリを有する。キャッシュメモリは、プロセッサのコアから発行されたメモリアクセス要求の対象データを保持している場合（キャッシュヒット）、メインメモリにアクセス要求を発行することなく、キャッシュメモリに保持しているデータをコアに出力する。これにより、データのアクセス効率が向上し、プロセッサの処理性能が向上する（例えば、特許文献１参照）。

【0003】

複数のＣＰＵに接続される上位バスと、メインメモリに接続される下位バスと、上位バスと下位バスとの間に配置され、キャッシュを有するバスブリッジとを有する階層バスシステムが知られている。この種の階層バスシステムでは、バスブリッジは、上位バスからのトランザクションを受信した場合、キャッシュのスヌープを完了する前に下位バスの調停を開始する（例えば、特許文献２参照）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１１－０７６１５９号公報

【特許文献2】特開平９－１２８３２５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、キャッシュのスヌープによりキャッシュヒットが確定した場合、下位バスの調停は無駄になり、調停により下位バスが無駄に占有されてしまう。下位バスの無駄な占有を抑制するためには、スヌープによりキャッシュミスが確定するまでトランザクションの下位バスへの発行を待つ必要がある。キャッシュミスの確定後に下位のキャッシュにリクエストを発行する場合に、リクエストが下位のキャッシュに到達するまでのレイテンシを低減する手法は提案されていない。

【0006】

１つの側面では、本発明は、上位のキャッシュのキャッシュミスの確定後に下位のキャッシュにリクエストを発行する場合に、リクエストが下位のキャッシュに到達するまでのレイテンシを低減することを目的とする。

【課題を解決するための手段】

【0007】

一つの観点によれば、プロセッサは、第１キャッシュを各々含む複数のコアと、前記第１キャッシュがキャッシュミスしたときに前記コアから出力されるリクエストを処理する第２キャッシュと、前記複数のコアからそれぞれ出力される前記リクエストを調停して前記第２キャッシュに順次出力する調停部と、を有し、前記複数のコアの各々は、前記リクエストを前記調停部に出力した後、出力した前記リクエストが有効であるか否かを示す確定情報を、前記調停部を介することなく前記第２キャッシュに出力し、前記第２キャッシュは、受信した前記リクエストに対応する前記確定情報が有効を示す場合、受信した前記リクエストの処理を開始する。

【発明の効果】

【0008】

上位のキャッシュのキャッシュミスの確定後に下位のキャッシュにリクエストを発行する場合に、リクエストが下位のキャッシュに到達するまでのレイテンシを低減することができる。

【図面の簡単な説明】

【0009】

【図1】実施形態で説明するプロセッサに関連する別のプロセッサにおけるコアおよびＬ２キャッシュの一例を示すブロック図である。

【図2】さらなる別のプロセッサにおけるコア、調停部およびＬ２キャッシュの一例を示すブロック図である。

【図3】図２の回路構成において、コアからＬ２キャッシュへのリクエストの転送の一例を示すタイミング図である。

【図4】一実施形態におけるプロセッサの一例を示すブロック図である。

【図5】図４のＬ１キャッシュの一例を示すブロック図である。

【図6】図４の調停部およびＬ２キャッシュの一例を示すブロック図である。

【図7】図６のコア、調停部、制御部およびポートの間で資源管理のために送受信される信号の例を示す説明図である。

【図8】図６のコアＣ００とポートＭＩＰ００の間で送受信される信号の概要を示す説明図である。

【図9】図６の回路構成において、コアからＬ２キャッシュへの事前リクエストとバリッド信号との転送の一例を示すタイミング図である。

【図10】図６の各ポートのバリッド信号の受信部に設けられるＦＩＦＯレジスタの構成および動作の一例を示す説明図である。

【図11】図１０の動作の続きを示す説明図である。

【発明を実施するための形態】

【0010】

以下、図面を参照して実施形態が説明される。以下では、信号が伝達される信号線には、信号名と同じ符号が使用される。

【0011】

まず、実施形態で説明するプロセッサに関連する別のプロセッサの例が、図１から図３で説明される。なお、図１から図３に示すプロセッサは、公知ではない。

【0012】

図１は、実施形態で説明するプロセッサに関連する別のプロセッサの一例を示す。図１に示すプロセッサ１０２は、複数のコアＣ００－Ｃ１１と、各コアＣ００－Ｃ１１に直接接続されたＬ２キャッシュ６０２とを有する。Ｌ２キャッシュ６０２は、コアＣ００－Ｃ１１にそれぞれ対応するポートＭＩＰ００－ＭＩＰ１１と、調停部６１０とを有する。以下では、コアＣ００－Ｃ１１が区別なく説明される場合、コアＣと称される。

【0013】

各コアＣは、キャッシュミスを判定した場合であって、リクエストをキャンセルするか否かのアボート判定によりリクエストが有効であることを判定した場合、バリッド信号ＶＡＬおよびアドレス信号ＡＤＲＳ等をＬ２キャッシュ６００のポートＭＩＰに同時に出力する。すなわち、各コアＣは、キャッシュミスを判定後、さらにアボート判定を実施後にバリッド信号ＶＡＬおよびアドレス信号ＡＤＲＳ等を出力する。

【0014】

各コアＣとＬ２キャッシュ６０２とが直接接続される場合、図２および図６に比べて、各コアＣとＬ２キャッシュ６０２との間の配線の規模（すなわち、配線幅）が大きくなってしまう。なお、プロセッサ１０２は、複数のコアＣとＬ２キャッシュ６０２との間に、図２の制御部５０４を有してもよい。この場合、Ｌ２キャッシュ６０２は、図２の選択部６２０を有してもよい。

【0015】

図２は、さらなる別のプロセッサの一例を示す。図１と同じ要素については、同じ符号を付し、詳細な説明は省略する。図２に示すプロセッサ１０４は、複数のコアＣ００－Ｃ１１と、調停部４００と、制御部５０４と、Ｌ２キャッシュ６０４とを有する。調停部４００は、複数のコアＣからそれぞれ受信するリクエスト（ＶＡＬ、ＡＤＲＳ等）の数を順次減少させる階層化された４つの調停回路ＭＩＸ０と、２つの調停回路ＭＩＸ１と、１つの調停回路ＭＩＸ２とを有する。プロセッサ１０４は、後述する図６の制御部５００とＬ２キャッシュ６００の代わりに制御部５０４およびＬ２キャッシュ６０４を有することを除き、図６で説明するプロセッサ１００と同様の構成を有する。

【0016】

各コアＣは、図１の各コアＣと同様に、キャッシュミスを判定し、さらに、アボート判定によりリクエストが有効であることを判定した場合、バリッド信号ＶＡＬおよびアドレス信号ＡＤＲＳ等を調停部４００および制御部５０４を介してポートＭＩＰに出力する。制御部５０４は、図４で説明するバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ）を受ける機能を持たないことを除き、図６の制御部５００と同様の機能を有する。Ｌ２キャッシュ６０４は、ポートＭＩＰが図１０および図１１で説明するＦＩＦＯレジスタＦＲＥＧを持たないことを除き、図６のＬ２キャッシュ６００と同様の機能を有する。

【0017】

図３は、図２の回路構成において、コアＣからＬ２キャッシュ６０４へのリクエストの転送の一例を示す。コアＣからＬ２キャッシュ６０４に転送されるリクエストは、バリッド信号ＶＡＬおよびアドレス信号ＡＤＲＳ等を含む。上述したように、コアＣは、キャッシュミスを判定した場合であって、アボート判定によりリクエストが有効であることを判定した場合、バリッド信号ＶＡＬおよびアドレス信号ＡＤＲＳ等を調停回路ＭＩＸ０に出力する。すなわち、コアＣは、キャッシュミスを判定後、アボート判定を待ってからバリッド信号ＶＡＬおよびアドレス信号ＡＤＲＳ等を出力する。

【0018】

例えば、コアＣから調停回路ＭＩＸ０までと、２つの調停回路ＭＩＸ間と、調停回路ＭＩＸ２からＬ２キャッシュ６００までの各々のリクエストの転送は、２サイクル掛かる。また、各調停回路ＭＩＸ０－ＭＩＸ２でのリクエストの調停は、１サイクル掛かる。したがって、例えば、コアＣがリクエストを出力してから調整回路ＭＩＸ０がリクエストを出力するまでに３サイクル掛かる。

【0019】

コアＣは、サイクルＣＹＣ０でリクエストを発行し、サイクルＣＹＣ１でキャッシュヒット／ミスを判定する。コアＣは、サイクルＣＹＣ２でリクエストのアボートを判定し、アボート要因がない場合、サイクルＣＹＣ３でバリッド信号ＶＡＬおよびアドレス信号ＡＤＲＳ等を調停部４００に出力する(図３（ａ））。

【0020】

この後、バリッド信号ＶＡＬおよびアドレス信号ＡＤＲＳ等は、３サイクル経過毎に調停回路ＭＩＸ０－ＭＩＸ２からそれぞれ出力され、サイクルＣＹＣ１４でＬ２キャッシュ６００に入力される（図３（ｂ）－（ｅ））。そして、Ｌ２キャッシュ６０４は、サイクルＣＹＣ１５からリクエストの処理を開始する（図３（ｆ））。

【0021】

図３に示すように、リクエストのアボート判定後にバリッド信号ＶＡＬおよびアドレス信号ＡＤＲＳ等を調停部４００に出力する場合、Ｌ２キャッシュ６０４がリクエストの処理を開始するタイミングが、後述する図９に比べて２サイクル遅くなる。すなわち、プロセッサ１０４は、階層化された調停部４００により、コアＣからＬ２キャッシュ６０４までのバスを共通化することで配線幅および配線面積等の配線規模を削減できるが、３つの調停回路ＭＩＸによりリクエストを順次調停するため、リクエストの転送レイテンシが増えてしまう。ここで、リクエストの転送レイテンシは、配線長に応じた遅延だけでなく３つの調停回路ＭＩＸによるリクエストの調停サイクルを含む。

【0022】

図４は、一実施形態におけるプロセッサの一例を示す。図４に示すプロセッサ１００は、複数のコア２００、調停部４００、制御部５００およびＬ２キャッシュ６００を有する。特に限定されないが、以下では、プロセッサ１００が１２個のコア２００を有する例が説明される。Ｌ２キャッシュ６００は、第２キャッシュの一例である。

【0023】

各コア２００は、命令バッファ２１０、命令デコーダ２２０、演算ユニット２３０、ロードストアユニット２４０およびＬ１キャッシュ（制御部）３００を有する。以下では、Ｌ１キャッシュ３００の制御部の動作は、Ｌ１キャッシュ３００の動作として説明される。なお、Ｌ１キャッシュ３００とＬ１キャッシュ３００の制御部とは、それぞれ別のブロックに含まれてもよい。Ｌ１キャッシュ（制御部）３００は、第１キャッシュの一例である。

【0024】

演算ユニット２３０は、複数の演算器２３２およびレジスタファイル２３４を有する。レジスタファイル２３４は、図示しない複数のレジスタを有する。命令バッファ２１０は、ロードストアユニット２４０の制御に基づいてＬ１キャッシュ３００から出力される命令を保持し、保持した命令を命令デコーダ２２０に出力する。命令デコーダ２２０は、命令バッファ２１０から出力される命令をデコードし、デコードした命令に対応する演算器２３２に命令を出力する。

【0025】

なお、命令デコーダ２２０と演算器２３２との間には、リザベーションステーション等のスケジューラが配置されてもよい。演算器２３２は、レジスタファイル２３４内のレジスタに保持されたデータを使用して演算を実行し、演算結果をレジスタファイル２３４内のレジスタに格納する。

【0026】

ロードストアユニット２４０は、図示しないプログラムカウンタ、命令フェッチアドレス生成器およびオペランドアドレス生成器を有する。ロードストアユニット２４０は、演算に使用する命令をＬ１キャッシュ３００から命令バッファに転送する制御を行う。ロードストアユニット２４０は、演算に使用するデータをＬ１キャッシュ３００からレジスタファイル２３４に転送する制御を行い、演算結果をＬ１キャッシュ３００に転送する制御を行う。

【0027】

Ｌ１キャッシュ３００は、命令キャッシュおよびデータキャッシュとして機能する。Ｌ１キャッシュ３００は、ロードストアユニット２４０から受信するメモリアクセス要求であるリクエストに含まれるアドレスに対応するデータ（命令を含む）を保持している場合（キャッシュヒット）、保持しているデータをレジスタファイル２３４に向けて出力する。例えば、プロセッサ１００は、いわゆるＭＥＳＩプロトコルを採用しているが、他のプロトコルを採用してもよい。ＭＥＳＩプロトコルでは、データの状態は、データの転送の単位であるキャッシュライン毎に、モディファイ状態Ｍ、エクスクルーシブ状態Ｅ、シェア状態Ｓおよびインバリッド状態Ｉのいずれかに分類される。

【0028】

Ｌ１キャッシュ３００は、ロードストアユニット２４０から受信するアドレスに対応するデータを保持していない場合（キャッシュミス）、Ｌ２キャッシュ６００に向けてリクエストを出力する。この際、Ｌ１キャッシュ３００は、キャッシュミスが確定した後、リクエストの発行が確定する前に、事前バリッド信号ＰＲＥ＿ＶＡＬとアドレス信号ＡＤＲＳ等とを含む事前リクエスト信号ＰＲＥ＿ＲＥＱを調停部４００に出力する。

【0029】

その後、Ｌ１キャッシュ３００は、リクエストの発行が確定したか否かを示す真のバリッド信号ＦＩＮ＿ＶＡＬを制御部５００に出力する。なお、真のバリッド信号ＦＩＮ＿ＶＡＬは、リクエストの発行が確定したか否かを示すキャンセルビットＣＡＮＣＥＬを含む。事前リクエスト信号ＰＲＥ＿ＲＥＱは、リクエストの一例であり、バリッド信号ＦＩＮ＿ＶＡＬは、確定情報の一例である。事前リクエスト信号ＰＲＥ＿ＲＥＱおよびバリッド信号ＦＩＮ＿ＶＡＬを出力するＬ１キャッシュ３００の例は、図５に示される。

【0030】

例えば、事前リクエスト信号ＰＲＥ＿ＲＥＱは、６４ビットのアドレス信号ＡＤＲＳと、コア２００の識別子と、図６に示すポートＭＩＰの識別子等を含んでおり、９バイトまたは１０バイト程度のサイズである。これに対して、バリッド信号ＦＩＮ＿ＶＡＬは、バリッドビット、キャンセルビットＣＡＮＣＥＬおよび各種制御情報を含んでおり、１バイト程度のサイズである。

【0031】

すなわち、各コア２００からＬ２キャッシュ６００にバリッド信号ＦＩＮ＿ＶＡＬを転送する配線の幅は、各コア２００からＬ２キャッシュ６００に事前リクエスト信号ＰＲＥ＿ＲＥＱ転送する配線の幅より小さい。このため、調停部４００を経由する事前リクエスト信号ＰＲＥ＿ＲＥＱとは別にバリッド信号ＦＩＮ＿ＶＡＬを制御部５００まで転送する場合にも、配線面積の増加量を最小限にしてバリッド信号ＦＩＮ＿ＶＡＬの信号線を制御部５００まで配線することができる。以下では、バリッド信号ＦＩＮ＿ＶＡＬは、バリッドビットとキャンセルビットＣＡＮＣＥＬとを含む信号の意味だけでなく、バリッドビットの意味に使用される場合がある。

【0032】

調停部４００は、複数のコア２００からの事前リクエスト信号ＰＲＥ＿ＲＥＱを調停し、調停により選択した事前リクエスト信号ＰＲＥ＿ＲＥＱを制御部５００を介してＬ２キャッシュ６００に出力する。事前リクエスト信号ＰＲＥ＿ＲＥＱを受信する調停部４００の例は、図６に示される。Ｌ２キャッシュ６００は、制御部５００によりアクセスが制御され、例えば、ＬＬＣ（Last Level Cache）として動作する。なお、プロセッサ１００がＬ２キャッシュ６００の下位にＬ３キャッシュを有し、Ｌ３キャッシュがＬＬＣとして動作する場合、以下で説明する動作は、Ｌ２キャッシュ６００とＬ３キャッシュとの間で実施されてもよい。

【0033】

制御部５００は、調停部４００から受信する事前リクエスト信号ＰＲＥ＿ＲＥＱを、Ｌ２キャッシュ６００においてリクエストの発行元のコア２００のそれぞれに対応して設けられるポートＭＩＰ（Move In Port：図６）に出力する。制御部５００は、各コア２００から受信するバリッド信号ＦＩＮ＿ＶＡＬを、リクエストの発行元のコア２００に対応するポートＭＩＰに出力する。そして、制御部５００は、Ｌ１キャッシュ３００とＬ２キャッシュ６００との間でのデータ信号ＤＴの転送を制御する。また、制御部５００は、例えば、プロセッサ１００に搭載されるオンチップネットワークを介して図示しないメモリコントローラ、チップ間インターコネクトおよび通信制御部等と相互に接続される。メモリコントローラは、プロセッサ１００に接続されるメインメモリのアクセスを制御する。

【0034】

図５は、図４のＬ１キャッシュ３００の一例を示す。Ｌ１キャッシュ３００は、複数のポート３１０、パイプライン投入部３２０、パイプライン制御部３３０、タグアレイ３４０およびデータアレイ３６０を有する。

【0035】

複数のポート３１０は、例えば、ロードストアユニット２４０からのリクエストの種類毎に設けられる。各ポート３１０は、ＦＩＦＯ（First-In First-Out）形式の複数のエントリを有する。各ポート３１０は、ロードストアユニット２４０から受信したリクエストを、受信した順にパイプライン投入部３２０に出力する。

【0036】

パイプライン投入部３２０は、ポート３１０から受信するリクエストをパイプライン制御部３３０に順次投入する。パイプライン制御部３３０は、サイクルＣＹＣ毎に動作する複数のステージを含むパイプライン３３２を有する。図５では、説明の簡単化のため、３つのサイクルＣＹＣｎ、ＣＹＣｎ＋１、ＣＹＣｎ＋２のみが示される。

【0037】

パイプライン３３２は、サイクルＣＹＣｎで動作するキャッシュヒット／ミス判定部３３４と、サイクルＣＹＣｎ＋１で動作するアボート判定部３３６とを有する。キャッシュヒット／ミス判定部３３４は、サイクルＣＹＣｎにおいて、タグアレイ３４０を検索することで、パイプライン投入部３２０から投入されるリクエストがキャッシュヒットかキャッシュミスかを判定する。

【0038】

パイプライン制御部３３０は、キャッシュヒット／ミス判定部３３４がキャッシュヒットを判定した場合、データアレイ３６０から読み出したデータを応答データとしてロードストアユニット２４０に出力する。例えば、キャッシュヒット／ミス判定部３３４は、アクセスアドレスと同じアドレスが割り当てられたキャッシュラインがタグアレイ３４０に存在する場合にキャッシュヒットを判定する。

【0039】

一方、パイプライン制御部３３０は、キャッシュヒット／ミス判定部３３４がキャッシュミスを判定した場合、サイクルＣＹＣｎにおいて、事前リクエスト信号ＰＲＥ＿ＲＥＱ（バリッドＰＲＥ＿ＶＡＬおよびアドレス信号ＡＤＲＳ等）を調停部４００に出力する。但し、パイプライン制御部３３０は、事前リクエスト信号ＰＲＥ＿ＲＥＱを受け付ける調停部４００の資源に空きがない場合、事前リクエスト信号ＰＲＥ＿ＲＥＱの調停部４００への出力を抑止する。例えば、キャッシュミスは、アクセスアドレスと同じアドレスが割り当てられたキャッシュラインが存在しない場合に判定される。調停部４００およびＬ２キャッシュ６００の資源管理については、図８で説明される。

【0040】

キャッシュヒット／ミス判定部３３４によりキャッシュミスが判定され、事前リクエスト信号ＰＲＥ＿ＲＥＱが出力された場合、アボート判定部３３６は、サイクルＣＹＣｎ＋１において、リクエストをキャンセルするか否かのアボート判定を行う。アボート判定の結果は、バリッド信号ＦＩＮ＿ＶＡＬに含まれるキャンセルビットＣＡＮＣＥＬにより示される。

【0041】

例えば、アボート判定部３３６は、リクエストを受け付けるＬ２キャッシュ６００の資源に空きがない場合、または、アドレスのインターロックによる中断要因がある場合、バリッド信号ＦＩＮ＿ＶＡＬ（バリッドビット＝１、ＣＡＮＣＥＬ＝１）を出力する。例えば、アドレスのインターロックによる中断要因は、他のコア２００からのリクエストの処理を実行している場合等である。一方、アボート判定部３３６は、リクエストを受け付けるＬ２キャッシュ６００の資源に空きがあり、かつ、アドレスのインターロックによる中断要因がない場合、バリッド信号ＦＩＮ＿ＶＡＬ（バリッドビット＝１、ＣＡＮＣＥＬ＝０）を出力する。

【0042】

図４のＬ２キャッシュ６００は、制御部５００を介してバリッド信号ＦＩＮ＿ＶＡＬ（バリッドビット＝１、ＣＡＮＣＥＬ＝１）を受信した場合、対応する事前リクエスト信号ＰＲＥ＿ＲＥＱの処理をキャンセルする。そして、Ｌ２キャッシュ６００は、保持している事前リクエスト信号ＰＲＥ＿ＲＥＱを破棄する。Ｌ２キャッシュ６００は、制御部５００を介してバリッド信号ＦＩＮ＿ＶＡＬ（バリッドビット＝１、ＣＡＮＣＥＬ＝０）を受信した場合、対応する事前リクエスト信号ＰＲＥ＿ＲＥＱの処理を実行する。

【0043】

パイプライン制御部３３０は、アボート判定部３３６によるリクエストのアボート判定前に事前リクエスト信号ＰＲＥ＿ＲＥＱを調停部４００に出力する。これにより、事前リクエスト信号ＰＲＥ＿ＲＥＱを、バリッド信号ＦＩＮ＿ＶＡＬを出力するサイクルＣＹＣｎ＋２より２サイクル前に投機的に出力することができる。

【0044】

したがって、複数のコア２００と制御部５００との間に調停部４００が設けられる場合にも、調停部４００の調停動作による事前リクエスト信号ＰＲＥ＿ＲＥＱの転送レイテンシの増加分の一部をキャンセルすることができる。また、調停部４００を設けることにより、複数のコア２００から制御部５００に事前リクエスト信号ＰＲＥ＿ＲＥＱを転送する信号線の本数を減らすことができ、配線領域の増加を抑制することができる。

【0045】

バリッド信号ＦＩＮ＿ＶＡＬは、事前リクエスト信号ＰＲＥ＿ＲＥＱに対して２サイクル遅れて出力される。しかしながら、図４に示したように、バリッド信号ＦＩＮ＿ＶＡＬは、調停部４００を経由することなく制御部５００に転送されるため、調停部４００による調停時間の影響を受けない。このため、バリッド信号ＦＩＮ＿ＶＡＬの転送レイテンシを、事前リクエスト信号ＰＲＥ＿ＲＥＱの転送レイテンシに比べて小さくすることができる。

【0046】

これにより、事前リクエスト信号ＰＲＥ＿ＲＥＱより後に出力されるバリッド信号ＦＩＮ＿ＶＡＬを、事前リクエスト信号ＰＲＥ＿ＲＥＱより前に制御部５００に到着させることが可能になる。この結果、処理可能なリクエストがＬ２キャッシュ６００に到達するまでのレイテンシを短縮することができる。レイテンシの短縮については、図９で説明される。

【0047】

図６は、図４の調停部４００およびＬ２キャッシュ６００の一例を示す。図６において、符号Ｃ００－Ｃ１１の各々は、コア２００を示す。以下では、コアＣ００－Ｃ１１が区別なく説明される場合、コアＣと称される。

【0048】

調停部４００は、複数のコアＣからそれぞれ受信する事前リクエスト信号ＰＲＥ＿ＲＥＱの数を順次減少させる階層化された４つの調停回路ＭＩＸ０と、２つの調停回路ＭＩＸ１と、１つの調停回路ＭＩＸ２とを有する。以下では、調停回路ＭＩＸ０、ＭＩＸ１、ＭＩＸ２が区別なく説明される場合、調停回路ＭＩＸと称される。各調停回路ＭＩＸ０に示す符号［８］は、コアＣ毎に事前リクエスト信号ＰＲＥ＿ＲＥＱを保持可能なキューに含まれるエントリの数を示す。

【0049】

各調停回路ＭＩＸ０は、３つのコアＣ（例えば、Ｃ００、Ｃ０１、Ｃ０２）から受信する事前リクエスト信号ＰＲＥ＿ＲＥＱをコアＣ毎に最大で８つ保持し、保持している事前リクエスト信号ＰＲＥ＿ＲＥＱを順次調停する。各調停回路ＭＩＸ０は、調停により選択した事前リクエスト信号ＰＲＥ＿ＲＥＱを、対応する調停回路ＭＩＸ１に出力する。

【0050】

各調停回路ＭＩＸ１に示す符号［８］は、調停回路ＭＩＸ０毎に事前リクエスト信号ＰＲＥ＿ＲＥＱを保持可能なキューに含まれるエントリの数を示す。各調停回路ＭＩＸ１は、２つの調停回路ＭＩＸ０から受信する事前リクエスト信号ＰＲＥ＿ＲＥＱを調停回路ＭＩＸ０毎に最大で８つ保持し、保持している事前リクエスト信号ＰＲＥ＿ＲＥＱを順次調停する。各調停回路ＭＩＸ１は、調停により選択した事前リクエスト信号ＰＲＥ＿ＲＥＱを、調停回路ＭＩＸ２に出力する。

【0051】

調停回路ＭＩＸ２に示す符号［８］は、調停回路ＭＩＸ１毎に事前リクエスト信号ＰＲＥ＿ＲＥＱを保持可能なキューに含まれるエントリの数を示す。調停回路ＭＩＸ２は、２つの調停回路ＭＩＸ１から受信する事前リクエスト信号ＰＲＥ＿ＲＥＱを調停回路ＭＩＸ１毎に最大８つ保持し、保持している事前リクエスト信号ＰＲＥ＿ＲＥＱを順次調停する。調停回路ＭＩＸ２は、調停により選択した事前リクエスト信号ＰＲＥ＿ＲＥＱを、制御部５００に出力する。

【0052】

調停回路ＭＩＸ０－ＭＩＸ２の各々は、ポートＭＩＰでキャンセルされる事前リクエスト信号ＰＲＥ＿ＲＥＱを含めて、最大で８つの事前リクエスト信号ＰＲＥ＿ＲＥＱを８つのエントリに残留させることが可能である。

【0053】

各コアＣは、キャンセルビットＣＡＮＣＥＬを含むバリッド信号ＦＩＮ＿ＶＡＬを、調停部４００を介することなく制御部５００に転送する。例えば、各コアＣから制御部５００を介してＬ２キャッシュ６００までバリッド信号ＦＩＮ＿ＶＡＬの転送に４サイクル掛かる。

【0054】

制御部５００は、調停部４００から受信する事前リクエスト信号ＰＲＥ＿ＲＥＱを、事前リクエスト信号ＰＲＥ＿ＲＥＱに含まれるポートＭＩＰの識別子に基づいて、１２個のポートＭＩＰのうち、コアＣに対応するポートＭＩＰに出力する。制御部５００は、各コアＣから受信したバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ）をバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ）に含まれるポートＭＩＰの識別子に基づいて、コアＣに対応するポートＭＩＰに出力する。

【0055】

なお、制御部５００は、ポートＭＩＰのいずれにもリクエストが存在しない場合、バイパス経路ＢＹＰＳを介してＬ２キャッシュ６００の選択部６２０にリクエストをバイパスする。この場合、制御部５００は、バイパス経路ＢＹＰＳを選択させる選択信号ＳＥＬを選択部６２０に出力する。

【0056】

Ｌ２キャッシュ６００は、コアＣ００－Ｃ１１にそれぞれ対応するポートＭＩＰ００－ＭＩＰ１１と、調停部６１０と、選択部６２０とを有する。以下では、ポートＭＩＰ００－ＭＩＰ１１が区別なく説明される場合、ポートＭＩＰと称される。各ポートＭＩＰに示す符号［４］は、ポートＭＩＰ毎にリクエストを保持可能なキューに含まれるエントリの数を示す。各ポートＭＩＰは、制御部５００を介して対応するコアＣから受信するリクエストを最大４つ保持し、保持しているリクエストを調停部６１０に順次出力する。各ポートＭＩＰは、キャンセルされる事前リクエスト信号ＰＲＥ＿ＲＥＱを含めて、最大で４つの事前リクエスト信号ＰＲＥ＿ＲＥＱを４つのエントリに残留させることが可能である。

【0057】

調停部６１０は、各ポートＭＩＰから受信するリクエストをＬＲＵ（Least Recently Used）方式で調停し、調停により選択したリクエストを選択部６２０に出力する。選択部６２０は、バイパス経路ＢＹＰＳを選択させる選択信号ＳＥＬを制御部５００から受信していない場合、調停部６１０から出力されるリクエストを選択する。選択部６２０は、バイパス経路ＢＹＰＳを選択させる選択信号ＳＥＬを制御部５００から受信している場合、バイパス経路ＢＹＰＳから供給されるリクエストを選択する。

【0058】

図７は、図６のコアＣ、調停部４００、制御部５００およびポートＭＩＰの間で資源管理のために送受信される信号の例を示す。各コアＣは、各コアＣに対応して調停回路ＭＩＸ０に設けられる８つのエントリの使用数を示すカウンタＵＳＥＤ＿ＣＮＴと、各コアＣに対応するポートＭＩＰに設けられる４つのエントリの使用数を示すカウンタＲＳＣ＿ＣＮＴとを有する。各コアＣは、カウンタＵＳＥＤ＿ＣＮＴにより、自コアＣに接続される調停回路ＭＩＸ０の資源を管理し、カウンタＲＳＣ＿ＣＮＴにより、対応するポートＭＩＰの資源を管理する。

【0059】

コアＣに設けられるカウンタＵＳＥＤ＿ＣＮＴは、調停部４００のキューＭ０の使用量を示す第１資源カウンタの一例である。コアＣに設けられるカウンタＵＳＥＤ＿ＣＮＴによりカウントされるカウンタ値は、第１カウンタ値の一例である。カウンタＲＳＣ＿ＣＮＴは、Ｌ２キャッシュ６００のポートＭＩＰのキューＭＱの使用量を示す第２資源カウンタの一例であり、カウンタＲＳＣ＿ＣＮＴによりカウントされるカウンタ値は、第２カウンタ値の一例である。

【0060】

各コアＣは、事前リクエスト信号ＰＲＥ＿ＲＥＱを調停回路ＭＩＸ０に出力する毎にカウンタＵＳＥＤ＿ＣＮＴのカウンタ値をインクリメントする。但し、各コアＣは、カウンタＵＳＥＤ＿ＣＮＴが最大値"８"を示す場合、事前リクエスト信号ＰＲＥ＿ＲＥＱの出力を抑止する。各コアＣは、調停回路ＭＩＸ０から自コアＣに対する解放信号ＦＲＥＥを受信する毎にカウンタＵＳＥＤ＿ＣＮＴのカウンタ値をデクリメントする。調停回路ＭＩＸ０から各コアＣに出力される解放信号ＦＲＥＥは、第２解放通知の一例である。

【0061】

また、各コアＣは、有効または無効なバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝０たはＣＡＮＣＥＬ＝１）を、各コアＣに対応するポートＭＩＸに出力する。但し、各コアＣは、カウンタＲＳＣ＿ＣＮＴが最大値"４"を示す場合、バリッド信号ＦＩＮ＿ＶＡＬのポートＭＩＰへの出力を抑止する。

【0062】

各コアＣは、有効なバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝０）を各コアＣに対応するポートＭＩＸに出力する毎にカウンタＲＳＣ＿ＣＮＴのカウンタ値をインクリメントする。各コアＣは、各コアＣに対応するポートＭＩＰから解放信号ＭＩＰ＿ＦＲＥＥを受信する毎にカウンタＲＳＣ＿ＣＮＴのカウンタ値をデクリメントする。なお、開放信号ＭＩＰ＿ＦＲＥＥは、制御部５００を介して各ポートＭＩＰから各コアＣに転送されてもよい。解放信号ＭＩＰ＿ＦＲＥＥは、第１解放通知の一例である。

【0063】

なお、カウンタ値のインクリメントは、＋方向だけでなく－方向でもよい。カウンタ値のインクリメントが＋方向の場合、カウンタ値のデクリメントは、－方向になる。カウンタ値のインクリメントが－方向の場合、カウンタ値のデクリメントは、＋方向になる。また、各コアＣは、カウンタＵＳＥＤ＿ＣＮＴ、ＲＳＣ＿ＣＮＴの代わりに、カウンタ値を保持するレジスタ等を有してもよい。

【0064】

後述するように、ポートＭＩＰは、有効なバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝０）を受信した場合、バリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝０）に対応するリクエストの処理の完了後に解放信号ＭＩＰ＿ＦＲＥＥをコアＣに出力する。したがって、コアＣは、有効なバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝０）に対してのみＬ２キャッシュ６００のポートＭＩＰの資源を管理する。無効なバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝１）の出力時にカウンタＲＳＣ＿ＣＮＴをインクリメントしないため、ポートＭＩＰを管理するカウンタＲＳＣ＿ＣＮＴの資源の消費量を抑制して、十分なスループット性能が得ることができる。

【0065】

例えば、コアＣは、バリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝０）だけでなく、バリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝１）を使用してポートＭＩＰの資源を管理することが可能である。しかしながら、バリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝１）が頻繁に発生した場合、ポートＭＩＰの管理するカウンタＲＳＣ＿ＣＮＴのカウンタ値の上限が大きくなり資源の消費量が増え、十分なスループット性能が得られなくなる可能性がある。十分なスループット性能が得るためには、ポートＭＩＰのエントリ数を増加するなどの対策が必要である。このため、コアＣは、バリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝０）に対してのみＬ２キャッシュ６００のポートＭＩＰの資源を管理することが好ましい。

【0066】

各調停回路ＭＩＸ０－ＭＩＸ２は、各コアＣから投機的に発行された事前リクエスト信号ＰＲＥ＿ＲＥＱを受信し、Ｌ２キャッシュ６００に転送するため、リクエストが有効か無効かを判断できない。このため、各調停回路ＭＩＸ０－ＭＩＸ２は、その後キャンセルされる事前リクエスト信号ＰＲＥ＿ＲＥＱを含めて、全ての事前リクエスト信号ＰＲＥ＿ＲＥＱを一旦保持する。

【0067】

各調停回路ＭＩＸ０は、各コアＣに対応して設けられる８つのエントリを有するキューＱ０と、各調停回路ＭＩＸ０に対応して調停回路ＭＩＸ１に設けられる８つのエントリの使用数を示すカウンタＵＳＥＤ＿ＣＮＴを有する。各調停回路ＭＩＸ０は、事前リクエスト信号ＰＲＥ＿ＲＥＱを調停回路ＭＩＸ１に出力する毎にカウンタＵＳＥＤ＿ＣＮＴのカウンタ値をインクリメントする。但し、各調停回路ＭＩＸ０は、カウンタＵＳＥＤ＿ＣＮＴが最大値"８"を示す場合、事前リクエスト信号ＰＲＥ＿ＲＥＱの出力を抑止する。各調停回路ＭＩＸ０は、調停回路ＭＩＸ１から自調停回路ＭＩＸ０に対する解放信号ＦＲＥＥを受信する毎にカウンタＵＳＥＤ＿ＣＮＴのカウンタ値をデクリメントする。

【0068】

各調停回路ＭＩＸ１は、各調停回路ＭＩＸ０に対応して設けられる８つのエントリを有するキューＱ１と、各調停回路ＭＩＸ１に対応して調停回路ＭＩＸ２に設けられる８つのエントリの使用数を示すカウンタＵＳＥＤ＿ＣＮＴを有する。各調停回路ＭＩＸ１は、事前リクエスト信号ＰＲＥ＿ＲＥＱを調停回路ＭＩＸ２に出力する毎にカウンタＵＳＥＤ＿ＣＮＴのカウンタ値をインクリメントする。但し、各調停回路ＭＩＸ１は、カウンタＵＳＥＤ＿ＣＮＴが最大値"８"を示す場合、事前リクエスト信号ＰＲＥ＿ＲＥＱの出力を抑止する。各調停回路ＭＩＸ１は、調停回路ＭＩＸ２から自調停回路ＭＩＸ１に対する解放信号ＦＲＥＥを受信する毎にカウンタＵＳＥＤ＿ＣＮＴのカウンタ値をデクリメントする。

【0069】

調停回路ＭＩＸ２は、各調停回路ＭＩＸ１に対応して設けられる８つのエントリを有するキューＱ２と、各ポートＭＩＰに設けられる４つのエントリの使用数を示すカウンタＵＳＥＤ＿ＣＮＴをポートＭＩＰ毎に有する。調停回路ＭＩＸ２は、事前リクエスト信号ＰＲＥ＿ＲＥＱをポートＭＩＰに出力する毎に、ポートＭＩＰに対応するカウンタＵＳＥＤ＿ＣＮＴのカウンタ値をインクリメントする。但し、調停回路ＭＩＸ２は、カウンタＵＳＥＤ＿ＣＮＴが最大値"４"を示す場合、事前リクエスト信号ＰＲＥ＿ＲＥＱの出力を抑止する。調停回路ＭＩＸ２は、各ポートＭＩＰから解放信号ＦＲＥＥを受信する毎にポートＭＩＰに対応するカウンタＵＳＥＤ＿ＣＮＴのカウンタ値をデクリメントする。

【0070】

調停回路ＭＩＸ０に設けられるキューＱ０、調停回路ＭＩＸ１に設けられるキューＱ１およびＭＩＸ２の各々に設けられるキューＱ２は、第２キューの一例である。調停回路ＭＩＸ０－ＭＩＸ２の各々に設けられるカウンタＵＳＥＤ＿ＣＮＴは、第３資源カウンタの一例であり、カウンタＵＳＥＤ＿ＣＮＴによりカウントされるカウンタ値は、第３カウンタ値の一例である。

【0071】

ポートＭＩＰは、対応するコアＣからのリクエスト信号ＰＲＥ＿ＲＥＱを保持する４つのエントリを有するキューＭＱを有する。キューＭＱは、第１キューの一例である。ポートＭＩＰは、事前リクエスト信号ＰＲＥ＿ＲＥＱと、事前リクエスト信号ＰＲＥ＿ＲＥＱに対応するバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝１）を受信した場合、リクエストをキャンセルしてポートＭＩＰから開放する。そして、ポートＭＩＰは、開放信号ＦＲＥＥを調停回路ＭＩＸ２に出力する。このとき、ポートＭＩＰは、対応するコアＣに開放信号ＭＩＰ＿ＦＲＥＥを出力しない。バリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝１）は、事前リクエスト信号ＰＲＥ＿ＲＥＱが無効であることを示す。ポートＭＩＰから調停回路ＭＩＸ２に出力される解放信号ＦＲＥＥは、第３解放通知の一例である。

【0072】

各ポートＭＩＰは、事前リクエスト信号ＰＲＥ＿ＲＥＱと、事前リクエスト信号ＰＲＥ＿ＲＥＱに対応するバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝０）を受信した場合、リクエストをポートＭＩＰに保持する。そして、各ポートＭＩＰは、リクエストの処理の完了後、調停回路ＭＩＸ２に開放信号ＦＲＥＥを出力し、対応するコアＣに開放信号ＭＩＰ＿ＦＲＥＥを出力する。バリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝０）は、事前リクエスト信号ＰＲＥ＿ＲＥＱが有効であることを示す。開放信号ＭＩＰ＿ＦＲＥＥを受信したコアＣは、カウンタＲＳＣ＿ＣＮＴのカウンタ値をデクリメントする。

【0073】

図８は、図６のコアＣ００とポートＭＩＰ００の間で送受信される信号の概要を示す。各信号の流れは、図７と同様である。すなわち、事前リクエスト信号ＰＲＥ＿ＲＥＱは、調停部４００の調停回路ＭＩＸ０、ＭＩＸ１、ＭＩＸ２を介してポートＭＩＰ００に転送され、バリッド信号ＦＩＮ＿ＶＡＬは、調停部４００を介することなくポートＭＩＰ００に転送される。

【0074】

図９は、図６の回路構成において、コアＣからＬ２キャッシュ６００への事前リクエスト信号ＰＲＥ＿ＲＥＱとバリッド信号ＦＩＮ＿ＶＡＬとの転送の一例を示す。例えば、コアＣから調停回路ＭＩＸ０までと、２つの調停回路ＭＩＸ間と、調停回路ＭＩＸ２からＬ２キャッシュ６００までの各々の事前リクエスト信号ＰＲＥ＿ＲＥＱの転送は、２サイクル掛かる。

【0075】

また、各調停回路ＭＩＸ０－ＭＩＸ２での事前リクエスト信号ＰＲＥ＿ＲＥＱの調停は、１サイクル掛かる。したがって、例えば、コアＣが事前リクエスト信号ＰＲＥ＿ＲＥＱを出力してから調整回路ＭＩＸ０が事前リクエスト信号ＰＲＥ＿ＲＥＱを出力するまでに３サイクル掛かる。例えば、制御部５００は、組み合わせ回路であり、調停機能を持たないため、調停回路ＭＩＸ２からＬ２キャッシュ６００への事前リクエスト信号ＰＲＥ＿ＲＥＱ等の転送時間は、例えば、２サイクルで可能である。なお、調停回路ＭＩＸ２からＬ２キャッシュ６００への事前リクエスト信号ＰＲＥ＿ＲＥＱ等の転送時間は、制御部５００の回路規模に依存し、例えば、回路規模が小さい場合には１サイクルで可能になる。

【0076】

図５のパイプライン制御部３３０は、サイクルＣＹＣ０でパイプライン投入部３２０からリクエストを受信し、サイクルＣＹＣ１でキャッシュヒット／ミスを判定する。パイプライン制御部３３０は、キャッシュミスを判定した場合、サイクルＣＹＣ１で事前リクエスト信号ＰＲＥ＿ＶＡＬおよびアドレス信号ＡＤＲＳ等を調停部４００に出力する(図９（ａ））。

【0077】

この後、事前リクエスト信号ＰＲＥ＿ＶＡＬおよびアドレス信号ＡＤＲＳ等は、３サイクル経過毎に調停回路ＭＩＸ０－ＭＩＸ２からそれぞれ出力され、サイクルＣＹＣ１２でＬ２キャッシュ６００に入力される（図９（ｂ）－（ｅ））。

【0078】

一方、パイプライン制御部３３０は、サイクルＣＹＣ２でリクエストのアボートを判定し、アボート要因がない場合、サイクルＣＹＣ３でバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝０）をＬ２キャッシュ６００に向けて出力する（図９（ｆ））。バリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝０）は、コアＣの出力から４サイクル経過後にＬ２キャッシュ６００に入力され、ポートＭＩＰに格納される（図９（ｇ））。

【0079】

Ｌ２キャッシュ６００は、バリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝０）を受信してから５サイクル後に受信した事前リクエスト信号ＰＲＥ＿ＶＡＬおよびアドレス信号ＡＤＲＳ等をポートＭＩＰに格納する。Ｌ２キャッシュ６００は、バリッド信号ＦＩＮ＿ＶＡＬが有効であるため、サイクルＣＹＣ１３からリクエストの処理を開始する（図９（ｈ））。

【0080】

この実施形態では、Ｌ１キャッシュ３００は、真のバリッド信号ＦＩＮ＿ＶＡＬの２サイクル前に事前リクエスト信号ＰＲＥ＿ＶＡＬおよびアドレス信号ＡＤＲＳ等を出力する。このため、図５のアボート判定部３３６によるアボート判定後に、真のバリッド信号ＦＩＮ＿ＶＡＬとともにアドレス信号ＡＤＲＳ等を出力する場合に比べて、Ｌ２キャッシュ６００でのリクエストの処理を２サイクル早く開始することができる。

【0081】

図１０および図１１は、図６の各ポートＭＩＰのバリッド信号ＦＩＮ＿ＶＡＬの受信部に設けられるＦＩＦＯレジスタＦＲＥＧの構成および動作の一例を示す説明図である。図１０は、バリッド信号ＦＩＮ＿ＶＡＬがポートＭＩＰに到着するときのＦＩＦＯレジスタＦＲＥＧの動作の例を示す。図１１は、事前リクエスト信号ＰＲＥ＿ＲＥＱがポートＭＩＰに到着するときのＦＩＦＯレジスタＦＲＥＧの動作の例を示す。以下では、ＦＩＦＯレジスタＦＲＥＧは、単にレジスタＦＲＥＧとも称される。ＦＩＦＯレジスタＦＲＥＧは、第３キューの一例である。

【0082】

Ｌ２キャッシュ６００のポートＭＩＰは、１つのリクエストに対して、バリッド信号ＦＩＮ＿ＶＡＬと事前リクエスト信号ＰＲＥ＿ＲＥＱとを互いに異なるタイミングで受信する。このため、ポートＭＩＰにおいて、バリッド信号ＦＩＮ＿ＶＡＬと事前リクエスト信号ＰＲＥ＿ＲＥＱとの対応付けが必要となる。Ｌ２キャッシュ６００に到着するバリッド信号ＦＩＮ＿ＶＡＬと事前リクエスト信号ＰＲＥ＿ＲＥＱとのタイミングの差は、調停部４００による調停により待たされる時間によって変化する。このため、バリッド信号ＦＩＮ＿ＶＡＬが先に到着する場合と、事前リクエスト信号ＰＲＥ＿ＲＥＱが先に到着する場合とがあり得る。

【0083】

対応付けの一例として、バリッド信号ＦＩＮ＿ＶＡＬと事前リクエスト信号ＰＲＥ＿ＲＥＱとの両方に共通のシリアルＩＤを付与し、シリアルＩＤによりバリッド信号ＦＩＮ＿ＶＡＬと事前リクエスト信号ＰＲＥ＿ＲＥＱとを対応付ける方法がある。この場合、シリアルＩＤは、調停部４００に同時に保持される全ての事前リクエスト信号ＰＲＥ＿ＲＥＱを識別可能なのビット数に設定される。なお、バリッド信号ＦＩＮ＿ＶＡＬと事前リクエスト信号ＰＲＥ＿ＲＥＱとが、同じ順序および同じタイミング差で到着することが保証される場合、シリアルＩＤによる管理は不要である。

【0084】

この実施形態では、コアＣは、有効なバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝０）に対してのみＬ２キャッシュ６００のポートＭＩＰの資源を管理する。この場合、１つのコアＣから出力された事前リクエスト信号ＰＲＥ＿ＲＥＱが、Ｌ２キャッシュ６００までの経路上の２８個のエントリに保持される可能性がある。ここで、２８個のエントリは、各調停回路ＭＩＸ０－ＭＩＸ２の８個のエントリとポートＭＩＰの４個のエントリとの合計である。この場合、対応付け用のＦＩＦＯレジスタに２８個のエントリを用意することでポートＭＩＰの資源を管理できるが、ＦＩＦＯレジスタの回路規模が増大する。

【0085】

そこで、この実施形態では、対応付け用のＦＩＦＯレジスタの各エントリに無効なバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝１）の連続数をカウントするカウンタが設けられる。そして、Ｌ２キャッシュ６００は、複数の無効なバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝１）をまとめて管理する。これにより、バリッド信号ＦＩＮ＿ＶＡＬと事前リクエスト信号ＰＲＥ＿ＲＥＱとの到着タイミングが可変でも、ＦＩＦＯレジスタの回路規模の増加を抑制して、バリッド信号ＦＩＮ＿ＶＡＬと事前リクエスト信号ＰＲＥ＿ＲＥＱとの対応付けを行うことができる。

【0086】

ＦＩＦＯレジスタＦＲＥＧは、５つのエントリを有する。出力側のエントリから４番目までのエントリは、４つのフラグＦＩＮ０－ＦＩＮ３と、４つのカウンタＣＡＮ＿ＣＮＴ０－ＣＡＮ＿ＣＮＴ３とを有する。５番目である入力側のエントリは、フラグＦＩＮ４のみを有する。以下では、フラグＦＩＮ０－ＦＩＮ４が区別なく説明される場合、フラグＦＩＮと称される。カウンタＣＡＮ＿ＣＮＴ０－ＣＡＮ＿ＣＮＴ３が区別なく説明される場合、カウンタＣＡＮ＿ＣＮＴと称される。フラグＦＩＮ０－ＦＩＮ３は、有効を示すバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝０）を受信したときにセットされる受信フラグの一例である。

【0087】

各フラグＦＩＮは、有効なバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝０）を受信したか否かを表す。有効なバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝０）を受信したとき、複数のエントリのフラグＦＩＮの１つの値ｖａｌが"１"にセットされる。ポートＭＩＰのエントリは４つのため、１つのコアＣは、バリッド信号ＦＩＮ＿ＶＡＬを最大で４つまでＬ２キャッシュ６００に出力可能である。このため、レジスタＦＲＥＧには、５つのエントリが設定される。

【0088】

各エントリのカウンタＣＡＮ＿ＣＮＴ０－ＣＡＮ＿ＣＮＴ３は、２つのバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝０）の間で連続する無効なバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝１）の数を示す。各カウンタＣＡＮ＿ＣＮＴは、調停部４００とポートＭＩＰとで保持可能な最大数である２８個のリクエストが各コアＣから発行される場合に、キャンセルされるリクエストを表現可能なビット幅（例えば、５ビット）を有すればよい。各エントリのカウンタＣＡＮ＿ＣＮＴ０－ＣＡＮ＿ＣＮＴ３が保持する値は、連続して受信した無効を示すバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝１）の受信数を示す。

【0089】

レジスタＦＲＥＧは、キャンセルされるリクエストに対応するバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝１）が連続する場合に、１つのカウンタＣＡＮ＿ＣＮＴを使用してまとめてカウントする。これにより、レジスタＦＲＥＧの回路規模の増大を抑制することができ、さらに、回路規模の増大の抑制によりサイクルディレイの増加を抑制することができる。

【0090】

図１０の初期状態において、レジスタＦＲＥＧの全てのフラグＦＩＮ０－ＦＩＮ４および全てのカウンタＣＡＮ＿ＣＮＴ０－ＣＡＮ＿ＣＮＴ３は、"０"に初期化されている。初期状態において、ポートＭＩＰは、無効なバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝１）を受信した場合、状態０において、フラグＦＩＮの値ｖａｌ＝０のエントリのうち、最も番号の小さいフラグＦＩＮ０のエントリを有効にする。そして、ポートＭＩＰは、有効なエントリのカウンタＣＡＮ＿ＣＮＴ０のカウンタ値をインクリメントして"１"に設定する（図１０（ａ））。

【0091】

次に、ポートＭＩＰは、無効なバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝１）を受信した場合、状態１において、有効なエントリのカウンタＣＡＮ＿ＣＮＴ０のカウンタ値をインクリメントして"２"に設定する（図１０（ｂ））。

【0092】

次に、ポートＭＩＰは、有効なバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝０）を受信した場合、状態２において、２番目のフラグＦＩＮ１を値ｖａｌ＝１に設定し、カウンタＣＡＮ＿ＣＮＴ１を有効にする(図１０（ｃ））。値ｖａｌ＝１は、コアＣから出力されたリクエストが有効であることを示す。リクエストカウンタＣＡＮ＿ＣＮＴ０は、無効になり、カウント動作が停止される。このように、ポートＭＩＰは、有効なバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝０）を受信した場合、無効なバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝１）の受信数を保持するエントリを切り替える。

【0093】

これにより、１番目のエントリのカウンタＣＡＮ＿ＣＮＴ０＝２を参照することで、リクエストが連続して２回キャンセルされたことが分かる。なお、ポートＭＩＰは、値ｖａｌ＝１のフラグＦＩＮが複数ある場合、値ｖａｌ＝１のフラグＦＩＮのうち、最も入力側（図１０の下側）のエントリのカウンタＣＡＮ＿ＣＮＴをカウント対象とする。

【0094】

次に、ポートＭＩＰは、無効なバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝１）を受信した場合、状態３において、カウント対象のカウンタＣＡＮ＿ＣＮＴ１のカウンタ値をインクリメントして"１"に設定する（図１０（ｄ））。

【0095】

次に、ポートＭＩＰは、有効なバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝０）を受信した場合、状態４において、カウント対象である値ｖａｌ＝１のフラグＦＩＮ１の１つ入力側のフラグＦＩＮ２を値ｖａｌ＝１に設定する。そして、ポートＭＩＰは、カウンタＣＡＮ＿ＣＮＴ２をカウント対象とする(図１０（ｅ））。これにより、ポートＭＩＰは、２番目のエントリのカウンタＣＡＮ＿ＣＮＴ１＝１を参照することで、リクエストが１回キャンセルされたことが分かる。

【0096】

図示は省略するが、この後、ポートＭＩＰは、無効なバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝１）を受信した場合、カウンタＣＡＮ＿ＣＮＴ２のカウンタ値をインクリメントする。一方、ポートＭＩＰは、有効なバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝０）を受信した場合、フラグＦＩＮ３の値ｖａｌを"１"に設定し、カウンタＣＡＮ＿ＣＮＴ３をカウント対象とする。

【0097】

状態４において、レジスタＦＲＥＧの先頭のエントリのカウンタＣＡＮ＿ＣＮＴ０は、"２"を保持している。このため、ポートＭＩＰは、未処理のリクエストの先頭の２つは、キャンセルされるリクエストであることが分かる。

【0098】

状態４において、ポートＭＩＰは、事前リクエスト信号ＰＲＥ＿ＲＥＱを受信した場合、先頭のエントリのフラグＦＩＮ０の値ｖａｌが"０"で、カウンタＣＡＮ＿ＣＮＴ０が"１"以上のため、事前リクエスト信号ＰＲＥ＿ＲＥＱが無効であると判断する。この場合、図１１の状態５において、ポートＭＩＰは、カウンタＣＡＮ＿ＣＮＴ０のカウンタ値をデクリメントして"１"に設定する(図１１（ａ））。ポートＭＩＰは、対応するリクエストを破棄し、調停回路ＭＩＸ２に開放信号ＦＲＥＥを出力する。このとき、ポートＭＩＰは、リクエストの発行元のコアＣに開放信号ＭＩＰ＿ＦＲＥＥを出力しない。

【0099】

次に、ポートＭＩＰは、事前リクエスト信号ＰＲＥ＿ＲＥＱを受けた場合、状態４と同様に、先頭のエントリのフラグＦＩＮ０の値ｖａｌが"０"で、カウンタＣＡＮ＿ＣＮＴ０が"１"以上のため、事前リクエスト信号ＰＲＥ＿ＲＥＱが無効であると判断する。このため、状態６において、ポートＭＩＰは、先頭のエントリのカウンタＣＡＮ＿ＣＮＴ０のカウンタ値をデクリメントして"０"に設定する(図１１（ｂ））。ポートＭＩＰは、対応するリクエストを破棄し、調停回路ＭＩＸ２に開放信号ＦＲＥＥを出力する。このとき、ポートＭＩＰは、リクエストの発行元のコアＣに開放信号ＭＩＰ＿ＦＲＥＥを出力しない。

【0100】

ポートＭＩＰは、先頭のエントリのフラグＦＩＮ０とカウンタＣＡＮ＿ＣＮＴ０とがともに"０"になった場合、連続または単独の無効のリクエストの処理が終わったと判断する。そして、ポートＭＩＰは、各エントリが保持する情報を１つ上のエントリに移動するシフト動作を実施する(図１１（ｃ））。この際、ポートＭＩＰは、先頭のエントリの情報を破棄し、末尾のエントリのフラグＦＩＮ４の値ｖａｌを"０"に設定し、レジスタＦＲＥＧの状態は状態７になる(図１１（ｄ））。

【0101】

状態７において、ポートＭＩＰは、事前リクエスト信号ＰＲＥ＿ＲＥＱを受けた場合、先頭のエントリのフラグＦＩＮ０の値ｖａｌが"１"のため、事前リクエスト信号ＰＲＥ＿ＲＥＱが有効であると判断する。このため、状態８において、ポートＭＩＰは、先頭のエントリのフラグＦＩＮ０を"０"にリセットする(図１１（ｅ））。ポートＭＩＰは、対応するリクエストをＬ２キャッシュ６００のパイプラインに発行し、リクエストの処理を開始する。また、ポートＭＩＰは、リクエストの処理の完了後、調停回路ＭＩＸ２に開放信号ＦＲＥＥを出力し、対応するコアＣに開放信号ＭＩＰ＿ＦＲＥＥを出力する。

【0102】

状態８の先頭のエントリの状態は、状態５と同じであるため、ポートＭＩＰは、事前リクエスト信号ＰＲＥ＿ＲＥＱを受けた場合、事前リクエスト信号ＰＲＥ＿ＲＥＱが無効であると判断する。このため、状態９において、ポートＭＩＰは、カウンタＣＡＮ＿ＣＮＴ０のカウンタ値をデクリメントして"０"に設定する(図１１（ｆ））。ポートＭＩＰは、対応するリクエストを破棄し、調停回路ＭＩＸ２に開放信号ＦＲＥＥを出力する。このとき、ポートＭＩＰは、リクエストの発行元のコアＣに開放信号ＭＩＰ＿ＦＲＥＥを出力しない。

【0103】

先頭のエントリのフラグＦＩＮ０とカウンタＣＡＮ＿ＣＮＴ０とがともに"０"になったため、状態６と同様に、ポートＭＩＰは、連続または単独の無効のリクエストの処理が終わったと判断する。そして、ポートＭＩＰは、各エントリが保持する情報を１つ上のエントリに移動するシフト動作を実施する(図１１（ｇ））。ポートＭＩＰは、先頭のエントリの情報を破棄し、末尾のエントリのフラグＦＩＮ４の値ｖａｌを"０"に設定し、レジスタＦＲＥＧの状態は状態１０になる(図１１（ｈ））。

【0104】

図１０および図１１に示すように、ＦＩＦＯレジスタＦＲＥＧを使用することで、バリッド信号ＦＩＮ＿ＶＡＬと事前リクエスト信号ＰＲＥ＿ＲＥＱとの対応付けを正しく行うことができ、リクエストの処理を正しく行うことができる。この際、無効のバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝１）が連続する場合に、１つのカウンタＣＡＮ＿ＣＮＴを使用してまとめてカウントすることができるため、回路規模の増大とサイクルディレイの増加とを抑制することができる。

【0105】

以上、この実施形態では、コアＣは、Ｌ１キャッシュ３００でのキャッシュミスが発生した場合、リクエストの有効または無効が確定する前に仮のリクエストである事前リクエスト信号ＰＲＥ＿ＲＥＱを調停部４００に出力する。そして、コアＣは、リクエストの有効または無効が確定した場合、リクエストの有効または無効を示すバリッド信号ＦＩＮ＿ＶＡＬをＬ２キャッシュ６００に出力する。

【0106】

バリッド信号ＦＩＮ＿ＶＡＬは、調停部４００を介することなくＬ２キャッシュ６００に転送されるため、事前リクエスト信号ＰＲＥ＿ＲＥＱに比べて高速にＬ２キャッシュ６００まで転送可能である。したがって、Ｌ１キャッシュ３００のキャッシュミスの確定後にＬ２キャッシュ６００にリクエストを発行する場合に、リクエストがＬ２キャッシュ６００に到達するまでのレイテンシを低減することができる。

【0107】

この結果、リクエストの有効が確定したときに、事前リクエスト信号ＰＲＥ＿ＲＥＱの出力を早めた分だけリクエストの処理を早く開始することができ、プロセッサ１００の処理性能を向上することができる。この結果、階層構造の複数のキャッシュを搭載するプロセッサ１００またはプロセッサ１００が搭載されるシステムの処理性能を向上することができる。

【0108】

各コアＣは、有効なバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝０）の出力時のみカウンタＲＳＣ＿ＣＮＴをインクリメントし、無効なＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝１）の出力時にカウンタＲＳＣ＿ＣＮＴをインクリメントしない。このため、ポートＭＩＰのキューの資源管理に使用するカウンタ等の回路規模を削減することができる。マルチコアタイプのプロセッサ１００では、回路規模の削減効果は大きい。

【0109】

各コアＣは、有効または無効な事前リクエスト信号ＰＲＥ＿ＲＥＱの出力毎にインクリメントされ、Ｌ２キャッシュ６００からの開放信号ＦＲＥＥが伝達されることでデクリメントされるカウンタＵＳＥＤ＿ＣＮＴを有する。Ｌ２キャッシュ６００からの開放信号ＦＲＥＥは、リクエストの有効／無効にかかわらず出力される。このため、各コアＣは、１つのリクエストに対して２つのバリッド信号ＦＩＮ＿ＶＡＬ、ＶＡＬを生成する場合にも、調停回路ＭＩＸ０のキューＱ０の資源を管理することができる。これにより、キューＱ０がオーバーフローすることを抑止することができる。

【0110】

各コアＣは、有効なバリッド信号ＦＩＮ＿ＶＡＬの出力時にカウンタＲＳＣ＿ＣＮＴをインクリメントし、ポートＭＩＰからの開放信号ＭＩＰ＿ＦＲＥＥに基づいてカウンタＲＳＣ＿ＣＮＴをデクリメントすることで、ポートＭＩＰの資源を管理する。各コアＣは、無効なバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝１）の出力時にカウンタＲＳＣ＿ＣＮＴをインクリメントしないため、ポートＭＩＰを管理するカウンタＲＳＣ＿ＣＮＴの資源の消費量を抑制して、十分なスループット性能が得ることができる。

【0111】

複数のコアＣから受ける事前リクエスト信号ＰＲＥ＿ＲＥＱを調停する調停部４００は、階層化された調停回路ＭＩＸ０－ＭＩＸ２を有する。このため、調停部４００を階層化しない場合に比べて、事前リクエスト信号ＰＲＥ＿ＲＥＱをＬ２キャッシュ６００まで転送する信号線の配線面積を削減することができる。また、各コアＣが出力するバリッド信号ＦＩＮ＿ＶＡＬは、１バイト程度のサイズである。これにより、バリッド信号ＦＩＮ＿ＶＡＬと事前リクエスト信号ＰＲＥ＿ＲＥＱとを別の経路でＬ２キャッシュ６００に転送する場合にも、各コアＣとＬ２キャッシュ６００との間の配線面積が増大することを抑制することができる。

【0112】

レジスタＦＲＥＧを使用することで、バリッド信号ＦＩＮ＿ＶＡＬと事前リクエスト信号ＰＲＥ＿ＲＥＱとの対応付けを正しく行うことができ、リクエストの処理を正しく行うことができる。この際、無効のバリッド信号ＦＩＮ＿ＶＡＬ（ＣＡＮＣＥＬ＝１）が連続する場合に、１つのカウンタＣＡＮ＿ＣＮＴでまとめてカウントすることで、レジスタＦＲＥＧの回路規模の増大を抑制することができ、さらに、回路規模の増大の抑制によりサイクルディレイの増加を抑制することができる。

【0113】

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

【符号の説明】

【0114】

１００、１０２、１０４ プロセッサ
２００ コア
２１０ 命令バッファ
２２０ 命令デコーダ
２３０ 演算ユニット
２３２ 演算器
２３４ レジスタファイル
２４０ ロードストアユニット
３００ Ｌ１キャッシュ
３１０ ポート
３２０ パイプライン投入部
３３０ パイプライン制御部
３３２ パイプライン
３３４ キャッシュヒット／ミス判定部
３３６ アボート判定部
３４０ タグアレイ
３６０ データアレイ
４００ 調停部
５００、５０４ 制御部
６００、６０２、６０４ Ｌ２キャッシュ
６１０ 調停部
６２０ 選択部
ＡＤＲＳ アドレス信号
ＢＹＰＳ バイパス経路
Ｃ コア
ＣＡＮ＿ＣＮＴ カウンタ
ＤＴ データ信号
ＦＩＮ フラグ
ＦＩＮ＿ＶＡＬ バリッド信号
ＦＲＥＥ 解放信号
ＭＩＰ ポート
ＭＩＰ＿ＦＲＥＥ 開放信号
ＭＩＸ０、ＭＩＸ１、ＭＩＸ２ 調停回路
ＰＲＥ＿ＲＥＱ 事前リクエスト信号
ＰＲＥ＿ＶＡＬ 事前バリッド信号
ＲＳＣ＿ＣＮＴ カウンタ
ＳＥＬ 選択信号
ＵＳＥＤ＿ＣＮＴ カウンタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】