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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024126210
(43)【公開日】2024-09-20
(54)【発明の名称】電源用半導体集積回路および電源装置
(51)【国際特許分類】
G05F 1/56 20060101AFI20240912BHJP
【ＦＩ】
G05F1/56 320A
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2023034443
(22)【出願日】2023-03-07
(71)【出願人】
【識別番号】000006220
【氏名又は名称】ミツミ電機株式会社
(74)【代理人】
【識別番号】100090033
【弁理士】
【氏名又は名称】荒船 博司
(74)【代理人】
【識別番号】100093045
【弁理士】
【氏名又は名称】荒船 良男
(72)【発明者】
【氏名】高野 陽一
【テーマコード（参考）】
5H430
【Ｆターム（参考）】
5H430BB05
5H430BB09
5H430BB11
5H430CC01
5H430FF03
5H430FF04
5H430FF12
5H430FF13
5H430HH03
5H430LA13
5H430LA14
5H430LA19
(57)【要約】
【課題】バイパスコンデンサを構成するセラミックコンデンサの数を減らす。
【解決手段】電源用半導体集積回路において、外部に配置され前記電源入力端子に一方の端子が接続された第１のコンデンサの他方の端子が接続される第１の外部端子と、外部に配置され前記電源入力端子に一方の端子が接続された第２のコンデンサの他方の端子が接続される第２の外部端子と、前記第１の外部端子の電圧を検知する第１の検知部と、前記第２の外部端子の電圧を検知する第２の検知部と、前記第１の外部端子と接地端子との間に設けられた第１の切替え手段と、前記第２の外部端子と接地端子との間に設けられた第２の切替え手段とを設け、第１の切替え手段は、第１の検知部からの信号を受けて第１のコンデンサの他方の端子を接地電位から切り離し、第２の切替え手段は、第２の検知部からの信号を受けて第２のコンデンサの他方の端子を接地電位から切り離すように構成した。
【選択図】図１
【解決手段】電源用半導体集積回路において、外部に配置され前記電源入力端子に一方の端子が接続された第１のコンデンサの他方の端子が接続される第１の外部端子と、外部に配置され前記電源入力端子に一方の端子が接続された第２のコンデンサの他方の端子が接続される第２の外部端子と、前記第１の外部端子の電圧を検知する第１の検知部と、前記第２の外部端子の電圧を検知する第２の検知部と、前記第１の外部端子と接地端子との間に設けられた第１の切替え手段と、前記第２の外部端子と接地端子との間に設けられた第２の切替え手段とを設け、第１の切替え手段は、第１の検知部からの信号を受けて第１のコンデンサの他方の端子を接地電位から切り離し、第２の切替え手段は、第２の検知部からの信号を受けて第２のコンデンサの他方の端子を接地電位から切り離すように構成した。
【選択図】図１
【特許請求の範囲】
【請求項1】
直流電源からの電源電圧が入力される電源入力端子と、
電源を出力するための電源出力端子と、
接地電位が印加される接地端子と、を備えた電源用半導体集積回路であって、
外部に配置され前記電源入力端子に一方の端子が接続された第１のコンデンサの他方の端子が接続される第１の外部端子と、
外部に配置され前記電源入力端子に一方の端子が接続された第２のコンデンサの他方の端子が接続される第２の外部端子と、
前記第１の外部端子の電圧を検知する第１の検知部と、
前記第２の外部端子の電圧を検知する第２の検知部と、
前記第１の外部端子と前記接地端子との間に設けられた第１の切替え手段と、
前記第２の外部端子と前記接地端子との間に設けられた第２の切替え手段と、
を有し、
前記第１の切替え手段は、前記第１の検知部からの信号を受けて前記第１のコンデンサの前記他方の端子を接地電位から切り離し、
前記第２の切替え手段は、前記第２の検知部からの信号を受けて前記第２のコンデンサの前記他方の端子を接地電位から切り離すことを特徴とする電源用半導体集積回路。
電源を出力するための電源出力端子と、
接地電位が印加される接地端子と、を備えた電源用半導体集積回路であって、
外部に配置され前記電源入力端子に一方の端子が接続された第１のコンデンサの他方の端子が接続される第１の外部端子と、
外部に配置され前記電源入力端子に一方の端子が接続された第２のコンデンサの他方の端子が接続される第２の外部端子と、
前記第１の外部端子の電圧を検知する第１の検知部と、
前記第２の外部端子の電圧を検知する第２の検知部と、
前記第１の外部端子と前記接地端子との間に設けられた第１の切替え手段と、
前記第２の外部端子と前記接地端子との間に設けられた第２の切替え手段と、
を有し、
前記第１の切替え手段は、前記第１の検知部からの信号を受けて前記第１のコンデンサの前記他方の端子を接地電位から切り離し、
前記第２の切替え手段は、前記第２の検知部からの信号を受けて前記第２のコンデンサの前記他方の端子を接地電位から切り離すことを特徴とする電源用半導体集積回路。
【請求項2】
第３の外部端子と、第４の外部端子と、をさらに有し、
前記第１の検知部は、前記第１のコンデンサに異常が発生ことを検知したときに、前記第３の外部端子に異常信号を出力し、
前記第２の検知部は、前記第２のコンデンサに異常が発生ことを検知したときに、前記第４の外部端子に異常信号を出力することを特徴とする請求項１に記載の電源用半導体集積回路。
前記第１の検知部は、前記第１のコンデンサに異常が発生ことを検知したときに、前記第３の外部端子に異常信号を出力し、
前記第２の検知部は、前記第２のコンデンサに異常が発生ことを検知したときに、前記第４の外部端子に異常信号を出力することを特徴とする請求項１に記載の電源用半導体集積回路。
【請求項3】
前記電源入力端子と前記電源出力端子との間に接続されたトランジスタと、
前記トランジスタを制御する制御回路と、
を備えていることを特徴とする請求項１または２に記載の電源用半導体集積回路。
前記トランジスタを制御する制御回路と、
を備えていることを特徴とする請求項１または２に記載の電源用半導体集積回路。
【請求項4】
直流電源からの電源電圧が入力される電源入力端子と、
電源を出力するための電源出力端子と、
接地電位が印加される接地端子と、
外部に配置され前記電源入力端子に一方の端子が接続された第１のコンデンサの他方の端子が接続される第１の外部端子と、
外部に配置され前記電源入力端子に一方の端子が接続された第２のコンデンサの他方の端子が接続される第２の外部端子と、
前記第１の外部端子の電圧を検知する第１の検知部と、
前記第２の外部端子の電圧を検知する第２の検知部と、
前記第１の検知部からの信号を出力する第５の外部端子と、
前記第２の検知部からの信号を出力する第６の外部端子と、
を有する電源用半導体集積回路を備えた第１の電源用半導体集積回路であって、
外部に配置され前記第１の外部端子と接地点との間に設けられた第１の切替え手段と、
外部に配置され前記第２の外部端子と接地点との間に設けられた第２の切替え手段と、
を有し、
前記第１の切替え手段は、前記第５の外部端子から出力される前記第１の検知部の信号を受けて前記第１のコンデンサの前記他方の端子を接地点から切り離し、
前記第２の切替え手段は、前記第６の外部端子から出力される前記第２の検知部の信号を受けて前記第２のコンデンサの前記他方の端子を接地点から切り離すことを特徴とする電源用半導体集積回路。
電源を出力するための電源出力端子と、
接地電位が印加される接地端子と、
外部に配置され前記電源入力端子に一方の端子が接続された第１のコンデンサの他方の端子が接続される第１の外部端子と、
外部に配置され前記電源入力端子に一方の端子が接続された第２のコンデンサの他方の端子が接続される第２の外部端子と、
前記第１の外部端子の電圧を検知する第１の検知部と、
前記第２の外部端子の電圧を検知する第２の検知部と、
前記第１の検知部からの信号を出力する第５の外部端子と、
前記第２の検知部からの信号を出力する第６の外部端子と、
を有する電源用半導体集積回路を備えた第１の電源用半導体集積回路であって、
外部に配置され前記第１の外部端子と接地点との間に設けられた第１の切替え手段と、
外部に配置され前記第２の外部端子と接地点との間に設けられた第２の切替え手段と、
を有し、
前記第１の切替え手段は、前記第５の外部端子から出力される前記第１の検知部の信号を受けて前記第１のコンデンサの前記他方の端子を接地点から切り離し、
前記第２の切替え手段は、前記第６の外部端子から出力される前記第２の検知部の信号を受けて前記第２のコンデンサの前記他方の端子を接地点から切り離すことを特徴とする電源用半導体集積回路。
【請求項5】
請求項１から４のいずれかに記載の電源用半導体集積回路と、
外部に配置され前記第１の外部端子及び前記第２の外部端子の電圧を監視する電圧監視回路と、
を備えていることを特徴とする電源装置。
外部に配置され前記第１の外部端子及び前記第２の外部端子の電圧を監視する電圧監視回路と、
を備えていることを特徴とする電源装置。
【請求項6】
請求項１から４のいずれかに記載の電源用半導体集積回路と、前記電源入力端子に接続されたバッテリーと、を備えていることを特徴とする電源装置。
【請求項7】
前記電源出力端子と前記第１の外部端子と間に接続された第３のコンデンサ、及び、前記電源出力端子と前記第２の外部端子と間に接続された第４のコンデンサと
を備えていることを特徴とする請求項６に記載の電源装置。
を備えていることを特徴とする請求項６に記載の電源装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、直流電圧を供給する電源用半導体集積回路（電源用ＩＣ）および電源装置に関し、例えばレギュレータＩＣやハイサイドスイッチＩＣおよびそれを備えた電源装置に利用することが有効な技術に関する。
【背景技術】
【0002】
バッテリーからの直流電圧を変換して出力するシリーズレギュレータのような電源装置を構成するレギュレータＩＣや電源から負荷へ電源電圧を供給する電源ライン上に設けられ、負荷に電源電圧を供給したり遮断したりするための素子（デバイス）としてハイサイドスイッチＩＣがある。
車載バッテリーに接続される電源用ＩＣには、電源供給ラインのノイズ低減、ＩＣの動作の安定化、電源変動緩和のためにバイパスコンデンサが必須である。
車載バッテリーに接続される電源用ＩＣには、電源供給ラインのノイズ低減、ＩＣの動作の安定化、電源変動緩和のためにバイパスコンデンサが必須である。
【0003】
車載バッテリーは通常１２～１４Ｖであるが、ワースト条件を考えると、バイパスコンデンサは５０Ｖ程度の耐圧が必要になる場合がある。また、従来、車載用の電源装置のバイパスコンデンサには、一般に、面実装のセラミックコンデンサが使用されている。この面実装のセラミックコンデンサは、高耐圧・高容量になるほどコストやサイズが増大する。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１１－５５６３４号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
コストを抑えつつバイパスコンデンサの耐圧を補償するとともにショート対策のために、２個のセラミックコンデンサを直列に接続することが考えられる。コンデンサが２個同時にショートする可能性は非常に低いためである。特許文献１には、２個のセラミックコンデンサを直列に接続した電源装置が図１に開示されている。
しかし、コンデンサを直列に接続した場合、１個のコンデンサの容量値の２倍の容量値が必要になる。また、１列の直列接続の場合、コンデンサの接続が外れるオープン故障に対応することができない。そこで、図７に示す電源装置のように、２個直列のコンデンサを並列に設けることを考えた（図７のＡ）。しかし、直列のコンデンサを２列設けると、合計で４個のコンデンサが必要になるため、コストや部品点数、実装面積が増大するという課題がある。また、電源装置の信頼性向上のため、直列に接続するバイパスコンデンサを増やすとこの問題は大きくなる。
しかし、コンデンサを直列に接続した場合、１個のコンデンサの容量値の２倍の容量値が必要になる。また、１列の直列接続の場合、コンデンサの接続が外れるオープン故障に対応することができない。そこで、図７に示す電源装置のように、２個直列のコンデンサを並列に設けることを考えた（図７のＡ）。しかし、直列のコンデンサを２列設けると、合計で４個のコンデンサが必要になるため、コストや部品点数、実装面積が増大するという課題がある。また、電源装置の信頼性向上のため、直列に接続するバイパスコンデンサを増やすとこの問題は大きくなる。
【0006】
なお、特許文献１に記載されている発明は、セラミックコンデンサが短絡したときに流れる過電流を防止することに向けてなされた発明であり、セラミックコンデンサが短絡した場合でも電源装置の機能を維持できる点は開示されていない。
【0007】
この発明は上記のような背景のもとになされたものでその目的とするところは、バイパスコンデンサを構成するセラミックコンデンサの数を減らすことができる電源用半導体集積回路および電源装置を提供することにある。
本発明の他の目的は、バイパスコンデンサを構成する並列セラミックコンデンサのいずれかの接続が外れオープン、もしくは、短絡などの異常が発生したとしても、電源装置の機能が維持できる電源用半導体集積回路および電源装置を提供することにある。
本発明のさらに他の目的は、バイパスコンデンサに異常が発生した場合に検出することができる電源用半導体集積回路および電源装置を提供することにある。
本発明の他の目的は、バイパスコンデンサを構成する並列セラミックコンデンサのいずれかの接続が外れオープン、もしくは、短絡などの異常が発生したとしても、電源装置の機能が維持できる電源用半導体集積回路および電源装置を提供することにある。
本発明のさらに他の目的は、バイパスコンデンサに異常が発生した場合に検出することができる電源用半導体集積回路および電源装置を提供することにある。
【課題を解決するための手段】
【0008】
上記目的を達成するため、本発明は、
直流電源からの電源電圧が入力される電源入力端子と、
電源を出力するための電源出力端子と、
接地電位が印加される接地端子と、を備えた電源用半導体集積回路において、
外部に配置され前記電源入力端子に一方の端子が接続された第１のコンデンサの他方の端子が接続される第１の外部端子と、
外部に配置され前記電源入力端子に一方の端子が接続された第２のコンデンサの他方の端子が接続される第２の外部端子と、
前記第１の外部端子の電圧を検知する第１の検知部と、
前記第２の外部端子の電圧を検知する第２の検知部と、
前記第１の外部端子と前記接地端子との間に設けられた第１の切替え手段と、
前記第２の外部端子と前記接地端子との間に設けられた第２の切替え手段と、
を有し、
前記第１の切替え手段は、前記第１の検知部からの信号を受けて前記第１のコンデンサの前記他方の端子を接地電位から切り離し、
前記第２の切替え手段は、前記第２の検知部からの信号を受けて前記第２のコンデンサの前記他方の端子を接地電位から切り離すように構成したものである。
直流電源からの電源電圧が入力される電源入力端子と、
電源を出力するための電源出力端子と、
接地電位が印加される接地端子と、を備えた電源用半導体集積回路において、
外部に配置され前記電源入力端子に一方の端子が接続された第１のコンデンサの他方の端子が接続される第１の外部端子と、
外部に配置され前記電源入力端子に一方の端子が接続された第２のコンデンサの他方の端子が接続される第２の外部端子と、
前記第１の外部端子の電圧を検知する第１の検知部と、
前記第２の外部端子の電圧を検知する第２の検知部と、
前記第１の外部端子と前記接地端子との間に設けられた第１の切替え手段と、
前記第２の外部端子と前記接地端子との間に設けられた第２の切替え手段と、
を有し、
前記第１の切替え手段は、前記第１の検知部からの信号を受けて前記第１のコンデンサの前記他方の端子を接地電位から切り離し、
前記第２の切替え手段は、前記第２の検知部からの信号を受けて前記第２のコンデンサの前記他方の端子を接地電位から切り離すように構成したものである。
【0009】
上記のような構成を有する電源用半導体集積回路によれば、第１の外部端子と第２の外部端子に接続された２個のコンデンサのいずれか一方にショートなどの異常があった場合に、第１または第２の切替え手段が動作して当該異常があったコンデンサを接地電位から切り離す。そのため、２個直列のコンデンサを２列設ける必要がないので、バイパスコンデンサを構成するセラミックコンデンサの数を減らすことができる。
また、並列に設けられ２個のコンデンサそれぞれに、システムが要求する規定容量値を満たすものを使用することで、２個のコンデンサのいずれかの一方のコンデンサがショートまたはオープンなどの異常があったとしても、バイパスコンデンサとして正常に機能することができる。
さらに、第１と第２のコンデンサがそれぞれ接続される外部端子の電圧を、マイコンなどの外部装置によって監視することで、コンデンサに異常が発生した場合にそれを検出することができる。
また、並列に設けられ２個のコンデンサそれぞれに、システムが要求する規定容量値を満たすものを使用することで、２個のコンデンサのいずれかの一方のコンデンサがショートまたはオープンなどの異常があったとしても、バイパスコンデンサとして正常に機能することができる。
さらに、第１と第２のコンデンサがそれぞれ接続される外部端子の電圧を、マイコンなどの外部装置によって監視することで、コンデンサに異常が発生した場合にそれを検出することができる。
【発明の効果】
【0010】
本発明に係る電源用半導体集積回路によれば、並列接続されたバイパスコンデンサのうち異常のあったバイパスコンデンサを電気的に切り離すことができる。その結果、並列接続されたバイパスコンデンサが有する直列接続のコンデンサの数を減らすことができる。また、バイパスコンデンサを構成する並列セラミックコンデンサのいずれかの接続が外れオープンになったとしても、バイパスコンデンサの機能が損なわれることがないようにすることができる。さらに、バイパスコンデンサに異常が発生した場合に異常を検出することができるという効果がある。
【図面の簡単な説明】
【0011】
【図1】本発明を適用した電源用ＩＣの一実施形態を有する電源装置の一例を示す回路構成図である。
【図2】実施形態の電源用ＩＣのより具体的な回路構成の一例を示す回路構成図である。
【図3】実施形態の電源用ＩＣの動作タイミングの一例を示すタイミングチャートである。
【図4】実施形態の電源用ＩＣの応用例（利用形態）の一例を示すシステム構成図である。
【図5】実施形態の電源用ＩＣの応用例（利用形態）の他の例を示すシステム構成図である。
【図6】実施形態の電源用ＩＣの変形例を有する電源装置の一例を示す回路構成図である。
【図7】従来の電源用ＩＣを使用した電源装置の構成の一例を示す回路構成図である。
【図8】実施形態の電源用ＩＣのさらなる変形例を有する電源装置の一例を示す回路構成図である。
【発明を実施するための形態】
【0012】
以下、本発明の好適な実施の形態を図面に基づいて説明する。
図１は、本発明を適用した電源用ＩＣを有する電源装置１の一実施形態を示す。なお、図１において、一点鎖線で囲まれた部分は、単結晶シリコンのような半導体チップ上に半導体集積回路（ＩＣ）１０として形成され、該ＩＣ１０の電源出力端子ＯＵＴにコンデンサＣ３が接続されている。また、入力端子ＩＮに一方の端子が接続されたバイパスコンデンサとして２個のセラミックコンデンサＣ１，Ｃ２が並列に接続されている。コンデンサＣ１，Ｃ２は、それぞれが単独でバイパスコンデンサとして機能するために必要とされる容量値を有するものが使用される。なお、電源用ＩＣの具体的な例としては、レギュレータＩＣやハイサイドスイッチＩＣがある。
図１は、本発明を適用した電源用ＩＣを有する電源装置１の一実施形態を示す。なお、図１において、一点鎖線で囲まれた部分は、単結晶シリコンのような半導体チップ上に半導体集積回路（ＩＣ）１０として形成され、該ＩＣ１０の電源出力端子ＯＵＴにコンデンサＣ３が接続されている。また、入力端子ＩＮに一方の端子が接続されたバイパスコンデンサとして２個のセラミックコンデンサＣ１，Ｃ２が並列に接続されている。コンデンサＣ１，Ｃ２は、それぞれが単独でバイパスコンデンサとして機能するために必要とされる容量値を有するものが使用される。なお、電源用ＩＣの具体的な例としては、レギュレータＩＣやハイサイドスイッチＩＣがある。
【0013】
本実施形態の電源用ＩＣ１０においては、図１に示すように、直流電圧ＶDDが印加される電源入力端子ＩＮと負荷となる各種デバイスが接続される電源出力端子ＯＵＴとの間に、バッテリー２０から供給される直流電圧ＶDDを変換して出力する電源回路またはバッテリー２０の電源電圧を負荷へ供給したり遮断したりするスイッチ回路のような主機能回路１１を備える。電源回路またはスイッチ回路のいずれの場合にも、主機能回路１１は電源入力端子ＩＮと電源出力端子ＯＵＴとの間に接続されたＮチャンネルＭＯＳトランジスタ、または、ＰチャンネルＭＯＳトランジスタのような出力用のトランジスタ素子を備える。
【0014】
主機能回路１１が電源回路の場合、主機能回路１１は、例えば上記トランジスタ素子と、出力電圧を分圧したフィードバック電圧と所定の参照電圧との電位差に応じて出力電圧Ｖoutが所定の電圧となるように上記トランジスタ素子を制御する誤差アンプなどから構成される。また、主機能回路１１がスイッチ回路の場合、主機能回路１１は、上記トランジスタ素子（スイッチ）と、外部からのオン、オフ制御信号（ＣＥ）を入力とし上記トランジスタ素子による電源の供給／遮断を制御する信号を生成するロジック回路や増幅回路などから構成される。
【0015】
本実施形態の電源用ＩＣ１０には、外部のマイコン（ＣＰＵ）などからの信号が入力されるチップ制御用の端子ＣＥが設けられており、主機能回路１１が電源回路またはスイッチ回路のいずれの場合にも、端子ＣＥがローレベルにされると、当該ＩＣ１０は動作を停止するように構成される。
また、本実施形態の電源用ＩＣ１０においては、電源入力端子ＩＮに一方の端子が接続されたセラミックコンデンサＣ１,Ｃ２の他方の端子がそれぞれ接続される２個の外部端子C_GND1，C_GND2と、該外部端子C_GND1，C_GND2が設けられている。また、端子C_GND1，C_GND2とＩＣの接地端子ＧＮＤとの間にそれぞれ接続されたスイッチ用のＮチャンネルＭＯＳトランジスタＱ１，Ｑ２（オン抵抗が数ｍΩ～数１００ｍΩ）が設けられている。
また、本実施形態の電源用ＩＣ１０においては、電源入力端子ＩＮに一方の端子が接続されたセラミックコンデンサＣ１,Ｃ２の他方の端子がそれぞれ接続される２個の外部端子C_GND1，C_GND2と、該外部端子C_GND1，C_GND2が設けられている。また、端子C_GND1，C_GND2とＩＣの接地端子ＧＮＤとの間にそれぞれ接続されたスイッチ用のＮチャンネルＭＯＳトランジスタＱ１，Ｑ２（オン抵抗が数ｍΩ～数１００ｍΩ）が設けられている。
【0016】
さらに、電源用ＩＣ１０には、上記外部端子C_GND1，C_GND2の電圧と所定の比較電圧Ｖａとを比較するコンパレータＣＭＰ１，ＣＭＰ２と、上記チップ制御用端子ＣＥの信号を遅延する遅延回路１２と、該遅延回路１２の出力信号と上記コンパレータＣＭＰ１，ＣＭＰ２の出力信号とを入力とするＮＡＮＤゲートＧ１，Ｇ２が設けられている。そして、ＮＡＮＤゲートＧ１，Ｇ２の出力信号が、上記スイッチ用ＭＯＳトランジスタＱ１，Ｑ２のゲート端子にそれぞれ入力されるように構成されている。コンパレータＣＭＰ１の一方の入力端子には、外部端子C_GND1が接続され、他方の入力端子には比較電圧Ｖａが印加されている。コンパレータＣＭＰ２の一方の入力端子には、外部端子C_GND2が接続され、他方の入力端子には比較電圧Ｖａが印加されている。
【0017】
また、ＮＡＮＤゲートＧ１，Ｇ２の各入力端子には、プルダウン抵抗Ｒd1～Ｒd3が接続されている。遅延回路１２を設けているのは、仮にコンデンサＣ１，Ｃ２にオープンやショートなどの異常があったとしても、電源投入直後はトランジスタＱ１，Ｑ２をオン状態にするためである。なお、電源投入直後は、プルダウン抵抗Ｒd1～Ｒd3によって、ＮＡＮＤゲートＧ１，Ｇ２の入力信号の少なくとも一方がローレベルにされることで、ＮＡＮＤゲートＧ１，Ｇ２の出力がハイレベルとなり、トランジスタＱ１，Ｑ２がオン状態にされる。
【0018】
さらに、電源用ＩＣ１０は、入力端子ＩＮにバッテリー２０からの直流電圧ＶDDが印加された状態で、チップ制御用端子ＣＥにハイレベルの信号が入力されている定常動作状態においては、コンパレータＣＭＰ１，ＣＭＰ２の出力がローレベルである。そのため、ＮＡＮＤゲートＧ１，Ｇ２の出力がハイレベルでトランジスタＱ１，Ｑ２がオンとなって、コンデンサＣ１，Ｃ２が正常であれば、外部端子C_GND1，C_GND2が接地電位となり、トランジスタＱ１，Ｑ２がオン状態を維持する。
【0019】
上記コンデンサＣ１，Ｃ２のいずれか一方がショートした場合、ショートした方の外部端子C_GND1またはC_GND2の電位が上昇する。そして、C_GND1またはC_GND2の電位がコンパレータＣＭＰ１またはＣＭＰ２のしきい値（比較電圧Ｖａ）を超えると、ＣＭＰ１またはＣＭＰ２の出力がハイレベルとなる。
これにより、ＮＡＮＤゲートＧ１またはＧ２の出力がローレベルとなり、ショートした方のコンデンサに接続されているトランジスタＱ１またはトランジスタＱ２がオフされ、ショートしたコンデンサが接地電位から切り離される。ただし、コンデンサＣ１，Ｃ２は、それぞれが単独でバイパスコンデンサとして機能するために必要とされる容量値を有しているので、いずれか一方のコンデンサが切り離されたとしても、電源装置は正常に動作することができる。コンデンサＣ１，Ｃ２のいずれか一方がオープンになった場合は他方のコンデンサが正常に機能しているため、電源装置は正常動作を維持することができる。
これにより、ＮＡＮＤゲートＧ１またはＧ２の出力がローレベルとなり、ショートした方のコンデンサに接続されているトランジスタＱ１またはトランジスタＱ２がオフされ、ショートしたコンデンサが接地電位から切り離される。ただし、コンデンサＣ１，Ｃ２は、それぞれが単独でバイパスコンデンサとして機能するために必要とされる容量値を有しているので、いずれか一方のコンデンサが切り離されたとしても、電源装置は正常に動作することができる。コンデンサＣ１，Ｃ２のいずれか一方がオープンになった場合は他方のコンデンサが正常に機能しているため、電源装置は正常動作を維持することができる。
【0020】
次に、図２を用いて遅延回路１２の具体的な回路例を説明する。なお、図２においては、図１におけるコンパレータＣＭＰ２とＮＡＮＤゲートＧ２の図示を省略している。図２において、ＭＯＳトランジスタＱ２のゲート端子には、図示を省略したＮＡＮＤゲートＧ２の出力信号が入力される。
図２に示すように、遅延回路１２は、ソース端子が入力端子ＩＮに接続されゲート端子が共通接続されることでカレントミラー回路を構成する一対のＰチャンネルＭＯＳトランジスタＱ３，Ｑ４と、入力端子ＩＮと接地端子ＧＮＤとの間に上記トランジスタＱ３と直列に接続された定電流源ＣＣ１およびＮチャンネルＭＯＳトランジスタＱ５を備える。このトランジスタＱ５のゲート端子には制御端子ＣＥの入力信号が印加されている。
図２に示すように、遅延回路１２は、ソース端子が入力端子ＩＮに接続されゲート端子が共通接続されることでカレントミラー回路を構成する一対のＰチャンネルＭＯＳトランジスタＱ３，Ｑ４と、入力端子ＩＮと接地端子ＧＮＤとの間に上記トランジスタＱ３と直列に接続された定電流源ＣＣ１およびＮチャンネルＭＯＳトランジスタＱ５を備える。このトランジスタＱ５のゲート端子には制御端子ＣＥの入力信号が印加されている。
【0021】
また、上記遅延回路１２は、上記トランジスタＱ４のドレイン端子と接地点との間に接続されたＮチャンネルＭＯＳトランジスタＱ６を備え、該トランジスタＱ６のゲート端子には制御端子ＣＥの入力信号をインバータＩＮＶ１で反転した信号が印加されている。さらに、上記トランジスタＱ４のドレイン端子は電源用ＩＣ１０に設けられた外部端子ＣＤに接続されているとともに、外部端子ＣＤと接地点との間には外付けのコンデンサＣｄが接続されている。また、遅延回路１２は、上記トランジスタＱ４のドレイン電圧が非反転入力端子に入力され、反転入力端子に比較電圧Ｖｂが入力されたコンパレータＣＭＰ３が設けられ、コンデンサＣｄとコンパレータＣＭＰ３とでアナログタイマ回路を構成している。なお、コンパレータＣＭＰ３の非反転入力端子と接地点との間には、プルダウン抵抗Ｒｄ４が接続されている。
なお、図示を省略したコンパレータＣＭＰ２とＮＡＮＤゲートＧ２の回路例は、コンパレータＣＭＰ１とＮＡＮＤゲートＧ１と同じ回路図になる。
なお、図示を省略したコンパレータＣＭＰ２とＮＡＮＤゲートＧ２の回路例は、コンパレータＣＭＰ１とＮＡＮＤゲートＧ１と同じ回路図になる。
【0022】
次に、遅延回路１２の機能と動作を図３の動作タイミングチャートを用いて説明する。
タイミングｔ１で電源用ＩＣ１０の入力端子ＩＮにバッテリー２０からの直流電圧ＶDDが入力されるとチップ内部がイニシャライズされる。そして、タイミングｔ２でチップ制御用端子ＣＥにハイレベルの信号が入力されると、トランジスタＱ５がオン状態にされてカレントミラー回路（Ｑ３,Ｑ４）が活性化されるとともにトランジスタＱ６がオフ状態にされる。
すると、カレントミラー回路を構成するトランジスタＱ４に流れる電流によって外部端子ＣＤに接続されているコンデンサＣｄが充電され、外部端子ＣＤすなわちトランジスタＱ４のドレイン端子の電圧が次第に上昇する。そして、外部端子ＣＤの電圧がコンパレータＣＭＰ３のしきい値（比較電圧Ｖｂ）に達すると、コンパレータＣＭＰ３の出力がハイレベルに変化し（タイミングｔ３）、電源用ＩＣ１０は定常動作を開始する。
タイミングｔ１で電源用ＩＣ１０の入力端子ＩＮにバッテリー２０からの直流電圧ＶDDが入力されるとチップ内部がイニシャライズされる。そして、タイミングｔ２でチップ制御用端子ＣＥにハイレベルの信号が入力されると、トランジスタＱ５がオン状態にされてカレントミラー回路（Ｑ３,Ｑ４）が活性化されるとともにトランジスタＱ６がオフ状態にされる。
すると、カレントミラー回路を構成するトランジスタＱ４に流れる電流によって外部端子ＣＤに接続されているコンデンサＣｄが充電され、外部端子ＣＤすなわちトランジスタＱ４のドレイン端子の電圧が次第に上昇する。そして、外部端子ＣＤの電圧がコンパレータＣＭＰ３のしきい値（比較電圧Ｖｂ）に達すると、コンパレータＣＭＰ３の出力がハイレベルに変化し（タイミングｔ３）、電源用ＩＣ１０は定常動作を開始する。
【0023】
その後、タイミングｔ４で、コンデンサＣ１がショートしたとすると、外部端子C_GND1の電位が急に上昇する。すると、コンパレータＣＭＰ１の出力がハイレベルに変化し、ＮＡＮＤゲートＧ１の出力がハイレベルからローレベルに変化する。これにより、スイッチ用のトランジスタＱ１がオフにされ、ショートしたコンデンサＣ１を接地電位から切り離す。そのため、それ以降、コンデンサＣ１は、入力端子ＩＮに設けられたバイパスコンデンサとして機能しなくなる。一方、コンデンサＣ２は正常に機能しているため、電源装置１としては正常に動作し続ける。
他方のコンデンサＣ２がショートした場合についてもコンデンサＣ１がショートした場合と同様である。コンデンサＣ２がショートしたとすると、ＮＡＮＤゲートＧ１の出力がローレベルに変化して、スイッチ用のトランジスタＱ２がオフにされ、コンデンサＣ２が接地電位から切り離される。
他方のコンデンサＣ２がショートした場合についてもコンデンサＣ１がショートした場合と同様である。コンデンサＣ２がショートしたとすると、ＮＡＮＤゲートＧ１の出力がローレベルに変化して、スイッチ用のトランジスタＱ２がオフにされ、コンデンサＣ２が接地電位から切り離される。
【0024】
上述したように、本実施形態の電源用ＩＣ１０においては、それぞれが単独でバイパスコンデンサとして機能するために必要とされる容量値を有する２個のセラミックコンデンサＣ１，Ｃ２がバイパスコンデンサとして設けられている。そのため、コンデンサＣ１またはコンデンサＣ２のいずれかがショートした場合に、ショートしたコンデンサが切り離されたとしても、他方のコンデンサがバイパスコンデンサとして正常に動作することができる。
また、コンデンサＣ１，Ｃ２と直列に接続されたスイッチ（Ｑ１,Ｑ２）を設けて、このスイッチをオフすることでショートしたコンデンサを切り離す構成である。そのため、図７のＡに示すように、バイパスコンデンサの耐圧補償対策やショート対策及びオープン対策として、４個のコンデンサを接続する必要がなくなり、コストや部品点数、実装面積の増大を回避することができる。
また、一例として、図７の従来例では直列に接続されるバイパスコンデンサの数を２個としているが３個以上の場合も考えられる。すなわち、本発明の直列に接続されるバイパスコンデンサの数は１個に限られず、直列に接続されるバイパスコンデンサの数が２個以上も含まれる。
また、コンデンサＣ１，Ｃ２と直列に接続されたスイッチ（Ｑ１,Ｑ２）を設けて、このスイッチをオフすることでショートしたコンデンサを切り離す構成である。そのため、図７のＡに示すように、バイパスコンデンサの耐圧補償対策やショート対策及びオープン対策として、４個のコンデンサを接続する必要がなくなり、コストや部品点数、実装面積の増大を回避することができる。
また、一例として、図７の従来例では直列に接続されるバイパスコンデンサの数を２個としているが３個以上の場合も考えられる。すなわち、本発明の直列に接続されるバイパスコンデンサの数は１個に限られず、直列に接続されるバイパスコンデンサの数が２個以上も含まれる。
【0025】
（応用例）
次に、上記実施形態の電源用ＩＣ１０の応用例について説明する。
図４には上記実施形態の電源用ＩＣ１０を有する電源装置２の第１応用例（第１利用形態）が示されている。
この応用例は、図４に示すように、コンデンサＣ１，Ｃ２の接地側の端子が接続されている外部端子C_GND1，C_GND2の電圧を、マイコンへ入力することによって、コンデンサＣ１またはＣ２がショートしているか監視するようにしたものである。このようにシステムを構成することで、コンデンサＣ１，Ｃ２にショートなどの異常が発生したことを検知することができるとともに、異常が発生した場合に、コンデンサＣ１またはＣ２のいずれで異常が発生したか検出することができる。
コンデンサＣ１とコンデンサＣ２が同時に故障する可能性は非常に低い。そのため、マイコンが異常を検知した後に、故障したコンデンサを交換することができる。その結果、電源装置が故障する可能性を限りなく低くすることができる。
次に、上記実施形態の電源用ＩＣ１０の応用例について説明する。
図４には上記実施形態の電源用ＩＣ１０を有する電源装置２の第１応用例（第１利用形態）が示されている。
この応用例は、図４に示すように、コンデンサＣ１，Ｃ２の接地側の端子が接続されている外部端子C_GND1，C_GND2の電圧を、マイコンへ入力することによって、コンデンサＣ１またはＣ２がショートしているか監視するようにしたものである。このようにシステムを構成することで、コンデンサＣ１，Ｃ２にショートなどの異常が発生したことを検知することができるとともに、異常が発生した場合に、コンデンサＣ１またはＣ２のいずれで異常が発生したか検出することができる。
コンデンサＣ１とコンデンサＣ２が同時に故障する可能性は非常に低い。そのため、マイコンが異常を検知した後に、故障したコンデンサを交換することができる。その結果、電源装置が故障する可能性を限りなく低くすることができる。
【0026】
図５には上記実施形態の電源用ＩＣ１０を有する電源装置３の第２応用例（第２利用形態）が示されている。
図５に示す応用例は、上記実施形態の電源用ＩＣ１０の出力側にバイパスコンデンサとして、一方の端子がそれぞれ電源用ＩＣ１０の出力側に接続され、他方の端子が電源出力端子ＯＵＴに接続された並列接続のコンデンサＣ３とＣ４を設け、コンデンサＣ３とＣ４の他方の端子を、入力側のコンデンサＣ１，Ｃ２と共通の外部端子C_GND1，C_GND2にそれぞれ接続するように構成したものである。このような実施形態は、電源用ＩＣ１０がハイサイドスイッチＩＣである場合に特に有効である。
図５に示す応用例は、上記実施形態の電源用ＩＣ１０の出力側にバイパスコンデンサとして、一方の端子がそれぞれ電源用ＩＣ１０の出力側に接続され、他方の端子が電源出力端子ＯＵＴに接続された並列接続のコンデンサＣ３とＣ４を設け、コンデンサＣ３とＣ４の他方の端子を、入力側のコンデンサＣ１，Ｃ２と共通の外部端子C_GND1，C_GND2にそれぞれ接続するように構成したものである。このような実施形態は、電源用ＩＣ１０がハイサイドスイッチＩＣである場合に特に有効である。
【0027】
上記のような構成によれば、出力側に設けられるバイパスコンデンサを構成するコンデンサＣ３またはＣ４のいずれか一方がショートした場合に、ショートした側の外部端子（C_GND1またはC_GND2）に接続されているスイッチ用トランジスタＱ１またはＱ２をオフすることができる。その結果、ショートが発生したコンデンサを接地電位から切り離すことができ、直流電源２０から電源／スイッチ１１を介して接地電位、または直流電源２０から接地電位へ短絡電流が流れるのを防止することができる。
従って、図７のＡに示す出入力側のバイパスコンデンサと同様、耐圧補償対策やショート対策のために２個直列のコンデンサを２列設ける場合に比べて使用素子数を減らすことができる。
また、コンデンサＣ３，Ｃ４として、それぞれが単独でバイパスコンデンサとして機能するために必要とされる容量値を有するコンデンサを使用することで、コンデンサＣ３またはＣ４のいずれか一方がオープン、または、ショートした場合にもバイパスコンデンサとして有効に機能することができる。
従って、図７のＡに示す出入力側のバイパスコンデンサと同様、耐圧補償対策やショート対策のために２個直列のコンデンサを２列設ける場合に比べて使用素子数を減らすことができる。
また、コンデンサＣ３，Ｃ４として、それぞれが単独でバイパスコンデンサとして機能するために必要とされる容量値を有するコンデンサを使用することで、コンデンサＣ３またはＣ４のいずれか一方がオープン、または、ショートした場合にもバイパスコンデンサとして有効に機能することができる。
【0028】
（変形例）
次に、上記実施形態の電源用ＩＣ１０の変形例について説明する。
図６には上記実施形態の電源用ＩＣ１０の変形例を有する電源装置４における回路構成が示されている。
図６に示す変形例の電源用ＩＣ１０は、エラーフラグ端子ＥＦ１,ＥＦ２を設けて、コンデンサＣ１またはＣ２のいずれかがショートなどの異常が発生した場合に、マイコン等の外部装置へ異常検出信号を出力するように構成したものである。
次に、上記実施形態の電源用ＩＣ１０の変形例について説明する。
図６には上記実施形態の電源用ＩＣ１０の変形例を有する電源装置４における回路構成が示されている。
図６に示す変形例の電源用ＩＣ１０は、エラーフラグ端子ＥＦ１,ＥＦ２を設けて、コンデンサＣ１またはＣ２のいずれかがショートなどの異常が発生した場合に、マイコン等の外部装置へ異常検出信号を出力するように構成したものである。
【0029】
具体的には、図６に示すように、エラーフラグ端子ＥＦ１,ＥＦ２にドレイン端子が接続されたＮチャンネルＭＯＳトランジスタＱ７，Ｑ８を設ける。さらに、スイッチ用のトランジスタＱ１，Ｑ２のオン、オフ制御信号を生成するＮＡＮＤゲートＧ１，Ｇ２の出力信号をインバータＩＮＶ２,ＩＮＶ３によって反転した信号を、これらのトランジスタＱ７，Ｑ８のゲート端子に入力するように構成されている。
また、エラーフラグ端子ＥＦ１,ＥＦ２に接続される外部の信号線には、プルアップ抵抗Ｒp1,Ｒp2がそれぞれ接続されている。トランジスタＱ７，Ｑ８がオンされるとプルアップ抵抗Ｒp1,Ｒp2に電流が流れることでローレベルの信号を、またトランジスタＱ７，Ｑ８がオフされるとハイレベルの信号を外部装置へ伝達するように構成される。コンデンサＣ１の異常出力信号がエラーフラグ端子ＥＦ１であり、コンデンサＣ２の異常出力信号がエラーフラグ端子ＥＦ２である。
また、エラーフラグ端子ＥＦ１,ＥＦ２に接続される外部の信号線には、プルアップ抵抗Ｒp1,Ｒp2がそれぞれ接続されている。トランジスタＱ７，Ｑ８がオンされるとプルアップ抵抗Ｒp1,Ｒp2に電流が流れることでローレベルの信号を、またトランジスタＱ７，Ｑ８がオフされるとハイレベルの信号を外部装置へ伝達するように構成される。コンデンサＣ１の異常出力信号がエラーフラグ端子ＥＦ１であり、コンデンサＣ２の異常出力信号がエラーフラグ端子ＥＦ２である。
【0030】
コンデンサＣ１がショートした場合は、外部端子C_GND1の電圧がＶａよりも高くなり、コンパレータＣＭＰ１がハイレベルの信号を出す。遅延回路からのハイレベルの信号を待ち、ＮＡＮＤゲートＧ１がローレベルを出力する。これによりトランジスタＱ７がオンされ、電源用ＩＣ１０はエラーフラグ端子ＥＦ１からローレベルの信号を外部に出力する。
コンデンサＣ２がショートした場合は、外部端子C_GND2の電圧がＶａよりも高くなり、コンパレータＣＭＰ２がハイレベルの信号を出す。遅延回路からのハイレベルの信号を待ち、ＮＡＮＤゲートＧ２がローレベルを出力する。これによりトランジスタＱ８がオンされ、電源用ＩＣ１０はエラーフラグ端子ＥＦ２からローレベルの信号を外部に出力する。
コンデンサＣ２がショートした場合は、外部端子C_GND2の電圧がＶａよりも高くなり、コンパレータＣＭＰ２がハイレベルの信号を出す。遅延回路からのハイレベルの信号を待ち、ＮＡＮＤゲートＧ２がローレベルを出力する。これによりトランジスタＱ８がオンされ、電源用ＩＣ１０はエラーフラグ端子ＥＦ２からローレベルの信号を外部に出力する。
【0031】
なお、図６に示すように、２個のエラーフラグ端子ＥＦ１,ＥＦ２を設ける代わりに、例えば１個のエラーフラグ端子と該端子にドレイン端子が接続された１個のＭＯＳトランジスタを設ける。さらに、インバータＩＮＶ２,ＩＮＶ３の出力信号を入力とするＯＲゲートを設け、その出力信号をエラーフラグ端子にドレイン端子が接続された上記ＭＯＳトランジスタのゲート端子に入力するように構成しても良い。
また、本変形例の電源用ＩＣ１０は、図５に示す応用例と同様に、出力側のバイパスコンデンサであるコンデンサＣ３，Ｃ４も外部端子C_GND1，C_GND2にそれぞれ接続する利用形態が可能である。
また、本変形例の電源用ＩＣ１０は、図５に示す応用例と同様に、出力側のバイパスコンデンサであるコンデンサＣ３，Ｃ４も外部端子C_GND1，C_GND2にそれぞれ接続する利用形態が可能である。
【0032】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではない。例えば、前記実施形態においては、シリーズレギュレータのような電源回路を備えた電源用ＩＣまたはハイサイドスイッチとして機能する電源用ＩＣに適用した場合を説明したが、電源回路はシリーズレギュレータに限定されず、スイッチング方式のＤＣ－ＤＣコンバータやＬＤＯ（Low Drop Out)）のようなリニアレギュレータであっても良い。
【0033】
また、主機能回路１１に設けられる入力－出力端子間のトランジスタは、オン抵抗を下げるためオンシリコンの素子でなくディスクリートのトランジスタを使用してもよい。
さらに、スイッチ用のトランジスタＱ１，Ｑ２も、オン抵抗を下げるためオンシリコンの素子でなくディスクリートのトランジスタＱＤ１，ＱＤ２を使用してもよい。また、図８に示すように、電源用ＩＣ１０に、ＮＡＮＤゲートＧ１，Ｇ２の出力信号を出力する端子Ｄ１、Ｄ２を設けてもよい。
ここで、トランジスタＱＤ１を外部端子C_GND1と接地点との間に設け、トランジスタＱＤ１のゲート電極に出力端子Ｄ１を接続する。また、トランジスタＱＤ２を外部端子C_GND2と接地点との間に設け、トランジスタＱＤ２のゲート電極に出力端子Ｄ２を接続する。そして、電源用ＩＣ１０およびディスクリートのトランジスタＱＤ１，ＱＤ２を、１つのパッケージ内に封入した電源用ＩＣ１０Ａとして構成するようにしても良い。その結果、本実施例に係る電源用ＩＣを購入した顧客側でのトランジスタの実装を不要とすることができる。
さらに、スイッチ用のトランジスタＱ１，Ｑ２も、オン抵抗を下げるためオンシリコンの素子でなくディスクリートのトランジスタＱＤ１，ＱＤ２を使用してもよい。また、図８に示すように、電源用ＩＣ１０に、ＮＡＮＤゲートＧ１，Ｇ２の出力信号を出力する端子Ｄ１、Ｄ２を設けてもよい。
ここで、トランジスタＱＤ１を外部端子C_GND1と接地点との間に設け、トランジスタＱＤ１のゲート電極に出力端子Ｄ１を接続する。また、トランジスタＱＤ２を外部端子C_GND2と接地点との間に設け、トランジスタＱＤ２のゲート電極に出力端子Ｄ２を接続する。そして、電源用ＩＣ１０およびディスクリートのトランジスタＱＤ１，ＱＤ２を、１つのパッケージ内に封入した電源用ＩＣ１０Ａとして構成するようにしても良い。その結果、本実施例に係る電源用ＩＣを購入した顧客側でのトランジスタの実装を不要とすることができる。
【0034】
また、前記実施形態（図１）や変形例（図６）の電源用ＩＣ１０に、過電流検出回路やカレントリミット回路、サーマルシャットダウン回路のような異常を検出する機能回路を設けるようにしても良い。そして、その場合、それらの異常検出信号を出力する端子を設けても良いし、それらの異常検出信号とＮＡＮＤゲートＧ１，Ｇ２の出力信号との論理和をとって、図６に示す外部端子ＥＦ１,ＥＦ２より出力するように構成しても良い。
【符号の説明】
【0035】
１０…電源用ＩＣ、１１…主機能回路、１２…遅延回路、２０…直流電源、Ｃ１，Ｃ２…入力側のバイパスコンデンサとして用いられるコンデンサ、Ｃ３，Ｃ４…出力側のバイパスコンデンサとして用いられるコンデンサ、Ｑ１，Ｑ２…スイッチ用トランジスタ（切替え手段）、ＣＥ…制御用の外部端子、C_GND1，C_GND2…コンデンサ接続用の外部端子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】