(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024126399
(43)【公開日】2024-09-20
(54)【発明の名称】メモリ装置及びメモリシステム
(51)【国際特許分類】
G11C 11/16 20060101AFI20240912BHJP
H10B 61/00 20230101ALI20240912BHJP
H01L 29/82 20060101ALI20240912BHJP
H10N 52/00 20230101ALI20240912BHJP
【ＦＩ】
G11C11/16 240
G11C11/16 100A
H10B61/00
H01L29/82 Z
H10N52/00 Z
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2023034753
(22)【出願日】2023-03-07
【国等の委託研究の成果に係る記載事項】（出願人による申告）２０２０年度、国立研究開発法人新エネルギー・産業技術総合開発機構「高効率・高速処理を可能とするＡＩチップ・次世代コンピューティングの技術開発／次世代コンピューティング技術の開発」委託研究、産業技術力強化法第１７条の適用を受ける特許出願
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】阪井 塁
(72)【発明者】
【氏名】細見 政功
(72)【発明者】
【氏名】肥後 豊
(72)【発明者】
【氏名】平賀 啓三
【テーマコード（参考）】
4M119
5F092
【Ｆターム（参考）】
4M119AA01
4M119AA05
4M119AA11
4M119BB01
4M119CC05
4M119DD05
4M119DD08
4M119DD09
4M119DD24
4M119DD25
4M119DD33
4M119DD45
4M119DD55
4M119EE22
4M119EE27
4M119FF05
4M119FF16
4M119FF17
5F092AA03
5F092AA04
5F092AA12
5F092AB07
5F092AB08
5F092AC12
5F092AD23
5F092BB08
5F092BB10
5F092BB16
5F092BB23
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5F092BB53
5F092BC03
5F092BC04
5F092BC07
5F092BC22
5F092BC42
(57)【要約】
【課題】高精度に電圧のパルス幅を制御する必要もなく、且つ、初期読み出しを必要としないメモリ装置を提供する。
【解決手段】第１の制御線と第２の制御線との間に接続される磁気抵抗素子と、前記磁気抵抗素子に対する書き込みを制御する書き込み回路と、前記磁気抵抗素子に対する読み出しを制御する読み出し回路とを備え、前記磁気抵抗素子は、電圧磁気異方性制御（ＶＣＭＡ）効果型磁気抵抗素子であり、前記書き込み回路は、前記磁気抵抗素子を高抵抗状態へ書き込む第１の電圧と、前記磁気抵抗素子を低抵抗状態へ書き込む第２の電圧とが逆向きになるように制御する、メモリ装置を提供する。
【選択図】図６
【解決手段】第１の制御線と第２の制御線との間に接続される磁気抵抗素子と、前記磁気抵抗素子に対する書き込みを制御する書き込み回路と、前記磁気抵抗素子に対する読み出しを制御する読み出し回路とを備え、前記磁気抵抗素子は、電圧磁気異方性制御（ＶＣＭＡ）効果型磁気抵抗素子であり、前記書き込み回路は、前記磁気抵抗素子を高抵抗状態へ書き込む第１の電圧と、前記磁気抵抗素子を低抵抗状態へ書き込む第２の電圧とが逆向きになるように制御する、メモリ装置を提供する。
【選択図】図６
【特許請求の範囲】
【請求項1】
第１の制御線と第２の制御線との間に接続される磁気抵抗素子と、
前記磁気抵抗素子に対する書き込みを制御する書き込み回路と、
前記磁気抵抗素子に対する読み出しを制御する読み出し回路と、
を備え、
前記磁気抵抗素子は、電圧磁気異方性制御（ＶＣＭＡ）効果型磁気抵抗素子であり、
前記書き込み回路は、前記磁気抵抗素子を高抵抗状態へ書き込む第１の電圧と、前記磁気抵抗素子を低抵抗状態へ書き込む第２の電圧とが逆向きになるように、制御する、
メモリ装置。
前記磁気抵抗素子に対する書き込みを制御する書き込み回路と、
前記磁気抵抗素子に対する読み出しを制御する読み出し回路と、
を備え、
前記磁気抵抗素子は、電圧磁気異方性制御（ＶＣＭＡ）効果型磁気抵抗素子であり、
前記書き込み回路は、前記磁気抵抗素子を高抵抗状態へ書き込む第１の電圧と、前記磁気抵抗素子を低抵抗状態へ書き込む第２の電圧とが逆向きになるように、制御する、
メモリ装置。
【請求項2】
前記磁気抵抗素子は、記憶層、トンネルバリア層及び参照層の積層構造からなるＭＴＪ素子を少なくとも１つ含む、請求項１に記載のメモリ装置。
【請求項3】
前記磁気抵抗素子は、互いに積層された複数の前記ＭＴＪ素子を有する、請求項２に記載のメモリ装置。
【請求項4】
前記磁気抵抗素子は、前記複数のＭＴＪ素子の間に設けられた磁気結合層又は反強磁性結合層をさらに有する、請求項３に記載のメモリ装置。
【請求項5】
前記磁気結合層又は前記反強磁性結合層は、一方の前記ＭＴＪ素子の前記記憶層と他の前記ＭＴＪ素子の前記記憶層とに挟まれるように設けられる、請求項４に記載のメモリ装置。
【請求項6】
前記複数のＭＴＪ素子は、前記記憶層を共有する、請求項３に記載のメモリ装置。
【請求項7】
前記複数のＭＴＪ素子は、互いにＴＭＲ（Ｔｕｎｎｅｌ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔａｎｃｅ）比が異なる、請求項３に記載のメモリ装置。
【請求項8】
前記複数のＭＴＪ素子は、互いの異なる膜厚を持つ前記トンネルバリア層を有する、請求項７に記載のメモリ装置。
【請求項9】
前記磁気抵抗素子は、第１のＭＴＪ素子及び第２のＭＴＪ素子を含み、
前記第２のＭＴＪ素子の高抵抗状態の抵抗値、前記第１のＭＴＪ素子の高抵抗状態の抵抗値、前記第１のＭＴＪ素子の低抵抗状態の抵抗値、前記第２のＭＴＪ素子の低抵抗状態の抵抗値の順で、値が順次小さくなる、
請求項７に記載のメモリ装置。
前記第２のＭＴＪ素子の高抵抗状態の抵抗値、前記第１のＭＴＪ素子の高抵抗状態の抵抗値、前記第１のＭＴＪ素子の低抵抗状態の抵抗値、前記第２のＭＴＪ素子の低抵抗状態の抵抗値の順で、値が順次小さくなる、
請求項７に記載のメモリ装置。
【請求項10】
前記磁気抵抗素子は、
前記ＭＴＪ素子の前記記憶層に接する磁気結合層又は反強磁性結合層と、
前記磁気結合層又は前記反強磁性結合層に接する他の記憶層及び前記他の記憶層と接する他のトンネルバリア層からなる抵抗素子と、
をさらに有する、
請求項２に記載のメモリ装置。
前記ＭＴＪ素子の前記記憶層に接する磁気結合層又は反強磁性結合層と、
前記磁気結合層又は前記反強磁性結合層に接する他の記憶層及び前記他の記憶層と接する他のトンネルバリア層からなる抵抗素子と、
をさらに有する、
請求項２に記載のメモリ装置。
【請求項11】
前記磁気抵抗素子は、前記ＭＴＪ素子の前記記憶層に接する他のトンネルバリア層からなる抵抗素子をさらに有する、
請求項２に記載のメモリ装置。
請求項２に記載のメモリ装置。
【請求項12】
前記磁気抵抗素子は、１つの前記ＭＴＪ素子及び１つの前記抵抗素子を含み、
前記ＭＴＪ素子の高抵抗状態の抵抗値、前記抵抗素子の抵抗値、前記ＭＴＪ素子の低抵抗状態の抵抗値の順で、値が順次小さくなる、
請求項１０に記載のメモリ装置。
前記ＭＴＪ素子の高抵抗状態の抵抗値、前記抵抗素子の抵抗値、前記ＭＴＪ素子の低抵抗状態の抵抗値の順で、値が順次小さくなる、
請求項１０に記載のメモリ装置。
【請求項13】
前記磁気抵抗素子は、前記ＭＴＪ素子を挟み込むキャップ層及び下地層をさらに有する、請求項２に記載のメモリ装置。
【請求項14】
前記第２の制御線に接続される端子を持つ選択素子をさらに備える、請求項１に記載のメモリ装置。
【請求項15】
複数の前記磁気抵抗素子を備え、
前記複数の磁気抵抗素子は、
行方向及び列方向に沿って配列し、
同一列の前記磁気抵抗素子の一端は、共通の第１の制御線に電気的に接続され、
同一行の前記磁気抵抗素子の他端を共通の第２の制御線に電気的に接続され、
クロスポイント型メモリアレイを構成する、
請求項１に記載のメモリ装置。
前記複数の磁気抵抗素子は、
行方向及び列方向に沿って配列し、
同一列の前記磁気抵抗素子の一端は、共通の第１の制御線に電気的に接続され、
同一行の前記磁気抵抗素子の他端を共通の第２の制御線に電気的に接続され、
クロスポイント型メモリアレイを構成する、
請求項１に記載のメモリ装置。
【請求項16】
ラッチ回路をさらに備える、請求項１に記載のメモリ装置。
【請求項17】
フリップフロップ回路をさらに備える、請求項１に記載のメモリ装置。
【請求項18】
ＳＲＡＭを構成する、請求項１６に記載のメモリ装置。
【請求項19】
磁気抵抗素子、及び、前記磁気抵抗素子を選択する選択素子を含む複数のメモリセルと、
前記複数のメモリセルを選択して前記選択素子を介して前記磁気抵抗素子に書き込みを行う書き込み回路と、
前記複数のメモリセルを選択して前記選択素子を介して前記磁気抵抗素子から読み出しを行う読み出し回路と、
前記書き込み回路及び前記読み出し回路を介して複数の前記メモリセルにおけるデータの書き込み及び読み出しを制御するメモリ制御部と、
を備え、
前記磁気抵抗素子は、電圧磁気異方性制御（ＶＣＭＡ）効果型磁気抵抗素子であり、
前記書き込み回路は、前記磁気抵抗素子を高抵抗状態へ書き込む第１の電圧と、前記磁気抵抗素子を低抵抗状態へ書き込む第２の電圧とが逆向きになるように、制御する、
メモリシステム。
前記複数のメモリセルを選択して前記選択素子を介して前記磁気抵抗素子に書き込みを行う書き込み回路と、
前記複数のメモリセルを選択して前記選択素子を介して前記磁気抵抗素子から読み出しを行う読み出し回路と、
前記書き込み回路及び前記読み出し回路を介して複数の前記メモリセルにおけるデータの書き込み及び読み出しを制御するメモリ制御部と、
を備え、
前記磁気抵抗素子は、電圧磁気異方性制御（ＶＣＭＡ）効果型磁気抵抗素子であり、
前記書き込み回路は、前記磁気抵抗素子を高抵抗状態へ書き込む第１の電圧と、前記磁気抵抗素子を低抵抗状態へ書き込む第２の電圧とが逆向きになるように、制御する、
メモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、メモリ装置及びメモリシステムに関する。
【背景技術】
【0002】
磁気抵抗素子を記憶素子に用いた磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、強磁性体の磁化状態によって状態を保持するため、電源を切っても記録されたデータが保持される不揮発性を有する。磁気抵抗素子の基本構造は、磁性体薄膜からなる磁性層２層によって絶縁体の非磁性層（トンネルバリア層）を挟んだサンドイッチ構造である。当該構造を磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）と称し、当該構造を持つ素子をＭＴＪ素子と称される。詳細には、非磁性層の膜厚が数ｎｍ程度と非常に薄いことから、磁気抵抗素子の両端に電圧を印加するとトンネル電流が流れ、トンネル電流の大きさは、磁性層２層の磁化の相対角度に依存する。このような現象は、トンネル磁気抵抗（ＴＭＲ：Ｔｕｎｎｅｌ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔａｎｃｅ）効果と呼ばれる。
【0003】
ＭＲＡＭにおいては、２層の磁性層のうち、一方の磁性層（磁化固定層）の磁化を固定し、他方の磁性層（記憶層）の磁化を外場により制御する。磁化固定層と記憶層との磁化方向が互いに平行である状態を状態０（低抵抗状態）、反平行である状態を状態１（高抵抗状態）とする。このように、ＭＲＡＭにおいては、磁化の平行・反平行状態を書き換えることで状態（“０”または“１”）を不揮発に保存することができる。なお、磁化固定層と記憶層との磁化方向が互いに平行である状態と、反平行である状態とで抵抗値が異なることから、抵抗値を読み出すことにより、保存された状態を読み出すことができる。また、磁化の方向制御に用いる外場としては、外部配線への電流通電により生じる電流磁界や、ＭＴＪ素子に直接電流通電を行い、スピン角運動量移行（ＳＴＴ：Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ）効果を利用する方法、又は、電圧による磁気異方性制御（ＶＣＭＡ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｍａｇｎｅｔｉｃ Ａｎｉｓｏｔｒｏｐｙ）を利用した方法等がある。
【0004】
現在主流となっているＭＲＡＭは、電流磁界を用いた場合よりも微細化が可能であり、消費電力も低減できるＳＴＴ－ＭＲＡＭである。一方、近年、ＶＣＭＡを利用した電圧制御型（ＶＣ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ）ＭＲＡＭ、すなわち、ＶＣ－ＭＲＡＭは、書き込みが高速で、且つ、低消費電力で動作可能であることから注目されてきている。例えば、下記特許文献１で開示されているＶＣＭＡを利用した電圧書き込み方式は、単極性（一方向にのみ電圧を印加すること）で超高速のパルス電圧を印加することによって双方向の書き込みを実現する。ＶＣ－ＭＲＡＭにおいては、下記特許文献１に開示されているように、単極性のパルス電圧の印加により、双方向の書き込み動作が行うことができる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０１８－９２６９６号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
上記特許文献１で開示されている方式においては、記憶層の磁化方向の反転のために、高精度に、短いパルス幅を持つパルス電圧を印加することが求められている。しかしながら、高精度に、短いパルス幅を持つパルス電圧を印加することは難しく、例えば、短いパルス幅を高精度に制御するための複雑、且つ、大規模な制御回路を必要とする。また、上記特許文献１で開示されている方式においては、初期読み出しを必要とすることから、実際の書き込み時間としては、初期読み出しの時間と、書き込みパルスを印加する時間とのを積算した時間が必要となり、書き込む時間の長時間化を避けることができない。
【0007】
そこで、本開示では、高精度に電圧のパルス幅を制御する必要もなく、且つ、初期読み出しを必要としないメモリ装置及びメモリシステムを提案する。
【課題を解決するための手段】
【0008】
本開示によれば、第１の制御線と第２の制御線との間に接続される磁気抵抗素子と、前記磁気抵抗素子に対する書き込みを制御する書き込み回路と、前記磁気抵抗素子に対する読み出しを制御する読み出し回路とを備え、前記磁気抵抗素子は、電圧磁気異方性制御（ＶＣＭＡ）効果型磁気抵抗素子であり、前記書き込み回路は、前記磁気抵抗素子を高抵抗状態へ書き込む第１の電圧と、前記磁気抵抗素子を低抵抗状態へ書き込む第２の電圧とが逆向きになるように、制御する、メモリ装置が提供される。
【0009】
また、本開示によれば、磁気抵抗素子、及び、前記磁気抵抗素子を選択する選択素子を含む複数のメモリセルと、前記複数のメモリセルを選択して前記選択素子を介して前記磁気抵抗素子に書き込みを行う書き込み回路と、前記複数のメモリセルを選択して前記選択素子を介して前記磁気抵抗素子から読み出しを行う読み出し回路と、前記書き込み回路及び前記読み出し回路を介して複数の前記メモリセルにおけるデータの書き込み及び読み出しを制御するメモリ制御部とを備え、前記磁気抵抗素子は、電圧磁気異方性制御（ＶＣＭＡ）効果型磁気抵抗素子であり、前記書き込み回路は、前記磁気抵抗素子を高抵抗状態へ書き込む第１の電圧と、前記磁気抵抗素子を低抵抗状態へ書き込む第２の電圧とが逆向きになるように、制御する、メモリシステムが提供される。
【図面の簡単な説明】
【0010】
【図1】本開示の第１の実施形態に係る磁気抵抗素子の構成例を示す模式図である。
【図2】本開示の第１の実施形態に係るメモリセルアレイの具体的な構成の一例の斜視図である。
【図4】本開示の第１の実施形態に係る磁気抵抗素子の動作原理を説明するための説明図（その１）である。
【図5】本開示の第１の実施形態に係る磁気抵抗素子の動作原理を説明するための説明図（その２）である。
【図6】本開示の第１の実施形態に係る磁気抵抗素子の動作原理を説明するための説明図（その３）である。
【図7】本開示の第１の実施形態に係る磁気抵抗素子の動作原理を説明するための説明図（その４）である。
【図8】本開示の第１の実施形態に係るメモリ装置のブロック図である。
【図9】本開示の第１の実施形態に係るメモリ装置の書き込みのタイミングチャートである。
【図10】本開示の第１の本実施形態に係るメモリ装置の書き込みのフローチャートである。
【図11】本開示の第１の実施形態に係るメモリ装置の書き込み電圧制御のタイミングチャートである。
【図12】本開示の第１の本実施形態の変形例１に係るメモリ装置の書き込みのフローチャートである。
【図13】本開示の第１の実施形態の変形例１に係るメモリ装置の書き込み電圧制御のタイミングチャート（その１）である。
【図14】本開示の第１の実施形態の変形例１に係るメモリ装置の書き込み電圧制御のタイミングチャート（その２）である。
【図15】本開示の第１の実施形態の変形例２に係る磁気抵抗素子の構成例及び動作原理を説明するための説明図である。
【図16】本開示の第２の実施形態に係る磁気抵抗素子の構成例を示す模式図である。
【図17】本開示の第２の実施形態に係る磁気抵抗素子の動作原理を説明するための説明図（その１）である。
【図18】本開示の第２の実施形態に係る磁気抵抗素子の動作原理を説明するための説明図（その２）である。
【図19】本開示の第２の実施形態に係る磁気抵抗素子の動作原理を説明するための説明図（その３）である。
【図20】本開示の第２の実施形態の変形例２に係る磁気抵抗素子の構成例及び動作原理を説明するための説明図である。
【図21】本開示の第３の実施形態に係る磁気抵抗素子の構成例を示す模式図である。
【図22】本開示の第３の実施形態に係る磁気抵抗素子の動作原理を説明するための説明図（その１）である。
【図23】本開示の第３の実施形態に係る磁気抵抗素子の動作原理を説明するための説明図（その２）である。
【図24】本開示の第３の実施形態に係る磁気抵抗素子の動作原理を説明するための説明図（その３）である。
【図25】本開示の第３の実施形態の変形例２に係る磁気抵抗素子の構成例及び動作原理を説明するための説明図である。
【図26】本開示の第３の実施形態の変形例３に係る磁気抵抗素子の構成例を示す模式図である。
【図27】本開示の第３の実施形態の変形例３に係る磁気抵抗素子の構成例及び動作原理を説明するための説明図である。
【図28】本開示の第３の実施形態の変形例４に係る磁気抵抗素子の構成例及び動作原理を説明するための説明図である。
【図29】本開示の第４の実施形態に係る磁気抵抗素子の構成例を示す模式図である。
【図30】本開示の第４の実施形態に係る磁気抵抗素子の動作原理を説明するための説明図（その１）である。
【図31】本開示の第４の実施形態に係る磁気抵抗素子の動作原理を説明するための説明図（その２）である。
【図32】本開示の第４の実施形態に係る磁気抵抗素子の動作原理を説明するための説明図（その３）である。
【図33】本開示の第４の実施形態の変形例２に係る磁気抵抗素子の構成例及び動作原理を説明するための説明図である。
【図34】本開示の第４の実施形態の変形例３に係る磁気抵抗素子の構成例を示す模式図である。
【図35】本開示の第４の実施形態の変形例３に係る磁気抵抗素子の構成例及び動作原理を説明するための説明図である。
【図36】本開示の第４の実施形態の変形例４に係る磁気抵抗素子の構成例及び動作原理を説明するための説明図である。
【図37】本開示の第５の実施形態に係る磁気抵抗素子の構成例を示す模式図である。
【図38】本開示の第５の実施形態に係る磁気抵抗素子の動作原理を説明するための説明図（その１）である。
【図39】本開示の第５の実施形態に係る磁気抵抗素子の動作原理を説明するための説明図（その２）である。
【図40】本開示の第５の実施形態に係る磁気抵抗素子の動作原理を説明するための説明図（その３）である。
【図41】本開示の第５の実施形態の変形例２に係る磁気抵抗素子の構成例及び動作原理を説明するための説明図である。
【図42】本開示の第６の実施形態に係る磁気抵抗素子の構成例を示す模式図である。
【図43】本開示の第６の実施形態に係る磁気抵抗素子の動作原理を説明するための説明図（その１）である。
【図44】本開示の第６の実施形態に係る磁気抵抗素子の動作原理を説明するための説明図（その２）である。
【図45】本開示の第６の実施形態に係る磁気抵抗素子の動作原理を説明するための説明図（その３）である。
【図46】本開示の６の実施形態の変形例２に係る磁気抵抗素子の構成例及び動作原理を説明するための説明図である。
【図47】本開示の第６の実施形態の変形例３に係る磁気抵抗素子の構成例を示す模式図である。
【図48】本開示の第６の実施形態の変形例３に係る磁気抵抗素子の構成例及び動作原理を説明するための説明図である。
【図49】本開示の第６の実施形態の変形例４に係る磁気抵抗素子の構成例及び動作原理を説明するための説明図である。
【図50】本開示の第７の実施形態に係るメモリセルアレイの回路図である。
【図51】本開示の第７の実施形態に係るメモリ装置の構成例を示すブロック図である。
【図52】本開示の第７の実施形態における低抵抗状態への書き込みパルス制御を説明するための説明図である。
【図53】本開示の第７の実施形態における高抵抗状態への書き込みパルス制御を説明するための説明図である。
【図54】本開示の第７の実施形態の変形例に係るメモリセルアレイの回路図である。
【図55】本開示の第８の実施形態に係るメモリ装置の回路図である。
【図56】本開示の第８の実施形態に係るメモリ装置がラッチ回路として機能する際の動作を説明するための説明図である。
【図57】本開示の第８の実施形態に係るメモリ装置のストアの際の動作を説明するための説明図（その１）である。
【図58】本開示の第８の実施形態に係るメモリ装置のストアの際の動作を説明するための説明図（その２）である。
【図59】本開示の第８の実施形態の変形例１に係るメモリ装置の回路図である。
【図60】本開示の第８の実施形態の変形例１に係るメモリ装置がラッチ回路として機能する際の動作を説明するための説明図である。
【図61】本開示の第８の実施形態の変形例１に係るメモリ装置のストアの際の動作を説明するための説明図（その１）である。
【図62】本開示の第８の実施形態の変形例１に係るメモリ装置のストアの際の動作を説明するための説明図（その２）である。
【図63】本開示の第８の実施形態の変形例２に係るメモリ装置の回路図である。
【図64】本開示の第８の実施形態の変形例２に係るメモリ装置がラッチ回路として機能する際の動作を説明するための説明図である。
【図65】本開示の第８の実施形態の変形例２に係るメモリ装置のストアの際の動作を説明するための説明図（その１）である。
【図66】本開示の第８の実施形態の変形例２に係るメモリ装置のストアの際の動作を説明するための説明図（その２）である。
【図67】本開示の第９の実施形態に係るメモリ装置の回路図である。
【図68】本開示の第９の実施形態の変形例３に係るメモリ装置の回路図である。
【図69】本開示の第１０の実施形態に係るメモリ装置の回路図である。
【図70】本開示の第１０の実施形態の変形例１に係るメモリ装置の回路図である。
【図71】本開示の第１０の実施形態の変形例２に係るメモリ装置の回路図である。
【図72】本開示の第１１の実施形態に係る書き込み部の回路図である。
【図73】本開示の第１２の実施形態に係る撮像装置のブロック図である。
【図74】本開示の第１２の実施形態に係る撮像装置の積層構造例の模式図である。
【図75】本開示の第１２の実施形態における書き込みのフローチャートである。
【図76】本開示の第１２の実施形態における読み出しのフローチャートである。
【図77】撮像装置の概略構成の一例を示す図である。
【図78】測距装置の概略構成の一例を示す図である。
【図79】ゲーム機器の概略構成の一例を示す斜視図（外観斜視図）である。
【図80】ゲーム機器の概略構成の一例を示すブロック図である。
【発明を実施するための形態】
【0011】
以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、この実施形態により本開示に係る装置や機器、方法などは限定されるものではなく、実施形態に係る種々の数値や材料などは例示である。また、以下の実施形態において、基本的に同一の部位には同一の符号を付することにより重複する説明を省略する。
【0012】
また、本明細書及び図面において、実質的に同一または類似の機能構成を有する複数の構成要素を、同一の符号の後に異なる数字を付して区別する場合がある。ただし、実質的に同一または類似の機能構成を有する複数の構成要素の各々を特に区別する必要がない場合、同一符号のみを付する。また、異なる実施形態の類似する構成要素については、同一の符号の後に異なるアルファベットを付して区別する場合がある。ただし、類似する構成要素の各々を特に区別する必要がない場合、同一符号のみを付する。
【0013】
以下に説明される、１又は複数の実施形態（実施例、変形例を含む）は、各々が独立に実施されることが可能である。一方で、以下に説明される複数の実施形態は、少なくとも一部が他の実施形態の少なくとも一部と適宜組み合わせて実施されてもよい。これら複数の実施形態は、互いに異なる新規な特徴を含み得る。したがって、これら複数の実施形態は、互いに異なる目的、又は、課題を解決することに寄与することができ、互いに異なる効果を奏することができる。なお、各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
【0014】
また、以下の説明で参照される図面は、本開示の一実施形態の説明とその理解を促すための図面であり、わかりやすくするために、図中に示される形状や寸法、比などは実際と異なる場合がある。さらに、図中に示される素子等は、以下の説明と公知の技術を参酌して適宜、設計変更することができる。また、以下の説明においては、素子等の積層構造の上下方向は、素子が設けられた基板上の面を上とした場合の相対方向に対応し、実際の重力加速度に従った上下方向とは異なる場合がある。
【0015】
以下の説明における具体的な長さや形状についての記載は、数学的に定義される数値と同一の値や幾何学的に定義される形状だけを意味するものではない。詳細には、以下の説明における具体的な長さや形状についての記載は、メモリ装置、及びこれらの製造工程、及び、その使用・動作において許容される程度の違い（誤差・ひずみ）がある場合やその形状に類似する形状をも含むものとする。
【0016】
また、磁化方向（磁気モーメント）や磁気異方性について説明する際に、便宜的に「垂直方向」（膜面に対して垂直な方向、もしくは積層構造の積層方向）及び「面内方向」（膜面に対して平行な方向、もしくは積層構造の積層方向に対して垂直な方向）等の用語を用いる場合がある。ただし、これらの用語は、必ずしも磁化の厳密な方向を意味するものではない。例えば、「磁化方向が垂直方向である」や「垂直磁気異方性を有する」等の文言は、面内方向の磁化に比べて垂直方向の磁化が優位な状態であることを意味している。同様に、例えば、「磁化方向が面内方向である」や「面内磁気異方性を有する」等の文言は、垂直方向の磁化に比べて面内方向の磁化が優位な状態であることを意味している。
【0017】
また、以下の回路（電気的な接続）の説明においては、特段の断りがない限りは、「接続」とは、複数の要素の間を電気（信号）が導通するように接続することを意味する。加えて、以下の説明における「接続」には、複数の要素を直接的に、且つ、電気的に接続する場合だけでなく、他の要素を介して間接的に、且つ、電気的に接続する場合も含むものとする。
【0018】
なお、説明は以下の順序で行うものとする。
１． 本発明者らが本開示に係る実施形態を創作するに至る背景
２． 第１の実施形態
２．１ 磁気抵抗素子の構成例
２．２ メモリセルアレイの構成例
２．３ 動作原理
２．４ メモリ装置の構成例
２．５ 書き込みフロー
２．６ 変形例１
２．７ 変形例２
３． 第２の実施形態
３．１ 磁気抵抗素子の構成例
３．２ 動作原理
３．３ 変形例１
３．４ 変形例２
４． 第３の実施形態
４．１ 磁気抵抗素子の構成例
４．２ 動作原理
４．３ 変形例１
４．４ 変形例２
４．５ 変形例３
４．６ 変形例４
５． 第４の実施形態
５．１ 磁気抵抗素子の構成例
５．２ 動作原理
５．３ 変形例１
５．４ 変形例２
５．５ 変形例３
５．６ 変形例４
６． 第５の実施形態
６．１ 磁気抵抗素子の構成例
６．２ 動作原理
６．３ 変形例１
６．４ 変形例２
７． 第６の実施形態
７．１ 磁気抵抗素子の構成例
７．２ 動作原理
７．３ 変形例１
７．４ 変形例２
７．５ 変形例３
７．６ 変形例４
８． 第７の実施形態
８．１ 実施形態
８．２ 変形例
９． 第８の実施形態
９．１ 実施形態
９．２ 変形例１
９．３ 変形例２
１０． 第９の実施形態
１０．１ 実施形態
１０．２ 変形例１
１０．３ 変形例２
１０．４ 変形例３
１１． 第１０の実施形態
１１．１ 実施形態
１１．２ 変形例１
１１．３ 変形例２
１２． 第１１の実施形態
１３． 第１２の実施形態
１４． まとめ
１５． 電子機器の構成例
１５．１ 撮像装置
１５．２ 測距装置
１５．３ ゲーム機器
１６． 補足
１． 本発明者らが本開示に係る実施形態を創作するに至る背景
２． 第１の実施形態
２．１ 磁気抵抗素子の構成例
２．２ メモリセルアレイの構成例
２．３ 動作原理
２．４ メモリ装置の構成例
２．５ 書き込みフロー
２．６ 変形例１
２．７ 変形例２
３． 第２の実施形態
３．１ 磁気抵抗素子の構成例
３．２ 動作原理
３．３ 変形例１
３．４ 変形例２
４． 第３の実施形態
４．１ 磁気抵抗素子の構成例
４．２ 動作原理
４．３ 変形例１
４．４ 変形例２
４．５ 変形例３
４．６ 変形例４
５． 第４の実施形態
５．１ 磁気抵抗素子の構成例
５．２ 動作原理
５．３ 変形例１
５．４ 変形例２
５．５ 変形例３
５．６ 変形例４
６． 第５の実施形態
６．１ 磁気抵抗素子の構成例
６．２ 動作原理
６．３ 変形例１
６．４ 変形例２
７． 第６の実施形態
７．１ 磁気抵抗素子の構成例
７．２ 動作原理
７．３ 変形例１
７．４ 変形例２
７．５ 変形例３
７．６ 変形例４
８． 第７の実施形態
８．１ 実施形態
８．２ 変形例
９． 第８の実施形態
９．１ 実施形態
９．２ 変形例１
９．３ 変形例２
１０． 第９の実施形態
１０．１ 実施形態
１０．２ 変形例１
１０．３ 変形例２
１０．４ 変形例３
１１． 第１０の実施形態
１１．１ 実施形態
１１．２ 変形例１
１１．３ 変形例２
１２． 第１１の実施形態
１３． 第１２の実施形態
１４． まとめ
１５． 電子機器の構成例
１５．１ 撮像装置
１５．２ 測距装置
１５．３ ゲーム機器
１６． 補足
【0019】
＜＜１． 本発明者らが本開示に係る実施形態を創作するに至る背景＞＞
まずは、本開示の実施形態を説明する前に、本発明者らが本開示の実施形態を創作するに至る背景について説明する。
まずは、本開示の実施形態を説明する前に、本発明者らが本開示の実施形態を創作するに至る背景について説明する。
【0020】
先に説明したように、近年、書き込みが高速で、且つ、低消費電力で動作可能であることから、ＶＣＭＡを利用した電圧制御型ＭＲＡＭ（ＶＣ－ＭＲＡＭ）が注目されてきている。ＶＣ－ＭＲＡＭの基本構造も、磁性体薄膜からなる磁性層２層によって絶縁体の非磁性層（トンネルバリア層）を挟んだサンドイッチ構造を持つＭＴＪ素子である。
【0021】
ＶＣ－ＭＲＡＭの書き込み方式は、単極性電圧で双方向の書き込み動作が行われる。ＭＴＪ素子に電圧が印加されていないとき、記憶層が持つ垂直磁気異方性（磁化が膜面垂直方向に向きやすい性質）によって磁化は膜面垂直方向（ｚ方向）を向いている。同様に、磁化固定層も垂直磁気異方性によって磁化はｚ方向を向いている。ここで、記憶層と磁化固定層との磁化方向がともに＋ｚ方向、すなわち平行状態であって、ＭＴＪ素子に状態０が書き込まれているものとする。さらに、膜面内方向（ｘ方向とｙ方向）のうち＋ｘ方向に外部磁界（Ｈｅｘｔ）がＭＴＪ素子に印加されているとする。この際、ＭＴＪ素子に電圧が印加されると、非磁性層と記憶層との界面付近に発生する電界によって記憶層の垂直磁気異方性が消失し、磁化が膜面垂直方向に向きやすい性質が失われる。その結果、記憶層の磁化は、外部磁界によって磁気エネルギーが最小となっているｘ方向へ向かう運動を始めることとなる。その際、記憶層の磁化の向きは、単純に＋ｚ方向から＋ｘ方向に一直線に変化するのではなく、ｙｚ平面内を外部磁場（Ｈｅｘｔ）の方向を軸として周回しながら＋ｘ方向に徐々に向かう、いわゆるスピンの歳差運動を始めることとなる。
【0022】
そして、最初＋ｚ方向を向いていた記憶層の磁化は、ｙｚ平面内の歳差運動の過程において、略－ｚ方向を向く瞬間が存在する。このときにＭＴＪ素子に印加されている電圧をゼロにすると、記憶層の垂直磁気異方性が元に戻り、磁化が膜面垂直方向に向きやすくなるから、記憶層の磁化は－ｚ方向に固定される。すなわち、ＭＴＪ素子には、パルス状の電圧を印加することによって、記憶層と磁化固定層との磁化方向が平行となる状態０から、記憶層と磁化固定層との磁化方向が反平行となる状態１が書き込まれることとなる。同様に、初めに記憶層の磁化方向が－ｚ方向を向いている状態１の場合でも上述の現象が起きることから、当該ＭＴＪ素子によれば、単極性のパルス電圧の印加によって双方向の書き込みが実現できる。
【0023】
上記特許文献１で開示されているＶＣＭＡを利用した電圧書き込み方式においては、パルス電圧のパルス幅を０．７［ｎｓｅｃ］程度にすることで、記憶層の磁化方向の反転の確率が１（成功）に近づく。また、上記特許文献１で開示されている方式においては、パルス幅を０．７［ｎｓｅｃ］より長くすると、成功率は、振動しながら０．５（成功と失敗が５０％）に収束する。すなわち、記憶層の磁化方向の反転のためには、最適なパルス幅があり、パルス幅の最適値は、外部磁場（Ｈｅｘｔ）に依存する。
【0024】
上記特許文献１で開示されている方式においては、パルス幅を最適時間に対して短くしても長くしても、成功率が劣化することから、パルス幅を精度よく適切に制御することが求められる。しかしながら、数ｎｓｅｃのパルス幅を精度よく制御することが難しい。上記特許文献１には、このような制御を行うことができる制御回路が開示されているが、複数の記憶素子からなるメモリセルアレイが大きくなると、寄生抵抗、寄生容量の存在によるパルス鈍りが無視できなくなり、記憶素子に対して、高精度に、短いパルス幅を持つパルス電圧を印加することはより難しくなる。
【0025】
また、上記特許文献１では、書き込みのフローチャートが示されているが、ここでは、初期読み出しを行った後に、データのプログラム（書き込みパルス電圧の印加）を実行している。詳細には、上記特許文献１で開示されている方式では、単極性（同一方向）のパルス電圧を印加して、記憶層の磁化方向の反転を行うことから（いわゆる「トグル書き込み」）、記憶層が期待する状態と反対の場合のみにパルス電圧を印加するため、初期読み出しを行い、期待と一致するかどうかを確認し、その結果に基づいてパルス電圧を印加する。
【0026】
従って、上記特許文献１で開示されている方式においては、初期読み出しを行うことから、実際の書き込み時間は、初期読み出しの時間と、書き込みパルスを印加する時間とを積算した時間が必要となる。そのため、上記特許文献１で開示されている方式は、書き込みが高速であるというＶＣ－ＭＲＡＭの特性が十分に生かされているとは言えない。
【0027】
そこで、本発明者らは、このような状況を鑑みて、鋭意検討を行い、パルス幅の高精度の制御や初期読み出しを行うことのない、ＶＣ－ＭＲＡＭの実施形態を創作した。本発明者らが創作した本開示の実施形態においては、記憶素子は、ＶＣＭＡを利用することができる記憶層を複数有し、各記憶層の、印加電圧に対する磁気異方性の変化の方向は、互いに逆となっている。もしくは、本発明者らが創作した本開示の実施形態においては、記憶素子は、ＶＣＭＡを利用することができるトンネルバリア層に挟まれた記憶層を有し、一方のトンネルバリア層と記憶層との界面と、他方のトンネルバリア層と記憶層との界面とは、印加電圧に対する磁気異方性の変化の方向は、互いに逆となっている。
【0028】
このような本発明者らの創作した本開示の実施形態によれば、印加電圧のパルス幅が長くなっても、記憶層の磁化方向の反転の確率が劣化することはないことから、パルス幅の高精度の制御を行うことがなく、容易に書き込みを行うことができる。さらに、本開示の実施形態によれば、短いパルス幅を高精度に制御するための複雑、且つ、大規模な制御回路を必要としない。
【0029】
また、本開示の実施形態においては、記憶素子の書き込みは、磁化固定層と記憶層との磁化方向が互いに平行である状態（低抵抗状態）への書き込みと、反平行である状態（高抵抗状態）への書き込みとで、逆方向（逆向き）となる電圧を印加する（いわゆる「非トグル書き込み」）。より詳細には、本開示の実施形態においては、高抵抗状態から低抵抗状態への書き込み及び高抵抗状態を維持する場合と、低抵抗状態から高抵抗状態への書き込み及び低抵抗状態を維持する場合とで、逆方向の電圧を印加する。すなわち、本開示の実施形態においては、記憶層に対して期待する状態に応じた電圧、双極性の電圧を印加するのであり、単極性（同一方向）のパルス電圧を印加して記憶層の磁化方向の反転を行うわけではないことから、初期読み出しを行う必要がない。従って、本開示の実施形態によれば、初期読み出しを行う必要がないことから、書き込み時間が長くなることを避けることができ、書き込みが高速であるというＶＣ－ＭＲＡＭの特性を十分に生かすことができる。以下、このような本開示の実施形態の詳細を順次説明する。
【0030】
＜＜２． 第１の実施形態＞＞
＜２．１ 磁気抵抗素子の構成例＞
まずは、図１を参照して、本開示の第１の実施形態に係る磁気抵抗素子３の構成例について詳細に説明する。図１は、本実施形態に係る磁気抵抗素子３の構成例を示す模式図である。
＜２．１ 磁気抵抗素子の構成例＞
まずは、図１を参照して、本開示の第１の実施形態に係る磁気抵抗素子３の構成例について詳細に説明する。図１は、本実施形態に係る磁気抵抗素子３の構成例を示す模式図である。
【0031】
本実施形態においては、磁気抵抗素子３は、電圧磁気異方性制御（ＶＣＭＡ）効果型磁気抵抗素子であり、図１に示すように、例えば、２つのＭＴＪ素子１００、２００（第１のＭＴＪ素子、第２のＭＴＪ素子）が積層されている積層構造を有する。各ＭＴＪ素子１００、２００は、磁化方向が固定されている磁化固定層（参照層）１０２、２０２と、入力磁場に応じて磁化方向が変化する記憶層１０６、２０６と、磁化固定層１０２、２０２と記憶層１０６、２０６との間に配置されたトンネルバリア層１０４、２０４とを有する。また、本実施形態においては、２つのＭＴＪ素子１００、２００の間には、磁気結合層３００が挟まれている。詳細には、磁気結合層３００は、ＭＴＪ素子（一方のＭＴＪ素子）１００の記憶層１０６と、ＭＴＪ素子（他方のＭＴＪ素子）２００の記憶層２０６とに挟まれるように設けられている。さらに、図１に示すように、２つのＭＴＪ素子１００、２００の積層構造を挟むように、キャップ層４０２及び下地層４００が設けられている。以下、磁気抵抗素子３の各層について順次説明する。
【0032】
磁化固定層１０２、２０２は、コバルト鉄ボロン（ＣｏＦｅＢ）、コバルト鉄ボロン合金、コバルト鉄炭素（ＣｏＦｅＣ）合金、ニッケル鉄ボロン（ＮｉＦｅＢ）合金、ニッケル鉄炭素（ＮｉＦｅＣ）合金等を用いて形成することができる。また、磁化固定層１０２、２０２は、強磁性層からなる構成、あるいは、複数の強磁性層を、非磁性層を介して積層した、積層フェリピン構造としてもよい。積層フェリピン構造の磁化固定層を構成する強磁性層の材料としては、コバルト（Ｃｏ）、コバルト鉄（ＣｏＦｅ）、ＣｏＦｅＢ等を用いることができる。また、非磁性層の材料としては、ルテニウム（Ｒｕ）、レニウム（Ｒｅ）、イリジウム（Ｉｒ）、オスニウム（Ｏｓ）等を用いることができる。また、磁化固定層１０２、２０２は、反強磁性層と強磁性層との反強磁性結合を利用することにより、磁化の向きが固定された層とすることもできる。この場合、反強磁性層の材料としては、鉄マンガン（ＦｅＭｎ）合金、白金マンガン（ＰｔＭｎ）合金、白金クロムマンガン（ＰｔＣｒＭｎ）合金、ニッケルマンガン（ＮｉＭｎ）合金、イリジウムマンガン（ＩｒＭｎ）合金、酸化ニッケル（ＮｉＯ）、酸化鉄（Ｆｅ２Ｏ３）等の磁性体を挙げることができる。さらに、これらの磁性体に、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）、ボロン（Ｂ）、炭素（Ｃ）、酸素（Ｏ）、窒素（Ｎ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、Ｉｒ、タングステン（Ｗ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）等の非磁性元素を添加してもよい。
【0033】
記憶層１０６、２０６は、ＣｏＦｅ、ＣｏＦｅＢ、鉄（Ｆｅ）、ホウ化鉄（ＦｅＢ）等を用いて形成することができる。さらに、記憶層１０６、２０６は、遷移金属（Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ、Ｐｔ、Ａｕ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、ロジウム（Ｒｈ）、Ｐｄ、Ａｇ、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、Ｃｕや、これらの窒化物、酸化物を含んでいてもよい。また、記憶層１０６、２０６は、磁性体への近接磁気モーメント誘起を起こす材料として、Ｉｒ、Ｏｓを用いて形成してもよい。また、本実施形態においては、記憶層１０６、２０６は、膜厚を３．０ｎｍ以下とすることが好ましい。
【0034】
トンネルバリア層１０４、２０４は、マグネシウム（Ｍｇ）、Ａｌ、Ｔｉ、Ｓｉ、亜鉛（Ｚｎ）、Ｚｒ、Ｈｆ、Ｔａ、Ｂｉ、Ｃｒ、ガリウム（Ｇａ）、ランタン（Ｌａ）、ガドリニウム（Ｇｄ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）からなる群から選択された少なくとも１種の元素の酸化物、もしくは、Ｍｇ、Ａｌ、Ｔｉ、Ｓｉ、Ｚｎ、Ｚｒ、Ｈｆ、Ｔａ、Ｂｉ、Ｃｒ、Ｇａ、Ｌａ、Ｇｄ、Ｓｒ、Ｂａからなる群から選択された少なくとも１種の元素の窒化物等を用いて形成することができる。また、トンネルバリア層１０４、２０４は、フッ化マグネシウム（ＭｇＦ２）、フッ化カルシウム（ＣａＦ）、チタン酸ストロンチウム（ＳｒＴｉＯ２）、アルミン酸ランタン（ＬａＡｌＯ３）、酸窒化アルミニウム（ＡｌＮＯ）等の各種の絶縁体、誘電体、半導体を用いて形成してもよい。また、本実施形態においては、トンネルバリア層１０４、２０４は、膜厚を０．６ｎｍ以上とすることが好ましい。
【0035】
本実施形態においては、ＭＴＪ素子１００、２００は、互いにＴＭＲ（Ｔｕｎｎｅｌ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔａｎｃｅ）比が異なることが好ましく、そのため、ＭＴＪ素子１００、２００のトンネルバリア層１０４、２０４は、互いに異なる膜厚を持つことが好ましい。また、本実施形態においては、ＭＴＪ素子２００の高抵抗状態の抵抗値、ＭＴＪ素子１００の高抵抗状態の抵抗値、ＭＴＪ素子１００の低抵抗状態の抵抗値、ＭＴＪ素子２００の低抵抗状態の抵抗値の順で、値が順次小さくなることが好ましい。
【0036】
本実施形態においては、磁気結合層３００による強磁性結合により、磁気結合層３００を挟む２つの記憶層１０６、２０６の磁化が同一方向を向く場合しか存在しない。磁気結合層３００は、Ｍｇ、Ａｌ、Ｔｉ、Ｓｉ、Ｚｎ、Ｚｒ、Ｈｆ、Ｔａ、Ｂｉ、Ｃｒ、Ｇａ、Ｌａ、Ｇｄ、Ｓｒ、Ｂａ、Ｗ、Ｒｅ、Ｉｒ、Ｐｔ、Ａｕ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｏｓ等を用いて形成することができる。また、後述する本開示の第２の実施形態の反強磁性結合層３０２（図１６ 参照）も、磁気結合層３００と同様の材料で形成することができるが、層の膜厚を変えることにより、当該層を磁気結合層３００と反強磁性結合層３０２とのいずれかにすることができる。
【0037】
下地層４００は、Ｃｒ、Ｔａ、Ｒｕ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｔｉ、Ｖ、Ｍｏ、Ｚｒ、Ｈｆ、Ｒｅ、Ｗ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ等の貴金属、それらを含む合金、遷移金属元素からなる層、及び、それらの積層構造を用いて形成することができる。また、下地層４００は、窒化チタン（ＴｉＮ）等の導電性窒化物を用いて形成することもできる。
【0038】
キャップ層４０２は、Ｃｒ、Ｔａ、Ｒｕ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｔｉ、Ｖ、Ｍｏ、Ｚｒ、Ｈｆ、Ｒｅ、Ｗ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ等の貴金属、それらを含む合金、遷移金属元素からなる層、及び、それらの積層構造を用いて形成することができる。また、キャップ層４０２は、ＴｉＮ等の導電性窒化物を用いて形成することができる。
【0039】
また、磁気抵抗素子３の直径は、１５ｎｍ以上、好ましくは３０ｎｍ以上、より好ましくは４０ｎｍ以上であり、２８０ｎｍ以下、好ましくは１００ｎｍ以下、より好ましくは８０ｎｍ以下である。また、磁気抵抗素子３の断面（積層方向に対して垂直に切断した際の断面）の形状は、円形又は楕円形であることができるが、本実施形態においては、特に限定されるものではない。また、本実施形態においては、磁気抵抗素子３は、ＶＣＭＡを利用することができる記憶層１０６、２０６を複数有し、後述するように各記憶層１０６、２０６の、印加電圧に対する磁気異方性の変化の方向は、互いに逆となっていればよく、図３に示される構成に限定されるものではない。また、本実施形態においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を下向き、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を上向きとする。
【0040】
＜２．２ メモリセルアレイの構成例＞
また、図２及び図３を参照して、磁気抵抗素子３を有するメモリセルアレイ１１について説明する。図２は、本実施形態に係るメモリセルアレイ１１の具体的な構成の一例の斜視図であり、図３は、図２のメモリセルアレイ１１の断面図である。
また、図２及び図３を参照して、磁気抵抗素子３を有するメモリセルアレイ１１について説明する。図２は、本実施形態に係るメモリセルアレイ１１の具体的な構成の一例の斜視図であり、図３は、図２のメモリセルアレイ１１の断面図である。
【0041】
図２に示すように、互いに直交する２種類のアドレス配線（ワード線（第２の制御線）及びビット線（第１の制御線）６）の交点に、磁気抵抗素子３が配置される。詳細には、シリコン基板等の半導体基体１０に設けられた素子分離層２によって分離された半導体基体１０の領域に、各磁気抵抗素子３を選択するための選択用トランジスタ（選択素子）が形成されている。選択用トランジスタは、半導体基体１０に設けられたドレイン領域８及びソース領域７と、ゲート電極１とを有する。ゲート電極１は、図２中の奥行方向に延びる一方のアドレス配線（ワード線）を兼ねている。ドレイン領域８は、図２中の左右方向のそって並ぶ２つの選択用トランジスタに共通して形成されており、当該ドレイン領域８には、配線９が接続されている。すなわち、本実施形態においては、ソース領域７と、上方に配置された図２中の左右方向に延びるビット線６との間に、磁気抵抗素子３を配置される。
【0042】
また、図３に示すように、磁気抵抗素子３は、ビット線６とソース領域７とに、それぞれ上下に位置するコンタクト層４を介して接続されている。これにより、２種類のアドレス配線を通じて、磁気抵抗素子３に電圧を印加することで、磁気抵抗素子３にアクセスすることができる。なお、本実施形態に係るメモリセルアレイ１１の構成は、図２及び図３に示される構成に限定されるものではない。
【0043】
【0044】
図４に、本実施形態に係る磁気抵抗素子３に、正電圧（以下、図中の下方に高電位を持つ電圧を印加している場合のことを「正電圧」と呼ぶ）を印加している時と、負電圧（以下、図中の上方に高電位を持つ電圧を印加している場合のことを「負電圧」と呼ぶ）を印加している時との、ＭＴＪ素子１００の記憶層１０６及びＭＴＪ素子２００の記憶層２０６の磁気異方性の変化を模式的に示す。この場合、２つの記憶層１０６、２０６は、磁気結合層３００を介して交換結合（強磁性結合）しており、同一の方向に磁化が向く。なお、図４中、上下方向をｚ軸とし、磁気抵抗素子３にはｚ軸と直交するｘ－ｙ平面方向に、外部磁場Ｈｅｘｔがかけられている。
【0045】
図４に示すように、本実施形態に係る磁気抵抗素子３においては、正電圧を印加すると、ＶＣＭＡ効果により、ＭＴＪ素子１００の記憶層１０６の垂直磁気異方性は大きくなり、ＭＴＪ素子２００の記憶層２０６の垂直磁気異方性は小さくなる。さらに、本実施形態に係る磁気抵抗素子３においては、負電圧を印加すると、ＶＣＭＡ効果により、ＭＴＪ素子１００の記憶層１０６は垂直磁気異方性が小さくなり、ＭＴＪ素子２００の記憶層２０６の垂直磁気異方性は大きくなる。
【0046】
次に、図５に、ＭＴＪ素子１００、２００の抵抗状態と磁化方向との関係を示す。本実施形態においては、ＭＴＪ素子１００、２００は異なる抵抗値を持つ。詳細には、本実施形態においては、ＭＴＪ素子１００の、高抵抗状態の抵抗値Ｒ１（Ｈ）、低抵抗状態の抵抗値Ｒ１（Ｌ）、ＭＴＪ素子２００の、高抵抗状態の抵抗値Ｒ２（Ｈ）、低抵抗状態の抵抗値Ｒ２（Ｌ）は、例えば、Ｒ２（Ｈ）＞Ｒ１（Ｈ）＞Ｒ１（Ｌ）＞Ｒ２（Ｌ）の大小関係を持つ。なお、本実施形態においては、ＭＴＪ素子１００、２００のそれぞれの低抵抗状態の抵抗値（Ｒ１（Ｌ）、Ｒ２（Ｌ））については、ほぼ等しい、もしくは、Ｒ１（Ｌ）＜Ｒ２（Ｌ）の関係であってもよい。
【0047】
以下、記憶層１０６、２０６の磁化方向を矢印（例えば「↑↑」）で示すが、左側の矢印が上層の記憶層１０６の磁化方向を示し、右側の矢印が下層の記憶層２０６の磁化方向を示す。また、以下の図においては、ＭＴＪ素子１００を「第１のＭＴＪ」とも呼び、ＭＴＪ素子２００を「第２のＭＴＪ」とも呼ぶ。
【0048】
上述のような場合、記憶層１０６、２０６の磁化方向が共に上向きの場合（↑↑）には、磁化固定層１０２、２０２の磁化方向との関係で、ＭＴＪ素子１００は高抵抗状態、ＭＴＪ素子２００は低抵抗状態となる。また、同様に、記憶層１０６、２０６の磁化方向が共に下向きの場合（↓↓）には、磁化固定層１０２、２０２の磁化方向との関係で、ＭＴＪ素子１００は低抵抗状態、ＭＴＪ素子２００は高抵抗状態となる。また、磁気抵抗素子３の全体の抵抗値は、ＭＴＪ素子１００、２００の抵抗値の合算となることから、記憶層１０６、２０６の磁化方向が共に上向きの場合（↑↑）には、磁気抵抗素子３は低抵抗状態に、記憶層１０６、２０６の磁化方向が共に下向きの場合（↓↓）には、磁気抵抗素子３は高抵抗状態になる。なお、本実施形態においては、２つの記憶層１０６、２０６は、磁気結合層３００を介して交換結合（強磁性結合）しており、同一の方向に磁化が向く場合しか存在しない。
【0049】
また、上述のような場合、記憶層１０６、２０６の磁化方向が共に上向きの場合（↑↑）には、ＭＴＪ素子２００と比べてＭＴＪ素子１００の抵抗値が大きいことから、磁気抵抗素子３への電圧印加時には、ＭＴＪ素子１００の分圧が大きくなる。一方、記憶層１０６、２０６の磁化方向が共に下向きの場合（↓↓）には、ＭＴＪ素子１００と比べてＭＴＪ素子２００の抵抗値が大きいことから、磁気抵抗素子３への電圧印加時には、ＭＴＪ素子２００の分圧が大きくなる。以上のように、磁気抵抗素子３の抵抗値が変化することから、抵抗値により、磁気抵抗素子３の状態を検知する、すなわち、保存された状態を読み出すことができる。なお、本実施形態においては、ＭＴＪ素子１００、２００の抵抗値の大小関係は、上述と逆でも良く、その場合には、書き込み時の電圧方向も逆となる。
【0050】
次に、図６に、電圧印加時の記憶層１０６、２０６の磁気異方性と、２つの記憶層１０６、２０６が結合した磁化エネルギーとの模式図を示す。また、以下の図においては、「上層」とは、上層側の記憶層１０６を意味し、「下層」とは、下層側の記憶層２０６を意味する。
【0051】
本実施形態に係る磁気抵抗素子３においては、記憶層１０６、２０６の結合による磁化エネルギーが谷を形成すると、記憶層１０６、２０６のいずれかの磁化方向が、外部磁場Ｈｅｘｔの方向を軸とする歳差運動を行いつつ、エネルギーの低い状態へ移動することから、反転が生じる。
【0052】
まずは、低抵抗状態の磁気抵抗素子３に正電圧を印加した場合を説明する。この場合、ＭＴＪ素子１００の分圧が大きく、ＭＴＪ素子１００の記憶層１０６の磁気異方性が大きい。従って、磁気抵抗素子３の全体では、磁気異方性が大きくなることから、図６の左上に示すように、磁化エネルギーは障壁（山）を形成し、磁化方向を反転させることができない。
【0053】
次に、高抵抗状態の磁気抵抗素子３に正電圧を印加した場合を説明する。この場合、ＭＴＪ素子２００の分圧が大きく、ＭＴＪ素子２００の記憶層２０６の磁気異方性が小さい。従って、磁気抵抗素子３の全体では、磁気異方性が小さくなることから、図６の右上に示すように、磁化エネルギーは谷を形成し、磁化方向を反転させることができる。
【0054】
次に、低抵抗状態の磁気抵抗素子３に負電圧を印加した場合を説明する。この場合、ＭＴＪ素子１００の分圧が大きく、ＭＴＪ素子１００の記憶層１０６の磁気異方性が小さい。従って、磁気抵抗素子３の全体では、磁気異方性が小さくなることから、図６の左下に示すように、磁化エネルギーは谷を形成し、磁化方向を反転させることができる。
【0055】
次に、高抵抗状態の磁気抵抗素子３に負電圧を印加した場合を説明する。この場合、ＭＴＪ素子２００の分圧が大きく、ＭＴＪ素子２００の記憶層１０６の磁気異方性が大きい。従って、磁気抵抗素子３の全体では、磁気異方性が大きくなることから、図６の右下に示すように、磁化エネルギーは障壁（山）を形成し、磁化方向を反転させることができない。
【0056】
以上のように、本実施形態に係る磁気抵抗素子３においては、ＭＴＪ素子１００、２００の記憶層１０６、２０６の結合による磁化エネルギーが谷を形成すると、外部磁場Ｈｅｘｔの方向を軸とする歳差運動を行いつつ、エネルギーの低い状態へ移動するために、磁化方向の反転が生じる。さらに、本実施形態においては、以下に説明するように、磁化方向が反転して抵抗状態が変化すると、磁気異方性及び磁化エネルギーも変化することから、磁化方向が反転できない安定した状態となる。
【0057】
図７に、計算機シミュレーションにより得られた、磁気抵抗素子３に電圧を印加した最中の磁化ベクトルの振る舞いを示す。図７中のフラフにおいては、横軸は時間、縦軸は磁化のｚ成分ｍｚを示し、ｍｚが＋１で上向き（↑）、－１で下向き（↓）を意味する。シミュレーションの条件としては、１０～２０ｎｓｅｃの間に電圧を印加し、電圧印加の前後に、１０ｎｓｅｃの緩和時間（電圧を印加しない時間）を設けた。また、また、以下の図においては、「１層」とは、上層側のＭＴＪ素子１００を意味し、「２層」とは、下層側のＭＴＪ素子２００を意味する。
【0058】
低抵抗状態の磁気抵抗素子３に正電圧を印加した場合には、図７の左上に示すように、記憶層１０６、２０６ともに磁化方向が反転せず、状態が維持されていた。また、高抵抗状態の磁気抵抗素子３に正電圧を印加した場合には、図７の右上に示すように、記憶層１０６、２０６ともに磁化方向が反転し、反転後は振動せずに状態が維持されていた。また、低抵抗状態の磁気抵抗素子３に負電圧を印加した場合には、図７の左下に示すように、記憶層１０６、２０６ともに磁化方向が反転し、反転後は振動せずに状態が維持されていた。また、高抵抗状態の磁気抵抗素子３に負電圧を印加した場合には、図７の右下にしめすように、記憶層１０６、２０６ともに磁化方向が反転せず、状態が維持されていた。
【0059】
すなわち、本実施形態に係る磁気抵抗素子３においては、印加する電圧のパルス幅が２０［ｎｓｅｃ］と長くなっても、記憶層１０６、２０６ともに磁化方向が反転した場合であっても、反転後は状態が維持されていた。言い換えると、本実施形態に係る磁気抵抗素子３においては、印加する電圧のパルス幅が長くなっても、記憶層１０６、２０６は、期待される磁化方向を維持することがわかった。
【0060】
先に説明した上記特許文献１で開示されている方式では、電圧印加中は磁化方向が周回することから、印加する電圧のパルス幅を長くすると、磁化方向が所望の方向に反転する成功率が劣化していた。一方、本実施形態においては、印加する電圧のパルス幅を長くしても、反転後は状態が維持される。詳細には、本実施形態においては、図７に示すように、電圧印加開始から２、３［ｎｓｅｃ］以降では、どのタイミングで電圧印加を止めても磁化方向が反転後の状態を維持している。また、本実施形態に係る磁気抵抗素子３は、ＳＴＴ-ＭＲＡＭのように書き込み誤り率を下げるためにパルス幅を長くすることを必要とせず、制御が実現できればパルス幅のさらなる短縮も可能である。例えば、図７では、１００ＭＨｚクロックの周期である１０［ｎｓｅｃ］のパルス幅を想定してシミュレーションを行っているが、将来的に動作周波数が向上して周期が短縮された場合にも、本実施形態は適用することが可能である。
【0061】
従って、本実施形態によれば、印加電圧のパルス幅が長くなっても、記憶層の磁化方向の反転の確率が劣化することはないことから、パルス幅の高精度の制御を行うことがなく、容易に書き込みを行うことができる。さらに、本実施形態によれば、短いパルス幅を高精度に制御するための複雑、且つ、大規模な制御回路を必要としない。
【0062】
また、本実施形態に係る磁気抵抗素子３の動作を利用しようとする場合、低抵抗状態の磁気抵抗素子３への書き込み、及び、低抵抗状態を維持したい際には、正電圧を印加すればよい。また、本実施形態に係る磁気抵抗素子３の動作を利用しようとする場合、高抵抗状態の磁気抵抗素子３への書き込み、及び、高抵抗状態を維持したい際には、負電圧を印加すればよい。言い換えると、本実施形態においては、後述する書き込み回路５１２（図８ 参照）は、磁気抵抗素子３を高抵抗状態へと書き込む電圧（第１の電圧）と、磁気抵抗素子３を低抵抗状態へと書き込む電圧（第２の電圧）とが逆になるように、制御することとなる。
【0063】
先に説明した上記特許文献１で開示されている方式では、電圧印加中は磁化方向が反転することから、磁気抵抗素子３の状態を確認するための初期読み出しが必要であった。一方、本実施形態においては、期待する状態に応じた電圧を印加することで、反転後であっても期待される状態が維持されることから、磁気抵抗素子３の状態を確認するための初期読み出しが不要である。従って、本実施形態によれば、書き込み時間が長くなることを避けることができ、書き込みが高速であるというＶＣ－ＭＲＡＭの特性を十分に生かすことができる。
【0064】
【0065】
図８に示すように、メモリ装置５００は、入出力部（Ｉ／Ｏ）５０２、制御回路５０３、電圧生成回路５０４、センスアンプ５０６、読み出し回路５１０、書き込み回路５１２、ビット／ソースラインアドレスデコーダ５２０、ワードラインアドレスデコーダ５３０、ビットラインに制御回路５４０、ワードライン制御回路５４２、ソースライン制御回路５４４、及び、メモリセルアレイ５５０を主に含む。さらに、メモリセルアレイ５５０は、複数の、上述した磁気抵抗素子３、選択トランジスタ（選択素子）、ビットライン（ＢＬ）、ワードライン（ＷＬ）、及び、ソースライン（ＳＬ）を有する。
【0066】
本実施形態においては、入出力部（Ｉ／Ｏ）５０２を通じて、コマンド、アドレス、書き込みデータ、読み出しデータの受け渡しを行うことができる。電圧生成回路５０４は、書き込み・読み出しに用いるパルス電圧を生成することができる。また、回路動作に必要な電圧は、図示しない電源から供給されるものとする。ビット／ソースラインアドレスデコーダ５２０及びワードラインアドレスデコーダ５３０は、受信したアドレスに応じてアクセスするビット／ソースラインとワードラインのアドレスを取得することができる。書き込み回路５１２及び読み出し回路５１０は、コマンドに応じて、磁気抵抗素子３に対する書き込み／読み出しの制御を行うことができる。詳細には、書き込み回路５１２は、書き込みパルスの制御を行い、読み出し回路５１０は、読み出しパルスの制御を行い、センスアンプ５０６により読み出しデータは検出される。
【0067】
＜２．５ 書き込みフロー＞
次に、図９から図１１を参照して、磁気抵抗素子３の書き込みフローについて説明する。図９は、本実施形態に係るメモリ装置５００の書き込みのタイミングチャートであり、図１０は、本実施形態に係るメモリ装置５００の書き込みのフローチャートであり、図１１は、本実施形態に係るメモリ装置５００の書き込み電圧制御のタイミングチャートである。
次に、図９から図１１を参照して、磁気抵抗素子３の書き込みフローについて説明する。図９は、本実施形態に係るメモリ装置５００の書き込みのタイミングチャートであり、図１０は、本実施形態に係るメモリ装置５００の書き込みのフローチャートであり、図１１は、本実施形態に係るメモリ装置５００の書き込み電圧制御のタイミングチャートである。
【0068】
図９に示すように、本実施形態においては、低抵抗状態への書き込み、及び、低抵抗状態を維持する場合には、磁気抵抗素子３に正電圧を印加するため、ソースラインを高電位に制御する。また、本実施形態においては、高抵抗状態への書き込み、及び、高抵抗状態を維持する場合には、磁気抵抗素子３に負電圧を印加するため、ビットラインを高電位に制御する。なお、本実施形態においては、図１から３及び図８に示した磁気抵抗素子３の積層構造や電気的な接続は、図示された形態に限定されるものではなく、逆であってもよい。すなわち、本実施形態においては、ビットラインとソースラインとの電圧制御の関係は、これらの接続関係等に応じて逆にしてもよい。また、図９においては、ワードライン、ソースライン及びビットラインに印加される電圧のパルス幅を同一としているが、本実施形態においては、パルス幅は異なってもいてもよい。例えば、先にワードラインの電圧をオンしてから、ソースラインもしくはビットラインの電圧をオン／オフして、最後にワードラインをオフしてもよい。
【0069】
図１０に、本実施形態のフローチャートを示す。図８に示すようなブロックを持つメモリ装置５００において、例えば図１０に示す書き込みフローを実行することができる。図１０に示すように、書き込み命令及び書き込みデータの入力によりフローが開始する。次に、メモリ装置５００は、低抵抗状態への書き込み、もしくは、低抵抗状態の維持かどうかを判断する（ステップＳ１０１）。低抵抗状態への書き込み、もしくは、低抵抗状態の維持である場合（ステップＳ１０１：Ｙｅｓ）には、メモリ装置５００は、ステップＳ１０２へ進み、ソースラインを高電位にする設定を行う（ステップＳ１０２）。一方、低抵抗状態への書き込み、もしくは、低抵抗状態の維持でない場合（ステップＳ１０１：Ｎｏ）には、メモリ装置５００は、ステップＳ１０３へ進み、ビットラインを高電位にする設定を行う（ステップＳ１０３）。そして、メモリ装置５００は、ステップＳ１０２又はステップＳ１０４の決定に従って、パルス電圧を印加して（ステップＳ１０４）、フローを終了する。
【0070】
図１１に、メモリ装置５００の書き込み制御タイミングチャートを示す。本実施形態においては、図１０のフローを実行すると、書き込み回路５１２は、図１１に示す制御信号を発行し、各制御回路が図９に示すような電圧を生成する。さらに、書き込みを開始すると、書き込み回路５１２は、書き込み開始信号Ｗｒｉｔｅ Ｓｔａｒｔと書き込み方向制御信号Ｄｉｒｅｃｔｉｏｎ Ｃｏｎｔｒｏｌとを発行する。この際、書き込み回路５１２は、低抵抗状態への書き込み、及び、低抵抗状態を維持する場合は、書き込み方向制御信号Ｄｉｒｅｃｔｉｏｎ ＣｏｎｔｒｏｌをＬｏｗとする。また、書き込み回路５１２は、高抵抗状態への書き込み、及び、高抵抗状態を維持する場合は、書き込み方向制御信号Ｄｉｒｅｃｔｉｏｎ ＣｏｎｔｒｏｌをＨｉｇｈとする。そして、書き込み回路５１２は、制御信号の発行後に書き込みパルスを発行する。
【0071】
＜２．６ 変形例１＞
次に、図１２から図１４を参照して、本実施形態の変形例１を説明する。図１２は、本変形例１に係るメモリ装置５００の書き込みのフローチャートであり、図１３及び図１４は、本変形例１に係るメモリ装置５００の書き込み電圧制御のタイミングチャートである。本変形例１においては、上述の本実施形態と異なり、書き込みの動作が正常に行われるか確認するためにベリファイ読み出しを行う。従って、本変形例１においては、書き込みパルスを１回発行するのではなく、パルス印加後にベリファイ読み出しを行い、期待と一致しなければ再度パルスを印加する。
次に、図１２から図１４を参照して、本実施形態の変形例１を説明する。図１２は、本変形例１に係るメモリ装置５００の書き込みのフローチャートであり、図１３及び図１４は、本変形例１に係るメモリ装置５００の書き込み電圧制御のタイミングチャートである。本変形例１においては、上述の本実施形態と異なり、書き込みの動作が正常に行われるか確認するためにベリファイ読み出しを行う。従って、本変形例１においては、書き込みパルスを１回発行するのではなく、パルス印加後にベリファイ読み出しを行い、期待と一致しなければ再度パルスを印加する。
【0072】
図１２に、本変形例１のフローチャートを示す。図１２に示すステップＳ２０１からステップＳ２０４は、図１０に示す本実施形態のステップＳ１０１からステップＳ１０４と同じであるため、ここでは説明を省略する。次に、メモリ装置５００は、パルス印加後にベリファイ読み出しを行い（ステップＳ２０５）、読み出した結果が期待と一致するかどうかを判断する（ステップＳ２０６）。メモリ装置５００は、期待と一致する場合（ステップＳ２０６：Ｙｅｓ）には、フローを終了し、期待と一致しない場合（ステップＳ２０６：Ｎｏ）には、ステップＳ２０４へ戻る。
【0073】
図１３に、メモリ装置５００の、低抵抗状態への書き込み制御タイミングチャートを示し、図１４に、高抵抗状態への書き込み制御タイミングチャートを示す。本変形例１においては、図１２のフローを実行すると、本実施形態と同様に、書き込み回路５１２は、制御信号を発行し、各制御回路が図１３、１４に示すような電圧を生成する。さらに、書き込みを開始すると、書き込み回路５１２は、書き込み開始信号Ｗｒｉｔｅ Ｓｔａｒｔと書き込み方向制御信号Ｄｉｒｅｃｔｉｏｎ Ｃｏｎｔｒｏｌとを発行する。詳細には、書き込み回路５１２は、低抵抗状態への書き込み、及び、低抵抗状態を維持する場合は、書き込み方向制御信号Ｄｉｒｅｃｔｉｏｎ ＣｏｎｔｒｏｌをＬｏｗとする。一方、書き込み回路５１２は、高抵抗状態への書き込み、及び、高抵抗状態を維持する場合は、書き込み方向制御信号Ｄｉｒｅｃｔｉｏｎ ＣｏｎｔｒｏｌをＨｉｇｈとする。そして、書き込み回路５１２は、制御信号の発行後に書き込みパルスを発行する。さらに、メモリ装置５００は、書き込みパルスの印加後に読み出しを実行する。読み出し回路５１０は、読み出し開始信号Ｒｅａｄ Ｓｔａｒｔを発行して、読み出しパルスの発行制御を行う。読み出しパルスは、ビットライン、ソースラインのいずれを高電位としても良いが、図に示す例においては、ビットラインを高電位としている。次に、磁気抵抗素子３の状態に応じてソースラインの電圧が変化するため、センスアンプ５０６を有効にして（ＳＡ Ｅｎａｂｌｅ）、期待と一致するかどうかを確認する。メモリ装置５００は、一致しなければ、書き込み制御と読み出し制御とを繰り返す。
【0074】
＜２．７ 変形例２＞
次に、図１５を参照して、本実施形態の変形例２を説明する。図１５は、本変形例２に係る磁気抵抗素子３ａの構成例及び動作原理を説明するための説明図である。上述した本実施形態においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を下向き、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を上向きとしていた。一方、本変形例２においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を上向き、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を下向きとする。このような構成であっても、本実施形態と同様に動作させることができる。以下においては、第１の実施形態と共通する点については、説明を省略し、第１の実施形態と異なる点について説明する。
次に、図１５を参照して、本実施形態の変形例２を説明する。図１５は、本変形例２に係る磁気抵抗素子３ａの構成例及び動作原理を説明するための説明図である。上述した本実施形態においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を下向き、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を上向きとしていた。一方、本変形例２においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を上向き、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を下向きとする。このような構成であっても、本実施形態と同様に動作させることができる。以下においては、第１の実施形態と共通する点については、説明を省略し、第１の実施形態と異なる点について説明する。
【0075】
まず、図１５に、ＭＴＪ素子１００、２００の抵抗状態を磁化方向との関係を示す。本変形例２においても、ＭＴＪ素子１００の、高抵抗状態の抵抗値Ｒ１（Ｈ）、低抵抗状態の抵抗値Ｒ１（Ｌ）、ＭＴＪ素子２００の、高抵抗状態の抵抗値Ｒ２（Ｈ）、低抵抗状態の抵抗値Ｒ２（Ｌ）は、例えば、Ｒ２（Ｈ）＞Ｒ１（Ｈ）＞Ｒ１（Ｌ）＞Ｒ２（Ｌ）の大小関係を持つ。なお、本変形例２においても、ＭＴＪ素子１００、２００のそれぞれの低抵抗状態の抵抗値は、ほぼ等しい、もしくは、Ｒ１（Ｌ）＜Ｒ２（Ｌ）に大小関係であってもよい。
【0076】
上述のような場合、記憶層１０６、２０６の磁化方向が共に下向きの場合（↓↓）には、ＭＴＪ素子１００は高抵抗状態、ＭＴＪ素子２００は低抵抗状態となる。また、記憶層１０６、２０６の磁化方向が共に上向きの場合（↑↑）には、ＭＴＪ素子１００は低抵抗状態、ＭＴＪ素子２００は高抵抗状態となる。また、磁気抵抗素子３ａの全体の抵抗値については、記憶層１０６、２０６の磁化方向が共に下向きの場合（↓↓）には、低抵抗状態に、記憶層１０６、２０６の磁化方向が共に上向きの場合（↑↑）には、高抵抗状態になる。
【0077】
また、上述のような場合、記憶層１０６、２０６の磁化方向が共に下向きの場合（↓↓）には、ＭＴＪ素子２００と比べてＭＴＪ素子１００の抵抗値が大きいことから、磁気抵抗素子３ａへの電圧印加時には、ＭＴＪ素子１００の分圧が大きくなる。一方、記憶層１０６、２０６の磁化方向が共に上向きの場合（↑↑）には、ＭＴＪ素子１００と比べてＭＴＪ素子２００の抵抗値が大きいことから、磁気抵抗素子３ａへの電圧印加時には、ＭＴＪ素子２００の分圧が大きくなる。従って、本変形例２においても、本実施形態と同様に、動作させることができる。なお、本変形例２においても、ＭＴＪ素子１００、２００の抵抗値の大小関係は、上述と逆でも良く、その場合には、書き込み時の電圧方向も逆となる。
【0078】
以上のように、本変形例２のような構成であっても、本実施形態と同様に動作させることができる。なお、本変形例２についても、上述の変形例１を適用することができる。
【0079】
＜＜３． 第２の実施形態＞＞
＜３．１ 磁気抵抗素子の構成例＞
次に、図１６を参照して、本開示の第２の実施形態を説明する。図１６は、本実施形態に係る磁気抵抗素子３ｂの構成例を示す模式図である。以下においては、第１の実施形態と共通する点については、説明を省略し、第１の実施形態と異なる点について説明する。
＜３．１ 磁気抵抗素子の構成例＞
次に、図１６を参照して、本開示の第２の実施形態を説明する。図１６は、本実施形態に係る磁気抵抗素子３ｂの構成例を示す模式図である。以下においては、第１の実施形態と共通する点については、説明を省略し、第１の実施形態と異なる点について説明する。
【0080】
上述した第１の実施形態においては、２つのＭＴＪ素子１００、２００の間には、強磁性結合を示す磁気結合層３００が設けられていたが、本実施形態においては、図１６に示すように、反強磁性結合層３０２が設けられている。詳細には、反強磁性結合層３０２は、ＭＴＪ素子（一方のＭＴＪ素子）１００の記憶層１０６と、ＭＴＪ素子（他方のＭＴＪ素子）２００の記憶層２０６とに挟まれるように設けられている。本実施形態においては、反強磁性結合層３０２の反強磁性結合により、２つの記憶層１０６、２０６の磁化方向は、反対方向を向く場合に安定することとなる。なお、本実施形態においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を下向き、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を下向きとする。
【0081】
＜３．２ 動作原理＞
次に、図１７から図１９を参照して、本実施形態に係る磁気抵抗素子３ｂの動作原理を説明する。図１７から図１９は、本実施形態に係る磁気抵抗素子３ｂの動作原理を説明するための説明図である。
次に、図１７から図１９を参照して、本実施形態に係る磁気抵抗素子３ｂの動作原理を説明する。図１７から図１９は、本実施形態に係る磁気抵抗素子３ｂの動作原理を説明するための説明図である。
【0082】
図１７に示すように、本実施形態に係る磁気抵抗素子３ｂにおいても、正電圧を印加することにより、ＶＣＭＡ効果により、ＭＴＪ素子１００の記憶層１０６の垂直磁気異方性は大きくなり、ＭＴＪ素子２００の記憶層２０６の垂直磁気異方性は小さくなる。さらに、本実施形態に係る磁気抵抗素子３ｂにおいても、負電圧を印加することにより、ＶＣＭＡ効果により、ＭＴＪ素子１００の記憶層１０６の垂直磁気異方性は小さくなり、ＭＴＪ素子２００の記憶層２０６の垂直磁気異方性は大きくなる。
【0083】
次に、図１８に、ＭＴＪ素子１００、２００の抵抗状態と磁化方向との関係を示す。本実施形態においても、ＭＴＪ素子１００、２００は、異なる抵抗値を持つ。詳細には、本実施形態においては、ＭＴＪ素子１００の、高抵抗状態の抵抗値Ｒ１（Ｈ）、低抵抗状態の抵抗値Ｒ１（Ｌ）、ＭＴＪ素子２００の、高抵抗状態の抵抗値Ｒ２（Ｈ）、低抵抗状態の抵抗値Ｒ２（Ｌ）は、例えば、Ｒ２（Ｈ）＞Ｒ１（Ｈ）＞Ｒ１（Ｌ）＞Ｒ２（Ｌ）の大小関係を持つ。なお、本実施形態においては、ＭＴＪ素子１００、２００のそれぞれの低抵抗状態の抵抗値は、ほぼ等しい、もしくは、Ｒ１（Ｌ）＜Ｒ２（Ｌ）の大小関係であってもよい。
【0084】
上述のような場合、記憶層１０６、２０６の磁化方向が異なる方向（↑↓）の場合には、ＭＴＪ素子１００は高抵抗状態、ＭＴＪ素子２００は低抵抗状態となる。また、記憶層１０６、２０６の磁化方向が異なる方向（↓↑）には、ＭＴＪ素子１００は低抵抗状態、ＭＴＪ素子２００は高抵抗状態となる。また、磁気抵抗素子３ｂの全体の抵抗値については、記憶層１０６、２０６の磁化方向が異なる方向（↑↓）の場合には、低抵抗状態に、記憶層１０６、２０６の磁化方向が異なる方向（↓↑）には、高抵抗状態になる。なお、本実施形態においては、反強磁性結合により、２つの記憶層１０６、２０６の磁化方向が反対方向を向く場合しか存在しない。
【0085】
また、記憶層１０６、２０６の磁化方向が異なる方向（↑↓）の場合には、ＭＴＪ素子１００の抵抗値が大きいことから、磁気抵抗素子３ｂへの電圧印加時には、ＭＴＪ素子１００の分圧が大きくなる。一方、ＭＴＪ素子１００、２００の記憶層１０６、２０６の磁化方向が異なる方向（↓↑）には、ＭＴＪ素子２００の抵抗値が大きいことから、磁気抵抗素子３ｂへの電圧印加時には、ＭＴＪ素子２００の分圧が大きくなる。なお、本実施形態においては、ＭＴＪ素子１００、２００の抵抗値の大小関係は、上述と逆でも良く、その場合には、書き込み時の電圧方向も逆となる。
【0086】
次に、図１９に、電圧印加時のＭＴＪ素子１００、２００の記憶層１０６、２０６の磁気異方性と、２つの記憶層１０６、２０６が結合した磁化エネルギーとの模式図を示す。なお、本実施形態においては、図に示される磁化方向が第１の実施形態の図６と異なるものの、動作原理については、第１の実施形態と同様であるため、ここでは説明を省略する。
【0087】
＜３．３ 変形例１＞
第２の実施形態においても、第１の実施形態の変形例１を適用することができる。
第２の実施形態においても、第１の実施形態の変形例１を適用することができる。
【0088】
＜３．４ 変形例２＞
次に、図２０を参照して、本実施形態の変形例２を説明する。図２０は、本変形例２に係る磁気抵抗素子３ｃの構成例及び動作原理を説明するための説明図である。上述の本実施形態においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を下向き、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を下向きとしていた。一方、本変形例２においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を上向き、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を上向きとする。このような構成であっても、本実施形態と同様に動作させることができる。なお、本変形例２についても、上述の変形例１を適用することができる。
次に、図２０を参照して、本実施形態の変形例２を説明する。図２０は、本変形例２に係る磁気抵抗素子３ｃの構成例及び動作原理を説明するための説明図である。上述の本実施形態においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を下向き、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を下向きとしていた。一方、本変形例２においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を上向き、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を上向きとする。このような構成であっても、本実施形態と同様に動作させることができる。なお、本変形例２についても、上述の変形例１を適用することができる。
【0089】
次に、図２０に、ＭＴＪ素子１００、２００の抵抗状態と磁化方向との関係を示す。本変形例２においても、ＭＴＪ素子１００の、高抵抗状態の抵抗値Ｒ１（Ｈ）、低抵抗状態の抵抗値Ｒ１（Ｌ）、ＭＴＪ素子２００の、高抵抗状態の抵抗値Ｒ２（Ｈ）、低抵抗状態の抵抗値Ｒ２（Ｌ）は、例えば、Ｒ２（Ｈ）＞Ｒ１（Ｈ）＞Ｒ１（Ｌ）＞Ｒ２（Ｌ）の大小関係を持つ。なお、本変形例２においても、ＭＴＪ素子１００、２００のそれぞれの低抵抗状態の抵抗値は、ほぼ等しい、もしくは、Ｒ１（Ｌ）＜Ｒ２（Ｌ）の大小関係であってもよい。
【0090】
上述のような場合、記憶層１０６、２０６の磁化方向が異なる方向（↓↑）の場合には、ＭＴＪ素子１００は高抵抗状態、ＭＴＪ素子２００は低抵抗状態となる。また、記憶層１０６、２０６の磁化方向が異なる方向（↑↓）には、ＭＴＪ素子１００は低抵抗状態、ＭＴＪ素子２００は高抵抗状態となる。また、磁気抵抗素子３ｃの全体の抵抗値については、記憶層１０６、２０６の磁化方向が異なる方向（↓↑）の場合には、低抵抗状態に、記憶層１０６、２０６の磁化方向が異なる方向（↑↓）には、高抵抗状態になる。なお、本変形例２においても、反強磁性結合により、２つの記憶層１０６、２０６の磁化方向が反対方向を向く場合しか存在しない。
【0091】
また、上述のような場合、記憶層１０６、２０６の磁化方向が異なる方向（↓↑）の場合には、ＭＴＪ素子１００の抵抗値が大きいことから、磁気抵抗素子３ｃへの電圧印加時には、ＭＴＪ素子１００の分圧が大きくなる。一方、記憶層１０６、２０６の磁化方向が異なる方向（↑↓）には、ＭＴＪ素子２００の抵抗値が大きいことから、磁気抵抗素子３ｃへの電圧印加時には、ＭＴＪ素子２００の分圧が大きくなる。なお、本変形例２においても、ＭＴＪ素子１００、２００の抵抗値の大小関係は、上述と逆でも良く、その場合には、書き込み時の電圧方向も逆となる。
【0092】
＜＜４． 第３の実施形態＞＞
＜４．１ 磁気抵抗素子の構成例＞
次に、図２１を参照して、本開示の第３の実施形態を説明する。図２１は、本実施形態に係る磁気抵抗素子３ｄの構成例を示す模式図である。以下においては、第１及び第２の実施形態と共通する点については、説明を省略し、第１及び第２の実施形態と異なる点について説明する。
＜４．１ 磁気抵抗素子の構成例＞
次に、図２１を参照して、本開示の第３の実施形態を説明する。図２１は、本実施形態に係る磁気抵抗素子３ｄの構成例を示す模式図である。以下においては、第１及び第２の実施形態と共通する点については、説明を省略し、第１及び第２の実施形態と異なる点について説明する。
【0093】
上述の第１の実施形態においては、磁気抵抗素子３は、２つのＭＴＪ素子１００、２００を有していたが、本実施形態においては、図２１に示すように、上方のＭＴＪ素子１００から磁化固定層１０２を削除した構成となっている。詳細には、磁気抵抗素子３ｄは、ＭＴＪ素子２００と、ＭＴＪ素子２００の記憶層２０６と接する磁気結合層３００とを有する。さらに、磁気抵抗素子３ｄは、磁気結合層３００に接する記憶層（他の記憶層）１０６及び記憶層１０６と接するトンネルバリア層（他のトンネルバリア層）１０４からなる抵抗素子を有する。本実施形態においては、磁気結合層３００の強磁性結合により、２つの記憶層１０６、２０６の磁化方向が同一方向を向く場合に安定する。なお、本実施形態においては、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を上向きとする。
【0094】
＜４．２ 動作原理＞
次に、図２２から図２４を参照して、本実施形態に係る磁気抵抗素子３ｄの動作原理を説明する。図２２から図２４は、本実施形態に係る磁気抵抗素子３ｄの動作原理を説明するための説明図である。
次に、図２２から図２４を参照して、本実施形態に係る磁気抵抗素子３ｄの動作原理を説明する。図２２から図２４は、本実施形態に係る磁気抵抗素子３ｄの動作原理を説明するための説明図である。
【0095】
図２２に示すように、本実施形態に係る磁気抵抗素子３ｄにおいては、正電圧を印加することにより、記憶層１０６の垂直磁気異方性は大きくなり、ＭＴＪ素子２００の記憶層２０６の垂直磁気異方性は小さくなる。さらに、本実施形態に係る磁気抵抗素子３ｂにおいては、負電圧を印加することにより、記憶層１０６の垂直磁気異方性は小さくなり、ＭＴＪ素子２００の記憶層２０６の垂直磁気異方性は大きくなる。
【0096】
次に、図２３に、抵抗状態と磁化方向との関係を示す。詳細には、本実施形態においては、上層の抵抗値Ｒ１、下層のＭＴＪ素子２００の、高抵抗状態の抵抗値Ｒ２（Ｈ）、低抵抗状態の抵抗値Ｒ２（Ｌ）は、例えば、Ｒ２（Ｈ）＞Ｒ１＞Ｒ２（Ｌ）の大小関係を持つ。
【0097】
上述のような場合、記憶層１０６、２０６の磁化方向が共に上向きの場合（↑↑）には、ＭＴＪ素子２００は低抵抗状態となる。また、記憶層１０６、２０６の磁化方向が共に下向きの場合（↓↓）には、ＭＴＪ素子２００は高抵抗状態となる。また、磁気抵抗素子３ｄの全体の抵抗値については、記憶層１０６、２０６の磁化方向が共に上向きの場合（↑↑）には、低抵抗状態に、記憶層１０６、２０６の磁化方向が共に下向きの場合（↓↓）には、高抵抗状態になる。なお、本実施形態においては、強磁性結合により、２つの記憶層１０６、２０６の磁化方向が同一方向を向く場合しか存在しない。
【0098】
また、上述のような場合、記憶層１０６、２０６の磁化方向が共に上向きの場合（↑↑）には、ＭＴＪ素子２００と比べて上層の抵抗値が大きいことから、磁気抵抗素子３ｄへの電圧印加時には、上層の分圧が大きくなる。一方、記憶層１０６、２０６の磁化方向が共に下向きの場合（↓↓）には、上層と比べてＭＴＪ素子２００の抵抗値が大きいことから、磁気抵抗素子３ｄへの電圧印加時には、ＭＴＪ素子２００の分圧が大きくなる。なお、本実施形態においては、抵抗値の大小関係は、上述と逆でも良く、その場合には、書き込み時の電圧方向も逆となる。
【0099】
次に、図２４に、記憶層１０６、２０６の磁気異方性と、２つの記憶層１０６、２０６が結合した磁化エネルギーとの模式図を示す。なお、本実施形態においては、動作原理については、第１の実施形態と同様であるため、ここでは説明を省略する。
【0100】
＜４．３ 変形例１＞
第３の実施形態においても、第１の実施形態の変形例１を適用することができる。
第３の実施形態においても、第１の実施形態の変形例１を適用することができる。
【0101】
＜４．４ 変形例２＞
次に、図２５を参照して、本実施形態の変形例２を説明する。図２５は、本変形例２に係る磁気抵抗素子３ｅの構成例及び動作原理を説明するための説明図である。上述の本実施形態においては、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を上向きとしていた。一方、本変形例２においては、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を下向きとする。このような構成であっても、本実施形態と同様に動作させることができる。なお、本変形例２についても、上述の変形例１を適用することができる。
次に、図２５を参照して、本実施形態の変形例２を説明する。図２５は、本変形例２に係る磁気抵抗素子３ｅの構成例及び動作原理を説明するための説明図である。上述の本実施形態においては、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を上向きとしていた。一方、本変形例２においては、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を下向きとする。このような構成であっても、本実施形態と同様に動作させることができる。なお、本変形例２についても、上述の変形例１を適用することができる。
【0102】
次に、図２５に、抵抗状態と磁化方向との関係を示す。詳細には、本変形例２においては、上層の抵抗値Ｒ１、ＭＴＪ素子２００の、高抵抗状態の抵抗値Ｒ２（Ｈ）、低抵抗状態の抵抗値Ｒ２（Ｌ）は、例えば、Ｒ２（Ｈ）＞Ｒ１＞Ｒ２（Ｌ）の大小関係を持つ。
【0103】
上述のような場合、記憶層１０６、２０６の磁化方向が共に下向きの場合（↓↓）には、ＭＴＪ素子２００は低抵抗状態となる。また、記憶層１０６、２０６の磁化方向が共に上向きの場合（↑↑）には、ＭＴＪ素子２００は高抵抗状態となる。また、磁気抵抗素子３ｅの全体の抵抗値については、記憶層１０６、２０６の磁化方向が共に下向きの場合（↓↓）には、低抵抗状態に、記憶層１０６、２０６の磁化方向が共に上向きの場合（↑↑）には、高抵抗状態になる。なお、本変形例２においても、強磁性結合により、２つの記憶層１０６、２０６の磁化方向が同一方向を向く場合しか存在しない。
【0104】
また、上述のような場合、記憶層１０６、２０６の磁化方向が共に下向きの場合（↓↓）には、ＭＴＪ素子２００と比べて上層の抵抗値が大きいことから、磁気抵抗素子３ｅへの電圧印加時には、上層の分圧が大きくなる。一方、記憶層１０６、２０６の磁化方向が共に上向きの場合（↑↑）には、上層と比べてＭＴＪ素子２００の抵抗値が大きいことから、磁気抵抗素子３ｅへの電圧印加時には、ＭＴＪ素子２００の分圧が大きくなる。なお、本変形例においては、抵抗値の大小関係は、上述と逆でも良く、その場合には、書き込み時の電圧方向も逆となる。
【0105】
＜４．５ 変形例３＞
次に、図２６及び図２７を参照して、本実施形態の変形例３を説明する。図２６は、本変形例３に係る磁気抵抗素子３ｆの構成例を示す模式図であり、図２６は、本変形例３に係る磁気抵抗素子３ｆの構成例及び動作原理を説明するための説明図である。上述の本実施形態においては、磁気抵抗素子３ｄは、上層のＭＴＪ素子１００から磁化固定層１０２を削除した構成となっていたが、本変形例３においては、図２６に示すように、下層のＭＴＪ素子２００から磁化固定層２０２を削除した構成となっている。また、変形例３においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を下向きとする。このような構成であっても、本実施形態と同様に動作させることができる。なお、本変形例３についても、上述の変形例１を適用することができる。
次に、図２６及び図２７を参照して、本実施形態の変形例３を説明する。図２６は、本変形例３に係る磁気抵抗素子３ｆの構成例を示す模式図であり、図２６は、本変形例３に係る磁気抵抗素子３ｆの構成例及び動作原理を説明するための説明図である。上述の本実施形態においては、磁気抵抗素子３ｄは、上層のＭＴＪ素子１００から磁化固定層１０２を削除した構成となっていたが、本変形例３においては、図２６に示すように、下層のＭＴＪ素子２００から磁化固定層２０２を削除した構成となっている。また、変形例３においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を下向きとする。このような構成であっても、本実施形態と同様に動作させることができる。なお、本変形例３についても、上述の変形例１を適用することができる。
【0106】
次に、図２７に、抵抗状態と磁化方向との関係を示す。詳細には、本変形例３においては、ＭＴＪ素子１００の、高抵抗状態の抵抗値Ｒ１（Ｈ）、低抵抗状態の抵抗値Ｒ１（Ｌ）、下層の抵抗値Ｒ２は、例えば、Ｒ１（Ｈ）＞Ｒ２＞Ｒ１（Ｌ）の大小関係を持つ。
【0107】
上述のような場合、記憶層１０６、２０６の磁化方向が共に下向きの場合（↓↓）には、ＭＴＪ素子１００は低抵抗状態となる。また、記憶層１０６、２０６の磁化方向が共に上向きの場合（↑↑）には、ＭＴＪ素子１００は高抵抗状態となる。また、磁気抵抗素子３ｆの全体の抵抗値については、記憶層１０６、２０６の磁化方向が共に下向きの場合（↓↓）には、低抵抗状態に、記憶層１０６、２０６の磁化方向が共に上向きの場合（↑↑）には、高抵抗状態になる。
【0108】
また、上述のような場合、記憶層１０６、２０６の磁化方向が共に下向きの場合（↓↓）には、ＭＴＪ素子１００と比べて下層の抵抗値が大きいことから、磁気抵抗素子３ｆへの電圧印加時には、下層の分圧が大きくなる。一方、記憶層１０６、２０６の磁化方向が共に上向きの場合（↑↑）には、下層と比べてＭＴＪ素子１００の抵抗値が大きいことから、磁気抵抗素子３ｆへの電圧印加時には、ＭＴＪ素子１００の分圧が大きくなる。なお、本変形例においては、抵抗値の大小関係は、上述と逆でも良く、その場合には、書き込み時の電圧方向も逆となる。
【0109】
＜４．６ 変形例４＞
次に、図２８を参照して、本実施形態の変形例４を説明する。図２８は、本変形例４に係る磁気抵抗素子３ｇの構成例及び動作原理を説明するための説明図である。上述の変形例３においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を下向きとしていた。一方、本変形例４においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を上向きとする。このような構成であっても、本実施形態と同様に動作させることができる。なお、本変形例４についても、上述の変形例１を適用することができる。
次に、図２８を参照して、本実施形態の変形例４を説明する。図２８は、本変形例４に係る磁気抵抗素子３ｇの構成例及び動作原理を説明するための説明図である。上述の変形例３においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を下向きとしていた。一方、本変形例４においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を上向きとする。このような構成であっても、本実施形態と同様に動作させることができる。なお、本変形例４についても、上述の変形例１を適用することができる。
【0110】
次に、図２８に、抵抗状態と磁化方向との関係を示す。詳細には、本変形例４においては、ＭＴＪ素子１００の、高抵抗状態の抵抗値Ｒ１（Ｈ）、低抵抗状態の抵抗値Ｒ１（Ｌ）、下層の抵抗値Ｒ２は、例えば、Ｒ１（Ｈ）＞Ｒ２＞Ｒ１（Ｌ）の大小関係を持つ。
【0111】
上述のような場合、記憶層１０６、２０６の磁化方向が共に上向きの場合（↑↑）には、ＭＴＪ素子１００は低抵抗状態となる。また、記憶層１０６、２０６の磁化方向が共に下向きの場合（↓↓）には、ＭＴＪ素子１００は高抵抗状態となる。また、磁気抵抗素子３ｇの全体の抵抗値については、記憶層１０６、２０６の磁化方向が共に上向きの場合（↑↑）には、低抵抗状態に、記憶層１０６、２０６の磁化方向が共に下向きの場合（↓↓）には、高抵抗状態になる。
【0112】
また、上述のような場合、記憶層１０６、２０６の磁化方向が共に上向きの場合（↑↑）には、ＭＴＪ素子１００と比べて下層の抵抗値が大きいことから、磁気抵抗素子３ｇへの電圧印加時には、下層の分圧が大きくなる。一方、記憶層１０６、２０６の磁化方向が共に下向きの場合（↓↓）には、下層と比べてＭＴＪ素子１００の抵抗値が大きいことから、磁気抵抗素子３ｇへの電圧印加時には、ＭＴＪ素子１００の分圧が大きくなる。なお、本変形例においては、抵抗値の大小関係は、上述と逆でも良く、その場合には、書き込み時の電圧方向も逆となる。
【0113】
＜＜５． 第４の実施形態＞＞
＜５．１ 磁気抵抗素子の構成例＞
次に、図２９を参照して、本開示の第４の実施形態を説明する。図２９は、本実施形態に係る磁気抵抗素子３ｈの構成例を示す模式図である。以下においては、第１から第３の実施形態と共通する点については、説明を省略し、第１から第３の実施形態と異なる点について説明する。
＜５．１ 磁気抵抗素子の構成例＞
次に、図２９を参照して、本開示の第４の実施形態を説明する。図２９は、本実施形態に係る磁気抵抗素子３ｈの構成例を示す模式図である。以下においては、第１から第３の実施形態と共通する点については、説明を省略し、第１から第３の実施形態と異なる点について説明する。
【0114】
本実施形態においては、図２９に示すように、上述の第３の実施形態の磁気結合層３００の代わりに、反強磁性結合層３０２が設けられている。本実施形態においては、反強磁性結合層３０２の反強磁性結合により、２つの記憶層１０６、２０６の磁化が反対方向を向く場合に安定する。なお、本実施形態においては、ＭＴＪ素子２００の磁化固定層２０２の磁化方向は上向きとする。
【0115】
＜５．２ 動作原理＞
次に、図３０から図３２を参照して、本実施形態に係る磁気抵抗素子３ｈの動作原理を説明する。図３０から図３２は、本実施形態に係る磁気抵抗素子３ｈの動作原理を説明するための説明図である。
次に、図３０から図３２を参照して、本実施形態に係る磁気抵抗素子３ｈの動作原理を説明する。図３０から図３２は、本実施形態に係る磁気抵抗素子３ｈの動作原理を説明するための説明図である。
【0116】
図３０に示すように、本実施形態に係る磁気抵抗素子３ｈにおいては、正電圧を印加することにより、記憶層１０６の垂直磁気異方性が大きくなり、ＭＴＪ素子２００の記憶層２０６の垂直磁気異方性は小さくなる。さらに、本実施形態に係る磁気抵抗素子３ｈにおいては、負電圧を印加することにより、記憶層１０６の垂直磁気異方性は小さくなり、ＭＴＪ素子２００の記憶層２０６の垂直磁気異方性は大きくなる。
【0117】
次に、図３１に、抵抗状態と磁化方向との関係を示す。詳細には、本実施形態においては、上層の抵抗値Ｒ１、ＭＴＪ素子２００の、高抵抗状態の抵抗値Ｒ２（Ｈ）、低抵抗状態の抵抗値Ｒ２（Ｌ）は、例えば、Ｒ２（Ｈ）＞Ｒ１＞Ｒ２（Ｌ）の大小関係を持つ。
【0118】
上述のような場合、記憶層１０６、２０６の磁化方向が異なる場合（↓↑）には、ＭＴＪ素子２００は低抵抗状態となる。また、記憶層１０６、２０６の磁化方向が異なる場合（↑↓）には、ＭＴＪ素子２００は高抵抗状態となる。また、磁気抵抗素子３ｈの全体の抵抗値については、記憶層１０６、２０６の磁化方向が異なる場合（↓↑）には、低抵抗状態に、記憶層１０６、２０６の磁化方向が異なる場合（↑↓）には、高抵抗状態になる。なお、本実施形態においては、強磁性結合により、２つの記憶層１０６、２０６の磁化方向が異なる方向を向く場合しか存在しない。
【0119】
また、上述のような場合、記憶層１０６、２０６の磁化方向が異なる場合（↓↑）には、ＭＴＪ素子２００と比べて上層の抵抗値が大きいことから、磁気抵抗素子３ｈへの電圧印加時には、上層の分圧が大きくなる。一方、記憶層１０６、２０６の磁化方向が異なる場合（↑↓）には、上層と比べてＭＴＪ素子２００の抵抗値が大きいことから、磁気抵抗素子３ｈへの電圧印加時には、ＭＴＪ素子２００の分圧が大きくなる。なお、本実施形態においては、抵抗値の大小関係は、上述と逆でも良く、その場合には、書き込み時の電圧方向も逆となる。
【0120】
次に、図３２に、記憶層１０６、２０６の磁気異方性と、２つの記憶層１０６、２０６が結合した磁化エネルギーとの模式図を示す。なお、本実施形態においては、動作原理については、第１の実施形態と同様であるため、ここでは説明を省略する。
【0121】
＜５．３ 変形例１＞
第４の実施形態においても、第１の実施形態の変形例１を適用することができる。
第４の実施形態においても、第１の実施形態の変形例１を適用することができる。
【0122】
＜５．４ 変形例２＞
次に、図３３を参照して、本実施形態の変形例２を説明する。図３３は、本変形例２に係る磁気抵抗素子３ｉの構成例及び動作原理を説明するための説明図である。上述の本実施形態においては、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を上向きとしていた。一方、本変形例２においては、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を下向きとする。このような構成であっても、本実施形態と同様に動作させることができる。なお、本変形例２についても、上述の変形例１を適用することができる。
次に、図３３を参照して、本実施形態の変形例２を説明する。図３３は、本変形例２に係る磁気抵抗素子３ｉの構成例及び動作原理を説明するための説明図である。上述の本実施形態においては、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を上向きとしていた。一方、本変形例２においては、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を下向きとする。このような構成であっても、本実施形態と同様に動作させることができる。なお、本変形例２についても、上述の変形例１を適用することができる。
【0123】
次に、図３３に、抵抗状態と磁化方向との関係を示す。詳細には、本変形例２においては、上層の抵抗値Ｒ１、ＭＴＪ素子２００の、高抵抗状態の抵抗値Ｒ２（Ｈ）、低抵抗状態の抵抗値Ｒ２（Ｌ）は、例えば、Ｒ２（Ｈ）＞Ｒ１＞Ｒ２（Ｌ）の大小関係を持つ。
【0124】
上述のような場合、記憶層１０６、２０６の磁化方向が異なる場合（↑↓）には、ＭＴＪ素子２００は低抵抗状態となる。また、記憶層１０６、２０６の磁化方向が異なる場合（↓↑）には、ＭＴＪ素子２００は高抵抗状態となる。また、記憶層１０６、２０６の磁化方向が異なる場合（↑↓）には、磁気抵抗素子３ｉに全体は低抵抗状態に、記憶層１０６、２０６の磁化方向が異なる場合（↓↑）には、磁気抵抗素子３ｉに全体は高抵抗状態になる。
【0125】
また、上述のような場合、記憶層１０６、２０６の磁化方向が異なる場合（↑↓）には、上層の抵抗値が大きいことから、磁気抵抗素子３ｉへの電圧印加時には、上層の分圧が大きくなる。一方、記憶層１０６、２０６の磁化方向が異なる場合（↓↑）には、ＭＴＪ素子２００の抵抗値が大きいことから、磁気抵抗素子３ｉへの電圧印加時には、ＭＴＪ素子２００の分圧が大きくなる。なお、本変形例においては、抵抗値の大小関係は、上述と逆でも良く、その場合には、書き込み時の電圧方向も逆となる。
【0126】
＜５．５ 変形例３＞
次に、図３４及び図３５を参照して、本実施形態の変形例３を説明する。図３４は、本変形例３に係る磁気抵抗素子３ｊの構成例を示す模式図であり、図３５は、本変形例３に係る磁気抵抗素子３ｊの構成例及び動作原理を説明するための説明図である。上述の本実施形態においては、磁気抵抗素子３ｈは、上方のＭＴＪ素子１００から磁化固定層１０２を削除した構成となっていたが、本変形例３においては、図３４に示すように、下方のＭＴＪ素子２００から磁化固定層２０２を削除した構成となっている。なお、本変形例３においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を下向きとする。このような構成であっても、本実施形態と同様に動作させることができる。なお、本変形例３についても、上述の変形例１を適用することができる。
次に、図３４及び図３５を参照して、本実施形態の変形例３を説明する。図３４は、本変形例３に係る磁気抵抗素子３ｊの構成例を示す模式図であり、図３５は、本変形例３に係る磁気抵抗素子３ｊの構成例及び動作原理を説明するための説明図である。上述の本実施形態においては、磁気抵抗素子３ｈは、上方のＭＴＪ素子１００から磁化固定層１０２を削除した構成となっていたが、本変形例３においては、図３４に示すように、下方のＭＴＪ素子２００から磁化固定層２０２を削除した構成となっている。なお、本変形例３においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を下向きとする。このような構成であっても、本実施形態と同様に動作させることができる。なお、本変形例３についても、上述の変形例１を適用することができる。
【0127】
次に、図３５に、抵抗状態と磁化方向との関係を示す。詳細には、本変形例３においては、ＭＴＪ素子１００の、高抵抗状態の抵抗値Ｒ１（Ｈ）、低抵抗状態の抵抗値Ｒ１（Ｌ）、下層の抵抗値Ｒ２は、例えば、Ｒ１（Ｈ）＞Ｒ２＞Ｒ１（Ｌ）の大小関係を持つ。
【0128】
上述のような場合、記憶層１０６、２０６の磁化方向が異なる場合（↓↑）には、ＭＴＪ素子１００は低抵抗状態となる。また、記憶層１０６、２０６の磁化方向が異なる場合（↑↓）には、ＭＴＪ素子１００は高抵抗状態となる。また、磁気抵抗素子３ｊの全体の抵抗値については、記憶層１０６、２０６の磁化方向が異なる場合（↓↑）には、低抵抗状態に、記憶層１０６、２０６の磁化方向が異なる場合（↑↓）には、高抵抗状態になる。
【0129】
また、上述のような場合、記憶層１０６、２０６の磁化方向が異なる場合（↓↑）には、ＭＴＪ素子１００と比べて下層の抵抗値が大きいことから、磁気抵抗素子３ｊへの電圧印加時には、下層の分圧が大きくなる。一方、記憶層１０６、２０６の磁化方向が異なる場合（↑↓）には、下層と比べてＭＴＪ素子１００の抵抗値が大きいことから、磁気抵抗素子３ｊへの電圧印加時には、ＭＴＪ素子１００の分圧が大きくなる。なお、本変形例においては、抵抗値の大小関係は、上述と逆でも良く、その場合には、書き込み時の電圧方向も逆となる。
【0130】
＜５．６ 変形例４＞
次に、図３６を参照して、本実施形態の変形例４を説明する。図３６は、本変形例４に係る磁気抵抗素子３ｋの構成例及び動作原理を説明するための説明図である。上述の変形例３においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を下向きとしていた。一方、本変形例４においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を上向きとする。このような構成であっても、本実施形態と同様に動作させることができる。なお、本変形例４についても、上述の変形例１を適用することができる。
次に、図３６を参照して、本実施形態の変形例４を説明する。図３６は、本変形例４に係る磁気抵抗素子３ｋの構成例及び動作原理を説明するための説明図である。上述の変形例３においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を下向きとしていた。一方、本変形例４においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を上向きとする。このような構成であっても、本実施形態と同様に動作させることができる。なお、本変形例４についても、上述の変形例１を適用することができる。
【0131】
次に、図３６に、抵抗状態と磁化方向との関係を示す。詳細には、本変形例４においては、ＭＴＪ素子１００の、高抵抗状態の抵抗値Ｒ１（Ｈ）、低抵抗状態の抵抗値Ｒ１（Ｌ）、下層の抵抗値Ｒ２は、例えば、Ｒ１（Ｈ）＞Ｒ２＞Ｒ１（Ｌ）の大小関係を持つ。
【0132】
上述のような場合、記憶層１０６、２０６の磁化方向が異なる場合（↑↓）には、ＭＴＪ素子１００は低抵抗状態となる。また、記憶層１０６、２０６の磁化方向が異なる場合（↓↑）には、ＭＴＪ素子１００は高抵抗状態となる。また、磁気抵抗素子３ｋの全体の抵抗値については、記憶層１０６、２０６の磁化方向が異なる場合（↑↓）には、低抵抗状態に、記憶層１０６、２０６の磁化方向が異なる場合（↓↑）には、高抵抗状態になる。
【0133】
また、上述のような場合、記憶層１０６、２０６の磁化方向が異なる場合（↑↓）には、下層の抵抗値が大きいことから、磁気抵抗素子３ｋへの電圧印加時には、下層の分圧が大きくなる。一方、記憶層１０６、２０６の磁化方向が異なる場合（↓↑）には、ＭＴＪ素子１００の抵抗値が大きいことから、磁気抵抗素子３ｋへの電圧印加時には、ＭＴＪ素子１００の分圧が大きくなる。なお、本変形例においては、抵抗値の大小関係は、上述と逆でも良く、その場合には、書き込み時の電圧方向も逆となる。
【0134】
＜＜６． 第５の実施形態＞＞
＜６．１ 磁気抵抗素子の構成例＞
次に、図３７を参照して、本開示の第５の実施形態を説明する。図３７は、本実施形態に係る磁気抵抗素子３ｍの構成例を示す模式図である。以下においては、第１から第４の実施形態と共通する点については、説明を省略し、第１から第４の実施形態と異なる点について説明する。
＜６．１ 磁気抵抗素子の構成例＞
次に、図３７を参照して、本開示の第５の実施形態を説明する。図３７は、本実施形態に係る磁気抵抗素子３ｍの構成例を示す模式図である。以下においては、第１から第４の実施形態と共通する点については、説明を省略し、第１から第４の実施形態と異なる点について説明する。
【0135】
本実施形態においては、図３７に示すように、磁気抵抗素子３ｍは、２つのＭＴＪ素子１００、２００を有するものの、その間には、磁気結合層３００や反強磁性結合層３０２が設けられていない。さらに、本実施形態においては、２つのＭＴＪ素子１００、２００は、１つの記憶層１０６を共有する。なお、本実施形態においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を下向き、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を上向きとする。
【0136】
＜６．２ 動作原理＞
次に、図３８から図４０を参照して、本実施形態に係る磁気抵抗素子３ｍの動作原理を説明する。図３８から図４０は、本実施形態に係る磁気抵抗素子３ｍの動作原理を説明するための説明図である。なお、以下の図においては、「上側界面」は、上層のトンネルバリア層１０４と記憶層１０６との界面を意味し、「下側界面」は、下層のトンネルバリア層２０４と記憶層１０６との界面を意味する。
次に、図３８から図４０を参照して、本実施形態に係る磁気抵抗素子３ｍの動作原理を説明する。図３８から図４０は、本実施形態に係る磁気抵抗素子３ｍの動作原理を説明するための説明図である。なお、以下の図においては、「上側界面」は、上層のトンネルバリア層１０４と記憶層１０６との界面を意味し、「下側界面」は、下層のトンネルバリア層２０４と記憶層１０６との界面を意味する。
【0137】
図３８に示すように、本実施形態に係る磁気抵抗素子３ｍにおいては、正電圧を印加することにより、ＶＣＭＡ効果により、上層のトンネルバリア層１０４と記憶層１０６との界面は、垂直磁気異方性が大きくなり、下層のトンネルバリア層２０４と記憶層１０６との界面は、垂直磁気異方性が小さくなる。さらに、本実施形態に係る磁気抵抗素子３ｍにおいては、負電圧を印加することにより、ＶＣＭＡ効果により、上層のトンネルバリア層１０４と記憶層１０６との界面は、垂直磁気異方性が小さくなり、下層のトンネルバリア層２０４と記憶層１０６との界面は、垂直磁気異方性が大きくなる。
【0138】
次に、図３９に、ＭＴＪ素子１００、２００の抵抗状態と磁化方向との関係を示す。本実施形態においては、ＭＴＪ素子１００、２００は異なる抵抗値を持つ。詳細には、本実施形態においては、ＭＴＪ素子１００の、高抵抗状態の抵抗値Ｒ１（Ｈ）、低抵抗状態の抵抗値Ｒ１（Ｌ）、ＭＴＪ素子２００の、高抵抗状態の抵抗値Ｒ２（Ｈ）、低抵抗状態の抵抗値Ｒ２（Ｌ）は、例えば、Ｒ２（Ｈ）＞Ｒ１（Ｈ）＞Ｒ１（Ｌ）＞Ｒ２（Ｌ）の大小関係を持つ。なお、本実施形態においては、ＭＴＪ素子１００、２００のそれぞれの低抵抗状態の抵抗値は、ほぼ等しい、もしくは、Ｒ１（Ｌ）＜Ｒ２（Ｌ）の大小関係をもっていてもよい。
【0139】
上述のような場合、記憶層１０６の磁化方向が上向きの場合（↑）には、ＭＴＪ素子１００は高抵抗状態、ＭＴＪ素子２００は低抵抗状態となる。また、記憶層１０６の磁化方向が下向きの場合（↓）には、ＭＴＪ素子１００は低抵抗状態、ＭＴＪ素子２００は高抵抗状態となる。また、磁気抵抗素子３ｍの全体の抵抗値は、ＭＴＪ素子１００、２００の抵抗値の合算となることから、記憶層１０６の磁化方向が上向きの場合（↑）には、磁気抵抗素子３ｍは低抵抗状態に、記憶層１０６の磁化方向が下向きの場合（↓）には、磁気抵抗素子３ｍは高抵抗状態になる。
【0140】
また、上述のような場合、記憶層１０６の磁化方向が上向きの場合（↑）には、ＭＴＪ素子１００の抵抗値が大きいことから、磁気抵抗素子３ｍへの電圧印加時には、ＭＴＪ素子１００の分圧が大きくなる。一方、記憶層１０６の磁化方向が下向きの場合（↓）には、ＭＴＪ素子２００の抵抗値が大きいことから、磁気抵抗素子３ｍへの電圧印加時には、ＭＴＪ素子２００の分圧が大きくなる。なお、本実施形態においては、ＭＴＪ素子１００、２００の抵抗値の大小関係は、上述と逆でも良く、その場合には、書き込み時の電圧方向も逆となる。
【0141】
次に、図４０に、上層のトンネルバリア層１０４と記憶層１０６との界面及び下層のトンネルバリア層２０４と記憶層１０６との界面の磁気異方性と、磁化エネルギーとの模式図を示す。なお、本実施形態においては、動作原理については、第１の実施形態と同様であるため、ここでは説明を省略する。
【0142】
＜６．３ 変形例１＞
第５の実施形態においても、第１の実施形態の変形例１を適用することができる。
第５の実施形態においても、第１の実施形態の変形例１を適用することができる。
【0143】
＜６．４ 変形例２＞
次に、図４１を参照して、本実施形態の変形例２を説明する。図４１は、本変形例２に係る磁気抵抗素子３ｎの構成例及び動作原理を説明するための説明図である。上述の本実施形態においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を下向き、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を上向きとしていた。一方、本変形例２においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を上向き、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を下向きとする。このような構成であっても、本実施形態と同様に動作させることができる。なお、本変形例２についても、上述の変形例１を適用することができる。
次に、図４１を参照して、本実施形態の変形例２を説明する。図４１は、本変形例２に係る磁気抵抗素子３ｎの構成例及び動作原理を説明するための説明図である。上述の本実施形態においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を下向き、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を上向きとしていた。一方、本変形例２においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を上向き、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を下向きとする。このような構成であっても、本実施形態と同様に動作させることができる。なお、本変形例２についても、上述の変形例１を適用することができる。
【0144】
次に、図４１に、ＭＴＪ素子１００、２００の抵抗状態と磁化方向との関係を示す。本変形例２においても、ＭＴＪ素子１００、２００は異なる抵抗値を持つ。詳細には、本実施形態においては、ＭＴＪ素子１００の、高抵抗状態の抵抗値Ｒ１（Ｈ）、低抵抗状態の抵抗値Ｒ１（Ｌ）、ＭＴＪ素子２００の、高抵抗状態の抵抗値Ｒ２（Ｈ）、低抵抗状態の抵抗値Ｒ２（Ｌ）は、例えば、Ｒ２（Ｈ）＞Ｒ１（Ｈ）＞Ｒ１（Ｌ）＞Ｒ２（Ｌ）の大小関係を持つ。なお、本実施形態においては、ＭＴＪ素子１００、２００のそれぞれの低抵抗状態の抵抗値は、ほぼ等しい、もしくは、Ｒ１（Ｌ）＜Ｒ２（Ｌ）の大小関係であってもよい。
【0145】
上述のような場合、ＭＴＪ素子１００の記憶層１０６の磁化方向が下向きの場合（↓）には、ＭＴＪ素子１００は高抵抗状態、ＭＴＪ素子２００は低抵抗状態となる。また、記憶層１０６の磁化方向が上向きの場合（↑）には、ＭＴＪ素子１００は低抵抗状態、ＭＴＪ素子２００は高抵抗状態となる。また、磁気抵抗素子３ｎの全体の抵抗値については、記憶層１０６の磁化方向が下向きの場合（↓）には、低抵抗状態に、記憶層１０６の磁化方向が上向きの場合（↑）には、高抵抗状態になる。
【0146】
また、上述のような場合、記憶層１０６の磁化方向が下向きの場合（↓）には、ＭＴＪ素子１００の抵抗値が大きいことから、磁気抵抗素子３ｎへの電圧印加時には、ＭＴＪ素子１００の分圧が大きくなる。一方、記憶層１０６の磁化方向が上向きの場合（↑）には、ＭＴＪ素子２００の抵抗値が大きいことから、磁気抵抗素子３ｎへの電圧印加時には、ＭＴＪ素子２００の分圧が大きくなる。なお、本実施形態においては、ＭＴＪ素子１００、２００の抵抗値の大小関係は、上述と逆でも良く、その場合には、書き込み時の電圧方向も逆となる。
【0147】
＜＜７． 第６の実施形態＞＞
＜７．１ 磁気抵抗素子の構成例＞
次に、図４２を参照して、本開示の第６の実施形態を説明する。図４２は、本実施形態に係る磁気抵抗素子３ｐの構成例を示す模式図である。以下においては、第１から第５の実施形態と共通する点については、説明を省略し、第１から第５の実施形態と異なる点について説明する。
＜７．１ 磁気抵抗素子の構成例＞
次に、図４２を参照して、本開示の第６の実施形態を説明する。図４２は、本実施形態に係る磁気抵抗素子３ｐの構成例を示す模式図である。以下においては、第１から第５の実施形態と共通する点については、説明を省略し、第１から第５の実施形態と異なる点について説明する。
【0148】
上述の第５の実施形態においては、磁気抵抗素子３ｍは、２つのＭＴＪ素子１００、２００を有するものの、１つの記憶層１０６を共有していた。本実施形態においては、第５の実施形態の上方のＭＴＪ素子１００から磁化固定層１０２を削除した構成を有する。詳細には、本実施形態に係る磁気抵抗素子３ｐは、ＭＴＪ素子２００を有する。さらに、磁気抵抗素子３ｐは、ＭＴＪ素子２００の記憶層２０６と接するトンネルバリア層（他のトンネルバリア層）１０４からなる抵抗素子を有する。なお、本実施形態においては、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を上向きとする。
【0149】
＜７．２ 動作原理＞
次に、図４３から図４５を参照して、本実施形態に係る磁気抵抗素子３ｐの動作原理を説明する。図４３から図４５は、本実施形態に係る磁気抵抗素子３ｐの動作原理を説明するための説明図である。なお、以下の図においては、「上側界面」は、上層のトンネルバリア層１０４と記憶層２０６との界面を意味し、「下側界面」は、下層のトンネルバリア層２０４と記憶層２０６との界面を意味する。
次に、図４３から図４５を参照して、本実施形態に係る磁気抵抗素子３ｐの動作原理を説明する。図４３から図４５は、本実施形態に係る磁気抵抗素子３ｐの動作原理を説明するための説明図である。なお、以下の図においては、「上側界面」は、上層のトンネルバリア層１０４と記憶層２０６との界面を意味し、「下側界面」は、下層のトンネルバリア層２０４と記憶層２０６との界面を意味する。
【0150】
図４３に示すように、本実施形態に係る磁気抵抗素子３ｐにおいては、正電圧を印加することにより、ＶＣＭＡ効果により、上層のトンネルバリア層１０４と記憶層２０６との界面は、垂直磁気異方性が大きくなり、下層のトンネルバリア層２０４と記憶層２０６との界面は、垂直磁気異方性が小さくなる。さらに、本実施形態に係る磁気抵抗素子３ｐにおいては、負電圧を印加することにより、ＶＣＭＡ効果により、上層のトンネルバリア層１０４と記憶層２０６との界面は、垂直磁気異方性が小さくなり、下層のトンネルバリア層２０４と記憶層２０６との界面は、垂直磁気異方性が大きくなる。
【0151】
次に、図４４に、抵抗状態と磁化方向との関係を示す。詳細には、本実施形態においては、上層の抵抗値Ｒ１、ＭＴＪ素子２００の、高抵抗状態の抵抗値Ｒ２（Ｈ）、低抵抗状態の抵抗値Ｒ２（Ｌ）は、例えば、Ｒ２（Ｈ）＞Ｒ１＞Ｒ２（Ｌ）の大小関係を持つ。
【0152】
上述のような場合、記憶層２０６の磁化方向が上向きの場合（↑）には、ＭＴＪ素子２００は低抵抗状態となる。また、記憶層２０６の磁化方向が下向きの場合（↓）には、ＭＴＪ素子２００は高抵抗状態となる。また、磁気抵抗素子３ｐの全体の抵抗値については、記憶層２０６の磁化方向が上向きの場合（↑）には、低抵抗状態に、記憶層２０６の磁化方向が下向きの場合（↓）には、高抵抗状態になる。
【0153】
また、上述のような場合、記憶層２０６の磁化方向が上向きの場合（↑）には、上層の抵抗値が大きいことから、磁気抵抗素子３ｐへの電圧印加時には、上層の分圧が大きくなる。一方、記憶層２０６の磁化方向が下向き場合（↓）には、ＭＴＪ素子２００の抵抗値が大きいことから、磁気抵抗素子３ｐへの電圧印加時には、ＭＴＪ素子２００の分圧が大きくなる。なお、本実施形態においては、抵抗値の大小関係は、上述と逆でも良く、その場合には、書き込み時の電圧方向も逆となる。
【0154】
次に、図４５に、上層のトンネルバリア層１０４と記憶層２０６との界面及び下層のトンネルバリア層２０４と記憶層２０６との界面の磁気異方性と、磁化エネルギーとの模式図を示す。なお、本実施形態においては動作原理については、第１の実施形態と同様であるため、ここでは説明を省略する。
【0155】
＜７．３ 変形例１＞
第６の実施形態においても、第１の実施形態の変形例１を適用することができる。
第６の実施形態においても、第１の実施形態の変形例１を適用することができる。
【0156】
＜７．４ 変形例２＞
次に、図４６を参照して、本実施形態の変形例２を説明する。図４６は、本変形例２に係る磁気抵抗素子３ｑの構成例及び動作原理を説明するための説明図である。上述の本実施形態においては、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を上向きとしていた。一方、本変形例２においては、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を下向きとする。このような構成であっても、本実施形態と同様に動作させることができる。なお、本変形例２についても、上述の変形例１を適用することができる。
次に、図４６を参照して、本実施形態の変形例２を説明する。図４６は、本変形例２に係る磁気抵抗素子３ｑの構成例及び動作原理を説明するための説明図である。上述の本実施形態においては、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を上向きとしていた。一方、本変形例２においては、ＭＴＪ素子２００の磁化固定層２０２の磁化方向を下向きとする。このような構成であっても、本実施形態と同様に動作させることができる。なお、本変形例２についても、上述の変形例１を適用することができる。
【0157】
次に、図４６に、抵抗状態と磁化方向との関係を示す。詳細には、本変形例２においては、上層の抵抗値Ｒ１、ＭＴＪ素子２００の、高抵抗状態の抵抗値Ｒ２（Ｈ）、低抵抗状態の抵抗値Ｒ２（Ｌ）は、例えば、Ｒ２（Ｈ）＞Ｒ１＞Ｒ２（Ｌ）の大小関係を持つ。
【0158】
上述のような場合、記憶層２０６の磁化方向が下向きの場合（↓）には、ＭＴＪ素子２００は低抵抗状態となる。また、記憶層２０６の磁化方向が上向きの場合（↑）には、ＭＴＪ素子２００は高抵抗状態となる。また、磁気抵抗素子３ｑの全体の抵抗値については、記憶層２０６の磁化方向が下向きの場合（↓）には、低抵抗状態に、記憶層２０６の磁化方向が上向きの場合（↑）には、高抵抗状態になる。
【0159】
また、上述のような場合、記憶層２０６の磁化方向が下向きの場合（↓）には、上層の抵抗値が大きいことから、磁気抵抗素子３ｑへの電圧印加時には、上層の分圧が大きくなる。一方、記憶層２０６の磁化方向が上向き場合（↑）には、ＭＴＪ素子２００の抵抗値が大きいことから、磁気抵抗素子３ｑへの電圧印加時には、ＭＴＪ素子２００の分圧が大きくなる。なお、本実施形態においては、抵抗値の大小関係は、上述と逆でも良く、その場合には、書き込み時の電圧方向も逆となる。
【0160】
＜７．５ 変形例３＞
次に、図４７及び図４８を参照して、本実施形態の変形例３を説明する。図４７は、本変形例３に係る磁気抵抗素子３ｒの構成例を示す模式図であり、図４８は、本変形例３に係る磁気抵抗素子３ｒの構成例及び動作原理を説明するための説明図である。上述の本実施形態においては、磁気抵抗素子３ｐは、上方のＭＴＪ素子１００から磁化固定層１０２を削除した構成となっていたが、本変形例３においては、図４７に示すように、下方のＭＴＪ素子２００から磁化固定層２０２を削除した構成となっている。本変形例３においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を下向きとする。このような構成であっても、本実施形態と同様に動作させることができる。なお、本変形例３についても、上述の変形例１を適用することができる。
次に、図４７及び図４８を参照して、本実施形態の変形例３を説明する。図４７は、本変形例３に係る磁気抵抗素子３ｒの構成例を示す模式図であり、図４８は、本変形例３に係る磁気抵抗素子３ｒの構成例及び動作原理を説明するための説明図である。上述の本実施形態においては、磁気抵抗素子３ｐは、上方のＭＴＪ素子１００から磁化固定層１０２を削除した構成となっていたが、本変形例３においては、図４７に示すように、下方のＭＴＪ素子２００から磁化固定層２０２を削除した構成となっている。本変形例３においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を下向きとする。このような構成であっても、本実施形態と同様に動作させることができる。なお、本変形例３についても、上述の変形例１を適用することができる。
【0161】
次に、図４８に、抵抗状態と磁化方向との関係を示す。詳細には、本変形例３においては、下層の抵抗値Ｒ２、ＭＴＪ素子１００の、高抵抗状態の抵抗値Ｒ１（Ｈ）、低抵抗状態の抵抗値Ｒ１（Ｌ）は、例えば、Ｒ１（Ｈ）＞Ｒ２＞Ｒ１（Ｌ）の大小関係を持つ。
【0162】
上述のような場合、記憶層１０６の磁化方向が下向きの場合（↓）には、ＭＴＪ素子１００は低抵抗状態となる。また、記憶層１０６の磁化方向が上向きの場合（↑）には、ＭＴＪ素子１００は高抵抗状態となる。また、磁気抵抗素子３ｒの全体の抵抗値については、記憶層１０６の磁化方向が下向きの場合（↓）には、低抵抗状態に、記憶層１０６の磁化方向が上向きの場合（↑）には、高抵抗状態になる。
【0163】
また、上述のような場合、記憶層１０６の磁化方向が下向きの場合（↓）には、下層の抵抗値が大きいことから、磁気抵抗素子３ｒへの電圧印加時には、下層の分圧が大きくなる。一方、記憶層１０６の磁化方向が上向き場合（↑）には、ＭＴＪ素子１００の抵抗値が大きいことから、磁気抵抗素子３ｒへの電圧印加時には、ＭＴＪ素子１００の分圧が大きくなる。なお、本実施形態においては、抵抗値の大小関係は、上述と逆でも良く、その場合には、書き込み時の電圧方向も逆となる。
【0164】
＜７．６ 変形例４＞
次に、図４９を参照して、本実施形態の変形例４を説明する。図４９は、本変形例４に係る磁気抵抗素子３ｓの構成例及び動作原理を説明するための説明図である。上述の変形例３においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を下向きとしていた。一方、本変形例４においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を上向きとする。このような構成であっても、本実施形態と同様に動作させることができる。なお、本変形例４についても、上述の変形例１を適用することができる。
次に、図４９を参照して、本実施形態の変形例４を説明する。図４９は、本変形例４に係る磁気抵抗素子３ｓの構成例及び動作原理を説明するための説明図である。上述の変形例３においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を下向きとしていた。一方、本変形例４においては、ＭＴＪ素子１００の磁化固定層１０２の磁化方向を上向きとする。このような構成であっても、本実施形態と同様に動作させることができる。なお、本変形例４についても、上述の変形例１を適用することができる。
【0165】
次に、図４９に、抵抗状態と磁化方向との関係を示す。詳細には、本変形例４においては、下層の抵抗値Ｒ２、ＭＴＪ素子１００の、高抵抗状態の抵抗値Ｒ１（Ｈ）、低抵抗状態の抵抗値Ｒ１（Ｌ）は、例えば、Ｒ１（Ｈ）＞Ｒ２＞Ｒ１（Ｌ）の大小関係を持つ。
【0166】
上述のような場合、記憶層１０６の磁化方向が上向きの場合（↑）には、ＭＴＪ素子１００は低抵抗状態となる。また、記憶層１０６の磁化方向が下向きの場合（↓）には、ＭＴＪ素子１００は高抵抗状態となる。また、磁気抵抗素子３ｓの全体の抵抗値については、記憶層１０６の磁化方向が上向きの場合（↑）には、低抵抗状態に、記憶層１０６の磁化方向が下向きの場合（↓）には、高抵抗状態になる。
【0167】
また、上述のような場合、記憶層１０６の磁化方向が上向きの場合（↑）には、下層の抵抗値が大きいことから、磁気抵抗素子３ｓへの電圧印加時には、下層の分圧が大きくなる。一方、記憶層１０６の磁化方向が下向き場合（↓）には、ＭＴＪ素子１００の抵抗値が大きいことから、磁気抵抗素子３ｓへの電圧印加時には、ＭＴＪ素子１００の分圧が大きくなる。なお、本実施形態においては、抵抗値の大小関係は、上述と逆でも良く、その場合には、書き込み時の電圧方向も逆となる。
【0168】
＜＜８． 第７の実施形態＞＞
＜８．１ 実施形態＞
上述した本開示の第１から第６の実施形態及び変形例に係る磁気抵抗素子３は、クロスポイント構造を持つクロスポイントメモリ（クロスポイント型メモリアレイ）に適用することができる。クロスポイント構造とは、複数のワード線と複数のビット線が交差した領域のそれぞれにメモリセル（磁気抵抗素子３）を配置する構造のことである。
＜８．１ 実施形態＞
上述した本開示の第１から第６の実施形態及び変形例に係る磁気抵抗素子３は、クロスポイント構造を持つクロスポイントメモリ（クロスポイント型メモリアレイ）に適用することができる。クロスポイント構造とは、複数のワード線と複数のビット線が交差した領域のそれぞれにメモリセル（磁気抵抗素子３）を配置する構造のことである。
【0169】
そこで、図５０から図５３を参照して、本開示の第７の実施形態として、第１から第６の実施形態及び変形例を適用したクロスポイントメモリの実施形態を説明する。図５０は、本実施形態に係るメモリセルアレイ５５０ａの回路図であり、図５１は、本実施形態に係るメモリ装置５００ａの構成例を示すブロック図である。また、図５２は、本実施形態における低抵抗状態への書き込みパルス制御を説明するための説明図であり、図５３は、本実施形態における高抵抗状態への書き込みパルス制御を説明するための説明図である。
【0170】
図５０に示すように、本実施形態のメモリセルアレイ５５０ａにおいては、複数の磁気抵抗素子３及び選択素子５は、行方向及び列方向に沿って配列される。詳細には、本実施形態のメモリセルアレイ５５０ａにおいては、Ｗｏｒｄ Ｌｉｎｅ（ＷＬ）とＢｉｔ Ｌｉｎｅ（ＢＬ）の交差する箇所に、第１から第６の実施形態及び変形例に係る磁気抵抗素子３と選択素子５とが配置される。より具体的には、同一列の磁気抵抗素子３の一端は、共通のＢｉｔ Ｌｉｎｅ（ＢＬ）（第１の制御線）に電気的に接続され、同一行の磁気抵抗素子３の他端を共通のＷｏｒｄ Ｌｉｎｅ（ＷＬ）（第２の制御線）に電気的に接続される。また、選択素子については、磁気抵抗素子３のいずれか一方の端子と直列に接続される。さらに、本実施形態のメモリセルアレイ５５０ａは、メモリセルと印加電圧とを選択するスイッチ５５２を有する。図５０においては、磁気抵抗素子３の反転が生じる電圧をＶ＿ｗｒｉｔｅとし、スイッチ５５２は、Ｗｏｒｄ Ｌｉｎｅ（ＷＬ）とＢｉｔ Ｌｉｎｅ（ＢＬ）とを３通りの電位（Ｖ＿ｗｒｉｔｅ／２、ＧＮＤ、－Ｖ＿ｗｒｉｔｅ／２）のいずれかに設定する。
【0171】
図５１に、本実施形態に係るメモリ装置５００ａの構成例を示す。図５１においては、電源、電圧生成等、書き込み／読み出し処理に直接影響しない機能部の図示を省略している。選択スイッチ５５２は、図５１のＢＬバイアス回路（ＢＬ ｂｉａｓｉｎｇ ｃｉｒｃｕｉｔ）５６０、ＷＬバイアス回路（ＷＬ ｂｉａｓｉｎｇ ｃｉｒｃｕｉｔ）５６２に配置される。読み出し回路（ｒｅａｄ ｃｉｒｃｕｉｔ）５６４は、メモリセルから読み出しを行うことができる。また、制御パルスは、パルス生成部（Ｐｕｌｓｅ Ｇｅｎｅｒａｔｏｒ）５６６で生成する。制御パルスの生成タイミング等といった書き込み制御は、制御回路（Ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）５６８で行う。本実施形態に係るメモリ装置５００ａにおいては、メモリセルアレイ５５０ａを複数搭載し、アクセスするビット数と同数のメモリセルアレイ５５０ａが同時に動作することができる。入出力部（Ｉ／Ｆ）５７０は、書き込み／読み出しなどのコマンドアドレスを受信し、アドレスデコーダ（ＣＭＤ／Ａｄｄｒｅｓｓ Ｄｅｃｏｄｅｒ）５７２は、コマンドアドレスを解釈して内部信号へ変換し、書き込みであれば書き込みデータと共に各メモリセルアレイ５５０ａの制御回路５６８へ信号を伝送する。なお、本実施形態においては、読み出しについては、既存の方法を用いることができる。
【0172】
図５２に、本実施形態における低抵抗状態への書き込みパルス制御を示す。本実施形態においては、図５２に示すように、書き込みターゲットになるメモリセル接続されたＷＬとＢＬとを選択し、選択したＷＬに－Ｖ＿Ｗｒｉｔｅ／２、ＢＬにＶ＿Ｗｒｉｔｅ／２を印加する。その他のＷＬ及びＢＬは０［Ｖ］（ＧＮＤ）のままとする。従って、選択したターゲットのメモリセルにのみに、電圧Ｖ＿Ｗｒｉｔｅが印加されることとなる。なお、ターゲットのメモリセルの同一列または同一行の他のメモリセルにおいては、電圧Ｖ＿Ｗｒｉｔｅ／２が印加されることから、磁化方向の反転は起きない。
【0173】
図５３に、本実施形態における高抵抗状態への書き込みパルス制御を示す。本実施形態においては、図５３に示すように、書き込みターゲットになるメモリセル接続されたＷＬとＢＬとを選択し、選択したＷＬにＶ＿Ｗｒｉｔｅ／２、ＢＬに－Ｖ＿Ｗｒｉｔｅ／２を印加する。その他のＷＬ及びＢＬは０［Ｖ］（ＧＮＤ）のままとする。従って、選択したターゲットのメモリセルにのみに、電圧Ｖ＿Ｗｒｉｔｅが印加されることとなる。なお、ターゲットのメモリセルの同一列または同一行の他のメモリセルにおいては、電圧Ｖ＿Ｗｒｉｔｅ／２が印加されることから、磁化方向の反転は起きない。
【0174】
＜８．２ 変形例＞
次に、図５４を参照して、本実施形態の変形例を説明する。図５４は、本変形例に係るメモリセルアレイ５５０ｂの回路図である。本変形例においては、上述の本実施形態と異なり、メモリセルは選択素子５を含んでいない。本変形例においても、メモリセルの磁気抵抗素子３に書き込む際には、電圧Ｖ＿Ｗｒｉｔｅを印加するものとする。このような場合、メモリセルの磁気抵抗素子３に、書き込み電圧の半分、すなわち、電圧Ｖ＿Ｗｒｉｔｅ／２が印加されても、磁化方向の反転が起きず、書き込みは行われない。そこで、本変形例においては、このような特性を利用して、選択素子５を設けていなくても、ターゲットとするメモリセルのみに書き込みを行うことができる。詳細には、本変形例においては、ターゲットのメモリセルの同一列または同一行の他のメモリセルには、電圧Ｖ＿Ｗｒｉｔｅ／２が印加されるが、磁化方向の反転は起きない。従って、本変形例においても、ターゲットのメモリセルのみ、磁化方向を反転させ、書き込みを行うことができる。
次に、図５４を参照して、本実施形態の変形例を説明する。図５４は、本変形例に係るメモリセルアレイ５５０ｂの回路図である。本変形例においては、上述の本実施形態と異なり、メモリセルは選択素子５を含んでいない。本変形例においても、メモリセルの磁気抵抗素子３に書き込む際には、電圧Ｖ＿Ｗｒｉｔｅを印加するものとする。このような場合、メモリセルの磁気抵抗素子３に、書き込み電圧の半分、すなわち、電圧Ｖ＿Ｗｒｉｔｅ／２が印加されても、磁化方向の反転が起きず、書き込みは行われない。そこで、本変形例においては、このような特性を利用して、選択素子５を設けていなくても、ターゲットとするメモリセルのみに書き込みを行うことができる。詳細には、本変形例においては、ターゲットのメモリセルの同一列または同一行の他のメモリセルには、電圧Ｖ＿Ｗｒｉｔｅ／２が印加されるが、磁化方向の反転は起きない。従って、本変形例においても、ターゲットのメモリセルのみ、磁化方向を反転させ、書き込みを行うことができる。
【0175】
＜＜９． 第８の実施形態＞＞
＜９．１ 実施形態＞
上述した本開示の第１から第６の実施形態及び変形例に係る磁気抵抗素子３は、信号を一時的に保持するラッチ回路を持つメモリ装置にも適用することができる。そこで、図５５から図５８を参照して、本開示の第８の実施形態として、第１から第６の実施形態及び変形例を適用した、不揮発性ラッチ回路を持つメモリ装置の実施形態を説明する。図５５は、本実施形態に係るメモリ装置５００ｃの回路図である。図５６は、本実施形態に係るメモリ装置５００ｃがラッチ回路として機能する際の動作を説明するための説明図である。図５７及び図５８は、本実施形態に係るメモリ装置５００ｃのストアの際の動作を説明するための説明図である。以下の図においては、「素子Ａ」は磁気抵抗素子Ａを意味し、「素子Ｂ」は磁気抵抗素子Ｂを意味する。
＜９．１ 実施形態＞
上述した本開示の第１から第６の実施形態及び変形例に係る磁気抵抗素子３は、信号を一時的に保持するラッチ回路を持つメモリ装置にも適用することができる。そこで、図５５から図５８を参照して、本開示の第８の実施形態として、第１から第６の実施形態及び変形例を適用した、不揮発性ラッチ回路を持つメモリ装置の実施形態を説明する。図５５は、本実施形態に係るメモリ装置５００ｃの回路図である。図５６は、本実施形態に係るメモリ装置５００ｃがラッチ回路として機能する際の動作を説明するための説明図である。図５７及び図５８は、本実施形態に係るメモリ装置５００ｃのストアの際の動作を説明するための説明図である。以下の図においては、「素子Ａ」は磁気抵抗素子Ａを意味し、「素子Ｂ」は磁気抵抗素子Ｂを意味する。
【0176】
図５５に示すように、本実施形態に係るメモリ装置５００ｃは、ラッチ回路と２つの磁気抵抗素子３及び２つのトランジスタ５ａで構成される。本実施形態においては、磁気抵抗素子３は、高抵抗状態と低抵抗状態とにデータ論理に割り当てて記録することとなる。本実施形態においては、磁気抵抗素子３は、第１から第６の実施形態及び変形例に係る磁気抵抗素子であることができる。詳細には、本実施形態においては、磁気抵抗素子３の上部の端子（図５５中の上側）に高電位な電圧が印加された時に高抵抗状態への書き込み及び高抵抗状態を維持し、磁気抵抗素子３の上部の端子に低電位な電圧が印加された時に低抵抗状態への書き込み及び低抵抗状態を維持することができる。
【0177】
図５６に示すように、本実施形態に係るメモリ装置５００ｃをラッチ回路として機能させる際には、２つのトランジスタはオフ（Ｖｇ＝０)して、図５６に示すようにデータを入力出する。なお、一例として電圧１［Ｖ］で動作する場合を示したが、本実施形態においては、これに限定されるものではない。例えば、ラッチした論理が「１」である場合には、ＶＡ＝１［Ｖ］、ＶＢ＝０［Ｖ］の状態にある。一方、ラッチした論理が「０」である場合、ＶＡ＝０［Ｖ］、ＶＢ＝１［Ｖ］の状態にある。
【0178】
また、本実施形態においては、メモリ装置５００ｃは、例えば、電圧遮断前にラッチしたデータを磁気抵抗素子３にストアすることができる。磁気抵抗素子３（磁気抵抗素子Ａ、磁気抵抗素子Ｂの総称）への書き込みは２ステップで行うことができる。
【0179】
図５７に示す第１ステップにおいては、トランジスタのゲート電圧ＶｇをＶｇ（ＯＮ）にし、磁気抵抗素子３の下端電圧ＶｘをＶｘ（Ｈｉｇｈ）に設定して低抵抗状態への書き込みを行う。例えば、Ｖｘ（Ｈｉｇｈ）は１［Ｖ］とする。例えば、ラッチした論理が「１」であればＶＢ＝０［Ｖ］であり、磁気抵抗素子Ｂは－１［Ｖ］、磁気抵抗素子Ａは０［Ｖ］の電圧がかかる。磁気抵抗素子Ａには電圧がかからないため反転は起きず、磁気抵抗素子Ｂのみが低抵抗状態への反転が起こる。もしくは、磁気抵抗素子Ｂが低抵抗状態にあれば状態が維持される。また、例えば、ラッチした論理が「０」であればＶＡ＝０［Ｖ］であり、磁気抵抗素子Ａは－１［Ｖ］、磁気抵抗素子Ｂは０［Ｖ］の電圧がかかる。磁気抵抗素子Ｂには電圧がかからないため反転は起きず、磁気抵抗素子Ａのみ低抵抗状態への反転が起こる。もしくは、磁気抵抗素子Ａが低抵抗状態にあれば状態が維持される。
【0180】
図５８に示す第２ステップにおいては、ゲート電圧ＶｇをＶｇ（ＯＮ）に、磁気抵抗素子３の下端電圧ＶｘをＧＮＤに設定して高抵抗状態への書き込みを行う。ラッチした論理が「１」であればＶＡ＝１［Ｖ］であり、磁気抵抗素子Ａは１［Ｖ］、磁気抵抗素子Ｂは０［Ｖ］の電圧がかかる。磁気抵抗素子Ｂは電圧がかからないため反転は起きず、第１ステップの状態が保持され、磁気抵抗素子Ａのみ高抵抗状態への反転が起こる。もしくは、磁気抵抗素子Ａが高抵抗状態にあれば状態が維持される。ラッチした論理が「０」であればＶＢ＝１［Ｖ］であり、磁気抵抗素子Ｂは１［Ｖ］、磁気抵抗素子Ａは０［Ｖ］の電圧がかかる。磁気抵抗素子Ａは電圧がかからないため反転は起きず、第１ステップの状態が保持され、磁気抵抗素子Ｂのみ高抵抗状態への反転が起こる。もしくは、磁気抵抗素子Ｂが高抵抗状態にあれば状態が維持される。
【0181】
＜９．２ 変形例１＞
次に、図５９から図６２を参照して、本実施形態の変形例１を説明する。図５９は、本変形例１に係るメモリ装置５００ｄの回路図である。図６０は、本変形例１に係るメモリ装置５００ｄがラッチ回路として機能する際の動作を説明するための説明図である。図６１及び図６２は、本変形例１に係るメモリ装置５００ｄのストアの際の動作を説明するための説明図である。本変形例１においては、図５９に示すように、メモリ装置５００ｄは、上述した本実施形態と異なりトランジスタ５ａを有していない。
次に、図５９から図６２を参照して、本実施形態の変形例１を説明する。図５９は、本変形例１に係るメモリ装置５００ｄの回路図である。図６０は、本変形例１に係るメモリ装置５００ｄがラッチ回路として機能する際の動作を説明するための説明図である。図６１及び図６２は、本変形例１に係るメモリ装置５００ｄのストアの際の動作を説明するための説明図である。本変形例１においては、図５９に示すように、メモリ装置５００ｄは、上述した本実施形態と異なりトランジスタ５ａを有していない。
【0182】
本変形例においては、図６０に示すように、メモリ装置５００ｄをラッチ回路として機能させる際には、磁気抵抗素子３の下端電圧Ｖｘ＝０．５［Ｖ］（Ｍｉｄ）とし、図６０に示すようにデータを入力出する。なお、一例として電圧１［Ｖ］で動作する場合を示したが、本実施形態においては、これに限定されるものではない。例えば、ラッチした論理が「１」である場合には、ＶＡ＝１［Ｖ］、ＶＢ＝０［Ｖ］の状態にある。一方、ラッチした論理が「０」である場合、ＶＡ＝０［Ｖ］、ＶＢ＝１［Ｖ］の状態にある。なお、磁気抵抗素子３の書き込み電圧が±１［Ｖ］と設定されている場合には、磁気抵抗素子３には±０．５［Ｖ］が印加されても反転は起きない。
【0183】
図６１に示す第１ステップにおいては、磁気抵抗素子３の下端電圧ＶｘをＶｘ（Ｈｉｇｈ）に設定して低抵抗状態への書き込みを行う。例えば、Ｖｘ（Ｈｉｇｈ）は１［Ｖ］とする。例えば、ラッチした論理が「１」であればＶＢ＝０［Ｖ］であり、磁気抵抗素子Ｂは－１［Ｖ］、磁気抵抗素子Ａは０［Ｖ］の電圧がかかる。磁気抵抗素子Ａには電圧がかからないため反転は起きず、磁気抵抗素子Ｂのみが低抵抗状態への反転が起こる。もしくは、磁気抵抗素子Ｂが低抵抗状態にあれば状態が維持される。また、例えば、ラッチした論理が「０」であればＶＡ＝０［Ｖ］であり、磁気抵抗素子Ａは－１［Ｖ］、磁気抵抗素子Ｂは０［Ｖ］の電圧がかかる。磁気抵抗素子Ｂには電圧がかからないため反転は起きず、磁気抵抗素子Ａのみ低抵抗状態への反転が起こる。もしくは、磁気抵抗素子Ａが低抵抗状態にあれば状態が維持される。
【0184】
図６２に示す第２ステップにおいては、磁気抵抗素子３の下端電圧ＶｘをＧＮＤに設定して高抵抗状態への書き込みを行う。ラッチした論理が「１」であればＶＡ＝１［Ｖ］であり、磁気抵抗素子Ａは１［Ｖ］、磁気抵抗素子Ｂは０［Ｖ］の電圧がかかる。磁気抵抗素子Ｂは電圧がかからないため反転は起きず、第１ステップの状態が保持され、磁気抵抗素子Ａのみ高抵抗状態への反転が起こる。もしくは、磁気抵抗素子Ａが高抵抗状態にあれば状態が維持される。ラッチした論理が「０」であればＶＢ＝１［Ｖ］であり、磁気抵抗素子Ｂは１［Ｖ］、磁気抵抗素子Ａは０［Ｖ］の電圧がかかる。磁気抵抗素子Ａは電圧がかからないため反転は起きず、第１ステップの状態が保持され、磁気抵抗素子Ｂのみ高抵抗状態への反転が起こる。もしくは、磁気抵抗素子Ｂが高抵抗状態にあれば状態が維持される。
【0185】
＜９．３ 変形例２＞
次に、図６３から図６６を参照して、本実施形態の変形例２を説明する。図６３は、本変形例２に係るメモリ装置５００ｅの回路図である。図６４は、本変形例２に係るメモリ装置５００ｅがラッチ回路として機能する際の動作を説明するための説明図である。図６５及び図６６は、本変形例２に係るメモリ装置５００ｅのストアの際の動作を説明するための説明図である。本変形例２においては、図６３に示すように、メモリ装置５００ｅは、ラッチ回路として動作する際には、磁気抵抗素子３の下端をフローティングとする。
次に、図６３から図６６を参照して、本実施形態の変形例２を説明する。図６３は、本変形例２に係るメモリ装置５００ｅの回路図である。図６４は、本変形例２に係るメモリ装置５００ｅがラッチ回路として機能する際の動作を説明するための説明図である。図６５及び図６６は、本変形例２に係るメモリ装置５００ｅのストアの際の動作を説明するための説明図である。本変形例２においては、図６３に示すように、メモリ装置５００ｅは、ラッチ回路として動作する際には、磁気抵抗素子３の下端をフローティングとする。
【0186】
詳細には、本変形例においては、図６４に示すように、メモリ装置５００ｅをラッチ回路として機能させる際には、磁気抵抗素子３の下端電圧Ｖｘをフローティングとし、図６４に示すようにデータを入力出する。なお、一例として電圧１［Ｖ］で動作する場合を示したが、本実施形態においては、これに限定されるものではない。例えば、ラッチした論理が「１」である場合には、ＶＡ＝１［Ｖ］、ＶＢ＝０［Ｖ］の状態にある。一方、ラッチした論理が「０」である場合、ＶＡ＝０［Ｖ］、ＶＢ＝１［Ｖ］の状態にある。なお、磁気抵抗素子３の高抵抗状態と低抵抗状態との抵抗比を２倍とすると、２つの磁気抵抗素子３の間の電圧の２／３が高抵抗状態の磁気抵抗素子３に、２つの磁気抵抗素子３の間の電圧の１／３が低抵抗状態の磁気抵抗素子３に印加される。磁気抵抗素子３の書き込み電圧が±１［Ｖ］と設定されている場合には、２／３［Ｖ］を印加しても、磁気抵抗素子３の反転確率は低い。
【0187】
図６５に示す第１ステップにおいては、磁気抵抗素子３の下端電圧ＶｘをＶｘ（Ｈｉｇｈ）に設定して低抵抗状態への書き込みを行う。例えば、Ｖｘ（Ｈｉｇｈ）は１［Ｖ］とする。例えば、ラッチした論理が「１」であればＶＢ＝０［Ｖ］であり、磁気抵抗素子Ｂは－１［Ｖ］、磁気抵抗素子Ａは０［Ｖ］の電圧がかかる。磁気抵抗素子Ａには電圧がかからないため反転は起きず、磁気抵抗素子Ｂのみが低抵抗状態への反転が起こる。もしきは、磁気抵抗素子Ｂが低抵抗状態にあれば状態が維持される。また、例えば、ラッチした論理が「０」であればＶＡ＝０［Ｖ］であり、磁気抵抗素子Ａは－１［Ｖ］、磁気抵抗素子Ｂは０［Ｖ］の電圧がかかる。磁気抵抗素子Ｂには電圧がかからないため反転は起きず、磁気抵抗素子Ａのみ低抵抗状態への反転が起こる。もしくは、磁気抵抗素子Ａが低抵抗状態にあれば状態が維持される。
【0188】
図６６に示す第２ステップにおいては、磁気抵抗素子３の下端電圧ＶｘをＧＮＤに設定して高抵抗状態への書き込みを行う。ラッチした論理が「１」であればＶＡ＝１［Ｖ］であり、磁気抵抗素子Ａは１［Ｖ］、磁気抵抗素子Ｂは０［Ｖ］の電圧がかかる。磁気抵抗素子Ｂは電圧がかからないため反転は起きず、第１ステップの状態が保持され、磁気抵抗素子Ａのみ高抵抗状態への反転が起こる。もしくは、磁気抵抗素子Ａが高抵抗状態にあれば状態が維持される。ラッチした論理が「０」であればＶＢ＝１［Ｖ］であり、磁気抵抗素子Ｂは１［Ｖ］、磁気抵抗素子Ａは０［Ｖ］の電圧がかかる。磁気抵抗素子Ａは電圧がかからないため反転は起きず、第１ステップの状態が保持され、磁気抵抗素子Ｂのみ高抵抗状態への反転が起こる。もしくは、磁気抵抗素子Ｂが高抵抗状態にあれば状態が維持される。
【0189】
＜＜１０． 第９の実施形態＞＞
＜１０．１ 実施形態＞
上述した第８の実施形態においては、第１から第６の実施形態及び変形例に係る磁気抵抗素子３を、信号を一時的に保持するラッチ回路を持つメモリ装置５００ｃに適用していた。本実施形態においては、ラッチ回路の代わりに、信号を一時的に保持するフリップフロップ回路持つメモリ装置５００ｆに適用する。以下、図６７を参照して、このような本開示の第９の実施形態を説明する。図６７は、本実施形態に係るメモリ装置５００ｆの回路図である。
＜１０．１ 実施形態＞
上述した第８の実施形態においては、第１から第６の実施形態及び変形例に係る磁気抵抗素子３を、信号を一時的に保持するラッチ回路を持つメモリ装置５００ｃに適用していた。本実施形態においては、ラッチ回路の代わりに、信号を一時的に保持するフリップフロップ回路持つメモリ装置５００ｆに適用する。以下、図６７を参照して、このような本開示の第９の実施形態を説明する。図６７は、本実施形態に係るメモリ装置５００ｆの回路図である。
【0190】
本実施形態においては、図６７に示すように、一般的なフリップフロップのスレーブラッチ回路に、第１から第６の実施形態及び変形例に係る磁気抵抗素子３を適用する。ここでは、Ｎ１とＮ２ノードの電圧は、第８の実施形態のＶＡ、ＶＢに相当し、ＳＲノードの電圧は、第８の実施形態のＶｇ、ＣＴＲＬノードの電圧は、第８の実施形態のＶｘに相当する。動作については、一般的なフリップフロップ回路の動作と同じであり、電源遮断前に、Ｎ１とＮ２ノードの状態を磁気抵抗素子３にストアし、電源復帰後にリストアする。すなわち、動作については、上述の第８の実施形態と同様であるため、ここでは説明を省略する。
【0191】
＜１０．２ 変形例１＞
第９の実施形態においても、第８の実施形態の変形例１を適用することができる。
第９の実施形態においても、第８の実施形態の変形例１を適用することができる。
【0192】
＜１０．３ 変形例２＞
第９の実施形態においても、第８の実施形態の変形例２を適用することができる。
第９の実施形態においても、第８の実施形態の変形例２を適用することができる。
【0193】
＜１０．４ 変形例３＞
次に、図６８を参照して、本実施形態の変形例２を説明する。図６８は、本変形例３に係るメモリ装置５００ｇの回路図である。本変形例３においては、図６８に示すように、複数のフリップフロップ回路を含み、同時にそれらを制御してもよい。また、本変形例３についても、上述の変形例１及び変形例２を適用することができる。
次に、図６８を参照して、本実施形態の変形例２を説明する。図６８は、本変形例３に係るメモリ装置５００ｇの回路図である。本変形例３においては、図６８に示すように、複数のフリップフロップ回路を含み、同時にそれらを制御してもよい。また、本変形例３についても、上述の変形例１及び変形例２を適用することができる。
【0194】
＜＜１１． 第１０の実施形態＞＞
＜１１．１ 実施形態＞
上述した第８の実施形態のラッチ回路を持つメモリ装置５００ｃを不揮発性ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に適用することができる。以下、図６９を参照して、このような本開示の第１０の実施形態を説明する。図６９は、本実施形態に係るメモリ装置５００ｈの回路図である。図６９には、一般的なＳＲＡＭのブロック図が示されており、ＳＲＡＭのラッチ回路のそれぞれに上述の第８の実施形態を適用する。動作については、一般的なＳＲＡＭの動作と同じであり、電源遮断前に、磁気抵抗素子３にストアし、電源復帰後にリストアする。すなわち、動作については、上述の第８の実施形態と同様であるため、ここでは説明を省略する。
＜１１．１ 実施形態＞
上述した第８の実施形態のラッチ回路を持つメモリ装置５００ｃを不揮発性ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に適用することができる。以下、図６９を参照して、このような本開示の第１０の実施形態を説明する。図６９は、本実施形態に係るメモリ装置５００ｈの回路図である。図６９には、一般的なＳＲＡＭのブロック図が示されており、ＳＲＡＭのラッチ回路のそれぞれに上述の第８の実施形態を適用する。動作については、一般的なＳＲＡＭの動作と同じであり、電源遮断前に、磁気抵抗素子３にストアし、電源復帰後にリストアする。すなわち、動作については、上述の第８の実施形態と同様であるため、ここでは説明を省略する。
【0195】
＜１１．２ 変形例１＞
次に、図７０を参照して、本実施形態の変形例１を説明する。図７０は、本変形例１に係るメモリ装置５００ｉの回路図である。本変形例１においては、図７０に示すように、第８の実施形態の変形例１を適用することができる。
次に、図７０を参照して、本実施形態の変形例１を説明する。図７０は、本変形例１に係るメモリ装置５００ｉの回路図である。本変形例１においては、図７０に示すように、第８の実施形態の変形例１を適用することができる。
【0196】
＜１１．３ 変形例２＞
次に、図７１を参照して、本実施形態の変形例２を説明する。図７１は、本変形例２に係るメモリ装置５００ｊの回路図である。本変形例２においては、図７１に示すように、第８の実施形態の変形例２を適用することができる。
次に、図７１を参照して、本実施形態の変形例２を説明する。図７１は、本変形例２に係るメモリ装置５００ｊの回路図である。本変形例２においては、図７１に示すように、第８の実施形態の変形例２を適用することができる。
【0197】
＜＜１２． 第１１の実施形態＞＞
上述した本開示の第１から第６の実施形態及び変形例に係る磁気抵抗素子３は、自己適応型の書き込み動作を実現するメモリ装置にも適用することができる。自己適応型の書き込み動作を実現するメモリ装置は、読み出しデータと書き込みデータとが異なるときには書き込みを続行し、同じになったときには書き込みを中止することができる。そこで、図７２を参照して、本開示の第１１の実施形態として、第１から第６の実施形態及び変形例を適用した、自己適応型の書き込み動作を実現するメモリ装置の実施形態を説明する。図７２は、本実施形態に係る、自己適応型の書き込み動作を実現するメモリ装置が有する書き込み部５０の回路図である。
上述した本開示の第１から第６の実施形態及び変形例に係る磁気抵抗素子３は、自己適応型の書き込み動作を実現するメモリ装置にも適用することができる。自己適応型の書き込み動作を実現するメモリ装置は、読み出しデータと書き込みデータとが異なるときには書き込みを続行し、同じになったときには書き込みを中止することができる。そこで、図７２を参照して、本開示の第１１の実施形態として、第１から第６の実施形態及び変形例を適用した、自己適応型の書き込み動作を実現するメモリ装置の実施形態を説明する。図７２は、本実施形態に係る、自己適応型の書き込み動作を実現するメモリ装置が有する書き込み部５０の回路図である。
【0198】
詳細には、図７２に示すように、書き込み部５０は、書き込み電圧発生部５１と、電圧印加部５２と、読み出し部５３と、比較部５４と、帰還部５５と、書き込み選択部５６とを有する。
【0199】
書き込み電圧発生部５１は、状態０書き込み電圧線１５（ＷＲ０）と、状態１書き込み電圧線１６（ＷＲ１）と、書き込みデータ線１７（ＷＤ）と、書き込み信号線１９（ＷＥ２）とを入力端子として有する。状態０書き込み電圧線１５、状態１書き込み電圧線１６及び書き込みデータ線１７は、書き込み制御部（図示省略）に接続されている。書き込み信号線１９は、書き込み選択部５６に接続されている。
【0200】
書き込み制御部（図示省略）の制御により、状態０書き込み電圧線１５には、状態０を書き込むための電圧が印加され、状態１書き込み電圧線１６には、状態１を書き込むための電圧が印加される。また、書き込みデータ線１７には、書き込み制御部の制御により、状態０を書き込むときにオフ電圧が印加され、状態１を書き込むときにオン電圧が印加される。
【0201】
書き込み電圧発生部５１は、書き込みデータ線１７から印加された電圧に応じて、状態０書き込み電圧線１５の電圧と、状態１書き込み電圧線１６の電圧のうち、いずれか一方の電圧（ＷＲ）を電圧印加部５２に出力する。
【0202】
電圧印加部５２は、書き込み電圧発生部５１から出力された電圧に依存する電圧をビット線ＢＬ又はソース線ＳＬに出力する。ビット線ＢＬ及びソース線ＳＬには、スイッチ３０が設けられており、電圧印加部５２から出力された電圧を、磁気抵抗素子３の上端に印加する場合と、磁気抵抗素子３の下端に印加する場合とに切り替えることができる。また、当該スイッチ３０により、電圧の印加されない磁気抵抗素子３の端子は、ＧＮＤに接続される。このようにして、本実施形態においては、磁気抵抗素子３へ書き込みたい状態、すなわち、期待する状態に応じて、逆向きの電圧を磁気抵抗素子３に印加することができる。
【0203】
読み出し部５３は、書き込みの対象となっている磁気抵抗素子３の状態を読み出す子音ができる。この際、読み出し部５３は、スイッチ３２により、磁気抵抗素子３の高電位側の端子に接続される。さらに、読み出し部５３は、読み出したデータ、すなわち読み出しデータに応じた読み出し電圧を比較部５４に出力する。
【0204】
比較部５４は、読み出し部５３から出力された電圧を参照して、読み出しデータ（例えば、読み出した磁気抵抗素子３の状態）と書き込みデータ（例えば、目標の磁気抵抗素子３の状態）との比較を行う。比較部５４は、書き込みデータ線１７をもう１つの入力端子として有し。比較を行うため、書き込みデータ線１７からの電圧を用いることができる。比較部５４は、比較した結果に応じた比較電圧を帰還部５５に出力する。
【0205】
帰還部５５は、比較部５４から出力された電圧を参照して、書き込みを続行するか中止するかを判断する。帰還部５５は、書き込み開始信号線１８（ＥＮ）をもう１つの入力端子として有し、書き込みを続行するか中止するかを判断するため、書き込み開始信号線１８の電圧を用いることができる。
【0206】
書き込み選択部５６は、帰還部５５から出力された電圧を参照して、書き込みを続行するか中止するかを選択する。書き込み選択部５６は、書き込み選択線１４（ＳＥ）をもう１つの入力端子として有し、書き込みを続行するか中止するかを選択するため、書き込み選択線１４の電圧を用いることができる。
【0207】
以上のように、上記書き込み部５０を用いることによって、読み出しデータと書き込みデータとが異なるときには書き込みを続行し、同じになったときには書き込みを中止する、自己適応型の書き込み動作を実現することができる。
【0208】
＜＜１３． 第１２の実施形態＞＞
上述した本開示の第１から第６の実施形態及び変形例に係る磁気抵抗素子３は、例えばイメージセンサと積層されるロジック回路のフレームメモリに適用することもできる。また、上記磁気抵抗素子３は、イメージセンサ用のロジック回路への適用に限定されるものではなく、不揮発性メモリ素子であることから、例えば、マイクロコントローラ、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等演算プログラムの保存、ＡＩ（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ）・認識処理の係数データの保存等に用いるメモリに適用することができる。本開示の第１から第６の実施形態及び変形例に係る磁気抵抗素子３は、書き込みが低エネルギーを行うことができ、低遅延であり、且つ、ＳＲＡＭよりも省面積で低リークであることから、ＳＲＡＭに置き換えて利用することも可能である。
上述した本開示の第１から第６の実施形態及び変形例に係る磁気抵抗素子３は、例えばイメージセンサと積層されるロジック回路のフレームメモリに適用することもできる。また、上記磁気抵抗素子３は、イメージセンサ用のロジック回路への適用に限定されるものではなく、不揮発性メモリ素子であることから、例えば、マイクロコントローラ、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等演算プログラムの保存、ＡＩ（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ）・認識処理の係数データの保存等に用いるメモリに適用することができる。本開示の第１から第６の実施形態及び変形例に係る磁気抵抗素子３は、書き込みが低エネルギーを行うことができ、低遅延であり、且つ、ＳＲＡＭよりも省面積で低リークであることから、ＳＲＡＭに置き換えて利用することも可能である。
【0209】
そこで、図７３から図７６を参照して、本開示の第１２の実施形態として、第１から第６の実施形態及び変形例に係る磁気抵抗素子３を適用したイメージセンサ用のロジックＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）の実施形態を説明する。図７３は、本実施形態に係る撮像装置８００のブロック図であり、図７４は、本実施形態に係る撮像装置８００の積層構造例の模式図である。また、図７５は、本実施形態における書き込みのフローチャートであり、図７６は、本実施形態における読み出しのフローチャートである。
【0210】
図７３に示すように、撮像装置８００は、イメージセンサ（ＣＩＳ）８１２とロジックＬＳＩ８２０とを有する。ロジックＬＳＩ８２０は、代表的な機能部として、イメージセンサ８１２からの出力データをデジタル変換するＡ／Ｄ（Ａｎａｌｏｇ／ｄｉｇｉｔａｌ）変換器（ＡＤＣ）８４０、フレームメモリ８６０に記録するための制御を行うフレームメモリ制御部８４２、画像処理やＡＩ処理を行う画像・ＡＩ処理部８４４、データを出力する出力部（Ｉ／Ｆ）８４６等を有する。また、ロジックＬＳＩ８２０は、メモリ記録時の誤りを訂正するため誤り訂正部（ＥＣＣ処理部）８５０を持っていてもよい。ロジックＬＳＩ８２０は、ＥＣＣ処理には、書き込み時に誤り訂正冗長データを付加する符号化機能と、読み出し時に誤りを訂正する復号機能等を持っていてもよい。なお、ＶＣ-ＭＲＡＭの誤り率が用途に対して高い場合には誤り訂正機能を用いるが、充分に低ければ誤り訂正機能はなくてもよい。
【0211】
イメージセンサ８１２からデータが出力されると、一旦フレームメモリ８６０にデータをバッファした後、読み出して画像処理やＡＩ処理を行い、処理後の画像データ、ＡＩ等で認識したメタデータ等を出力部８４６から出力する。フレームメモリ８６０には、本開示の第１から第６の実施形態及び変形例に係る磁気抵抗素子３を適用することができる。ＶＣ-ＭＲＡＭは、不揮発性であり、ＳＲＡＭに比べて面積が小さく、さらに、リークも小さく、ＳＴＴ-ＭＲＡＭやＳＯＴ-ＭＲＡＭに比べて書き込みエネルギーが小さい。従って、本開示の第１から第６の実施形態及び変形例に係る磁気抵抗素子３を適用することで、低消費電力で、且つ、コンパクトなロジックＬＳＩ８２０とすることができる。さらに、本開示の第１から第６の実施形態及び変形例に係る磁気抵抗素子３を適用することで、書き込み制御が容易となる。
【0212】
また、本実施形態においては、図７４に示すように、イメージセンサ８１２を搭載した基板８１０と、メモリ部８２２及びロジック部８２４を搭載した基板８３０とを積層させることにより、撮像装置８００をよりコンパクトにすることができる。
【0213】
図７５に、本実施形態における書き込みのフローチャートを示す。まず、ロジックＬＳＩ８２０は、Ａ／Ｄ（Ａｎａｌｏｇ／ｄｉｇｉｔａｌ）変換されたデータを受信すると、書き込みコマンドを発行して、データをＥＣＣ処理へ転送する（ステップＳ３０１）。次に、ロジックＬＳ８２０は、ＥＣＣ処理では符号化処理を行い（ステップＳ３０２）、書き込み信号を発行して、誤り訂正冗長データを付加したデータをフレームメモリ８６０に転送する（ステップＳ３０３）。そして、フレームメモリ８６０は、誤り訂正符号化されたデータを書き込む（ステップＳ３０４）。
【0214】
図７６に、本実施形態における読み出しのフローチャートを示す。まず、ロジックＬＳＩ８２０は、Ａ／Ｄ（Ａｎａｌｏｇ／ｄｉｇｉｔａｌ）変換されたデータをフレームメモリ８６０に書き込んだ後、データを読み出して画像処理やＡＩ処理を行う。さらに、フレームメモリ制御部８４２が読み出しコマンドを発行する（ステップＳ４０１）。次に、ロジックＬＳＩ８２０は、ＥＣＣ処理部８５０を介してフレームメモリ８６０に読み出し信号を発行する（ステップＳ４０２）。なお、本実施形態においては、ＥＣＣ処理を介さずにフレームメモリ８６０へ読み出し信号を発行してもよい。そして、フレームメモリ８６０は、データを読み出し（ステップＳ４０３）、ＥＣＣ処理部８５０へ転送する（ステップＳ４０４）。そして、ＥＣＣ処理部８５０は、復号処理を行い（ステップＳ４０５）、フレームメモリ制御部８４２に転送する（ステップＳ４０６）。
【0215】
＜＜１４． まとめ＞＞
以上のように、本開示の各実施形態においては、印加電圧のパルス幅が長くなっても、記憶層の磁化方向の反転の確率が劣化することはないことから、パルス幅の高精度の制御を行うことがなく、容易に書き込みを行うことができる。さらに、本実施形態によれば、短いパルス幅を高精度に制御するための複雑、且つ、大規模な制御回路を必要としない。
以上のように、本開示の各実施形態においては、印加電圧のパルス幅が長くなっても、記憶層の磁化方向の反転の確率が劣化することはないことから、パルス幅の高精度の制御を行うことがなく、容易に書き込みを行うことができる。さらに、本実施形態によれば、短いパルス幅を高精度に制御するための複雑、且つ、大規模な制御回路を必要としない。
【0216】
また、本実施形態においては、低抵抗状態の磁気抵抗素子３への書き込み、及び、低抵抗状態を維持したい際には、正電圧を印加すればよい。また、本実施形態においては、高抵抗状態の磁気抵抗素子３への書き込み、及び、高抵抗状態を維持したい際には、負電圧を印加する。従って、本実施形態においては、期待する状態に応じた電圧を印加することで、反転後であっても期待される状態が維持されることから、磁気抵抗素子３の状態を確認するための初期読み出しが不要である。その結果、本実施形態によれば、書き込み時間が長くなることを避けることができ、書き込みが高速であるというＶＣ－ＭＲＡＭの特性を十分に生かすことができる。
【0217】
また、上述した各実施形態のフローにおける各ステップは、必ずしも記載された順序に沿って処理されなくてもよい。例えば、各ステップは、適宜順序が変更されて処理されてもよい。また、各ステップは、時系列的に処理される代わりに、一部並列的に又は個別的に処理されてもよい。
【0218】
また、本開示の実施形態及び変形例に係る磁気抵抗素子３は、一般的な半導体装置の製造に用いられる、方法、装置、及び条件を用いることで製造することが可能である。
【0219】
なお、上述の方法としては、例えば、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法及びＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を挙げることができる。ＰＶＤ法としては、真空蒸着法、ＥＢ（電子ビーム）蒸着法、各種スパッタリング法（マグネトロンスパッタリング法、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）－ＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）結合形バイアススパッタリング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）スパッタリング法、対向ターゲットスパッタリング法、高周波スパッタリング法等）、イオンプレーティング法、レーザアブレーション法、分子線エピタキシー法（ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法）、レーザ転写法を挙げることができる。また、ＣＶＤ法としては、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属（ＭＯ）ＣＶＤ法、光ＣＶＤ法を挙げることができる。さらに、他の方法としては、電解メッキ法や無電解メッキ法、スピンコート法；浸漬法；キャスト法；マイクロコンタクトプリント法；ドロップキャスト法；スクリーン印刷法やインクジェット印刷法、オフセット印刷法、グラビア印刷法、フレキソ印刷法といった各種印刷法；スタンプ法；スプレー法；エアドクタコーター法、ブレードコーター法、ロッドコーター法、ナイフコーター法、スクイズコーター法、リバースロールコーター法、トランスファーロールコーター法、グラビアコーター法、キスコーター法、キャストコーター法、スプレーコーター法、スリットオリフィスコーター法、カレンダーコーター法といった各種コーティング法を挙げることができる。さらに、パターニング法としては、シャドーマスク、レーザ転写、フォトリソグラフィー等の化学的エッチング、紫外線やレーザ等による物理的エッチング等を挙げることができる。加えて、平坦化技術としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法、レーザ平坦化法、リフロー法等を挙げることができる。
【0220】
【0221】
＜１５．１ 撮像装置＞
まずは、図７７を参照して、上述した本開示の実施形態（変形例も含む）を適用した電子機器として、撮像装置３１０を説明する。図７７は、撮像装置３１０の概略構成の一例を示す図である。撮像装置３１０としては、例えば、デジタルスチルカメラやビデオカメラ、撮像機能を有するスマートフォンや携帯電話機等の電子機器が挙げられる。
まずは、図７７を参照して、上述した本開示の実施形態（変形例も含む）を適用した電子機器として、撮像装置３１０を説明する。図７７は、撮像装置３１０の概略構成の一例を示す図である。撮像装置３１０としては、例えば、デジタルスチルカメラやビデオカメラ、撮像機能を有するスマートフォンや携帯電話機等の電子機器が挙げられる。
【0222】
図７７に示すように、撮像装置３１０は、光学系３１１、シャッタ装置３１２、撮像素子３１３、制御回路（駆動回路）３１４、信号処理回路３１５、モニタ３１６及びメモリ３１７を有する。この撮像装置３１０は、静止画像及び動画像を撮像可能である。
【0223】
光学系３１１は、１枚または複数枚のレンズを有する。この光学系３１１は、被写体からの光（入射光）を撮像素子３１３に導き、撮像素子３１３の受光面に結像させる。
【0224】
シャッタ装置３１２は、光学系３１１及び撮像素子３１３の間に配置される。このシャッタ装置３１２は、制御回路３１４の制御に従って、撮像素子３１３への光照射期間および遮光期間を制御する。
【0225】
撮像素子３１３は、光学系３１１及びシャッタ装置３１２を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。撮像素子３１３に蓄積された信号電荷は、制御回路３１４から供給される駆動信号（タイミング信号）に従って転送される。
【0226】
制御回路３１４は、撮像素子３１３の転送動作及びシャッタ装置３１２のシャッタ動作を制御する駆動信号を出力して、撮像素子３１３及びシャッタ装置３１２を駆動する。
【0227】
信号処理回路３１５は、撮像素子３１３から出力された信号電荷に対して各種の信号処理を施す。信号処理回路３１５が信号処理を施すことにより得られた画像（画像データ）は、モニタ３１６に供給され、また、メモリ３１７に供給される。
【0228】
モニタ３１６は、信号処理回路３１５から供給された画像データに基づき、撮像素子３１３により撮像された動画又は静止画を表示する。モニタ３１６としては、例えば、液晶パネルや有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）パネル等のパネル型表示装置が用いられる。
【0229】
メモリ３１７は、信号処理回路３１５から供給された画像データ、すなわち、撮像素子３１３により撮像された動画又は静止画の画像データを記憶する。メモリ３１７には、本開示の実施形態を適用することができる。
【0230】
【0231】
図７８に示すように、測距装置（距離画像センサ）４１０は、光源部４１１と、光学系４１２と、固体撮像装置（撮像素子）４１３、制御回路（駆動回路）４１４、信号処理回路４１５、モニタ４１６及びメモリ４１７を有する。測距装置４１０は、光源部４１１から被写体に向かって投光し、被写体の表面で反射された光（変調光やパルス光）を受光することにより、被写体までの距離に応じた距離画像を取得することができる。
【0232】
光源部４１１は、被写体に向かって投光する。光源部４１１としては、例えば、面光源としてレーザ光を射出する垂直共振器面発光レーザ（ＶＣＳＥＬ：Ｖｅｒｔｉｃａｌ Ｃａｖｉｔｙ Ｓｕｒｆａｃｅ Ｅｍｉｔｔｉｎｇ Ｌａｓｅｒ）アレイや、レーザダイオードをライン上に配列したレーザダイオードアレイが用いられる。なお、レーザダイオードアレイは、所定の駆動部（図示省略）によって支持され、レーザダイオードの配列方向に垂直の方向にスキャンされる。
【0233】
光学系４１２は、１枚または複数枚のレンズを有する。この光学系４１２は、被写体からの光（入射光）を固体撮像装置４１３に導き、固体撮像装置４１３の受光面（センサ部）に結像させる。
【0234】
固体撮像装置４１３は、光学系４１２を介して受光面に結像される光に応じて、信号電荷を蓄積する。この固体撮像装置４１３から出力される受光信号（ＡＰＤ ＯＵＴ）から求められる距離を示す距離信号が信号処理回路４１５に供給される。固体撮像装置４１３としては、例えば、イメージセンサ等の固体撮像素子が用いられる。
【0235】
制御回路４１４は、光源部４１１や固体撮像装置４１３等の動作を制御する駆動信号（制御信号）を出力し、光源部４１１や固体撮像装置４１３等を駆動する。
【0236】
信号処理回路４１５は、固体撮像装置４１３から供給された距離信号に対して各種の信号処理を施す。例えば、信号処理回路４１５は、距離信号に基づいて距離画像を構築する画像処理（例えば、ヒストグラム処理やピーク検出処理等）を行う。信号処理回路４１５が信号処理を施すことにより得られた画像（画像データ）は、モニタ４１６に供給され、また、メモリ４１７に供給される。
【0237】
モニタ４１６は、信号処理回路４１５から供給された画像データに基づき、固体撮像装置４１３により撮像された距離画像を表示する。モニタ４１６としては、例えば、液晶パネルや有機ＥＬパネル等のパネル型表示装置が用いられる。
【0238】
メモリ４１７は、信号処理回路４１５から供給された画像データ、すなわち、固体撮像装置４１３により撮像された距離画像の画像データを記憶する。メモリ４１７には、本開示の実施形態を適用することができる。
【0239】
＜１５．３ ゲーム機器＞
次に、図７９及び図８０を参照して、上述した本開示の実施形態（変形例も含む）を適用した電子機器として、ゲーム機器９００を説明する。図７９は、ゲーム機器９００の概略構成の一例を示す斜視図（外観斜視図）である。図８０は、ゲーム機器９００の概略構成の一例を示すブロック図である。
次に、図７９及び図８０を参照して、上述した本開示の実施形態（変形例も含む）を適用した電子機器として、ゲーム機器９００を説明する。図７９は、ゲーム機器９００の概略構成の一例を示す斜視図（外観斜視図）である。図８０は、ゲーム機器９００の概略構成の一例を示すブロック図である。
【0240】
図７９に示すように、ゲーム機器９００は、例えば、横長の扁平な形状に形成された外筐９０１の内外に各構成が配置された外観を有する。
【0241】
外筐９０１の前面には、長手方向の中央部に表示パネル９０２が設けられる。また、表示パネル９０２の左右には、それぞれ周方向に離隔して配置された操作キー９０３及び操作キー９０４が設けられる。また、外筐９０１の前面の下端部には、操作キー９０５が設けられる。操作キー９０３、９０４、９０５は、方向キー又は決定キー等として機能し、表示パネル９０２に表示されるメニュー項目の選択やゲームの進行等に用いられる。
【0242】
外筐９０１の上面には、外部機器を接続するための接続端子９０６や電力供給用の供給端子９０７、外部機器との赤外線通信を行う受光窓９０８等が設けられる。
【0243】
図８０に示すように、ゲーム機器９００は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を含む演算処理部９１０と、各種情報を記憶する記憶部９２０と、ゲーム機器９００の各構成を制御する制御部９３０とを備える。演算処理部９１０及び制御部９３０には、例えば、図示しないバッテリー等から電力が供給される。
【0244】
演算処理部９１０は、各種情報の設定またはアプリケーションの選択をユーザに行わせるためのメニュー画面を生成する。また、演算処理部９１０は、ユーザによって選択されたアプリケーションを実行する。
【0245】
記憶部９２０は、ユーザにより設定された各種情報を保持する。記憶部９２０には、本開示の実施形態を適用することができる。
【0246】
制御部９３０は、入力受付部９３１、通信処理部９３３及び電力制御部９３５を有する。入力受付部９３１は、例えば、操作キー９０３、９０４及び９０５の状態検出を行う。また、通信処理部９３３は、外部機器との間の通信処理を行う。電力制御部９３５は、ゲーム機器９００の各部に供給される電力の制御を行う。
【0247】
また、本開示の実施形態は、上述のようにメモリ（記憶部）が搭載され得る各種の電子機器に実装されることが可能である。例えば、本開示の実施形態は、撮像装置３１０やゲーム機器９００の他にも、ノートＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、モバイル機器（例えば、スマートフォンやタブレットＰＣ等）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ウェアラブルデバイス、音楽機器等、各種の電子機器等に適用することができる。
【0248】
＜＜１６． 補足＞＞
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【0249】
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
【0250】
なお、本技術は以下のような構成も取ることができる。
（１）
第１の制御線と第２の制御線との間に接続される磁気抵抗素子と、
前記磁気抵抗素子に対する書き込みを制御する書き込み回路と、
前記磁気抵抗素子に対する読み出しを制御する読み出し回路と、
を備え、
前記磁気抵抗素子は、電圧磁気異方性制御（ＶＣＭＡ）効果型磁気抵抗素子であり、
前記書き込み回路は、前記磁気抵抗素子を高抵抗状態へ書き込む第１の電圧と、前記磁気抵抗素子を低抵抗状態へ書き込む第２の電圧とが逆向きになるように、制御する、
メモリ装置。
（２）
前記磁気抵抗素子は、記憶層、トンネルバリア層及び参照層の積層構造からなるＭＴＪ素子を少なくとも１つ含む、上記（１）に記載のメモリ装置。
（３）
前記磁気抵抗素子は、互いに積層された複数の前記ＭＴＪ素子を有する、上記（２）に記載のメモリ装置。
（４）
前記磁気抵抗素子は、前記複数のＭＴＪ素子の間に設けられた磁気結合層又は反強磁性結合層をさらに有する、上記（３）に記載のメモリ装置。
（５）
前記磁気結合層又は前記反強磁性結合層は、一方の前記ＭＴＪ素子の前記記憶層と他の前記ＭＴＪ素子の前記記憶層とに挟まれるように設けられる、上記（４）に記載のメモリ装置。
（６）
前記複数のＭＴＪ素子は、前記記憶層を共有する、上記（３）に記載のメモリ装置。
（７）
前記複数のＭＴＪ素子は、互いにＴＭＲ（Ｔｕｎｎｅｌ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔａｎｃｅ）比が異なる、上記（３）～（６）のいずれか１つに記載のメモリ装置。
（８）
前記複数のＭＴＪ素子は、互いの異なる膜厚を持つ前記トンネルバリア層を有する、上記（７）に記載のメモリ装置。
（９）
前記磁気抵抗素子は、第１のＭＴＪ素子及び第２のＭＴＪ素子を含み、
前記第２のＭＴＪ素子の高抵抗状態の抵抗値、前記第１のＭＴＪ素子の高抵抗状態の抵抗値、前記第１のＭＴＪ素子の低抵抗状態の抵抗値、前記第２のＭＴＪ素子の低抵抗状態の抵抗値の順で、値が順次小さくなる、
上記（７）又は（８）に記載のメモリ装置。
（１０）
前記磁気抵抗素子は、
前記ＭＴＪ素子の前記記憶層に接する磁気結合層又は反強磁性結合層と、
前記磁気結合層又は前記反強磁性結合層に接する他の記憶層及び前記他の記憶層と接する他のトンネルバリア層からなる抵抗素子と、
をさらに有する、
上記（２）に記載のメモリ装置。
（１１）
前記磁気抵抗素子は、前記ＭＴＪ素子の前記記憶層に接する他のトンネルバリア層からなる抵抗素子をさらに有する、
上記（２）に記載のメモリ装置。
（１２）
前記磁気抵抗素子は、１つの前記ＭＴＪ素子及び１つの前記抵抗素子を含み、
前記ＭＴＪ素子の高抵抗状態の抵抗値、前記抵抗素子の抵抗値、前記ＭＴＪ素子の低抵抗状態の抵抗値の順で、値が順次小さくなる、
上記（１０）又は（１１）に記載のメモリ装置。
（１３）
前記磁気抵抗素子は、前記ＭＴＪ素子を挟み込むキャップ層及び下地層をさらに有する、上記（２）～（１２）のいずれか１つに記載のメモリ装置。
（１４）
前記第２の制御線に接続される端子を持つ選択素子をさらに備える、上記（１）～（１３）のいずれか１つに記載のメモリ装置。
（１５）
複数の前記磁気抵抗素子を備え、
前記複数の磁気抵抗素子は、
行方向及び列方向に沿って配列し、
同一列の前記磁気抵抗素子の一端は、共通の第１の制御線に電気的に接続され、
同一行の前記磁気抵抗素子の他端を共通の第２の制御線に電気的に接続され、
クロスポイント型メモリアレイを構成する、
上記（１）～（１４）のいずれか１つに記載のメモリ装置。
（１６）
ラッチ回路をさらに備える、上記（１）～（１４）のいずれか１つに記載のメモリ装置。
（１７）
フリップフロップ回路をさらに備える、上記（１）～（１４）のいずれか１つに記載のメモリ装置。
（１８）
ＳＲＡＭを構成する、上記（１６）又は（１７）に記載のメモリ装置。
（１９）
磁気抵抗素子、及び、前記磁気抵抗素子を選択する選択素子を含む複数のメモリセルと、
前記複数のメモリセルを選択して前記選択素子を介して前記磁気抵抗素子に書き込みを行う書き込み回路と、
前記複数のメモリセルを選択して前記選択素子を介して前記磁気抵抗素子から読み出しを行う読み出し回路と、
前記書き込み回路及び前記読み出し回路を介して複数の前記メモリセルにおけるデータの書き込み及び読み出しを制御するメモリ制御部と、
を備え、
前記磁気抵抗素子は、電圧磁気異方性制御（ＶＣＭＡ）効果型磁気抵抗素子であり、
前記書き込み回路は、前記磁気抵抗素子を高抵抗状態へ書き込む第１の電圧と、前記磁気抵抗素子を低抵抗状態へ書き込む第２の電圧とが逆向きになるように、制御する、
メモリシステム。
（１）
第１の制御線と第２の制御線との間に接続される磁気抵抗素子と、
前記磁気抵抗素子に対する書き込みを制御する書き込み回路と、
前記磁気抵抗素子に対する読み出しを制御する読み出し回路と、
を備え、
前記磁気抵抗素子は、電圧磁気異方性制御（ＶＣＭＡ）効果型磁気抵抗素子であり、
前記書き込み回路は、前記磁気抵抗素子を高抵抗状態へ書き込む第１の電圧と、前記磁気抵抗素子を低抵抗状態へ書き込む第２の電圧とが逆向きになるように、制御する、
メモリ装置。
（２）
前記磁気抵抗素子は、記憶層、トンネルバリア層及び参照層の積層構造からなるＭＴＪ素子を少なくとも１つ含む、上記（１）に記載のメモリ装置。
（３）
前記磁気抵抗素子は、互いに積層された複数の前記ＭＴＪ素子を有する、上記（２）に記載のメモリ装置。
（４）
前記磁気抵抗素子は、前記複数のＭＴＪ素子の間に設けられた磁気結合層又は反強磁性結合層をさらに有する、上記（３）に記載のメモリ装置。
（５）
前記磁気結合層又は前記反強磁性結合層は、一方の前記ＭＴＪ素子の前記記憶層と他の前記ＭＴＪ素子の前記記憶層とに挟まれるように設けられる、上記（４）に記載のメモリ装置。
（６）
前記複数のＭＴＪ素子は、前記記憶層を共有する、上記（３）に記載のメモリ装置。
（７）
前記複数のＭＴＪ素子は、互いにＴＭＲ（Ｔｕｎｎｅｌ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔａｎｃｅ）比が異なる、上記（３）～（６）のいずれか１つに記載のメモリ装置。
（８）
前記複数のＭＴＪ素子は、互いの異なる膜厚を持つ前記トンネルバリア層を有する、上記（７）に記載のメモリ装置。
（９）
前記磁気抵抗素子は、第１のＭＴＪ素子及び第２のＭＴＪ素子を含み、
前記第２のＭＴＪ素子の高抵抗状態の抵抗値、前記第１のＭＴＪ素子の高抵抗状態の抵抗値、前記第１のＭＴＪ素子の低抵抗状態の抵抗値、前記第２のＭＴＪ素子の低抵抗状態の抵抗値の順で、値が順次小さくなる、
上記（７）又は（８）に記載のメモリ装置。
（１０）
前記磁気抵抗素子は、
前記ＭＴＪ素子の前記記憶層に接する磁気結合層又は反強磁性結合層と、
前記磁気結合層又は前記反強磁性結合層に接する他の記憶層及び前記他の記憶層と接する他のトンネルバリア層からなる抵抗素子と、
をさらに有する、
上記（２）に記載のメモリ装置。
（１１）
前記磁気抵抗素子は、前記ＭＴＪ素子の前記記憶層に接する他のトンネルバリア層からなる抵抗素子をさらに有する、
上記（２）に記載のメモリ装置。
（１２）
前記磁気抵抗素子は、１つの前記ＭＴＪ素子及び１つの前記抵抗素子を含み、
前記ＭＴＪ素子の高抵抗状態の抵抗値、前記抵抗素子の抵抗値、前記ＭＴＪ素子の低抵抗状態の抵抗値の順で、値が順次小さくなる、
上記（１０）又は（１１）に記載のメモリ装置。
（１３）
前記磁気抵抗素子は、前記ＭＴＪ素子を挟み込むキャップ層及び下地層をさらに有する、上記（２）～（１２）のいずれか１つに記載のメモリ装置。
（１４）
前記第２の制御線に接続される端子を持つ選択素子をさらに備える、上記（１）～（１３）のいずれか１つに記載のメモリ装置。
（１５）
複数の前記磁気抵抗素子を備え、
前記複数の磁気抵抗素子は、
行方向及び列方向に沿って配列し、
同一列の前記磁気抵抗素子の一端は、共通の第１の制御線に電気的に接続され、
同一行の前記磁気抵抗素子の他端を共通の第２の制御線に電気的に接続され、
クロスポイント型メモリアレイを構成する、
上記（１）～（１４）のいずれか１つに記載のメモリ装置。
（１６）
ラッチ回路をさらに備える、上記（１）～（１４）のいずれか１つに記載のメモリ装置。
（１７）
フリップフロップ回路をさらに備える、上記（１）～（１４）のいずれか１つに記載のメモリ装置。
（１８）
ＳＲＡＭを構成する、上記（１６）又は（１７）に記載のメモリ装置。
（１９）
磁気抵抗素子、及び、前記磁気抵抗素子を選択する選択素子を含む複数のメモリセルと、
前記複数のメモリセルを選択して前記選択素子を介して前記磁気抵抗素子に書き込みを行う書き込み回路と、
前記複数のメモリセルを選択して前記選択素子を介して前記磁気抵抗素子から読み出しを行う読み出し回路と、
前記書き込み回路及び前記読み出し回路を介して複数の前記メモリセルにおけるデータの書き込み及び読み出しを制御するメモリ制御部と、
を備え、
前記磁気抵抗素子は、電圧磁気異方性制御（ＶＣＭＡ）効果型磁気抵抗素子であり、
前記書き込み回路は、前記磁気抵抗素子を高抵抗状態へ書き込む第１の電圧と、前記磁気抵抗素子を低抵抗状態へ書き込む第２の電圧とが逆向きになるように、制御する、
メモリシステム。
【符号の説明】
【0251】
１ ゲート電極
２ 素子分離層
３、３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ、３ｈ、３ｉ、３ｊ、３ｋ、３ｍ、３ｎ、３ｐ、３ｑ、３ｒ、３ｓ 磁気抵抗素子
５ 選択素子
５ａ トランジスタ
４ コンタクト層
６ ビット線
７ ソース領域
８ ドレイン領域
９ 配線
１０ 半導体基体
１１、５５０、５５０ａ、５５０ｂ メモリセルアレイ
１５、１６ 電圧線
１７ データ線
１９ 信号線
３０、３２ スイッチ
５０ 書き込み部
５１ 書き込み電圧発生部
５２ 電圧印加部
５３ 読み出し部
５４ 比較部
５５ 帰還部
５６ 書き込み選択部
１００、２００ ＭＴＪ素子
１０２、２０２ 磁化固定層
１０４、２０４ トンネルバリア層
１０６、２０６ 記憶層
３００ 磁気結合層
３０２ 反強磁性結合層
４００ 下地層
４０２ キャップ層
５００、５００ａ、５００ｃ、５００ｄ、５００ｅ、５００ｆ、５００ｇ、５００ｈ、５００ｉ、５００ｊ メモリ装置
５０２、５７０ 入出力部
５０３、５６８ 制御回路
５０４ 電圧生成回路
５０６ センスアンプ
５１０、５６４ 読み出し回路
５１２ 書き込み回路
５２０ ビット／ソースラインアドレスデコーダ
５３０ ワードラインアドレスデコーダ
５４０ ビットライン制御回路
５４２ ワードライン制御回路
５４４ ソースライン制御回路
５５２ スイッチ
５６０ ＢＬバイアス回路
５６２ ＷＬバイアス回路
５６６ パルス生成部
５７２ アドレスデコーダ
８００ 撮像装置
８１０、８３０ 基板
８１２ イメージセンサ
８２０ ロジックＬＳＩ
８２２ メモリ部
８２４ ロジック部
８４０ ＡＤＣ
８４２ フレームメモリ制御部
８４４ 画像・ＡＩ処理部
８４６ 出力部
８５０ ＥＣＣ処理部
８６０ フレームメモリ
２ 素子分離層
３、３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ、３ｈ、３ｉ、３ｊ、３ｋ、３ｍ、３ｎ、３ｐ、３ｑ、３ｒ、３ｓ 磁気抵抗素子
５ 選択素子
５ａ トランジスタ
４ コンタクト層
６ ビット線
７ ソース領域
８ ドレイン領域
９ 配線
１０ 半導体基体
１１、５５０、５５０ａ、５５０ｂ メモリセルアレイ
１５、１６ 電圧線
１７ データ線
１９ 信号線
３０、３２ スイッチ
５０ 書き込み部
５１ 書き込み電圧発生部
５２ 電圧印加部
５３ 読み出し部
５４ 比較部
５５ 帰還部
５６ 書き込み選択部
１００、２００ ＭＴＪ素子
１０２、２０２ 磁化固定層
１０４、２０４ トンネルバリア層
１０６、２０６ 記憶層
３００ 磁気結合層
３０２ 反強磁性結合層
４００ 下地層
４０２ キャップ層
５００、５００ａ、５００ｃ、５００ｄ、５００ｅ、５００ｆ、５００ｇ、５００ｈ、５００ｉ、５００ｊ メモリ装置
５０２、５７０ 入出力部
５０３、５６８ 制御回路
５０４ 電圧生成回路
５０６ センスアンプ
５１０、５６４ 読み出し回路
５１２ 書き込み回路
５２０ ビット／ソースラインアドレスデコーダ
５３０ ワードラインアドレスデコーダ
５４０ ビットライン制御回路
５４２ ワードライン制御回路
５４４ ソースライン制御回路
５５２ スイッチ
５６０ ＢＬバイアス回路
５６２ ＷＬバイアス回路
５６６ パルス生成部
５７２ アドレスデコーダ
８００ 撮像装置
８１０、８３０ 基板
８１２ イメージセンサ
８２０ ロジックＬＳＩ
８２２ メモリ部
８２４ ロジック部
８４０ ＡＤＣ
８４２ フレームメモリ制御部
８４４ 画像・ＡＩ処理部
８４６ 出力部
８５０ ＥＣＣ処理部
８６０ フレームメモリ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】
【図65】
【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【図73】
【図74】
【図75】
【図76】
【図77】
【図78】
【図79】
【図80】