特開 2024-126959 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024126959

(43)【公開日】2024-09-20

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   H10B 43/27 20230101AFI20240912BHJP

   H10B 43/20 20230101ALI20240912BHJP

   H10B 43/35 20230101ALI20240912BHJP

   H01L 21/336 20060101ALI20240912BHJP

【ＦＩ】

H10B43/27

H10B43/20

H10B43/35

H01L29/78 371

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2023035751

(22)【出願日】2023-03-08

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001737

【氏名又は名称】弁理士法人スズエ国際特許事務所

(72)【発明者】

【氏名】内藤 慎哉

(72)【発明者】

【氏名】掛川 卓由

(72)【発明者】

【氏名】川端 研二

(72)【発明者】

【氏名】佐原 衣里

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP17

5F083EP18

5F083EP22

5F083EP32

5F083EP33

5F083EP34

5F083EP42

5F083ER02

5F083ER03

5F083ER22

5F083GA10

5F083GA27

5F083KA03

5F083KA05

5F083PR03

5F083PR28

5F101BA12

5F101BA42

5F101BA46

5F101BA47

5F101BB02

5F101BC02

5F101BC11

5F101BD16

5F101BD34

(57)【要約】

【課題】半導体記憶装置の電気特性の向上を図ること。
【解決手段】半導体記憶装置は、基板上に設けられた配線層領域と、配線層領域上に設けられ、基板の厚さ方向である第１方向に複数の導電層と複数の絶縁層とが交互に積層された積層体と、第１方向に延びた半導体ボディと、半導体ボディと複数の導電層の各々との間に設けられたメモリ部とを含み、積層体を貫通して配線層領域に接続された柱状部と、を備える。積層体は、第１方向の端部として配線層領域に面する端部を有し、柱状部は、積層体の端部に位置する第１柱状部と、配線層領域内に設けられた第２柱状部とを含み、第２柱状部の半導体ボディは、第１方向に交差する第２方向に延出する第１延出部を含み、第２柱状部のメモリ部は、第２方向に延出し、第１延出部よりも基板の近くに位置し、第１延出部に接する第２延出部を含む。
【選択図】図８

【特許請求の範囲】

【請求項1】

基板と、
前記基板上に設けられた配線層領域と、
前記配線層領域上に設けられ、前記基板の厚さ方向である第１方向に複数の導電層と複数の絶縁層とが交互に積層された積層体と、
前記第１方向に延びた半導体ボディと、前記半導体ボディと前記複数の導電層の各々との間に設けられたメモリ部とを含み、前記配線層領域に接続された柱状部と、
を備え、
前記積層体は、前記第１方向の端部として前記配線層領域に面する端部を有し、
前記柱状部は、前記積層体の前記端部に位置する第１柱状部と、前記配線層領域内に設けられた第２柱状部とを含み、
前記第２柱状部の前記半導体ボディは、前記第１方向に交差する第２方向に延出する第１延出部を含み、
前記第２柱状部の前記メモリ部は、前記第２方向に延出し、前記第１延出部よりも前記基板の近くに位置し、前記第１延出部に接する第２延出部を含む、
半導体記憶装置。

【請求項2】

前記第１柱状部の上面の中心を前記第１方向に貫通する第１軸に対して、前記第２柱状部の上面の中心を前記第１方向に貫通する第２軸は、前記第２方向にずれている、
請求項１に記載の半導体記憶装置。

【請求項3】

前記第２柱状部の前記半導体ボディは、前記第２方向に延出し、前記第１延出部よりも前記積層体の近くに位置する第３延出部をさらに含み、
前記第２柱状部の前記メモリ部は、前記第２方向に延出し、第３延出部よりも前記積層体の近くに位置し、第３延出部に接する第４延出部をさらに含む、
請求項１に記載の半導体記憶装置。

【請求項4】

前記柱状部は、第２柱状部よりも前記基板の近くに位置する第３柱状部をさらに含み、
前記第２方向における前記第３柱状部の中心と、前記第２方向における前記第２柱状部の第２中心とは、前記第２方向にずれている、
請求項１に記載の半導体記憶装置。

【請求項5】

前記柱状部は、前記配線層領域内に設けられ、前記第３柱状部よりも前記基板の近くに位置し、前記メモリ部で囲まれていない第４柱状部をさらに含み、
第４柱状部は、小径柱状部と、前記小径柱状部よりも径が大きく、前記小径柱状部よりも前記基板の近くに位置する大径柱状部とを含む、
請求項４に記載の半導体記憶装置。

【請求項6】

前記柱状部は、前記配線層領域内に設けられ、第２柱状部よりも前記基板の近くに位置する第３柱状部をさらに含み、
第３柱状部は、小径柱状部と、前記小径柱状部よりも径が大きく、前記小径柱状部よりも前記積層体の近くに位置する大径柱状部とを含む、
請求項１に記載の半導体記憶装置。

【請求項7】

前記柱状部は、前記積層体内に設けられる、
請求項１に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

複数の導電層と複数の絶縁層とが積層された積層体と、積層体を厚さ方向に貫通した複数の柱状部とを有する３次元メモリデバイスが知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２０１７／０３０１６８７号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態が解決しようとする課題は、電気特性の向上を図れる半導体記憶装置を提供することである。

【課題を解決するための手段】

【0005】

実施形態の半導体記憶装置は、基板と、前記基板上に設けられた配線層領域と、前記配線層領域上に設けられ、前記基板の厚さ方向である第１方向に複数の導電層と複数の絶縁層とが交互に積層された積層体と、前記第１方向に延びた半導体ボディと、前記半導体ボディと前記複数の導電層の各々との間に設けられたメモリ部とを含み、前記積層体を貫通して前記配線層領域に接続された柱状部とを備える。前記積層体は、前記第１方向の端部として前記配線層領域に面する端部を有し、前記柱状部は、前記積層体の前記端部に位置する第１柱状部と、前記配線層領域内に設けられた第２柱状部とを含み、前記第２柱状部の前記半導体ボディは、前記第１方向に交差する第２方向に延出する第１延出部を含み、前記第２柱状部の前記メモリ部は、前記第２方向に延出し、前記第１延出部よりも前記基板の近くに位置し、前記第１延出部に接する第２延出部を含む。

【図面の簡単な説明】

【0006】

【図1】第１実施形態の半導体記憶装置を示す模式平面図。

【図2】第１実施形態の半導体記憶装置のセルアレイ領域を示す模式平面図。

【図3】第１実施形態のセルアレイ領域を示す模式斜視図。

【図4】図２に示す積層体と柱状部を含むＡ－Ａ’断面図。

【図5】図４における柱状部の部分拡大断面図。

【図6】図５に示す積層体と柱状部のＤ－Ｄ’断面図。

【図7】図４に示す積層体と柱状部と配線層領域を示す部分断面図。

【図8】図７に示す積層体と柱状部と配線層領域を示す部分断面図。

【図9】第１実施形態の一例構造の製造方法の一部を示す断面図。

【図10】第１実施形態の一例構造の製造方法の一部を示す断面図。

【図11】第１実施形態の一例構造の製造方法の一部を示す断面図。

【図12】第１実施形態の一例構造の製造方法の一部を示す断面図。

【図13】第１実施形態の一例構造の製造方法の一部を示す断面図。

【図14】第１実施形態の一例構造の製造方法の一部を示す断面図。

【図15】第１実施形態の一例構造の製造方法の一部を示す断面図。

【図16】第１実施形態の一例構造の製造方法の一部を示す断面図。

【図17】第１実施形態の一例構造の製造方法の一部を示す断面図。

【図18】第１実施形態の一例構造の製造方法の一部を示す断面図。

【図19】第１実施形態の一例構造の製造方法の一部を示す断面図。

【図20】第１実施形態の一例構造の製造方法の一部を示す断面図。

【図21】第１実施形態の一例構造の製造方法の一部を示す断面図。

【図22】第１実施形態の一例構造の製造方法の一部を示す断面図。

【図23】第２実施形態の積層体と柱状部と配線層領域の一例を示す部分断面図。

【図24】第３実施形態の層体と柱状部と配線層領域の他の例を示す断面図。

【図25】第３実施形態の柱状部の下端部と絶縁部の下端部の一例を示す部分断面図。

【図26】ＭＨずれ量と閾値電圧との関係を示す部分断面図。

【発明を実施するための形態】

【0007】

（第１実施形態）
以下、第１実施形態の半導体記憶装置について、図面を参照し説明する。

【0008】

以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。本出願で「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本出願で「ｘｘがｙｙに面する」とは、ｘｘがｙｙに接する場合に限定されず、ｘｘとｙｙとの間に別の部材が介在する場合も含む。本出願で「ｘｘがｙｙ上に設けられる」とは、ｘｘがｙｙに接する場合に限定されず、ｘｘとｙｙとの間に別の部材が介在する場合も含む。また、本出願で「ｘｘがｙｙ上に設けられる」とは、便宜上の表現であり、重力方向を規定するものではない。本明細書で「平行」および「直交」とは、それぞれ「略平行」および「略直交」の場合も含む。

【0009】

また、先にＸ方向、Ｙ方向、Ｚ方向について定義する。Ｘ方向およびＹ方向は、後述する基板１０（図３参照）の表面に沿う方向である。Ｘ方向とＹ方向は互いに交差する（例えば直交する）方向である。Ｙ方向は、後述するビット線ＢＬ（図３参照）が延びた方向である。Ｚ方向は、Ｘ方向およびＹ方向と交差する（例えば直交する）方向であり、基板１０の厚さ方向である。本明細書では、図３に示すように「＋Ｚ方向」を「上」、「－Ｚ方向」を「下」と称する場合がある。＋Ｚ方向と－Ｚ方向は１８０°異なる方向となる。ただしこれらの表現は、便宜上のものであり、重力方向を規定するものではない。

【0010】

（第１実施形態）
＜半導体記憶装置の全体構成＞
図１は、第１実施形態の半導体記憶装置を示す模式平面図である。

【0011】

第１実施形態の半導体記憶装置は、メモリセルアレイ１と、メモリセルアレイ１の外側に位置する周辺領域に設けられた複数の階段部２とを有する。メモリセルアレイ１および複数の階段部２は、同じ基板１０上に設けられている。

【0012】

図２は、第１実施形態の半導体記憶装置のメモリセルアレイ１と階段部２を示す模式平面図である。図３は、第１実施形態のメモリセルアレイ１を示す模式斜視図である。図４は、図２における積層体１００と柱状部ＣＬ１を含むＡ－Ａ’断面図である。

【0013】

図２から図４に示すように、メモリセルアレイ１は、基板１０の一部と、基板１０上に設けられた積層体１００の一部と、複数の柱状部ＣＬ１と、複数の絶縁部６０と、積層体１００の上方に設けられた上層配線とを有する。図３には、上層配線として、例えばビット線ＢＬを示す。

【0014】

基板１０および積層体１００は、メモリセルアレイ１が設けられたセルアレイ領域と、階段部２が設けられた階段領域に亘って設けられている。積層体１００のうち、セルアレイ領域に設けられた部分を第１積層部１００ａ（図３、図４等参照）と称する。セルアレイ領域には複数の柱状部ＣＬ１が配置されている。柱状部ＣＬ１は、第１積層部１００ａ内をその積層方向（Ｚ方向）に延びる円柱状である。

【0015】

なお、本開示では、柱状部ＣＬ１等の柱状部がＺ方向（第１方向）に延びるとは、柱状部が全体としてはＺ方向に延びていれば、柱状部がＺ方向とは異なる方向に延びる部分を含んでいても構わないという意味で用いている。

【0016】

図２に示すように複数の柱状部ＣＬ１は、例えば千鳥配列されている。または、複数の柱状部ＣＬ１は、Ｘ方向およびＹ方向に沿って正方格子配列されていてもよい。絶縁部６０は、セルアレイ領域および階段領域をＸ方向に延び、積層体１００をＹ方向に複数のストリングユニット２００に分断している。各ストリングユニット２００は、セルアレイ領域と階段領域を有している。

【0017】

図３に示すように、第１積層部１００ａの上方に、複数のビット線ＢＬが設けられている。複数のビット線ＢＬは、Ｙ方向に延びる例えば金属膜である。複数のビット線ＢＬは、Ｘ方向に互いに分離している。柱状部ＣＬ１の後述する半導体ボディ２０の上端は、コンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続されている。複数の柱状部ＣＬ１が、共通の１本のビット線ＢＬに接続されている。その共通のビット線ＢＬに接続された複数の柱状部ＣＬ１は、絶縁部６０によってＹ方向に分離されたそれぞれのストリングユニット２００から１つずつ選択された柱状部ＣＬ１を含む。

【0018】

図４に示すように、第１積層部１００ａは、基板１０上に積層された複数の導電層７０を有する。複数の導電層７０が、個々に絶縁層７２を介し、基板１０の上面に対して垂直な方向（Ｚ方向）に積層されている。導電層７０は、例えば金属層である。導電層７０は、例えば、タングステンを主成分として含むタングステン層、またはモリブデンを主成分として含むモリブデン層である。なお、導電層７０は、不純物がドープされたポリシリコンのような導電材料で形成されてもよい。絶縁層７２は、例えば、酸化シリコンを主成分として含むシリコン酸化層である。

【0019】

図３では第１積層部１００ａを導電層７０と絶縁層７２の単純な積層構造として描いているが、半導体記憶装置の高積層化のため、第１積層部１００ａは厳密には図４に示すように複数の階層をＺ方向に縦積みした構造が採用されている。

【0020】

図４に示すように第１積層部１００ａは、下層部１００ａＬと上層部１００ａＵの２つの階層を有する階層構造を有する。

【0021】

下層部１００ａＬは、導電層７０と絶縁層７２の積層構造による下部積層体１００ｃを有する。下部積層体１００ｃには、下部積層体１００ｃをＺ方向に貫通する複数の下層柱状部ＬＣＬ１が設けられている。

【0022】

上層部１００ａＵは、導電層７０と絶縁層７２の積層構造による上部積層体１００ｄを有する。上部積層体１００ｄには、上部積層体１００ｄをＺ方向に貫通する複数の上層柱状部ＵＣＬ１が設けられている。

【0023】

以上のように、柱状部ＣＬ１は、厳密には下層柱状部ＬＣＬ１と上層柱状部ＵＣＬ１との積み上げ構造であり、それらの境界部には接合部ＣＬＪが形成されている。

【0024】

図４に示すように下層柱状部ＬＣＬ１と上層柱状部ＵＣＬ１は、いずれも基板１０に近い側の径が小さく、基板１０から離れる方向（Ｚ方向）に径が徐々に大きくなる柱状である。下層柱状部ＬＣＬ１および上層柱状部ＵＣＬ１の各々は、いずれも各々の最上部よりも若干下側（基板１０に近い側）に直径が最大となる大径部ＣＬＭを有する。下層柱状部ＬＣＬ１および上層柱状部ＵＣＬ１の各々は、これら大径部ＣＬＭよりも上部側の径が徐々に小さくなる柱状である。

【0025】

なお、以下の説明において、下層柱状部ＬＣＬ１と上層柱状部ＵＣＬ１の積み上げ構造とした柱状部ＣＬ１に関し、１つの柱状部ＣＬ１として機能や構造を説明可能な場合は、単に柱状部ＣＬ１と表記し、説明に使用する。

【0026】

基板１０は、例えば、シリコン基板などの半導体基板である。基板１０上には、配線層領域１０Ａが設けられている。配線層領域１０Ａは、例えば、基板１０上に積層された半導体層１０ａとソース線１０ｂと半導体層１０ｃとを有する。半導体層１０ａとソース線１０ｂと半導体層１０ｃには、下層柱状部ＬＣＬ１の下端部ＣＬＥが埋め込まれている。即ち、下層柱状部ＬＣＬ１の下端部ＣＬＥは、配線層領域１０Ａに埋め込まれている。下層柱状部ＬＣＬ１の下端部ＣＬＥの詳細構造は後に説明する。

【0027】

半導体層１０ａ、１０ｃは、導電材料としてシリコン等の半導体に不純物を添加したｎ型シリコンなどからなる。半導体層１０ａ、１０ｃは、一例として、リンドープドポリシリコンからなる。下層柱状部ＬＣＬ１の下端部は、後述するように一部の膜が除去され、ソース線１０ｂに接続されている。ソース線１０ｂは、半導体層あるいはタングステン、タングステンシリサイドなどの導電層からなる。

【0028】

半導体層１０ｃの上面に絶縁層７２が設けられている。絶縁層７２上に最下層の導電層７０が設けられ、絶縁層７２と導電層７０が交互に積層されている。最上層の導電層７０上に絶縁層４２が設けられ、その絶縁層４２上に絶縁層４３が設けられている。絶縁層４３は柱状部ＣＬ１の上端を覆っている。

【0029】

図５は、図４における柱状部ＣＬ１とその周囲部分の拡大断面図である。

【0030】

図６は、図５ＡにおけるＤ－Ｄ’断面図である。

【0031】

柱状部ＣＬ１は、積層膜（メモリ膜）３０と、半導体ボディ２０と、絶縁性のコア部５０とを有する。

【0032】

半導体ボディ２０は、第１積層部１００ａ内を積層方向（Ｚ方向）に環状に連続し延びている。積層膜３０は、導電層７０及び絶縁層７２と、半導体ボディ２０との間に設けられ、半導体ボディ２０を外周側から囲んでいる。コア部５０は、環状の半導体ボディ２０の内側に設けられている。半導体ボディ２０の上端側は、図３に示すコンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続されている。

【0033】

積層膜３０は、トンネル絶縁膜３１と、電荷蓄積膜（メモリ部）３２と、ブロック絶縁膜３３とを有する。半導体ボディ２０と導電層７０との間に、半導体ボディ２０側から順に、トンネル絶縁膜３１、電荷蓄積膜３２、およびブロック絶縁膜３３が設けられている。電荷蓄積膜３２は、トンネル絶縁膜３１とブロック絶縁膜３３との間に設けられている。

【0034】

下層柱状部ＬＣＬ１の下端部ＣＬＥは、ソース線１０ｂに接する領域において部分的にトンネル絶縁膜３１、電荷蓄積膜３２、ブロック絶縁膜３３の一部が除去されている。これにより、半導体ボディ２０の側面の一部に接続部２４（図４）が形成されている。半導体ボディ２０はソース線１０ｂに面する接続部２４においてソース線１０ｂに直接接触されている。

【0035】

半導体ボディ２０、積層膜３０、および導電層７０は、メモリセルＭＣを構成する。メモリセルＭＣは、半導体ボディ２０の周囲を、積層膜３０を介して、導電層７０が囲んだ縦型トランジスタ構造を有する。

【0036】

縦型トランジスタ構造のメモリセルＭＣにおいて、半導体ボディ２０は例えばシリコンのチャネルボディであり、導電層７０はコントロールゲートとして機能する。電荷蓄積膜３２は半導体ボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。

【0037】

本実施形態の半導体記憶装置は、不揮発性半導体記憶装置である。

【0038】

メモリセルＭＣは、例えば、チャージトラップ型のメモリセルである。電荷蓄積膜３２は、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シリコン窒化膜を含む。または、電荷蓄積膜３２は、まわりを絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。

【0039】

トンネル絶縁膜３１は、半導体ボディ２０から電荷蓄積膜３２に電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が半導体ボディ２０に放出される際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。

【0040】

ブロック絶縁膜３３は、電荷蓄積膜３２に蓄積された電荷が導電層７０へ放出されるのを抑制する。また、ブロック絶縁膜３３は、導電層７０から柱状部ＣＬ１への電荷のバックトンネリングを抑制する。

【0041】

ブロック絶縁膜３３は、例えば、第１ブロック膜３４と第２ブロック膜３５とを有する。第１ブロック膜３４は、例えばシリコン酸化膜である。第２ブロック膜３５は、シリコン酸化膜よりも誘電率の高い金属酸化膜である。この金属酸化膜として、例えば、アルミニウム酸化膜、ジルコニウム酸化膜、ハフニウム酸化膜を挙げることができる。

【0042】

第１ブロック膜３４は、電荷蓄積膜３２と第２ブロック膜３５との間に設けられている。第２ブロック膜３５は、第１ブロック膜３４と導電層７０との間に設けられている。 第２ブロック膜３５は、導電層７０と絶縁層７２との間にも設けられている。第２ブロック膜３５は、導電層７０の上面、下面、および積層膜３０側の側面に沿って連続して形成されている。第２ブロック膜３５は、第１積層部１００ａの積層方向に連続せず、分離している。

【0043】

また、導電層７０と絶縁層７２との間に第２ブロック膜３５を形成せずに、第２ブロック膜３５を第１積層部１００ａの積層方向に沿って連続して形成してもよい。あるいは、ブロック絶縁膜３３は、第１積層部１００ａの積層方向に沿って連続する単層膜であってもよい。

【0044】

また、第２ブロック膜３５と導電層７０との間、または絶縁層７２と導電層７０との間に、金属窒化膜を形成してもよい。この金属窒化膜は、例えば窒化チタン膜であり、バリアメタル、密着層、導電層７０のシードメタルとして機能することができる。

【0045】

図３に示すように、第１積層部１００ａの上層部（柱状部ＣＬ１の上端部）にはドレイン側選択トランジスタＳＴＤが設けられている。第１積層部１００ａの下層部１００ａＬにはソース側選択トランジスタＳＴＳが設けられている。少なくとも最上層の導電層７０は、ドレイン側選択トランジスタＳＴＤのコントロールゲートとして機能する。少なくとも最下層の導電層７０は、ソース側選択トランジスタＳＴＳのコントロールゲートとして機能する。

【0046】

それらドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間には、複数のメモリセルＭＣが設けられている。複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、柱状部ＣＬ１の半導体ボディ２０を通じて直列接続され、１つのメモリストリングを構成する。このメモリストリングが、ＸＹ面に対して平行な面方向に例えば千鳥配置されている。複数のメモリセルＭＣは、Ｘ方向、Ｙ方向およびＺ方向に３次元的に設けられている。

【0047】

＜下層柱状部下端部の構造＞
図７に層柱状部ＬＣＬ１の下端部ＣＬＥの拡大断面を示す。このような拡大断面は、例えば、透過型電子顕微鏡を用いて取得できる。下部積層体１００ｃは、Ｚ方向の端部として配線層領域１０Ａに面する端部１００Ｅを有する。下層柱状部ＬＣＬ１の下端部ＣＬＥは、端部１００ＥをＺ方向に貫通して配線層領域１０Ａに埋め込まれている。

【0048】

図７に示した下端部ＣＬＥは、図８に示すように、第１柱状部Ｐ１と、第２柱状部Ｐ２と、第３柱状部Ｐ３と、第４柱状部Ｐ４とを含む。

【0049】

第１柱状部Ｐ１は、下部積層体１００ｃの端部１００Ｅ側に位置する。第１柱状部Ｐ１は、積層体１００ｃ内に設けられている。

【0050】

第２柱状部Ｐ２は、第１柱状部Ｐ１よりも基板の近くに位置する。第２柱状部Ｐ２は、下層柱状部ＬＣＬ１のうち、図８中の破線Ｌ１と破線Ｌ２との間の部分である。第２柱状部Ｐ２の径は、第１柱状部Ｐ１の径よりも大きい。

【0051】

第３柱状部Ｐ３は、第２柱状部Ｐ２よりも基板の近くに位置する。第３柱状部Ｐ３は、下層柱状部ＬＣＬ１のうち、図８中の破線Ｌ２と破線Ｌ３との間の部分である。第２柱状部Ｐ２および第３柱状部Ｐ３は、半導体層１０ｃ内に設けられている。第３柱状部Ｐ３の径は、第２柱状部Ｐ２の径よりも小さい。

【0052】

第３柱状部Ｐ３の下部には第４柱状部Ｐ４が設けられている。第４柱状部Ｐ４は、ソース線１０ｂを貫通する位置まで延在されている。第４柱状部Ｐ４の周面から底面を囲むように半導体ボディ２０が形成されている。

【0053】

第４柱状部Ｐ４のうち、ソース線１０ｂに埋め込まれた部分において、トンネル絶縁膜３１と電荷蓄積膜３２と第１ブロック膜３４が除去されて半導体ボディ２０の接続部２４が形成されている。この接続部２４において半導体ボディ２０はソース線１０ｂに直接接触されている。第４柱状部Ｐ４の下端部のうち、半導体層１０ａに囲まれている部分の周囲には、トンネル絶縁膜３１と電荷蓄積膜３２と第１ブロック膜３４が形成されている。

【0054】

図８の例では、第１柱状部Ｐ１の上面（Ｘ－Ｙ面）の中心をＺ方向に貫通する第１軸Ｃ１に対して、第２柱状部Ｐ２の上面の中心をＺ方向に貫通する第２軸Ｃ２は、Ｙ方向に関して、－Ｙ方向（左側寄り）にずれている。第３柱状部Ｐ３の上面の中心をＺ方向に貫通する第３軸Ｃ３に対して、第２軸Ｃ２は、Ｙ方向に関して、＋Ｙ方向（右側寄り）にずれている。また、第１軸Ｃ１に対して、第３軸Ｃ３は、Ｙ方向に関して、－Ｙ方向（左側寄り）にずれている。

【0055】

第２柱状部Ｐ２の半導体ボディ２０は、Ｙ方向に延出する延出部（第１延出部）ＰＰ１を含む。また、第２柱状部Ｐ２の電荷蓄積膜３２は、Ｙ方向に延出する延出部（第２延出部）ＰＰ２を含む。第２延出部ＰＰ２は、第１延出部ＰＰ１よりも基板の近くに位置する。第２延出部ＰＰ２は、延出部ＰＰ１に接している。第２延出部ＰＰ２との界面側の第１延出部ＰＰ１にはＹ方向にチャネル（第１チャネル）が形成される。

【0056】

第２柱状部Ｐ２の半導体ボディ２０は、Ｙ方向に延出する延出部（第３延出部）ＰＰ３をさらに含む。第３延出部ＰＰ３は、第１延出部ＰＰ１よりも下部積層体１００ｃの近くに位置する。また、第２柱状部Ｐ２の電荷蓄積膜３２は、Ｙ方向に延出する延出部（第４延出部）ＰＰ４をさらに含む。第４延出部ＰＰ４は、第３延出部ＰＰ３よりも下部積層体１００ｃの近くに位置する。第４出部ＰＰ４は、第３延出部ＰＰ３に接している。第４延出部ＰＰ４との界面側の第３延出部ＰＰ３にはＹ方向にチャネル（第２チャネル）が形成される。第２チャネルが形成される領域は、第１チャネルが形成される領域よりも下部積層体１００ｃに近くに位置する。

【0057】

本実施形態の構造は、例えば、図９～図２２を基に後述する通り、ストッパー材１８および下部積層体２３を形成する工程（図１２、図１３）、半導体層１５の表面の一部が露出するように、下部積層体２３中にストッパー材１８に達する下部メモリホール２５を形成する工程（図１４）、エッチングにより、ストッパー材１８を除去するとともに、半導体層１５の表面の一部を除去する（図１５）という工程を含む、製造方法を用いることで得られる。

【0058】

なお、配線層領域１０Ａに予め底部メモリホール１６を形成後、配線層領域１０Ａ上に下部積層体１００ｃを形成すると、後述する如く下部積層体１００ｃに形成した下部メモリホール２５の内径を不要に拡大しない、という効果が得られる。この効果については後に記載する製造方法に関連付けて説明する。

【0059】

次に、絶縁部（分離部）６０の構成について説明する。

【0060】

図２および図４に示すように、絶縁部６０は、絶縁膜６３を有する。なお、図３では絶縁膜６３の図示を省略している。

【0061】

絶縁膜６３は、Ｘ方向およびＺ方向に広がる。例えば、図４に示すように、絶縁膜６３は、第１積層部１００ａに隣接してＺ方向に延在し、半導体層１０ａの上部側に達するように設けられている。

【0062】

先に説明したように、図４に示す柱状部ＣＬ１における半導体ボディ２０の下端部は、ソース線１０ｂに接している。

【0063】

次に、階段部２について概要を説明する。

【0064】

階段部２も絶縁部６０によりストリングユニット２００の一部に分離されている。階段部２には、柱状体ＣＬ３とコンタクト部ＣＴが設けられ、テラス部７０ａが設けられている。

【0065】

＜第１実施形態の製造方法＞
次に図９～図２２を用いて第１実施形態に係る半導体記憶装置の製造方法について説明する。図９～図２２の断面は図４の断面に対応する。

【0066】

図９では記載を略している基板１０上に、半導体層１１と保護層１２と犠牲層１３と保護層１４と半導体層１５が積層されている。半導体層１１は、例えばリンがドープされた多結晶シリコン層である。保護層１２、１４は、例えば、シリコン酸化膜である。犠牲層１３は、例えば、アンドープの多結晶シリコン層である。半導体層１５は、例えば、アンドープまたはリンがドープされた多結晶シリコン層である。

【0067】

図１０に示すように複数の底部メモリホール１６が形成される。本実施形態では図２に示すように千鳥状に複数の柱状部ＣＬ１を形成するので柱状部ＣＬ１を形成する位置に対応させて底部メモリホール１６を形成する。底部メモリホール１６はリアクティブイオンエッチングなどのエッチング方法で形成できる。底部メモリホール１６は、半導体層１５と保護層１４と犠牲層１３と保護層１２を貫通し、半導体層１１に所定の深さで到達する深さとする。

【0068】

底部メモリホール１６の上端部内径は、後に底部メモリホール１６の上に形成する下部メモリホール２５の下端部内径より大きく形成する。

【0069】

図１１に示すように底部メモリホール１６を埋めて半導体層１５の上面を覆うようにストッパー材層１７を成膜する。ストッパー材層１７はカーボン膜などを適用できる。ストッパー材層１７を構成する材料は、後に形成する絶縁層１９と犠牲層２１の積層体からなる下部積層体２３に対し、エッチング選択比の高い材料からなることが好ましい。

【0070】

図１２に示すようにエッチングバックを行って半導体層１５上に積層されたストッパー材層１７を除去し、底部メモリホール１６を埋めたストッパー材層１７のみを残す。これにより、底部メモリホール１６をストッパー材１８で埋めた構成とする。

【0071】

図１３に示すように絶縁層１９と犠牲層２１を交互に積層し、最上層の犠牲層２１上に絶縁層２２を形成した下部積層体２３を形成する。絶縁層１９、２２は、例えば、シリコン酸化膜であり、犠牲層２１は、例えば、シリコン窒化膜である。

【0072】

図１４に示すように、下部積層体２３に対して、半導体層１５の表面の一部が露出するように、下部メモリホール２５を形成する。下部メモリホール２５は、絶縁層２２上に形成した図示しないマスクを用いたリアクティブイオンエッチングなどのエッチング方法を用いて形成できる。本実施形態では、半導体層１５の表面の一部が露出するように、下部メモリホール２５の中心Ｃ２５は、ストッパー材１８の中心Ｃ１８に対して、＋Ｙ方向に位置ずれている。以下、この位置ずれの程度をＭＨずれ量という。

【0073】

下部メモリホール２５を介しストッパー材１８をアッシングなどの方法により除去し、下部メモリホール２５と底部メモリホール１６を連通する。この方法では、ストッパー材１８のみを除去することができ、下部メモリホール２５の内径を不要に拡大することがない。その後、底部メモリホール１６の内面に露出している半導体層１１、１５を酸化してシリコン酸化層（不図示）を形成する。

【0074】

これに対し、仮に、底部メモリホール１６を形成していない図９に示す状態の半導体層１５の上に下部積層体２３を形成し、下部積層体２３の上面から半導体層１１に達する下部メモリホールを形成する製造方法を想定できる。

【0075】

この製造方法は、ストッパー材１８を設けることなく、下部積層体２３の上面から半導体層１１に達する深い下部メモリホールをエッチングのみで作成する方法となる。

【0076】

しかし、この方法を採用すると、エッチング条件のバラツキ等によって下部メモリホール２５の拡大内径部２５ａが想定以上に大きくなることがある。

【0077】

この場合、隣接する下部メモリホール２５、２５間の間隔が想定以上に狭くなり、後工程で行う柱状部の形成に支障を来すおそれが考えられる。また、この現象が原因となってメモリセルの更なる高密度化およびチップサイズの縮小化に支障を来すおそれがある。即ち、下部メモリホール２５の間隔を小さくすると、隣接する下部メモリホール２５どうしが接触する可能性があり、これが原因となって、メモリセルの更なる高密度化およびチップサイズの縮小化に支障を来す。

【0078】

これに対し、上述のストッパー材１８を用い、下部メモリホール２５を形成後にストッパー材１８を除去する方法を採用すると、拡大内径部２５ａが想定以上に大きくなる問題を生じ難いので、メモリセルの更なる高密度化、チップサイズの縮小に耐える構造を提供できる。

【0079】

底部メモリホール１６の内面に露出している半導体層１１，１５を酸化して図示しないシリコン酸化層を形成した後、底部メモリホール１６と下部メモリホール２５を埋めるように、図１６に示すように、充填材２８を形成する。充填材２８はカーボン膜などを適用できる。

【0080】

図１７に示すように、下部積層体２３の上に上部積層体２９を形成する。上部積層体２９の構造は下部積層体２３の構成と同等であり、絶縁層１９と犠牲層２１を交互に積層し、最上層の犠牲層２１上に絶縁層２２を形成する。

【0081】

図１８に示すように、上部積層体２９に対し先の下部メモリホール２５の形成位置に対応するように上部積層体２９の頂部から底部に至る上部メモリホール３６を形成する。上部メモリホール３６はリアクティブイオンエッチングなどのエッチング方法で形成できる。

【0082】

上部メモリホール３６は下端部側に向かうにつれて徐々に内径が細くなる形状を有し、上部メモリホール３６の上端より若干低い位置に拡大内径部３６ａが形成される。上部メモリホール３６の下端部３６ｂは充填材２８の上端部に到達する。

【0083】

ここで、上部メモリホール３６形成時の位置合わせ精度の誤差等により、上部メモリホール３６の中心３６ｃと柱状の充填材２８の中心２８ｃが図１８のＹ方向（左右方向）に位置ずれすることがある。

【0084】

この位置ずれを生じたとして、上部メモリホール３６の下端部３６ｂの内径より、ストッパー材１８の上面の径の方が若干大きいので、下部メモリホール２５の下端部２５ｂがストッパー材１８の上面からＹ方向に外れることがない。

【0085】

上部メモリホール３６は上層柱状部ＵＣＬ１を設ける位置となり、下部メモリホール２５は下層柱状部ＬＣＬ１を設ける位置となる。このため、上層柱状部ＵＣＬ１と下層柱状部ＬＣＬ１を確実に接合した柱状部ＣＬ１を得る上で、上部メモリホール３６と下部メモリホール２５を確実に連通できる構成が重要である。

【0086】

図１９に示すように、上部メモリホール３６を介し下部メモリホール２５の充填材２８と底部メモリホール１６のストッパー材１８をアッシングなどの方法により除去する。これにより、上部メモリホール３６と下部メモリホール２５と底部メモリホール１６を連通する。アッシングなどの方法によりカーボン膜を除去する上述の工程では、充填材２８とストッパー材１８のみを除去することができる。このため、上部メモリホール３６と下部メモリホール２５の内径を不要に拡大することなく、目的の内径の上部メモリホール３６と下部メモリホール２５を得ることができる。また、本実施形態では、図１４で生じたＭＨずれ量の大きさに対応する分だけ、ＭＨずれ量がない場合に比べて、底部メモリホール１６の開口の径（開口径）Ｄ１は大きくなる。

【0087】

図１９に示した底部メモリホール１６と下部メモリホール２５と上部メモリホール３６に、柱状部ＬＣＬ１を形成するための基となる成膜を行う。すなわち、図２０に示すように、第１ブロック膜３４と電荷蓄積膜３２とトンネル絶縁膜３１と半導体ボディ２０とコア部５０の成膜を行い、上層柱状部ＵＣＬ１の基となる上層基柱状部３７と下層柱状部ＬＣＬ１の基となる下層基柱状部３８を形成する。上層基柱状部３７と下層基柱状部３８の両方を合わせて基柱状部３９と呼称できる。なお、図２０では図面の簡略化のため、電荷蓄積膜３２とトンネル絶縁膜３１を略して１層の膜として描いている。同様に他の図においても１層の膜として描いていることもある。

【0088】

ここで、ホール１６，２５，３６内に半導体ボディ２０となる不純物を含むアモルファスの半導体膜（例えば、リンドープアモルファスシリコン膜）を形成し、このアモルファスの半導体膜を加熱して多結晶の半導体膜に変えるとき、半導体膜は熱で凝縮する。半導体膜が熱で凝縮しても、図１９の説明で述べたように開口径Ｄ１は大きくなるため、半導体膜の段切れによって、ホール１６とホール２５との境界部分にボイド（半導体膜で埋め込まれない部分）が発生することを抑制できる。これにより、半導体記憶装置の電気特性の向上を図れる。

【0089】

また、図２６に示すように、本発明者等の研究によれば、ＭＨずれ量が大きいほど、トランジスタ（例えば、ソース側選択トランジスタ）の閾値電圧の変動を抑制できることが分かった。

【0090】

図２６において、ＭＨずれ量が５０ｎｍの場合（例１）とＭＨずれ量が０ｎｍの場合（例２）とを比べると、例１の閾値電圧のばらつきは、例２の閾値電圧のばらつきよりも小さい。例えば、図２６中の黒四角の閾値電圧を基準にすると、例１のばらつきは４７０ｍＶであるが、例２のばらつきは５８０ｍＶであった。

【0091】

このようにトランジスタの閾値電圧の変動を抑制できることによっても、半導体記憶装置の電気特性の向上を図れることができる。

【0092】

なお、ＭＨずれ量が大きいほど、閾値電圧の変動を抑制できる理由の一つとしては、半導体膜中の不純物の濃度分布のばらつきが小さくなることが考えられる。半導体膜中の不純物の濃度分布のばらつきが小さくなることで、ホール１６とホール２５との境界部分の半導体ボディ２０には不純物が含まれることになる。

【0093】

図２１に示すように、例えば４本の基柱状部３９のＹ方向（左右方向）両側に、スリット４１を形成する。スリット４１は、リアクティブイオンエッチングなどのエッチング方法で形成できる。スリット４１は、上部積層体２９と下部積層体２３をＺ方向に貫通して半導体層１１に達するように形成する。スリット４１は、半導体層１５と保護層１４と犠牲層１３と保護層１２を貫通し、半導体層１１に所定の深さで到達する深さとする。

【0094】

図２２に示すように、スリット４１を介しエッチング液を用いるエッチング処理を行い、保護層１４と犠牲層１３と保護層１２を除去し、空洞部４４を形成する。

【0095】

図２２に示す状態から、スリット４１の内面に図示略のライナー膜を形成し、空洞部４４に露出している下層基柱状部３８の下端部に形成されている大径部４０に対しエッチングを行う。このエッチングにより大径部４０の外周側の第１ブロック膜３４と電荷蓄積膜３２とトンネル絶縁膜３１を除去する。このエッチングにより、空洞部４４に半導体ボディ２０を露出させることができる。

【0096】

この後、空洞部４４を埋めるように半導体層を成膜すると、図４に示すソース線１０ｂを形成することができるので、半導体層１０ａとソース線１０ｂと半導体層１０ｃを有する配線層領域１０Ａを形成できる。

【0097】

配線層領域１０Ａの形成後、ライナー膜を除去し、スリット４１を介しエッチングを行い、下部積層体２３と上部積層体２９に積層されている犠牲層２１を除去する。スリット４１を介して供給するエッチング液またはエッチングガスにより、犠牲層２１を除去し、犠牲層２１が形成されていた部分に空洞を形成できる。

【0098】

この空洞に第２ブロック膜３５と導電層７０を形成することで、図４～図６に示す構造と同等の構造を製造できる。

【0099】

なお、スリット４１を介し犠牲層を除去した後、導電層を形成するまでの工程はこの種の３次元メモリにおいて公知であり、詳細には特開２０１８－１４２６５４号公報等に記載されている工程を参照できる。

【0100】

（第２実施形態）
図２３は、第２実施形態の半導体記憶装置の構造を示す。

【0101】

本実施形態の半導体記憶装置が第１実施形態の半導体記憶装置と異なる点は、配線領域１０Ａのソース線１０ｂ内に、小径柱状部Ｐ４ａおよび大径柱状部Ｐ４ｂを含む、第４柱状部Ｐ４が設けられていることにある。

【0102】

第４柱状部Ｐ４は、大径柱状部Ｐ４ｂは、小径柱状部Ｐ４ａよりも基板の近くに位置する。大径柱状部Ｐ４ｂは、小径柱状部Ｐ４ａよりも径が大きい。

【0103】

また、半導体層１０ｃで囲まれた部分の電荷蓄積膜３２およびブロック絶縁膜３３の下面（積層膜下面）は、半導体層１０ｃの下面よりも、＋Ｚ方向に位置する。積層膜下面と接する部分のソース線１０ｂは、＋Ｚ方向に延出する。

【0104】

半導体層１０ａで囲まれた部分の電荷蓄積膜およびブロック絶縁膜の上面（積層膜上面）は、半導体層１０ａの上面よりも、－Ｚ方向に位置する。積層膜上面と接する部分のソース線１０ｂは、－Ｚ方向に延出する。

【0105】

なお、図２３では、ソース線１０ｂ内の第４柱状部Ｐ４の側面は、トンネル絶縁膜３１、電荷蓄積膜３２及びブロック絶縁膜３３で覆われていないが、第４柱状部Ｐ４の側面がトンネル絶縁膜３１、電荷蓄積膜３２及びブロック絶縁膜３３で覆われた構造を採用してもよい。

【0106】

本実施形態によれば、大径柱状部Ｐ４ｂが存在する分だけ、ソース線１０ｂと下層柱状部ＬＣＬ１との接触面積を大きくでき、微細化に伴うソース線１０ｂと下層柱状部ＬＣＬ１との間の接触抵抗の減少を抑制することが可能となる。

【0107】

（第３実施形態）
図２４は、第３実施形態の半導体記憶装置の構造を示す。

【0108】

本実施形態の半導体記憶装置が第１実施形態の半導体記憶装置と異なる点は、配線領域１０Ａの半導体層１０ａ、ソース線１０ｂおよび半導体層１０ｃ内に、第３柱状部Ｐ３’が設けられていることにある。

【0109】

第３柱状部Ｐ３’は、第２柱状部Ｐ２よりも基板の近くに位置する。第３柱状部Ｐ３’と第２柱状部Ｐ２とは接続している。図２４では、第３柱状部Ｐ３’の側面は、トンネル絶縁膜３１、電荷蓄積膜３２及びブロック絶縁膜３３で覆われていないが、第４柱状部Ｐ４の側面がトンネル絶縁膜３１、電荷蓄積膜３２及びブロック絶縁膜３３で覆われた構造を採用してもよい。

【0110】

第３柱状部Ｐ３’は、小径柱状部Ｐ３ａと、大径柱状部Ｐ３ｂとを含む。小径柱状部Ｐ３ａは、大径柱状部Ｐ３ｂよりも基板の近くに位置する。大径柱状部Ｐ３ｂは、小径柱状部Ｐ３ａよりも径が大きい。小径柱状部Ｐ３ａおよび大径柱状部Ｐ３ｂが存在することにより、半導体層１０ａ、ソース線１０ｂおよび半導体層１０ｃ内の第３柱状部Ｐ３’の径は、Ｚ方向において、不連続に変化する。

【0111】

また、半導体層１０ｃで囲まれた部分の電荷蓄積膜３２およびブロック絶縁膜３３の下面（積層膜下面）は、半導体層１０ｃの下面よりも、＋Ｚ方向に位置する。積層膜下面と接する部分のソース線１０ｂは、＋Ｚ方向に延出する。

【0112】

半導体層１０ａで囲まれた部分の電荷蓄積膜３２およびブロック絶縁膜３３の上面（積層膜上面）は、半導体層１０ａの上面よりも、－Ｚ方向に位置する。積層膜上面と接する部分のソース線１０ｂは、－Ｚ方向に延出する。

【0113】

本実施形態によれば、大径柱状部Ｐ３ｂが存在する分だけ、ソース線１０ｂと下層柱状部ＬＣＬ１との接触面積を大きくでき、微細化に伴うソース線１０ｂと下層柱状部ＬＣＬ１との間の接触抵抗の減少を抑制することが可能となる。

【0114】

（第４実施形態）
図２５は第４実施形態の半導体記憶装置の構造を示す。

【0115】

本実施形態の半導体記憶装置が第３実施形態の半導体記憶装置と異なる点は、第３実施形態の第３柱状部Ｐ３’（小径柱状部Ｐ３ａ、大径柱状部Ｐ３ｂ）の代わりに、一つの径が大きい第３柱状部Ｐ３’’を含むことにある。第３柱状部Ｐ３’’の径は、ソース線１０ｂと下層柱状部ＬＣＬ１との間の設計上の接触抵抗と同じか、又は当該接触抵抗よりも大きくなるように選択される。

【0116】

なお、第３柱状部Ｐ３’’の径は、Ｚ方向において連続的に変化しても構わないし、またはＺ方向において一定であっても構わない。

【0117】

以上、本発明の実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0118】

１…メモリセルアレイ、２…階段部、１０…基板、１０Ａ…配線層領域、１０ａ…半導体層、１０ｂ…ソース線、１０ｃ…半導体層、２０…半導体ボディ、２４…接続部、３０…積層膜、３１…トンネル絶縁膜、３２…電荷蓄積膜（メモリ部）、３３…ブロック絶縁膜、３４…ブロック膜、４３…絶縁層、５０…コア部、６０…絶縁部、７０…導電層、７２…絶縁層、１００…積層体、１００ａ…第１積層部、１００ｃ…下部積層体、１００ｄ…上部積層体、２００…ストリングユニット、ＭＣ…メモリセル、ＣＬ１…柱状部、ＬＣＬ１…下層柱状部、ＵＣＬ１…上層柱状部、ＢＬ…ビット線、ＣＬＥ…下端部、Ｐ１…第１柱状部、Ｐ２…第２柱状部、Ｐ３，Ｐ３’…第３柱状部、Ｃ１…第１軸、Ｃ２…第２軸、Ｃ３…第３軸、Ｐ４…第４柱状部、ＰＰ１…第１延出部、ＰＰ２…第２延出部、ＰＰ３…第３延出部、ＰＰ４…第４延出部。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】