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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024127035
(43)【公開日】2024-09-20
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/66 20060101AFI20240912BHJP
H01L 27/146 20060101ALI20240912BHJP
H01L 21/768 20060101ALI20240912BHJP
H01L 21/3205 20060101ALI20240912BHJP
【ＦＩ】
H01L21/66 E
H01L27/146 D
H01L21/90 A
H01L21/88 T
H01L21/66 Y
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023035872
(22)【出願日】2023-03-08
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】100121131
【弁理士】
【氏名又は名称】西川 孝
(74)【代理人】
【氏名又は名称】稲本 義雄
(74)【代理人】
【識別番号】100168686
【弁理士】
【氏名又は名称】三浦 勇介
(72)【発明者】
【氏名】岡野 仁志
(72)【発明者】
【氏名】西岡 裕太
【テーマコード（参考）】
4M106
4M118
5F033
【Ｆターム（参考）】
4M106AA02
4M106AA07
4M106AD06
4M106BA01
4M118AA09
4M118AB01
4M118BA09
4M118CA01
4M118EA11
4M118EA12
4M118EA14
4M118HA24
4M118HA25
4M118HA30
4M118HA33
5F033VV00
5F033VV12
5F033XX37
(57)【要約】
【課題】CoW構造のチップ積層ウェーハでも搭載する半導体装置のDUT測定を実現する。
【解決手段】複数の撮像素子が形成されたウェーハに、個片化された信号処理回路やメモリ回路などからなるLogicチップを積層して、個片化する際に切断される部位であるスクライブ表面に端子を形成し、スクライブ表面の端子と、LogicチップのDUTとを接続するための接続配線をウェーハとLogic基板との間に形成し接続することで、端子にプローブを接続して、個片化することなくDUTを実現する。半導体装置に適用することができる。
【選択図】図９
【解決手段】複数の撮像素子が形成されたウェーハに、個片化された信号処理回路やメモリ回路などからなるLogicチップを積層して、個片化する際に切断される部位であるスクライブ表面に端子を形成し、スクライブ表面の端子と、LogicチップのDUTとを接続するための接続配線をウェーハとLogic基板との間に形成し接続することで、端子にプローブを接続して、個片化することなくDUTを実現する。半導体装置に適用することができる。
【選択図】図９
【特許請求の範囲】
【請求項1】
撮像素子を有する第１半導体チップと、
前記第１半導体チップと異なる第２半導体チップと、
前記第２半導体チップ内の回路である内部回路と、前記第２半導体チップ外の端子または前記第２半導体チップ外の回路である外部回路とを電気的に接続する接続配線と
を備える半導体装置。
前記第１半導体チップと異なる第２半導体チップと、
前記第２半導体チップ内の回路である内部回路と、前記第２半導体チップ外の端子または前記第２半導体チップ外の回路である外部回路とを電気的に接続する接続配線と
を備える半導体装置。
【請求項2】
前記端子は、製造工程において、自らが形成されたウェーハから個片化される際に切断用ブレードにより切断される位置であるスクライブに形成された端子である
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項3】
前記端子は、製造工程において、前記ウェーハに形成された前記第１半導体チップに、個片化された前記第２半導体チップが積層されることで製造された自らを前記ウェーハから個片化する際の前記スクライブに形成される
請求項２に記載の半導体装置。
請求項２に記載の半導体装置。
【請求項4】
前記第１半導体チップは、端部周辺がガードリングで囲まれており、前記スクライブは、前記ガードリングの外側に形成される
請求項２に記載の半導体装置。
請求項２に記載の半導体装置。
【請求項5】
前記第２半導体チップは、端部周辺の少なくとも一部がガードリングで囲まれており、前記内部回路は、前記ガードリングの外側に形成される
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項6】
前記第２半導体チップは、端部周辺の少なくとも一部がガードリングで囲まれており、前記内部回路は、前記ガードリングの内側に形成される
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項7】
前記第２半導体チップは、端部周辺の少なくとも一部がガードリングで囲まれており、前記内部回路は、前記ガードリングの内側であって、さらに、シールリングで囲まれた内側に形成される
請求項６に記載の半導体装置。
請求項６に記載の半導体装置。
【請求項8】
前記接続配線は、前記第１半導体チップ内の絶縁膜中に形成される
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項9】
前記接続配線は、前記第１半導体チップと前記第２半導体チップとの接合界面に形成される
請求項８に記載の半導体装置。
請求項８に記載の半導体装置。
【請求項10】
前記接続配線は、周囲の少なくとも一部においてガードリングで囲まれる
請求項８に記載の半導体装置。
請求項８に記載の半導体装置。
【請求項11】
前記接続配線は、前記撮像素子の撮像面に対する入射光の入射方向について、前段および後段の少なくともいずれかにおいて、耐水性を備えた耐水膜により挟まれている
請求項８に記載の半導体装置。
請求項８に記載の半導体装置。
【請求項12】
前記接続配線は、前記第１半導体チップと前記第２半導体チップを挟むように形成される
請求項８に記載の半導体装置。
請求項８に記載の半導体装置。
【請求項13】
前記第１半導体チップからなる第１の層と、前記第２半導体チップを含む第２の層との間に、中間層をさらに含み、
前記接続配線は、前記中間層に形成される
請求項１に記載の半導体装置。
前記接続配線は、前記中間層に形成される
請求項１に記載の半導体装置。
【請求項14】
前記接続配線は、前記中間層の基板内に形成される
請求項１３に記載の半導体装置。
請求項１３に記載の半導体装置。
【請求項15】
前記接続配線は、前記中間層の絶縁膜内に形成される
請求項１３に記載の半導体装置。
請求項１３に記載の半導体装置。
【請求項16】
前記接続配線は、前記第２の層に形成された前記内部回路と、前記第２の層の前記外部回路とを接続する
請求項１５に記載の半導体装置。
請求項１５に記載の半導体装置。
【請求項17】
前記第２の層の前記外部回路は、前記第２の層に形成された、前記第２半導体チップとは異なる第３半導体チップの内部回路である
請求項１６に記載の半導体装置。
請求項１６に記載の半導体装置。
【請求項18】
前記第２半導体チップは、前記内部回路として、第１の内部回路と、前記第１の内部回路と異なる第２の内部回路とを有し、
前記接続配線は、
前記第２半導体チップ内の前記第１の内部回路と、前記第２半導体チップ外の端子とを電気的に接続する第１の接続配線と、
前記第２半導体チップ内の前記第２の内部回路と、前記第２半導体チップ外の回路である外部回路とを電気的に接続する第２の接続配線とを含む
請求項１に記載の半導体装置。
前記接続配線は、
前記第２半導体チップ内の前記第１の内部回路と、前記第２半導体チップ外の端子とを電気的に接続する第１の接続配線と、
前記第２半導体チップ内の前記第２の内部回路と、前記第２半導体チップ外の回路である外部回路とを電気的に接続する第２の接続配線とを含む
請求項１に記載の半導体装置。
【請求項19】
前記内部回路は、前記第２半導体チップのテストデバイスであり、
前記第２半導体チップの動作状態を検査する検査装置は、プローブにより前記端子と電気的に接続することで、前記端子および前記接続配線を介して前記テストデバイスと電気的に接続し、前記テストデバイスを制御して前記第２半導体チップの動作状態を検査する
請求項１に記載の半導体装置。
前記第２半導体チップの動作状態を検査する検査装置は、プローブにより前記端子と電気的に接続することで、前記端子および前記接続配線を介して前記テストデバイスと電気的に接続し、前記テストデバイスを制御して前記第２半導体チップの動作状態を検査する
請求項１に記載の半導体装置。
【請求項20】
前記第２半導体チップのテストデバイスと異なる他の回路をテストする他のテストデバイスと、
前記他のテストデバイスと接続された前記接続配線と異なる他の接続配線と、
前記端子、前記接続配線、および前記他の接続配線と接続され、前記接続配線を介して、前記端子と前記テストデバイスとを接続するか、前記他の接続配線を介して前記端子と前記他のテストデバイスとを接続するかを切り替える切替部をさらに含む
請求項１９に記載の半導体装置。
前記他のテストデバイスと接続された前記接続配線と異なる他の接続配線と、
前記端子、前記接続配線、および前記他の接続配線と接続され、前記接続配線を介して、前記端子と前記テストデバイスとを接続するか、前記他の接続配線を介して前記端子と前記他のテストデバイスとを接続するかを切り替える切替部をさらに含む
請求項１９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関し、特に、CoW（Chip On Wafer）構造においてもスクライブ表面に設けられた端子でDUT（Device Under Test）測定を実現できるようにした半導体装置に関する。
【背景技術】
【0002】
固体撮像装置等の半導体装置を製造する技術として、固体撮像素子からなる画素チップと、信号処理回路やメモリ回路などのLogicチップとをウェーハの状態で接合してWoW（Wafer on Wafer）構造に積層した状態で製造する技術が一般に知られている。
【0003】
このようにWoW構造に積層した状態で固体撮像装置が製造される場合、WoW構造により積層された複数の固体撮像装置が、ダイシングブレードにより個片化されて最終製品とされるが、個片化される前の状態、すなわち、WoW構造の状態でプロセス保証を目的としたDUT（Device Under Test）測定がなされている。
【0004】
DUT測定とは、信号処理回路やメモリ回路などLogicチップの動作状態を確認するためのテスト測定である。より具体的には、個片化される前のWoW構造で、信号処理回路やメモリ回路などのLogicチップに接続されたDUT（Device Under Test）にプローブを介して検査装置が電気的に接続されることで、検査装置によるテスト測定がなされて、動作状態の確認がなされる。
【0005】
WoW構造において、DUTは、固体撮像装置を個片化する際に、ダイシングブレードで切り込まれるスクライブが構成される領域に配置されている。また、DUTは、Cu等のBEOL（Back End of Line）配線を介してスクライブの表面に設けられた測定用の端子（AL PAD）と接続され、端子にプローブを介して検査装置が接続されることによりDUT測定がなされる。
【0006】
ところで、近年においては、１チップ内に搭載する回路規模を増大させ高機能化を実現するため、上述した、WoW（Wafer on Wafer）構造に加えて、Logicウェハを個片化したLogicチップを固体撮像素子が形成された半導体ウェーハ上に積層させるCoW（Chip on Wafer）構造が提案されている。
【0007】
CoW構造は、固体撮像素子からなる画素チップが形成されたウェーハ上に個片化されたLogicチップが１段又は２段で積層された構造である。
【0008】
このようなCoW構造においては、LogicチップのDUTが、固体撮像素子からなる画素チップが形成されたウェーハのスクライブが形成された領域と必ずしも一致するように積層されないので、スクライブ表面に形成される端子（AL PAD）と同一の位置に配置されないことがあり、双方を電気的に接続することができず、DUT測定を実現することができないことがあった。
【0009】
すなわち、CoW構造の場合、上述したDUT測定を実現するためには、LogicチップのDUTとスクライブ表面に形成される端子（AL PAD）とを接続する配線を別途形成して接続する必要があった。
【0010】
この点に関し、ガードリングを介して、スクライブ領域とチップ領域とを電気的に接続する配線層を形成して接続する技術（特許文献１）が提案されている。
【0011】
そこで、特許文献１の技術を応用することで、上述したCoW構造におけるLogicチップのDUTとスクライブ表面に形成されるAL PADとを接続することが考えられる。
【先行技術文献】
【特許文献】
【0012】
【特許文献1】特開２０１２－２０４６３０号公報
【発明の概要】
【発明が解決しようとする課題】
【0013】
しかしながら、特許文献１に記載の技術は、同一ウェーハプロセス中に配線層を形成する技術であるため、異なるウェーハプロセスで生成されたLogicチップのDUTと、固体撮像素子が形成されたウェーハ上のスクライブ表面に形成される端子（AL PAD）とを接続する技術に適用することはできない。
【0014】
また、固体撮像素子が形成されたウェーハ上にLogicチップを積層する場合、LogicチップのDUTとスクライブ表面に形成される端子（AL-PAD）とを接続しようとすると、Logicチップをスクライブが形成される領域に接するように配置する必要があり、Logicチップの配置位置の自由度が低下する。
【0015】
さらに、Logicチップの配置に僅かでも狂いが生じて、例えば、Logicチップがスクライブが形成された領域と重なるように配置されてしまうようなことがあると、ダイシングの際、ダイシングブレードと干渉し、ダイシングブレードを痛めてしまう恐れがあった。
【0016】
また、複数のLogicチップが、固体撮像素子が形成されたウェーハ上の同一層に積層されるような場合、第１のLogicチップと、スクライブが形成される領域との間に第２のLogicチップが配置されるようなレイアウトになると、第２のLogicチップの干渉により、第１のLogicチップのDUTは、スクライブ表面に形成される端子（AL PAD）と接続できない状態となる。
【0017】
本開示は、このような状況に鑑みてなされたものであり、特に、CoW構造における、Logicチップの配置位置の自由度を低下させることなく、LogicチップのDUTとスクライブ表面に形成される端子とを電気的に接続できるようにして、CoW構造におけるDUT測定を実現するものである。
【課題を解決するための手段】
【0018】
本開示の一側面の半導体装置は、撮像素子を有する第１半導体チップと、前記第１半導体チップと異なる第２半導体チップと、前記第２半導体チップ内の回路である内部回路と、前記第２半導体チップ外の端子または前記第２半導体チップ外の回路である外部回路とを電気的に接続する接続配線とを備える半導体装置である。
【0019】
本開示の一側面においては、撮像素子を有する第１半導体チップと、前記第１半導体チップと異なる第２半導体チップと、前記第２半導体チップ内の回路である内部回路と、前記第２半導体チップ外の端子または前記第２半導体チップ外の回路である外部回路とを電気的に接続する接続配線とが設けられる。
【図面の簡単な説明】
【0020】
【図1】WoW構造を説明する図である。
【図2】CoW構造を説明する図である。
【図3】CoWにおいてLogicチップをスクライブから離して配置する理由を説明する図である。
【図4】CoWにおけるLogicチップをスクライブから離して配置する理由を説明する図である。
【図5】本開示の好適な実施の形態の固体撮像装置の製造に係るチップ積層ウェーハを説明する図である。
【図8】本開示の固体撮像装置の製造工程を説明する図である。
【図9】本開示の固体撮像装置の製造工程を説明する図である。
【図10】本開示の第１の変形例を説明する図である。
【図11】本開示の第２の変形例を説明する図である。
【図12】本開示の第３の変形例を説明する図である。
【図13】本開示の第４の変形例を説明する図である。
【図14】本開示の第５の変形例を説明する図である。
【図15】本開示の第６の変形例を説明する図である。
【図16】本開示の第７の変形例を説明する図である。
【図17】本開示の第８の変形例を説明する図である。
【図18】本開示の第９の変形例を説明する図である。
【図19】本開示の第１０の変形例を説明する図である。
【発明を実施するための形態】
【0021】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【0022】
以下、本技術を実施するための形態について説明する。説明は以下の順序で行う。
１．WoW構造
２．CoW構造
３．好適な実施の形態
４．第１の変形例
５．第２の変形例
６．第３の変形例
７．第４の変形例
８．第５の変形例
９．第６の変形例
１０．第７の変形例
１１．第８の変形例
１２．第９の変形例
１３．第１０の変形例
１．WoW構造
２．CoW構造
３．好適な実施の形態
４．第１の変形例
５．第２の変形例
６．第３の変形例
７．第４の変形例
８．第５の変形例
９．第６の変形例
１０．第７の変形例
１１．第８の変形例
１２．第９の変形例
１３．第１０の変形例
【0023】
＜＜１．WoW構造＞＞
図１を参照して、WoW（Wafer on Wafer）構造について説明する。
図１を参照して、WoW（Wafer on Wafer）構造について説明する。
【0024】
WoW（Wafer on Wafer）構造とは、最終製品となる半導体装置の製造工程における一形態の構造である。尚、以降においては、最終製品となる半導体装置が固体撮像装置である場合を例にして説明を進めるものとするが、最終製品となる半導体装置は、固体撮像装置以外であってもよい。
【0025】
より具体的には、最終製品となる半導体装置が固体撮像装置である場合、図１の左上部で示されるように、固体撮像素子などの半導体素子からなる画素チップが複数に形成されたウェーハ１１と、信号処理回路やメモリ回路などのLogicチップが複数に形成されたウェーハ１２とがそれぞれ位置合せされた状態で貼り合わされた積層ウェーハ１が生成される。
【0026】
このウェーハ１１，１２が積層された構成からなる積層ウェーハ１の構造が、WoW（Wafer on Wafer）構造である。
【0027】
図１の積層ウェーハ１を構成するウェーハ１１においては、図中の方形状の範囲のそれぞれに固体撮像素子からなる画素チップ１１ａが形成されている。また、ウェーハ１２の方形状の範囲のそれぞれに信号処理回路やメモリ回路からなるLogicチップ１２ａが形成されている。
【0028】
すなわち、積層ウェーハ１においては、複数の画素チップ１１ａが形成されたウェーハ１１と、複数のLogicチップが形成されたウェーハ１２とが、それぞれの画素チップ１１ａとLogicチップ１２ａとが位置合せされた状態で貼り合わされて積層されている。
【0029】
積層ウェーハ１上の画素チップ１１ａとLogicチップ１２ａとが形成された周囲には、図中の水平方向および垂直方向に延びる実線で表現されたスクライブ２１が形成されている。スクライブ２１は、１個の画素チップ１１ａと１個のLogicチップ１２ａとからなる最終製品である固体撮像装置２が個片化されて切り出される際に、ダイシングブレードにより切断される部位である。
【0030】
すなわち、積層ウェーハ１が、スクライブ２１に沿ってダイシングブレードで切断されることにより、１個の画素チップ１１ａと１個のLogicチップ１２ａとからなる固体撮像装置２が個片化されて切り出され、それぞれが最終製品とされる。
【0031】
図１の左下部は、積層ウェーハ１における、１個の画素チップ（NIS）１１ａと１個のLogicチップ１２ａとからなる固体撮像装置２の積層構造を示している。ただし、図１の左下部は、積層ウェーハ１から切り出されていない状態であり、あくまでも積層ウェーハ１内における１個分の固体撮像装置２に相当する部分の積層構造を表現したものである。
【0032】
図１の左下部で示されるように、画素チップ１１ａのスクライブ２１の直下に、Logicチップの動作状態を確認するためのテスト対象デバイスであるDUT（Device Under Test）が形成されている。
【0033】
より詳細には、図１の右下部で示されるように、画素チップ１１ａのスクライブ２１の表面には、図示せぬDUT測定を実現するための検査装置と電気的に接続するためのプローブ５１を接続する端子（PAD）３１が形成されている。また、端子３１は、Logicチップ１２ａ内に形成された配線３２を介して、Logicチップ１２ａのDUT３３に接続されている。
【0034】
図１の右下部で示されるように、Logicチップ１２ａは、基板１２ａｂと、図示せぬ信号処理回路やメモリ回路およびDUTが形成されるLogic層１２ａａとから構成されている。尚、図１の右下部は、図１の左下部におけるスクライブ２１が形成された範囲の側面断面図である。
【0035】
WoW構造の積層ウェーハ１においては、このような構成により、スクライブ２１をダイシングブレードにより切断して個片化する前の状態で、プローブ５１を端子３１に接続することで、端子に接続された配線３２を介してDUT３３と検査装置とが電気的に接続されることにより、DUT測定が実現される。
【0036】
これにより、積層ウェーハ１に形成された複数の固体撮像装置２のDUT測定を一度に効率よく実現することが可能となる。
【0037】
＜＜２．CoW構造＞＞
次に、図２を参照して、CoW（Chip on Wafer）構造について説明する。
次に、図２を参照して、CoW（Chip on Wafer）構造について説明する。
【0038】
CoW（Chip on Wafer）構造についても、WoW（Wafer on Wafer）構造と同様に、最終製品となる半導体装置の製造工程における一形態の構造である。
【0039】
CoW（Chip on Wafer）構造においては、固体撮像素子などの半導体素子からなる画素チップが複数に形成されたウェーハ６１に、信号処理回路やメモリ回路などのLogicチップが複数に形成されたウェーハ６２から個片化されたLogicチップ６２Ａが、それぞれ位置合せされた状態で貼り合わされる。
【0040】
このウェーハ６１の画素チップ６１ａのそれぞれの位置に、ウェーハ６２から個片化されて切り出されたLogicチップ６２Ａが個々に積層された構成からなるウェーハ６１の構造が、CoW（Chip on Wafer）構造である。
【0041】
図２のウェーハ６１においても、図中の方形状の範囲のそれぞれに固体撮像素子からなる画素チップ６１ａが形成されている。また、ウェーハ６２の方形状の範囲のそれぞれに信号処理回路やメモリ回路からなるLogicチップ６２Ａが形成されている。
【0042】
そして、複数の画素チップ６１ａが形成されたウェーハ６１に、複数のLogicチップ６２Ａが形成されたウェーハ６２から個片化して切り出された、それぞれの画素チップ６１ａとLogicチップ６２Ａとが位置合せされた状態で貼り合わされて積層されている。
【0043】
尚、CoW構造においては、Logicチップ６２Ａの大きさが、画素チップ６１ａの大きさと一致しないのが一般的であるため、図２の左下部で示されるように、画素チップ６１ａと対応する位置にLogicチップ６２Ａが貼り合わされるときのLogicチップ６２Ａの周囲の空間に埋込膜が埋め込まれる。これにより、Logicチップ６２Ａおよび埋込膜からなる埋込層９１ａと基板９１ｂとからなるLogic層９１が形成される。
【0044】
このとき、ウェーハ６１上の画素チップ６１ａが形成された周囲には、図中の水平方向および垂直方向に延びる実線で表現されたスクライブ７１が形成されている。スクライブ７１は、１個の画素チップ６１ａと１個のLogicチップ６２Ａとからなる最終製品である固体撮像装置２’が個片化されて切り出される際に、ダイシングブレードにより切断される部位である。
【0045】
すなわち、ウェーハ６１が、スクライブ７１に沿ってダイシングブレードで切断されることにより、１個の画素チップ６１ａと１個のLogicチップ６２Ａとからなる固体撮像装置２’が個片化されて切り出され、それぞれが最終製品とされる。
【0046】
しかしながら、図２の左下部で示されるように、ウェーハ６１における、１個の画素チップ（NIS）６１ａと１個のLogicチップ６２Ａとは、上述したように必ずしも同一の大きさではないことから、例えば、Logicチップ６２Ａの一部にDUTが設けられていたとしても、画素チップ６１ａのスクライブ７１の直下に、形成することができないことになる。
【0047】
これにより、図２の右下部で示されるように、画素チップ６１ａのスクライブ７１の表面に、図示せぬDUT測定を実現するための検査装置と電気的に接続するためのプローブ５１を接続する端子（PAD）８１が形成され、配線８２のような構成を用意したとしても、Logicチップ６２ＡのDUTとの位置がずれているため、接続することができない。
【0048】
そこで、このLogicチップ６２ＡのDUTを、画素チップ６１ａにおけるスクライブ７１の直下に配置するように貼り付けることが考えられる。
【0049】
しかしながら、画素チップ６１ａは、図３で示されるように、スクライブ７１が形成される周囲に水密性を維持するためのシールリングを含むガードリング６１Ｘが形成されているような場合、Logicチップ６２Ａは、ガードリング６１Ｘ間の間隔を考慮する必要がある。
【0050】
このため、例えば、図３の矢印で示される距離Ｄｓで示されるように、画素チップ６１ａのそれぞれのLogicチップ６２Ａ間にスペースを確保する必要があり、Logicチップ６２ＡのDUTを、画素チップ６１ａにおけるスクライブ７１の直下に配置することはできない。
【0051】
尚、図３は、１個の画素チップ６１ａに２つのLogicチップ６２Ａ－１，６２Ａ－２が貼り付けられる場合の例が示されている。
【0052】
また、仮に、ガードリング６１Ｘが設けられていない構成であったとしても、Logicチップ６２ＡのDUTを、画素チップ６１ａにおけるスクライブ７１の直下に配置するような構成にする場合、図４の左部で示されるように、Logicチップ６２Ａを、画素チップ６１ａが設けられた範囲のうち、スクライブ７１に沿った位置にしか配置できない状態となるので、レイアウトの自由度が低下する。
【0053】
さらに、図４の右部で示されるように、Logicチップ６２Ａ－１のDUTを、スクライブ７１に接するような構成とすることが考えられるが、この場合、僅かなずれで、Logicチップ６２Ａ－１がスクライブ７１と干渉すると、ダイシングの際にダイシングブレードＸと接触し、ダイシングブレードＸを痛めてしまう恐れがある。
【0054】
また、図４の右部で示されるように、Logicチップ６２Ａ－２のDUTについては、スクライブ７１との間にLogicチップ６２Ａ－１が存在するので、スクライブ７１に接するような構成にすることすらできない。
【0055】
このように、CoW構造においては、スクライブ７１表面に端子をダイシングブレードにより切断して個片化する前の状態で、プローブ５１を端子８１に接続することで、DUTと検査装置とを電気的に接続することができない構成であることが多く個片化前のDUT測定が現実的ではない。
【0056】
そこで、本開示においては、CoW構造であっても、LogicチップのDUT測定を実現できるようにする。
【0057】
【0058】
尚、図５の右部は、固体撮像素子からなる画素チップ１１１ａが形成されたウェーハ１０１と、個片化されたLogicチップ１１２Ａが１個の画素チップ１１１ａに積層され、その周囲が埋込膜１４６で埋め込まれることで形成されているLogic層１０２とからなる複数の固体撮像装置１１０が形成されたチップ積層ウェーハ１００の上面図である。
【0059】
また、図５の左部は、チップ積層ウェーハ１００のうち、完成時の固体撮像装置１１０の１個分の拡大上面図である。
【0060】
【0061】
また、図６の上から２段目は、図６の最上段の側面断面図のうち、Logicチップ１１２Ａが積層された部分の拡大図であり、図６の上から３段目は、図６の上から２段目のＡＡ’断面におけるウェーハ１０１側の断面図であり、図６の上から４段目は、図６の上から２段目のＡＡ’断面におけるLogic層１０２側の断面図である。
【0062】
さらに、図７は、図６の上から２段目の点線で囲まれた範囲Ｂの近傍であって、図６の３段目および４段目に対応する位置に存在する領域Ｚ１，Ｚ２のそれぞれの図６の上から２段目乃至４段目におけるＣＣ’断面側からの俯瞰図である。
【0063】
図５、並びに図６の最上段および上から２段目で示されるように、画素チップ１１１ａには、画素チップ１１１ａの動作を確認するためのプローブを接続するためのPATからなる端子１１１ａａが設けられている。また、画素チップ１１１ａには、図中の上部となる入射光の入射面上にカラーフィルタ１１１ａｂが設けられている。
【0064】
また、図５および図６の最上段で示されるように、画素チップ１１１ａの周囲には、スクライブ１２１が形成されており、図５および図６の最上段における画素チップ１１１ａの左側のスクライブ１２１の表面には、DUT測定において図１のプローブ５１を接続するためのPATからなる端子１２１ａが形成されている。
【0065】
さらに、端子１２１ａは、ウェーハ１０１におけるLogic層１０２との境界面に設けられた接続配線１３１の図中の左端部と電気的に接続されている。接続配線１３１の右端部には接続部１３１ａが設けられている。接続部１３１ａは、図６における点線で囲まれた範囲Ｂで示されるように、Logic層１０２におけるLogicチップ１１２Ａ内に設けられた接続部１４２と接続されている。
【0066】
Logicチップ１１２Ａにおいては、基板１４５上にDUT１４４が形成されており、配線１４３を介して接続部１４２と電気的に接続されている。
【0067】
すなわち、スクライブ１２１の表面に形成された端子１２１ａは、接続配線１３１、接続部１３１ａ、接続部１４２、および配線１４３を介して、DUT１４４と電気的に接続されている。
【0068】
このため、スクライブ１２１の表面に形成された端子１２１ａに図示せぬ検査装置のプローブ５１を接続することにより、端子１２１ａ、接続配線１３１、接続部１３１ａ、接続部１４２、および配線１４３を介して、DUT１４４と、図示せぬ検査装置とを電気的に接続することが可能となる。
【0069】
結果として、CoW構造のチップ積層ウェーハ１００の状態のまま、換言すれば、固体撮像装置１１０が個片化される前の状態で、固体撮像装置１１０のDUT測定を実現することが可能となる。
【0070】
また、ウェーハ１０１においては、図６の上から３段目で示されるように、画素チップ１１１ａが形成された範囲は、接続配線１３１を除く範囲を除き、全体を取り囲むようにシールリングを含むガードリング１３２が形成されている。
【0071】
さらに、図７で示されるように、接続配線１３１は、入射光の入射方向に対して前段および後段には、接続配線１３１を挟み込むように耐水性を備えた、例えば、シリコンナイトライド（SiN）や酸化アルミニウム（Al2O3）等からなる耐水層１６１，１６２が形成されている。より詳細には、接続配線１３１は、耐水層１６１，１６２およびガードリング１３２により囲まれた中の、絶縁膜中に形成されている。
【0072】
ただし、接続配線１３１の接続部１３１ａの部分については、Logicチップ１１２Ａに形成された配線１４３に接続された接続部１４２と電気的に接続可能となるように、接続部１４２と対向する範囲は、耐水層１６２が形成されておらず、接続部１３１ａが一部むき出しの状態とされる。
【0073】
また、Logic層１０２においては、図６の上から４段目で示されるように、Logicチップ１１２Ａが形成された範囲は、接続部１４２が形成された範囲を除き、全体を取り囲むようにシールリングを含むガードリング１４１が形成されている。
【0074】
また、接続部１４２と配線１４３との間には、耐水性を備えたシリコンナイトライド（SiN）や酸化アルミニウム（Al2O3）からなる耐水層１７１が形成されている。ただし、接続部１４２と配線１４３とは電気的に接続された状態であり、接続部１４２と配線１４３との接続部分には耐水層１７１は形成されていない。
【0075】
このような構成により、端子１２１ａは、接続配線１３１、接続部１３１ａ、接続部１４２、および配線１４３を介して、DUT１４４と電気的に接続されているが、画素チップ１１１ａおよびLogicチップ１１２Ａは、それぞれガードリング１３２，１４１、および耐水層１６１，１６２，１７１により耐水性を備えた構成とされている。
【0076】
すなわち、本開示のCoW構造のLogic層１０２とウェーハ１０１とからなるチップ積層ウェーハ１００によれば、複数に形成された画素チップ１１１ａにおけるスクライブ１２１表面に形成された端子１２１ａが、接続配線１３１、接続部１３１ａ、接続部１４２、および配線１４３を介して、Logicチップ１１２ＡのDUT１４４と接続された構成とされている。
【0077】
これにより、チップ積層ウェーハ１００に形成された固体撮像装置１１０を個片化することなく、それぞれのスクライブ１２１表面に形成された端子１２１ａに検査装置のプローブを接続することで、Logicチップ１１２ＡのDUT１４４と電気的に接続することが可能となり、DUT測定を実現することが可能となる。
【0078】
また、接続配線１３１の形成に際しては、画素チップ１１１ａにおけるシールリングを含むガードリング１３２、および耐水層１６１，１６２、並びに、Logicチップ１１２Ａにおけるシールリングを含むガードリング１４１、および耐水層１７１により、画素チップ１１１ａおよびLogicチップ１１２Ａは、十分な耐水性を確保することが可能となる。
【0079】
さらに、接続配線１３１は、上述したガードリング１３２、および耐水層１６１，１６２を備える限り、画素チップ１１１ａの様々な位置に配線させることができ、接続部１３１ａを様々な位置に配設することが可能であるので、画素チップ１１１ａ内におけるLogicチップ１１２Ａのレイアウトの自由度を高めることが可能となる。
【0080】
この際、例えば、スクライブ１２１と所望とするLogicチップ１１２Ａとの間に他のLogicチップが存在するような場合でも接続配線１３１の経路を迂回させるなどすることで、端子１２１ａとDUT１４４とを電気的に接続することが可能となり、この点においても、レイアウトの自由度を高めることが可能となる。
【0081】
【0082】
ステップＳ１（図８）において、図８の右側の最上段で示されるように、基板１４５上に、DUT１４４および配線１４３、並びに、ガードリング１４１を備えた複数のLogicチップ１１２Ａが形成されたウェーハ１１２が生成される。
【0083】
ステップＳ２において、図８の右側の上から２段目で示されるように、ウェーハ１１２の複数のLogicチップ１１２Ａの配線１４３のそれぞれに接続部１４２が形成される。
【0084】
ステップＳ３において、図８の右側の上から３段目で示されるように、ウェーハ１１２が、Logicチップ１１２Ａを単位として個片化される。
【0085】
ステップＳ４において、図８の左側の最上段で示されるように、画素チップ１１１ａのテストデバイス２０１、テストデバイス２０１と接続される端子１１１ａａ、およびスクライブ１２１の位置に形成される端子１２１ａからなる画素チップ１１１ａが複数に形成されたウェーハ１１１が生成される。
【0086】
尚、テストデバイス２０１と端子１１１ａａがガードリング１３２内に形成され、端子１２１ａがガードリング１３２外に形成される。また、図８においては、ウェーハ１１１については、上下が反転した状態で表示されている。このため、基板２００が上段に記載されているが、実際の処理は、表示の天地が反転しており、基板２００が下段にされた状態でなされる。
【0087】
ステップＳ５において、図８の左側の上から２段目で示されるように、ウェーハ１１１の上面にシリコンナイトライド（SiN）からなる耐水層１６１が成膜される。
【0088】
ステップＳ６において、図８の左側の上から３段目で示されるように、ウェーハ１１１の上面のシリコンナイトライド（SiN）からなる耐水層１６１上にさらに耐水層１６２が成膜される。
【0089】
ステップＳ７において、図８の左側の上から４段目で示されるように、端子１２１ａと電気的に接続されるように、耐水層１６１，１６２の一部が剥がされて、接続配線１３１が形成される。
【0090】
尚、上述したステップＳ１乃至Ｓ３の処理と、ステップＳ４乃至Ｓ７の処理とは、順序が逆であってもよいし、並列処理されてもよい。
【0091】
ステップＳ８において、図８の左側の上から５段目で示されるように、ウェーハ１１１の画素チップ１１１ａのそれぞれに個片化されたLogicチップ１１２Ａが積層される。この際、画素チップ１１１ａの接続配線１３１の接続部１３１ａと、Logicチップ１１２Ａの接続部１４２とが電気的に接続された状態で積層される。
【0092】
ステップＳ９において、図８の右側の上から４段目で示されるように、積層されたLogicチップ１１２Ａの基板１４５が薄肉化されると共に、Logicチップ１１２Ａの周辺に埋込膜１４６が形成され、チップ積層ウェーハ１００が完成する。
【0093】
ステップＳ１０において、図８の右側の上から５段目で示されるように、基板２００が薄肉化され、スクライブ１２１が形成されて端子１２１ａが開口されると共に、端子１１１ａａが開口されて、さらにカラーフィルタ１１１ａｂが形成される。これにより、チップ積層ウェーハ１００上に複数の固体撮像装置１１０が完成された状態となる。すなわち、端子１２１ａと、Logicチップ１１２ＡのDUT１４４とが電気的に接続された状態となり、DUT測定が可能な状態となる。
【0094】
ステップＳ１１（図９）において、図９の最上段および上から２段目の左部で示されるように、端子１２１ａにプローブ１９１Ａが接続されることで図示せぬ検査装置と、Logicチップ１１２ＡのDUT１４４とが電気的に接続され、DUT測定がなされる。
【0095】
また、図９の最上段および上から２段目の右部で示されるように、引き続き、端子１１１ａａにプローブ１９１Ｂが接続されることで図示せぬ検査装置と画素チップ１１１ａのテストデバイス２０１とが電気的に接続され、画素チップ１１１ａのテスト測定が実現される。
【0096】
ステップＳ１２において、図９の上から3段目の左図および右図で示されるように、チップ積層ウェーハ１００が、スクライブ１２１に沿ってダイシングブレードで切断されることにより、固体撮像装置１１０のそれぞれが個片化されることにより、固体撮像装置１１０が製品として完成する。
【0097】
尚、図９の４段目の画像Ｐ１は、図中の水平方向にスクライブ１２１が形成され、その表面に端子１２１ａが３個形成された状態の正対表面画像であり、画像Ｐ２は、スクライブ１２１に形成された端子１２１ａを拡大した鳥瞰画像である。また、図９の５段目の画像Ｐ３は、パッケージ化された完成製品としての固体撮像装置１１０のイメージである。
【0098】
＜＜４．第１の変形例＞＞
以上においては、耐水層１６１，１６２が接続配線１３１を挟むように形成される例について説明してきたが、その他の位置に形成されてもよく、例えば、画素チップ１１１ａの背面側と、Logicチップ１１２Ａの全体を取り囲むような耐水層が形成されるようにしてもよい。
以上においては、耐水層１６１，１６２が接続配線１３１を挟むように形成される例について説明してきたが、その他の位置に形成されてもよく、例えば、画素チップ１１１ａの背面側と、Logicチップ１１２Ａの全体を取り囲むような耐水層が形成されるようにしてもよい。
【0099】
図１０は、画素チップ１１１ａの背面側と、Logicチップ１１２Ａの全体を取り囲むような耐水層が形成されるようにしたチップ積層ウェーハ１００Ａの構成例を示している。尚、図１０以降において、図５乃至図７を参照して説明したチップ積層ウェーハ１００と同一の機能を備えた構成については、同一の符号を付しており、その説明は適宜省略する。
【0100】
図１０においては、画素チップ１１１ａの入射光の入射方向に対して背面側と、Logicチップ１１２Ａの側面および背面側の全体を取り囲むような、例えば、シリコンナイトライドなどからなる耐水層２５１が形成されている。
【0101】
尚、図１０の耐水層２５１は、Logicチップ１１２Ａをウェーハ１０１に積層する際、埋込膜１４６を形成する前の工程において、形成するようにしてもよい。
【0102】
以上のような構成のCoW構造のチップ積層ウェーハ１００においても、DUT測定を実現することが可能となる。また、図１０の耐水層２５１により、より強固な耐水性を備えることが可能となる。
【0103】
＜＜５．第２の変形例＞＞
以上においては、Logicチップ１１２Ａ内のDUT１４４は、ガードリング１４１内に形成される例について説明してきたが、DUT１４４は、ガードリングの外側に形成されてもよい。
以上においては、Logicチップ１１２Ａ内のDUT１４４は、ガードリング１４１内に形成される例について説明してきたが、DUT１４４は、ガードリングの外側に形成されてもよい。
【0104】
図１１は、DUT１４４がガードリングの外側に形成されたチップ積層ウェーハ１００Ｂの構成例を示している。
【0105】
図１１の最上段で示されるように、チップ積層ウェーハ１００Ｂは、ウェーハ１０１およびLogic層１０２’より構成されている。Logic層１０２’のLogicチップ１１２Ａにおいて、DUT１４４がガードリング１４１に対応するガードリング１４１’の外側に形成されている。
【0106】
【0107】
しかしながら、図１１の最上段で示されるように、DUT１４４がガードリング１４１’の外側に存在するため、図１１の上から３段目で示されるように、DUT１４４と配線１４３を介して接続された接続部１４２’は、ガードリング１４１’の外側に形成される。
【0108】
以上のような構成のCoW構造のチップ積層ウェーハ１００Ｂにおいても、DUT測定を実現することが可能となる。
【0109】
＜＜６．第３の変形例＞＞
以上においては、Logicチップ１１２ＡのDUT１４４が、ガードリング１４１’の外側に形成される例について説明してきたが、DUT１４４は、ガードリング１４１の内側において、さらに、シールリングにより囲い込まれた構成としてもよい。
以上においては、Logicチップ１１２ＡのDUT１４４が、ガードリング１４１’の外側に形成される例について説明してきたが、DUT１４４は、ガードリング１４１の内側において、さらに、シールリングにより囲い込まれた構成としてもよい。
【0110】
図１２は、DUT１４４が、ガードリング１４１の内側であって、さらに、シールリングにより囲い込まれたチップ積層ウェーハ１００Ｃの構成例を示している。
【0111】
すなわち、図１２のチップ積層ウェーハ１００Ｃは、ウェーハ１０１およびLogic層１０２’’より構成されている。Logic層１０２’’においては、DUT１４４が、ガードリング１４１に囲まれた上で、さらに、耐水性を備えたシールリング２６１により囲まれた中に配置されている。シールリング２６１は、BEOL（Back End of Line）層に形成されている。接続部１４２’とDUT１４４とは、配線１４３と対応する配線１４３’を介して電気的に接続されている。
【0112】
尚、図１２においては、基板上にDUT１４４以外に、内部回路２７１が基板１４５上に形成されている。内部回路２７１は、ガードリング１４１内ではあるが、シールリング２６１の外側に形成されている。
【0113】
以上のような構成においても、CoW構造のチップ積層ウェーハ１００Ｃにおいても、DUT測定を実現することが可能となる。
【0114】
＜＜７．第４の変形例＞＞
以上においては、接続配線１３１は、ウェーハ１０１とLogic層１０２との境界に形成され、端子１２１ａが、接続配線１３１、接続部１３１ａ、接続部１４２’、および配線１４３を介してDUT１４４と電気的に接続される構成について説明してきた。
以上においては、接続配線１３１は、ウェーハ１０１とLogic層１０２との境界に形成され、端子１２１ａが、接続配線１３１、接続部１３１ａ、接続部１４２’、および配線１４３を介してDUT１４４と電気的に接続される構成について説明してきた。
【0115】
しかしながら、接続配線１３１は、ウェーハ１０１とLogic層１０２との境界以外の位置に配置されてもよく、例えば、入射光の入射方向から見て、Logicチップ１１２Ａの背面側に設けられるようにしてもよい。
【0116】
図１３は、接続配線が、Logicチップ１１２Ａの背面側に形成されたチップ積層ウェーハ１００Ｄの構成例を示している。チップ積層ウェーハ１００Ｄは、ウェーハ１０１’およびLogic層１０２’’’より構成される。尚、図１３においては、最上段は、チップ積層ウェーハ１００Ｄの構成例を示している。チップ積層ウェーハ１００Ｄは、ウェーハ１０１’およびLogic層１０２’’’の側面断面図であり、上から２段目は、Logicチップ１１２Ａの背面側の構成例であり、上から３段目は、接続配線２８２が形成されている層の断面図である。
【0117】
すなわち、ウェーハ１０１’とLogic層１０２’’’との境界には、接続配線１３１が配線されておらず、接続配線１３１に代えて、Logic層１０２’’’のLogicチップ１１２Ａの背面側に、対応する接続配線２８２が形成されている。
【0118】
接続配線２８２は、図中の左端部がTSV（Through Silicon Via）からなる配線２８１を介して端子１２１ａと接続されている。
【0119】
また、接続配線２８２の図中の右端部には、接続部２８２ａが形成されており、Logicチップ１１２Ａの背面側に形成された接続部２９１と接続される。接続部２９１は、TSVからなる配線２９２を介してDUT１４４と電気的に接続されている。このため、端子１２１ａは、配線２８１、接続配線２８２、接続部２８２ａ、接続部２９１、および配線２９２を介してDUT１４４と接続されている。
【0120】
さらに、図１３の２段目で示されるように、Logicチップ１１２Ａの背面側には、耐水層１７１に対応するシリコンナイトライドなどからなる耐水層１７１’が形成され、耐水性を備えた構成とされている。しかしながら、耐水層１７１’のうち接続部２９１が形成されている部位については、接続部２９１がむき出しにされた構成とされているため、接続部２８２ａと電気的に接続可能な構成とされている。
【0121】
以上のような構成により、図１３のCoW構造のチップ積層ウェーハ１００Ｄにおいても、DUT測定を実現することが可能となる。
【0122】
＜＜８．第５の変形例＞＞
以上においては、ウェーハ１０１とLogic層１０２との２層からなるCoW構造のチップ積層ウェーハ１００について説明してきたが、３層であってもよい。
以上においては、ウェーハ１０１とLogic層１０２との２層からなるCoW構造のチップ積層ウェーハ１００について説明してきたが、３層であってもよい。
【0123】
図１４は、ウェーハ３０１、中間層３０２、およびLogic層３０３からなる３層のCoW構造のチップ積層ウェーハ３００の構成例を示している。尚、中間層３０２は、複数の半導体チップが形成されたウェーハや、個片化された半導体チップが積層されて形成される半導体層であってもよい。
【0124】
尚、ウェーハ３０１は、ウェーハ１０１と対応する構成であり、ウェーハ３０１のスクライブ３２１、端子３２１ａ、ガードリング３３２、端子３２１ａａ、接続配線３３１、接続部３３１ａは、それぞれウェーハ１０１のスクライブ１２１、端子１２１ａ、ガードリング１３２、端子１２１ａ、接続配線１３１、接続部１３１ａと対応する構成である。
【0125】
また、中間層３０２には、基板３４５－１上に内部回路３６１－１１が形成され、ガードリング３４１－１が形成されている。また、中間層３０２には、接続部３４２－１、配線３４３－１、および接続部３４２－２が形成されている。接続部３４２－１，３４２－２は、それぞれ配線３４３－１の両端部に形成されている。接続部３４２－１は、接続配線３３１の接続部３３１ａと接続されている。接続部３４２－２は、Logic層３０３の接続部３４２－３と接続されている。
【0126】
中間層３０２の基板３４５－１とLogic層３０３との間には、層間絶縁膜３７１が形成されている。
【0127】
さらに、Logic層３０３には、Logicチップ３１２Ａが含まれており、Logicチップ３１２Ａには、ガードリング３４１－２が形成され、基板３４５－２上には、ガードリング３４１－２の内側に、内部回路３６１－２１，３６１－２２が形成され、ガードリング３４１－２の外側に、DUT３４４が形成されている。また、DUT３４４は、配線３４３－２を介して接続部３４２－３と接続されている。
【0128】
すなわち、このような構成により、端子３２１ａは、接続配線３３１、接続部３３１ａ、接続部３４２－１、配線３４３－１、接続部３４２－２、接続部３４２－３、および配線３４３－２を介してDUT３４４と接続されている。
【0129】
結果として、図１４の３層のCoW構造からなるチップ積層ウェーハ３０１においても、端子３２１ａにプローブを接続することで、Logicチップ３１２ＡのDUT３４４と、図示せぬ検査装置とを電気的に接続することが可能となるので、DUT測定を実現することが可能となる。
【0130】
＜＜９．第６の変形例＞＞
以上においては、ウェーハ３０１、中間層３０２、およびLogic層３０３からなる３層のCoW構造のチップ積層ウェーハ３００において、ウェーハ３０１と中間層３０２との境界に接続配線３３１が形成されて、端子３２１ａとLogicチップ３１２ＡのDUT３４４とが電気的に接続されて、DUT測定を実現する例について説明してきた。
以上においては、ウェーハ３０１、中間層３０２、およびLogic層３０３からなる３層のCoW構造のチップ積層ウェーハ３００において、ウェーハ３０１と中間層３０２との境界に接続配線３３１が形成されて、端子３２１ａとLogicチップ３１２ＡのDUT３４４とが電気的に接続されて、DUT測定を実現する例について説明してきた。
【0131】
しかしながら、接続配線３３１については、ウェーハ３０１と中間層３０２との境界以外に形成されてもよく、例えば、中間層３０２とLogic層３０３との境界に形成されるようにしてもよい。
【0132】
図１５は、接続配線３３１が、中間層３０２とLogic層３０３との間に形成されるようにしたチップ積層ウェーハの構成例を示している。
【0133】
【0134】
また、ウェーハ３０１においては、端子３２１ａと接続される接続部３４２－１１が形成され、中間層３０２においては、配線３４３－１１が形成され、図中上方の端部が、接続部３４２－１２を介して、接続部３４２－１１と接続され、図中下方の端部が接続配線３３１Ａの図中の左端部と電気的に接続される。
【0135】
そして、接続配線３３１Ａの図中の右端部には、接続部３３１Ａａが形成されており、Logicチップ３１２Ａの接続部３４２－３と接続されており、配線３４３－２を介してDUT３４４と接続されている。
【0136】
このような構成により、図１５のチップ積層ウェーハ３００Ａにおいては、端子３２１ａが、接続部３４２－１１と接続され、接続部３４２－１１が配線３４３－１１の接続部３４２－１２と接続される。また、配線３４３－１１は、接続配線３３１Ａの図中の左端部と接続され、図中の左端部の接続部３３１Ａａが、Logicチップ３１２Ａの接続部３４２－３と接続される。
【0137】
すなわち、このような構成により、端子３２１ａは、接続部３４２－１１、接続部３４２－１２、配線３４３－１１、接続配線３３１Ａ、接続部３３１Ａａ、接続部３４２－３、および配線３４３－２を介してDUT３４４と接続されている。
【0138】
結果として、図１５の３層のCoW構造からなるチップ積層ウェーハ３０１Ａにおいても、端子３２１ａにプローブを接続することで、Logicチップ３１２ＡのDUT３４４と、図示せぬ検査装置とを電気的に接続することが可能となるので、DUT測定を実現することが可能となる。
【0139】
＜＜１０．第７の変形例＞＞
以上においては、ウェーハ３０１、中間層３０２、およびLogic層３０３からなる３層のCoW構造のチップ積層ウェーハ３００において、中間層３０２とLogic層３０３との境界に接続配線３３１Ａが形成されて、端子３２１ａとLogicチップ３１２ＡのDUT３４４とが電気的に接続されて、DUT測定を実現する例について説明してきた。
以上においては、ウェーハ３０１、中間層３０２、およびLogic層３０３からなる３層のCoW構造のチップ積層ウェーハ３００において、中間層３０２とLogic層３０３との境界に接続配線３３１Ａが形成されて、端子３２１ａとLogicチップ３１２ＡのDUT３４４とが電気的に接続されて、DUT測定を実現する例について説明してきた。
【0140】
しかしながら、接続配線３３１については、中間層３０２とLogic層３０３との境界以外でもよく、例えば、中間層３０２における層間絶縁膜３７１内に形成されるようにしてもよい。
【0141】
図１６は、接続配線３３１が、中間層３０２の層間絶縁膜３７１内に形成されるようにしたチップ積層ウェーハの構成例を示している。
【0142】
【0143】
このような構成により、図１６のチップ積層ウェーハ３００Ｂにおいては、端子３２１ａが、接続部３４２－１１と接続され、接続部３４２－１１が、接続部３４２－１２を介して配線３４３－１１と接続される。また、配線３４３－１１は、接続配線３３１Ｂの図中の左端部と接続され、接続配線３３１Ｂの図中の右端部の接続部３３１Ｂａが、Logicチップ３１２Ａの接続部３４２－３と接続される。
【0144】
すなわち、このような構成により、端子３２１ａは、接続部３４２－１１、接続部３４２－１２、配線３４３－１１、接続配線３３１Ｂ、接続部３３１Ｂａ、接続部３４２－３、および配線３４３－２を介してDUT３４４と接続されている。
【0145】
結果として、図１６の３層のCoW構造からなるチップ積層ウェーハ３０１Ｂにおいても、端子３２１ａにプローブを接続することで、Logicチップ３１２ＡのDUT３４４と、図示せぬ検査装置とを電気的に接続することが可能となるので、DUT測定を実現することが可能となる。
【0146】
＜＜１１．第８の変形例＞＞
接続配線３３１については、中間層３０２とLogic層３０３との境界や、中間層３０２における層間絶縁膜３７１内以外に形成されるようにしてもよく、例えば、中間層３０２の基板３４５－１に形成されるようにしてもよい。
接続配線３３１については、中間層３０２とLogic層３０３との境界や、中間層３０２における層間絶縁膜３７１内以外に形成されるようにしてもよく、例えば、中間層３０２の基板３４５－１に形成されるようにしてもよい。
【0147】
図１７は、接続配線３３１が、中間層３０２の基板３４５－１内に形成されるようにしたチップ積層ウェーハの構成例を示している。
【0148】
【0149】
このような構成により、図１７のチップ積層ウェーハ３００Ｃにおいては、端子３２１ａが、接続部３４２－１１と接続され、接続部３４２－１１が、接続部３４２－１２を介して配線３４３－１１と接続される。また、配線３４３－１１は、接続配線３３１Ｃの図中の左端部と接続され、接続配線３３１Ｃの図中の右端部の接続部３３１Ｃａが、Logicチップ３１２Ａの接続部３４２－３と接続される。
【0150】
すなわち、このような構成により、端子３２１ａは、接続部３４２－１１、接続部３４２－１２、配線３４３－１１、接続配線３３１Ｃ、接続部３３１Ｃａ、接続部３４２－３、および配線３４３－２を介してDUT３４４と接続されている。
【0151】
結果として、図１７の３層のCoW構造からなるチップ積層ウェーハ３０１Ｃにおいても、端子３２１ａにプローブを接続することで、Logicチップ３１２ＡのDUT３４４と、図示せぬ検査装置とを電気的に接続することが可能となるので、DUT測定を実現することが可能となる。
【0152】
＜＜１２．第９の変形例＞＞
以上においては、ウェーハ３０１、中間層３０２、およびLogic層３０３からなる３層のCoW構造のチップ積層ウェーハ３００において、端子３２１ａとLogicチップ３１２ＡのDUT３４４とが電気的に接続されて、DUT測定を実現する例について説明してきた。
以上においては、ウェーハ３０１、中間層３０２、およびLogic層３０３からなる３層のCoW構造のチップ積層ウェーハ３００において、端子３２１ａとLogicチップ３１２ＡのDUT３４４とが電気的に接続されて、DUT測定を実現する例について説明してきた。
【0153】
しかしながら、さらに、複数のLogicチップ３１２Ａが積層されている場合には、複数のLogicチップ３１２Ａ間を接続配線で接続して、相互に電気的に接続できるようにしてもよい。
【0154】
図１８は、２個のLogicチップ３１２Ａ間を接続する接続配線が、中間層３０２の層間絶縁膜３７１内に形成されるようにしたチップ積層ウェーハの構成例を示している。
【0155】
図１８のチップ積層ウェーハ３００Ｄは、図１６のチップ積層ウェーハ３００ＢにおけるLogic層３０３に２個のLogicチップ３１２Ａ－１，３１２Ａ－２が積層され、相互が接続配線３８１により接続される例が示されている。
【0156】
尚、Logicチップ３１２Ａ－１，３１２Ａ－２のうち、Logicチップ３１２Ａ－１は、図１６のLogicチップ３１２Ａと対応するDUT３４４を備えており、端子３２１ａにプローブを接続することで、DUT３４４と電気的に接続される構成については、同一であるので、その構成の説明については省略する。ただし、図１８においては、DUT３４４が、ガードリング３４１－２－１の外側に形成されている点で異なる。
【0157】
Logicチップ３１２Ａ－１は、図１６のLogicチップ３１２Ａの機能に加えて、ガードリング３４１－２－１の内側に内部回路３６１－３１が基板３４５－２－１上に形成されており、配線３９２－１を介して接続部３９１－１と接続されている。
【0158】
Logicチップ３１２Ａ－２は、ガードリング３４１－２－２を備えており、ガードリング３４１－２－２の内側に内部回路３６１－３２が基板３４５－２－２上に形成されており、配線３９２－２を介して接続部３９１－２と接続されている。
【0159】
接続配線３８１は、中間層３０２の層間絶縁膜３７１内に形成され、両端部には、接続部３８１ａ－１，３８１ａ－２が形成されている。そして、接続部３８１ａ－１は、Logicチップ３１２Ａ－１の接続部３９１－１と接続されており、接続部３８１ａ－２は、Logicチップ３１２Ａ－２の接続部３９１－２と接続されている。
【0160】
このような構成により、図１８のチップ積層ウェーハ３００Ｄにおいては、Logicチップ３１２Ａ－１の内部回路３６１－３１と、Logicチップ３１２Ａ－２の内部回路３６１－３２とが、接続部３９１－１、接続部３８１ａ－１、接続配線３８１、接続部３８１ａ－２、および接続部３９１－２を介して電気的に接続される。
【0161】
結果として、図１８の３層のCoW構造からなるチップ積層ウェーハ３０１Ｄにおいても、端子３２１ａにプローブを接続することで、Logicチップ３１２Ａ－１のDUT３４４と、図示せぬ検査装置とを電気的に接続することが可能となるので、DUT測定を実現することが可能となる。
【0162】
さらに、２つのLogicチップ３１２Ａ－１，３１２Ａ－２の内部回路３６１－３１，３６１－３２間が、接続配線３８１により接続されることにより、相互でのデータや信号の授受が可能となる。
【0163】
尚、Logicチップ３１２Ａ－１，３１２Ａ－２間を接続する接続配線３８１については、中間層３０２の層間絶縁膜３７１内のみならず、ウェーハ３０１と中間層３０２との境界に形成されるようにしてもよいし、中間層３０２の基板３４５－１内に形成されるようにしてもよい。
【0164】
＜＜１３．第１０の変形例＞＞
以上においては、１個のDUT３４４に対してDUT測定を実現する例について説明してきたが、DUTは複数であってもよく、それらを切り替えてDUT測定できるようにしてもよい。
以上においては、１個のDUT３４４に対してDUT測定を実現する例について説明してきたが、DUTは複数であってもよく、それらを切り替えてDUT測定できるようにしてもよい。
【0165】
図１９は、２個のDUTを切り替えてDUT測定を実現できるようにしたCoW構造のチップ積層ウェーハの構成例を示している。
【0166】
図１９のチップ積層ウェーハ３００Ｅは、図１６のチップ積層ウェーハ３００ＢにおけるLogic層３０３のDUT３４４に加えて、中間層にもDUT３４４を加えた構成とされ、切替回路４０１により切り替えてDUT測定を実現することができる。
【0167】
尚、図１９においては、基本的な構成は、図１６のチップ積層ウェーハ３００Ｂにおける構成を採用し、Logic層３０３のDUTは、DUT３４４－１と称し、中間層３０２のDUTは、DUT３４４－２と称するものとする。
【0168】
また、Logic層３０３のDUT３４４－１については、接続配線３３１Ｂ以降の構成については、図１６のチップ積層ウェーハ３００Ｂにおける場合と同一であるので、その説明は省略する。
【0169】
【0170】
切替回路４０１は、配線３４３－１１、並びに、接続配線３３１Ｂ，３３１Ｄと接続されている。すなわち、切替回路４０１は、接続部３４２－１１，３４２－１２、および配線３４３－１１を介して端子３２１ａと接続されており、端子３２１ａにプローブが接続されて、図示せぬ検査装置が接続することが可能な構成とされている。また、切替回路４０１は、検査装置と電気的に接続されている場合、検査装置により制御され、検査装置からの指示に基づいて、DUT測定対象となるDUT３４４－１，３４４－２を切り替えてDUT測定を実現する。
【0171】
より詳細には、切替回路４０１は、DUT３４４－１をDUT測定対象とするように指示を受けた場合、接続配線３３１Ｂ、接続部３３１Ｂａ、接続部３４２－３、配線３４３－２を介して、Logic層３０３のLogicチップ３１２ＡのDUT３４４－１を測定対象としてDUT測定を実施する。
【0172】
また、切替回路４０１は、DUT３４４－２をDUT測定対象とするように指示を受けた場合、接続配線３３１Ｄを介して、中間層３０２のDUT３４４－２を測定対象としてDUT測定を実施する。
【0173】
結果として、図１９の３層のCoW構造からなるチップ積層ウェーハ３００Ｅにおいては、端子３２１ａにプローブを接続することで、Logic層３０３におけるLogicチップ３１２Ａ－１のDUT３４４－１と、中間層３０２のDUT３４４－２とを切り替えて、DUT測定することが可能となる。
【0174】
尚、本開示は、以下のような構成も取ることができる。
【0175】
＜１＞
【符号の説明】
【0176】
１００，１００Ａ乃至１００Ｄ チップ積層ウェーハ， １０１ ウェーハ， １０２ Logic層， １１０ 固体撮像装置， １１１ａ 固体撮像素子， １１１ａａ 端子， １１１ａｂ カラーフィルタ， １１２Ａ Logicチップ， １２１ スクライブ， １２１ａ 端子， １３１ 接続配線， １３１ａ 接続部， １４１ ガードリング， １４２ 接続部， １４３ 配線 １４４ DUT， １４５ 基板， １４６ 埋込膜， １６１，１６２ 耐水層， １７１，１７１’ 耐水層， １９１，１９１Ａ，１９１Ｂ プローブ， ２５１ 耐水層， ２６１ シールリング， ２８２ 接続配線， ２８２ａ 接続部， ２９１ 接続部， ３００，３００Ａ乃至３００Ｅ チップ積層ウェーハ， ３０１ ウェーハ， ３０２ 中間層， ３０３ Logic層， ３１１ａａ 端子， ３２１ スクライブ， ３２１ａ 端子， ３３１，３３１Ａ乃至３３１Ｄ 接続配線， ３３１ａ，３３１Ａａ乃至３３１Ｄａ 接続部， ３４４，３４４－１，３４４－２ DUT， ３８１ 接続配線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】