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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024127051
(43)【公開日】2024-09-20
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 41/30 20230101AFI20240912BHJP
H10B 41/27 20230101ALI20240912BHJP
H10B 43/00 20230101ALI20240912BHJP
H10B 43/35 20230101ALI20240912BHJP
G11C 16/14 20060101ALI20240912BHJP
【ＦＩ】
H10B41/30
H10B41/27
H10B43/00
H10B43/35
G11C16/14 100
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2023035895
(22)【出願日】2023-03-08
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001634
【氏名又は名称】弁理士法人志賀国際特許事務所
(72)【発明者】
【氏名】赤穂 雅之
【テーマコード（参考）】
5B225
5F083
【Ｆターム（参考）】
5B225CA21
5B225DB22
5B225EA05
5B225FA02
5B225FA07
5F083EP17
5F083EP18
5F083EP22
5F083EP32
5F083EP33
5F083EP34
5F083EP42
5F083ER02
5F083ER03
5F083ER22
5F083GA10
5F083KA01
5F083KA03
5F083KA05
5F083LA05
5F083LA16
5F083NA01
5F083ZA03
(57)【要約】
【課題】 チップ面積を縮小する。
【解決手段】 実施形態の半導体記憶装置は、各々が直列に接続された第１選択トランジスタ、複数のメモリセルトランジスタ、及び第２選択トランジスタを含む複数のメモリストリングと、前記複数のメモリセルトランジスタのそれぞれのゲートに接続される複数のワード線と、前記複数のメモリセルトランジスタに対する書き込み動作、読み出し動作及び消去動作の少なくとも１つの動作に対応する電圧を生成する電圧供給回路と、前記電圧供給回路からの電圧を前記複数のワード線に供給するための複数のワード線選択トランジスタと、前記複数のワード線選択トランジスタをそれぞれ含む複数のトランジスタ回路群の各形成領域の間に設けられる素子分離用のダミーゲートと、を具備し、前記電圧供給回路は、前記ダミーゲートに負電圧を供給可能である。
【選択図】図２
【解決手段】 実施形態の半導体記憶装置は、各々が直列に接続された第１選択トランジスタ、複数のメモリセルトランジスタ、及び第２選択トランジスタを含む複数のメモリストリングと、前記複数のメモリセルトランジスタのそれぞれのゲートに接続される複数のワード線と、前記複数のメモリセルトランジスタに対する書き込み動作、読み出し動作及び消去動作の少なくとも１つの動作に対応する電圧を生成する電圧供給回路と、前記電圧供給回路からの電圧を前記複数のワード線に供給するための複数のワード線選択トランジスタと、前記複数のワード線選択トランジスタをそれぞれ含む複数のトランジスタ回路群の各形成領域の間に設けられる素子分離用のダミーゲートと、を具備し、前記電圧供給回路は、前記ダミーゲートに負電圧を供給可能である。
【選択図】図２
【特許請求の範囲】
【請求項1】
各々が直列に接続された第１選択トランジスタ、複数のメモリセルトランジスタ、及び第２選択トランジスタを含む複数のメモリストリングと、
前記複数のメモリセルトランジスタのそれぞれのゲートに接続される複数のワード線と、
前記複数のメモリセルトランジスタに対する書き込み動作、読み出し動作及び消去動作の少なくとも１つの動作に対応する電圧を生成する電圧供給回路と、
前記電圧供給回路からの電圧を前記複数のワード線に供給するための複数のワード線選択トランジスタと、
前記複数のワード線選択トランジスタをそれぞれ含む複数のトランジスタ回路群の各形成領域の間に設けられる素子分離用のダミーゲートと、
を具備し、
前記電圧供給回路は、前記ダミーゲートに負電圧を供給可能である
半導体記憶装置。
前記複数のメモリセルトランジスタのそれぞれのゲートに接続される複数のワード線と、
前記複数のメモリセルトランジスタに対する書き込み動作、読み出し動作及び消去動作の少なくとも１つの動作に対応する電圧を生成する電圧供給回路と、
前記電圧供給回路からの電圧を前記複数のワード線に供給するための複数のワード線選択トランジスタと、
前記複数のワード線選択トランジスタをそれぞれ含む複数のトランジスタ回路群の各形成領域の間に設けられる素子分離用のダミーゲートと、
を具備し、
前記電圧供給回路は、前記ダミーゲートに負電圧を供給可能である
半導体記憶装置。
【請求項2】
前記複数のメモリストリングの一部を含む第１ブロックと、
前記第１ブロックに含まれる前記複数のメモリストリングを除く前記複数のメモリストリングの一部を含む第２ブロックと、を有し、
前記第１ブロックに属するメモリセルトランジスタに対応するワード線選択トランジスタと前記第２ブロックに属するメモリセルトランジスタに対応するワード線選択トランジスタとは、相互に隣接した異なる前記トランジスタ回路群に属する
請求項１に記載の半導体記憶装置。
前記第１ブロックに含まれる前記複数のメモリストリングを除く前記複数のメモリストリングの一部を含む第２ブロックと、を有し、
前記第１ブロックに属するメモリセルトランジスタに対応するワード線選択トランジスタと前記第２ブロックに属するメモリセルトランジスタに対応するワード線選択トランジスタとは、相互に隣接した異なる前記トランジスタ回路群に属する
請求項１に記載の半導体記憶装置。
【請求項3】
前記ダミーゲートは、前記複数のトランジスタ回路群の各形成領域の間に形成される素子分離領域上に形成される
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項4】
前記トランジスタ回路群は、
第１方向に配置された第１拡散層と第２拡散層と第３拡散層が前記第１方向に直交する方向に複数配置され、
前記複数の第１拡散層と第２拡散層との間に、前記第２方向に延設された第１ゲートと、
前記複数の第２拡散層と第３拡散層との間に、前記第２方向に延設された第２ゲートと
を含む請求項１に記載の半導体記憶装置。
第１方向に配置された第１拡散層と第２拡散層と第３拡散層が前記第１方向に直交する方向に複数配置され、
前記複数の第１拡散層と第２拡散層との間に、前記第２方向に延設された第１ゲートと、
前記複数の第２拡散層と第３拡散層との間に、前記第２方向に延設された第２ゲートと
を含む請求項１に記載の半導体記憶装置。
【請求項5】
前記電圧供給回路は、前記メモリストリングに対する消去動作期間に、前記負電圧を前記ダミーゲートに供給する
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項6】
各々が直列に接続された第１選択トランジスタ、複数のメモリセルトランジスタ、及び第２選択トランジスタを含む複数のメモリストリングと、
前記複数のメモリセルトランジスタのそれぞれのゲートに接続される複数のワード線と、
前記複数のメモリセルトランジスタに対する書き込み動作、読み出し動作及び消去動作の少なくとも１つの動作に対応する電圧を発生する電圧供給回路と、
前記電圧供給回路からの電圧を前記複数のワード線に供給するための複数のワード線選択トランジスタを含むトランジスタ回路群を複数有するロウデコーダと、
複数の前記トランジスタ回路群の形成領域の近傍の一方向に延設されるアクティブ領域と、
前記アクティブ領域の上方に形成され前記アクティブ領域に第１電圧を供給する第１配線と、
前記複数のワード線選択トランジスタをそれぞれ含む複数のトランジスタ回路群の各形成領域の間に設けられ、前記一方向に直交する方向に延設される素子分離用のダミーゲートと、
前記一方向に直交する方向に延設され、前記ダミーゲートに前記電圧供給回路が生成する負電圧を供給する第２配線と
を具備する半導体記憶装置。
前記複数のメモリセルトランジスタのそれぞれのゲートに接続される複数のワード線と、
前記複数のメモリセルトランジスタに対する書き込み動作、読み出し動作及び消去動作の少なくとも１つの動作に対応する電圧を発生する電圧供給回路と、
前記電圧供給回路からの電圧を前記複数のワード線に供給するための複数のワード線選択トランジスタを含むトランジスタ回路群を複数有するロウデコーダと、
複数の前記トランジスタ回路群の形成領域の近傍の一方向に延設されるアクティブ領域と、
前記アクティブ領域の上方に形成され前記アクティブ領域に第１電圧を供給する第１配線と、
前記複数のワード線選択トランジスタをそれぞれ含む複数のトランジスタ回路群の各形成領域の間に設けられ、前記一方向に直交する方向に延設される素子分離用のダミーゲートと、
前記一方向に直交する方向に延設され、前記ダミーゲートに前記電圧供給回路が生成する負電圧を供給する第２配線と
を具備する半導体記憶装置。
【請求項7】
前記第１配線は分断され、前記第２配線は前記第１配線同士の間に配線される
請求項６に記載の半導体記憶装置。
請求項６に記載の半導体記憶装置。
【請求項8】
前記アクティブ領域には、接地電圧が供給される
請求項６に記載の半導体記憶装置。
請求項６に記載の半導体記憶装置。
【請求項9】
前記電圧供給回路は、前記メモリストリングに対する消去動作期間に、前記負電圧を前記ダミーゲートに供給する
請求項６に記載の半導体記憶装置。
請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
半導体記憶装置の一種として、ＮＡＮＤ型メモリが知られている。このような半導体記憶装置においては、チップ面積を縮小して、高密度化するという要求がある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０１９／２７２８７９明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本実施形態は、チップ面積を縮小することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、各々が直列に接続された第１選択トランジスタ、複数のメモリセルトランジスタ、及び第２選択トランジスタを含む複数のメモリストリングと、前記複数のメモリセルトランジスタのそれぞれのゲートに接続される複数のワード線と、前記複数のメモリセルトランジスタに対する書き込み動作、読み出し動作及び消去動作の少なくとも１つの動作に対応する電圧を生成する電圧供給回路と、前記電圧供給回路からの電圧を前記複数のワード線に供給するための複数のワード線選択トランジスタと、前記複数のワード線選択トランジスタをそれぞれ含む複数のトランジスタ回路群の各形成領域の間に設けられる素子分離用のダミーゲートと、を具備し、前記電圧供給回路は、前記ダミーゲートに負電圧を供給可能である。
【図面の簡単な説明】
【0006】
【図1】メモリシステムの構成例を示すブロック図。
【図3】３次元構造のメモリセルアレイ２３のブロックの構成例を示す図。
【図4】実施形態にかかる半導体記憶装置の一部領域の断面図。
【図6】比較例におけるスイッチ回路群の構成を示す説明図。
【図7】比較例におけるスイッチ回路群の構成を示す説明図。
【図8】消去動作を説明するための説明図。
【図9】消去電圧ＶＥＲＡ及び電圧ＶＩＳＯを示す波形図。
【図10】比較例における平面形状を示す説明図。
【図11】比較例における基板断面を模式的に示す説明図。
【図12】クリープアップ現象を説明するための波形図。
【図13】スイッチ回路群２５Ａの平面レイアウトを説明するための説明図。
【図14】スイッチ回路群２５Ａの基板断面を模式的に示す説明図。
【図15】第２の実施形態を示す説明図。
【図16】第３の実施形態を示すブロック図。
【発明を実施するための形態】
【0007】
以下、図面を参照して実施形態について詳細に説明する。
【0008】
（実施形態）
本実施形態は、ロウデコーダ中のスイッチを構成するトランジスタの隣接する拡散層同士に生じやすいリークを抑制する構造を設けることにより、スイッチの占有面積を低減して高密度化を図るものである。
本実施形態は、ロウデコーダ中のスイッチを構成するトランジスタの隣接する拡散層同士に生じやすいリークを抑制する構造を設けることにより、スイッチの占有面積を低減して高密度化を図るものである。
【0009】
（メモリシステムの構成）
図１はメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステム１は、メモリコントローラ３と不揮発性メモリ２とを備える。なお、不揮発性メモリ２は、複数のメモリチップを含む場合がある。メモリシステム１は、ホスト装置４と接続可能である。ホスト装置４は、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
図１はメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステム１は、メモリコントローラ３と不揮発性メモリ２とを備える。なお、不揮発性メモリ２は、複数のメモリチップを含む場合がある。メモリシステム１は、ホスト装置４と接続可能である。ホスト装置４は、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
【0010】
メモリシステム１は、ホスト装置４が搭載されたマザーボード上に、メモリシステム１を構成する複数のチップを実装して構成してもよいし、メモリシステム１を１つのモジュールで実現するシステムＬＳＩ（Ｌａｒｇｅ－Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）又はＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ）として構成してもよい。メモリシステム１の例としては、ＳＤカードのようなメモリカード、ＳＳＤ（Ｓｏｌｉｄ－Ｓｔａｔｅ－Ｄｒｉｖｅ）、及びｅＭＭＣ（ｅｍｂｅｄｄｅｄ－Ｍｕｌｔｉ－Ｍｅｄｉａ－Ｃａｒｄ）などが挙げられる。
【0011】
不揮発性メモリ２は、複数のメモリセルを備えたＮＡＮＤ型メモリであり、データを不揮発に記憶する。不揮発性メモリ２の具体的な構成については後述する。
【0012】
メモリコントローラ３は、例えばホスト装置４からの命令に応答して、不揮発性メモリ２に対して書き込み（プログラムともいう）、読み出し、及び消去などを命令する。また、メモリコントローラ３は、不揮発性メモリ２のメモリ空間を管理する。メモリコントローラ３は、ホストインターフェース（ホストＩ／Ｆ）回路１０、プロセッサ１１、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１２、バッファメモリ１３、メモリインターフェース（メモリＩ／Ｆ）回路１４、及びＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ）回路１５などを備える。
【0013】
ホストＩ／Ｆ回路１０は、ホストバスを介してホスト装置４に接続され、ホスト装置４との間でインターフェース処理を行う。また、ホストＩ／Ｆ回路１０は、ホスト装置４との間で、命令、アドレス、及びデータの送受信を行う。
【0014】
プロセッサ１１は、例えばＣＰＵ（中央処理装置）から構成される。プロセッサ１１は、メモリコントローラ３全体の動作を制御する。例えば、プロセッサ１１は、ホスト装置４から書き込み命令を受けた場合に、メモリＩ／Ｆ回路１４を介して、ホスト装置４からの書き込み命令に応じた書き込み命令を不揮発性メモリ２に発行する。読み出し及び消去の場合も同様である。また、プロセッサ１１は、ウェアレベリングなど、不揮発性メモリ２を管理するための様々な処理を実行する。
【0015】
ＲＡＭ１２は、プロセッサ１１の作業領域として使用され、不揮発性メモリ２からロードされたファームウェアデータ、及びプロセッサ１１が作成した各種テーブルなどを格納する。ＲＡＭ１２は、例えばＤＲＡＭまたはＳＲＡＭから構成される。
【0016】
バッファメモリ１３は、ホスト装置４から送信されたデータを一時的に保持すると共に、不揮発性メモリ２から送信されたデータを一時的に保持する。
【0017】
メモリＩ／Ｆ回路１４は、バスを介して不揮発性メモリ２に接続され、不揮発性メモリ２との間でインターフェース処理を行う。また、メモリＩ／Ｆ回路１４は、不揮発性メモリ２との間で命令、アドレス、及びデータの送受信を行う。
【0018】
ＥＣＣ回路１５は、データの書き込み時には、書き込みデータに対してエラー訂正符号を生成し、このエラー訂正符号を書き込みデータに付加してメモリＩ／Ｆ回路１４に送る。また、ＥＣＣ回路１５は、データの読み出し時には、読み出しデータに対して、読み出しデータに含まれるエラー訂正符号を用いてエラー検出及び／又はエラー訂正を行う。なお、ＥＣＣ回路１５は、メモリＩ／Ｆ回路１４内に設けるようにしてもよい。
【0019】
（不揮発性メモリの構成）
図２は図１中の不揮発性メモリ２の一例を示すブロック図である。不揮発性メモリ２は、ロジック制御回路２１、入出力回路２２、メモリセルアレイ２３、センスアンプ２４、ロウデコーダ２５、レジスタ２６、シーケンサ２７、電圧供給回路２８、入出力用パッド群３２、ロジック制御用パッド群３４、及び、電源入力用端子群３５を備えている。
図２は図１中の不揮発性メモリ２の一例を示すブロック図である。不揮発性メモリ２は、ロジック制御回路２１、入出力回路２２、メモリセルアレイ２３、センスアンプ２４、ロウデコーダ２５、レジスタ２６、シーケンサ２７、電圧供給回路２８、入出力用パッド群３２、ロジック制御用パッド群３４、及び、電源入力用端子群３５を備えている。
【0020】
メモリセルアレイ２３は、複数のブロックを備える。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタ（メモリセル）を備える。メモリセルアレイ２３には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。ブロックＢＬＫの具体的な構成については後述する。
【0021】
入出力用パッド群３２は、メモリコントローラ３との間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。
【0022】
ロジック制御用パッド群３４は、メモリコントローラ３との間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、及び信号Ｒ／Ｂに対応する複数の端子（パッド）を備えている。
【0023】
信号／ＣＥは、不揮発性メモリ２の選択を可能にする。信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタにラッチすることを可能にする。信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタにラッチすることを可能にする。信号ＷＥは、書き込みを可能にする。信号ＲＥは、読み出しを可能にする。信号ＷＰは、書き込み及び消去を禁止する。信号Ｒ／Ｂは、不揮発性メモリ２がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。メモリコントローラ３は、信号Ｒ／Ｂを受けることで、不揮発性メモリ２の状態を知ることができる。
【0024】
電源入力用端子群３５は、外部から不揮発性メモリ２に、種々の動作電源を供給するため、電源電圧ＶＣＣ、ＶＣＣＱ、ＶＰＰと、接地電圧ＶＳＳを入力する複数の端子と、を備えている。電源電圧ＶＣＣは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧が入力される。電源電圧ＶＣＣＱは、例えば１．２Ｖの電圧が入力される。電源電圧ＶＣＣＱは、メモリコントローラ３と不揮発性メモリ２との間で信号を送受信する際に用いられる。
【0025】
電源電圧ＶＰＰは、電源電圧ＶＣＣよりも高圧の電源電圧であり、例えば１２Ｖの電圧が入力される。メモリセルアレイ２３へデータを書き込んだり、データを消去したりする際には、２０Ｖ程度の高い電圧が必要となる。この際に、約３．３Ｖの電源電圧ＶＣＣを電圧供給回路２８の昇圧回路で昇圧するよりも、約１２Ｖの電源電圧ＶＰＰを昇圧するほうが、高速かつ低消費電力で所望の電圧を生成することができる。電源電圧ＶＣＣは、不揮発性メモリ２に標準的に供給される電源であり、電源電圧ＶＰＰは、例えば使用環境に応じて追加的・任意的に供給される電源である。
【0026】
ロジック制御回路２１及び入出力回路２２は、ＮＡＮＤバスを介して、メモリコントローラ３に接続される。入出力回路２２は、メモリコントローラ３との間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０～ＤＱ７）を送受信する。
【0027】
ロジック制御回路２１は、メモリコントローラ３からＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、及びライトプロテクト信号／ＷＰ）を受信する。また、ロジック制御回路２１は、ＮＡＮＤバスを介して、メモリコントローラ３にレディー／ビジー信号Ｒ／Ｂを送信する。
【0028】
入出力回路２２は、メモリコントローラ３との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２２は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２６に転送する。また、入出力回路２２は、書き込みデータ、及び読み出しデータをセンスアンプ２４との間で送受信する。
【0029】
レジスタ２６は、コマンドレジスタ、アドレスレジスタ、及びステータスレジスタなどを備える。コマンドレジスタは、コマンドを一時的に保持する。アドレスレジスタは、アドレスを一時的に保持する。ステータスレジスタは、不揮発性メモリ２の動作に必要なデータを一時的に保持する。レジスタ２６は、例えばＳＲＡＭから構成される。
【0030】
シーケンサ２７は、レジスタ２６からコマンドを受け、このコマンドに基づくシーケンスに従って不揮発性メモリ２を制御する。
【0031】
電圧供給回路２８は、シーケンサ２７に制御されて、不揮発性メモリ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。本実施形態においては、電圧供給回路２８は、負電圧生成回路２８ａを備えている。負電圧生成回路２８ａは、電源入力用端子群３５を介して入力された接地電圧ＶＳＳを負電圧ＶＢＢに変換する。この負電圧ＶＢＢは、例えば、後述するロウデコーダ２５で用いられる。
【0032】
ロウデコーダ２５は、レジスタ２６からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２５は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。そして、ロウデコーダ２５は、選択されたブロックに、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。
【0033】
センスアンプ２４は、レジスタ２６からカラムアドレスを受け、このカラムアドレスをデコードする。センスアンプ２４は、センスアンプユニット群２４Ａと、データレジスタ２４Ｂを有する。センスアンプユニット群２４Ａは、各ビット線に接続されており、デコードされたカラムアドレスに基づいて、いずれかのビット線を選択する。また、センスアンプユニット群２４Ａは、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプユニット群２４Ａは、データの書き込み時には、書き込みデータをビット線に転送する。
【0034】
データレジスタ２４Ｂは、データの読み出し時には、センスアンプユニット群２４Ａにより検出したデータを一時的に保持し、これをシリアルに入出力回路２２へ転送する。また、データレジスタ２４Ｂは、データの書き込み時には、入出力回路２２からシリアルに転送されたデータを一時的に保持し、これをセンスアンプユニット群２４Ａへ転送する。データレジスタ２４Ｂは、ＳＲＡＭなどで構成される。
【0035】
（メモリセルアレイのブロック構成）
図３は３次元構造のメモリセルアレイ２３のブロックの構成例を示す図である。図３はメモリセルアレイ２３を構成する複数のブロックのうちの１つのブロックＢＬＫを示している。メモリセルアレイ２３の他のブロックも図３と同様の構成を有する。
図３は３次元構造のメモリセルアレイ２３のブロックの構成例を示す図である。図３はメモリセルアレイ２３を構成する複数のブロックのうちの１つのブロックＢＬＫを示している。メモリセルアレイ２３の他のブロックも図３と同様の構成を有する。
【0036】
図示するように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３（以下、これらを代表してストリングユニットＳＵという）を含む。また各々のストリングユニットＳＵは、複数のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択ゲートトランジスタＳＴ１，ＳＴ２とを含むＮＡＮＤストリングＮＳを有する。なお、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴの個数は、図３では８個とするが、更に多数個であってもよい。選択ゲートトランジスタＳＴ１，ＳＴ２は、電気回路上は１つのトランジスタとして示しているが、構造上はメモリセルトランジスタと同じでもよい。また、選択ゲートトランジスタＳＴ１，ＳＴ２として、それぞれ複数の選択ゲートトランジスタを用いてもよい。更に、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ１，ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。
【0037】
メモリセルトランジスタＭＴは、選択ゲートトランジスタＳＴ１，ＳＴ２間において、直列接続されるようにして配置されている。一端側（ビット線側）のメモリセルトランジスタＭＴ７が、選択ゲートトランジスタＳＴ１に接続され、他端側（ソース線側）のメモリセルトランジスタＭＴ０が、選択ゲートトランジスタＳＴ２に接続されている。
【0038】
ストリングユニットＳＵ０～ＳＵ３の各々の選択ゲートトランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３（以下、これらを代表して選択ゲート線ＳＧＤという）に接続される。また、ストリングユニットＳＵ０～ＳＵ３の各々の選択ゲートトランジスタＳＴ２のゲートは、共通の選択ゲート線ＳＧＳに接続される。なお、各ブロックＢＬＫ内にある複数の選択ゲートトランジスタＳＴ２のゲートが、それぞれ図示しない選択ゲート線ＳＧＳ０～ＳＧＳ３（以下、これらを代表して選択ゲート線ＳＧＳという）に接続される構成であってもよい。
【0039】
同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７のゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７は、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通に接続されているのに対し、選択ゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に独立している。ブロックＢＬＫ内において同一行にあるメモリセルトランジスタＭＴｉ（ｉは図３では０～７）のゲートは、同一のワード線ＷＬｉに接続される。
【0040】
各ＮＡＮＤストリングＮＳは、対応するビット線に接続されている。従って、各メモリセルトランジスタＭＴは、ＮＡＮＤストリングＮＳに含まれる選択ゲートトランジスタＳＴ１，ＳＴ２や他のメモリセルトランジスタＭＴを介して、ビット線に接続されている。一般に、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。一方、データの読み出し及び書き込みは、典型的には、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。このような、１つのストリングユニットＳＵ内でワード線ＷＬを共有するメモリセルトランジスタＭＴの組を、セルユニットＣＵと呼ぶ。
【0041】
セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページを単位として実行される。例えば、各セルが、３ビット（８値）のデータを保持可能なＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）である場合、１つのセルユニットＣＵが、３ページ分のデータを保持することができる。各メモリセルトランジスタＭＴが保持することができる３ビットは、それぞれこの３ページに対応する。
【0042】
なお、選択ゲート線ＳＧＤ，ＳＧＳにより選択ゲートトランジスタＳＴ１，ＳＴ２の状態が制御され、ワード線ＷＬ０～ＷＬ７によりメモリセルトランジスタＭＴ０～ＭＴ７の状態が制御されることから、選択ゲート線ＳＧＤ，ＳＧＳ及びワード線ＷＬをコントロール信号線ともいう。
【0043】
（不揮発性メモリの断面構造）
図４は、実施形態にかかる半導体記憶装置の一部領域の断面図である。図４は、半導体基板７１上にセンスアンプ２４やロウデコーダ２５等の周辺回路に対応する周辺回路領域が設けられ、周辺回路領域の上層にメモリ領域が設けられる例について示している。なお、以下の説明において、半導体基板７１の表面に水平な直交する２方向をｘ方向及びｙ方向とし、半導体基板７１表面に垂直な方向をｚ方向とする。
図４は、実施形態にかかる半導体記憶装置の一部領域の断面図である。図４は、半導体基板７１上にセンスアンプ２４やロウデコーダ２５等の周辺回路に対応する周辺回路領域が設けられ、周辺回路領域の上層にメモリ領域が設けられる例について示している。なお、以下の説明において、半導体基板７１の表面に水平な直交する２方向をｘ方向及びｙ方向とし、半導体基板７１表面に垂直な方向をｚ方向とする。
【0044】
図４に示すように、メモリ領域ＭＲにおいて不揮発性メモリは、半導体基板７１、導電体６４１から６５７、メモリピラー６３４、並びにコンタクトプラグＣ０、Ｃ１、Ｃ２及びＣＰを含む。なお、以下で説明される図面では、半導体基板７１の上面部分に形成されたｐ型又はｎ型のウェル領域と、各ウェル領域内に形成された不純物拡散領域と、ウェル領域間を絶縁するゲート絶縁膜及び素子分離領域のそれぞれの図示は省略されている。
【0045】
メモリ領域ＭＲにおいて、半導体基板７１上には、ゲート絶縁膜（図示せず）を介して、導電体ＧＣが設けられている。また、半導体基板７１に導電体ＧＣを挟むように設けられた複数の不純物拡散領域（図示せず）には、例えば複数のコンタクトＣ０それぞれが設けられている。半導体基板７１上には、配線層領域ＷＲを介してメモリセルアレイ２３が配置されている。
【0046】
各コンタクトＣ０上には、配線パターンを形成する導電体６４１が設けられている。例えば、導電体ＧＣはトランジスタのゲート電極として機能し、導電体６４１はトランジスタのソース電極またはドレイン電極として機能する。
【0047】
各導電体６４１上には、例えばコンタクトＣ１が設けられている。各コンタクトＣ１上には、例えば導電体６４２が設けられている。導電体６４２上には、例えばコンタクトＣ２が設けられている。コンタクトＣ２上には、例えば導電体６４３が設けられている。
【0048】
導電体６４１、６４２、６４３の各配線パターンは、配線層領域ＷＲに配設されている。以下、導電体６４１、６４２、６４３が設けられる配線層を、それぞれ配線層Ｄ０、Ｄ１、Ｄ２と呼ぶ。配線層Ｄ０、Ｄ１、Ｄ２は、不揮発性メモリ２の下層部分に設けられている。なお、ここでは、配線層領域ＷＲには、３つの配線層が設けられているが、配線層領域ＷＲには、２つ以下の配線層、あるいは４つ以上の配線層が設けられていてもよい。
【0049】
導電体６４３の上方には、例えば層間絶縁膜を介して導電体６４４が設けられている。導電体６４４は、例えば、ｘｙ平面に平行な板状に形成され、ソース線ＣＥＬＳＲＣとして機能する。導電体６４４の上方には、各ＮＡＮＤストリングＮＳに対応して、例えば、導電体６４５～６５４が順に積層されている。これらの導電体のうちｚ方向に隣り合う導電体の間には、図示しない層間絶縁膜が設けられている。
【0050】
導電体６４５～６５４のそれぞれは、例えばｘｙ平面に平行な板状に形成される。例えば、導電体６４５は、選択ゲート線ＳＧＳとして機能し、導電体６４６～６５３は、それぞれワード線ＷＬ０～ＷＬ７して機能し、導電体６５４は、選択ゲート線ＳＧＤして機能する。
【0051】
各メモリピラー６３４は、柱状であり、導電体６４５～６５４のそれぞれを貫通し、導電体６４４に接触している。メモリピラー６３４は、例えば、中心側にピラー状の半導体層（半導体ピラー）半導体層６３８と、半導体層６３８の外側に形成されるトンネル絶縁膜６３７と、トンネル絶縁膜６３７の外側に形成される電荷蓄積膜６３６と、電荷蓄積膜６３６の外側に形成されるブロック絶縁膜６３５を含む。
【0052】
例えば、メモリピラー６３４と導電体６４５とが交差する部分は、選択ゲートトランジスタＳＴ２として機能する。メモリピラー６３４と導電体６４６～６５３のそれぞれとが交差する部分は、メモリセルトランジスタ（メモリセル）ＭＴとして機能する。メモリピラー６３４と導電体６５４とが交差する部分は、選択ゲートトランジスタＳＴ１として機能する。
【0053】
メモリピラー６３４の上面よりも上層には、層間絶縁膜を介して導電体６５５が設けられている。導電体６５５は、ｘ方向に延伸したライン状に形成され、ビット線ＢＬに対応している。複数の導電体６５５は、ｙ方向において間隔をおいて配列している（図示せず）。導電体６５５は、ストリングユニットＳＵ毎に対応する１つのメモリピラー６３４内の半導体層６３８と電気的に接続されている。
【0054】
具体的には、各ストリングユニットＳＵにおいて、例えば各メモリピラー６３４内の半導体層６３８上にコンタクトプラグＣＰが設けられ、コンタクトプラグＣＰ上に１つの導電体６５５が設けられる。なお、このような構成に限定されず、メモリピラー６３４内の半導体層６３８及び導電体６５５間は、複数のコンタクトや配線などを介して接続されてもよい。
【0055】
導電体６５５が設けられた層よりも上層には、層間絶縁膜を介して導電体６５６が設けられている。導電体６５６が設けられた層よりも上層には、層間絶縁膜を介して導電体６５７が設けられている。
【0056】
導電体６５６及び６５７は、例えばメモリセルアレイ２３に設けられた配線と、メモリセルアレイ２３下に設けられた周辺回路とを接続するための配線に対応する。導電体６５６と６５７の間は、図示しない柱状のコンタクトで接続されてもよい。ここでは、導電体６５５が設けられた層のことを、配線層Ｍ０と称し、導電体６５６が設けられた層のことを、配線層Ｍ１と称し、導電体６５７が設けられた層のことを、配線層Ｍ２と称する。
【0057】
図４に示すように、実施形態の半導体記憶装置は、ストリングユニットＳＵより下層に配線層Ｄ０、Ｄ１、Ｄ２が形成されている。また、ストリングユニットＳＵより上層に配線層Ｍ０、Ｍ１、Ｍ２が形成されている。配線層Ｄ０、Ｄ１、Ｄ２は、例えば、ダマシン法により形成されるタングステン配線である。
【0058】
配線層Ｍ２は、例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）など異方性エッチングにより形成されるアルミニウム配線である。配線層Ｍ２は、膜厚が厚く低抵抗であるため、基幹電源配線（ＶＣＣ、ＶＳＳ）が割り当てられる。配線層Ｍ１は、例えば、ダマシン法により形成される銅（Ｃｕ）配線である。Ｃｕ配線はＥＭ（エレクトロマイグレーション）耐性などの配線信頼性が高いため、配線層Ｍ１は、確実にデータを伝達する必要がある信号線が割り当てられる。配線層Ｍ０は、例えば、ダマシン法により形成されるＣｕ配線である。ビット線ＢＬとして用いられるほか、電源強化の目的で、基幹電源配線の一部も割り当てられる。なお、信号線など基幹電源配線以外の配線についても、可能な限り低抵抗とすることが好ましいため、なるべく上層の配線層（例えば、配線層Ｍ２）を用いて形成される。
【0059】
（ロウデコーダの構成）
図５は図２中のロウデコーダ２５の一例を示すブロック図である。図５はロウデコーダ２５のうち、ブロックＢＬＫ０用の回路とブロックＢＬＫ１用の回路のみを示しているが、他のブロック用の回路もこれらの回路と同様の回路構成を有する。
図５は図２中のロウデコーダ２５の一例を示すブロック図である。図５はロウデコーダ２５のうち、ブロックＢＬＫ０用の回路とブロックＢＬＫ１用の回路のみを示しているが、他のブロック用の回路もこれらの回路と同様の回路構成を有する。
【0060】
電圧供給回路２８からの各種電圧が、グローバルコントロール信号線ＳＧＳＩ、グローバルコントロール信号線ＣＧＩ０～ＣＧＩ７（（以下、これらを代表してグローバルコントロール信号線ＣＧＩという）、グローバルコントロール信号線ＳＧＤＩ０～ＳＧＤＩ３（以下、これらを代表してグローバルコントロール信号線ＳＧＤＩという）を介してロウデコーダ２５に供給される。電圧供給回路２８は、書き込み動作、読み出し動作、消去動作に必要な各種電圧を発生する。例えば、電圧供給回路２８は、プログラム電圧ＶＰＧＭ、このプログラム電圧ＶＰＧＭよりも高い電圧ＶＰＧＭＨ、消去電圧ＶＥＲＡ等を発生する。また、電圧供給回路２８の負電圧生成回路２８ａは、接地電圧ＶＳＳを負電圧ＶＢＢに変換して出力する。なお、図５では、１系統のグローバルコントロール信号線ＳＧＳＩのみを示しているが、複数系統のグローバルコントロール信号線ＳＧＳＩが採用されることもある。
【0061】
これらのグローバルコントロール信号線ＳＧＳＩ，ＳＧＤＩ，ＣＧＩは、ロウデコーダ２５によって分岐されて、各ブロックＢＬＫの配線（以下、各配線を代表してコントロール信号線ＣＧという）に接続される。すなわち、グローバルコントロール信号線ＳＧＤＩ０～ＳＧＤＩ３は、グローバルドレイン側選択ゲート線として機能し、ロウデコーダ２５を介して、各ブロックＢＬＫにおけるローカルのコントロール信号線ＣＧである選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。グローバルコントロール信号線ＣＧＩ０～ＣＧＩ７は、グローバルワード線として機能し、ロウデコーダ２５を介して、各ブロックＢＬＫにおけるローカルのコントロール信号線ＣＧであるワード線ＷＬ０～ＷＬ７に接続される。ワード線ＷＬ０～ＷＬ７は異なるブロックＢＬＫの間で物理的に離間している。つまりＢＬＫ０のワード線ＷＬ０とＢＬＫ１のワード線ＷＬ０とは物理的に離間している。信号線ＳＧＳＩは、グローバルソース側選択ゲート線として機能し、ロウデコーダ２５を介して、各ブロックＢＬＫにおけるローカルのコントロール信号線ＣＧである選択ゲート線ＳＧＳに接続される。
【0062】
なお、複数系統の選択ゲート線ＳＧＳ０，ＳＧＳ１，…が採用される場合には、これらにそれぞれ対応して複数系統のコントロール信号線ＳＧＳＩ０，ＳＧＳＩ１，…（以下、これらのグローバルコントロール信号線についても代表してグローバルコントロール信号線ＳＧＳＩという）が設けられる。
【0063】
ロウデコーダ２５は、シーケンサ２７に制御されて、電圧供給回路２８が生成した各種電圧を、対応する信号線ＳＧＤＩ０～ＳＧＤＩ３，ＳＧＳＩ，ＣＧＩ０～ＣＧＩ７にそれぞれ供給する。例えば、ロウデコーダ２５は、消去動作時には、各ワード線ＷＬに対して、電圧ＶＩＳＯを供給し、信号線ＳＧＳに消去電圧ＶＥＲＡを供給する。
【0064】
ロウデコーダ２５は、各ブロックにそれぞれ対応した複数のスイッチ回路群２５Ａと、複数のスイッチ回路群２５Ａにそれぞれ対応して設けられる複数のブロックデコーダ２５Ｂとを有している。各スイッチ回路群２５Ａは、信号線ＳＧＤＩ０～ＳＧＤＩ３と選択ゲート線ＳＧＤ０～ＳＧＤ３とをそれぞれ接続する複数のトランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ３、信号線ＣＧＩ０～ＣＧＩ７とワード線ＷＬ０～ＷＬ７とをそれぞれ接続する複数のトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７、信号線ＳＧＳＩと選択ゲート線ＳＧＳとを接続するトトランジスタＴＲ＿ＳＧ４を含む。ワードラインスイッチとして機能するトランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４，ＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７（以下、これらのトランジスタを区別する必要がない場合にはトランジスタＴＲという）の各々は、高耐圧トランジスタである。
【0065】
各ブロックデコーダ２５Ｂは、ロウアドレスによって自身が指定された場合、トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４及びトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７のゲートに、ブロック選択信号ＢＬＫＳＥＬを供給する。これにより、ロウアドレスによって指定されるブロックデコーダ２５Ｂからブロック選択信号ＢＬＫＳＥＬが供給されるスイッチ回路群２５Ａでは、トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４及びトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７がオン状態となって導通するため、電源生成回路２８から信号線ＳＧＤＩ０～ＳＧＤＩ３、信号線ＳＧＳＩ及び信号線ＣＧＩ０～ＣＧＩ７に供給される電圧が、動作対象となるブロックＢＬＫに含まれる選択ゲート線ＳＧＤ０～ＳＧＤ３、ＳＧＳ及びワード線ＷＬ０～ＷＬ７に供給される。
【0066】
即ち、トランジスタＴＲにより構成されるワードラインスイッチは、動作に必要な電圧を、動作に必要なコントロール信号線ＣＧに供給すると共に、動作に必要が無いコントロール信号線ＣＧへの電圧を遮断する機能を有する。このように、ワードラインスイッチは、各コントロール信号線ＣＧ毎に設けられており、記録密度の向上に伴って必要な個数が増大している。しかも、ワードラインスイッチは比較的高い電圧を扱うことから、ロウデコーダ２５に構成されるワードラインスイッチの占有面積は極めて大きい。
【0067】
【0068】
図６において、スイッチ回路群中の各ワードラインスイッチは、それぞれ、複数の拡散層ＤＬａ，ＤＬｃと、複数の拡散層ＤＬａ，ＤＬｃの間に配置される共通のゲートＧＡ１と、による複数のトランジスタＴＲ１により構成されるか、又は、複数の拡散層ＤＬｂ，ＤＬｃと、複数の拡散層ＤＬｂ，ＤＬｃの間に配置される共通のゲートＧＡ２と、による複数のトランジスタＴＲ２により構成される。なお、以下の説明では、共通のゲートＧＡ１により構成されるトランジスタＴＲ１と共通のゲートＧＡ２により構成されるトランジスタＴＲ２とによる回路群をトランジスタ回路群ＴＣという。即ち、図６の例は、共通の拡散層ＤＬｃを有するトランジスタＴＲ１，ＴＲ２が、ゲートＧＡ１，ＧＡ２の長手方向（以下、ゲート長手方向という）に８個並んで構成されたトランジスタ回路群ＴＣが３列設けられている例を示している。なお、実際にはトランジスタＴＲ１，ＴＲ２は、コントロール信号線ＣＧの数に応じた数だけ設けられる。
【0069】
なお、各トランジスタ回路群ＴＣ同士の間は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）による素子分離領域である。
【0070】
各トランジスタＴＲ１，ＴＲ２の拡散層ＤＬｃは、各グローバルコントロール信号線ＣＧＩにそれぞれ接続される。各トランジスタＴＲ１の拡散層ＤＬａ及び各トランジスタＴＲ２の拡散層ＤＬｂは、それぞれ各コントロール信号線ＣＧに接続される。
【0071】
グローバルコントロール信号線ＣＧＩからの電圧は、トランジスタＴＲ１，ＴＲ２の拡散層ＤＬｃに供給される。ゲートＧＡ１に供給されるブロック選択信号ＢＬＫＳＥＬによってトランジスタＴＲ１がオンになると、グローバルコントロール信号線ＣＧＩからの電圧は、トランジスタＴＲ１の拡散層ＤＬａに接続されたコントロール信号線ＣＧに供給される。また、ゲートＧＡ２に供給されるブロック選択信号ＢＬＫＳＥＬによってトランジスタＴＲ２がオンになると、グローバルコントロール信号線ＣＧＩからの電圧は、トランジスタＴＲ２の拡散層ＤＬｂに接続されたコントロール信号線ＣＧに供給される。
【0072】
図６中の破線はブロックＢＬＫの境界、即ち、同一ブロックに対応するスイッチ回路群２５Ａの各ワードラインスイッチの境界を示している。即ち、図６は、各トランジスタ回路群ＴＣのトランジスタＴＲ１，ＴＲ２が相互に異なる２つのブロックに属する例である。例えば図６の白丸にて示す拡散層ＤＬｃを有するトランジスタＴＲ１，ＴＲ２のうち、トランジスタＴＲ１はブロックＢＬＫｎに属するメモリセルトランジスタＭＴに電圧を供給し、トランジスタＴＲ２はブロックＢＬＫｎ＋１に属するメモリセルトランジスタＭＴに電圧を供給する。このように、共通の拡散層ＤＬｃに入力された電圧を、異なるブロックのワード線ＷＬに供給可能である。
【0073】
【0074】
図７の例においても、スイッチ回路群中の各ワードラインスイッチは、図６の例と同様の構成を有しており、それぞれ、複数の拡散層ＤＬａ，ＤＬｃと、複数の拡散層ＤＬａ，ＤＬｃの間に配置されるゲートＧＡ１と、による複数のトランジスタＴＲ１により構成されるか、又は、複数の拡散層ＤＬｂ，ＤＬｃと複数の拡散層ＤＬｂ，ＤＬｃの間に配置されるゲートＧＡ２と、による複数のトランジスタＴＲ２により構成される。なお、図７の例は、共通の拡散層ＤＬｃを有するトランジスタＴＲ１，ＴＲ２が１６個並んで構成されたトランジスタ回路群ＴＣが３列設けられている例を示しているが、実際にはトランジスタＴＲ１，ＴＲ２は、コントロール信号線ＣＧの数に応じた数だけ設けられる。
【0075】
なお、各トランジスタ回路群ＴＣ同士の間は、ＳＴＩによる素子分離領域が形成される。
【0076】
図７の例では、拡散層ＤＬａと拡散層ＤＬｂとの間にブロックの境界が存在する。例えば図７の白丸にて示すブロックＢＬＫｎに属する拡散層ＤＬｃに入力された電圧は、ブロックＢＬＫｎ内のワード線ＷＬに供給され、ブロックＢＬＫｎに隣接するブロックＢＬＫｎ＋１に属するワード線には、ブロックＢＬＫｎに属する拡散層ＤＬｃに入力された電圧が供給される。
【0077】
（消去動作）
図８は消去動作を説明するための説明図である。図８の左側は選択ＢＬＫの状態を示し、図８の右側は非選択ＢＬＫの状態を示している。また、図９は消去電圧ＶＥＲＡ及び電圧ＶＩＳＯを示す波形図である。
図８は消去動作を説明するための説明図である。図８の左側は選択ＢＬＫの状態を示し、図８の右側は非選択ＢＬＫの状態を示している。また、図９は消去電圧ＶＥＲＡ及び電圧ＶＩＳＯを示す波形図である。
【0078】
消去動作においては、上述したように、ブロック単位で消去が行われる。図８に示すように、ソース線ＣＥＬＳＲＣには消去のために図９に示す消去電圧ＶＥＲＡが供給される。消去対象の選択ブロック（選択ＢＬＫ）については、ワード線ＷＬに電圧ＶＩＳＯ（図９）を供給する。また、消去対象でない非選択ブロック（非選択ＢＬＫ）については、ワード線ＷＬはフローティング状態である。
【0079】
ソース線ＣＥＬＳＲＣに消去電圧ＶＥＲＡを供給することによって、メモリピラー６３４内の半導体層６３８により構成されるチャネル領域の電圧は電圧ＶＥＲＡ（例えば２３Ｖ）となる。選択ＢＬＫにおいては、電圧ＶＩＳＯとして例えば０．５Ｖがワード線ＷＬに供給されており、消去電圧ＶＥＲＡと電圧ＶＩＳＯとの比較的大きな電圧差によって、メモリセルトランジスタＭＴに記憶されたデータを消去する消去動作が行われる。一方、非選択ＢＬＫにおいては、ワード線ＷＬはフローティング状態であり、容量結合によって、ワード線ＷＬの電圧は、電圧ＶＥＲＡ近傍まで上昇する。この結果、非選択ＢＬＫにおいては、チャネル領域の電圧とワード線ＷＬの電圧との差が小さく、消去は行われない。
【0080】
具体的には、消去動作時には、グローバルコントロール信号線ＣＧＩには、選択ブロックのワード線ＷＬに供給するための電圧ＶＩＳＯ（例えば、０．５Ｖ）が電圧供給回路２８から与えられる。図６の例では、例えば丸印にて示す拡散層ＤＬｃに供給される電圧ＶＩＳＯは、ゲートＧＡ１に供給されるブロック選択信号ＢＬＫＳＥＬによってトランジスタＴＲ１がオンになると、丸印にて示す拡散層ＤＬａに接続された選択ＢＬＫであるブロックＢＬＫｎのワード線ＷＬに供給される。また、このブロックＢＬＫｎに隣接する非選択ＢＬＫであるブロックＢＬＫｎ＋１については、トランジスタＴＲ２がオフとなり、丸印にて示す拡散層ＤＬｃに供給された電圧ＶＩＳＯは、ワード線ＷＬに供給されず、このワード線ＷＬは、フローティング状態となる。
【0081】
一方、図７の例では、ブロックＢＬＫｎを選択ＢＬＫとすると、ブロックＢＬＫｎのＴＲ２はオンとなって、拡散層ＤＬｃに供給されるＶＩＳＯを、ブロックＢＬＫｎ内のワード線ＷＬに供給する。このブロックＢＬＫｎに隣接するブロックＢＬＫｎ＋１は非選択ＢＬＫであり、トランジスタＴＲ１はオフである。従って、ブロックＢＬＫｎ＋１に属するワード線ＷＬには、ＶＩＳＯは供給されず、フローティング状態となる。即ち、消去動作時における非選択ＢＬＫのワード線は、消去電圧ＶＥＲＡまで上昇する。
【0082】
即ち、図７の例では、ブロックＢＬＫｎのトランジスタＴＲ２の拡散層ＤＬｂにはＶＩＳＯが印加され、隣接するブロックＢＬＫｎ＋１のトランジスタＴＲ１の拡散層ＤＬａには電圧ＶＥＲＡが印加される。隣接する拡散層ＤＬｂ，拡散層ＤＬａ間において、素子分離領域を挟んで比較的大きな電圧が印加されることになり、基板内にリークが発生することがある。このようなリークの発生を防止するために、比較例では、素子分離領域の基板表面上に素子分離用のダミーゲートを配置する。このダミーゲートに接地電圧ＶＳＳを印加すると共に、ゲート長手方向に直交する方向の素子分離領域の幅（隣接する拡散層ＤＬｂ，拡散層ＤＬａ間の距離）を十分に大きくするようになっている。なお、図６の例では、素子分離領域を挟んで隣接する拡散層ＤＬｂ，拡散層ＤＬａには、いずれにも略電圧ＶＥＲＡが印加されることになり、特に問題は生じない。
【0083】
【0084】
図１０に示す比較例におけるスイッチ回路群において、ワードラインスイッチを構成するトランジスタＴＲ１，ＴＲ２によるトランジスタ回路群ＴＣの構成は、図６及び図７の構成と同様である。図１０は、図６及び図７において省略した素子分離用ダミーゲート４２を示したものである。図１０の例では、拡散層ＤＬｂと拡散層ＤＬａとの間の素子分離領域ＲＥの基板表面上には、素子分離用ダミーゲート４２が形成される。この素子分離用ダミーゲート４２には、ＶＳＳ配線ＬＳから図示しないコンタクトを経由して接地電圧ＶＳＳが印加される。なお、ＶＳＳ配線ＬＳは、基板のアクティブ領域ＡＡ上に設けられている。
【0085】
図１１は図１０の比較例における素子分離領域ＲＥ及び素子分離領域ＲＥに隣接するトランジスタＴＲ１，ＴＲ２の断面を示している。ＳＴＩ４１により素子分離領域ＲＥが形成され、ＳＴＩ４１上には素子分離用のダミーゲート４２が設けられる。この素子分離用ダミーゲート４２は、ＶＳＳ配線ＬＳにより接地電圧ＶＳＳが供給される。素子分離領域ＲＥの両側にトランジスタＴＲ２，ＴＲ１が形成される。ＳＴＩは酸化シリコン膜や窒化シリコン膜のような絶縁層が埋め込まれて形成されている。ダミーゲート４２はポリシリコンで形成されてもよい。ダミーゲート４２はトランジスタＴＲ１，ＴＲ２のゲートと同時に形成されてもよい。
【0086】
図１１の例は、図７と同様に、選択ＢＬＫであるブロックＢＬＫｎのトランジスタＴＲ２と非選択ＢＬＫであるブロックＢＬＫｎ＋１のトランジスタＴＲ１との境界に、素子分離領域ＲＥが形成された例を示している。ブロックＢＬＫｎの拡散層ＤＬｃには、電圧ＶＩＳＯが供給されて、拡散層ＤＬｂには電圧ＶＩＳＯが現れる。また、非選択ＢＬＫであるブロックＢＬＫｎ＋１のＴＲ１はオフなので、フローティング状態となったワード線ＷＬの電圧はＶＥＲＡとなり、拡散層ＤＬａには電圧ＶＥＲＡが印加される。上述したように、隣接する拡散層ＤＬａ，ＤＬｂ間に比較的大きな電圧が印加される結果、図１１の矢印に示すように、素子分離領域ＲＥにおいてＳＴＩ４１の下方を通過するリークが発生することがある。この理由から、比較例においては、素子分離領域ＲＥの幅（隣接する拡散層ＤＬｂ，拡散層ＤＬａ間の距離）を大きくする。これにより、素子分離領域ＲＥを挟んで隣接する拡散層ＤＬａ，ＤＬｂ間において、基板内にリークが発生することを防止するようになっている。素子分離領域ＲＥの幅が大きいので、比較例においては、スイッチ回路群の占有面積が増大し、チップ面積の縮小化が困難であった。
【0087】
また、上記説明では、非選択ＢＬＫの拡散層ＤＬａには電圧ＶＥＲＡが印加されるものと説明したが、クリープアップ現象により、この拡散層ＤＬａには、電圧ＶＥＲＡよりも高い電圧が印加される。
【0088】
【0089】
非選択ＢＬＫにおいては、読み出し動作期間に、ワード線ＷＬには、所定の読み出し電圧ＶＲＥＡＤが印加される。なお、チャネル領域の電圧は接地電圧ＶＳＳである。読み出し動作が終了すると、ワード線ＷＬの電圧は接地電圧ＶＳＳに低下する。
【0090】
このとき、ワード線ＷＬと、チャネル領域との容量結合により、チャネル領域の電位は負に低下する。その後、チャネル領域の電荷がリーク電流により基板及び／又はビット線ＢＬへと徐々に抜けていき、チャネル領域の電位が接地電圧ＶＳＳ（０Ｖ）へと戻る。チャネル領域の電位が接地電圧ＶＳＳへ戻るとき、チャネル領域と容量結合しているワード線ＷＬがクリープアップ電圧まで上昇する。図１２において、待機期間におけるワード線ＷＬの電圧上昇は、このクリープアップ現象を示すものである。
【0091】
待機期間の後、グローバルコントロール信号線ＣＧＩからの消去電圧ＶＥＲＡがスイッチ回路群２５Ａを介してワード線ＷＬに供給されると、クリープアップされたワード線ＷＬに更に消去電圧ＶＥＲＡが加わり、ワード線ＷＬの電圧は（電圧ＶＥＲＡ＋クリープアップ電圧）となる。
【0092】
このクリープアップ現象の結果、素子分離領域ＲＥを挟んで隣接する拡散層ＤＬａ，ＤＬｂ間の電圧差は更に大きくなり、リークが生じやすくなる。クリープアップ現象を考慮すると、素子分離領域ＲＥの幅を更に大きくする必要があり、チップ面積の縮小化が更に困難となる。
【0093】
そこで、本実施形態においては、素子分離領域を挟んで隣接する拡散層ＤＬａ，ＤＬｂ間のリークを防止しつつ、素子分離領域の幅を狭くすることを可能にするスイッチ回路群２５Ａの構成を提案する。
【0094】
（スイッチ回路群２５Ａの構成）
図１３はスイッチ回路群２５Ａの平面レイアウトを説明するための説明図である。図１３において図６及び図７と同一の構成要素には同一符号を付して重複する説明を省略するものとする。また、図１４はスイッチ回路群２５Ａの基板断面を模式的に示す説明図である。
図１３はスイッチ回路群２５Ａの平面レイアウトを説明するための説明図である。図１３において図６及び図７と同一の構成要素には同一符号を付して重複する説明を省略するものとする。また、図１４はスイッチ回路群２５Ａの基板断面を模式的に示す説明図である。
【0095】
図１３に示すスイッチ回路群２５Ａ中のワードラインスイッチは、図６及び図７の例と同様の構成を有しており、それぞれ、複数の拡散層ＤＬａ，ＤＬｃと、複数の拡散層ＤＬａ，ＤＬｃの間に配置されるゲートＧＡ１と、による複数のトランジスタＴＲ１により構成されるか、又は、複数の拡散層ＤＬｂ，ＤＬｃと、複数の拡散層ＤＬｂ，ＤＬｃの間に配置されるゲートＧＡ２と、による複数のトランジスタＴＲ２により構成される。なお、図１３の例は、共通の拡散層ＤＬｃを有するトランジスタＴＲ１，ＴＲ２が１６個並んで構成されたトランジスタ回路群ＴＣが３列設けられている例を示しているが、実際にはトランジスタＴＲ１，ＴＲ２は、コントロール信号線ＣＧの数に応じた数だけ設けられる。
【0096】
本実施形態のスイッチ回路群２５Ａは、トランジスタ回路群ＴＣ同士の間に、素子分離領域ＲＥＮが設けられる。素子分離領域ＲＥＮは、図１０に示す素子分離領域ＲＥに比べて、幅（隣接する拡散層ＤＬｂ，拡散層ＤＬａ間の距離）が狭い。
【0097】
実施形態の素子分離領域ＲＥＮの基板表面には、素子分離用ダミーゲート５２が形成されており、この素子分離用ダミーゲート５２には、負電圧ＶＢＢが供給されるようになっている。負電圧ＶＢＢは、負電圧生成回路２８ａにより発生されて、例えば、配線層Ｍ１，Ｍ２等を経由し図示しないコンタクトを介して、例えば配線層Ｄ０，Ｄ１等に伝送される。
【0098】
図１３では負電圧ＶＢＢが伝送される配線層Ｄ０，Ｄ１等の配線を配線ＬＳＢと呼ぶ。なお、接地電圧ＶＳＳについても、例えば、配線層Ｍ１，Ｍ２等を経由し図示しないコンタクトを介して、例えば配線層Ｄ０，Ｄ１等に伝送される。図１３では接地電圧ＶＳＳが伝送される配線層Ｄ０，Ｄ１等の配線をＶＳＳ配線ＬＳＮという。
【0099】
素子分離用ダミーゲート５２は、平面的には、ゲート長手方向に平行な方向であって、複数の拡散層ＤＬｃ，ＤＬａ間に、延設される。素子分離用ダミーゲート５２の端部において、ゲート長手方向に延設された配線ＬＳＢと素子分離用ダミーゲート５２とがコンタクトＣＯＢによって電気的に接続される。これにより、素子分離用ダミーゲート５２には負電圧ＶＢＢが供給される。
【0100】
スイッチ回路群２５Ａの配置領域の少なくとも１辺の近傍には、基板表面に当該配置領域の１辺に沿って延設されたアクティブ領域ＡＡが形成される。図１３の例では、アクティブ領域ＡＡの延設方向は、ゲート長手方向に直交する方向である。このアクティブ領域ＡＡの上方にＶＳＳ配線ＬＳＮが複数に分割されて形成される。各ＶＳＳ配線ＬＳＮは、それぞれコンタクトＣＯによりアクティブ領域ＡＡに接続される。これにより、アクティブ領域ＡＡには接地電圧ＶＳＳが供給される。
【0101】
アクティブ領域ＡＡの上方において、配線ＬＳＢとＶＳＳ配線ＬＳＮとは、直交している。図１３の例では、配線ＬＳＢとＶＳＳ配線ＬＳＮは、例えば同一配線層に設けられた配線であり、ＶＳＳ配線ＬＳＮは、配線ＬＳＢと交わる位置において分断されて、互いに電気的に非接触となるように構成される。なお、ＶＳＳ配線ＬＳＮと配線ＬＳＢとは、相互に電気的に非接触であれば、いずれの配線層に設けられていてもよい。
【0102】
素子分離用ダミーゲート５２に負電圧ＶＢＢが供給される結果、素子分離領域ＲＥＮを挟んで隣接する拡散層ＤＬｂ，ＤＬａ相互間に比較的高い電圧が印加された場合でも、拡散層ＤＬｂ，ＤＬａ間のＳＴＩ５１の下方の基板中にリークが流れることを防止することが可能である。即ち、リークの発生を防止ながら、素子分離領域ＲＥＮの幅を比較的狭くすることができる。
【0103】
図１４は素子分離領域ＲＥＮ及び素子分離領域ＲＥＮに隣接するトランジスタＴＲ１，ＴＲ２の断面を示している。ＳＴＩ５１により素子分離領域ＲＥＮが形成され、ＳＴＩ５１上の素子分離用ダミーゲート５２は、負電圧ＶＢＢが供給される。素子分離領域ＲＥＮを挟んで両側にトランジスタＴＲ２，ＴＲ１が形成される。
【0104】
図１４においても、ブロックＢＬＫの境界を素子分離領域ＲＥＮの位置に一致させた場合には、選択ＢＬＫであるブロックＢＬＫｎの拡散層ＤＬｃには、電圧ＶＩＳＯが供給されて、拡散層ＤＬｂには電圧ＶＩＳＯが現れる。また、非選択ＢＬＫであるブロックＢＬＫｎ＋１のＴＲ１はオフなので、フローティング状態となったワード線ＷＬがＶＥＲＡ（＋クリープアップ電圧）となり、この電圧が拡散層ＤＬａに印加される。隣接する拡散層ＤＬａ，ＤＬｂ間に比較的大きな電圧が印加される結果、素子分離領域ＲＥＮを通過するリークが発生しやすい。
【0105】
しかしながら、本実施形態においては、素子分離領域ＲＥＮのＳＴＩ５１上に形成した素子分離用ダミーゲート５２には負電圧ＶＢＢが供給されており、素子分離領域ＲＥＮを挟んで隣接する拡散層ＤＬａ，ＤＬｂ間のリークの発生を抑制することが可能である。
【0106】
これにより、図１４に示すように、素子分離領域ＲＥＮの幅を、十分に狭くした場合でも、リークの発生を抑制することができる。この結果、スイッチ回路群２５Ａの占有面積を小さくすることが可能である。
【0107】
このように本実施形態においては、素子分離領域のダミーゲートに負電圧ＶＢＢを供給していることから、リークを発生させることなく、素子分離領域の幅を狭くして、スイッチ回路群の占有面積を縮小し、チップ面積の縮小化を図ることが可能である。
【0108】
（第２の実施形態）
図１５は第２の実施形態を示す説明図である。図１５において図１３と同一の構成要素には同一符号を付して説明を省略する。本実施形態は素子分離用ダミーゲート５２に代えて素子分離用ダミーゲート６１を採用したものである。
図１５は第２の実施形態を示す説明図である。図１５において図１３と同一の構成要素には同一符号を付して説明を省略する。本実施形態は素子分離用ダミーゲート５２に代えて素子分離用ダミーゲート６１を採用したものである。
【0109】
素子分離用ダミーゲート６１（図１５の斜線部）は、素子分離領域ＲＥＮ上の配置領域が図１３の素子分離用ダミーゲート５２と異なる。即ち、素子分離用ダミーゲート６１は、素子分離領域ＲＥＮの基板表面において、共通の拡散層ＤＬｃを有するトランジスタＴＲ１，ＴＲ２が１６個並んで構成されたトランジスタ回路群ＴＣ同士の間に、ゲート長手方向に平行な直線形状部分と、当該直線形状部分に直交し、各トランジスタＴＲ１の拡散層ＤＬａ同士の間、及び、各トランジスタＴＲ２の拡散層ＤＬｂ同士の間に延設された突出形状部分（櫛歯形状部分）とを有する。素子分離用ダミーゲート６１には、配線ＬＳＢから負電圧ＶＢＢが供給される。
【0110】
他の構成及び作用は、第１の実施形態と同様である。この構成により、素子分離領域ＲＥＮを挟んで隣接する拡散層ＤＬａ，ＤＬｂ間のリークの発生を抑制することが可能である。なお、素子分離用ダミーゲート６１の突出形状部分により、プログラム動作時のリークを低減可能である。
【0111】
このように本実施形態においても、第１の実施形態と同様の効果を得ることができると共に、プログラム動作時においてもリークを低減可能である。
【0112】
（第３の実施形態）
図１６は第３の実施形態を示し、負電圧生成回路の具体的な構成の一例を示すブロック図である。上記各実施形態においては、ダミーゲート４２，５２，６１に負電圧ＶＢＢを供給可能であるが、不揮発性メモリ２の各動作タイミングの全てにおいて負電圧ＶＢＢを供給した方がよいとは限らず、ダミーゲート４２，５２，６１に接地電圧ＶＳＳを印加した方がよい場合も考えられる。そこで、本実施形態においては、ダミーゲート４２，５２，６１に対して、接地電圧ＶＳＳと負電圧ＶＢＢとを切り替えて供給可能にする。
図１６は第３の実施形態を示し、負電圧生成回路の具体的な構成の一例を示すブロック図である。上記各実施形態においては、ダミーゲート４２，５２，６１に負電圧ＶＢＢを供給可能であるが、不揮発性メモリ２の各動作タイミングの全てにおいて負電圧ＶＢＢを供給した方がよいとは限らず、ダミーゲート４２，５２，６１に接地電圧ＶＳＳを印加した方がよい場合も考えられる。そこで、本実施形態においては、ダミーゲート４２，５２，６１に対して、接地電圧ＶＳＳと負電圧ＶＢＢとを切り替えて供給可能にする。
【0113】
本実施形態は、負電圧生成回路２８ａに代えて負電圧生成回路８１を採用した点が上記各実施形態と異なる。
【0114】
電圧供給回路２８に構成される負電圧生成回路８１は、負電圧変換回路８３及びＡＮＤ回路８２を含む。負電圧変換回路８３には、電源入力用端子群３５を介して接地電圧ＶＳＳが与えられる。ＡＮＤ回路８２には、消去動作期間を示す消去動作期間信号及び電圧ＶＢＢを出力する許可する期間を示すＶＢＢ許可期間信号が入力される。これらの消去動作期間信号及びＶＢＢ許可期間信号は、シーケンサ２７から供給される。
【0115】
消去動作期間以外の期間、例えばプログラム動作時においては、ダミーゲート４２，５２，６１に、負電圧ＶＢＢではなく接地電圧ＶＳＳを与えた方がよい。そこで、シーケンサ２７は、負電圧ＶＢＢを発生する期間を制限するために、消去動作期間信号を負電圧生成回路８１に与える。また、消去動作期間において、ベリファイ動作やソフトプログラム動作等が行われることがあり、このような期間においては、必ずしもダミーゲート４２，５２，６１に負電圧ＶＢＢを供給する必要はない。そこで、シーケンサ２７は、消去動作期間中において、負電圧ＶＢＢの発生を許可する期間を示すＶＢＢ許可期間信号を負電圧生成回路８１に与える。
【0116】
ＡＮＤ回路８２は、消去動作期間信号及びＶＢＢ許可期間信号に基づいて、消去動作期間中であって、負電圧ＶＢＢを発生してよい期間を示す信号を負電圧変換回路８３に出力する。負電圧変換回路８３は、ＡＮＤ回路８２からの信号により、負電圧ＶＢＢを発生してよいことが示された期間において、供給された接地電圧ＶＳＳを負電圧ＶＢＢに変換して出力する。また、負電圧変換回路８３は、ＡＮＤ回路８２からの信号により負電圧ＶＢＢを発生してよいことが示されていない場合には、供給された接地電圧ＶＳＳをそのまま出力する。
【0117】
このように構成された実施形態においては、ダミーゲート４２，５２，６１に負電圧ＶＢＢを供給した方がよい期間、例えば、消去動作中であって、高電圧の電圧ＶＥＲＡがワード線ＷＬに印加される期間において、負電圧ＶＢＢをダミーゲート４２，５２，６１に供給することが可能である。
【0118】
このように本実施形態においても上記各実施形態と同様の効果を得ることができる。
【0119】
本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【0120】
１…メモリシステム、２…不揮発性メモリ、３…メモリコントローラ、４…ホスト装置、１０…ホストＩ／Ｆ、１１…プロセッサ、１２…ＲＡＭ、１３…バッファメモリ、１４…メモリＩ／Ｆ、１５…ＥＣＣ回路、２１…ロジック制御回路、２２…入出力回路、２３…メモリセルアレイ、２４…センスアンプ、２５…ロウデコーダ、２５Ａ…スイッチ回路群、２６…レジスタ、２７…シーケンサ、２８…電圧供給回路、２８ａ…負電圧生成回路、５１…ＳＴＩ、５２…素子分離用ダミーゲート、ＤＬａ，ＤＬｂ，ＤＬｃ…拡散層、ＲＥＮ…素子分離領域、ＴＲ１，ＴＲ２…トランジスタ、ＶＢＢ…負電圧。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】