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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024127062
(43)【公開日】2024-09-20
(54)【発明の名称】Ｄ／Ａコンバータ、半導体集積回路
(51)【国際特許分類】
H03M 1/68 20060101AFI20240912BHJP
H03M 1/80 20060101ALI20240912BHJP
【ＦＩ】
H03M1/68
H03M1/80
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2023035925
(22)【出願日】2023-03-08
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】中島 大地
【テーマコード（参考）】
5J022
【Ｆターム（参考）】
5J022AB04
5J022AB09
(57)【要約】
【課題】非線形な入出力特性を有するＤ／Ａコンバータを提供する。
【解決手段】上側基準抵抗ＲｒＨおよび複数の上側シフト抵抗ＲｓＨ＿１～ＲｓＨ＿ｎは、上側基準電圧ノード１０２と出力ノード１０６の間に直列に接続される。下側基準抵抗ＲｒＬおよび複数の下側シフト抵抗ＲｓＬ＿１～ＲｓＬ＿ｎは、下側基準電圧ノード１０４と出力ノード１０６の間に直列に接続される。ｉ番目の上側シフト抵抗ＲｓＨ＿ｉの抵抗値は２ｉ－１ＲＨであり、ｉ番目の下側シフト抵抗ＲｓＬ＿ｉの抵抗値が２ｉ－１ＲＬである。ＲＨ≠ＲＬである。
【選択図】図１
【解決手段】上側基準抵抗ＲｒＨおよび複数の上側シフト抵抗ＲｓＨ＿１～ＲｓＨ＿ｎは、上側基準電圧ノード１０２と出力ノード１０６の間に直列に接続される。下側基準抵抗ＲｒＬおよび複数の下側シフト抵抗ＲｓＬ＿１～ＲｓＬ＿ｎは、下側基準電圧ノード１０４と出力ノード１０６の間に直列に接続される。ｉ番目の上側シフト抵抗ＲｓＨ＿ｉの抵抗値は２ｉ－１ＲＨであり、ｉ番目の下側シフト抵抗ＲｓＬ＿ｉの抵抗値が２ｉ－１ＲＬである。ＲＨ≠ＲＬである。
【選択図】図１
【特許請求の範囲】
【請求項1】
上側基準電圧ノードと、
下側基準電圧ノードと、
出力電圧が発生する出力ノードと、
前記上側基準電圧ノードと前記出力ノードの間に直列に接続された、上側基準抵抗およびバイナリで重み付けされた抵抗値を有する複数の上側シフト抵抗と、
前記下側基準電圧ノードと前記出力ノードの間に直列に接続された、下側基準抵抗およびバイナリで重み付けされた抵抗値を有する複数の下側シフト抵抗と、
前記複数の上側シフト抵抗と並列に接続された複数の上側スイッチと、
前記複数の下側シフト抵抗と並列に接続された複数の下側スイッチと、
入力コードに応じて、前記複数の上側スイッチと前記複数の下側スイッチを相補的に制御するロジック回路と、
を備え、
ＲＨ，ＲＬを所定抵抗値とするとき、ｉ番目の上側シフト抵抗の抵抗値が、２ｉ－１ＲＨであり、ｉ番目（ｉ＝１，２…）の下側シフト抵抗の抵抗値が２ｉ－１ＲＬであり、ＲＨ≠ＲＬである、Ｄ／Ａコンバータ。
下側基準電圧ノードと、
出力電圧が発生する出力ノードと、
前記上側基準電圧ノードと前記出力ノードの間に直列に接続された、上側基準抵抗およびバイナリで重み付けされた抵抗値を有する複数の上側シフト抵抗と、
前記下側基準電圧ノードと前記出力ノードの間に直列に接続された、下側基準抵抗およびバイナリで重み付けされた抵抗値を有する複数の下側シフト抵抗と、
前記複数の上側シフト抵抗と並列に接続された複数の上側スイッチと、
前記複数の下側シフト抵抗と並列に接続された複数の下側スイッチと、
入力コードに応じて、前記複数の上側スイッチと前記複数の下側スイッチを相補的に制御するロジック回路と、
を備え、
ＲＨ，ＲＬを所定抵抗値とするとき、ｉ番目の上側シフト抵抗の抵抗値が、２ｉ－１ＲＨであり、ｉ番目（ｉ＝１，２…）の下側シフト抵抗の抵抗値が２ｉ－１ＲＬであり、ＲＨ≠ＲＬである、Ｄ／Ａコンバータ。
【請求項2】
ＲＨとＲＬは、２０％以上異なる、請求項１に記載のＤ／Ａコンバータ。
【請求項3】
前記下側基準電圧ノードと前記出力ノードの間に、前記下側基準抵抗および前記複数の下側シフト抵抗と直列に接続された抵抗値がＲＬである補正抵抗をさらに備える、請求項１または２に記載のＤ／Ａコンバータ。
【請求項4】
前記入力コードの中央値に対応する前記出力電圧をＶＣ、前記出力電圧の最大値をＶＭＡＸ、前記出力電圧の最小値をＶＭＩＮとするとき、
ＶＭＡＸ＝ＶＣ×Ａ
ＶＭＩＮ＝ＶＣ×１／Ａ
の関係が成り立つ、請求項１または２に記載のＤ／Ａコンバータ。
ＶＭＡＸ＝ＶＣ×Ａ
ＶＭＩＮ＝ＶＣ×１／Ａ
の関係が成り立つ、請求項１または２に記載のＤ／Ａコンバータ。
【請求項5】
Ａ＞１．２である、請求項４に記載のＤ／Ａコンバータ。
【請求項6】
請求項１または２に記載のＤ／Ａコンバータを備える、半導体集積回路。
【請求項7】
オシレータをさらに備え、前記オシレータの発振周波数が、前記Ｄ／Ａコンバータの出力電圧に応じて調節可能である、請求項６に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、Ｄ／Ａコンバータに関する。
【背景技術】
【0002】
半導体集積回路において、デジタル信号（入力コード）をアナログ信号に変換するＤ／Ａコンバータが利用される。Ｄ／Ａコンバータの用途はさまざまであるが、そのひとつとして、半導体集積回路のばらつきを抑制するトリミングが例示される。
【0003】
たとえば半導体集積回路に、キャパシタの一定電流による充電と、キャパシタの瞬時的な放電（リセット）を繰り返し、周期的な三角波信号を発生する弛張型のオシレータが集積化されるとする。キャパシタの充電電流をＩｃ、キャパシタの容量をＣ、三角波信号の振幅をΔＶとするとき、三角波信号の周期Ｔｐは、式（１）で表される。
Ｔｐ＝２・Ｃ・ΔＶ／Ｉｃ …（１）
このオシレータの発振周波数ｆは、式（２）で表される。
ｆ≒１／Ｔｐ＝Ｉｃ／（２・Ｃ・ΔＶ） …（２）
したがって、Ｉｃ，Ｃがばらつくと、発振周波数ｆがばらつくこととなる。
Ｔｐ＝２・Ｃ・ΔＶ／Ｉｃ …（１）
このオシレータの発振周波数ｆは、式（２）で表される。
ｆ≒１／Ｔｐ＝Ｉｃ／（２・Ｃ・ΔＶ） …（２）
したがって、Ｉｃ，Ｃがばらつくと、発振周波数ｆがばらつくこととなる。
【0004】
電流Ｉｃを、式（３）の入出力特性を有するＶ／Ｉ変換回路で生成する場合を考える。
Ｉｃ＝Ｖａ／Ｒ …（３）
Ｒは、Ｖ／Ｉ変換回路の基準抵抗の抵抗値を表す。ＶａはＤ／Ａコンバータの出力電圧である。
Ｉｃ＝Ｖａ／Ｒ …（３）
Ｒは、Ｖ／Ｉ変換回路の基準抵抗の抵抗値を表す。ＶａはＤ／Ａコンバータの出力電圧である。
【0005】
式（３）を式（２）に代入すると、式（４）を得る。
ｆ＝Ｖａ／（２・Ｃ・Ｒ・ΔＶ） …（４）
ｆ＝Ｖａ／（２・Ｃ・Ｒ・ΔＶ） …（４）
【0006】
ΔＶは、バンドギャップリファレンス回路などを利用して生成することで、ばらつきを小さくすることができる。一方、容量Ｃや抵抗Ｒは、製造ばらつきを有する。Ｃ，Ｒのばらつきを相殺するように、Ｄ／Ａコンバータの入力コードを調節することにより、安定した周波数ｆを得ることができる。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開２００６－１６５７３６号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
一般的なＤ／Ａコンバータは、入力コードに対して出力電圧が線形に変化するように設計される。ところがこのようなＤ／Ａコンバータは、上述のトリミングのような用途には適さない場合がある。
【0009】
いま、Ｃ，Ｒがそれぞれ、定格値の±２０％の範囲でばらつくとする。その場合、周波数ｆは、定格値（目標値）から、最大で＋５６．３％、最小で－３０．５％の範囲でばらつく。
【0010】
このような周波数のばらつきをトリミングするために、入力コードに対して出力電圧が線形に等間隔で変化する従来のＤ／Ａコンバータを用いると、以下の問題が発生する。
１． 周波数が低い領域では、周波数が高い領域に比べて、トリミングの精度が低くなる。
２． 周波数が低い領域で十分なトリミング精度を得ようとすると、Ｄ／Ａコンバータのビット数を大きくする必要があり、回路規模が大きくなる。
１． 周波数が低い領域では、周波数が高い領域に比べて、トリミングの精度が低くなる。
２． 周波数が低い領域で十分なトリミング精度を得ようとすると、Ｄ／Ａコンバータのビット数を大きくする必要があり、回路規模が大きくなる。
【0011】
このように、従来のＤ／Ａコンバータには、用途によっては適さない場合がある。
【0012】
本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、非線形な入出力特性を有するＤ／Ａコンバータの提供にある。
【課題を解決するための手段】
【0013】
本開示のある態様のＤ／Ａコンバータは、上側基準電圧ノードと、下側基準電圧ノードと、出力電圧が発生する出力ノードと、上側基準電圧ノードと出力ノードの間に直列に接続された、上側基準抵抗およびバイナリで重み付けされた抵抗値を有する複数の上側シフト抵抗と、下側基準電圧ノードと出力ノードの間に直列に接続された、下側基準抵抗およびバイナリで重み付けされた抵抗値を有する複数の下側シフト抵抗と、複数の上側シフト抵抗と並列に接続された複数の上側スイッチと、複数の下側シフト抵抗と並列に接続された複数の下側スイッチと、入力コードに応じて、複数の上側スイッチと複数の下側スイッチを相補的に制御するロジック回路と、を備える。ＲＨ，ＲＬを所定抵抗値とするとき、ｉ番目（ｉ＝１，２…）の上側シフト抵抗の抵抗値が２ｉ－１ＲＨであり、ｉ番目の下側シフト抵抗の抵抗値が２ｉ－１ＲＬであり、ＲＨ≠ＲＬである。
【0014】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【0015】
本開示のある態様によれば、非線形な入出力特性を有するＤ／Ａコンバータを提供できる。
【図面の簡単な説明】
【0016】
【発明を実施するための形態】
【0017】
（実施の形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。またこの概要は、考えられるすべての実施形態の包括的な概要ではなく、実施形態の欠くべからざる構成要素を限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。またこの概要は、考えられるすべての実施形態の包括的な概要ではなく、実施形態の欠くべからざる構成要素を限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0018】
一実施形態に係るＤ／Ａコンバータは、上側基準電圧ノードと、下側基準電圧ノードと、出力電圧が発生する出力ノードと、上側基準電圧ノードと出力ノードの間に直列に接続された、上側基準抵抗およびバイナリで重み付けされた抵抗値を有する複数の上側シフト抵抗と、下側基準電圧ノードと出力ノードの間に直列に接続された、下側基準抵抗およびバイナリで重み付けされた抵抗値を有する複数の下側シフト抵抗と、複数の上側シフト抵抗と並列に接続された複数の上側スイッチと、複数の下側シフト抵抗と並列に接続された複数の下側スイッチと、入力コードに応じて、複数の上側スイッチと複数の下側スイッチを相補的に制御するロジック回路と、を備える。ＲＨ，ＲＬを所定抵抗値とするとき、ｉ番目（ｉ＝１，２…）の上側シフト抵抗の抵抗値が２ｉ－１ＲＨであり、ｉ番目の下側シフト抵抗の抵抗値が２ｉ－１ＲＬであり、ＲＨ≠ＲＬである。
【0019】
この態様によると、ＲＨ≠ＲＬとすることにより、非線形な入出力特性を実現できる。また、入力コードの中心値に対応する出力電圧をＶＣ、出力電圧の最大値をＶＭＡＸ、出力電圧の最小値をＶＭＩＮとするとき、ＶＭＡＸ／ＶＣと、ＶＭＩＭ／ＶＣを、ＲＨ，ＲＬ、上側基準抵抗の抵抗値、下側基準抵抗の抵抗値にもとづいて設計できる。
【0020】
一実施形態において、ＲＨとＲＬは、２０％以上異なってもよい。
【0021】
一実施形態において、入力コードの中央値に対応する出力電圧をＶＣ、出力電圧の最大値をＶＭＡＸ、出力電圧の最小値をＶＭＩＮとするとき、
ＶＭＡＸ＝ＶＣ×Ａ
ＶＭＩＮ＝ＶＣ×１／Ａ
の関係が成り立ってもよい。
ＶＭＡＸ＝ＶＣ×Ａ
ＶＭＩＮ＝ＶＣ×１／Ａ
の関係が成り立ってもよい。
【0022】
一実施形態において、Ａ＞１．２であってもよい。
【0023】
（実施の形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
【0024】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0025】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0026】
図１は、実施形態に係るＤ／Ａコンバータ１００の回路図である。Ｄ／Ａコンバータ１００は、ｎビットのデジタルの入力コードＤＩＮを受け、入力コードＤＩＮをアナログの出力電圧ＶＯＵＴに変換する。
【0027】
Ｄ／Ａコンバータ１００は、上側基準電圧ノード１０２、下側基準電圧ノード１０４、出力ノード１０６を有する。上側基準電圧ノード１０２および下側基準電圧ノード１０４にはそれぞれ、基準電圧が印加される。ここでは理解の容易化と説明の簡潔化のために上側基準電圧ノード１０２の基準電圧をＶＲＥＦ、下側基準電圧ノード１０４の基準電圧を０Ｖとする。
【0028】
Ｄ／Ａコンバータ１００は、複数ｎ個の上側シフト抵抗ＲｓＨ、複数ｎ個の下側シフト抵抗ＲｓＬ、上側基準抵抗ＲｒＨ、下側基準抵抗ＲｒＬ、ロジック回路１１０を備える。
【0029】
上側基準抵抗ＲｒＨおよび複数の上側シフト抵抗ＲｓＨ＿１～ＲｓＨ＿ｎは、上側基準電圧ノード１０２と出力ノード１０６の間に直列に接続される。複数の上側シフト抵抗ＲｓＨ＿１～ＲｓＨ＿ｎの抵抗値はバイナリで重み付けされている。ｉ番目（１≦ｉ≦ｎ）の上側シフト抵抗ＲｓＨ＿ｉは、単位抵抗をＲＨとするとき、
ＲｓＨ＿ｉ＝２ｉ－１ＲＨ
と表すことができる。
ＲｓＨ＿ｉ＝２ｉ－１ＲＨ
と表すことができる。
【0030】
下側基準抵抗ＲｒＬおよび複数の下側シフト抵抗ＲｓＬ＿１～ＲｓＬ＿ｎは、下側基準電圧ノード１０４と出力ノード１０６の間に直列に接続される。複数の下側シフト抵抗ＲｓＬ＿１～ＲｓＬ＿ｎの抵抗値はバイナリで重み付けされている。ｉ番目（１≦ｉ≦ｎ）の下側シフト抵抗ＲｓＬ＿ｉは、単位抵抗をＲＬとするとき、
ＲｓＬ＿ｉ＝２ｉ－１ＲＬ
と表すことができる。
ＲｓＬ＿ｉ＝２ｉ－１ＲＬ
と表すことができる。
【0031】
本実施形態では、上側シフト抵抗の単位抵抗ＲＨと下側シフト抵抗の単位抵抗ＲＬとの間には、ＲＨ≠ＲＬの関係が成り立っている。たとえば、ＲＨとＲＬは、２０％以上異なるように定めることができる。
【0032】
入力コードＤＩＮの中央値に対応する出力電圧をＶＣ、出力電圧の最大値をＶＭＡＸ、出力電圧の最小値をＶＭＩＮとするとき。
ＶＭＡＸ＝ＶＣ×Ａ …（５Ａ）
ＶＭＩＮ＝ＶＣ×１／Ａ … （５Ｂ）
の関係が成り立つように、各抵抗ＲＨ，ＲＬ，ＲｒＨ，ＲｒＬの抵抗値を定めてもよい。この場合において、Ａ＞１．２としてもよい。
ＶＭＡＸ＝ＶＣ×Ａ …（５Ａ）
ＶＭＩＮ＝ＶＣ×１／Ａ … （５Ｂ）
の関係が成り立つように、各抵抗ＲＨ，ＲＬ，ＲｒＨ，ＲｒＬの抵抗値を定めてもよい。この場合において、Ａ＞１．２としてもよい。
【0033】
複数の上側スイッチＳＷＨ＿１～ＳＷＨ＿ｎは、複数の上側シフト抵抗ＲｓＨ＿１～ＲｓＨ＿ｎと並列に接続される。複数の下側スイッチＳＷＬ＿１～ＳＷＬ＿ｎは、複数の下側シフト抵抗ＲｓＬ＿１～ＲｓＬ＿ｎと並列に接続される。
【0034】
ロジック回路１１０は、入力コードＤＩＮに応じて、複数の上側スイッチＳＷＨ＿１～ＳＷＨ＿ｎと複数の下側スイッチＳＷＬ＿１～ＳＷＬ＿ｎの対応するペア同士を相補的に制御するデコーダである。具体的にはｊ番目の上側スイッチＳＷＨ＿ｊがオンであるとき、ｊ番目の下側スイッチＳＷＬ＿ｊはオフである。
【0035】
以上がＤ／Ａコンバータ１００の構成である。
【0036】
図２は、図１のＤ／Ａコンバータ１００の入出力特性を示す図である。横軸は入力コードＤＩＮを、縦軸は出力電圧ＶＯＵＴを表す。このＤ／Ａコンバータ１００によれば、非線形な入出力特性を実現できる。この入出力特性は、指数関数に近い特性を有している。入力コードＤＩＮ＝０に対応する出力電圧をＶＭＡＸとするとき、任意のコードの値ｋ（１０進表記）における出力電圧ＶＯＵＴは、
ＶＯＵＴ＝ＶＭＡＸ×ｒ－ｋ
で表され、公比１／ｒの等比数列で近似できる。
ＶＯＵＴ＝ＶＭＡＸ×ｒ－ｋ
で表され、公比１／ｒの等比数列で近似できる。
【0037】
このＤ／Ａコンバータ１００は、ＲｒＨ、ＲｒＬ、ＲＨ、ＲＬに応じて、入出力特性のカーブを設計することができる。以下、設計手法の一例を説明する。
【0038】
Ｄ／Ａコンバータ１００の出力電圧ＶＯＵＴは、式（６）で表される。
ＶＯＵＴ＝ＶＲＥＦ×ＲＬ＿ＴＯＴＡＬ／（ＲＬ＿ＴＯＴＡＬ＋ＲＨ＿ＴＯＴＡＬ） …（６）
ＲＬ＿ＴＯＴＡＬは、出力ノード１０６と下側基準電圧ノード１０４の間の合成抵抗であり、ＲＨ＿ＴＯＴＡＬは、出力ノード１０６と上側基準電圧ノード１０２の間の合成抵抗である。
ＶＯＵＴ＝ＶＲＥＦ×ＲＬ＿ＴＯＴＡＬ／（ＲＬ＿ＴＯＴＡＬ＋ＲＨ＿ＴＯＴＡＬ） …（６）
ＲＬ＿ＴＯＴＡＬは、出力ノード１０６と下側基準電圧ノード１０４の間の合成抵抗であり、ＲＨ＿ＴＯＴＡＬは、出力ノード１０６と上側基準電圧ノード１０２の間の合成抵抗である。
【0039】
入力コードＤＩＮが０のとき、すべての上側スイッチＳＷＨ＿１～ＳＷＨ＿ｎがオンであり、すべての下側スイッチＳＷＬ＿１～ＳＷＬ＿ｎがオフである。このとき、
ＲＬ＿ＴＯＴＡＬ＝ＲｒＬ＋２ｎ×ＲＬ
ＲＨ＿ＴＯＴＡＬ＝ＲｒＨ
となる。これらを式（６）に代入すると、式（７）を得る。
ＶＭＡＸ＝ＶＲＥＦ×（ＲｒＬ＋２ｎ×ＲＬ）／（ＲｒＬ＋２ｎ×ＲＬ＋ＲｒＨ） …（７）
ＲＬ＿ＴＯＴＡＬ＝ＲｒＬ＋２ｎ×ＲＬ
ＲＨ＿ＴＯＴＡＬ＝ＲｒＨ
となる。これらを式（６）に代入すると、式（７）を得る。
ＶＭＡＸ＝ＶＲＥＦ×（ＲｒＬ＋２ｎ×ＲＬ）／（ＲｒＬ＋２ｎ×ＲＬ＋ＲｒＨ） …（７）
【0040】
反対に入力コードＤＩＮが最大値のとき、すべての上側スイッチＳＷＨ＿１～ＳＷＨ＿ｎがオフであり、すべての下側スイッチＳＷＬ＿１～ＳＷＬ＿ｎがオンである。このとき、
ＲＬ＿ＴＯＴＡＬ＝ＲｒＬ
ＲＨ＿ＴＯＴＡＬ＝ＲｒＨ＋２ｎ×ＲＨ
となる。これらを式（６）に代入すると、式（８）を得る。
ＶＭＩＮ＝ＶＲＥＦ×（ＲｒＬ）／（ＲｒＬ＋ＲｒＨ＋２ｎ×ＲＨ） …（８）
なお、ここでは、ｎビットのバイナリコードの最大値は、１０進数で２ｎ－１であるが、ここでは計算の都合上、２ｎであるものとする。
ＲＬ＿ＴＯＴＡＬ＝ＲｒＬ
ＲＨ＿ＴＯＴＡＬ＝ＲｒＨ＋２ｎ×ＲＨ
となる。これらを式（６）に代入すると、式（８）を得る。
ＶＭＩＮ＝ＶＲＥＦ×（ＲｒＬ）／（ＲｒＬ＋ＲｒＨ＋２ｎ×ＲＨ） …（８）
なお、ここでは、ｎビットのバイナリコードの最大値は、１０進数で２ｎ－１であるが、ここでは計算の都合上、２ｎであるものとする。
【0041】
入力コードＤＩＮが中央値のとき、複数の上側シフト抵抗の合成抵抗はその最大値（２ｎ×ＲＨ）の１／２倍であり、複数の下側シフト抵抗の合成抵抗はその最大値（２ｎ×ＲＬ）の１／２倍となる。このとき、
ＲＬ＿ＴＯＴＡＬ＝ＲｒＬ＋２ｎ－１×ＲＬ
ＲＨ＿ＴＯＴＡＬ＝ＲｒＨ＋２ｎ－１×ＲＨ
となる。これらを式（６）に代入すると、式（９）を得る。
ＶＣ＝ＶＲＥＦ×（ＲｒＬ＋２ｎ－１×ＲＬ）／（ＲｒＬ＋２ｎ－１×ＲＬ＋ＲｒＨ＋２ｎ－１×ＲＨ） …（９）
ＲＬ＿ＴＯＴＡＬ＝ＲｒＬ＋２ｎ－１×ＲＬ
ＲＨ＿ＴＯＴＡＬ＝ＲｒＨ＋２ｎ－１×ＲＨ
となる。これらを式（６）に代入すると、式（９）を得る。
ＶＣ＝ＶＲＥＦ×（ＲｒＬ＋２ｎ－１×ＲＬ）／（ＲｒＬ＋２ｎ－１×ＲＬ＋ＲｒＨ＋２ｎ－１×ＲＨ） …（９）
【0042】
式（７）～（９）と、式（５Ａ）、（５Ｂ）の連立方程式を解くことにより、ＲＨ，ＲＬ，ＲｒＨ，ＲｒＬを定めることができる。ただし、上述のように入力コードＤＩＮの最大値（十進数）を２ｎとしているため、実際には存在しない入力値２ｎにおいて、ＶＭＩＮ＝ＶＣ×１／Ａが成り立つこととなる。入力コードＤＩＮが実際の最大値２ｎ－１であるときにＶＭＩＮ＝ＶＣ×１／Ａが成り立つようにするには、補正が必要であり、具体的には、出力ノード１０６と下側基準電圧ノード１０４の間の合成抵抗ＲＬ＿ＴＯＴＡＬを、１ＬＳＢ相当の単位抵抗ＲＬだけ大きくすればよい。
【0043】
図３は、抵抗値の補正を説明する図である。連立方程式を解いて得られた下側基準抵抗ＲｒＬの値を仮の値ＲｒＬ＊として、仮の値ＲｒＬ＊に、単位抵抗ＲＬを加算すればよく、真の下側基準抵抗の抵抗値ＲｒＬは、
ＲｒＬ＝ＲｒＬ＊＋ＲＬ …（１０）
となる。
ＲｒＬ＝ＲｒＬ＊＋ＲＬ …（１０）
となる。
【0044】
あるいは、仮の値ＲｒＬ＊を有する下側基準抵抗ＲｒＬとは別に、単位抵抗ＲＬを抵抗値とする範囲補正抵抗Ｒｃｏｍｐを追加してもよい。この場合、下側基準抵抗ＲｒＬ、範囲補正抵抗Ｒｃｏｍｐ、複数の下側シフト抵抗の順序は任意に入れ替えることができる。
【0045】
図４は、図１のＤ／Ａコンバータ１００の第１の設計例に係る入出力特性を示す図である。ここでは、ｎ＝５ビット、ＶＣ＝０．４Ｖ、Ａ＝２としている。ＶＲＥＦ＝１．８Ｖ、ＲｒＨ＝２５００ｋΩ、ＲｒＬ＝１０３１．２５ｋΩ、ＲｒＬ＊＝１０００ｋΩ、ＲＨ＝１７１．８７５ｋΩ、ＲＬ＝３１．２５ｋΩである。破線は、指数関数に対応する近似曲線であり、実線が、実際のＤ／Ａコンバータの出力電圧ＶＯＵＴである。誤差の最大値は入力コードＤＩＮが２５のときで、１．０５％である。
【0046】
図５は、図１のＤ／Ａコンバータ１００の第２の設計例に係る入出力特性を示す図である。ここでは、ｎ＝５ビット、ＶＣ＝０．４Ｖ、Ａ＝３としている。ＶＲＥＦ＝１．８Ｖ、ＲｒＨ＝１５００ｋΩ、ＲｒＬ＝１０６２．５ｋΩ、ＲｒＬ＊＝１０００ｋΩ、ＲＨ＝３４３．７５ｋΩ、ＲＬ＝６２．５０ｋΩである。誤差の最大値は、入力コードＤＩＮが２６のときで、４．０８％である。
【0047】
図６は、図１のＤ／Ａコンバータ１００の第３の設計例に係る入出力特性を示す図である。ここでは、ｎ＝５ビット、ＶＣ＝０．４Ｖ、Ａ＝４としている。ＶＲＥＦ＝１．８Ｖ、ＲｒＨ＝５００ｋΩ、ＲｒＬ＝１０９３．７５ｋΩ、ＲｒＬ＊＝１０００ｋΩ、ＲＨ＝５１５．６３ｋΩ、ＲＬ＝９３．７５ｋΩである。誤差の最大値は、入力コードＤＩＮが２６のときで、８．１１％である。
【0048】
このように、Ａを大きくするほど、誤差の最大値は大きくなるが、実際の入出力特性は計算によって理論的に計算でき、あるいは測定で知ることができるから、誤差の大きさは実用上は問題とならない。
【0049】
続いてＤ／Ａコンバータ１００の用途を説明する。
【0050】
図７は、Ｄ／Ａコンバータ１００を備える半導体集積回路２００の回路図である。半導体集積回路２００は、オシレータ２１０、ＲＯＭ（Read Only Memory）２２０、Ｄ／Ａコンバータ２３０を備える。
【0051】
ＲＯＭ２２０には、デジタルのコードが格納される。Ｄ／Ａコンバータ２３０は、デジタルの入力コードＤＩＮをアナログの出力電圧ＶＯＵＴに変換する。
【0052】
オシレータ２１０は、キャパシタＣ１、Ｖ／Ｉ変換回路２１２、カレントミラー回路２１４、基準電圧源２１６、スイッチＳＷ１～ＳＷ３、コンパレータＣＯＭＰ１、インバータＩＮＶ１，ＩＮＶ２を含む。
【0053】
Ｖ／Ｉ変換回路２１２は、抵抗Ｒ１、トランジスタＭ１、オペアンプＯＡ１を含む。Ｖ／Ｉ変換回路２１２は、Ｄ／Ａコンバータ１００の出力電圧ＶＯＵＴを、電流Ｉ１に変換する。電流Ｉ１は、
Ｉ１＝ＶＯＵＴ／Ｒ１
で表される。
Ｉ１＝ＶＯＵＴ／Ｒ１
で表される。
【0054】
カレントミラー回路２１４は、電流Ｉ１にもとづいて、充電電流Ｉ２と、放電電流Ｉ３＝２×Ｉ２を生成する。カレントミラー回路２１４の放電電流Ｉ３の経路上には、スイッチＳＷ１が設けられており、スイッチＳＷ１がオフすると、放電電流Ｉ３は０となる。
【0055】
基準電圧源２１６は、たとえば抵抗分圧回路であり、基準電圧ＶＲＥＦを分圧して、しきい値電圧ＶＨ，ＶＬを生成する
【0056】
コンパレータＣＯＭＰ１、インバータＩＮＶ１，ＩＮＶ２およびスイッチＳＷ２，ＳＷ３はヒステリシスコンパレータと把握することができる。スイッチＳＷ２，ＳＷ３の制御端子には、インバータＩＮＶ１，ＩＮＶ２の出力が入力され、コンパレータＣＯＭＰ１の出力に応じて相補的にオンとなる。スイッチＳＷ２がオンの状態では、コンパレータＣＯＭＰ１は、キャパシタＣ１の電圧ＶＣ１をしきい値電圧ＶＨと比較し、スイッチＳＷ３がオンの状態では、コンパレータＣＯＭＰ１は、キャパシタＣ１の電圧ＶＣ１をしきい値電圧ＶＬと比較する。オシレータ２１０は、コンパレータＣＯＭＰ１の出力に応じたクロック信号ＣＫを出力する。
【0057】
Ｄ／Ａコンバータ２３０として、上述の非線形な入出力特性を有するＤ／Ａコンバータ１００を用いることができる。この場合、Ｄ／Ａコンバータ１００のセンターコードに対応する出力電圧ＶＣを、キャパシタＣ１と抵抗Ｒ１が定格値であるときに、所望の周波数が得られるように定めればよい。そして、Ｃ１とＲ１のばらつきの範囲に応じて、定数Ａを定めることができる。これにより、Ｃ１とＲ１が増加する方向にばらついた場合、Ｃ１とＲ１が低下する方向にばらついた場合の両方において、高い精度でトリミングが可能となる。
【0058】
（付記）
本明細書には以下の技術が開示される。
本明細書には以下の技術が開示される。
【0059】
（項目１）
上側基準電圧ノードと、
下側基準電圧ノードと、
出力電圧が発生する出力ノードと、
前記上側基準電圧ノードと前記出力ノードの間に直列に接続された、上側基準抵抗およびバイナリで重み付けされた抵抗値を有する複数の上側シフト抵抗と、
前記下側基準電圧ノードと前記出力ノードの間に直列に接続された、下側基準抵抗およびバイナリで重み付けされた抵抗値を有する複数の下側シフト抵抗と、
前記複数の上側シフト抵抗と並列に接続された複数の上側スイッチと、
前記複数の下側シフト抵抗と並列に接続された複数の下側スイッチと、
入力コードに応じて、前記複数の上側スイッチと前記複数の下側スイッチを相補的に制御するロジック回路と、
を備え、
ＲＨ，ＲＬを所定抵抗値とするとき、ｉ番目の上側シフト抵抗の抵抗値が２ｉ－１ＲＨであり、ｉ番目の下側シフト抵抗の抵抗値が２ｉ－１ＲＬであり、ＲＨ≠ＲＬである、Ｄ／Ａコンバータ。
上側基準電圧ノードと、
下側基準電圧ノードと、
出力電圧が発生する出力ノードと、
前記上側基準電圧ノードと前記出力ノードの間に直列に接続された、上側基準抵抗およびバイナリで重み付けされた抵抗値を有する複数の上側シフト抵抗と、
前記下側基準電圧ノードと前記出力ノードの間に直列に接続された、下側基準抵抗およびバイナリで重み付けされた抵抗値を有する複数の下側シフト抵抗と、
前記複数の上側シフト抵抗と並列に接続された複数の上側スイッチと、
前記複数の下側シフト抵抗と並列に接続された複数の下側スイッチと、
入力コードに応じて、前記複数の上側スイッチと前記複数の下側スイッチを相補的に制御するロジック回路と、
を備え、
ＲＨ，ＲＬを所定抵抗値とするとき、ｉ番目の上側シフト抵抗の抵抗値が２ｉ－１ＲＨであり、ｉ番目の下側シフト抵抗の抵抗値が２ｉ－１ＲＬであり、ＲＨ≠ＲＬである、Ｄ／Ａコンバータ。
【0060】
（項目２）
ＲＨとＲＬは、２０％以上異なる、項目１に記載のＤ／Ａコンバータ。
ＲＨとＲＬは、２０％以上異なる、項目１に記載のＤ／Ａコンバータ。
【0061】
（項目３）
前記下側基準電圧ノードと前記出力ノードの間に、前記下側基準抵抗および前記複数の下側シフト抵抗と直列に接続された抵抗値がＲＬである補正抵抗をさらに備える、項目１または２に記載のＤ／Ａコンバータ。
前記下側基準電圧ノードと前記出力ノードの間に、前記下側基準抵抗および前記複数の下側シフト抵抗と直列に接続された抵抗値がＲＬである補正抵抗をさらに備える、項目１または２に記載のＤ／Ａコンバータ。
【0062】
（項目４）
前記入力コードの中央値に対応する前記出力電圧をＶＣ、前記出力電圧の最大値をＶＭＡＸ、前記出力電圧の最小値をＶＭＩＮとするとき、
ＶＭＡＸ＝ＶＣ×Ａ
ＶＭＩＮ＝ＶＣ×１／Ａ
の関係が成り立つ、項目１から３のいずれかに記載のＤ／Ａコンバータ。
前記入力コードの中央値に対応する前記出力電圧をＶＣ、前記出力電圧の最大値をＶＭＡＸ、前記出力電圧の最小値をＶＭＩＮとするとき、
ＶＭＡＸ＝ＶＣ×Ａ
ＶＭＩＮ＝ＶＣ×１／Ａ
の関係が成り立つ、項目１から３のいずれかに記載のＤ／Ａコンバータ。
【0063】
（項目５）
Ａ＞１．２である、項目４に記載のＤ／Ａコンバータ。
Ａ＞１．２である、項目４に記載のＤ／Ａコンバータ。
【0064】
（項目６）
項目１から５のいずれかに記載のＤ／Ａコンバータを備える、半導体集積回路。
項目１から５のいずれかに記載のＤ／Ａコンバータを備える、半導体集積回路。
【0065】
（項目７）
オシレータをさらに備え、前記オシレータの発振周波数が、前記Ｄ／Ａコンバータの出力電圧に応じて調節可能である、項目６に記載の半導体集積回路。
オシレータをさらに備え、前記オシレータの発振周波数が、前記Ｄ／Ａコンバータの出力電圧に応じて調節可能である、項目６に記載の半導体集積回路。
【0066】
本開示に係る実施形態について、具体的な用語を用いて説明したが、この説明は、理解を助けるための例示に過ぎず、本開示あるいは請求の範囲を限定するものではない。本発明の範囲は、請求の範囲によって規定されるものであり、したがって、ここでは説明しない実施形態、実施例、変形例も、本発明の範囲に含まれる。
【符号の説明】
【0067】
１００ Ｄ／Ａコンバータ
１０２ 上側基準電圧ノード
１０４ 下側基準電圧ノード
１０６ 出力ノード
ＲｒＨ 上側基準抵抗
ＲｓＨ 上側シフト抵抗
ＲｒＬ 下側基準抵抗
ＲｓＬ 下側シフト抵抗
Ｒｃｏｍｐ 範囲補正抵抗
ＳＷＨ 上側スイッチ
ＳＷＬ 下側スイッチ
１１０ ロジック回路
２００ 半導体集積回路
２１０ オシレータ
２１２ Ｖ／Ｉ変換回路
１０２ 上側基準電圧ノード
１０４ 下側基準電圧ノード
１０６ 出力ノード
ＲｒＨ 上側基準抵抗
ＲｓＨ 上側シフト抵抗
ＲｒＬ 下側基準抵抗
ＲｓＬ 下側シフト抵抗
Ｒｃｏｍｐ 範囲補正抵抗
ＳＷＨ 上側スイッチ
ＳＷＬ 下側スイッチ
１１０ ロジック回路
２００ 半導体集積回路
２１０ オシレータ
２１２ Ｖ／Ｉ変換回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】