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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024127086
(43)【公開日】2024-09-20
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/739 20060101AFI20240912BHJP
H01L 29/78 20060101ALI20240912BHJP
H01L 29/872 20060101ALI20240912BHJP
H01L 29/861 20060101ALI20240912BHJP
H01L 29/47 20060101ALI20240912BHJP
【ＦＩ】
H01L29/78 655G
H01L29/78 657D
H01L29/78 652Q
H01L29/78 653A
H01L29/86 301F
H01L29/91 K
H01L29/48 F
H01L29/78 652M
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2023035962
(22)【出願日】2023-03-08
(71)【出願人】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(74)【代理人】
【識別番号】110001128
【氏名又は名称】弁理士法人ゆうあい特許事務所
(72)【発明者】
【氏名】杉浦 寛人
(72)【発明者】
【氏名】村川 浩一
(72)【発明者】
【氏名】住友 正清
【テーマコード（参考）】
4M104
【Ｆターム（参考）】
4M104AA01
4M104CC01
4M104CC03
4M104GG02
4M104GG03
4M104GG09
4M104GG18
(57)【要約】
【課題】短絡耐量が低下することを抑制する。
【解決手段】ＩＧＢＴ領域１１は、ＦＷＤ領域側に位置する第１領域１１ａと、第１領域１１ａを挟んでＦＷＤ領域と反対側に位置する第２領域１１ｂと、を有し、第１領域１１ａは、第２領域１１ｂよりもエミッタ領域３６が疎となる状態で形成されていると共に、第２領域１１ｂよりもコンタクト領域３７が疎となる状態で形成されており、ＦＷＤ領域１２のうちのＩＧＢＴ領域１１側の端部から、第１領域１１ａを含む第２領域１１ｂよりもコンタクト領域３７が疎となる領域は、半導体基板の厚さの２．２倍以内とされている。
【選択図】図４
【解決手段】ＩＧＢＴ領域１１は、ＦＷＤ領域側に位置する第１領域１１ａと、第１領域１１ａを挟んでＦＷＤ領域と反対側に位置する第２領域１１ｂと、を有し、第１領域１１ａは、第２領域１１ｂよりもエミッタ領域３６が疎となる状態で形成されていると共に、第２領域１１ｂよりもコンタクト領域３７が疎となる状態で形成されており、ＦＷＤ領域１２のうちのＩＧＢＴ領域１１側の端部から、第１領域１１ａを含む第２領域１１ｂよりもコンタクト領域３７が疎となる領域は、半導体基板の厚さの２．２倍以内とされている。
【選択図】図４
【特許請求の範囲】
【請求項1】
ＩＧＢＴ素子を有するＩＧＢＴ領域（１１）と、ＦＷＤ素子を有するＦＷＤ領域（１２）とが共通の半導体基板（３０）に形成されている半導体装置であって、
前記ＩＧＢＴ領域と前記ＦＷＤ領域とを有し、第１導電型のドリフト層（３１）と、前記ドリフト層上に形成された第２導電型のベース層（３２）と、前記ＩＧＢＴ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（４１）と、前記ＦＷＤ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型のカソード層（４２）と、を含み、前記ベース層側の面を一面（３０ａ）とし、前記コレクタ層および前記カソード層側の面を他面（３０ｂ）とする前記半導体基板と、
前記ＩＧＢＴ領域に形成され、前記ベース層を貫通して前記ドリフト層に達すると共に前記半導体基板の面方向における一方向を長手方向として延設されたトレンチ（３３）の壁面に形成されたゲート絶縁膜（３４）と、前記ゲート絶縁膜上に形成されたゲート電極（３５）とを有する複数のトレンチゲート構造と、
前記ＩＧＢＴ領域におけるベース層の表層部に前記トレンチに接する状態で形成された第１導電型のエミッタ領域（３６）と、
前記ＩＧＢＴ領域におけるベース層の表層部のうちの前記エミッタ領域と異なる部分に形成され、前記ベース層よりも高不純物濃度とされた第２導電型のコンタクト領域（３７）と、
前記半導体基板の一面側に配置され、前記エミッタ領域および前記コンタクト領域と電気的に接続される第１電極（３９）と、
前記半導体基板の他面側に配置され、前記コレクタ層および前記カソード層と電気的に接続される第２電極（４３）と、を備え、
前記ＩＧＢＴ領域は、前記ＦＷＤ領域側に位置する第１領域（１１ａ）と、前記第１領域を挟んで前記ＦＷＤ領域と反対側に位置する第２領域（１１ｂ）と、を有し、
前記第１領域は、前記第２領域よりも前記エミッタ領域が疎となる状態で形成されていると共に、前記第２領域よりも前記コンタクト領域が疎となる状態で形成されており、
前記ＦＷＤ領域のうちの前記ＩＧＢＴ領域側の端部から、前記第１領域を含む前記第２領域よりも前記コンタクト領域が疎となる領域は、前記半導体基板の厚さの２．２倍以内とされている半導体装置。
前記ＩＧＢＴ領域と前記ＦＷＤ領域とを有し、第１導電型のドリフト層（３１）と、前記ドリフト層上に形成された第２導電型のベース層（３２）と、前記ＩＧＢＴ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（４１）と、前記ＦＷＤ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型のカソード層（４２）と、を含み、前記ベース層側の面を一面（３０ａ）とし、前記コレクタ層および前記カソード層側の面を他面（３０ｂ）とする前記半導体基板と、
前記ＩＧＢＴ領域に形成され、前記ベース層を貫通して前記ドリフト層に達すると共に前記半導体基板の面方向における一方向を長手方向として延設されたトレンチ（３３）の壁面に形成されたゲート絶縁膜（３４）と、前記ゲート絶縁膜上に形成されたゲート電極（３５）とを有する複数のトレンチゲート構造と、
前記ＩＧＢＴ領域におけるベース層の表層部に前記トレンチに接する状態で形成された第１導電型のエミッタ領域（３６）と、
前記ＩＧＢＴ領域におけるベース層の表層部のうちの前記エミッタ領域と異なる部分に形成され、前記ベース層よりも高不純物濃度とされた第２導電型のコンタクト領域（３７）と、
前記半導体基板の一面側に配置され、前記エミッタ領域および前記コンタクト領域と電気的に接続される第１電極（３９）と、
前記半導体基板の他面側に配置され、前記コレクタ層および前記カソード層と電気的に接続される第２電極（４３）と、を備え、
前記ＩＧＢＴ領域は、前記ＦＷＤ領域側に位置する第１領域（１１ａ）と、前記第１領域を挟んで前記ＦＷＤ領域と反対側に位置する第２領域（１１ｂ）と、を有し、
前記第１領域は、前記第２領域よりも前記エミッタ領域が疎となる状態で形成されていると共に、前記第２領域よりも前記コンタクト領域が疎となる状態で形成されており、
前記ＦＷＤ領域のうちの前記ＩＧＢＴ領域側の端部から、前記第１領域を含む前記第２領域よりも前記コンタクト領域が疎となる領域は、前記半導体基板の厚さの２．２倍以内とされている半導体装置。
【請求項2】
前記ＦＷＤ領域のうちの前記ＩＧＢＴ領域側の端部は、前記第１領域と前記ＦＷＤ領域との境界部である請求項１に記載の半導体装置。
【請求項3】
前記エミッタ領域は、前記トレンチの長手方向に沿って複数形成され、
それぞれの前記エミッタ領域は、前記トレンチの長手方向に沿った幅が等しくされている請求項１に記載の半導体装置。
それぞれの前記エミッタ領域は、前記トレンチの長手方向に沿った幅が等しくされている請求項１に記載の半導体装置。
【請求項4】
前記第１領域は、前記ＩＧＢＴ領域の全体に占める割合が６３．０％以下とされている請求項１に記載の半導体装置。
【請求項5】
前記エミッタ領域は、前記トレンチの長手方向に沿って複数形成され、
前記第１領域における前記エミッタ領域の前記トレンチの長手方向に沿った間隔（ａ１）は、前記第２領域における前記エミッタ領域の前記トレンチの長手方向に沿った間隔（ａ２）に対して２以上の整数倍とされ、
前記第１領域のエミッタ領域は、前記第２領域のエミッタ領域を通り、前記トレンチの配列方向に沿って延びる仮想直線上に形成されている請求項１に記載の半導体装置。
前記第１領域における前記エミッタ領域の前記トレンチの長手方向に沿った間隔（ａ１）は、前記第２領域における前記エミッタ領域の前記トレンチの長手方向に沿った間隔（ａ２）に対して２以上の整数倍とされ、
前記第１領域のエミッタ領域は、前記第２領域のエミッタ領域を通り、前記トレンチの配列方向に沿って延びる仮想直線上に形成されている請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、絶縁ゲート型電界効果トランジスタ（以下、ＩＧＢＴ（Insulated Gate Bipolar Transistorの略）という）素子が形成されたＩＧＢＴ領域と還流ダイオード（以下、ＦＷＤ（Free Wheeling Diodeの略）という）素子が形成されたＦＷＤ領域とを有する半導体装置に関する。
【背景技術】
【0002】
従来より、例えば、インバータ等のスイッチング素子として、ＩＧＢＴ素子およびＦＷＤ素子が共通の半導体基板に形成されたＲＣ－ＩＧＢＴ（逆導通ＩＧＢＴ（Reverse-Conducting IGBTの略））を有する半導体装置が提案されている（例えば、特許文献１参照）。
【0003】
具体的には、この半導体装置では、ｎ－型のドリフト層を構成する半導体基板の表層部にベース層が形成され、ベース層を貫通するようにトレンチゲート構造が形成されている。また、半導体基板のうちのベース層側の面を一面とし、半導体基板のうちの一面と反対側の面を他面とすると、半導体基板の他面側には、ｐ型のコレクタ層およびｎ型のカソード層が形成されている。そして、この半導体装置では、半導体基板の他面側にコレクタ層が形成されている領域がＩＧＢＴ領域および境界領域とされ、カソード層が形成されている領域がＦＷＤ領域とされている。なお、境界領域は、ＩＧＢＴ領域とＦＷＤ領域との間に形成されている。
【0004】
そして、ＩＧＢＴ領域では、ベース層の表層部に、ドリフト層よりも高不純物濃度とされたｎ＋型のエミッタ領域、およびベース層よりも高不純物濃度とされたｐ＋型のコンタクト領域が形成されている。境界領域では、ベース層の表層部に、ＩＧＢＴ領域と同様のコンタクト領域が形成されている。但し、境界領域のコンタクト領域は、ＩＧＢＴ領域よりもコンタクト領域が疎となるように形成されている。また、この半導体装置では、境界領域にエミッタ領域は形成されていない。
【0005】
そして、半導体基板の一面側には、エミッタ領域およびコンタクト領域と電気的に接続される上部電極が形成され、半導体基板の他面側には、コレクタ層およびカソード層と電気的に接続される下部電極が形成されている。
【0006】
このような半導体装置では、境界領域が形成されていない場合と比較して、ＩＧＢＴ素子をオフ状態からオン状態に切り替えたときのリカバリ時に、高濃度のコンタクト領域からカソード層に向かうホールの注入量を少なくできる。したがって、最大逆方向電流Ｉｒｒを低減でき、リカバリ損失Ｅｒｒが大きくなることを抑制できる。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開２０１８－７３９１１号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかしながら、上記のような半導体装置では、エミッタ領域が形成されていない境界領域を備えているため、境界領域を大きくし過ぎると、ＩＧＢＴ素子がオン状態である際の最大電流密度が高くなり、短絡耐量の低下を招く可能性がある。
【0009】
本発明は上記点に鑑み、短絡耐量が低下することを抑制できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0010】
上記目的を達成するための請求項１では、ＩＧＢＴ素子を有するＩＧＢＴ領域（１１）と、ＦＷＤ素子を有するＦＷＤ領域（１２）とが共通の半導体基板（３０）に形成されている半導体装置であって、ＩＧＢＴ領域とＦＷＤ領域とを有し、第１導電型のドリフト層（３１）と、ドリフト層上に形成された第２導電型のベース層（３２）と、ＩＧＢＴ領域において、ドリフト層のうちのベース層側と反対側に形成された第２導電型のコレクタ層（４１）と、ＦＷＤ領域において、ドリフト層のうちのベース層側と反対側に形成された第１導電型のカソード層（４２）と、を含み、ベース層側の面を一面（３０ａ）とし、コレクタ層およびカソード層側の面を他面（３０ｂ）とする半導体基板と、ＩＧＢＴ領域に形成され、ベース層を貫通してドリフト層に達すると共に半導体基板の面方向における一方向を長手方向として延設されたトレンチ（３３）の壁面に形成されたゲート絶縁膜（３４）と、ゲート絶縁膜上に形成されたゲート電極（３５）とを有する複数のトレンチゲート構造と、ＩＧＢＴ領域におけるベース層の表層部にトレンチに接する状態で形成された第１導電型のエミッタ領域（３６）と、ＩＧＢＴ領域におけるベース層の表層部のうちのエミッタ領域と異なる部分に形成され、ベース層よりも高不純物濃度とされた第２導電型のコンタクト領域（３７）と、半導体基板の一面側に配置され、エミッタ領域およびコンタクト領域と電気的に接続される第１電極（３９）と、半導体基板の他面側に配置され、コレクタ層およびカソード層と電気的に接続される第２電極（４３）と、を備え、ＩＧＢＴ領域は、ＦＷＤ領域側に位置する第１領域（１１ａ）と、第１領域を挟んでＦＷＤ領域と反対側に位置する第２領域（１１ｂ）と、を有し、第１領域は、第２領域よりもエミッタ領域が疎となる状態で形成されていると共に、第２領域よりもコンタクト領域が疎となる状態で形成されており、ＦＷＤ領域のうちのＩＧＢＴ領域側の端部から、第１領域を含む第２領域よりもコンタクト領域が疎となる領域は、半導体基板の厚さの２．２倍以内とされている。
【0011】
これによれば、第１領域を含む第２領域よりもコンタクト領域が疎となる領域は、ＦＷＤ領域の端部から半導体基板の厚さの２．２倍以内とされている。そして、第１領域は、エミッタ領域が形成されており、ＩＧＢＴ素子としても機能する。このため、この半導体装置では、リカバリ損失Ｅｒｒおよびスイッチングオン損失Ｅｏｎを低減しつつ、第１領域がエミッタ領域が形成されていない境界領域とされている場合と比較して、最大電流密度が高くなることを抑制できる。したがって、この半導体装置では、リカバリ損失Ｅｒｒおよびスイッチングオン損失Ｅｏｎを低減しつつ、短絡耐量が低下することを抑制できる。
【0012】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【0013】
【図1】第１実施形態における半導体装置の平面図である。
【図4】半導体基板の一面側の平面図である。
【図5】半導体基板の厚さに対する第１領域の幅と、ＩＧＢＴ素子のスイッチングオン損失との関係を示す図である。
【図6】ＩＧＢＴ領域全体に占める第１領域の割合と、最大電流密度の比との関係を示す図である。
【図7】他の実施形態における半導体装置の断面図である。
【発明を実施するための形態】
【0014】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【0015】
（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。なお、本実施形態の半導体装置は、例えば、インバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。まず、本実施形態の半導体装置の構成について、図１～図４を参照しつつ説明する。なお、図４は、後述する半導体基板３０の一面３０ａ側の平面図である。また、図２は、図１中のII－II線に沿った断面図であると共に、図４中のII－II線に沿った断面図である。図３は、図１中のIII－III線に沿った断面図であると共に図４中のIII－III線に沿った断面図である。また、図４は、断面図ではないが、理解をし易くするため、後述のゲート絶縁膜３４およびゲート電極３５にハッチングを施してある。
第１実施形態について、図面を参照しつつ説明する。なお、本実施形態の半導体装置は、例えば、インバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。まず、本実施形態の半導体装置の構成について、図１～図４を参照しつつ説明する。なお、図４は、後述する半導体基板３０の一面３０ａ側の平面図である。また、図２は、図１中のII－II線に沿った断面図であると共に、図４中のII－II線に沿った断面図である。図３は、図１中のIII－III線に沿った断面図であると共に図４中のIII－III線に沿った断面図である。また、図４は、断面図ではないが、理解をし易くするため、後述のゲート絶縁膜３４およびゲート電極３５にハッチングを施してある。
【0016】
半導体装置は、図１に示されるように、セル領域１０と、このセル領域１０を囲む外周領域２０とを備えている。特に限定されるものではないが、本実施形態では、２つのセル領域１０が形成されている。外周領域２０には、セル領域１０に形成された後述のゲート電極３５や、図示しない温度センス等と接続されるパッド２１が形成されている。
【0017】
各セル領域１０は、図１および図２に示されるように、ＩＧＢＴ素子として機能するＩＧＢＴ領域１１と、ＩＧＢＴ領域１１に隣接し、ＦＷＤ素子として機能するＦＷＤ領域１２とを有している。つまり、本実施形態の半導体装置は、後述する共通の半導体基板３０内にＩＧＢＴ領域１１とＦＷＤ領域１２とが形成されたＲＣ－ＩＧＢＴとされている。本実施形態では、各セル領域１０に、ＩＧＢＴ領域１１が５個形成されていると共にＦＷＤ領域１２が４個形成されている。そして、ＩＧＢＴ領域１１およびＦＷＤ領域１２は、それぞれ一方向を長手方向とする平面矩形状とされ、長手方向と交差する方向に沿って交互に配列されている。なお、本実施形態のＩＧＢＴ領域１１およびＦＷＤ領域１２は、配列方向の両端部にＩＧＢＴ領域１１が位置するように形成されている。そして、各ＩＧＢＴ領域１１は、ＩＧＢＴ素子をオン状態とした際の電流能力の向上を図るため、各ＦＷＤ領域１２よりも面積が大きくされている。
【0018】
また、具体的には後述するが、本実施形態では、半導体基板３０の他面３０ｂに位置するコレクタ層４１上の部分がＩＧＢＴ領域１１とされ、半導体基板３０の他面３０ｂに位置するカソード層４２上の部分がＦＷＤ領域１２とされている。そして、ＩＧＢＴ領域１１は、図２および図３に示されるように、ＦＷＤ領域１２側の部分が第１領域１１ａとされ、第１領域１１ａを挟んでＦＷＤ領域１２と反対側に位置する領域が第２領域１１ｂとされている。なお、本実施形態では、第１領域１１ａとＦＷＤ領域１２は、隣合って形成されている。
【0019】
半導体装置は、シリコン等で構成され、一面３０ａおよび一面３０ａと反対側の他面３０ｂを有する半導体基板３０を用いて構成されている。具体的には、半導体基板３０は、ｎ－型のドリフト層３１を有し、ドリフト層３１上にｐ型のベース層３２が形成されている。なお、本実施形態では、半導体基板３０の一面３０ａは、ベース層３２側の面で構成され、他面３０ｂは、後述するコレクタ層４１およびカソード層４２側の面で構成される。
【0020】
半導体基板３０には、一面３０ａ側からベース層３２を貫通してドリフト層３１に達するように複数のトレンチ３３が形成されている。これにより、ベース層３２は、トレンチ３３によって複数個に分離されている。本実施形態では、複数のトレンチ３３は、ＩＧＢＴ領域１１およびＦＷＤ領域１２にそれぞれ形成されている。また、本実施形態では、複数のトレンチ３３は、ＩＧＢＴ領域１１およびＦＷＤ領域１２の配列方向と交差する方向（すなわち、図１中の紙面左右方向）を長手方向としてストライプ状に形成されている。なお、隣合うトレンチ３３同士の間隔（すなわち、ピッチ間隔）は、例えば、２μｍ程度とされる。以下、トレンチ３３の長手方向に沿った方向を第１方向とし、第１方向と直交する方向であって、半導体基板３０の面方向に沿った方向を第２方向として説明する。なお、図２および図３では、紙面奥行き方向が第１方向となり、紙面左右方向が第２方向となる。また、第２方向は、トレンチ３３の配列方向ともいえる。
【0021】
各トレンチ３３は、各トレンチ３３の壁面を覆うように形成されたゲート絶縁膜３４と、このゲート絶縁膜３４の上に形成されたポリシリコン等により構成されるゲート電極３５とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。なお、ＩＧＢＴ領域１１のトレンチ３３に配置されたゲート電極３５は、図示しないゲート配線を介して外周領域２０に形成されたパッド２１と接続され、このパッド２１は、図示しない抵抗等を介して駆動回路と接続される。そして、このゲート電極３５には、所定のゲート電圧が印加される。ＦＷＤ領域１２のトレンチ３３に配置されたゲート電極３５は、後述する上部電極３９（すなわち、エミッタ）と電気的に接続され、所定電位に維持される。
【0022】
ＩＧＢＴ領域１１におけるベース層３２の表層部には、図２～図４に示されるように、エミッタ領域３６およびコンタクト領域３７が形成されている。エミッタ領域３６は、ドリフト層３１よりも高不純物濃度で構成されたｎ＋型とされており、トレンチ３３と接するように形成されている。コンタクト領域３７は、ベース層３２よりも高不純物濃度で構成されたｐ＋型とされている。
【0023】
ここで、本実施形態のＩＧＢＴ領域１１におけるエミッタ領域３６およびコンタクト領域３７の形状について、図４を参照しつつ具体的に説明する。
【0024】
まず、エミッタ領域３６は、各トレンチ３３の間において、第１方向に沿って複数個点在させられていると共に、第２方向において隣合う各トレンチ３３と接するように形成されている。また、本実施形態のようなＩＧＢＴ素子を有する半導体装置では、エミッタ領域３６の第１方向に沿った長さを幅とすると、スイッチング耐量がエミッタ領域３６の最も大きい幅に律速する。このため、エミッタ領域３６の幅がばらついているとスイッチング耐量がばらつく要因となる。したがって、本実施形態では、それぞれのエミッタ領域３６の幅は等しくされている。
【0025】
そして、第１領域１１ａでは、第２領域１１ｂよりもエミッタ領域３６が疎となるように形成されている。なお、第１領域１１ａのエミッタ領域３６が第２領域１１ｂのエミッタ領域３６より疎とは、第１領域１１ａの一面３０ａに対するエミッタ領域３６の比率が第２領域１１ｂの一面３０ａに対するエミッタ領域３６の比率よりも小さいことである。以下、第２領域１１ｂにおける第１方向において隣合うエミッタ領域３６の間隔を間隔ａ２とし、第１領域１１ａにおける第１方向において隣合うエミッタ領域３６の間隔ａ１とする。そして、本実施形態では、第１領域１１ａが第２領域１１ｂよりもエミッタ領域３６が疎となるように、間隔ａ１が間隔ａ２より広くされている。つまり、第１領域１１ａでは、第２領域１１ｂに対してエミッタ領域３６が間引かれて形成されている。但し、本実施形態では、第１領域１１ａのエミッタ領域３６は、第２方向において第２領域１１ｂのエミッタ領域３６と繋げると直線状となるように形成されている。言い換えると、第１領域１１ａのエミッタ領域３６は、第２領域１１ｂのエミッタ領域３６を通り、第２方向に沿って延びる仮想直線上に形成されているともいえる。
【0026】
また、本実施形態では、間隔ａ１が間隔ａ２の２倍とされているが、間隔ａ２と間隔ａ１との比率は特に限定されない。但し、エミッタ領域３６は、半導体基板３０の一面３０ａにマスク等を配置した後、ｎ型不純物をイオン注入して拡散することで形成される。この場合、第１領域１１ａのエミッタ領域３６と第２領域１１ｂのエミッタ領域３６とを第２方向に繋げると直線状となり、かつ、間隔ａ１が間隔ａ２の２以上の整数倍となっていないと、マスクの加工等が複雑となって製造工程が複雑化する。このため、間隔ａ１は、間隔ａ２に対して２以上の整数倍とされることが好ましい。
【0027】
コンタクト領域３７は、エミッタ領域３６が形成されていない部分に形成されており、ラッチアップを抑制できるように、エミッタ領域３６の周りに形成されている。具体的には、第２領域１１ｂでは、第１方向に沿ってエミッタ領域３６とコンタクト領域３７とが交互に配列されるようにコンタクト領域３７が形成されている。一方、第１領域１１ａでは、上記のように、第２領域１１ｂに対してエミッタ領域３６が間引かれた状態となっている。そして、第１領域１１ａにおけるエミッタ領域３６が間引かれた部分では、ベース層３２が半導体基板３０の一面３０ａ側まで形成されている。このため、第１領域１１ａでは、第１方向に沿って、コンタクト領域３７、エミッタ領域３６、コンタクト領域３７、ベース層３２が順に配列されている。なお、ベース層３２は、後述する上部電極３９とショットキー接続される。
【0028】
また、第１領域１１ａでは、第２領域１１ｂよりもコンタクト領域３７が疎となるように形成されている。なお、第１領域１１ａのコンタクト領域３７が第２領域１１ｂのコンタクト領域３７より疎とは、第１領域１１ａの一面３０ａに対するコンタクト領域３７の比率が第２領域１１ｂの一面３０ａに対するコンタクト領域３７の比率よりも小さいことである。以下、第２領域１１ｂにおける第１方向において隣合うコンタクト領域３７の間隔を間隔ｂ２とし、第１領域１１ａにおける第１方向において隣合うコンタクト領域３７の間隔であって、ベース層３２を挟む部分の間隔を間隔ｂ１とする。なお、第２領域１１ｂにおけるコンタクト領域３７の間隔ｂ２は、エミッタ領域３６の幅でもある。
【0029】
そして、本実施形態では、第１領域１１ａが第２領域１１ｂよりもコンタクト領域３７が疎となるように、間隔ｂ１が間隔ｂ２より広くされている。つまり、コンタクト領域３７における第１方向に沿った長さを幅とすると、コンタクト領域３７は、第１領域１１ａにおけるコンタクト領域３７の幅が、第２領域１１ｂにおけるコンタクト領域３７の幅より狭くされている。
【0030】
また、本実施形態では、第１領域１１ａのうちのＦＷＤ領域１２との境界部、および第１領域１１ａと第２領域１１ｂの境界部では、エミッタ領域３６は、隣合うトレンチ３３の間で終端するように形成されている。そして、この部分では、コンタクト領域３７は、ラッチアップを抑制できるように、エミッタ領域３６を囲むように形成されている。
【0031】
以上が本実施形態におけるＩＧＢＴ領域１１のエミッタ領域３６およびコンタクト領域３７の形状である。
【0032】
ＦＷＤ領域１２では、ベース層３２はアノードの一部として機能するアノード層を構成する。ＦＷＤ領域１２におけるベース層３２には、ＩＧＢＴ領域１１のようなエミッタ領域３６は形成されていないが、第１領域１１ａと同様のコンタクト領域３７が形成されている。そして、ＦＷＤ領域１２における第１方向に沿って隣合うコンタクト領域３７の間の部分は、ベース層３２が半導体基板３０の一面３０ａ側まで形成されている。
【0033】
半導体基板３０の一面３０ａ上には、図２および図３に示されるように、ＢＰＳＧ（Boro Phospho Silicate Glassの略）等で構成される層間絶縁膜３８が形成されている。そして、層間絶縁膜３８には、ＩＧＢＴ領域１１における第１領域１１ａにおいては、エミッタ領域３６、コンタクト領域３７、およびベース層３２を露出させるコンタクトホール３８ａが形成されている。層間絶縁膜３８には、ＩＧＢＴ領域１１における第２領域１１ｂにおいては、エミッタ領域３６およびコンタクト領域３７を露出させるコンタクトホール３８ｂが形成されている。層間絶縁膜３８には、ＦＷＤ領域１２においては、コンタクト領域３７、ベース層３２、およびゲート電極３５を露出させるコンタクトホール３８ｃが形成されている。
【0034】
層間絶縁膜３８上には上部電極３９が形成されている。上部電極３９は、ＩＧＢＴ領域１１の第１領域１１ａにおいて、コンタクトホール３８ａを通じて、エミッタ領域３６、コンタクト領域３７、ベース層３２と電気的に接続されている。上部電極３９は、ＩＧＢＴ領域１１の第２領域１１ｂにおいて、コンタクトホール３８ｂを通じて、エミッタ領域３６およびコンタクト領域３７と電気的に接続されている。上部電極３９は、ＦＷＤ領域１２において、コンタクトホール３８ｃを通じて、コンタクト領域３７、ベース層３２、およびゲート電極３５と電気的に接続されている。そして、上部電極３９は、ＩＧＢＴ領域１１においてはエミッタ電極として機能し、ＦＷＤ領域１２においてアノード電極として機能する。
【0035】
なお、上部電極３９は、エミッタ領域３６およびコンタクト領域３７とはオーミック接続され、ベース層３２とはショットキー接続されている。このため、ＩＧＢＴ領域１１では、第１領域１１ａの方が第２領域１１ｂよりもオーミック接続される部分が少ない構造となっている。また、本実施形態では、上部電極３９が第１電極に相当する。
【0036】
ドリフト層３１のうちのベース層３２側と反対側（すなわち、半導体基板３０の他面３０ｂ側）には、ｎ型のフィールドストップ層（以下では、単にＦＳ層という）４０が形成されている。このＦＳ層４０は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、半導体基板３０の他面３０ｂ側から注入される正孔の注入量を制御するために備えてある。
【0037】
ＦＳ層４０を挟んでドリフト層３１と反対側（すなわち、半導体基板３０の他面３０ｂ側）には、ｐ型のコレクタ層４１およびｎ型のカソード層４２が形成されている。そして、ＩＧＢＴ領域１１とＦＷＤ領域１２とは、半導体基板３０の他面３０ｂ側に形成される層がコレクタ層４１であるかカソード層４２であるかによって区画されている。
【0038】
半導体基板３０の他面３０ｂ上には、下部電極４３が形成されている。そして、下部電極４３は、ＩＧＢＴ領域１１においてはコレクタ電極として機能し、ＦＷＤ領域１２においてはカソード電極として機能する。なお、本実施形態では、下部電極４３が第２電極に相当する。
【0039】
このように構成されていることにより、ＩＧＢＴ領域１１においては、ベース層３２をベース、エミッタ領域３６をエミッタ、コレクタ層４１をコレクタとするＩＧＢＴ素子が構成される。また、ＦＷＤ領域１２においては、ベース層３２およびコンタクト領域３７をアノードとし、ドリフト層３１、カソード層４２をカソードとしてｐｎ接合されたＦＷＤ素子が構成される。
【0040】
以上が本実施形態における半導体装置の構成である。なお、本実施形態では、ｎ型が第１導電型に相当し、ｐ型が第２導電型に相当する。次に、上記のように構成されたＩＧＢＴ素子およびＦＷＤ素子を有する半導体装置の作動について説明しつつ、さらに半導体装置の詳細な構成について説明する。
【0041】
上記のような半導体装置におけるＩＧＢＴ素子は、ゲート電極３５に印加されるゲート電圧が制御されることにより、エミッタ－コレクタ間に電流を流したり、流れている電流を遮断したりするスイッチング動作を行う。つまり、ＩＧＢＴ素子は、ゲート電極３５に印加されるゲート電圧が制御されることでオン状態とオフ状態とが切り替えられる。また、半導体装置におけるＦＷＤ素子は、ＩＧＢＴ素子のスイッチング動作に伴ってダイオード動作を行うことにより、スイッチング時のサージ発生を抑制する。
【0042】
この際、本実施形態の半導体装置では、第１領域１１ａのコンタクト領域３７が第２領域１１ｂのコンタクト領域３７よりも疎に形成されている。このため、ＩＧＢＴ領域１１が第２領域１１ｂのみで形成されている場合と比較して、ＩＧＢＴ素子をオフ状態からオン状態に切り替えた際のリカバリ時において、ＩＧＢＴ領域１１のコンタクト領域３７からカソード層４２に向かうホールの注入量を少なくできる。したがって、カソード層４２側のキャリア密度が高くなることでテール電流が増加することを抑制でき、リカバリ損失Ｅｒｒを低減できる。
【0043】
そして、ＩＧＢＴ素子のスイッチングオン損失Ｅｏｎがリカバリ損失Ｅｒｒに依存するため、コンタクト領域３７が疎に形成されている第１領域１１ａを広くすればスイッチングオン損失Ｅｏｎも低減できると考えられる。このため、本発明者らは、第１領域１１ａにおける第２方向に沿った長さ（以下では、第１領域１１ａの幅ともいう）について鋭意検討を行い、図５に示される結果を得た。なお、図２および図３では、紙面左右方向の長さが第１領域１１ａの幅となる。また、図５は、ＩＧＢＴ領域１１が第２領域１１ｂのみで形成されている場合のスイッチングオン損失Ｅｏｎを０％（すなわち、基準）として示している。
【0044】
図５に示されるように、第１領域１１ａの幅を広くすると、ＩＧＢＴ素子のスイッチングオン損失Ｅｏｎを低減できることが確認される。しかしながら、スイッチングオン損失Ｅｏｎは、半導体基板３０の厚さに対する第１領域１１ａの幅が２．２倍以上になると変化しないことが確認される。そして、後述するように、第１領域１１ａの幅を広くするほど電流密度が小さい部分が増加するため、最大電流密度が増加する。したがって、第１領域１１ａは、ＦＷＤ領域１２の端部から半導体基板３０の厚さの２．２倍以内とされることが好ましい。つまり、第１領域１１ａを含む第２領域１１ｂよりもコンタクト領域３７が疎となる領域は、ＦＷＤ領域１２の端部から半導体基板３０の厚さの２．２倍以内とされることが好ましい。したがって、本実施形態では、第１領域１１ａは、ＦＷＤ領域１２の端部から半導体基板３０の厚さの２．２倍以内とされている。なお、本実施形態におけるＦＷＤ領域１２の端部は、ＦＷＤ領域１２と第１領域１１ａとの境界部となる。
【0045】
また、第１領域１１ａは、エミッタ領域３６が形成されたＩＧＢＴ素子とされている。このため、本実施形態の半導体装置では、第１領域１１ａの代わりにエミッタ領域３６が形成されていない境界領域が配置されている場合と比較して、電流能力の向上を図ることができる。
【0046】
但し、第１領域１１ａは、第２領域１１ｂよりもエミッタ領域３６が疎となるように形成されており、第２領域１１ｂよりも電流密度が低くなる。このため、第１領域１１ａの幅を広くするほど第２領域１１ｂの幅が狭くなり、ＩＧＢＴ領域１１の最大電流密度が増加する。本発明者らの検討によれば、間隔ａ１を間隔ａ２の２倍とした場合、図６に示される結果が得られた。なお、図６は、ＩＧＢＴ領域１１が第２領域１１ｂのみで形成されている場合におけるＩＧＢＴ領域１１の最大電流密度を１としている。
【0047】
図６に示されるように、最大電流密度は、ＩＧＢＴ領域１１の全体に占める第１領域１１ａの割合が大きくなるほど大きくなる。そして、現状では、短絡耐量等を考慮すると、ＩＧＢＴ領域１１が第２領域１１ｂのみで形成されている場合と比較して、最大電流密度が２倍以下となるようにすることが好ましいと考えられている。したがって、ＩＧＢＴ領域１１における第１領域１１ａの割合は、６３．０％以下とされることが好ましく、本実施形態では、ＩＧＢＴ領域１１における第１領域１１ａの割合が６３．０％以下とされている。
【0048】
以上説明した本実施形態によれば、第１領域１１ａを含む第２領域１１ｂよりもコンタクト領域３７が疎となる領域は、ＦＷＤ領域１２の端部から半導体基板３０の厚さの２．２倍以内とされている。そして、第１領域１１ａは、エミッタ領域３６が形成されており、ＩＧＢＴ素子としても機能する。このため、本実施形態の半導体装置では、リカバリ損失Ｅｒｒおよびスイッチングオン損失Ｅｏｎを低減しつつ、第１領域１１ａがエミッタ領域３６が形成されていない境界領域とされている場合と比較して、最大電流密度が高くなることを抑制できる。したがって、本実施形態の半導体装置では、リカバリ損失Ｅｒｒおよびスイッチングオン損失Ｅｏｎを低減しつつ、短絡耐量が低下することを抑制できる。
【0049】
（１）本実施形態では、第１領域１１ａとＦＷＤ領域１２とが隣合って形成されている。つまり、ＦＷＤ領域１２の端部は、第１領域１１ａとＦＷＤ領域１２との境界部とされている。このため、ＦＷＤ領域１２と第１領域１１ａとの間にエミッタ領域３６が形成されていない境界領域が形成されている場合と比較して、電流能力を向上できる。したがって、さらに最大電流密度が高くなることを抑制できる。
【0050】
（２）本実施形態では、エミッタ領域３６は、第１方向に沿った幅が等しくされている。このため、スイッチング耐量がばらつくことを抑制できる。
【0051】
（３）本実施形態では、第１領域１１ａは、ＩＧＢＴ領域１１の全体に示す割合が６３．０％以下とされている。このため、ＩＧＢＴ領域１１が第２領域１１ｂのみで形成されている場合と比較して最大電流密度を２倍以下にすることができ、現状の要求に対応することができる。
【0052】
（４）本実施形態では、間隔ａ１が間隔ａ２の２以上の整数倍とされ、かつ、第２領域１１ｂのエミッタ領域３６を通り、第２方向に沿って延びる仮想直線上に第１領域１１ａのエミッタ領域３６が位置するように形成されている。このため、エミッタ領域３６を形成する際のマスクの加工等が複雑になることを抑制でき、製造工程が増加することを抑制できる。
【0053】
（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【0054】
例えば、上記第１実施形態において、各エミッタ領域３６の幅が同じとされていなくてもよい。上記第１実施形態において、第１領域１１ａは、ＩＧＢＴ領域１１の全体に占める割合が６３．０％以上とされていてもよい。上記第１実施形態において、間隔ａ１が間隔ａ２の整数倍とされていなくてもよい。これらのような構成としても、第１領域１１ａを含む第２領域１１ｂよりもコンタクト領域３７が疎となる領域がＦＷＤ領域１２の端部から半導体基板３０の厚さの２．２倍以内とされることにより、上記第１実施形態と同様に短絡耐量が低下すること抑制できる。
【0055】
また、上記第１実施形態では、第１導電型をｎ型とし、第２導電型をｐ型とした例について説明したが、第１導電型をｐ型とし、第２導電型をｎ型とすることもできる。
【0056】
そして、上記第１実施形態において、セル領域１０は、１つとされていてもよいし、３つ以上の複数とされていてもよい。また、各セル領域１０に形成されるＩＧＢＴ領域１１とＦＷＤ領域１２との数は、適宜変更可能である。
【0057】
さらに、上記第１実施形態において、第１領域１１ａと第２領域１１ｂとの境界部は、トレンチ３３と一致してもよい。すなわち、第２領域１１ｂにおける最も第１領域１１ａ側のエミッタ領域３６は、隣合うトレンチ３３の間で終端するのではなく、トレンチ３３と接するように形成されていてもよい。同様に、第１領域１１ａにおける最もＦＷＤ１２側のエミッタ領域３６は、隣合うトレンチ３３の間で終端するのではなく、トレンチ３３と接するように形成されていてもよい。
【0058】
そして、上記第１実施形態において、図７に示されるように、第１領域１１ａとＦＷＤ領域１２との間に、エミッタ領域３６が形成されていない境界領域１３が形成されていてもよい。つまり、上記第１実施形態における第１領域１１ａのＦＷＤ領域１２側の部分を境界領域１３としてもよい。このような構成としても、第１領域１１ａを含む第２領域１１ｂよりもコンタクト領域３７が疎となる領域がＦＷＤ領域１２の端部から半導体基板３０の厚さの２．２倍以内となり、この領域に第１領域１１ａが含まれる。このため、リカバリ損失Ｅｒｒおよびスイッチングオン損失Ｅｏｎを低減しつつ、短絡耐量が低下することを抑制できる。
【0059】
［本発明の開示］
【0060】
［第１の観点］
ＩＧＢＴ素子を有するＩＧＢＴ領域（１１）と、ＦＷＤ素子を有するＦＷＤ領域（１２）とが共通の半導体基板（３０）に形成されている半導体装置であって、
前記ＩＧＢＴ領域と前記ＦＷＤ領域とを有し、第１導電型のドリフト層（３１）と、前記ドリフト層上に形成された第２導電型のベース層（３２）と、前記ＩＧＢＴ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（４１）と、前記ＦＷＤ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型のカソード層（４２）と、を含み、前記ベース層側の面を一面（３０ａ）とし、前記コレクタ層および前記カソード層側の面を他面（３０ｂ）とする前記半導体基板と、
前記ＩＧＢＴ領域に形成され、前記ベース層を貫通して前記ドリフト層に達すると共に前記半導体基板の面方向における一方向を長手方向として延設されたトレンチ（３３）の壁面に形成されたゲート絶縁膜（３４）と、前記ゲート絶縁膜上に形成されたゲート電極（３５）とを有する複数のトレンチゲート構造と、
前記ＩＧＢＴ領域におけるベース層の表層部に前記トレンチに接する状態で形成された第１導電型のエミッタ領域（３６）と、
前記ＩＧＢＴ領域におけるベース層の表層部のうちの前記エミッタ領域と異なる部分に形成され、前記ベース層よりも高不純物濃度とされた第２導電型のコンタクト領域（３７）と、
前記半導体基板の一面側に配置され、前記エミッタ領域および前記コンタクト領域と電気的に接続される第１電極（３９）と、
前記半導体基板の他面側に配置され、前記コレクタ層および前記カソード層と電気的に接続される第２電極（４３）と、を備え、
前記ＩＧＢＴ領域は、前記ＦＷＤ領域側に位置する第１領域（１１ａ）と、前記第１領域を挟んで前記ＦＷＤ領域と反対側に位置する第２領域（１１ｂ）と、を有し、
前記第１領域は、前記第２領域よりも前記エミッタ領域が疎となる状態で形成されていると共に、前記第２領域よりも前記コンタクト領域が疎となる状態で形成されており、
前記ＦＷＤ領域のうちの前記ＩＧＢＴ領域側の端部から、前記第１領域を含む前記第２領域よりも前記コンタクト領域が疎となる領域は、前記半導体基板の厚さの２．２倍以内とされている半導体装置。
ＩＧＢＴ素子を有するＩＧＢＴ領域（１１）と、ＦＷＤ素子を有するＦＷＤ領域（１２）とが共通の半導体基板（３０）に形成されている半導体装置であって、
前記ＩＧＢＴ領域と前記ＦＷＤ領域とを有し、第１導電型のドリフト層（３１）と、前記ドリフト層上に形成された第２導電型のベース層（３２）と、前記ＩＧＢＴ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（４１）と、前記ＦＷＤ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型のカソード層（４２）と、を含み、前記ベース層側の面を一面（３０ａ）とし、前記コレクタ層および前記カソード層側の面を他面（３０ｂ）とする前記半導体基板と、
前記ＩＧＢＴ領域に形成され、前記ベース層を貫通して前記ドリフト層に達すると共に前記半導体基板の面方向における一方向を長手方向として延設されたトレンチ（３３）の壁面に形成されたゲート絶縁膜（３４）と、前記ゲート絶縁膜上に形成されたゲート電極（３５）とを有する複数のトレンチゲート構造と、
前記ＩＧＢＴ領域におけるベース層の表層部に前記トレンチに接する状態で形成された第１導電型のエミッタ領域（３６）と、
前記ＩＧＢＴ領域におけるベース層の表層部のうちの前記エミッタ領域と異なる部分に形成され、前記ベース層よりも高不純物濃度とされた第２導電型のコンタクト領域（３７）と、
前記半導体基板の一面側に配置され、前記エミッタ領域および前記コンタクト領域と電気的に接続される第１電極（３９）と、
前記半導体基板の他面側に配置され、前記コレクタ層および前記カソード層と電気的に接続される第２電極（４３）と、を備え、
前記ＩＧＢＴ領域は、前記ＦＷＤ領域側に位置する第１領域（１１ａ）と、前記第１領域を挟んで前記ＦＷＤ領域と反対側に位置する第２領域（１１ｂ）と、を有し、
前記第１領域は、前記第２領域よりも前記エミッタ領域が疎となる状態で形成されていると共に、前記第２領域よりも前記コンタクト領域が疎となる状態で形成されており、
前記ＦＷＤ領域のうちの前記ＩＧＢＴ領域側の端部から、前記第１領域を含む前記第２領域よりも前記コンタクト領域が疎となる領域は、前記半導体基板の厚さの２．２倍以内とされている半導体装置。
【0061】
［第２の観点］
前記ＦＷＤ領域のうちの前記ＩＧＢＴ領域側の端部は、前記第１領域と前記ＦＷＤ領域との境界部である第１の観点に記載の半導体装置。
前記ＦＷＤ領域のうちの前記ＩＧＢＴ領域側の端部は、前記第１領域と前記ＦＷＤ領域との境界部である第１の観点に記載の半導体装置。
【0062】
［第３の観点］
前記エミッタ領域は、前記トレンチの長手方向に沿って複数形成され、
それぞれの前記エミッタ領域は、前記トレンチの長手方向に沿った幅が等しくされている第１または第２の観点に記載の半導体装置。
前記エミッタ領域は、前記トレンチの長手方向に沿って複数形成され、
それぞれの前記エミッタ領域は、前記トレンチの長手方向に沿った幅が等しくされている第１または第２の観点に記載の半導体装置。
【0063】
［第４の観点］
前記第１領域は、前記ＩＧＢＴ領域の全体に占める割合が６３．０％以下とされている第１ないし第３の観点のいずれか１つに記載の半導体装置。
前記第１領域は、前記ＩＧＢＴ領域の全体に占める割合が６３．０％以下とされている第１ないし第３の観点のいずれか１つに記載の半導体装置。
【0064】
［第５の観点］
前記エミッタ領域は、前記トレンチの長手方向に沿って複数形成され、
前記第１領域における前記エミッタ領域の前記トレンチの長手方向に沿った間隔（ａ１）は、前記第２領域における前記エミッタ領域の前記トレンチの長手方向に沿った間隔（ａ２）に対して２以上の整数倍とされ、
前記第１領域のエミッタ領域は、前記第２領域のエミッタ領域を通り、前記トレンチの配列方向に沿って延びる仮想直線上に形成されている第１ないし第４の観点のいずれか１つに記載の半導体装置。
前記エミッタ領域は、前記トレンチの長手方向に沿って複数形成され、
前記第１領域における前記エミッタ領域の前記トレンチの長手方向に沿った間隔（ａ１）は、前記第２領域における前記エミッタ領域の前記トレンチの長手方向に沿った間隔（ａ２）に対して２以上の整数倍とされ、
前記第１領域のエミッタ領域は、前記第２領域のエミッタ領域を通り、前記トレンチの配列方向に沿って延びる仮想直線上に形成されている第１ないし第４の観点のいずれか１つに記載の半導体装置。
【符号の説明】
【0065】
１１ ＩＧＢＴ領域
１１ａ 第１領域
１１ｂ 第２領域
１２ ＦＷＤ領域
３０ 半導体基板
３０ａ 一面
３０ｂ 他面
３１ ドリフト層
３２ ベース層
３３ トレンチ
３４ ゲート絶縁膜
３５ ゲート電極
３６ エミッタ領域
３７ コンタクト領域
３９ 上部電極（第１電極）
４１ コレクタ層
４２ カソード層
４３ 下部電極（第２電極）
１１ａ 第１領域
１１ｂ 第２領域
１２ ＦＷＤ領域
３０ 半導体基板
３０ａ 一面
３０ｂ 他面
３１ ドリフト層
３２ ベース層
３３ トレンチ
３４ ゲート絶縁膜
３５ ゲート電極
３６ エミッタ領域
３７ コンタクト領域
３９ 上部電極（第１電極）
４１ コレクタ層
４２ カソード層
４３ 下部電極（第２電極）
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】