知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024127099
(43)【公開日】2024-09-20
(54)【発明の名称】撮像素子及び撮像装置
(51)【国際特許分類】
H01L 27/146 20060101AFI20240912BHJP
【ＦＩ】
H01L27/146 A
【審査請求】未請求
【請求項の数】24
【出願形態】ＯＬ
(21)【出願番号】P 2023035988
(22)【出願日】2023-03-08
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】新井 智幸
(72)【発明者】
【氏名】西岡 佑記
(72)【発明者】
【氏名】嘉屋 旨哲
【テーマコード（参考）】
4M118
【Ｆターム（参考）】
4M118AA10
4M118AB01
4M118BA14
4M118CA03
4M118EA14
4M118FA06
4M118FA24
4M118FA26
4M118FA27
4M118FA38
4M118GA02
4M118GB03
4M118GB07
4M118GB11
4M118GC08
4M118GC14
4M118GD03
4M118GD04
(57)【要約】
【課題】各種の特性をさらに向上させることができる撮像素子を提供する。
【解決手段】撮像素子が配置される半導体基板の素子領域を区画する素子分離壁と、前記素子分離壁に取り囲まれた前記素子領域内に互いに隣接するように設けられ、第１の導電型の不純物をそれぞれ含む複数の画素と、前記半導体基板の深さ方向に沿って延伸するように設けられ、前記複数の画素の間を隔てる画素分離壁と、前記複数の画素が共有するように、前記半導体基板の受光面の上方に設けられたオンチップレンズとを備え、前記画素分離壁は、前記半導体基板の深さ方向に沿って延伸するスリットを有し、前記スリット内には、前記第１の導電型とは反対の導電型を持つ第２の導電型の不純物を含む拡散領域が設けられている、撮像素子を提供する。
【選択図】図１０
【解決手段】撮像素子が配置される半導体基板の素子領域を区画する素子分離壁と、前記素子分離壁に取り囲まれた前記素子領域内に互いに隣接するように設けられ、第１の導電型の不純物をそれぞれ含む複数の画素と、前記半導体基板の深さ方向に沿って延伸するように設けられ、前記複数の画素の間を隔てる画素分離壁と、前記複数の画素が共有するように、前記半導体基板の受光面の上方に設けられたオンチップレンズとを備え、前記画素分離壁は、前記半導体基板の深さ方向に沿って延伸するスリットを有し、前記スリット内には、前記第１の導電型とは反対の導電型を持つ第２の導電型の不純物を含む拡散領域が設けられている、撮像素子を提供する。
【選択図】図１０
【特許請求の範囲】
【請求項1】
入射した光に対して光電変換を行い、電荷を発生する撮像素子であって、
前記撮像素子が配置される、半導体基板の素子領域を区画する素子分離壁と、
前記素子分離壁に取り囲まれた前記素子領域内に互いに隣接するように設けられ、第１の導電型の不純物をそれぞれ含む複数の画素と、
前記半導体基板の深さ方向に沿って延伸するように設けられ、前記複数の画素の間を隔てる画素分離壁と、
前記複数の画素が共有するように、前記半導体基板の受光面の上方に設けられたオンチップレンズと、
を備え、
前記画素分離壁は、前記半導体基板の深さ方向に沿って延伸するスリットを有し、
前記スリットの幅は、
前記半導体基板の深さ方向において、
前記受光面と、前記受光面と対向する前記半導体基板の表面との間に位置する深さで、最大幅を持ち、
前記受光面又は前記表面の深さで、最小幅を持ち、
前記スリット内には、前記第１の導電型とは反対の導電型を持つ第２の導電型の不純物を含む拡散領域が設けられており、
前記拡散領域は、前記スリットが前記最大幅を持つ位置において、前記第１の導電型の不純物を含む第１のオーバーフローパスを有する、
撮像素子。
前記撮像素子が配置される、半導体基板の素子領域を区画する素子分離壁と、
前記素子分離壁に取り囲まれた前記素子領域内に互いに隣接するように設けられ、第１の導電型の不純物をそれぞれ含む複数の画素と、
前記半導体基板の深さ方向に沿って延伸するように設けられ、前記複数の画素の間を隔てる画素分離壁と、
前記複数の画素が共有するように、前記半導体基板の受光面の上方に設けられたオンチップレンズと、
を備え、
前記画素分離壁は、前記半導体基板の深さ方向に沿って延伸するスリットを有し、
前記スリットの幅は、
前記半導体基板の深さ方向において、
前記受光面と、前記受光面と対向する前記半導体基板の表面との間に位置する深さで、最大幅を持ち、
前記受光面又は前記表面の深さで、最小幅を持ち、
前記スリット内には、前記第１の導電型とは反対の導電型を持つ第２の導電型の不純物を含む拡散領域が設けられており、
前記拡散領域は、前記スリットが前記最大幅を持つ位置において、前記第１の導電型の不純物を含む第１のオーバーフローパスを有する、
撮像素子。
【請求項2】
前記スリットの幅は、
前記最大幅の位置から前記受光面に向かって漸次狭くなっており、
前記最大幅の位置から前記表面に向かって漸次狭くなっている、
請求項１に記載の撮像素子。
前記最大幅の位置から前記受光面に向かって漸次狭くなっており、
前記最大幅の位置から前記表面に向かって漸次狭くなっている、
請求項１に記載の撮像素子。
【請求項3】
前記拡散領域は、前記スリットが前記最大幅を持つ位置以外の位置において、前記第１の導電型の不純物を含む１つ又は複数の第２のオーバーフローパスをさらに有する、
請求項１に記載の撮像素子。
請求項１に記載の撮像素子。
【請求項4】
前記画素分離壁は、前記スリットを挟んで互いに対向する第１の壁部及び第２の壁部を有し、
前記第１の壁部の前記第２の壁部と対向する面、及び、前記第２の壁部の前記第１の壁部と対向する面は、前記スリットの中心軸に対して線対称である、
請求項１に記載の撮像素子。
前記第１の壁部の前記第２の壁部と対向する面、及び、前記第２の壁部の前記第１の壁部と対向する面は、前記スリットの中心軸に対して線対称である、
請求項１に記載の撮像素子。
【請求項5】
前記画素分離壁は、前記スリットを挟んで互いに対向する第１の壁部及び第２の壁部を有し、
前記第１の壁部の前記第２の壁部と対向する面、及び、前記第２の壁部の前記第１の壁部と対向する面は、前記スリットの中心軸に対して線対称ではない、
請求項１に記載の撮像素子。
前記第１の壁部の前記第２の壁部と対向する面、及び、前記第２の壁部の前記第１の壁部と対向する面は、前記スリットの中心軸に対して線対称ではない、
請求項１に記載の撮像素子。
【請求項6】
前記第１の壁部の前記第２の壁部と対向する面、又は、前記第２の壁部の前記第１の壁部と対向する面は、前記表面の垂線に対して斜めに交わる斜面を持つ、
請求項４に記載の撮像素子。
請求項４に記載の撮像素子。
【請求項7】
前記第１の壁部の前記第２の壁部と対向する面、又は、前記第２の壁部の前記第１の壁部と対向する面は、段差を持つ、
請求項４に記載の撮像素子。
請求項４に記載の撮像素子。
【請求項8】
前記第１の壁部の前記第２の壁部と対向する面、又は、前記第２の壁部の前記第１の壁部と対向する面は、前記表面に対して垂直である、
請求項５に記載の撮像素子。
請求項５に記載の撮像素子。
【請求項9】
入射した光に対して光電変換を行い、電荷を発生する撮像素子であって、
前記撮像素子が配置される、半導体基板の素子領域を区画する素子分離壁と、
前記素子分離壁に取り囲まれた前記素子領域内に互いに隣接するように設けられ、第１の導電型の不純物をそれぞれ含む複数の画素と、
前記半導体基板の深さ方向に沿って延伸するように設けられ、前記複数の画素の間を隔てる画素分離壁と、
前記複数の画素が共有するように、前記半導体基板の受光面の上方に設けられたオンチップレンズと、
前記受光面と対向する前記半導体基板の表面側に前記画素ごとに設けられ、前記第１の導電型の不純物をそれぞれ含む複数の電荷蓄積部と、
を備え、
前記画素分離壁は、前記半導体基板の深さ方向に沿って延伸するスリットを有し、
前記スリット内には、前記第１の導電型とは反対の導電型を持つ第２の導電型の不純物を含む拡散領域が設けられており、
前記表面の上方から見た場合、
前記電荷蓄積部は、前記表面から前記半導体基板の深さ方向に延伸するように設けられた拡散領域分離壁により、前記拡散領域と隔てられている、
撮像素子。
前記撮像素子が配置される、半導体基板の素子領域を区画する素子分離壁と、
前記素子分離壁に取り囲まれた前記素子領域内に互いに隣接するように設けられ、第１の導電型の不純物をそれぞれ含む複数の画素と、
前記半導体基板の深さ方向に沿って延伸するように設けられ、前記複数の画素の間を隔てる画素分離壁と、
前記複数の画素が共有するように、前記半導体基板の受光面の上方に設けられたオンチップレンズと、
前記受光面と対向する前記半導体基板の表面側に前記画素ごとに設けられ、前記第１の導電型の不純物をそれぞれ含む複数の電荷蓄積部と、
を備え、
前記画素分離壁は、前記半導体基板の深さ方向に沿って延伸するスリットを有し、
前記スリット内には、前記第１の導電型とは反対の導電型を持つ第２の導電型の不純物を含む拡散領域が設けられており、
前記表面の上方から見た場合、
前記電荷蓄積部は、前記表面から前記半導体基板の深さ方向に延伸するように設けられた拡散領域分離壁により、前記拡散領域と隔てられている、
撮像素子。
【請求項10】
前記拡散領域分離壁は、前記半導体基板の深さ方向において、前記電荷蓄積部に比べて深く延伸する、請求項９に記載の撮像素子。
【請求項11】
前記表面に前記電荷蓄積部に隣接して設けられ、前記画素で発生した前記電荷を前記電荷蓄積部に転送する転送ゲートをさらに備え、
前記転送ゲートは、前記表面から前記半導体基板の深さ方向に沿って延伸する垂直ゲート部を有する、
請求項９に記載の撮像素子。
前記転送ゲートは、前記表面から前記半導体基板の深さ方向に沿って延伸する垂直ゲート部を有する、
請求項９に記載の撮像素子。
【請求項12】
前記表面の上方から見た場合、
前記転送ゲートは、前記拡散領域分離壁により、前記拡散領域と隔てられている、
請求項１１に記載の撮像素子。
前記転送ゲートは、前記拡散領域分離壁により、前記拡散領域と隔てられている、
請求項１１に記載の撮像素子。
【請求項13】
前記表面の上方から見た場合、
前記転送ゲートは、前記拡散領域分離壁により、前記拡散領域と隔てられていない、
請求項１１に記載の撮像素子。
前記転送ゲートは、前記拡散領域分離壁により、前記拡散領域と隔てられていない、
請求項１１に記載の撮像素子。
【請求項14】
前記表面の上方から見た場合、
前記転送ゲートは、略三角形の形状を持つ、
請求項１１に記載の撮像素子。
前記転送ゲートは、略三角形の形状を持つ、
請求項１１に記載の撮像素子。
【請求項15】
前記拡散領域分離壁は、前記表面から前記スリット内の一部に延伸する拡張部を有し、
前記拡張部と前記拡散領域は、前記半導体基板の深さ方向において重畳する、
請求項９に記載の撮像素子。
前記拡張部と前記拡散領域は、前記半導体基板の深さ方向において重畳する、
請求項９に記載の撮像素子。
【請求項16】
入射した光に対して光電変換を行い、電荷を発生する撮像素子であって、
前記撮像素子が配置される、半導体基板の素子領域を区画する素子分離壁と、
前記素子分離壁に取り囲まれた前記素子領域内に互いに隣接するように設けられ、第１の導電型の不純物をそれぞれ含む複数の画素と、
前記半導体基板の深さ方向に沿って延伸するように設けられ、前記複数の画素の間を隔てる画素分離壁と、
前記複数の画素が共有するように、前記半導体基板の受光面の上方に設けられたオンチップレンズと、
前記受光面と対向する前記半導体基板の表面側に前記画素ごとに設けられ、前記第１の導電型の不純物をそれぞれ含む複数の電荷蓄積部と、
前記表面に前記電荷蓄積部を取り囲むように設けられ、前記画素で発生した前記電荷を前記電荷蓄積部に転送する転送ゲートと、
を備え、
前記画素分離壁は、前記半導体基板の深さ方向に沿って延伸するスリットを有し、
前記スリット内には、前記第１の導電型とは反対の導電型を持つ第２の導電型の不純物を含む拡散領域が設けられており、
前記表面の上方から見た場合、
前記電荷蓄積部は、前記撮像素子の中心に位置する、
撮像素子。
前記撮像素子が配置される、半導体基板の素子領域を区画する素子分離壁と、
前記素子分離壁に取り囲まれた前記素子領域内に互いに隣接するように設けられ、第１の導電型の不純物をそれぞれ含む複数の画素と、
前記半導体基板の深さ方向に沿って延伸するように設けられ、前記複数の画素の間を隔てる画素分離壁と、
前記複数の画素が共有するように、前記半導体基板の受光面の上方に設けられたオンチップレンズと、
前記受光面と対向する前記半導体基板の表面側に前記画素ごとに設けられ、前記第１の導電型の不純物をそれぞれ含む複数の電荷蓄積部と、
前記表面に前記電荷蓄積部を取り囲むように設けられ、前記画素で発生した前記電荷を前記電荷蓄積部に転送する転送ゲートと、
を備え、
前記画素分離壁は、前記半導体基板の深さ方向に沿って延伸するスリットを有し、
前記スリット内には、前記第１の導電型とは反対の導電型を持つ第２の導電型の不純物を含む拡散領域が設けられており、
前記表面の上方から見た場合、
前記電荷蓄積部は、前記撮像素子の中心に位置する、
撮像素子。
【請求項17】
前記転送ゲートは、前記表面から前記半導体基板の深さ方向に沿って延伸する１つ又は複数の垂直ゲート部を有する、
請求項１６に記載の撮像素子。
請求項１６に記載の撮像素子。
【請求項18】
前記垂直ゲート部は、前記電荷蓄積部に接している、請求項１７に記載の撮像素子。
【請求項19】
前記画素分離壁は、複数の前記スリットを持つ、
請求項１６に記載の撮像素子。
請求項１６に記載の撮像素子。
【請求項20】
前記拡散領域は、前記第１の導電型の不純物を含むオーバーフローパスを有し、
前記電荷蓄積部は、前記オーバーフローパスと重畳しない、
請求項１６に記載の撮像素子。
前記電荷蓄積部は、前記オーバーフローパスと重畳しない、
請求項１６に記載の撮像素子。
【請求項21】
前記電荷蓄積部は、
前記スリット内の前記表面側に設けられており、
前記半導体基板の深さ方向において、前記第１の導電型の不純物を含むオーバーフローパスと重畳する、
請求項１６に記載の撮像素子。
前記スリット内の前記表面側に設けられており、
前記半導体基板の深さ方向において、前記第１の導電型の不純物を含むオーバーフローパスと重畳する、
請求項１６に記載の撮像素子。
【請求項22】
半導体基板と、
前記半導体基板上に行方向及び列方向に沿ってマトリックス状に配列し、入射した光に対して光電変換を行い、電荷を発生する複数の撮像素子と、
を備え、
前記各撮像素子は、
前記撮像素子が配置される、半導体基板の素子領域を区画する素子分離壁と、
前記素子分離壁に取り囲まれた前記素子領域内に互いに隣接するように設けられ、第１の導電型の不純物をそれぞれ含む複数の画素と、
前記半導体基板の深さ方向に沿って延伸するように設けられ、前記複数の画素の間を隔てる画素分離壁と、
前記複数の画素が共有するように、前記半導体基板の受光面の上方に設けられたオンチップレンズと、
を有し、
前記画素分離壁は、前記半導体基板の深さ方向に沿って延伸するスリットを有し、
前記スリットの幅は、
前記半導体基板の深さ方向において、
前記受光面と、前記受光面と対向する前記半導体基板の表面との間に位置する深さで、最大幅を持ち、
前記受光面又は前記表面の深さで、最小幅を持ち、
前記スリット内には、前記第１の導電型とは反対の導電型を持つ第２の導電型の不純物を含む拡散領域が設けられており、
前記拡散領域は、前記スリットが前記最大幅を持つ位置において、前記第１の導電型の不純物を含む第１のオーバーフローパスを有する、
撮像装置。
前記半導体基板上に行方向及び列方向に沿ってマトリックス状に配列し、入射した光に対して光電変換を行い、電荷を発生する複数の撮像素子と、
を備え、
前記各撮像素子は、
前記撮像素子が配置される、半導体基板の素子領域を区画する素子分離壁と、
前記素子分離壁に取り囲まれた前記素子領域内に互いに隣接するように設けられ、第１の導電型の不純物をそれぞれ含む複数の画素と、
前記半導体基板の深さ方向に沿って延伸するように設けられ、前記複数の画素の間を隔てる画素分離壁と、
前記複数の画素が共有するように、前記半導体基板の受光面の上方に設けられたオンチップレンズと、
を有し、
前記画素分離壁は、前記半導体基板の深さ方向に沿って延伸するスリットを有し、
前記スリットの幅は、
前記半導体基板の深さ方向において、
前記受光面と、前記受光面と対向する前記半導体基板の表面との間に位置する深さで、最大幅を持ち、
前記受光面又は前記表面の深さで、最小幅を持ち、
前記スリット内には、前記第１の導電型とは反対の導電型を持つ第２の導電型の不純物を含む拡散領域が設けられており、
前記拡散領域は、前記スリットが前記最大幅を持つ位置において、前記第１の導電型の不純物を含む第１のオーバーフローパスを有する、
撮像装置。
【請求項23】
半導体基板と、
前記半導体基板上に行方向及び列方向に沿ってマトリックス状に配列し、入射した光に対して光電変換を行い、電荷を発生する複数の撮像素子と、
を備え、
前記各撮像素子は、
前記撮像素子が配置される、半導体基板の素子領域を区画する素子分離壁と、
前記素子分離壁に取り囲まれた前記素子領域内に互いに隣接するように設けられ、第１の導電型の不純物をそれぞれ含む複数の画素と、
前記半導体基板の深さ方向に沿って延伸するように設けられ、前記複数の画素の間を隔てる画素分離壁と、
前記複数の画素が共有するように、前記半導体基板の受光面の上方に設けられたオンチップレンズと、
前記受光面と対向する前記半導体基板の表面側に前記画素ごとに設けられ、前記第１の導電型の不純物をそれぞれ含む複数の電荷蓄積部と、
を有し、
前記画素分離壁は、前記半導体基板の深さ方向に沿って延伸するスリットを有し、
前記スリット内には、前記第１の導電型とは反対の導電型を持つ第２の導電型の不純物を含む拡散領域が設けられており、
前記表面の上方から見た場合、
前記電荷蓄積部は、前記表面から前記半導体基板の深さ方向に延伸するように設けられた拡散領域分離壁により、前記拡散領域と隔てられている、
撮像装置。
前記半導体基板上に行方向及び列方向に沿ってマトリックス状に配列し、入射した光に対して光電変換を行い、電荷を発生する複数の撮像素子と、
を備え、
前記各撮像素子は、
前記撮像素子が配置される、半導体基板の素子領域を区画する素子分離壁と、
前記素子分離壁に取り囲まれた前記素子領域内に互いに隣接するように設けられ、第１の導電型の不純物をそれぞれ含む複数の画素と、
前記半導体基板の深さ方向に沿って延伸するように設けられ、前記複数の画素の間を隔てる画素分離壁と、
前記複数の画素が共有するように、前記半導体基板の受光面の上方に設けられたオンチップレンズと、
前記受光面と対向する前記半導体基板の表面側に前記画素ごとに設けられ、前記第１の導電型の不純物をそれぞれ含む複数の電荷蓄積部と、
を有し、
前記画素分離壁は、前記半導体基板の深さ方向に沿って延伸するスリットを有し、
前記スリット内には、前記第１の導電型とは反対の導電型を持つ第２の導電型の不純物を含む拡散領域が設けられており、
前記表面の上方から見た場合、
前記電荷蓄積部は、前記表面から前記半導体基板の深さ方向に延伸するように設けられた拡散領域分離壁により、前記拡散領域と隔てられている、
撮像装置。
【請求項24】
半導体基板と、
前記半導体基板上に行方向及び列方向に沿ってマトリックス状に配列し、入射した光に対して光電変換を行い、電荷を発生する複数の撮像素子と、
を備え、
前記各撮像素子は、
前記撮像素子が配置される、半導体基板の素子領域を区画する素子分離壁と、
前記素子分離壁に取り囲まれた前記素子領域内に互いに隣接するように設けられ、第１の導電型の不純物をそれぞれ含む複数の画素と、
前記半導体基板の深さ方向に沿って延伸するように設けられ、前記複数の画素の間を隔てる画素分離壁と、
前記複数の画素が共有するように、前記半導体基板の受光面の上方に設けられたオンチップレンズと、
前記受光面と対向する前記半導体基板の表面側に前記画素ごとに設けられ、前記第１の導電型の不純物をそれぞれ含む複数の電荷蓄積部と、
前記表面に前記電荷蓄積部を取り囲むように設けられ、前記画素で発生した前記電荷を前記電荷蓄積部に転送する転送ゲートと、
を備え、
前記画素分離壁は、前記半導体基板の深さ方向に沿って延伸するスリットを有し、
前記スリット内には、前記第１の導電型とは反対の導電型を持つ第２の導電型の不純物を含む拡散領域が設けられており、
前記表面の上方から見た場合、
前記電荷蓄積部は、前記撮像素子の中心に位置する、
撮像装置。
前記半導体基板上に行方向及び列方向に沿ってマトリックス状に配列し、入射した光に対して光電変換を行い、電荷を発生する複数の撮像素子と、
を備え、
前記各撮像素子は、
前記撮像素子が配置される、半導体基板の素子領域を区画する素子分離壁と、
前記素子分離壁に取り囲まれた前記素子領域内に互いに隣接するように設けられ、第１の導電型の不純物をそれぞれ含む複数の画素と、
前記半導体基板の深さ方向に沿って延伸するように設けられ、前記複数の画素の間を隔てる画素分離壁と、
前記複数の画素が共有するように、前記半導体基板の受光面の上方に設けられたオンチップレンズと、
前記受光面と対向する前記半導体基板の表面側に前記画素ごとに設けられ、前記第１の導電型の不純物をそれぞれ含む複数の電荷蓄積部と、
前記表面に前記電荷蓄積部を取り囲むように設けられ、前記画素で発生した前記電荷を前記電荷蓄積部に転送する転送ゲートと、
を備え、
前記画素分離壁は、前記半導体基板の深さ方向に沿って延伸するスリットを有し、
前記スリット内には、前記第１の導電型とは反対の導電型を持つ第２の導電型の不純物を含む拡散領域が設けられており、
前記表面の上方から見た場合、
前記電荷蓄積部は、前記撮像素子の中心に位置する、
撮像装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、撮像素子及び撮像装置に関する。
【背景技術】
【0002】
近年、撮像装置においては、オートフォーカス機能として、一対の位相差検出画素を用いて位相差を検出する手法が採用されている。このような例としては、下記の特許文献１に開示されている撮像素子を挙げることができる。当該特許文献１に開示の技術においては、受光面上に、被写体の撮像を行う有効画素と、上述のような位相差を検出する位相差検出画素との両方が、別々に設けられている。
【0003】
しかしながら、上記特許文献１に開示の技術においては、被写体の撮像画像を取得する際、位相差検出画素で得られる情報は、撮像画素からの情報と同様の情報として利用することが難しい。そのため、当該技術においては、位相差検出画素の周辺の有効画素からの情報を用いて、位相差検出画素に対応する画素の画像に対して補間を行い、撮像画像を生成することとなる。すなわち、上記特許文献１に開示の技術においては、位相差検出を行うために位相差検出画素を設けることから、位相差検出画素に対応する撮像画像の情報の欠損による、撮像画像の劣化を避けることが難しい。
【0004】
そこで、位相差検出の精度を向上させつつ、撮像画像の劣化を避けることできる撮像装置として、下記特許文献２では、撮像装置の受光面の全面に、被写体の撮像画像の取得が可能で、且つ、位相差検出も可能な撮像素子を設けている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０００－２９２６８５号公報
【特許文献2】国際公開第２０２１／１９３９１５号
【発明の概要】
【発明が解決しようとする課題】
【0006】
撮像素子の更なる微細化や、撮像装置の安定した量産を考慮した場合には、撮像素子に対して、さらなる各種の特性の改善が求められていた。しかしながら、上記特許文献２に開示の技術においては、更なる特性の改善に限界があった。
【0007】
そこで、本開示では、各種の特性をさらに向上させることができる、撮像素子及び撮像装置を提案する。
【課題を解決するための手段】
【0008】
本開示によれば、入射した光に対して光電変換を行い、電荷を発生する撮像素子であって、前記撮像素子が配置される、半導体基板の素子領域を区画する素子分離壁と、前記素子分離壁に取り囲まれた前記素子領域内に互いに隣接するように設けられ、第１の導電型の不純物をそれぞれ含む複数の画素と、前記半導体基板の深さ方向に沿って延伸するように設けられ、前記複数の画素の間を隔てる画素分離壁と、前記複数の画素が共有するように、前記半導体基板の受光面の上方に設けられたオンチップレンズとを備え、前記画素分離壁は、前記半導体基板の深さ方向に沿って延伸するスリットを有し、前記スリットの幅は、前記半導体基板の深さ方向において、前記受光面と、前記受光面と対向する前記半導体基板の表面との間に位置する深さで、最大幅を持ち、前記受光面又は前記表面の深さで、最小幅を持ち、前記スリット内には、前記第１の導電型とは反対の導電型を持つ第２の導電型の不純物を含む拡散領域が設けられており、前記拡散領域は、前記スリットが前記最大幅を持つ位置において、前記第１の導電型の不純物を含む第１のオーバーフローパスを有する、撮像素子が提供される。
【0009】
また、本開示によれば、半導体基板と、前記半導体基板上に行方向及び列方向に沿ってマトリックス状に配列し、入射した光に対して光電変換を行い、電荷を発生する複数の撮像素子とを備え、前記各撮像素子は、前記撮像素子が配置される、半導体基板の素子領域を区画する素子分離壁と、前記素子分離壁に取り囲まれた前記素子領域内に互いに隣接するように設けられ、第１の導電型の不純物をそれぞれ含む複数の画素と、前記半導体基板の深さ方向に沿って延伸するように設けられ、前記複数の画素の間を隔てる画素分離壁と、前記複数の画素が共有するように、前記半導体基板の受光面の上方に設けられたオンチップレンズとを有し、前記画素分離壁は、前記半導体基板の深さ方向に沿って延伸するスリットを有し、前記スリットの幅は、前記半導体基板の深さ方向において、前記受光面と、前記受光面と対向する前記半導体基板の表面との間に位置する深さで、最大幅を持ち、前記受光面又は前記表面の深さで、最小幅を持ち、前記スリット内には、前記第１の導電型とは反対の導電型を持つ第２の導電型の不純物を含む拡散領域が設けられており、前記拡散領域は、前記スリットが前記最大幅を持つ位置において、前記第１の導電型の不純物を含む第１のオーバーフローパスを有する、撮像装置が提供される。
【図面の簡単な説明】
【0010】
【図1】本開示の実施形態に係る撮像装置１の平面構成例を示す説明図である。
【図2】比較例に係る撮像素子１００の平面構成例を示す説明図である。
【図3】比較例に係る撮像素子１００の断面構成例を示す説明図（その１）である。
【図4】比較例に係る撮像素子１００の断面構成例を示す説明図（その２）である。
【図5】比較例に係る撮像素子１００の断面構成例を示す説明図（その３）である。
【図6】本開示の第１の実施形態の概要を説明する説明図（その１）である。
【図7】本開示の第１の実施形態の概要を説明する説明図（その２）である。
【図8】本開示の第１の実施形態の概要を説明する説明図（その３）である。
【図9】本開示の第１の実施形態の概要を説明する説明図（その４）である。
【図10】本開示の第１の実施形態に係る撮像素子１００の断面構成例を示す説明図（その１）である。
【図11】本開示の第１の実施形態に係る撮像素子１００の断面構成例を示す説明図（その２）である。
【図12】本開示の第１の実施形態に係る撮像素子１００の断面構成例を示す説明図（その３）である。
【図13】本開示の第１の実施形態に係る撮像素子１００の断面構成例を示す説明図（その４）である。
【図14】本開示の第１の実施形態の変形例に係る撮像素子１００の平面構成例を示す説明図である。
【図15】本開示の第２の実施形態の概要を説明する説明図である。
【図16】本開示の第２の実施形態に係る撮像素子１００の断面構成例を示す説明図（その１）である。
【図17】本開示の第２の実施形態に係る撮像素子１００の断面構成例を示す説明図（その２）である。
【図18】本開示の第２の実施形態に係る撮像素子１００の断面構成例を示す説明図（その３）である。
【図19】本開示の第２の実施形態に係る撮像素子１００の断面構成例を示す説明図（その４）である。
【図20】本開示の第２の実施形態に係る撮像素子１００の断面構成例を示す説明図（その５）である。
【図21】本開示の第２の実施形態に係る撮像素子１００の断面構成例を示す説明図（その６）である。
【図22】本開示の第２の実施形態に係る撮像素子１００の断面構成例を示す説明図（その７）である。
【図23】本開示の第２の実施形態に係る撮像素子１００の製造方法における断面構造を示す説明図（その１）である。
【図24】本開示の第２の実施形態に係る撮像素子１００の製造方法における断面構造を示す説明図（その２）である。
【図25】本開示の第２の実施形態に係る撮像素子１００の製造方法における断面構造を示す説明図（その３）である。
【図26】比較例に係る撮像素子１００の構成例を示す説明図である。
【図27】本開示の第３の実施形態に係る撮像素子１００の構成例を示す説明図（その１）である。
【図28】本開示の第３の実施形態に係る撮像素子１００の構成例を示す説明図（その２）である。
【図29】本開示の第３の実施形態に係る撮像素子１００の構成例を示す説明図（その３）である。
【図30】本開示の第３の実施形態に係る撮像素子１００の構成例を示す説明図（その４）である。
【図31】本開示の第３の実施形態に係る撮像素子１００の構成例を示す説明図（その５）である。
【図32】本開示の第３の実施形態に係る撮像素子１００の構成例を示す説明図（その６）である。
【図33A】本開示の第３の実施形態に係る撮像素子１００の製造方法における断面構造を示す説明図（その１）である。
【図33B】本開示の第３の実施形態に係る撮像素子１００の製造方法における断面構造を示す説明図（その２）である。
【図33C】本開示の第３の実施形態に係る撮像素子１００の製造方法における断面構造を示す説明図（その３）である。
【図33D】本開示の第３の実施形態に係る撮像素子１００の製造方法における断面構造を示す説明図（その４）である。
【図33E】本開示の第３の実施形態に係る撮像素子１００の製造方法における断面構造を示す説明図（その５）である。
【図33F】本開示の第３の実施形態に係る撮像素子１００の製造方法における断面構造を示す説明図（その６）である。
【図33G】本開示の第３の実施形態に係る撮像素子１００の製造方法における断面構造を示す説明図（その７）である。
【図33H】本開示の第３の実施形態に係る撮像素子１００の製造方法における断面構造を示す説明図（その８）である。
【図34】カメラの概略的な機能構成の一例を示す説明図である。
【図35】スマートフォンの概略的な機能構成の一例を示すブロック図である。
【図36】車両制御システムの概略的な構成の一例を示すブロック図である。
【図37】車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
【発明を実施するための形態】
【0011】
以下に、添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。また、本明細書及び図面において、実質的に同一又は類似の機能構成を有する複数の構成要素を、同一の符号の後に異なるアルファベットを付して区別する場合がある。ただし、実質的に同一又は類似の機能構成を有する複数の構成要素の各々を特に区別する必要がない場合、同一符号のみを付する。
【0012】
また、以下の説明で参照される図面は、本開示の一実施形態の説明とその理解を促すための図面であり、わかりやすくするために、図中に示される形状や寸法、比などは実際と異なる場合がある。さらに、図中に示される撮像装置は、以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【0013】
以下の説明において表現される形状は、幾何学的に定義される形状だけを意味するだけでなく、撮像装置の動作及び撮像装置の製造工程において許容される程度の違い（誤差・ひずみ）を含む形状も含むことを意味する。
【0014】
さらに、以下の説明において、「電気的に接続する」とは、複数の要素の間を、直接的に、もしくは、他の要素を介して間接的に接続することを意味する。
【0015】
また、以下の説明においては、「共有」とは、互いに異なる要素（例えば、画素等）間で１つの他の要素（例えば、オンチップレンズ等）を共に利用することである。
【0016】
なお、説明は以下の順序で行うものとする。
１． 撮像装置の概略構成
２． 比較例に係る撮像素子の概略構成
２．１ 平面構成
２．２ 断面構成
３． 第１の実施形態
３．１ 背景及び概要
３．２ 実施形態
３．３ 変形例
４． 第２の実施形態
４．１ 背景及び概要
４．２ 実施形態
４．３ 製造方法
５． 第３の実施形態
５．１ 背景及び概要
５．２ 実施形態
５．３ 製造方法
６． まとめ
７． 適用例
７．１ カメラへの適用例
７．２ スマートフォンへの適用例
７．３ 移動体への適用例
８． 補足
１． 撮像装置の概略構成
２． 比較例に係る撮像素子の概略構成
２．１ 平面構成
２．２ 断面構成
３． 第１の実施形態
３．１ 背景及び概要
３．２ 実施形態
３．３ 変形例
４． 第２の実施形態
４．１ 背景及び概要
４．２ 実施形態
４．３ 製造方法
５． 第３の実施形態
５．１ 背景及び概要
５．２ 実施形態
５．３ 製造方法
６． まとめ
７． 適用例
７．１ カメラへの適用例
７．２ スマートフォンへの適用例
７．３ 移動体への適用例
８． 補足
【0017】
＜＜１．撮像装置の概略構成＞＞
まずは、図１を参照して、本開示の実施形態に係る撮像装置１の概略構成について説明する。図１は、本開示の実施形態に係る撮像装置１の平面構成例を示す説明図である。図１に示すように、本開示の実施形態に係る撮像装置１は、例えばシリコンからなる半導体基板１０上に、複数の撮像素子１００が行方向及び列方向に沿ってマトリック状に配置されている画素アレイ部３０を有する。また、上記撮像装置１は、半導体基板１０上に、当該画素アレイ部３０を取り囲むように設けられた周辺回路部を有する。さらに、上記撮像装置１には、当該周辺回路部として、垂直駆動回路部３２、カラム信号処理回路部３４、水平駆動回路部３６、出力回路部３８、制御回路部４０等が含まれる。以下に、撮像装置１の各ブロックの詳細について説明する。
まずは、図１を参照して、本開示の実施形態に係る撮像装置１の概略構成について説明する。図１は、本開示の実施形態に係る撮像装置１の平面構成例を示す説明図である。図１に示すように、本開示の実施形態に係る撮像装置１は、例えばシリコンからなる半導体基板１０上に、複数の撮像素子１００が行方向及び列方向に沿ってマトリック状に配置されている画素アレイ部３０を有する。また、上記撮像装置１は、半導体基板１０上に、当該画素アレイ部３０を取り囲むように設けられた周辺回路部を有する。さらに、上記撮像装置１には、当該周辺回路部として、垂直駆動回路部３２、カラム信号処理回路部３４、水平駆動回路部３６、出力回路部３８、制御回路部４０等が含まれる。以下に、撮像装置１の各ブロックの詳細について説明する。
【0018】
（画素アレイ部３０）
画素アレイ部３０は、半導体基板１０上に、行方向及び列方向に沿ってマトリックス状に、２次元配置された複数の撮像素子１００を有する。各撮像素子１００は、入射された光に対して光電変換を行い、電荷を発生する素子であって、光電変換部（図示省略）と、複数の画素トランジスタ（例えばＭＯＳ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ）（図示省略）とを有している。そして、当該画素トランジスタは、例えば、転送トランジスタ、選択トランジスタ、リセットトランジスタ、及び、増幅トランジスタの４つのＭＯＳトランジスタを含む。さらに、画素アレイ部３０においては、例えばベイヤー配列に従って、複数の撮像素子１００が２次元状に配列している。ここで、ベイヤー配列とは、緑色の波長（例えば波長４９５ｎｍ～５７０ｎｍ）をもつ光を吸収して電荷を発生する撮像素子１００が市松状に並び、残りの部分に、赤色の波長（例えば波長６２０ｎｍ～７５０ｎｍ）をもつ光を吸収して電荷を発生する撮像素子１００と、青色の波長（例えば波長４５０ｎｍ～４９５ｎｍ）をもつ光を吸収して電荷を発生する撮像素子１００とが一列ごとに交互に並ぶような、配列パターンである。なお、撮像素子１００の詳細構造については後述する。
画素アレイ部３０は、半導体基板１０上に、行方向及び列方向に沿ってマトリックス状に、２次元配置された複数の撮像素子１００を有する。各撮像素子１００は、入射された光に対して光電変換を行い、電荷を発生する素子であって、光電変換部（図示省略）と、複数の画素トランジスタ（例えばＭＯＳ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ）（図示省略）とを有している。そして、当該画素トランジスタは、例えば、転送トランジスタ、選択トランジスタ、リセットトランジスタ、及び、増幅トランジスタの４つのＭＯＳトランジスタを含む。さらに、画素アレイ部３０においては、例えばベイヤー配列に従って、複数の撮像素子１００が２次元状に配列している。ここで、ベイヤー配列とは、緑色の波長（例えば波長４９５ｎｍ～５７０ｎｍ）をもつ光を吸収して電荷を発生する撮像素子１００が市松状に並び、残りの部分に、赤色の波長（例えば波長６２０ｎｍ～７５０ｎｍ）をもつ光を吸収して電荷を発生する撮像素子１００と、青色の波長（例えば波長４５０ｎｍ～４９５ｎｍ）をもつ光を吸収して電荷を発生する撮像素子１００とが一列ごとに交互に並ぶような、配列パターンである。なお、撮像素子１００の詳細構造については後述する。
【0019】
（垂直駆動回路部３２）
垂直駆動回路部３２は、例えばシフトレジスタによって形成され、画素駆動配線４２を選択し、選択された画素駆動配線４２に撮像素子１００を駆動するためのパルスを供給し、行単位で撮像素子１００を駆動する。すなわち、垂直駆動回路部３２は、画素アレイ部３０の各撮像素子１００を行単位で順次垂直方向（図１中の上下方向）に選択走査し、各撮像素子１００の光電変換部（図示省略）の受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線４４を通して後述するカラム信号処理回路部３４に供給する。
垂直駆動回路部３２は、例えばシフトレジスタによって形成され、画素駆動配線４２を選択し、選択された画素駆動配線４２に撮像素子１００を駆動するためのパルスを供給し、行単位で撮像素子１００を駆動する。すなわち、垂直駆動回路部３２は、画素アレイ部３０の各撮像素子１００を行単位で順次垂直方向（図１中の上下方向）に選択走査し、各撮像素子１００の光電変換部（図示省略）の受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線４４を通して後述するカラム信号処理回路部３４に供給する。
【0020】
（カラム信号処理回路部３４）
カラム信号処理回路部３４は、撮像素子１００の列ごとに配置されており、１行分の撮像素子１００から出力される画素信号に対して画素列ごとにノイズ除去等の信号処理を行う。例えば、カラム信号処理回路部３４は、画素固有の固定パターンノイズを除去するためにＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：相関２重サンプリング)およびＡＤ（Ａｎａｌｏｇ－Ｄｅｇｉｔａｌ）変換等の信号処理を行う。
カラム信号処理回路部３４は、撮像素子１００の列ごとに配置されており、１行分の撮像素子１００から出力される画素信号に対して画素列ごとにノイズ除去等の信号処理を行う。例えば、カラム信号処理回路部３４は、画素固有の固定パターンノイズを除去するためにＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：相関２重サンプリング)およびＡＤ（Ａｎａｌｏｇ－Ｄｅｇｉｔａｌ）変換等の信号処理を行う。
【0021】
（水平駆動回路部３６）
水平駆動回路部３６は、例えばシフトレジスタによって形成され、水平走査パルスを順次出力することによって、上述したカラム信号処理回路部３４の各々を順番に選択し、カラム信号処理回路部３４の各々から画素信号を水平信号線４６に出力させる。
水平駆動回路部３６は、例えばシフトレジスタによって形成され、水平走査パルスを順次出力することによって、上述したカラム信号処理回路部３４の各々を順番に選択し、カラム信号処理回路部３４の各々から画素信号を水平信号線４６に出力させる。
【0022】
（出力回路部３８）
出力回路部３８は、上述したカラム信号処理回路部３４の各々から水平信号線４６を通して順次に供給される画素信号に対し、信号処理を行って出力する。出力回路部３８は、例えば、バッファリング（ｂｕｆｆｅｒｉｎｇ）を行う機能部として機能してもよく、もしくは、黒レベル調整、列ばらつき補正、各種デジタル信号処理等の処理を行ってもよい。なお、バッファリングとは、画素信号のやり取りの際に、処理速度や転送速度の差を補うために、一時的に画素信号を保存することをいう。さらに、入出力端子４８は、外部装置との間で信号のやり取りを行うための端子である。
出力回路部３８は、上述したカラム信号処理回路部３４の各々から水平信号線４６を通して順次に供給される画素信号に対し、信号処理を行って出力する。出力回路部３８は、例えば、バッファリング（ｂｕｆｆｅｒｉｎｇ）を行う機能部として機能してもよく、もしくは、黒レベル調整、列ばらつき補正、各種デジタル信号処理等の処理を行ってもよい。なお、バッファリングとは、画素信号のやり取りの際に、処理速度や転送速度の差を補うために、一時的に画素信号を保存することをいう。さらに、入出力端子４８は、外部装置との間で信号のやり取りを行うための端子である。
【0023】
（制御回路部４０）
制御回路部４０は、入力クロックと、動作モード等を指令するデータを受け取り、また撮像装置１の内部情報等のデータを出力する。すなわち、制御回路部４０は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路部３２、カラム信号処理回路部３４及び水平駆動回路部３６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路部４０は、生成したクロック信号や制御信号を、垂直駆動回路部３２、カラム信号処理回路部３４及び水平駆動回路部３６等に出力する。
制御回路部４０は、入力クロックと、動作モード等を指令するデータを受け取り、また撮像装置１の内部情報等のデータを出力する。すなわち、制御回路部４０は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路部３２、カラム信号処理回路部３４及び水平駆動回路部３６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路部４０は、生成したクロック信号や制御信号を、垂直駆動回路部３２、カラム信号処理回路部３４及び水平駆動回路部３６等に出力する。
【0024】
なお、本開示の実施形態においては、撮像装置１の構成は、図１に示される構成に限定されるものではない。
【0025】
＜＜２． 比較例に係る撮像素子の概略構成＞＞
例えば、上述の撮像装置１においては、撮像画像の劣化を避けつつ、オートフォーカス機能をさらに向上させる、すなわち、位相差検出の精度を向上させるために、画素アレイ部３０の全面に、位相差検出も可能な撮像素子１００ａが設けられている。詳細には、当該撮像素子１００ａは、撮像時には１つの撮像素子として機能し、且つ、位相差検出時には一対の位相差検出画素として機能する。このような撮像素子１００ａを画素アレイ部３０の全面に設けることにより、位相差検出の精度を向上させることができる。さらに、すべての撮像素子１００ａで被写体の撮像を行うことができることから、撮像画像の劣化を避けることができる。
例えば、上述の撮像装置１においては、撮像画像の劣化を避けつつ、オートフォーカス機能をさらに向上させる、すなわち、位相差検出の精度を向上させるために、画素アレイ部３０の全面に、位相差検出も可能な撮像素子１００ａが設けられている。詳細には、当該撮像素子１００ａは、撮像時には１つの撮像素子として機能し、且つ、位相差検出時には一対の位相差検出画素として機能する。このような撮像素子１００ａを画素アレイ部３０の全面に設けることにより、位相差検出の精度を向上させることができる。さらに、すべての撮像素子１００ａで被写体の撮像を行うことができることから、撮像画像の劣化を避けることができる。
【0026】
さらに、当該撮像素子１００ａにおいては、位相差検出の精度を向上させるために、位相差検出の際に一対の位相差検出画素の出力が混ざることを避けるための、位相差検出画素を物理的、且つ、電気的に分離する要素が設けられている。加えて、当該撮像素子１００ａにおいては、撮像画像の劣化を避けるべく、一対の位相差検出画素の間にオーバーフローパスが設けられている。詳細には、通常の撮像時に、一対の位相差検出画素のいずれか一方の画素の電荷が飽和しそうになった際には、上記オーバーフローパスを介して他方の画素に電荷を移動させることにより、一方の画素の飽和を避けることができる。そして、このようなオーバーフローパスを設けることで、撮像素子１００ａから出力される画素信号の線形性（リニアリティ）を確保し、撮像画像の劣化を防ぐことができる。
【0027】
以下、上述のような撮像素子１００ａの構成について説明する。なお、以下に説明する撮像素子１００ａは、本発明者らが本開示の実施形態をなす前に検討を重ねていた撮像素子であることから、ここでは、比較例に係る撮像素子１００ａと称する。
【0028】
＜２．１ 平面構成＞
まずは、図２を参照して、比較例に係る撮像素子１００ａの平面構成を説明する。図２は、比較例に係る撮像素子１００ａの平面を示す説明図であり、詳細には、半導体基板１０の面に平行に撮像素子１００ａを切断した断面を示す。
まずは、図２を参照して、比較例に係る撮像素子１００ａの平面構成を説明する。図２は、比較例に係る撮像素子１００ａの平面を示す説明図であり、詳細には、半導体基板１０の面に平行に撮像素子１００ａを切断した断面を示す。
【0029】
図２に示すように、撮像素子１００ａは、半導体基板１０の素子領域を取り囲み、撮像素子１００ａごとの素子領域を区画する素子分離壁３１０を有する。そして、撮像素子１００ａは、素子分離壁３１０に取り囲まれた素子領域内に互いに隣接する画素３００ａ、３００ｂを有する。
【0030】
さらに、画素３００ａ、３００ｂは、光電変換部３０２をそれぞれ有する。光電変換部３０２は、例えば、第２の導電型（例えばＰ型）の半導体基板１０内に、第１の導電型（例えばＮ型）の不純物を持つ。光電変換部３０２は、入射された、赤色の波長成分、緑色の波長成分又は青色の波長成分を有する光を吸収して、電荷を生成することができる。
【0031】
そして、画素３００ａの光電変換部３０２と画素３００ｂの光電変換部３０２とは、位相差検出時に一対の位相差検出画素として機能する。詳細には、光電変換部３０２は、自身の光軸（受光面に垂直な軸）に対する光の入射角に依存して、生成する電荷量、すなわち感度が変化する。例えば、光電変換部３０２は、入射角が０度である場合には、最も感度が高く、さらに、光電変換部３０２の感度は、入射角に対して、入射角が０度のときを対象軸とした線対称の関係を有している。従って、画素３００ａの光電変換部３０２と画素３００ｂの光電変換部３０２とにおいては、同じ点からの光が異なる入射角で入射され、入射角に応じた量の電荷をそれぞれ生成することから、検出する像にずれ（位相差）が生じることとなる。すなわち、画素３００ａの光電変換部３０２と画素３００ｂの光電変換部３０２とで生成した電荷量に基づく画素信号の差分を検出することにより、位相差を検出することができる。そこで、このような画素信号の差（位相差）を、例えば、出力回路部３８の検出部（図示省略）において差分信号として検出し、検出した位相差に基づいて、デフォーカス量を算出し、結像レンズ（図示省略）を調整（移動）することで、オートフォーカスを実現することができる。なお、上述の説明においては、位相差を画素３００ａの光電変換部３０２と画素３００ｂの光電変換部３０２の画素信号の差として検出するとして説明したが、これに限定されるものではなく、例えば、画素３００ａの光電変換部３０２と画素３００ｂの光電変換部３０２の画素信号の比として位相差を検出してもよい。
【0032】
以上のように、比較例に係る撮像素子１００ａにおいては、画素３００ａの光電変換部３０２と画素３００ｂの光電変換部３０２とで生成した電荷に基づく画素信号の差分を検出することにより、位相差を検出することができる。
【0033】
また、図２に示すように、画素３００ａ、３００ｂは、素子分離壁３１０と一体となって形成された画素分離壁３０４によって分離されている。詳細には、画素分離壁３０４は、行方向（図２中の左右方向）に隣り合う画素３００ａ、３００ｂの間を列方向（図２中の上下方向）に延伸するように設けられている。さらに、画素分離壁３０４は、撮像素子１００の中心Ｏに、スリット３１２を有する。言い換えると、画素分離壁３０４は、素子分離壁３１０から撮像素子１００ａの中心Ｏに向かって、列方向に沿って突出し、スリット３１２を挟んで互いに向かい合う２つの壁部を有している。このように、比較例に係る撮像素子１００ａにおいては、撮像素子１００ａの中心Ｏ近傍にスリット３１２があることから、画素分離壁３０４による光の散乱が抑えられる。従って、撮像素子１００ａの中心Ｏに入射した光は、散乱されることなく光電変換部３０２に入射することができる。
【0034】
また、半導体基板１０内の、当該スリット３１２内の領域には、コンフォーマルドーピングにより、画素分離壁３０４を介して第２の導電型（例えばＰ型）の不純物が拡散され、拡散領域３０６が形成される。同様に、半導体基板１０内の、素子分離壁３１０の周囲の領域には、コンフォーマルドーピングにより、素子分離壁３１０を介して、第２の導電型の不純物が拡散され、拡散領域３０６が形成される。スリット３１２内の拡散領域３０６は、位相差検出の精度をより向上させるため、一対の画素３００ａ、３００ｂを電気的に分離し、混色を起こさないようにすることができる。また、素子分離壁３１０や画素分離壁３０４の近傍の拡散領域３０６は、ピニング効果により、撮像素子１００ａの暗電流の発生を抑制することができる。
【0035】
さらに、比較例に係る撮像素子１００ａにおいては、例えば、当該スリット３１２の、半導体基板１０の表面側の領域には、イオン注入により、第１の導電型（例えばＮ型）の不純物が導入され、オーバーフローパスとなるチャネルを形成することができる。従って、比較例に係る撮像素子１００ａにおいては、位相差検出時には画素分離壁３０４及び拡散領域３０６により一対の画素３００ａ、３００ｂを分離しつつ、通常撮影時にはオーバーフローパスで画素３００ａ、３００ｂ間で電荷のやりとりが可能である。そのため、比較例に係る撮像素子１００ａによれば、位相差検出の精度を向上させつつ、撮像画像の劣化を避けることができる。
【0036】
また、比較例に係る撮像素子１００ａにおいては、詳細は後述するように、半導体基板１０の表面側に、電荷を転送する転送ゲート４００ａ、４００ｂが設けられている。
【0037】
＜２．２ 断面構成＞
次に、図３から図５を参照して、比較例に係る撮像素子１００ａの断面構成を説明する。図３から図５は、比較例に係る撮像素子１００ａの断面構成例を示す説明図であり、撮像素子１００ａを半導体基板１０の厚み方向に沿って、異なる位置で切断した断面に対応する。詳細には、図３は、図２のＡ－Ａ´線で切断した断面に対応し、図４は、図２のＢ－Ｂ´線で切断した断面に対応し、図５は、図２のＣ－Ｃ´線で切断した断面に対応する。
次に、図３から図５を参照して、比較例に係る撮像素子１００ａの断面構成を説明する。図３から図５は、比較例に係る撮像素子１００ａの断面構成例を示す説明図であり、撮像素子１００ａを半導体基板１０の厚み方向に沿って、異なる位置で切断した断面に対応する。詳細には、図３は、図２のＡ－Ａ´線で切断した断面に対応し、図４は、図２のＢ－Ｂ´線で切断した断面に対応し、図５は、図２のＣ－Ｃ´線で切断した断面に対応する。
【0038】
図３から図５に示すように、比較例に係る撮像素子１００ａは、オンチップレンズ２００と、カラーフィルタ２０２と、遮光部（遮光膜）２０４と、半導体基板１０と、転送ゲート４００ａ、４００ｂとを有する。さらに、半導体基板１０は、光電変換部３０２をそれぞれ有する画素３００ａ、３００ｂを有する。また、半導体基板１０は、これら画素３００ａ、３００ｂを分離する画素分離壁３０４を有し、画素３００ａ、３００ｂを取り囲む素子分離壁３１０と、画素分離壁３０４及び素子分離壁３１０の周囲に設けられた拡散領域３０６とを含む。以下に、比較例に係る撮像素子１００ａの積層構造について説明するが、ここでは、図３から図５中の上側（受光面１０ａ側）から下側に向かう順に従って説明する。
【0039】
図３から図５に示すように、撮像素子１００ａは、半導体基板１０の受光面１０ａの上方に設けられ、入射光を光電変換部３０２に集光する１つのオンチップレンズ２００を有する。当該撮像素子１００ａにおいては、１つのオンチップレンズ２００に対し、一対の画素３００ａ、３００ｂが設けられた構造を持つ。すなわち、オンチップレンズ２００は、２つの画素３００ａ、３００ｂにより共有されている。なお、オンチップレンズ２００は、例えば、シリコン窒化膜（Ｓｉ３Ｎ４）、又は、スチレン系樹脂、アクリル系樹脂、スチレン－アクリル共重合系樹脂、もしくは、シロキサン系樹脂等の樹脂系材料によって形成することができる。
【0040】
そして、オンチップレンズ２００により集光された入射光は、オンチップレンズ２００の下方に設けられたカラーフィルタ２０２を介して、画素３００ａ、３００ｂの光電変換部３０２のそれぞれに照射される。当該カラーフィルタ２０２は、赤色の波長成分を透過するカラーフィルタ、緑色の波長成分を透過するカラーフィルタ、又は、青色の波長成分を透過するカラーフィルタのいずれかである。例えば、カラーフィルタ２０２は、例えば、シリコーン等の透明バインダ中に顔料又は染料が分散させた材料から形成することができる。
【0041】
また、カラーフィルタ２０２を取り囲むように、半導体基板１０の受光面１０ａ上に、遮光部２０４が設けられている。当該遮光部２０４は、隣り合う撮像素子１００ａの間に設けられることにより、隣り合う撮像素子１００ａ間でのクロストークを抑制し、位相差検出の際の精度をより向上させるために、撮像素子１００ａの間の遮光を行うことができる。遮光部２０４は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）等を含む金属材料等から形成することができる。
【0042】
さらに、例えば、第２の導電型（例えばＰ型）の半導体基板１０内に、第１の導電型（例えばＮ型）の不純物を持つ、光電変換部３０２が、互いに隣接する画素３００ａ、３００ｂごとに設けられている。光電変換部３０２は、先に説明したように、カラーフィルタ２０２を介して入射された、赤色の波長成分、緑色の波長成分、又は、青色の波長成分を有する光を吸収して、電荷を生成する。
【0043】
さらに、比較例においては、２つの光電変換部３０２は、画素分離壁３０４によって物理的に分離されている。当該画素分離壁３０４は、貫通ＤＴＩ（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）として、半導体基板１０を、当該半導体基板１０の膜厚方向に沿って貫通するように設けられたトレンチ（図示省略）と、当該トレンチに埋め込まれた、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜、アモルファスシリコン、多結晶シリコン、チタン酸化膜（ＴｉＯ２）、アルミニウム、タングステン等の酸化膜や金属膜からなる材料とからなる。撮像素子１００ａにおいては、位相差検出時に、一対の画素３００ａ、３００ｂの出力した画素信号が互いに混じり合い、混色を生じた場合には、位相差検出の精度が劣化する。そこで、比較例においては、半導体基板１０を貫通する画素分離壁３０４を設けて、一対の画素３００ａ、３００ｂを効果的に物理的に分離し、その結果、混色の発生を抑え、位相差検出の精度をより向上させることができる。
【0044】
さらに、受光面１０ａ側から撮像素子１００ａを見た場合、撮像素子１００ａの中心近傍の画素分離壁３０４には、スリット３１２（図２参照）が設けられている。また、半導体基板１０内の、当該スリット３１２の領域には、コンフォーマルドーピングにより、画素分離壁３０４を介して、第２の導電型（例えばＰ型）の不純物が拡散され、拡散領域３０６が形成される。当該拡散領域３０６は、位相差検出の精度をより向上させるため、一対の画素３００ａ、３００ｂを電気的に分離し、混色を起こさないようにすることができる。
【0045】
さらに、本実施形態においては、図４及び図５に示すように、スリット３１２内に設けられた拡散領域３０６の下方（表面１０ｂ側）には、イオン注入によって第１の導電型（例えばＮ型）の不純物が導入されることにより拡散領域３２０が形成される。詳細には、上述した拡散領域３０６内の下側領域に、第１の導電型（例えばＮ型）の不純物をイオン注入し、拡散領域３０６に穴をあけるようにすることで、拡散領域３２０が形成される。そして、当該拡散領域３２０は、画素３００ａ、３００ｂの間で生成された電荷をやり取りすることができるオーバーフローパスとして機能する。具体的には、通常の撮像時に、画素３００ａ、３００ｂのいずれか一方の画素の電荷が飽和しそうになった際には、上記オーバーフローパスを介して他方の画素に電荷を移動させることにより、一方の画素の飽和を避けることができる。そして、このようなオーバーフローパスを設けることにより、撮像素子１００ａから出力される画素信号の線形性を確保し、撮像画像の劣化を防ぐことができる。
【0046】
また、比較例においては、半導体基板１０内には、画素３００ａ、３００ｂを取り囲み、隣り合う撮像素子１００ａを物理的に分離する、素子分離壁３１０が設けられている。素子分離壁３１０は、貫通ＤＴＩとして、半導体基板１０を、当該半導体基板１０の膜厚方向に沿って貫通するように設けられたトレンチ（図示省略）と、当該トレンチに埋め込まれた、シリコン酸化膜、シリコン窒化膜、アモルファスシリコン、多結晶シリコン、チタン酸化膜、アルミニウム、タングステン等の酸化膜や金属膜からなる材料とからなる。すなわち、比較例においては、画素分離壁３０４と素子分離壁３１０とは、同一の材料から形成されてもよい。
【0047】
さらに、本比較例においては、画素３００ａの光電変換部３０２と画素３００ｂの光電変換部３０２で生成された電荷は、半導体基板１０の受光面１０ａとは反対側に位置する表面１０ｂ上に設けられた転送トランジスタ（上述した画素トランジスタの１種）の転送ゲート４００ａ、４００ｂを介して、電荷蓄積部（図示省略）へ転送されることとなる。詳細には、転送ゲート４００ａ、４００ｂは、例えば金属膜から形成され、電荷を、例えば、半導体基板１０内に設けられた第１の導電型（例えばＮ型）を持つ半導体領域に設けられた電荷蓄積部（フローティングディフュージョン部）に転送する。
【0048】
以下に、本開示の各実施形態について説明するが、各実施形態においては、特段の記載がない場合には、撮像素子１００は、基本的に比較例の撮像素子１００ａと同様の形態を持つものとする。
【0049】
＜＜３． 第１の実施形態＞＞
＜３．１ 背景及び概要＞
次に、本開示の第１の実施形態を説明する。まずは、本実施形態を説明する前に、図６から図９を参照して、本発明者らが本実施形態を創作するに至る背景及び本実施形態の概要について説明する。図６から図９は、本実施形態の概要を説明する説明図である。
＜３．１ 背景及び概要＞
次に、本開示の第１の実施形態を説明する。まずは、本実施形態を説明する前に、図６から図９を参照して、本発明者らが本実施形態を創作するに至る背景及び本実施形態の概要について説明する。図６から図９は、本実施形態の概要を説明する説明図である。
【0050】
図６を参照して、比較例に係る撮像素子１００ａについて説明する。図６の左側には、比較例に係る撮像素子１００ａの平面図を示し、当該図は、上述した図２に対応する。また、図６の右上には、左側の図におけるａ－ａ´線で撮像素子１００ａを切断した断面を示し、さらに、図６の右下には、右上の図における半導体基板１０の膜厚（深さ）方向のおけるポテンシャルエネルギーの変化を示す。
【0051】
先に説明したように、図６の左上及び左上に示すように、比較例に係る撮像素子１００ａにおいては、画素分離壁３０４により画素３００ａ、３００ｂは物理的に分離され、且つ、画素分離壁３０４に設けられたスリット３１２内の第２の導電型（例えばＰ型）の不純物を含む拡散領域３０６により、電気的に分離されている。さらに、比較例においては、画素３００ａ、３００ｂの間に電荷のやりとりを行うための、第１の導電型（例えばＮ型）の不純物を含むオーバーフローパス３１４が、スリット３１２内に設けられている。従って、図６の右下に示すように、オーバーフローパス３１４の位置では、ポテンシャルが深く（低く）、画素３００ａ、３００ｂの間で電荷をやり取りすることができるようになっている。また、図６の右下に示すように、オーバーフローパス３１４以外の位置では、ポテンシャルが浅く（高く）、画素３００ａ、３００ｂの間を電気的に分離する。また、撮像素子１００ａにおいて暗電流の発生を抑制するために、素子分離壁３１０や画素分離壁３０４の周囲には、第２の導電型（例えばＰ型）の不純物が高い濃度で注入されている。
【0052】
そして、オーバーフローパス３１４を形成するにあたり、先に説明したように、半導体基板１０内に、第１の導電型（例えばＮ型）の不純物をイオン注入することとなる。その際、第１の導電型の不純物が、オーバーフローパス３１４に隣接する、画素分離壁３０４の側壁周囲の第２の導電型（例えばＰ型）の不純物を含む拡散領域３０６に拡散し、画素分離壁３０４の側壁周囲の拡散領域３０６によるピニング効果が弱まることがある。そして、ピニング効果が弱まると、撮像素子１００ａに暗電流が発生しやすくなる。
【0053】
従って、撮像素子１００ａにおいては、不純物をイオン注入する際、その注入量や拡散状態を精度よく制御することが求められる。
【0054】
次に、図７を参照して、画素分離壁３０４のスリット３１２の幅による、スリット３１２内の拡散領域３０６のポテンシャル及び不純物のイオン注入量について説明する。
【0055】
スリット３１２の幅が狭い場合には、コンフォーマルドーピングにより画素分離壁３０４の側壁から拡散した第２の導電型（例えばＰ型）の不純物の影響が強くなるため、スリット３１２内の拡散領域３０６のポテンシャルは浅い（高い）。従って、画素３００ａ、３００ｂの間を分離するための第２の導電型の不純物の注入量は少なくてもよい。一方、画素３００ａ、３００ｂの間で電荷をやり取りするオーバーフローパス３１４を形成するための第１の導電型（例えばＮ型）の不純物の注入量は多くなる。その結果、スリット３１２の幅が狭い場合には、オーバーフローパス３１４に隣接する画素分離壁３０４の側壁周囲の第２の導電型の不純物を含む拡散領域３０６に拡散しやすくなり、ピニング効果が弱まり、撮像素子１００ａに暗電流が発生しやすくなる。
【0056】
スリット３１２の幅が広い場合には、画素分離壁３０４の側壁からスリット３１２の中心軸までの距離が離れているため、スリット３１２の中心軸周囲では第２の導電型（例えばＰ型）の不純物の濃度が低くなりやすく、スリット３１２の幅が狭い場合に比べてポテンシャルが深く（低く）なりやすい。従って、スリット３１２の幅が広い場合には、画素３００ａ、３００ｂを分離するための２の導電型の不純物の注入量を多くする必要がある。その結果、光電変換部３０２にも第２の導電型の不純物が拡散しやすくなり、光電変換部３０２のポテンシャルに大きな影響を与え、且つ、白点発生の恐れが高まることとなる。一方、スリット３１２の幅が広い場合には、画素分離壁３０４の側壁からスリット３１２の中心軸までの距離が離れているため、画素３００ａ、３００ｂの間で電荷をやり取りするオーバーフローパス３１４を形成するための、第１の導電型（例えばＮ型）の不純物の注入量は少なくてもよい。そのため、スリット３１２の幅が広い場合には、オーバーフローパス３１４に隣接する画素分離壁３０４の側壁周囲の拡散領域３０６のピニング効果が弱まることは少なく、撮像素子１００ａに暗電流が発生し難くなる。
【0057】
すなわち、比較例においては、画素３００ａ、３００ｂを分離し、且つ、画素３００ａ、３００ｂの間で電荷をやり取りするために、第１の導電型（例えばＮ型）及び第２の導電型（例えばＰ型）の少なくともいずれかの不純物の注入量を増やすことが求められる。従って、比較例においては、撮像装置１の製造における時間やコストが増加する。また、比較例においては、光電変換部３０２等のポテンシャルやピニング効果を変動させないように、スリット３１２の幅や不純物の注入量を精度よく制御する必要があり、所望の特性を持つ撮像装置１を安定して量産することが難しい。特に、撮像素子１００ａを微細化した場合には、比較例においては、光電変換部３０２等のポテンシャルやピニング効果を変動させないように、スリット３１２の幅や不純物の注入量を精度よく制御することが難しくなる。
【0058】
そこで、本発明者らは、このような状況を鑑みて、以下に説明する本実施形態を創作するに至った。本実施形態においては、オーバーフローパス３１４の位置で、スリット３１２の幅を最も広くし、受光面１０ａ及び表面１０ｂ側で、スリット３１２の幅を狭くする。このようにすることで、本実施形態においては、オーバーフローパス３１４の位置でスリット３１２の幅が広いことから、画素分離壁３０４の側壁からオーバーフローパス３１４までの距離が離れている。従って、本実施形態によれば、オーバーフローパス３１４を形成するための第１の導電型（例えばＮ型）の不純物の注入量を少なくすることができる。さらに、その結果、本実施形態によれば、第１の導電型の不純物が、オーバーフローパス３１４に隣接する画素分離壁３０４の側壁周囲の拡散領域３０６に拡散し難くなり、ピニング効果が弱まることは少なく、撮像素子１００ａに暗電流が発生し難くなる。さらに、本実施形態においては、オーバーフローパス３１４の位置以外ではでスリット３１２の幅が狭いことから、コンフォーマルドーピングにより画素分離壁３０４の側壁から拡散した第２の導電型（例えばＰ型）の不純物の影響が強くなるため、スリット３１２内の拡散領域３０６のポテンシャルは浅い（高い）。従って、本実施形態においては、画素３００ａ、３００ｂの間を分離するための第２の導電型の不純物の注入量は少なくてもよい。
【0059】
図８を参照して、本実施形態に係る撮像素子１００について説明する。図８の左側には、本実施形態に係る撮像素子１００の平面図を示し、当該図は、上述した図２に対応する。また、図８の右上には、左側の図におけるａ－ａ´線で撮像素子１００を切断した断面を示し、さらに、図８の右下には、右上の図における半導体基板１０の膜厚（深さ）方向のおけるポテンシャルエネルギーの変化を示す。
【0060】
本実施形態においては、図８の右下に示すように、オーバーフローパス３１４の位置では、ポテンシャルが深く（低く）、画素３００ａ、３００ｂの間で電荷をやり取りすることができるようになっている。また、図８の右下に示すように、オーバーフローパス３１４以外の位置では、ポテンシャルが浅く（高く）、画素３００ａ、３００ｂの間を電気的に分離する。
【0061】
さらに、本実施形態においては、画素分離壁３０４のスリット３１２をテーパー形状、又は、段差形状にすることで、オーバーフローパス３１４の位置で、スリット３１２の幅を最も広くし、受光面１０ａ及び表面１０ｂ側で、スリット３１２の幅を狭くすることができる。詳細には、図９の左側に示すように、半導体基板１０の表面１０ｂ側及び受光面１０ａ側からそれぞれトレンチを形成する。すなわち、本実施形態においては、２段でトレンチを形成することにより、画素分離壁３０４のスリット３１２をテーパー形状にすることができる。また、図９の右側に示すように、半導体基板１０の表面１０ｂ側から２回に分けて、深さの異なるトレンチを形成し、さらに、受光面１０ａ側からそれぞれトレンチを形成する。すなわち、本実施形態においては、３段でトレンチを形成することにより、画素分離壁３０４のスリット３１２を段差形状にすることができる。
【0062】
このように、本実施形態によれば、オーバーフローパス３１４を形成するための第１の導電型（例えばＮ型）の不純物の注入量を少なくすることができる。その結果、本実施形態によれば、第１の導電型の不純物が、オーバーフローパス３１４に隣接する画素分離壁３０４の側壁周囲の拡散領域３０６に拡散し難くなり、ピニング効果が弱まることは少なく、撮像素子１００ａに暗電流が発生し難くなる。さらに、本実施形態によれば、画素３００ａ、３００ｂの間を分離するための第２の導電型の不純物の注入量は少なくてもよい。また、本実施形態によれば、撮像素子１００を微細化した場合であっても、光電変換部３０２等のポテンシャルやピニング効果を変動させ難くなるため、所望の特性を持つ撮像装置１を安定して量産することが容易となる。以下、本実施形態の詳細を順次説明する。
【0063】
＜３．２ 実施形態＞
次に、図１０から図１３を参照して、本実施形態に係る撮像素子１００の断面構成例について説明する。図１０から図１３は、本実施形態に係る撮像素子１００の断面構成例を示す説明図であり、詳細には、図５に示す断面のうちのスリット３１２の部分を拡大した図である。
次に、図１０から図１３を参照して、本実施形態に係る撮像素子１００の断面構成例について説明する。図１０から図１３は、本実施形態に係る撮像素子１００の断面構成例を示す説明図であり、詳細には、図５に示す断面のうちのスリット３１２の部分を拡大した図である。
【0064】
まずは、本実施形態においては、比較例と同様に、図１０の左端に示すように、画素分離壁３０４は、半導体基板１０の膜厚方向（深さ方向）に沿って延伸するスリット３１２を有する。また、本実施形態においては、スリット３１２の幅は、半導体基板１０の深さ方向において、受光面１０ａと、受光面１０ａと対向する半導体基板１０の表面１０ｂとの間に位置する深さで、最大幅を持つ。さらに、本実施形態においては、スリット３１２の幅は、最大幅の位置から受光面１０ａに向かって漸次狭くなっており、最大幅の位置から表面１０ｂに向かって漸次狭くなっている。なお、本実施形態においては、最大幅の位置は、受光面１０ａと表面１０ｂとの間に位置する深さであれば特に限定されるものではない。例えば、画素アレイ部３０における撮像素子１００の位置に応じて、最大幅の位置を変えてもよい。また、例えば、撮像素子１００の受光する光の色に応じて、最大幅の位置を変えてもよい。また、図１０の左端に示す例では、スリット３１２は、受光面１０ａで最小幅を持つが、本実施形態においては、表面１０ｂで最小幅を持っていてもよく、もしくは、受光面１０ａ及び表面１０ｂで最小幅を持っていてもよい。
【0065】
また、本実施形態においては、図１０の左端に示すように、画素分離壁３０４は、スリット３１２を挟んで互いに対向する一対の壁部（第１の壁部及び第２の壁部）３０４ａ、３０４ｂを有する。そして、壁部３０４ａの壁部３０４ｂと対向する面、及び、壁部３０４ｂの壁部３０４ａと対向する面は、スリット３１２の中心軸に対して線対称となっている。さらに、スリット３１２は、最大幅の位置から受光面１０ａ及び表面１０ｂに向かって狭くなるテーパー形状を持つ。詳細には、壁部３０４ａの壁部３０４ｂと対向する面、及び、壁部３０４ｂの壁部３０４ａと対向する面は、半導体基板１０の表面１０ｂの垂線に対して斜めに交わる斜面からなる２つの領域を有する。
【0066】
また、本実施形態においては、スリット３１２内には、第２の導電型（例えばＰ型）の不純物を含む拡散領域３０６が設けられており、拡散領域３０６は、スリット３１２が最大幅を持つ位置において、第１の導電型（例えばＮ型）の不純物を含むオーバーフローパス（第１のオーバーフローパス）３１４を有する。
【0067】
また、本実施形態においては、図１０の左端から２番目に示すように、拡散領域３０６は、スリット３１２が最大幅を持つ位置以外の位置において、第１の導電型（例えばＮ型）の不純物を含む１つ又は複数のオーバーフローパス（第２のオーバーフローパス）３１４をさらに有していてもよい。
【0068】
また、本実施形態においては、図１０の右端に示すように、壁部３０４ａの壁部３０４ｂと対向する面、及び、壁部３０４ｂの壁部３０４ａと対向する面は、半導体基板１０の表面１０ｂの垂線に対して斜めに交わる斜面からなる２つの領域、及び、表面１０ｂに対して垂直である面からなる領域を有していてもよい。
【0069】
また、図１１の左端に示す例では、画素分離壁３０４のスリット３１２の幅は、半導体基板１０の深さ方向において、受光面１０ａと表面１０ｂとの間に位置する深さで、最大幅を持つ。さらに、当該例においては、スリット３１２の幅は、最大幅の位置に対して受光面１０ａ側で狭くなっており、最大幅の位置に対して表面１０ｂ側で狭くなっている。さらに、当該例においては、壁部３０４ａの壁部３０４ｂと対向する面、及び、壁部３０４ｂの壁部３０４ａと対向する面は、段差形状、すなわち、表面１０ｂに対して垂直である面からなる複数の領域を有している。
【0070】
また、図１１の左端から２番目に示す例においては、最大幅の位置で、壁部３０４ａの壁部３０４ｂと対向する面、及び、壁部３０４ｂの壁部３０４ａと対向する面は、表面１０ｂに対して垂直である面からなる領域を有する。さらに、当該例においては、壁部３０４ａの壁部３０４ｂと対向する面、及び、壁部３０４ｂの壁部３０４ａと対向する面は、最大幅の以外の位置で、半導体基板１０の表面１０ｂの垂線に対して斜めに交わる斜面からなる領域を有している。
【0071】
また、図１１の左端から３番目に示す例においては、図１１の左端から２番目の例と異なり、壁部３０４ａの壁部３０４ｂと対向する面、及び、壁部３０４ｂの壁部３０４ａと対向する面は、最大幅の位置に対して受光面１０ａ側において、半導体基板１０の表面１０ｂの垂線に対して斜めに交わる斜面からなる領域を有している。
【0072】
また、図１１の右端に示す例においては、図１１の左端から２番目の例と異なり、壁部３０４ａの壁部３０４ｂと対向する面、及び、壁部３０４ｂの壁部３０４ａと対向する面は、最大幅の位置に対して表面１０ｂ側において、半導体基板１０の表面１０ｂの垂線に対して斜めに交わる斜面からなる領域を有している。
【0073】
図１０及び図１１に示す例では、壁部３０４ａの壁部３０４ｂと対向する面、及び、壁部３０４ｂの壁部３０４ａと対向する面は、スリット３１２の中心軸に対して線対称であった。しかしながら、本実施形態においては、これに限定されるものではなく、壁部３０４ａの壁部３０４ｂと対向する面、及び、壁部３０４ｂの壁部３０４ａと対向する面は、スリット３１２の中心軸に対して非対称であってもよい。
【0074】
まずは、本実施形態においては、図１２の左端に示すように、壁部３０４ａの壁部３０４ｂと対向する面は、半導体基板１０の表面１０ｂの垂線に対して斜めに交わる斜面からなる２つ領域を有する。一方、壁部３０４ｂの壁部３０４ａと対向する面は、表面１０ｂに対して垂直である面からなる。すなわち、本実施形態においては、壁部３０４ａの壁部３０４ｂと対向する面、及び、壁部３０４ｂの壁部３０４ａと対向する面は、スリット３１２の中心軸に対して非対称となっている。
【0075】
また、図１２の左端から２番目に示す例においても、拡散領域３０６は、スリット３１２が最大幅を持つ位置以外の位置において、第１の導電型（例えばＮ型）の不純物を含む１つ又は複数のオーバーフローパス（第２のオーバーフローパス）３１４をさらに有していてもよい。
【0076】
また、図１２の右端に示す例においては、壁部３０４ａの壁部３０４ｂと対向する面は、半導体基板１０の表面１０ｂの垂線に対して斜めに交わる斜面からなる領域、及び、表面１０ｂに対して垂直である面からなる領域を有している。一方、壁部３０４ｂの壁部３０４ａと対向する面は、表面１０ｂに対して垂直である面からなる。
【0077】
また、本実施形態においては、図１３の左端に示す例においては、壁部３０４ａの壁部３０４ｂと対向する面は、段差形状、すなわち、表面１０ｂに対して垂直である面からなる複数の領域を有している。一方、壁部３０４ｂの壁部３０４ａと対向する面は、表面１０ｂに対して垂直である面からなる。
【0078】
また、図１３の左端から２番目に示す例においては、最大幅の位置で、壁部３０４ａの壁部３０４ｂと対向する面は、表面１０ｂに対して垂直である面からなる領域を有する。さらに、当該例においては、壁部３０４ａの壁部３０４ｂと対向する面は、最大幅の位置に対して受光面１０ａ側において、表面１０ｂに対して垂直である面からなる領域を持つ。また、当該例においては、壁部３０４ａの壁部３０４ｂと対向する面は、最大幅の位置に対して表面１０ｂ側において、半導体基板１０の表面１０ｂの垂線に対して斜めに交わる斜面からなる領域を有する。一方、壁部３０４ｂの壁部３０４ａと対向する面は、表面１０ｂに対して垂直である面からなる。
【0079】
また、図１３の左端から３番目に示す例においては、最大幅の位置で、壁部３０４ａの壁部３０４ｂと対向する面は、表面１０ｂに対して垂直である面からなる領域を有する。さらに、当該例においては、壁部３０４ａの壁部３０４ｂと対向する面は、最大幅の以外の位置で、半導体基板１０の表面１０ｂの垂線に対して斜めに交わる斜面からなる領域を有する。一方、壁部３０４ｂの壁部３０４ａと対向する面は、表面１０ｂに対して垂直である面からなる。
【0080】
また、図１３の右端に示す例においては、図１１の左端から３番目の例と異なり、壁部３０４ａの壁部３０４ｂと対向する面は、最大幅の位置に対して表面１０ｂ側において、半導体基板１０の表面１０ｂの垂線に対して斜めに交わる斜面からなる領域を有している。
【0081】
以上のように、本実施形態においては、オーバーフローパス３１４の位置で、スリット３１２の幅を最も広くし、受光面１０ａ及び表面１０ｂ側で、スリット３１２の幅を狭くする。このようにすることで、本実施形態においては、オーバーフローパス３１４の位置でスリット３１２の幅が広いことから、画素分離壁３０４の側壁からオーバーフローパス３１４までの距離が離れている。従って、本実施形態によれば、オーバーフローパス３１４を形成するための第１の導電型（例えばＮ型）の不純物の注入量を少なくすることができる。さらに、その結果、本実施形態によれば、第１の導電型の不純物が、オーバーフローパス３１４に隣接する画素分離壁３０４の側壁周囲の拡散領域３０６に拡散し難くなり、ピニング効果が弱まることは少なく、撮像素子１００ａに暗電流が発生し難くなる。さらに、本実施形態においては、オーバーフローパス３１４の位置以外ではでスリット３１２の幅が狭いことから、コンフォーマルドーピングにより画素分離壁３０４の側壁から拡散した第２の導電型（例えばＰ型）の不純物の影響が強くなるため、スリット３１２内の拡散領域３０６のポテンシャルは浅い（高い）。従って、本実施形態においては、画素３００ａ、３００ｂの間を分離するための第２の導電型の不純物の注入量は少なくてもよい。そして、本実施形態によれば、撮像素子１００を微細化した場合であっても、光電変換部３０２等のポテンシャルやピニング効果を変動させ難くなるため、所望の特性を持つ撮像装置１を安定して量産することが容易となる。
【0082】
【0083】
＜３．３ 変形例＞
次に、図１４を参照して、本実施形態の変形例として、撮像素子１００の平面構成例について説明する。図１４は、本実施形態の変形例に係る撮像素子１００の平面構成例を示す説明図であり、詳細には、図２に示す平面図に対応する。
次に、図１４を参照して、本実施形態の変形例として、撮像素子１００の平面構成例について説明する。図１４は、本実施形態の変形例に係る撮像素子１００の平面構成例を示す説明図であり、詳細には、図２に示す平面図に対応する。
【0084】
図１４の左側に示すように、画素３００ａ、３００ｂは、行方向（図１４中の左右方向）に隣り合う画素３００ａ、３００ｂの間を列方向（図２中の上下方向）に延伸するように、画素分離壁３０４が設けられている。本実施形態においては、画素分離壁３０４は、撮像素子１００の中心を通過するように設けられることに限定されるものではなく、図１４の左側に示すように、行方向において、中心から所定の距離だけずれた位置を通過するように設けられていてもよい。例えば、図１４の左側に示す例においては、画素分離壁３０４のスリット３１２は、行方向において、中心に対して所定の距離だけ図中左側にずれて位置している。
【0085】
また、図１４の右側に示すように、画素分離壁３０４のスリット３１２は、撮像素子１００の中心に設けられることに限定されるものではなく、列方向において、中心に対して所定の距離だけずれて位置していてもよい。例えば、図１４の右側に示す例においては、画素分離壁３０４のスリット３１２は、列方向（図２中の上下方向）において、中心に対して所定の距離だけ図中下側にずれて位置している。
【0086】
本変形例においては、例えば、画素アレイ部３０における撮像素子１００の位置に応じて、スリット３１２の位置を変えてもよい。また、例えば、撮像素子１００の受光する光の色に応じて、スリット３１２の位置を変えてもよい。
【0087】
＜＜４． 第２の実施形態＞＞
＜４．１ 背景及び概要＞
以下、本開示の第２の実施形態を説明する。まずは、本実施形態を説明する前に、図１５を参照して、本発明者らが本実施形態を創作するに至る背景及び本実施形態の概要について説明する。図１５は、本実施形態の概要を説明する説明図である。なお、図１５においては、オーバーフローパス３１４を「ＯＦＢ」と称し、画素３００ａ、３００ｂを「Ｌ」、「Ｒ」と称している。
＜４．１ 背景及び概要＞
以下、本開示の第２の実施形態を説明する。まずは、本実施形態を説明する前に、図１５を参照して、本発明者らが本実施形態を創作するに至る背景及び本実施形態の概要について説明する。図１５は、本実施形態の概要を説明する説明図である。なお、図１５においては、オーバーフローパス３１４を「ＯＦＢ」と称し、画素３００ａ、３００ｂを「Ｌ」、「Ｒ」と称している。
【0088】
ところで、撮像素子１００に対して更なる微細化が求められているが、比較例に係る撮像素子１００ａをより微細化した場合、オーバーフローパス３１４のポテンシャルの制御が難しくなり、以下のような現象が顕著に現れてくると予想される。
【0089】
図１５の左側に示すように、オーバーフローパス３１４のポテンシャルが高い（浅い）場合には、画素３００ａ、３００ｂのそれぞれの飽和電荷量（Ｑｓ）が多くなる。従って、画素３００ａ、３００ｂのそれぞれの飽和電荷量（Ｑｓ）が多いことから、位相差検出精度が高くなる。また、被写体の撮像画像を取得する際、すなわち、一対の画素３００ａ、３００ｂを１つの画素として使用する際に、一方の画素３００ａの電荷が飽和した場合には、他方の画素３００ｂへ電荷を流入させるようにして、画素信号の線形性を確保していた。しかしながら、オーバーフローパス３１４のポテンシャルが高すぎると、画素３００ａ、３００ｂとの間で電荷のやりとりが難しくなり、一方の画素３００ａの電荷は、一方の画素３００ａの電荷蓄積部へ流入してしまう。そして、このような場合、一対の画素３００ａ、３００ｂを１つの画素とし、これらの電荷を加算評価しようとする際には、露光時間と出力波形との間の線形性が失われて、出力結果が不良となる。
【0090】
一方、図１５の右側に示すように、オーバーフローパス３１４のポテンシャルが低い（深い）場合には、画素３００ａ、３００ｂのそれぞれの飽和電荷量（Ｑｓ）が少なくなる。従って、位相差検出精度が低くなることとなる。しかしながら、被写体の撮像画像を取得する際、すなわち、一対の画素３００ａ、３００ｂを１つの画素として使用する際には、画素３００ａ、３００ｂとの間で電荷のやりとりが容易となる。従って、オーバーフローパス３１４のポテンシャルが低い場合には、一方の画素３００ａの電荷が飽和した際、他方の画素３００ｂへ電荷の流入は容易であり、一方の画素３００ａの電荷蓄積部への流入が抑制される。その結果、オーバーフローパス３１４のポテンシャルが低い場合には、一対の画素３００ａ、３００ｂを１つの画素とし、これらの電荷を加算評価しようとする際に、露光時間と出力波形との間の線形性が維持されていることから、出力結果が不良となることが抑制される。
【0091】
以上のように、オーバーフローパス３１４のポテンシャルは、位相差検出と出力波形の線形性との間のトレードオフの関係に強く影響を与えるため、適切なレベルになるように制御することが求められる。従って、特に、撮像素子１００ａを微細化した場合、所望の特性を持つ撮像装置１を安定して量産することが難しい。
【0092】
さらに、撮像素子１００を微細化するにつれて、電荷蓄積部とスリット３１２との距離が近くなることから、撮像素子１００の製造時に、電荷蓄積部から第１の導電型（例えばＮ型）の不純物が拡散し、画素３００ａ、３００ｂを電気的に分離するスリット３１２内の拡散領域３０６のポテンシャルが変動し、画素３００ａ、３００ｂの分離が難しくなる。さらに、拡散領域３０６のポテンシャルが変動することから、オーバーフローパス３１４のポテンシャルも変動する。場合によっては、オーバーフローパス３１４以外の箇所でポテンシャルが深くなり、意図せずオーバーフローパスが形成されることもある。このようなオーバーフローパスが形成された場合には、画素３００ａ、３００ｂの分離が難しくなる。位相差検出は、一対の画素３００ａ、３００ｂでの電荷量の差に基づく画素信号を用いているため、このように画素３００ａ、３００ｂの分離ができていないと、画素信号が互いに交じり合い位相差検出の精度が劣化することとなる。
【0093】
また、撮像素子１００を微細化するにつれて、位相差検出時に動作する、転送ゲート４００とオーバーフローパス３１４との距離が近くなり、転送ゲート４００に印加した電圧により、オーバーフローパス３１４のポテンシャルが大きく変動してしまい、転送不良が生じる場合もある。
【0094】
すなわち、撮像素子１００をより微細化した場合、撮像素子１００の製造時に、電荷蓄積部から第１の導電型（例えばＮ型）の不純物が拡散することで、画素３００ａ、３００ｂを電気的に分離するスリット３１２内の拡散領域３０６のポテンシャルが変動し、画素３００ａ、３００ｂの分離が難しくなる。さらに、転送ゲート４００とオーバーフローパス３１４との距離が近くなり、電荷蓄積時／信号出力のため転送ゲート４００をオン／オフした際に、オーバーフローパス３１４のポテンシャルの変動が大きくなる。
【0095】
そこで、本発明者らは、このような状況を鑑みて、以下に説明する本開示の第２の実施形態を創作するに至った。本発明者らは、撮像素子１００を微細化しても、オーバーフローパス３１４や拡散領域３０６のポテンシャルの変動を抑制するために、電荷蓄積部とスリット３１２の拡散領域３０６及びオーバーフローパス３１４との間に、素子分離膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ；ＳＴＩ）を設けることとで、両者を離すことを着想した。さらに、本発明者らは、転送ゲート４００とオーバーフローパス３１４とをより離すことができる構成を着想した。そして、本発明者らは、このような着想から、第２の実施形態を創作するに至った。
【0096】
本実施形態においては、電荷蓄積部とスリット３１２内の拡散領域３０６及びオーバーフローパス３１４との間に、ＳＴＩを設けることにより、撮像素子１００の製造時に、電荷蓄積部から第１の導電型（例えばＮ型）の不純物がオーバーフローパス３１４周囲の拡散領域３０６に拡散することを抑制する。さらに、電荷蓄積部と転送ゲート４００とを隣接配置することにより、ＳＴＩにより電荷蓄積部と離されたオーバーフローパス３１４と、転送ゲート４００とをより離すことができる。その結果、本実施形態によれば、オーバーフローパス３１４のポテンシャルを所望の状態にすることが容易となり、撮像素子１００を微細化した場合であっても、所望の特性を持つ撮像装置１を安定して量産することが可能となる。以下、このような本実施形態の詳細を順次説明する。
【0097】
【0098】
まずは、図１６に示す例を説明する。図１６の上段は、図２に対応する、本実施形態の撮像素子１００の平面構成例を示す平面図であり、図１６の下段左側には、上段の図におけるＥ－Ｅ´線で撮像素子１００を切断した断面を、図１６の下段右側には、上段の図におけるＦ－Ｆ´線で撮像素子１００を切断した断面を示す。
【0099】
本実施形態においても、比較例と同様に、撮像素子１００は、半導体基板１０の素子領域を取り囲み、撮像素子１００ごとの素子領域を区画する素子分離壁３１０を有する。そして、撮像素子１００は、素子分離壁３１０に取り囲まれた素子領域内に互いに隣接する画素３００ａ、３００ｂを有する。
【0100】
また、本実施形態においても、画素３００ａ、３００ｂは、素子分離壁３１０と一体となって形成された画素分離壁３０４によって分離されている。詳細には、画素分離壁３０４は、行方向（上段の図中の左右方向）に隣り合う画素３００ａ、３００ｂの間を列方向（上段の図中の上下方向）に延伸するように設けられている。さらに、画素分離壁３０４は、撮像素子１００の中心に、スリット３１２を有する。また、半導体基板１０内の、当該スリット３１２内の領域には、コンフォーマルドーピングにより、画素分離壁３０４を介して第２の導電型（例えばＰ型）の不純物が拡散され、拡散領域３０６が形成される。さらに、本実施形態においても、当該スリット３１２内の、半導体基板１０の表面１０ｂ側の領域には、イオン注入により第１の導電型（例えばＮ型）の不純物が導入され、オーバーフローパス３１４が形成されている。
【0101】
さらに、本実施形態においては、半導体基板１０の表面１０ｂ側に、画素３００ａ、３００ｂごとに、電荷を転送する転送ゲート４００が設けられている。転送ゲート４００は、表面１０ｂから半導体基板１０の深さ方向に沿って延伸する垂直ゲート部４００ｃを有する。垂直ゲート部４００ｃの周囲には、光電変換部３０２から後述する電荷蓄積部６０１に向かって、第１の導電型の不純物の拡散領域、第２の導電型の不純物の拡散領域、第１の導電型の不純物の拡散領域の順に拡散領域が並んでいる。そして、転送ゲート４００の電圧を印加することにより、垂直ゲート部４００ｃの界面付近に反転チャネルが形成されることから、光電変換部３０２からの電荷が電荷蓄積部６０１に転送される。本実施形態においては、垂直ゲート部４００ｃを有する垂直ゲート構造を持つ転送ゲート４００を用いることにより、ゲート長を半導体基板１０の深さ方向で確保し、スリット３１２内の拡散領域３０６までの距離を長くすることができることから、転送ゲート４００のオン／オフ時の転送ゲート４００に印加される電圧の変化により、スリット３１２内の拡散領域３０６のポテンシャルが大きく変化することを抑制することができる。
【0102】
また、本実施形態においては、転送ゲート４００は、スリット３１２からより離すように、すなわち、転送ゲート４００をオーバーフローパス３１４からより離すために、撮像素子１００の隅に配置することが好ましい。また、本実施形態においては、転送ゲート４００に隣接するように、半導体基板１０の表面１０ｂ側に、画素３００ａ、３００ｂごとに、電荷を蓄積する電荷蓄積部６０１ａ、６０１ｂが設けられている。電荷蓄積部６０１ａ、６０１ｂは、第１の導電型（例えばＮ型）の不純物を含む。なお、図では図示を省略しているが、２つの電荷蓄積部６０１ａ、６０１ｂは、配線により互いに電気的に接続されていてもよい。
【0103】
さらに、本実施形態においては、電荷蓄積部６０１とスリット３１２内の拡散領域３０６とを列方向（上段の図中の上下方向）において隔てるように、ＳＴＩ（拡散領域分離壁）３３０が設けられている。ＳＴＩ３３０は、半導体基板１０を表面１０ｂから延伸するトレンチ内に絶縁膜を埋め込むことにより形成される。ＳＴＩ３３０は、半導体基板１０の深さ方向（膜厚方向）において、電荷蓄積部６０１に比べて深く延伸していることが好ましい。本実施形態においては、電荷蓄積部６０１とスリット３１２内の拡散領域３０６及びオーバーフローパス３１４との間に、ＳＴＩ３３０を設けることにより、撮像素子１００の製造時に、電荷蓄積部６０１から第１の導電型（例えばＮ型）の不純物が拡散領域３０６に拡散することを抑制することができる。なお、ＳＴＩ３３０は、図１６の下段右側に示すように、第２の導電型（例えばＰ型）の不純物を含む拡散領域３２２により囲まれている。
【0104】
また、本実施形態においては、ＳＴＩ３３０は、撮像素子１００の行方向（上段の図中の左右方向）において素子分離壁３１０を横断していることから、転送ゲート４００も、ＳＴＩ３３０により、スリット３１２内に設けられたオーバーフローパス３１４と隔てられている。本実施形態においては、ＳＴＩ３３０により、オーバーフローパス３１４と、転送ゲート４００とをより離すことができることから、電荷蓄積時／信号出力のために転送ゲート４００をオン／オフした際にオーバーフローパス３１４のポテンシャルが大きく変化することを抑制することができる。
【0105】
また、図１７は、図１６の上段の図に対応する、本実施形態の撮像素子１００の平面構成例を示す平面図である。図１７に示す例においては、転送ゲート４００は、略垂直三角形又は略三角形の形状を持っていてもよい。詳細には、転送ゲート４００は、略垂直三角形の形状を持ち、その垂直三角形の垂直角が撮像素子１００の隅に位置するように、転送ゲート４００が配置される。図１７に示す例においては、このような形状や配置にすることで、転送ゲート４００の斜辺はスリット３１２からより離すことができることから、電荷蓄積時／信号出力のために転送ゲート４００をオン／オフした際にオーバーフローパス３１４のポテンシャル変動を抑制することができる。さらに、転送ゲート４００の形状をこのようにすることで、電荷転送時に電荷が通るチャネル幅をより広くすることができるため、電荷転送不良による画質劣化を抑制することができる。
【0106】
また、図１８は、図１６の上段の図に対応する、本実施形態の撮像素子１００の平面構成例を示す平面図である。図１８の示す例においては、ＳＴＩ３３０は、撮像素子１００の行方向（図１８中の左右方向）において素子分離壁３１０を横断しておらず、撮像素子１００の中心近傍にのみ延伸している。従って、当該例においては、転送ゲート４００は、ＳＴＩ３３０により、スリット３１２内のオーバーフローパス３１４を隔てられてない。さらに、当該例においては、転送ゲート４００は、素子分離壁３１０とＳＴＩ３３０との間まで延伸させることにより、転送ゲート４００を撮像素子１００の中心により近づけることができる。その結果、当該例においては、電荷転送時に、光電変換部３０２の電荷をより転送しやすくなり、転送不良による画質劣化を抑制することができる。
【0107】
また、図１９は、図１６の上段の図に対応する、本実施形態の撮像素子１００の平面構成例を示す平面図である。図１９に示す例においては、図１７に示す例と図１８に示す例を組み合わせている。このようにすることで、図１９に示す例においては、ＳＴＩ３３０は、撮像素子１００の行方向（図中の左右方向）において素子分離壁３１０を横断しておらず、撮像素子１００の中心近傍にのみ延伸していることから、略垂直三角形状の転送ゲート４００は、素子分離壁３１０とＳＴＩ３３０との間まで延伸することができる。従って、当該例によれば、転送ゲート４００の面積を大きくすることができる。その結果、当該例によれば、電荷転送時に電荷が通るチャネル幅をより広く形成することができるため、電荷転送不良による画質劣化を抑制することができる。さらに、当該例においては、転送ゲート４００を撮像素子１００の中心により近づけることができることから、電荷転送時に、光電変換部３０２の電荷をより転送しやすくなり、転送不良による画質劣化を抑制することができる。
【0108】
また、図２０は、図１６の上段の図に対応する、本実施形態の撮像素子１００の平面構成例を示す平面図である。図２０に示す例においては、画素分離壁３０４は、これまで説明した例と同様に、行方向（図中の左右方向）に隣り合う画素３００ａ、３００ｂの間を列方向（図中の上下方向）に延伸するように設けられている。しかしながら、当該例においては、スリット３１２は、撮像素子１００の中心ではなく、列方向において、電荷蓄積部６０１及び転送ゲート４００から離すように、中心から所定の距離だけ離れた位置に設けられる。詳細には、当該例においては、スリット３１２は、撮像素子１００の中心から図中下側にずれた位置に設けられている。当該例においては、このようにすることで、転送ゲート４００とスリット３１２内の拡散領域３０６とをより離すことができることから、電荷蓄積時／信号出力のため転送ゲート４００をオン／オフした際に拡散領域３０６のポテンシャル変動を抑制することができる。
【0109】
また、図２１の上段は、図１６の上段の図に対応する、本実施形態の撮像素子１００の平面構成例を示す平面図であり、図２１の下段は、上段の図におけるＧ－Ｇ´線で撮像素子１００を切断した断面の拡大図である。図２１に示す例においては、ＳＴＩ３３０は、スリット３１２の上側にも拡張して拡張部３３０ａを有する。拡張部３３０ａは、半導体基板１０の深さ方向（膜厚方向）において、第２の導電型（例えばＰ型）の不純物の濃度が異なる複数の拡散領域３０６ａ、３０６ｂ、３０６ｃからなる拡散領域３０６と重畳する。さらに、オーバーフローパス３１４も、半導体基板１０の深さ方向において拡張部３３０ａと重畳する。このようにすることで、製造時に、ＳＴＩ３３０となるトレンチを半導体基板１０に形成し、当該トレンチを介して、オーバーフローパス３１４を形成するための不純物の注入をセルフアラインで行うことができる。従って、当該例においては、より安定して、オーバーフローパス３１４のポテンシャルを調整することができる。なお、図２１の上段に示すように、ＳＴＩ３３０は、拡張部３３０ａと一体となってＴ字の形状を持つ。また、図２１の下段に示すＳＴＩ３３０の断面は、台形であることに限定されるものではなく、角に丸みを持つ台形であってもよい。このような形状にすることで、電界集中を避けることができる。
【0110】
また、図２２は、図１６の上段の図におけるＥ－Ｅ´線で撮像素子１００を切断した断面に対応する。本実施形態においては、素子分離壁３１０及び画素分離壁３０４は、半導体基板１０を貫通する、貫通ＤＴＩであることに限定されるものではない。例えば、図２２に示す例においては、素子分離壁３１０及び画素分離壁３０４は、受光面１０ａから半導体基板１０をその膜厚の途中まで貫通するトレンチを有する裏面ＤＴＩ３２４と、半導体基板１０の深さ方向（膜厚方向）において、裏面ＤＴＩ３２４と重畳するように設けられた、第２の導電型（例えばＰ型）の不純物を含む拡散領域３２６とから構成してもよい。
【0111】
以上のように、本実施形態においては、電荷蓄積部６０１とスリット３１２内の拡散領域３０６及びオーバーフローパス３１４との間に、ＳＴＩ３３０を設けることにより、撮像素子１００の製造時に、電荷蓄積部６０１から第１の導電型（例えばＮ型）の不純物がオーバーフローパス３１４周囲の拡散領域３０６に拡散することを抑制する。さらに、電荷蓄積部６０１と転送ゲート４００とを隣接配置することにより、ＳＴＩ３３０により電荷蓄積部６０１と離されたオーバーフローパス３１４と、転送ゲート４００とをより離すことができる。その結果、本実施形態によれば、オーバーフローパス３１４のポテンシャルを所望の状態にすることが容易となり、撮像素子１００を微細化した場合であっても、所望の特性を持つ撮像装置１を安定して量産することが可能となる。
【0112】
【0113】
＜４．３ 製造方法＞
次に、図２３から図２５を参照して、本実施形態に係る撮像素子１００の製造方法について説明する。図２３から図２５は、本実施形態に係る撮像素子１００の製造方法における断面構造を示す説明図である。
次に、図２３から図２５を参照して、本実施形態に係る撮像素子１００の製造方法について説明する。図２３から図２５は、本実施形態に係る撮像素子１００の製造方法における断面構造を示す説明図である。
【0114】
まずは、図２３及び図２４を参照して、本実施形態に係る撮像素子１００の製造方法を説明する。図２３は、図１６におけるＥ－Ｅ´線で撮像素子１００を切断した断面に対応し、図２４は、図１６におけるＨ－Ｈ´線で撮像素子１００を切断した断面に対応する。
【0115】
まずは、第１の導電型の半導体基板１０に対して半導体基板１０を貫通するトレンチを形成し、トレンチ内を絶縁膜で埋め込むことにより、素子分離壁３１０及び画素分離壁３０４を形成する（図２４の上段の左端及び左から２番目の図を参照）。さらに、半導体基板１０の表面１０ｂ側から浅いトレンチを形成し、トレンチ内を絶縁膜で埋め込むことにより、ＳＴＩ３３０を形成する（図２４の上段の左から３番目の図を参照）。さらに、ＳＴＩ３３０と素子分離壁３１０との間の表面１０ｂ側に、第２の不純物を注入し、さらに第１の不純物を注入する（図２３の上段左端及び中央、図２４の上段右端の図を参照）。
【0116】
さらに、半導体基板１０の表面１０ｂ側から浅いトレンチを形成し、トレンチを底面及び側壁を覆うようにシリコン酸化膜等の絶縁膜を形成する（図２３の上段右端及び中段左端、図２４の中段左端及び左から２番目の図を参照）。さらに、トレンチを埋め込むように、ポリシリコン膜を形成し、ポリシリコン膜の上面を平坦化する（図２３の中段左から２番目及び３番目、図２４の中段左から３番目及び右端の図を参照）。さらに、ポリシリコン膜を、所定のパターンを持つマスク等を用いてでパターニングすることにより、転送ゲート４００が形成される（図２３の中段右端、図２４の下段左端の図を参照）。そして、転送ゲート４００を覆うように、シリコン酸化膜等の絶縁膜を形成し、絶縁膜を転送ゲート４００の端部のみ残すようにエッチングを行う（図２３の下段左端及び左から２番目、図２４の下段左から２番目及び右端の図を参照）。さらに、絶縁膜（サイドウォール）に覆われた転送ゲート４００の間の半導体基板１０に第１の不純物を注入することにより、所望の位置に、電荷蓄積部６０１が形成される（図２３の下段右端の図を参照）。
【0117】
また、図２５に示すように、転送ゲート４００を覆う絶縁膜（サイドウォール）の形状を半導体基板１０に埋め込まれるような掘り込み型構造にしてもよい。このようにすることで、転送ゲート４００に印加される電圧により発生する電界が緩和され、撮像素子１００における白点の発生を抑制することができる。この際、図２５に示すように、転送ゲート４００を覆う絶縁膜は、高温シリコン酸化膜（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）を用いることが好ましい。なお、製造方法については、図２３及び図２４を参照して説明した手順を同じであるため、ここでは詳細を説明しない。
【0118】
＜＜５． 第３の実施形態＞＞
＜５．１ 背景及び概要＞
以下、本開示の第３の実施形態を説明する。まずは、本実施形態を説明する前に、図２６を参照して、本発明者らが本実施形態を創作するに至る背景及び本実施形態の概要について説明する。図２６は、本実施形態の概要を説明する説明図であり、本発明者らが本開示の実施形態をなす前に検討を重ねていた比較例に係る撮像素子１００ａの構成を示す。詳細には、図２６の左側には、比較例に係る撮像素子１００ａの平面構成例を示し、図２６の右側には、比較例に係る撮像素子１００ａの断面構成例を示し、詳細には、左側の図におけるｅ－ｅ´線による断面を示す。
＜５．１ 背景及び概要＞
以下、本開示の第３の実施形態を説明する。まずは、本実施形態を説明する前に、図２６を参照して、本発明者らが本実施形態を創作するに至る背景及び本実施形態の概要について説明する。図２６は、本実施形態の概要を説明する説明図であり、本発明者らが本開示の実施形態をなす前に検討を重ねていた比較例に係る撮像素子１００ａの構成を示す。詳細には、図２６の左側には、比較例に係る撮像素子１００ａの平面構成例を示し、図２６の右側には、比較例に係る撮像素子１００ａの断面構成例を示し、詳細には、左側の図におけるｅ－ｅ´線による断面を示す。
【0119】
比較例においては、図２６に示すように、画素３００ａ、３００ｂの光電変換部３０２で発生した電荷は、転送ゲート４００により、電荷蓄積部６０１へ転送される。効率よく電荷を転送するために、転送ゲート４００による半導体基板１０内のポテンシャルの変調度を高くすることが求められるが、その対応策の１つとして、転送ゲート４００の面積を大きくすることが考えられる。しかしながら、転送ゲート４００の面積を大きくすると、図２６の左側の平面図からわかるように、転送ゲート４００とスリット３１２内のオーバーフローパス３１４と近くなる。そのため、転送ゲート４００をオンした際に、電荷は電荷蓄積部６０１へ転送されず、一方の画素３００ａから他方の画素３００ｂへ転送されてしまうことがある。従って、比較例においては、転送ゲート４００の面積を大きくすることに限界があった。
【0120】
また、比較例においては、図２６の左側の平面図からわかるように、他の画素３００や他の撮像素子１００ａと電荷蓄積部６０１を共有することができるように、各電荷蓄積部６０１を隣接するように設けていた。さらにこのような配置において、転送ゲート４００は、電荷蓄積部６０１に隣接して設けることが好ましい。従って、転送ゲート４００の配置や大きさについて制限が存在することとなり、やはり、比較例においては、転送ゲート４００の面積を大きくすることに限界があった。
【0121】
そこで、本発明者らは、このような状況を鑑みて、以下に説明する本実施形態を創作するに至った。本実施形態においては、電荷蓄積部６０１を、画素３００ａ、３００ｂとで対称になるように、且つ、撮像素子１００の中心に配置する。これにより、転送ゲート４００は、画素３００ａ、３００ｂとの間で対称性を持ちつつ、ゲート幅を広くすることができることから、転送ゲート４００による半導体基板１０内の変調度を大きくすることができる。その結果、本実施形態によれば、撮像素子１００を微細化した場合であっても、転送ゲート４００の面積をより大きくし、ポテンシャルの変調度を高くすることができることから、効率よく電荷を転送することができる。さらに、本実施形態によれば、光電変換部３０２を大きくすることも可能になることから、画素３００ａ、３００ｂのそれぞれの飽和電荷量（Ｑｓ）が多くすることもできる。以下、このような本実施形態の詳細を順次説明する。
【0122】
【0123】
まずは、図２７に示す例を説明する。図２７の左側には、図２６の左側の図に対応する、本実施形態に係る撮像素子１００の平面構成を示す。また、図２７の中央には、左側の図におけるｆ－ｆ´線による断面を示し、図２７の右側には、左側の図におけるｇ－g´線による断面を示す。
【0124】
本実施形態においても、比較例と同様に、撮像素子１００は、半導体基板１０の素子領域を取り囲み、撮像素子１００ごとの素子領域を区画する素子分離壁３１０を有する。そして、撮像素子１００は、素子分離壁３１０に取り囲まれた素子領域内に互いに隣接する画素３００ａ、３００ｂを有する。また、本実施形態においても、画素３００ａ、３００ｂは、素子分離壁３１０と一体となって形成された画素分離壁３０４によって分離されている。詳細には、画素分離壁３０４は、行方向（図２７の左図の左右方向）に隣り合う画素３００ａ、３００ｂの間を列方向（図２７の左図の上下方向）に延伸するように設けられている。さらに、画素分離壁３０４は、撮像素子１００の中心に、スリット３１２を有する。また、半導体基板１０内の、当該スリット３１２内の領域には、コンフォーマルドーピングにより、画素分離壁３０４を介して、第２の導電型（例えばＰ型）の不純物が拡散され、拡散領域３０６が形成される。さらに、本実施形態においても、当該スリット３１２の、半導体基板１０の表面１０ｂ側の領域には、イオン注入により、第１の導電型（例えばＮ型）の不純物が導入され、オーバーフローパス３１４が形成されている。
【0125】
また、本実施形態においては、電荷蓄積部６０１は、半導体基板１０の表面１０ｂ側の撮像素子１００の中心に配置する。また、本実施形態においては。電荷蓄積部６０１を取り囲むように、電荷を転送する転送ゲート４００が設けられている。転送ゲート４００は、平板型ゲート構造であってもよく、もしくは、表面１０ｂから半導体基板１０の深さ方向に沿って延伸する垂直ゲート部４００ｃを有する垂直ゲート構造であってもよい。さらに、本実施形態においては、転送ゲート４００の平面形状については、特に限定されるものではないが、電界集中を避けるため、なるべく角のない形状であることが好ましい。
【0126】
また、本実施形態においては、電荷蓄積部６０１は、スリット３１２内の表面１０ｂ側に設けられており、従って、半導体基板１０の深さ方向（膜厚方向）において、拡散領域３０６及びオーバーフローパス３１４と重畳する。
【0127】
また、本実施形態においては、図２７の左側の図に示すように、撮像素子１００の４隅の全てに、グランドやウェルと接続するコンタクトパッド３９０が設けられている。
【0128】
このように、本実施形態においては、電荷蓄積部６０１を、画素３００ａ、３００ｂとで対称になるように、且つ、撮像素子１００の中心に配置している。このようにすることで、本実施形態においては、転送ゲート４００は、画素３００ａ、３００ｂとの間で対称性を持ちつつ、ゲート幅を広くすることができることから、転送ゲート４００による半導体基板１０内の変調度を大きくすることができる。その結果、本実施形態によれば、撮像素子１００を微細化した場合であっても、転送ゲート４００の面積をより大きくし、ポテンシャルの変調度を高くすることができることから、効率よく電荷を転送することができる。さらに、本実施形態によれば、光電変換部３０２を大きくすることも可能になることから、画素３００ａ、３００ｂのそれぞれの飽和電荷量（Ｑｓ）が多くすることもできる。
【0129】
さらに、図２８に示す例を説明する。図２８は、図２７の左側の図に対応する、本実施形態に係る撮像素子１００の平面構成を示す。図２８に示すように、電荷蓄積部６０１は、配線３４０により電気的に接続されていてもよい。
【0130】
次に、図２９に示す例を説明する。図２９の左側の図は、図２７の左側の図に対応する、本実施形態の撮像素子１００の平面構成例を示す平面図である。図２９の右側の図は、左側の図におけるｈ－ｈ´線による断面を示す。図２９に示す例では、転送ゲート４００は、表面１０ｂから半導体基板１０の深さ方向に沿って延伸する複数の垂直ゲート部４００ｃ（具体的には、２つの垂直ゲート部４００ｃ）を有する垂直ゲート構造であってもよい。垂直ゲート部４００ｃは、電荷蓄積部６０１を取り囲むように設けられており、さらに、電荷蓄積部６０１に接している。
【0131】
次に、図３０に示す例を説明する。図３０の左側の図は、図２７の左側の図に対応する、本実施形態の撮像素子１００の平面構成例を示す平面図である。図３０の中央の図は、左側の図におけるｉ－ｉ´線による断面を示し、図３０の右側の図は、左側の図におけるｊ－ｊ´線による断面を示す。図３０に示す例では、画素分離壁３０４は、撮像素子１００の中心に、スリット３１２を有していない。詳細には、スリット３１２は、列方向（図３０の右側の図の上下方向）において、撮像素子１００の中心から所定の距離だけ図３０の右側の図中の下側にずらして配置されている。従って、当該例では、電荷蓄積部６０１は、スリット３１２内の表面１０ｂ側に設けられておらず、半導体基板１０の深さ方向において、拡散領域３０６及びオーバーフローパス３１４と重畳しない。なお、スリット３１２の位置は、例えば、画素アレイ部３０における撮像素子１００の位置に応じて変えてもよい。
【0132】
次に、図３１に示す例を説明する。図３１の左側の図は、図２７の左側の図に対応する、本実施形態の撮像素子１００の平面構成例を示す平面図である。図３１の中央の図は、左側の図におけるｉ－ｉ´線による断面を示し、図３１の右側の図は、左側の図におけるｊ－ｊ´線による断面を示す。図３１に示す例では、画素分離壁３０４は、列方向（図３０の右側の図の上下方向）において、撮像素子１００の中心から所定の距離だけずらした位置に複数のスリット３１２を有している。従って、当該例では、電荷蓄積部６０１は、スリット３１２内の表面１０ｂ側に設けられておらず、半導体基板１０の深さ方向において、拡散領域３０６及びオーバーフローパス３１４と重畳しない。
【0133】
次に、図３２に示す例を説明する。図３２は、図２７の左側の図に対応する、本実施形態の撮像素子１００の平面構成例を示す平面図である。これまで説明した例においては、グランドやウェルと接続するコンタクトパッド３９０は、撮像素子１００の４隅の全てに設けられていた。しかしながら、本実施形態においては、このような構成に限定されるものではなく、コンタクトパッド３９０は、図３２に示すように、撮像素子１００の４隅の一部のみに配置してもよい。このようにすることで、各素子の配置の制約が小さくなり、例えば、転送ゲート４００の面積を大きくする等が可能となる。
【0134】
以上のように、本実施形態においては、電荷蓄積部６０１を、画素３００ａ、３００ｂとで対称になるように、且つ、撮像素子１００の中心に配置している。このようにすることで、本実施形態においては、転送ゲート４００は、画素３００ａ、３００ｂとの間で対称性を持ちつつ、ゲート幅を広くすることができることから、転送ゲート４００による半導体基板１０内の変調度を大きくすることができる。その結果、本実施形態によれば、撮像素子１００を微細化した場合であっても、転送ゲート４００の面積をより大きくし、ポテンシャルの変調度を高くすることができることから、効率よく電荷を転送することができる。さらに、本実施形態によれば、光電変換部３０２を大きくすることも可能になることから、画素３００ａ、３００ｂのそれぞれの飽和電荷量（Ｑｓ）が多くすることもできる。
【0135】
【0136】
＜５．３ 製造方法＞
次に、図３３Ａから図３３Ｈを参照して、本実施形態に係る撮像素子１００の製造方法について説明する。図３３Ａから図３３Ｈは、本実施形態に係る撮像素子１００の製造方法における断面構造を示す説明図である。
次に、図３３Ａから図３３Ｈを参照して、本実施形態に係る撮像素子１００の製造方法について説明する。図３３Ａから図３３Ｈは、本実施形態に係る撮像素子１００の製造方法における断面構造を示す説明図である。
【0137】
図３３Ａの上段に示すように、表面に熱酸化膜（図示省略）を持つ半導体基板１０上に、シリコン窒化膜５０１、ＴＥＯＳ（テトラエトキシシラン）系酸化膜５０２を順次積層する。次に、図３３Ａの下段に示すように、ＴＥＯＳ系酸化膜５０２をパターニングする。
【0138】
次に、図３３Ｂの上段に示すように、パターンに従って、シリコン窒化膜５０１及び半導体基板１０をエッチングし、形成されたトレンチの側壁やＴＥＯＳ系酸化膜５０２の上面を覆うようにシリコン窒化膜５０３を形成する。さらに、図３３Ｂの下段に示すように、トレンチに従って、半導体基板１０を貫通するトレンチを形成する。
【0139】
図３３Ｃの上段に示すように、トレンチの側壁を覆うように第２の不純物を含む膜５０４を形成し、熱を印加することにより、半導体基板１０の一部に第２の不純物を拡散させる。そして、図３３Ｃの下段に示すように、シリコン窒化膜５０３及びＴＥＯＳ系酸化膜５０２を除去する。
【0140】
次に、図３３Ｄの上段に示すように、トレンチにポリシリコン膜５０６を埋め込むように形成する。さらに、図３３Ｄの下段に示すように、トレンチから突出した領域、及び、トレンチ上部の領域のポリシリコン膜５０６を除去する。
【0141】
【0142】
次に、図３３Ｆの上段に示すように、ＴＥＯＳ（テトラエトキシシラン）系酸化膜５０８を積層し、パターニングする。さらに、図３３Ｆの下段に示すように、パターンの間隙を介して、半導体基板１０に第２の不純物を注入し、拡散領域５０９を形成する。
【0143】
さらに、図３３Ｇの上段に示すように、ＴＥＯＳ（テトラエトキシシラン）系酸化膜５０８を除去し、半導体基板１０の表面側に浅いトレンチを形成し、トレンチの底面及び側面及び最表面を覆うようにシリコン酸化膜５１０を形成する。さらに、トレンチを埋め込むようにポリシリコン膜５１１を形成する。次に、ポリシリコン膜５１１上にマスク５１２を形成する。さらに、図３３Ｇの下段に示すように、マスク５１２のパターンに従ってパターニングを行うことで転送ゲート４００を形成する。また、転送ゲート４００の間の
半導体基板１０の領域に、第１の不純物等を打ち込む。
半導体基板１０の領域に、第１の不純物等を打ち込む。
【0144】
【0145】
＜＜６． まとめ＞＞
以上のように、本開示の各実施形態によれば、撮像素子１００の更なる微細化や、撮像装置１の量産の場面においても、撮像素子の各種の特性をさらに向上させることができる。
以上のように、本開示の各実施形態によれば、撮像素子１００の更なる微細化や、撮像装置１の量産の場面においても、撮像素子の各種の特性をさらに向上させることができる。
【0146】
なお、上述した本開示の実施形態においては、裏面照射型ＣＭＯＳイメージセンサ構造に適用した場合について説明したが、本開示の実施形態はこれに限定されるものではなく、他の構造に適用されてもよい。
【0147】
なお、上述した本開示の実施形態においては、第１の導電型をＮ型とし、第２の導電型をＰ型とし、電子を信号電荷として用いた撮像素子１００について説明したが、本開示の実施形態はこのような例に限定されるものではない。例えば、本実施形態は、第１の導電型をＰ型とし、第２の導電型をＮ型とし、正孔を信号電荷として用いる撮像素子１００に適用することが可能である。
【0148】
また、上述した本開示の実施形態においては、半導体基板１０は、必ずしもシリコン基板でなくてもよく、他の基板（例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板やＳｉＧｅ基板など）であっても良い。また、上記半導体基板１０は、このような種々の基板上に半導体構造等が形成されたものでも良い。
【0149】
さらに、本開示の実施形態に係る撮像装置１は、可視光の入射光量の分布を検知して画像として撮像する撮像装置に限定されるものではない。例えば、本実施形態は、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する撮像装置や、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の撮像装置（物理量分布検知装置）に対して適用することができる。
【0150】
また、本開示の実施形態に係る撮像装置１は、一般的な半導体装置の製造に用いられる、方法、装置、及び条件を用いることで製造することが可能である。すなわち、本実施形態に係る撮像装置１は、既存の半導体装置の製造工程を用いて製造することが可能である。
【0151】
なお、上述の方法としては、例えば、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法及びＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を挙げることができる。ＰＶＤ法としては、真空蒸着法、ＥＢ（電子ビーム）蒸着法、各種スパッタリング法（マグネトロンスパッタリング法、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）－ＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）結合形バイアススパッタリング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）スパッタリング法、対向ターゲットスパッタリング法、高周波スパッタリング法等）、イオンプレーティング法、レーザーアブレーション法、分子線エピタキシー法（ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法）、レーザー転写法を挙げることができる。また、ＣＶＤ法としては、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属（ＭＯ）ＣＶＤ法、光ＣＶＤ法を挙げることができる。さらに、他の方法としては、電解メッキ法や無電解メッキ法、スピンコート法；浸漬法；キャスト法；マイクロコンタクトプリント法；ドロップキャスト法；スクリーン印刷法やインクジェット印刷法、オフセット印刷法、グラビア印刷法、フレキソ印刷法といった各種印刷法；スタンプ法；スプレー法；エアドクタコーター法、ブレードコーター法、ロッドコーター法、ナイフコーター法、スクイズコーター法、リバースロールコーター法、トランスファーロールコーター法、グラビアコーター法、キスコーター法、キャストコーター法、スプレーコーター法、スリットオリフィスコーター法、カレンダーコーター法といった各種コーティング法を挙げることができる。さらに、パターニング法としては、シャドーマスク、レーザー転写、フォトリソグラフィー等の化学的エッチング、紫外線やレーザー等による物理的エッチング等を挙げることができる。加えて、平坦化技術としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法、レーザー平坦化法、リフロー法等を挙げることができる。
【0152】
＜＜７． 適用例＞＞
＜７．１ カメラへの適用例＞
本開示に係る技術（本技術）は、さらに様々な製品へ適用することができる。例えば、本開示に係る技術は、カメラ等に適用されてもよい。そこで、図３４を参照して、本技術を適用した電子機器としての、カメラ７００の構成例について説明する。図３４は、本開示に係る技術（本技術）が適用され得るカメラ７００の概略的な機能構成の一例を示す説明図である。
＜７．１ カメラへの適用例＞
本開示に係る技術（本技術）は、さらに様々な製品へ適用することができる。例えば、本開示に係る技術は、カメラ等に適用されてもよい。そこで、図３４を参照して、本技術を適用した電子機器としての、カメラ７００の構成例について説明する。図３４は、本開示に係る技術（本技術）が適用され得るカメラ７００の概略的な機能構成の一例を示す説明図である。
【0153】
図１７に示すように、カメラ７００は、撮像装置７０２、光学レンズ７１０、シャッタ機構７１２、駆動回路ユニット７１４、及び、信号処理回路ユニット７１６を有する。光学レンズ７１０は、被写体からの像光（入射光）を撮像装置７０２の撮像面上に結像させる。これにより、撮像装置７０２の撮像素子１００内に、一定期間、信号電荷が蓄積される。シャッタ機構７１２は、開閉することにより、撮像装置７０２への光照射期間及び遮光期間を制御する。駆動回路ユニット７１４は、撮像装置７０２の信号の転送動作やシャッタ機構７１２のシャッタ動作等を制御する駆動信号をこれらに供給する。すなわち、撮像装置７０２は、駆動回路ユニット７１４から供給される駆動信号（タイミング信号）に基づいて信号転送を行うこととなる。信号処理回路ユニット７１６は、各種の信号処理を行う。例えば、信号処理回路ユニット７１６は、信号処理を行った映像信号を例えばメモリ等の記憶媒体（図示省略）に出力したり、表示部（図示省略）に出力したりする。
【0154】
＜７．２ スマートフォンへの適用例＞＞
例えば、本開示に係る技術は、スマートフォン等に適用されてもよい。そこで、図３５を参照して、本技術を適用した電子機器としての、スマートフォン９００の構成例について説明する。図３５は、本開示に係る技術（本技術）が適用され得るスマートフォン９００の概略的な機能構成の一例を示すブロック図である。
例えば、本開示に係る技術は、スマートフォン等に適用されてもよい。そこで、図３５を参照して、本技術を適用した電子機器としての、スマートフォン９００の構成例について説明する。図３５は、本開示に係る技術（本技術）が適用され得るスマートフォン９００の概略的な機能構成の一例を示すブロック図である。
【0155】
図３５に示すように、スマートフォン９００は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）９０１、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）９０２、及びＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）９０３を含む。また、スマートフォン９００は、ストレージ装置９０４、通信モジュール９０５、及び、センサモジュール９０７を含む。さらに、スマートフォン９００は、撮像装置９０９、表示装置９１０、スピーカ９１１、マイクロフォン９１２、入力装置９１３、及び、バス９１４を含む。また、スマートフォン９００は、ＣＰＵ９０１に代えて、又はこれとともに、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等の処理回路を有してもよい。
【0156】
ＣＰＵ９０１は、演算処理装置及び制御装置として機能し、ＲＯＭ９０２、ＲＡＭ９０３、又はストレージ装置９０４等に記録された各種プログラムに従って、スマートフォン９００内の動作全般又はその一部を制御する。ＲＯＭ９０２は、ＣＰＵ９０１が使用するプログラムや演算パラメータなどを記憶する。ＲＡＭ９０３は、ＣＰＵ９０１の実行において使用するプログラムや、その実行において適宜変化するパラメータ等を一次記憶する。ＣＰＵ９０１、ＲＯＭ９０２、及びＲＡＭ９０３は、バス９１４により相互に接続されている。また、ストレージ装置９０４は、スマートフォン９００の記憶部の一例として構成されたデータ格納用の装置である。ストレージ装置９０４は、例えば、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）等の磁気記憶デバイス、半導体記憶デバイス、光記憶デバイス等により構成される。このストレージ装置９０４は、ＣＰＵ９０１が実行するプログラムや各種データ、及び外部から取得した各種のデータ等を格納する。
【0157】
通信モジュール９０５は、例えば、通信ネットワーク９０６に接続するための通信デバイスなどで構成された通信インタフェースである。通信モジュール９０５は、例えば、有線又は無線ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＷＵＳＢ（Ｗｉｒｅｌｅｓｓ ＵＳＢ）用の通信カード等であり得る。また、通信モジュール９０５は、光通信用のルータ、ＡＤＳＬ（Ａｓｙｍｍｅｔｒｉｃ Ｄｉｇｉｔａｌ Ｓｕｂｓｃｒｉｂｅｒ Ｌｉｎｅ）用のルータ、又は、各種通信用のモデム等であってもよい。通信モジュール９０５は、例えば、インターネットや他の通信機器との間で、ＴＣＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｃｏｎｔｒｏｌ Ｐｒｏｔｏｃｏｌ）／ＩＰ（Ｉｎｔｅｒｎｅｔ Ｐｒｏｔｏｃｏｌ）等の所定のプロトコルを用いて信号等を送受信する。また、通信モジュール９０５に接続される通信ネットワーク９０６は、有線又は無線によって接続されたネットワークであり、例えば、インターネット、家庭内ＬＡＮ、赤外線通信又は衛星通信等である。
【0158】
センサモジュール９０７は、例えば、モーションセンサ（例えば、加速度センサ、ジャイロセンサ、地磁気センサ等）、生体情報センサ（例えば、脈拍センサ、血圧センサ、指紋センサ等）、又は位置センサ（例えば、ＧＮＳＳ（Ｇｌｏｂａｌ Ｎａｖｉｇａｔｉｏｎ Ｓａｔｅｌｌｉｔｅ Ｓｙｓｔｅｍ）受信機等）等の各種のセンサを含む。
【0159】
撮像装置９０９は、スマートフォン９００の表面に設けられ、スマートフォン９００の裏側又は表側に位置する対象物等を撮像することができる。詳細には、撮像装置９０９は、本開示に係る技術（本技術）が適用され得るＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）イメージセンサ等の撮像素子（図示省略）と、撮像素子で光電変換された信号に対して撮像信号処理を施す信号処理回路（図示省略）とを含んで構成することができる。さらに、撮像装置９０９は、撮像レンズ、ズームレンズ、及びフォーカスレンズ等により構成される光学系機構（図示省略）及び、上記光学系機構の動作を制御する駆動系機構（図示省略）をさらに有することができる。そして、上記撮像素子は、対象物からの入射光を光学像として集光し、上記信号処理回路は、結像された光学像を画素単位で光電変換し、各画素の信号を撮像信号として読み出し、画像処理することにより撮像画像を取得することができる。
【0160】
表示装置９１０は、スマートフォン９００の表面に設けられ、例えば、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイ等の表示装置であることができる。表示装置９１０は、操作画面や、上述した撮像装置９０９が取得した撮像画像などを表示することができる。
【0161】
スピーカ９１１は、例えば、通話音声や、上述した表示装置９１０が表示する映像コンテンツに付随する音声等を、ユーザに向けて出力することができる。
【0162】
マイクロフォン９１２は、例えば、ユーザの通話音声、スマートフォン９００の機能を起動するコマンドを含む音声や、スマートフォン９００の周囲環境の音声を集音することができる。
【0163】
入力装置９１３は、例えば、ボタン、キーボード、タッチパネル、マウス等、ユーザによって操作される装置である。入力装置９１３は、ユーザが入力した情報に基づいて入力信号を生成してＣＰＵ９０１に出力する入力制御回路を含む。ユーザは、この入力装置９１３を操作することによって、スマートフォン９００に対して各種のデータを入力したり処理動作を指示したりすることができる。
【0164】
以上、スマートフォン９００の構成例を示した。上記の各構成要素は、汎用的な部材を用いて構成されていてもよいし、各構成要素の機能に特化したハードウェアにより構成されていてもよい。かかる構成は、実施する時々の技術レベルに応じて適宜変更され得る。
【0165】
＜７．３ 移動体への適用例＞
例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【0166】
図３６は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【0167】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
【0168】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【0169】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【0170】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【0171】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【0172】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【0173】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
【0174】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【0175】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【0176】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２１の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【0177】
図３７は、撮像部１２０３１の設置位置の例を示す図である。
【0178】
図３７では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
【0179】
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【0180】
なお、図３７には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【0181】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【0182】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【0183】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【0184】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【0185】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１等に適用され得る。
【0186】
＜＜８． 補足＞＞
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に組み合わせ例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に組み合わせ例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【0187】
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
【0188】
なお、本技術は以下のような構成も取ることができる。
（１）
入射した光に対して光電変換を行い、電荷を発生する撮像素子であって、
前記撮像素子が配置される、半導体基板の素子領域を区画する素子分離壁と、
前記素子分離壁に取り囲まれた前記素子領域内に互いに隣接するように設けられ、第１の導電型の不純物をそれぞれ含む複数の画素と、
前記半導体基板の深さ方向に沿って延伸するように設けられ、前記複数の画素の間を隔てる画素分離壁と、
前記複数の画素が共有するように、前記半導体基板の受光面の上方に設けられたオンチップレンズと、
を備え、
前記画素分離壁は、前記半導体基板の深さ方向に沿って延伸するスリットを有し、
前記スリットの幅は、
前記半導体基板の深さ方向において、
前記受光面と、前記受光面と対向する前記半導体基板の表面との間に位置する深さで、最大幅を持ち、
前記受光面又は前記表面の深さで、最小幅を持ち、
前記スリット内には、前記第１の導電型とは反対の導電型を持つ第２の導電型の不純物を含む拡散領域が設けられており、
前記拡散領域は、前記スリットが前記最大幅を持つ位置において、前記第１の導電型の不純物を含む第１のオーバーフローパスを有する、
撮像素子。
（２）
前記スリットの幅は、
前記最大幅の位置から前記受光面に向かって漸次狭くなっており、
前記最大幅の位置から前記表面に向かって漸次狭くなっている、
上記（１）に記載の撮像素子。
（３）
前記拡散領域は、前記スリットが前記最大幅を持つ位置以外の位置において、前記第１の導電型の不純物を含む１つ又は複数の第２のオーバーフローパスをさらに有する、
上記（１）又は（２）に記載の撮像素子。
（４）
前記画素分離壁は、前記スリットを挟んで互いに対向する第１の壁部及び第２の壁部を有し、
前記第１の壁部の前記第２の壁部と対向する面、及び、前記第２の壁部の前記第１の壁部と対向する面は、前記スリットの中心軸に対して線対称である、
上記（１）～（３）のいずれか１つに記載の撮像素子。
（５）
前記画素分離壁は、前記スリットを挟んで互いに対向する第１の壁部及び第２の壁部を有し、
前記第１の壁部の前記第２の壁部と対向する面、及び、前記第２の壁部の前記第１の壁部と対向する面は、前記スリットの中心軸に対して線対称ではない、
上記（１）～（３）のいずれか１つに記載の撮像素子。
（６）
前記第１の壁部の前記第２の壁部と対向する面、又は、前記第２の壁部の前記第１の壁部と対向する面は、前記表面の垂線に対して斜めに交わる斜面を持つ、
上記（４）又は（５）に記載の撮像素子。
（７）
前記第１の壁部の前記第２の壁部と対向する面、又は、前記第２の壁部の前記第１の壁部と対向する面は、段差を持つ、
上記（４）又は（５）に記載の撮像素子。
（８）
前記第１の壁部の前記第２の壁部と対向する面、又は、前記第２の壁部の前記第１の壁部と対向する面は、前記表面に対して垂直である、
上記（５）に記載の撮像素子。
（９）
入射した光に対して光電変換を行い、電荷を発生する撮像素子であって、
前記撮像素子が配置される、半導体基板の素子領域を区画する素子分離壁と、
前記素子分離壁に取り囲まれた前記素子領域内に互いに隣接するように設けられ、第１の導電型の不純物をそれぞれ含む複数の画素と、
前記半導体基板の深さ方向に沿って延伸するように設けられ、前記複数の画素の間を隔てる画素分離壁と、
前記複数の画素が共有するように、前記半導体基板の受光面の上方に設けられたオンチップレンズと、
前記受光面と対向する前記半導体基板の表面側に前記画素ごとに設けられ、前記第１の導電型の不純物をそれぞれ含む複数の電荷蓄積部と、
を備え、
前記画素分離壁は、前記半導体基板の深さ方向に沿って延伸するスリットを有し、
前記スリット内には、前記第１の導電型とは反対の導電型を持つ第２の導電型の不純物を含む拡散領域が設けられており、
前記表面の上方から見た場合、
前記電荷蓄積部は、前記表面から前記半導体基板の深さ方向に延伸するように設けられた拡散領域分離壁により、前記拡散領域と隔てられている、
撮像素子。
（１０）
前記拡散領域分離壁は、前記半導体基板の深さ方向において、前記電荷蓄積部に比べて深く延伸する、上記（９）に記載の撮像素子。
（１１）
前記表面に前記電荷蓄積部に隣接して設けられ、前記画素で発生した前記電荷を前記電荷蓄積部に転送する転送ゲートをさらに備え、
前記転送ゲートは、前記表面から前記半導体基板の深さ方向に沿って延伸する垂直ゲート部を有する、
上記（９）又は（１０）に記載の撮像素子。
（１２）
前記表面の上方から見た場合、
前記転送ゲートは、前記拡散領域分離壁により、前記拡散領域と隔てられている、
上記（１１）に記載の撮像素子。
（１３）
前記表面の上方から見た場合、
前記転送ゲートは、前記拡散領域分離壁により、前記拡散領域と隔てられていない、
上記（１１）に記載の撮像素子。
（１４）
前記表面の上方から見た場合、
前記転送ゲートは、略三角形の形状を持つ、
上記（１１）～（１３）のいずれか１つに記載の撮像素子。
（１５）
前記拡散領域分離壁は、前記表面から前記スリット内の一部に延伸する拡張部を有し、
前記拡張部と前記拡散領域は、前記半導体基板の深さ方向において重畳する、
上記（９）～（１４）のいずれか１つに記載の撮像素子。
（１６）
入射した光に対して光電変換を行い、電荷を発生する撮像素子であって、
前記撮像素子が配置される、半導体基板の素子領域を区画する素子分離壁と、
前記素子分離壁に取り囲まれた前記素子領域内に互いに隣接するように設けられ、第１の導電型の不純物をそれぞれ含む複数の画素と、
前記半導体基板の深さ方向に沿って延伸するように設けられ、前記複数の画素の間を隔てる画素分離壁と、
前記複数の画素が共有するように、前記半導体基板の受光面の上方に設けられたオンチップレンズと、
前記受光面と対向する前記半導体基板の表面側に前記画素ごとに設けられ、前記第１の導電型の不純物をそれぞれ含む複数の電荷蓄積部と、
前記表面に前記電荷蓄積部を取り囲むように設けられ、前記画素で発生した前記電荷を前記電荷蓄積部に転送する転送ゲートと、
を備え、
前記画素分離壁は、前記半導体基板の深さ方向に沿って延伸するスリットを有し、
前記スリット内には、前記第１の導電型とは反対の導電型を持つ第２の導電型の不純物を含む拡散領域が設けられており、
前記表面の上方から見た場合、
前記電荷蓄積部は、前記撮像素子の中心に位置する、
撮像素子。
（１７）
前記転送ゲートは、前記表面から前記半導体基板の深さ方向に沿って延伸する１つ又は複数の垂直ゲート部を有する、
上記（１６）に記載の撮像素子。
（１８）
前記垂直ゲート部は、前記電荷蓄積部に接している、上記（１７）に記載の撮像素子。
（１９）
前記画素分離壁は、複数の前記スリットを持つ、
上記（１６）～（１８）のいずれか１つに記載の撮像素子。
（２０）
前記拡散領域は、前記第１の導電型の不純物を含むオーバーフローパスを有し、
前記電荷蓄積部は、前記オーバーフローパスと重畳しない、
上記（１６）～（１９）のいずれか１つに記載の撮像素子。
（２１）
前記電荷蓄積部は、
前記スリット内の前記表面側に設けられており、
前記半導体基板の深さ方向において、前記第１の導電型の不純物を含むオーバーフローパスと重畳する、
上記（１６）～（１８）のいずれか１つに記載の撮像素子。
（２２）
半導体基板と、
前記半導体基板上に行方向及び列方向に沿ってマトリックス状に配列し、入射した光に対して光電変換を行い、電荷を発生する複数の撮像素子と、
を備え、
前記各撮像素子は、
前記撮像素子が配置される、半導体基板の素子領域を区画する素子分離壁と、
前記素子分離壁に取り囲まれた前記素子領域内に互いに隣接するように設けられ、第１の導電型の不純物をそれぞれ含む複数の画素と、
前記半導体基板の深さ方向に沿って延伸するように設けられ、前記複数の画素の間を隔てる画素分離壁と、
前記複数の画素が共有するように、前記半導体基板の受光面の上方に設けられたオンチップレンズと、
を有し、
前記画素分離壁は、前記半導体基板の深さ方向に沿って延伸するスリットを有し、
前記スリットの幅は、
前記半導体基板の深さ方向において、
前記受光面と、前記受光面と対向する前記半導体基板の表面との間に位置する深さで、最大幅を持ち、
前記受光面又は前記表面の深さで、最小幅を持ち、
前記スリット内には、前記第１の導電型とは反対の導電型を持つ第２の導電型の不純物を含む拡散領域が設けられており、
前記拡散領域は、前記スリットが前記最大幅を持つ位置において、前記第１の導電型の不純物を含む第１のオーバーフローパスを有する、
撮像装置。
（２３）
半導体基板と、
前記半導体基板上に行方向及び列方向に沿ってマトリックス状に配列し、入射した光に対して光電変換を行い、電荷を発生する複数の撮像素子と、
を備え、
前記各撮像素子は、
前記撮像素子が配置される、半導体基板の素子領域を区画する素子分離壁と、
前記素子分離壁に取り囲まれた前記素子領域内に互いに隣接するように設けられ、第１の導電型の不純物をそれぞれ含む複数の画素と、
前記半導体基板の深さ方向に沿って延伸するように設けられ、前記複数の画素の間を隔てる画素分離壁と、
前記複数の画素が共有するように、前記半導体基板の受光面の上方に設けられたオンチップレンズと、
前記受光面と対向する前記半導体基板の表面側に前記画素ごとに設けられ、前記第１の導電型の不純物をそれぞれ含む複数の電荷蓄積部と、
を有し、
前記画素分離壁は、前記半導体基板の深さ方向に沿って延伸するスリットを有し、
前記スリット内には、前記第１の導電型とは反対の導電型を持つ第２の導電型の不純物を含む拡散領域が設けられており、
前記表面の上方から見た場合、
前記電荷蓄積部は、前記表面から前記半導体基板の深さ方向に延伸するように設けられた拡散領域分離壁により、前記拡散領域と隔てられている、
撮像装置。
（２４）
半導体基板と、
前記半導体基板上に行方向及び列方向に沿ってマトリックス状に配列し、入射した光に対して光電変換を行い、電荷を発生する複数の撮像素子と、
を備え、
前記各撮像素子は、
前記撮像素子が配置される、半導体基板の素子領域を区画する素子分離壁と、
前記素子分離壁に取り囲まれた前記素子領域内に互いに隣接するように設けられ、第１の導電型の不純物をそれぞれ含む複数の画素と、
前記半導体基板の深さ方向に沿って延伸するように設けられ、前記複数の画素の間を隔てる画素分離壁と、
前記複数の画素が共有するように、前記半導体基板の受光面の上方に設けられたオンチップレンズと、
前記受光面と対向する前記半導体基板の表面側に前記画素ごとに設けられ、前記第１の導電型の不純物をそれぞれ含む複数の電荷蓄積部と、
前記表面に前記電荷蓄積部を取り囲むように設けられ、前記画素で発生した前記電荷を前記電荷蓄積部に転送する転送ゲートと、
を備え、
前記画素分離壁は、前記半導体基板の深さ方向に沿って延伸するスリットを有し、
前記スリット内には、前記第１の導電型とは反対の導電型を持つ第２の導電型の不純物を含む拡散領域が設けられており、
前記表面の上方から見た場合、
前記電荷蓄積部は、前記撮像素子の中心に位置する、
撮像装置。
（１）
入射した光に対して光電変換を行い、電荷を発生する撮像素子であって、
前記撮像素子が配置される、半導体基板の素子領域を区画する素子分離壁と、
前記素子分離壁に取り囲まれた前記素子領域内に互いに隣接するように設けられ、第１の導電型の不純物をそれぞれ含む複数の画素と、
前記半導体基板の深さ方向に沿って延伸するように設けられ、前記複数の画素の間を隔てる画素分離壁と、
前記複数の画素が共有するように、前記半導体基板の受光面の上方に設けられたオンチップレンズと、
を備え、
前記画素分離壁は、前記半導体基板の深さ方向に沿って延伸するスリットを有し、
前記スリットの幅は、
前記半導体基板の深さ方向において、
前記受光面と、前記受光面と対向する前記半導体基板の表面との間に位置する深さで、最大幅を持ち、
前記受光面又は前記表面の深さで、最小幅を持ち、
前記スリット内には、前記第１の導電型とは反対の導電型を持つ第２の導電型の不純物を含む拡散領域が設けられており、
前記拡散領域は、前記スリットが前記最大幅を持つ位置において、前記第１の導電型の不純物を含む第１のオーバーフローパスを有する、
撮像素子。
（２）
前記スリットの幅は、
前記最大幅の位置から前記受光面に向かって漸次狭くなっており、
前記最大幅の位置から前記表面に向かって漸次狭くなっている、
上記（１）に記載の撮像素子。
（３）
前記拡散領域は、前記スリットが前記最大幅を持つ位置以外の位置において、前記第１の導電型の不純物を含む１つ又は複数の第２のオーバーフローパスをさらに有する、
上記（１）又は（２）に記載の撮像素子。
（４）
前記画素分離壁は、前記スリットを挟んで互いに対向する第１の壁部及び第２の壁部を有し、
前記第１の壁部の前記第２の壁部と対向する面、及び、前記第２の壁部の前記第１の壁部と対向する面は、前記スリットの中心軸に対して線対称である、
上記（１）～（３）のいずれか１つに記載の撮像素子。
（５）
前記画素分離壁は、前記スリットを挟んで互いに対向する第１の壁部及び第２の壁部を有し、
前記第１の壁部の前記第２の壁部と対向する面、及び、前記第２の壁部の前記第１の壁部と対向する面は、前記スリットの中心軸に対して線対称ではない、
上記（１）～（３）のいずれか１つに記載の撮像素子。
（６）
前記第１の壁部の前記第２の壁部と対向する面、又は、前記第２の壁部の前記第１の壁部と対向する面は、前記表面の垂線に対して斜めに交わる斜面を持つ、
上記（４）又は（５）に記載の撮像素子。
（７）
前記第１の壁部の前記第２の壁部と対向する面、又は、前記第２の壁部の前記第１の壁部と対向する面は、段差を持つ、
上記（４）又は（５）に記載の撮像素子。
（８）
前記第１の壁部の前記第２の壁部と対向する面、又は、前記第２の壁部の前記第１の壁部と対向する面は、前記表面に対して垂直である、
上記（５）に記載の撮像素子。
（９）
入射した光に対して光電変換を行い、電荷を発生する撮像素子であって、
前記撮像素子が配置される、半導体基板の素子領域を区画する素子分離壁と、
前記素子分離壁に取り囲まれた前記素子領域内に互いに隣接するように設けられ、第１の導電型の不純物をそれぞれ含む複数の画素と、
前記半導体基板の深さ方向に沿って延伸するように設けられ、前記複数の画素の間を隔てる画素分離壁と、
前記複数の画素が共有するように、前記半導体基板の受光面の上方に設けられたオンチップレンズと、
前記受光面と対向する前記半導体基板の表面側に前記画素ごとに設けられ、前記第１の導電型の不純物をそれぞれ含む複数の電荷蓄積部と、
を備え、
前記画素分離壁は、前記半導体基板の深さ方向に沿って延伸するスリットを有し、
前記スリット内には、前記第１の導電型とは反対の導電型を持つ第２の導電型の不純物を含む拡散領域が設けられており、
前記表面の上方から見た場合、
前記電荷蓄積部は、前記表面から前記半導体基板の深さ方向に延伸するように設けられた拡散領域分離壁により、前記拡散領域と隔てられている、
撮像素子。
（１０）
前記拡散領域分離壁は、前記半導体基板の深さ方向において、前記電荷蓄積部に比べて深く延伸する、上記（９）に記載の撮像素子。
（１１）
前記表面に前記電荷蓄積部に隣接して設けられ、前記画素で発生した前記電荷を前記電荷蓄積部に転送する転送ゲートをさらに備え、
前記転送ゲートは、前記表面から前記半導体基板の深さ方向に沿って延伸する垂直ゲート部を有する、
上記（９）又は（１０）に記載の撮像素子。
（１２）
前記表面の上方から見た場合、
前記転送ゲートは、前記拡散領域分離壁により、前記拡散領域と隔てられている、
上記（１１）に記載の撮像素子。
（１３）
前記表面の上方から見た場合、
前記転送ゲートは、前記拡散領域分離壁により、前記拡散領域と隔てられていない、
上記（１１）に記載の撮像素子。
（１４）
前記表面の上方から見た場合、
前記転送ゲートは、略三角形の形状を持つ、
上記（１１）～（１３）のいずれか１つに記載の撮像素子。
（１５）
前記拡散領域分離壁は、前記表面から前記スリット内の一部に延伸する拡張部を有し、
前記拡張部と前記拡散領域は、前記半導体基板の深さ方向において重畳する、
上記（９）～（１４）のいずれか１つに記載の撮像素子。
（１６）
入射した光に対して光電変換を行い、電荷を発生する撮像素子であって、
前記撮像素子が配置される、半導体基板の素子領域を区画する素子分離壁と、
前記素子分離壁に取り囲まれた前記素子領域内に互いに隣接するように設けられ、第１の導電型の不純物をそれぞれ含む複数の画素と、
前記半導体基板の深さ方向に沿って延伸するように設けられ、前記複数の画素の間を隔てる画素分離壁と、
前記複数の画素が共有するように、前記半導体基板の受光面の上方に設けられたオンチップレンズと、
前記受光面と対向する前記半導体基板の表面側に前記画素ごとに設けられ、前記第１の導電型の不純物をそれぞれ含む複数の電荷蓄積部と、
前記表面に前記電荷蓄積部を取り囲むように設けられ、前記画素で発生した前記電荷を前記電荷蓄積部に転送する転送ゲートと、
を備え、
前記画素分離壁は、前記半導体基板の深さ方向に沿って延伸するスリットを有し、
前記スリット内には、前記第１の導電型とは反対の導電型を持つ第２の導電型の不純物を含む拡散領域が設けられており、
前記表面の上方から見た場合、
前記電荷蓄積部は、前記撮像素子の中心に位置する、
撮像素子。
（１７）
前記転送ゲートは、前記表面から前記半導体基板の深さ方向に沿って延伸する１つ又は複数の垂直ゲート部を有する、
上記（１６）に記載の撮像素子。
（１８）
前記垂直ゲート部は、前記電荷蓄積部に接している、上記（１７）に記載の撮像素子。
（１９）
前記画素分離壁は、複数の前記スリットを持つ、
上記（１６）～（１８）のいずれか１つに記載の撮像素子。
（２０）
前記拡散領域は、前記第１の導電型の不純物を含むオーバーフローパスを有し、
前記電荷蓄積部は、前記オーバーフローパスと重畳しない、
上記（１６）～（１９）のいずれか１つに記載の撮像素子。
（２１）
前記電荷蓄積部は、
前記スリット内の前記表面側に設けられており、
前記半導体基板の深さ方向において、前記第１の導電型の不純物を含むオーバーフローパスと重畳する、
上記（１６）～（１８）のいずれか１つに記載の撮像素子。
（２２）
半導体基板と、
前記半導体基板上に行方向及び列方向に沿ってマトリックス状に配列し、入射した光に対して光電変換を行い、電荷を発生する複数の撮像素子と、
を備え、
前記各撮像素子は、
前記撮像素子が配置される、半導体基板の素子領域を区画する素子分離壁と、
前記素子分離壁に取り囲まれた前記素子領域内に互いに隣接するように設けられ、第１の導電型の不純物をそれぞれ含む複数の画素と、
前記半導体基板の深さ方向に沿って延伸するように設けられ、前記複数の画素の間を隔てる画素分離壁と、
前記複数の画素が共有するように、前記半導体基板の受光面の上方に設けられたオンチップレンズと、
を有し、
前記画素分離壁は、前記半導体基板の深さ方向に沿って延伸するスリットを有し、
前記スリットの幅は、
前記半導体基板の深さ方向において、
前記受光面と、前記受光面と対向する前記半導体基板の表面との間に位置する深さで、最大幅を持ち、
前記受光面又は前記表面の深さで、最小幅を持ち、
前記スリット内には、前記第１の導電型とは反対の導電型を持つ第２の導電型の不純物を含む拡散領域が設けられており、
前記拡散領域は、前記スリットが前記最大幅を持つ位置において、前記第１の導電型の不純物を含む第１のオーバーフローパスを有する、
撮像装置。
（２３）
半導体基板と、
前記半導体基板上に行方向及び列方向に沿ってマトリックス状に配列し、入射した光に対して光電変換を行い、電荷を発生する複数の撮像素子と、
を備え、
前記各撮像素子は、
前記撮像素子が配置される、半導体基板の素子領域を区画する素子分離壁と、
前記素子分離壁に取り囲まれた前記素子領域内に互いに隣接するように設けられ、第１の導電型の不純物をそれぞれ含む複数の画素と、
前記半導体基板の深さ方向に沿って延伸するように設けられ、前記複数の画素の間を隔てる画素分離壁と、
前記複数の画素が共有するように、前記半導体基板の受光面の上方に設けられたオンチップレンズと、
前記受光面と対向する前記半導体基板の表面側に前記画素ごとに設けられ、前記第１の導電型の不純物をそれぞれ含む複数の電荷蓄積部と、
を有し、
前記画素分離壁は、前記半導体基板の深さ方向に沿って延伸するスリットを有し、
前記スリット内には、前記第１の導電型とは反対の導電型を持つ第２の導電型の不純物を含む拡散領域が設けられており、
前記表面の上方から見た場合、
前記電荷蓄積部は、前記表面から前記半導体基板の深さ方向に延伸するように設けられた拡散領域分離壁により、前記拡散領域と隔てられている、
撮像装置。
（２４）
半導体基板と、
前記半導体基板上に行方向及び列方向に沿ってマトリックス状に配列し、入射した光に対して光電変換を行い、電荷を発生する複数の撮像素子と、
を備え、
前記各撮像素子は、
前記撮像素子が配置される、半導体基板の素子領域を区画する素子分離壁と、
前記素子分離壁に取り囲まれた前記素子領域内に互いに隣接するように設けられ、第１の導電型の不純物をそれぞれ含む複数の画素と、
前記半導体基板の深さ方向に沿って延伸するように設けられ、前記複数の画素の間を隔てる画素分離壁と、
前記複数の画素が共有するように、前記半導体基板の受光面の上方に設けられたオンチップレンズと、
前記受光面と対向する前記半導体基板の表面側に前記画素ごとに設けられ、前記第１の導電型の不純物をそれぞれ含む複数の電荷蓄積部と、
前記表面に前記電荷蓄積部を取り囲むように設けられ、前記画素で発生した前記電荷を前記電荷蓄積部に転送する転送ゲートと、
を備え、
前記画素分離壁は、前記半導体基板の深さ方向に沿って延伸するスリットを有し、
前記スリット内には、前記第１の導電型とは反対の導電型を持つ第２の導電型の不純物を含む拡散領域が設けられており、
前記表面の上方から見た場合、
前記電荷蓄積部は、前記撮像素子の中心に位置する、
撮像装置。
【符号の説明】
【0189】
１、７０２、９０９ 撮像装置
１０ 半導体基板
１０ａ 受光面
１０ｂ 表面
３０ 画素アレイ部
３２ 垂直駆動回路部
３４ カラム信号処理回路部
３６ 水平駆動回路部
３８ 出力回路部
４０ 制御回路部
４２ 画素駆動配線
４４ 垂直信号線
４６ 水平信号線
４８ 入出力端子
１００、１００ａ 撮像素子
２００ オンチップレンズ
２０２ カラーフィルタ
２０４ 遮光部
３００、３００ａ、３００ｂ 画素
３０２ 光電変換部
３０４ 画素分離壁
３０４ａ、３０４ｂ 壁部
３０６、３０６ａ、３０６ｂ、３０６ｃ、３２０、３２２、３２６、５０９ 拡散領域
３１０ 素子分離壁
３１２ スリット
３１４ オーバーフローパス
３２４ 裏面ＤＴＩ
３３０ ＳＴＩ
３３０ａ 拡張部
３４０ 配線
３９０ コンタクトパッド
４００、４００ａ、４００ｂ 転送ゲート
４００ｃ 垂直ゲート部
５０１、５０３ シリコン窒化膜
５０２、５０８ ＴＥＯＳ系酸化膜
５０４ 膜
５０６、５１１ ポリシリコン膜
５０７、５１０ シリコン酸化膜
５１２ マスク
５１３ 絶縁膜
６０１、６０１ａ、６０１ｂ 電荷蓄積部
７００ カメラ
７１０ 光学レンズ
７１２ シャッタ機構
７１４ 駆動回路ユニット
７１６ 信号処理回路ユニット
９００ スマートフォン
９０１ ＣＰＵ
９０２ ＲＯＭ
９０３ ＲＡＭ
９０４ ストレージ装置
９０５ 通信モジュール
９０６ 通信ネットワーク
９０７ センサモジュール
９１０ 表示装置
９１１ スピーカ
９１２ マイクロフォン
９１３ 入力装置
９１４ バス
１０ 半導体基板
１０ａ 受光面
１０ｂ 表面
３０ 画素アレイ部
３２ 垂直駆動回路部
３４ カラム信号処理回路部
３６ 水平駆動回路部
３８ 出力回路部
４０ 制御回路部
４２ 画素駆動配線
４４ 垂直信号線
４６ 水平信号線
４８ 入出力端子
１００、１００ａ 撮像素子
２００ オンチップレンズ
２０２ カラーフィルタ
２０４ 遮光部
３００、３００ａ、３００ｂ 画素
３０２ 光電変換部
３０４ 画素分離壁
３０４ａ、３０４ｂ 壁部
３０６、３０６ａ、３０６ｂ、３０６ｃ、３２０、３２２、３２６、５０９ 拡散領域
３１０ 素子分離壁
３１２ スリット
３１４ オーバーフローパス
３２４ 裏面ＤＴＩ
３３０ ＳＴＩ
３３０ａ 拡張部
３４０ 配線
３９０ コンタクトパッド
４００、４００ａ、４００ｂ 転送ゲート
４００ｃ 垂直ゲート部
５０１、５０３ シリコン窒化膜
５０２、５０８ ＴＥＯＳ系酸化膜
５０４ 膜
５０６、５１１ ポリシリコン膜
５０７、５１０ シリコン酸化膜
５１２ マスク
５１３ 絶縁膜
６０１、６０１ａ、６０１ｂ 電荷蓄積部
７００ カメラ
７１０ 光学レンズ
７１２ シャッタ機構
７１４ 駆動回路ユニット
７１６ 信号処理回路ユニット
９００ スマートフォン
９０１ ＣＰＵ
９０２ ＲＯＭ
９０３ ＲＡＭ
９０４ ストレージ装置
９０５ 通信モジュール
９０６ 通信ネットワーク
９０７ センサモジュール
９１０ 表示装置
９１１ スピーカ
９１２ マイクロフォン
９１３ 入力装置
９１４ バス
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33A】
【図33B】
【図33C】
【図33D】
【図33E】
【図33F】
【図33G】
【図33H】
【図34】
【図35】
【図36】
【図37】