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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024127268
(43)【公開日】2024-09-20
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
   H10B 12/00 20230101AFI20240912BHJP
   H01L 21/8234 20060101ALI20240912BHJP
   H01L 21/8238 20060101ALI20240912BHJP
【ＦＩ】
H10B12/00 671A
H10B12/00 621B
H01L27/06 102A
H01L27/088 E
H10B12/00 681B
H01L27/092 G
【審査請求】未請求
【請求項の数】22
【出願形態】ＯＬ
(21)【出願番号】P 2023036299
(22)【出願日】2023-03-09
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100083806
【弁理士】
【氏名又は名称】三好 秀和
(74)【代理人】
【識別番号】100111235
【弁理士】
【氏名又は名称】原 裕子
(74)【代理人】
【識別番号】100170575
【弁理士】
【氏名又は名称】森 太士
(72)【発明者】
【氏名】前田 健
(72)【発明者】
【氏名】野田 光太郎
(72)【発明者】
【氏名】藤井 章輔
【テーマコード（参考）】
5F048
5F083
【Ｆターム（参考）】
5F048AA01
5F048AA07
5F048AB01
5F048AC01
5F048AC03
5F048AC10
5F048BA01
5F048BA14
5F048BA19
5F048BA20
5F048BB09
5F048BB11
5F048BB14
5F048BC03
5F048BC18
5F048BD07
5F048BF07
5F048BF15
5F048BF16
5F048CB01
5F048CB04
5F083AD06
5F083AD24
5F083GA06
5F083GA09
5F083GA10
5F083GA27
5F083JA02
5F083JA04
5F083JA19
5F083JA37
5F083JA38
5F083JA39
5F083JA40
5F083JA43
5F083JA44
5F083JA56
5F083JA60
5F083KA01
5F083KA05
5F083KA19
5F083LA12
5F083LA16
5F083LA21
5F083MA06
5F083MA20
5F083PR21
5F083PR33
(57)【要約】      （修正有）
【課題】信頼性の低下を抑制した半導体装置及びその製造方法を提供する。
【解決手段】半導体装置のメモリセルアレイ１００Ａは、半導体基板と、半導体基板上に設けられたメモリキャパシと、メモリキャパシタ上に設けられたメモリトランジスタＭＴＲと、メモリキャパシタの上部に設けられ、第１方向に延在する第１の導電体と、メモリトランジスタの上部に設けられ、第１方向に延在する第２の導電体５０と、第１の導電体と第２の導電体との間に設けられ、第１方向に延在する酸化物半導体層４１と、メモリトランジスタの上部に設けられ、酸化物半導体層と接続された導電性酸化物層５１Ｅと、導電性酸化物層と接続され、ビット線となる導電層７１と、ビット線間に設けられた絶縁層６８とを備える。ビット線間の絶縁層の底部が導電性酸化物層と接している。
【選択図】図５Ａ
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板の上に設けられたメモリキャパシタと、
前記メモリキャパシタの上に設けられたメモリトランジスタと、
前記メモリキャパシタの上部に設けられ、第１方向に延在する第１の導電体と、
前記メモリトランジスタの上部に設けられ、第１方向に延在する第２の導電体と、
前記第１の導電体と前記第２の導電体との間に設けられ、第１方向に延在する酸化物半導体層と、
前記メモリトランジスタの上部に設けられ、前記酸化物半導体層と接続された導電性酸化物層と、
前記導電性酸化物層と接続された第１導電層と、
前記第１導電層の間に設けられた第１絶縁層と
を備え、前記第１絶縁層の底部が前記導電性酸化物層と接している、半導体装置。
【請求項2】
前記第１方向と交差する第２方向に延在し、前記酸化物半導体層を囲む第２導電層と、
前記酸化物半導体層と前記第２導電層との間に設けられ、前記第２導電層に接する絶縁膜と
を備える、請求項１に記載の半導体装置。
【請求項3】
前記半導体基板は、相補型電界効果トランジスタを有する回路を備える、請求項１に記載の半導体装置。
【請求項4】
前記導電性酸化物層は、インジウム－錫－酸化物（ＩＴＯ）の金属酸化物を含む、請求項１に記載の半導体装置。
【請求項5】
前記メモリトランジスタは、閾値制御可能である、請求項１に記載の半導体装置。
【請求項6】
前記第１導電層の間の側壁に設けられた第２絶縁層を備え、前記側壁に接する前記第２絶縁層は隣接の前記第１導電層の側壁には接していない、請求項１に記載の半導体装置。
【請求項7】
前記導電性酸化物層の上に設けられた第２導電層を備え、前記第２の導電体は、少なくとも前記導電性酸化物層および前記第２導電層を備える、請求項１に記載の半導体装置。
【請求項8】
前記絶縁膜は、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ニオブ（Ｎｂ）、イットリウム（Ｙ）、タンタル（Ｔａ）、バナジウム（Ｖ）、およびマグネシウム（Ｍｇ）からなる群より選ばれる少なくとも一つの元素と、酸素と、を含む、請求項２に記載の半導体装置。
【請求項9】
前記酸化物半導体層は、酸化インジウムと酸化ガリウム、酸化インジウムと酸化亜鉛、又は、酸化インジウムと酸化スズを含む、請求項１に記載の半導体装置。
【請求項10】
前記第１導電層は、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、およびルテニウム（Ｒｕ）からなる群より選ばれる少なくとも一つの材料を含む、請求項１に記載の半導体装置。
【請求項11】
前記第１絶縁層は、酸化アルミニウム（ＡｌＯx）、酸化ジルコニウム（ＺｒＯx）、窒化シリコン（ＳｉＮx）、酸化シリコン（ＳｉＯx）からなる群より選ばれる少なくとも一つの材料を含む、請求項１に記載の半導体装置。
【請求項12】
前記第２の導電体は、前記導電性酸化物層と、前記導電性酸化物層の上に配置された第２導電層と、前記第２導電層の上に配置された第３導電層とを備え、逆台形形状を備える、請求項２に記載の半導体装置。
【請求項13】
前記第２の導電体は、円筒形状を備え、前記第２の導電体の上部の径をｔ１、下部の径をｔ３とすると、ｔ１＞ｔ３が成立する、請求項１２に記載の半導体装置。
【請求項14】
前記第１導電層に接しない前記第２の導電体の径をｔ２とすると、前記第２の導電体の上部の径ｔ１は前記第１導電層に接する径ｔ１となり、ｔ１＞ｔ２が成立する、請求項１３に記載の半導体装置。
【請求項15】
前記導電性酸化物層のうち、前記第２導電層と接していない領域の一部は前記第１方向と前記第２方向に直交する第３方向に折れ曲がっており、前記導電性酸化物層はＵ字のカップ形状を有する、請求項１３に記載の半導体装置。
【請求項16】
前記第２の導電体は、前記導電性酸化物層を備え、逆台形形状を備える、請求項１に記載の半導体装置。
【請求項17】
前記第２の導電体は、円筒形状を備え、前記第２の導電体の上部の径をｔ１、下部の径をｔ３とすると、ｔ１＞ｔ３が成立する、請求項１６に記載の半導体装置。
【請求項18】
前記第１導電層に接しない前記第２の導電体の径をｔ２とすると、前記第２の導電体の上部の径ｔ１は前記第１導電層に接する径ｔ１となり、ｔ１＞ｔ２が成立する、請求項１７に記載の半導体装置。
【請求項19】
メモリトランジスタの上に、導電性酸化物層を含む導電体を形成後、表面を平坦化し、
ビット線となる第１導電層および第１絶縁層を順次形成し、
前記第１絶縁層および前記第１導電層を除去し、前記導電性酸化物層の表面を露出させ、前記第１導電層を分離すると共に、形成された第１溝に第２絶縁層を形成し、
前記第１溝の底部の前記第２絶縁層を除去し、前記導電性酸化物層の表面を露出させ、
酸素雰囲気により酸素（Ｏ2）を前記導電性酸化物層を介して前記メモリトランジスタのチャネルとなる酸化物半導体層に供給する、
半導体装置の製造方法。
【請求項20】
メモリトランジスタの上に形成された第３絶縁層をパターニングし、前記第３絶縁層で挟まれたＵ字構造の第２溝を形成し、前記第２溝の底部に前記メモリトランジスタのチャネルとなる酸化物半導体層の表面を露出し、
前記第２溝の段差を跨いで、導電性酸化物層を含む導電体を形成後、表面を平坦化し、
ビット線となる第１導電層および第４絶縁層を順次形成し、
前記第４絶縁層および前記第１導電層を除去し、前記導電性酸化物層の一部の表面を露出させ、前記第１導電層を分離すると共に、形成された第３溝に第５絶縁層を形成し、
前記第３溝の底部および底部近傍の側壁部の前記第５絶縁層を除去し、前記導電性酸化物層の一部の表面を露出させ、
酸素雰囲気により酸素（Ｏ2）を前記導電性酸化物層を介して前記メモリトランジスタのチャネルとなる酸化物半導体層に供給する、
半導体装置の製造方法。
【請求項21】
前記導電性酸化物層は、Ｕ字カップ形状を備える、請求項２０に記載の半導体装置の製造方法。
【請求項22】
前記導電性酸化物層を含む前記導電体は、前記導電性酸化物層のバルク単体である、請求項２０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施の形態は、半導体装置およびその製造方法に関する。
【背景技術】
【0002】
ビット線、ワード線、およびこれらに接続されるメモリセル（トランジスタおよびキャパシタ）を有する半導体記憶装置が用いられている。ビット線とワード線を選択して、電圧を印加することで、メモリセルにデータを書き込み、読み出すことができる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】国際公開第２０２０／０７６７６６号
【特許文献2】国際公開第２０２０／０７６８５０号
【特許文献3】米国特許出願公開第２０２１／０３８４３５４号明細書
【特許文献4】特開２０２１－０４４５２６号公報
【特許文献5】特開２０２１－１０８３３１号公報
【特許文献6】国際公開第２０２１／１０６２３４号
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施形態の発明が解決しようとする課題は、信頼性の低下を抑制した半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【0005】
実施形態の半導体装置は、半導体基板と、半導体基板上に設けられたメモリキャパシタと、メモリキャパシタ上に設けられたメモリトランジスタと、メモリキャパシタの上部に設けられ、第１方向に延在する第１の導電体と、メモリトランジスタの上部に設けられ、第１方向に延在する第２の導電体と、第１の導電体と第２の導電体との間に設けられ、第１方向に延在する酸化物半導体層と、メモリトランジスタの上部に設けられ、酸化物半導体層と接続された導電性酸化物層と、導電性酸化物層と接続され、ビット線となる導電層と、ビット線間に設けられた絶縁層とを備え、ビット線間の絶縁層の底部が導電性酸化物層と接している。
【図面の簡単な説明】
【0006】
【図1】実施の形態に係る半導体装置のメモリセルアレイの回路図。
【図2】実施の形態に係る半導体装置のメモリセルアレイの平面図。
【図3】実施の形態に係る半導体装置のメモリセルアレイの断面図。
【図4A】比較例に係る半導体装置のメモリセルアレイの断面図。
【図4B】比較例に係る半導体装置のメモリセルアレイの平面図。
【図5A】第１の実施の形態に係る半導体装置のメモリセルアレイの断面図。
【図5B】第１の実施の形態に係る半導体装置のメモリセルアレイの平面図。
【図6A】第１の実施の形態に係る半導体装置の製造方法の断面図。
【図6B】第１の実施の形態に係る半導体装置の製造方法の断面図。
【図6C】第１の実施の形態に係る半導体装置の製造方法の断面図。
【図6D】第１の実施の形態に係る半導体装置の製造方法の断面図。
【図6E】第１の実施の形態に係る半導体装置の製造方法の断面図。
【図7】第２の実施の形態に係る半導体装置のメモリセルアレイの断面図。
【図8】第２の実施の形態に係る半導体装置のメモリセルアレイの平面図。
【図9A】第２の実施の形態に係る半導体装置の製造方法の断面図。
【図9B】第２の実施の形態に係る半導体装置の製造方法の断面図。
【図9C】第２の実施の形態に係る半導体装置の製造方法の断面図。
【図9D】第２の実施の形態に係る半導体装置の製造方法の断面図。
【図9E】第２の実施の形態に係る半導体装置の製造方法の断面図。
【図9F】第２の実施の形態に係る半導体装置の製造方法の断面図。
【図9G】第２の実施の形態に係る半導体装置の製造方法の断面図。
【図9H】第２の実施の形態に係る半導体装置の製造方法の断面図。
【図10】第３実施の形態に係る半導体装置のメモリセルアレイの断面図。
【図11】第３実施の形態に係る半導体装置のメモリセルアレイの平面図。
【図12A】第３の実施の形態に係る半導体装置の製造方法の断面図。
【図12B】第３の実施の形態に係る半導体装置の製造方法の断面図。
【図12C】第３の実施の形態に係る半導体装置の製造方法の断面図。
【図12D】第３の実施の形態に係る半導体装置の製造方法の断面図。
【図12E】第３の実施の形態に係る半導体装置の製造方法の断面図。
【図12F】第３の実施の形態に係る半導体装置の製造方法の断面図。
【図12G】第３の実施の形態に係る半導体装置の製造方法の断面図。
【図12H】第３の実施の形態に係る半導体装置の製造方法の断面図。
【発明を実施するための形態】
【0007】
以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。上下方向は、重力加速度に従った上下方向と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。
【0008】
本明細書において「接続」とは物理的な接続だけでなく電気的な接続も含み、特に指定する場合を除き、直接接続だけでなく間接接続も含む。
【0009】
以下の説明においては、ＸＹ平面に広がる半導体基板に垂直な方向をＺ方向、Ｚ方向に直交し、ワード線ＷＬの延伸する方向をＸ方向、Ｚ方向およびＸ方向に垂直なビット線ＢＬの延伸する方向をＹ方向とする。
【0010】
また、以下の説明においては、半導体装置のメモリセルアレイを単に半導体装置と表記する場合もある。
【0011】
実施形態の半導体装置は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ：Dynamic Random Access Memory）であって、メモリセルアレイを有する。
【0012】
図１は、実施形態の半導体装置のメモリセルアレイ１００の回路構成を説明するための回路図である。図１は、複数のメモリセルＭＣと、複数のワード線ＷＬ（ワード線ＷＬｎ、ワード線ＷＬｎ＋１、ワード線ＷＬｎ＋２、ｎは整数）と、複数のビット線ＢＬ（ビット線ＢＬｍ、ビット線ＢＬｍ＋１、ビット線ＢＬｍ＋２、ｍは整数）と、電源線ＶＰＬと、を示す。
【0013】
複数のメモリセルＭＣは、行列方向に配列され、メモリセルアレイを形成する。それぞれのメモリセルＭＣは、電界効果トランジスタ（ＦＥＴ:Field Effect Transistor）であるメモリトランジスタＭＴＲと、メモリキャパシタＭＣＰと、を備える。
【0014】
電界効果トランジスタは、ゲートと、ソースと、ドレインと、を有する。電界効果トランジスタは、バックゲートをさらに有する場合がある。ソースとドレインは、トランジスタの構造や動作条件によって互いに入れ替わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、特に指定する場合を除き、ソースおよびドレインのいずれかから任意に選択した一方の端子をソースまたはドレインの一方と表記し、他方の端子をソースまたはドレインの他方と表記する。
【0015】
メモリトランジスタＭＴＲのゲートは対応するワード線ＷＬに接続され、ソースまたはドレインの一方は対応するビット線ＢＬに接続される。ワード線ＷＬは、例えばロウデコーダに接続される。ビット線ＢＬは、例えばセンスアンプに接続される。メモリキャパシタＭＣＰの第１の電極はメモリトランジスタＭＴＲのソースまたはドレインの他方に接続され、第２の電極は特定の電位を供給する電源線ＶＰＬに接続される。電源線ＶＰＬは、例えば電源回路に接続される。メモリセルＭＣは、ワード線ＷＬによるメモリトランジスタＭＴＲのスイッチングによりビット線ＢＬからメモリキャパシタＭＣＰに電荷を蓄積してデータを保持できる。複数のメモリセルＭＣの数は、図１に示す数に限定されない。
【0016】
図２は、実施形態の半導体装置のメモリセルアレイ１００の構造を説明するための平面図である。図３は、実施形態の半導体装置のメモリセルアレイ１００の構造を説明するための断面図である。
【0017】
メモリセルアレイ１００は、図３に示すように、導電体２１と、導電層２２と、電気伝導体２３と、絶縁体２４と、導電層３１と、導電性酸化物層３２と、酸化物半導体層４１と、導電層４２と、絶縁膜４３と、導電性酸化物層５１と、導電層５２と、導電層７１と、を具備する。なお、図２は、便宜のため、酸化物半導体層４１と、導電層４２と、絶縁膜４３と、導電層７１と、を示し、その他の構成要素については便宜のため図示を省略している。
【0018】
メモリトランジスタＭＴＲおよびメモリキャパシタＭＣＰは、図３に示すように、半導体基板１０の上の絶縁層１１の上方に設けられる。半導体基板１０には、ロウデコーダやセンスアンプ、電源回路等の周辺回路が形成される。周辺回路は、例えばＰチャネル型電界効果トランジスタ（Ｐｃｈ－ＦＥＴ）、Ｎチャネル型電界効果トランジスタ（Ｎｃｈ－ＦＥＴ）の電界効果トランジスタ、相補型電界効果トランジスタ（ＣＭＯＳＦＥＴ）を有する。電界効果トランジスタは、例えば単結晶シリコン基板等の半導体基板１０を用いて形成可能であり、Ｐｃｈ－ＦＥＴおよびＮｃｈ－ＦＥＴは、半導体基板１０にチャネル領域とソース領域とドレイン領域とを有する。なお、半導体基板１０はＰ型の導電型を有していてもよい。絶縁層１１は、半導体基板１０の上に設けられ、例えばシリコン（Ｓｉ）と、酸素（Ｏ）または窒素（Ｎ）と、を含む。絶縁層１１は、積層膜であってもよい。
【0019】
導電体２１、導電層２２、電気伝導体２３、および絶縁体２４は、メモリキャパシタＭＣＰを形成する。ここで、導電体２１は、電源線ＶＰＬに接続される。導電体２１は、メモリセルアレイに共通の電極として配置可能である。導電層２２は、導電体２１と電気的に共通となっており、メモリキャパシタの一方の電極を形成する。電気伝導体２３は、メモリキャパシタの他方の電極を形成し、各メモリトランジスタＭＴＲの導電体３０に接続される。メモリキャパシタＭＣＰは、いわゆるピラー型キャパシタ、シリンダー型キャパシタ等の３次元キャパシタである。
【0020】
導電体２１は、絶縁層１１を挟んで半導体基板１０の上方に設けられる。導電層２２は、導電体２１の一部の上に設けられる。導電体２１および導電層２２は、メモリキャパシタＭＣＰの第２の電極を形成する。導電体２１は、Ｚ方向から見て複数の電気伝導体２３と重なるように延在する。導電体２１は、プレート電極ともいう。電気伝導体２３は、絶縁体２４を挟んで導電体２１の上方に設けられ、Ｚ方向に延在し、メモリキャパシタＭＣＰの第１の電極を形成する。絶縁体２４は、導電体２１および導電層２２と、電気伝導体２３と、の間に設けられ、メモリキャパシタＭＣＰの誘電体を形成する。
【0021】
導電体２１および導電層２２は、例えばタングステン（Ｗ）、窒化チタン（ＴｉＮ）等の材料を含む。電気伝導体２３は、例えばタングステン（Ｗ）、窒化チタン（ＴｉＮ）、アモルファスシリコン等の材料を含む。絶縁体２４は、例えば酸化ハフニウム（ＨｆＯx）、酸化ジルコニウム（ＺｒＯx）、酸化アルミニウム（ＡｌＯx）等の材料を含む。
【0022】
導電層３１は、電気伝導体２３の上に設けられ、電気伝導体２３に電気的に接続される。導電層３１は、例えば銅(Ｃｕ)を含む。なお、導電層３１は、必ずしも形成されなくてもよい。
【0023】
導電性酸化物層３２は、導電層３１の上に設けられる。導電性酸化物層３２は、例えばインジウム（Ｉｎ）－錫（Ｓｎ）－酸化物（ＩＴＯ）等の金属酸化物を含む。
【0024】
導電層３１および導電性酸化物層３２は、導電体３０を形成する。導電体３０は、複数の電気伝導体２３に対して複数設けられる。複数の導電体３０の間には、絶縁層３３が形成される。絶縁層３３は、例えばシリコン（Ｓｉ）と、酸素（Ｏ）または窒素（Ｎ）と、を含む。
【0025】
酸化物半導体層４１、導電層４２、および絶縁膜４３は、メモリトランジスタＭＴＲを形成する。メモリトランジスタＭＴＲは、例えばＮチャネル型電界効果トランジスタである。メモリトランジスタＭＴＲは、メモリキャパシタＭＣＰの上方に設けられる。メモリトランジスタＭＴＲは、複数のメモリキャパシタＭＣＰに対応して複数設けられる。複数のメモリトランジスタＭＴＲの間には、絶縁層４４および絶縁層４５が形成される。絶縁層４４および絶縁層４５は、例えばシリコン（Ｓｉ）と、酸素（Ｏ）または窒素（Ｎ）と、を含む。
【0026】
酸化物半導体層４１は、例えばＺ方向に延在する柱状体である。酸化物半導体層４１は、導電層４２をＺ方向に貫通する。酸化物半導体層４１は、メモリトランジスタＭＴＲのチャネルを形成する。酸化物半導体層４１は、例えばインジウム（Ｉｎ）を含む。酸化物半導体層４１は、例えば、酸化インジウムと酸化ガリウム、酸化インジウムと酸化亜鉛、又は、酸化インジウムと酸化スズを含む。一例として、インジウム、ガリウム、および、亜鉛を含む酸化物（インジウム－ガリウム－亜鉛－酸化物）、いわゆるＩＧＺＯ（ＩｎＧａＺｎＯ）を含む。酸化物半導体層４１は、アモルファス構造を有していてもよく、熱処理により結晶構造を有していてもよい。
【0027】
酸化物半導体層４１のＺ方向の一端は、導電性酸化物層３２を介して導電層３１に接続され、メモリトランジスタＭＴＲのソースまたはドレインの他方として機能する。導電性酸化物層３２は、メモリキャパシタＭＣＰの電気伝導体２３とメモリトランジスタＭＴＲの酸化物半導体層４１との間に設けられ、メモリトランジスタＭＴＲのソース電極またはドレイン電極の他方として機能する。導電性酸化物層３２は、メモリトランジスタＭＴＲの酸化物半導体層４１と同様に金属酸化物を含むため、メモリトランジスタＭＴＲとメモリキャパシタＭＣＰとの間の接続抵抗を低減できる。
【0028】
導電層４２は、ＸＹ平面において絶縁膜４３を挟んで酸化物半導体層４１に対向する部分を含む。導電層４２は、ＸＹ平面において酸化物半導体層４１および絶縁膜４３を囲む。導電層４２は、メモリトランジスタＭＴＲのゲート電極を形成するとともに、配線としてワード線ＷＬを形成する。導電層４２は、例えば金属、金属化合物、または、半導体を含む。導電層４２は、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、およびルテニウム（Ｒｕ）からなる群より選ばれる少なくとも一つの材料を含む。
【0029】
なお、図２において、導電層４２は、Ｙ方向から見てメモリトランジスタＭＴＲと重なる領域よりもメモリトランジスタＭＴＲと重ならない領域の方がＹ方向の幅が狭いが、これに限定されず、導電層４２のＹ方向の幅は、一定の値であってもよい。
【0030】
複数の導電層４２は、図２に示すように、Ｘ方向に延在するとともに、互いに平行に配置される。各導電層４２は、Ｘ方向において、複数のメモリセルＭＣに重なり接続される。
【0031】
絶縁膜４３は、ＸＹ平面において、酸化物半導体層４１と導電層４２との間に設けられる。絶縁膜４３は、メモリトランジスタＭＴＲのゲート絶縁膜を形成する。絶縁膜４３は、例えば、シリコン（Ｓｉ）と、酸素（Ｏ）または窒素（Ｎ）と、を含む。絶縁膜４３は、複数の絶縁膜の積層膜であってもよい。
【0032】
メモリトランジスタＭＴＲは、ゲート電極がチャネルを囲んで配置される、いわゆるサラウンディング・ゲート・トランジスタ（ＳＧＴ：Surrounding Gate Transistor）構造を備える。ＳＧＴにより半導体装置の面積を小さくすることができる。
【0033】
酸化物半導体を含むチャネル層を有する電界効果トランジスタは、半導体基板１０に設けられた電界効果トランジスタよりもオフリーク電流が低い。よって、例えばメモリセルＭＣに保持されたデータを長く保持できるため、リフレッシュ動作の回数を減らすことができる。また、酸化物半導体を含むチャネル層を有する電界効果トランジスタは、低温プロセスで形成可能であるため、メモリキャパシタＭＣＰに熱ストレスを与えることを抑制することができる。
【0034】
導電性酸化物層５１は、酸化物半導体層４１の上に設けられる。導電性酸化物層５１は、例えばインジウム－錫－酸化物（ＩＴＯ）等の金属酸化物を含む。
【0035】
導電層５２は、導電性酸化物層５１の上に設けられ、導電性酸化物層５１に電気的に接続される。導電層５２は、例えば銅（Ｃｕ）を含む。
【0036】
導電性酸化物層５１および導電層５２は、導電体５０を形成する。導電層５２はメモリトランジスタＭＴＲとビット線ＢＬを電気的に接続するための導電層であり、ビット線ＢＬの主となる部分である。導電性酸化物層５１は酸化物半導体層４１と導電層５２との良好な電気的接続を確保するための層であり、酸化物を含んだ電極材料で形成される。導電層５２は、導電性酸化物層５１と電気的に接続されて一体化されて導電体５０を形成する。通常、導電性酸化物層５１と導電層５２の間には密着層が設けられているが、図３では図示を省略している。導電体５０は、ビット線ＢＬを介してセンスアンプに電気的に接続される。導電体５０は、例えばメモリトランジスタＭＴＲとビット線ＢＬと接続するための導電性パッドとしての機能を有する。導電体５０は、ランディングパッド（ＬＰ：Landing Pad）とも呼ばれる。導電体５０は、複数のメモリトランジスタＭＴＲに対応して複数設けられる。複数の導電体５０の間には、絶縁層５３が形成される。絶縁層５３は、例えば、シリコン（Ｓｉ）と、酸素（Ｏ）または窒素（Ｎ）と、を含む。
【0037】
酸化物半導体層４１のＺ方向の他端は、導電性酸化物層５１を介して導電層５２に接続され、メモリトランジスタＭＴＲのソースまたはドレインの一方として機能する。導電性酸化物層５１は、メモリトランジスタＭＴＲのソース電極またはドレイン電極の一方として機能する。導電性酸化物層５１は、メモリトランジスタＭＴＲの酸化物半導体層４１と同様に金属酸化物を含むため、メモリトランジスタＭＴＲとビット線ＢＬとの間の接続抵抗を低減することができる。
【0038】
導電層７１は、導電層５２の上に設けられ、導電体５０に接続される。導電層７１は、配線としてビット線ＢＬを形成する。複数の導電層７１の間には絶縁層７２が形成される。絶縁層７２は、例えば、シリコンと、酸素または窒素と、を含む。
【0039】
複数の導電層７１（ビット線ＢＬ）は、図２に示すように、Ｙ軸方向に延在するとともに、互いに平行に配置される。各導電層７１は、Ｚ方向から見て、複数のメモリセルＭＣに重なり接続される。
【0040】
複数のメモリセルＭＣは、図２に示すように、ＸＹ平面において千鳥配置を形成してもよい。複数のワード線ＷＬの一つに接続されたメモリセルＭＣは、隣接するワード線ＷＬに接続されたメモリセルＭＣに対してＸ方向にずれて配置される。これにより、メモリセルＭＣの集積度を高めることができる。
【0041】
メモリトランジスタＭＴＲのゲート絶縁膜となる絶縁膜４３は、シリコン酸化膜等の酸化膜を用いて形成されるが、ワード線（ゲート電極）からシリコン酸化膜にタングステン等の金属元素が拡散することを抑制するためにシリコン酸化膜とワード線（ゲート電極）との間にシリコン窒化膜等の窒化膜を形成することが好ましい。
【0042】
（比較例）
図４Ａは、比較例に係る半導体装置のメモリセルアレイ１００Ａの断面図である。図４Ｂは、比較例に係る半導体装置のメモリセルアレイ１００Ａの平面図である。図４Ａは、図４ＢのＩ－Ｉ線に沿う断面構造を表している。
【0043】
比較例に係る半導体装置においては、導電性酸化物層５１は、酸化物半導体層４１の上に設けられる。さらに、導電性酸化物層５１の上に導電層５１Ｔが設けられている。導電性酸化物層５１は、上部電極（ＴＥ：Top Electrode）とも呼ばれる。導電層５１Ｔは、例えば、窒化チタン（ＴｉＮ）、酸化チタン（ＴｉＯ）、窒化酸化チタン（ＴｉＯＮ）で形成される。
【0044】
導電性酸化物層５１、導電層５１Ｔおよび導電層５２は、導電体５０を形成する。導電層５１Ｔは、導電性酸化物層５１と導電層５２との間の接続抵抗を低減することができる。
【0045】
比較例に係る半導体装置においては、導電性酸化物層５１を形成した後にＩＧＺＯで形成された酸化物半導体層４１への酸素供給のための酸素（Ｏ2）アニール処理を行っている。例えば、ＩＴＯ等の金属酸化物を含む導電性酸化物層５１は、酸素を透過可能な金属材料であるため、導電性酸化物層５１を透過して酸化物半導体層４１のＩＧＺＯチャネルに酸素の供給が可能となる。ＩＧＺＯチャネルに酸素供給することでメモリトランジスタＭＴＲのしきい値を上昇させることが可能である。このため、酸素（Ｏ2）アニール処理はメモリトランジスタＭＴＲのしきい値上昇を目的としている。
【0046】
ＩＧＺＯチャネル形成以降の工程の熱負荷(特にＣＶＤ工程(２５０～４５０℃程度))によりＩＧＺＯチャネルから酸素が抜けることが想定される。このため、ＩＧＺＯチャネルへの酸素供給はなるべく後の工程の方が望ましい。
【0047】
比較例に係る半導体装置においては、導電層５２を加工して凹部を形成するランディングパッド（ＬＰ）加工工程において、ＴｉＮからなる導電層５１ＴおよびＩＴＯからなる導電性酸化物層５１をエッチングで除去した後に露出した導電性酸化物層５１の側壁部分（図４ＡのＡの部分）からの酸素の供給を行う。導電性酸化物層５１の側壁の露出面積は、導電性酸化物層５１の径と高さに依存する。通常、導電性酸化物層５１の径は、約１０～３０ｎｍ程度と小さく、厚さは、約５～１０ｎｍ程度と薄いため、導電性酸化物層５１の側壁の露出面積も小さい。そのため、導電性酸化物層５１の側壁を介して酸化物半導体層４１へ酸素供給を行う場合、長時間の酸素（Ｏ2）アニール処理が必要になる。また、酸素の供給が不十分であれば、メモリトランジスタＭＴＲのしきい値制御が困難となり、メモリ動作の信頼性の低下を招く。
【0048】
凹部形状に加工された導電層５２、導電層５１Ｔおよび導電性酸化物層５１の側壁部分には、絶縁層５３（絶縁層５３１、絶縁層５３２、および絶縁層５３３）が形成される。絶縁層５３１および絶縁層５３２は、酸化膜や窒化膜等で形成され、ライナー絶縁膜とも呼ばれる。絶縁層５３３は、シリコン酸化膜などで形成され、ギャップフィル膜とも呼ばれる。
【0049】
比較例に係る半導体装置においては、導電層５２の上に導電層５４、導電層７１、導電層５５、絶縁層６３を形成する。その後、導電層５４、導電層７１、導電層５５、絶縁層６３を除去して、導電層５４間、導電層７１間、および導電層５５間を分離し、分離された溝に絶縁層６２を形成している。
【0050】
（第１の実施の形態）
図５Ａは、第１の実施の形態に係る半導体装置のメモリセルアレイ１０１の断面図である。図５Ｂは、第１の実施の形態に係る半導体装置のメモリセルアレイ１０１の平面図である。図５Ａは、図５ＢのＩＩ－ＩＩ線に沿う断面構造を表している。
【0051】
第１の実施の形態に係る半導体装置は、図３に示す構造と同様に、第１の導電体３０と、第２の導電体５０と、第１の導電体と第２の導電体との間に設けられ、Ｙ方向に延在する酸化物半導体層４１と、Ｙ方向と交差するＸ方向に延在し、酸化物半導体層４１を囲む導電層４２と、酸化物半導体層４１と導電層４２との間に設けられるとともに導電層４２に接する酸化膜である絶縁膜４３とを備える。
【0052】
第１の実施の形態に係る半導体装置は、図５Ａおよび図５Ｂに示すように、半導体基板１０と、半導体基板１０上に設けられたメモリキャパシタＭＣＰと、メモリキャパシタＭＣＰ上に設けられたメモリトランジスタＭＴＲと、メモリキャパシタＭＣＰの上部に設けられ、Ｙ方向に延在する第１の導電体３０と、メモリトランジスタＭＴＲの上部に設けられ、Ｙ方向に延在する第２の導電体５０と、第１の導電体３０と第２の導電体５０との間に設けられ、Ｙ方向に延在する酸化物半導体層４１と、メモリトランジスタＭＴＲの上部に設けられ、酸化物半導体層４１と接続された導電性酸化物層５１Ｅと、導電性酸化物層５１Ｅと接続され、ビット線ＢＬとなる導電層７１と、ビット線ＢＬ間に設けられた絶縁層６８とを備える。ビット線ＢＬは主たる導電層７１とバリアメタルの導電層５４および導電層５５の３層からなる。また、ランディングパッド（ＬＰ）は主たる導電層５２とバリアメタルの５１Ｔ、導電性酸化物層５１Ｅの３層からなる。ここで、ビット線ＢＬ間の絶縁層６８の底部が導電性酸化物層５１Ｅと接している。尚、図５Ａでは、図６Ｅの構造において、絶縁層６８、絶縁層６４、および絶縁層６０の一部、絶縁層６１の一部が省略されている。
【0053】
また、Ｙ方向と交差するＸ方向に延在し、酸化物半導体層４１を囲む導電層４２と、酸化物半導体層４１と導電層４２との間に設けられるとともに導電層４２に接する酸化膜である絶縁膜４３とを備える。
【0054】
第１の実施の形態に係る半導体装置においては、図５Ａに示すように、導電性酸化物層５１Ｅが酸化物半導体層４１の上に設けられる。さらに、導電性酸化物層５１Ｅの上に導電層５１Ｔが設けられている。導電性酸化物層５１Ｅ、導電層５１Ｔおよび導電層５２は、導電体５０を形成する。
【0055】
第１の実施の形態に係る半導体装置においては、導電層５２の上に導電層５４、導電層７１、導電層５５、絶縁層６３を形成する。その後、導電層５５、導電層７１、導電層５４、導電層５２および導電層５１Ｔ、および絶縁層５３の一部を除去して、導電性酸化物層５１Ｅの表面を露出させている。
【0056】
第１の実施の形態に係る半導体装置の構造では、導電層５４間、導電層７１間、および導電層５５間を分離し、分離された溝８１（図６Ｂ参照）の底部において導電性酸化物層５１Ｅの表面を露出させている。このため、図５Ａに示すように、導電性酸化物層５１Ｅの表面のＢ部分の間口を広げることが可能となる。
【0057】
第１の実施の形態に係る半導体装置の構造では、導電層５４間、導電層７１間、および導電層５５間から酸素の供給を行うことで、導電性酸化物層５１Ｅ表面の広い間口を介してＩＧＺＯチャネルの酸化物半導体層４１に酸素の供給が可能となる。
【0058】
第１の実施の形態に係る半導体装置においては、導電性酸化物層５１Ｅの表面を露出させた後に酸化物半導体層４１への酸素供給を目的とした酸素（Ｏ2）アニール処理を行っている。金属酸化物を含む導電性酸化物層５１Ｅは、酸素を透過可能な金属材料であるため、導電性酸化物層５１Ｅを介して酸化物半導体層４１のＩＧＺＯチャネルに酸素供給が可能となる。ＩＧＺＯチャネルに酸素供給することでメモリトランジスタＭＴＲのしきい値を上昇させることが可能である。
【0059】
第１の実施の形態に係る半導体装置の構造では導電層５４間、導電層７１間、および導電層５５間を分離形成後に酸素供給可能である。このため、ＩＧＺＯチャネル形成後において、導電層５４間、導電層７１間、および導電層５５間の分離形成後までのＩＧＺＯへの熱負荷による酸素の欠損は抑制可能である。
【0060】
第１の実施の形態に係る半導体装置の構造では導電層５４間、ビット線ＢＬとなる導電層７１間、および導電層５５間を分離し、分離された溝８１の側壁部にライナー絶縁膜と呼ばれる窒化膜等の絶縁層６０を形成し、溝８１の底部および絶縁層６０上に絶縁層６８を形成している。
【0061】
第１の実施の形態に係る半導体装置では、導電性酸化物層５１Ｅの間口が広い領域（図５ＡのＢの部分）となるので、ＩＧＺＯに効率的に酸素を供給可能な構造となっている。その場合、導電性酸化物層５１Ｅの間口率は、導電性酸化物層５１Ｅの径と高さにもよるが、比較例に比べて１．５～２倍程度改善される。
【0062】
絶縁膜４３は、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ニオブ（Ｎｂ）、イットリウム（Ｙ）、タンタル（Ｔａ）、バナジウム（Ｖ）、およびマグネシウム（Ｍｇ）からなる群より選ばれる少なくとも一つの元素と、酸素と、を含む。
【0063】
絶縁層６０および絶縁層６８は、酸化アルミニウム（ＡｌＯx）、酸化ジルコニウム（ＺｒＯx）、窒化シリコン（ＳｉＮx）、酸化シリコン（ＳｉＯx）からなる群より選ばれる少なくとも一つの材料を含み、酸素、水素、水のバリア性があることが望ましい。
【0064】
ランディングパッド（ＬＰ）を構成する導電層５２は、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、およびルテニウム（Ｒｕ）からなる群より選ばれる少なくとも一つの材料を含む。
【0065】
ビット線ＢＬとなる導電層７１は、例えばタングステン（Ｗ）のＣＶＤで形成され、形成温度範囲は、例えば、約２５０℃～４５０℃程度である。
【0066】
また、第１の実施の形態に係る半導体装置では、図５Ａおよび図５Ｂに示すように、ランディングパッド（ＬＰ）を構成する導電層５２は、導電性酸化物層５１Ｅと比較して厚く形成されている。この理由は、隣接するビット線ＢＬと接続する導電性酸化物層５１Ｅと自身のビット線ＢＬとのクリアランスを確保する必要があるためである。
【0067】
ランディングパッド（ＬＰ）を構成する導電層５１ＴのＴｉＮやＴｉＯやＴｉＯＮは、ＩＴＯの導電性酸化物層５１ＥとＷの導電層５２との密着性が悪いためにその間を接続する接着層としての機能がある。また、導電層５４のＴｉＮはバリアメタルで、ビット線ＢＬの導電層７１からの元素拡散防止やビット線ＢＬの導電層７１と上下の酸化膜の反応防止・密着性担保の機能がある。
【0068】
第１の実施の形態に係る半導体装置では、隣接するビット線ＢＬ間の絶縁層６８の一部が上部電極（ＴＥ）の導電性酸化物層５１Ｅと接している。
【0069】
第１の実施の形態に係る半導体装置では、ビット線ＢＬ形成後に酸素供給できるため、ＢＬ形成プロセスの温度等による酸素抜けの影響を受けない。
【0070】
第１の実施の形態に係る半導体装置は、酸素ガス雰囲気にてＢＬ間より導電性酸化物層５１Ｅを介してメモリトランジスタＭＴＲの酸化物半導体層４１に酸素供給を行う。
【0071】
また、第１の実施の形態に係る半導体装置においては、ＢＬの側壁は絶縁層６０で保護されており、あるＢＬ側壁に接する絶縁層６０は隣接のＢＬ側壁には接していない。即ち、ＢＬ間の絶縁層６０は、ＢＬ間の底部において、除去されている。
【0072】
また、第１の実施の形態に係る半導体装置においては、ＢＬの反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）時にＴＥ ＩＴＯとなる導電性酸化物層５１Ｅ上まで除去し、ＢＬ側壁に絶縁層６０を形成し、絶縁層６０の下部をエッチバック(ＥＢ:Etch Back)して導電性酸化物層５１Ｅを露出させて、ＢＬ―ＢＬ間の隙間から酸素供給する。ＢＬ形成後に酸素供給できるため、ＢＬ形成プロセスの温度等による酸化物半導体層４１からの酸素欠損の影響を抑制することができる。
【0073】
（第１の実施の形態の製造方法）
次に、図６Ａ～図６Ｅを参照して、第１の実施の形態に係る半導体装置の製造方法を説明する。
【0074】
（Ａ）まず、図６Ａに示すように、メモリトランジスタＭＴＲ上に、導電性酸化物層５１Ｅ、導電層５１Ｔ、導電層５２を成膜後、リソグラフィ工程によりランディングパッド（ＬＰ）のパターニングを行い、ＲＩＥで導電層５２、導電層５１Ｔを加工し、ライナー膜５３１で導電層５２、導電層５１Ｔの側壁を保護しつつＲＩＥで導電性酸化物層５１Ｅを加工し、酸素供給を行った後、ライナー膜５３２を形成し、ギャップフィル膜５３３を埋め込む。その後、導電層５２の上端まで化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）技術を用いて研磨することで表面を平坦化する。次に、導電層５４、導電層７１、導電層５５、絶縁層６１、および絶縁層６４を順次形成する。ここで、導電層５５は、例えばＴiＮ等で形成され、絶縁層６４は、窒化膜等で形成される。絶縁層６１は、プラズマＣＶＤ法で材料ガスにモノシラン（ＳｉＨ4）を用いて形成したシリコン酸化膜等である。尚、絶縁層６４の形成工程は省略してもよい。
【0075】
（Ｂ）次に、図６Ｂに示すように、リソグラフィ工程によりビット線ＢＬのパターニングを行い、絶縁層６４、絶縁層６１、導電層５５、導電層７１、導電層５４、導電層５２、および導電層５１Ｔおよびライナー膜５３１、５３２、ギャップフィル膜５３３をＲＩＥ等により除去し、導電性酸化物層５１Ｅの一部の表面を露出させる。ここで、ビット線ＢＬとなる導電層７１、導電層５５、および導電層５４が分離される。更に、ＲＩＥ等により形成された溝８１にライナー膜となる絶縁層６６を形成する。
【0076】
（Ｃ）次に、図６Ｃに示すように、溝８１の底部の絶縁層６６を除去するまで絶縁層６６の下部をエッチングし導電性酸化物層５１Ｅを露出させる。この結果、導電性酸化物層５１Ｅの一部の表面を露出させる。この工程により、絶縁層６６の下部をエッチングするときに、絶縁層６６の側壁も薄くなる場合があり、この場合は、例えば、絶縁層６０となる。
【0077】
（Ｄ）次に、図６Ｄに示すように、酸素雰囲気により酸素（Ｏ2）を導電性酸化物層５１Ｅを介してメモリトランジスタＭＴＲの上部に設けられた酸化物半導体層４１に供給する。この時、溝８１の側壁部は窒化膜等の絶縁層６０により保護されているため、導電層５５や導電層７１や導電層５４や導電層５２や導電層５１Ｔは酸素供給アニールによる酸化などの影響を受けない。
【0078】
（Ｅ）次に、図６Ｅに示すように、ＣＶＤ等により絶縁層６８を形成する。絶縁層６８の成膜時に、エアギャップ（Ａｉｒ Ｇａｐ）９０を形成することでビット線ＢＬの配線間容量を低減することができる。酸素（Ｏ2）供給後に溝８１に絶縁層６８を埋め込むことで酸化物半導体層４１へ酸素（Ｏ2）を閉じ込めることができる。
【0079】
(第１の実施形態の効果)
第１の実施形態によれば、酸素の供給のための開口率を高めることができ、安定的に酸素の供給が可能であり、信頼性の低下を抑制した半導体装置およびその製造方法を提供することができる。
【0080】
（第２の実施の形態）
図７は、第２の実施の形態に係る半導体装置のメモリセルアレイ１０２の断面図である。図８は、第２の実施の形態に係る半導体装置のメモリセルアレイ１０２の平面図である。図７は、図８のＩＩＩ－ＩＩＩ線に沿う断面構造を表している。
【0081】
第２の実施の形態に係る半導体装置は、図３に示す構造と同様に、第１の導電体３０と、第２の導電体５０と、第１の導電体３０と第２の導電体５０との間に設けられ、Ｙ方向に延在する酸化物半導体層４１と、Ｙ方向と交差するＸ方向に延在し、酸化物半導体層４１を囲む導電層４２と、酸化物半導体層４１と導電層４２との間に設けられるとともに導電層４２に接する酸化膜である絶縁膜４３とを備える。
【0082】
第２の実施の形態に係る半導体装置においては、図７に示すように、Ｕ字カップ形状の導電性酸化物層５１Ｃが酸化物半導体層４１の上に設けられる。さらに、導電性酸化物層５１Ｃの上に導電層５１ＣＴが設けられている。導電性酸化物層５１Ｃ、導電層５１ＣＴおよび導電層５２は、第２の導電体５０を形成する。ビット線ＢＬは主たる導電層７１とバリアメタルの導電層５４および導電層５５の３層からなる。また、ランディングパッド（ＬＰ）は主たる導電層５２とバリアメタルの５１ＣＴ、導電性酸化物層５１Ｃの３層からなる。尚、図７では、図９Ｈの構造において、絶縁層６８、絶縁層６４、および絶縁層６０の一部、絶縁層６１の一部が省略されている。
【0083】
第２の実施の形態に係る半導体装置においては、図７に示すように、導電性酸化物層５１ＣがＵ字カップ形状を有するため、第１の実施の形態に係る半導体装置に比べて、ランディングパッド（ＬＰ）を形成する導電層５２部分の体積が大きい。このため、ランディングパッド（ＬＰ）を形成する導電層５２と導電層５４との接触面積を大きくすることができる。また、導電性酸化物層５１Ｃと導電層５１ＣＴとの接触面積を大きくすることができるため、導電性酸化物層５１Ｃと導電層５１ＣＴとの密着性を高めることができる。導電性酸化物層５１Ｃと導電層５１ＣＴの密着性が高い要因は、接触面積が大きいことだけによるものでなく、単なる並行接触ではないＵ字カップ状に引っかかる形状で接していることによっても密着性が高まっている。
【0084】
また、酸化膜（図９Ａ参照）越しに下層のマーク見ることができるため、ランディングパッド（ＬＰ）を形成する導電性酸化物層５１Ｃ、導電層５１ＣＴ、導電層５２からなるランディングパッド（ＬＰ）を形成する前の段差形成プロセスが不要となる。
【0085】
また、ビット線ＢＬとなる導電層５４、導電層５５、導電層７１の分離形成後に導電性酸化物層５１Ｃを介してメモリトランジスタＭＴＲの上部に設けられた酸化物半導体層４１に酸素を供給することができるため、ビット線ＢＬ形成プロセスの温度等による酸素抜けの影響を受けない。
【0086】
第２の実施の形態に係る半導体装置においては、図７に示すように、第２の導電体５０は、導電性酸化物層５１Ｃと、導電性酸化物層５１Ｃ上に配置された導電層５１ＣＴと、導電層５１ＣＴ上に配置された導電層５２とを備え、逆台形形状を備える。
【0087】
すなわち、図７および図８に示すように、第２の導電体５０は、円筒形状を備え、第２の導電体５０の上部の径をｔ１、下部の径をｔ３とすると、ｔ１＞ｔ３が成立する。
【0088】
第２の実施の形態に係る半導体装置の第２の導電体５０は、ＩＴＯ等の導電性酸化物層５１Ｃ、ＴｉＮ等の導電層５１ＣＴおよびＷ等の導電層５２からなり、図９Ａ～図９Ｆに示すように、トレンチ内に埋込後にＣＭＰやドライエッチングやウェットエッチングを用いて加工することでｔ１＞ｔ３となる逆台形形状を有する。
【0089】
また、第２の実施の形態に係る半導体装置においては、図７および図８に示すように、上部電極となる導電体５０が、導電層５４に接続される導電層５４に接する領域と接しない領域で、上部電極となる導電体５０の径がｔ１＞ｔ２となる抉れ形状を有する。
【0090】
すなわち、導電層７１に接しない第２の導電体５０の径をｔ２とすると、第２の導電体５０の上部の径ｔ１は導電層７１に接する径ｔ１となり、ｔ１＞ｔ２が成立する。
【0091】
導電性酸化物層５１Ｃのうち、導電層５１ＣＴと接していない領域の一部はＹ方向とＹ方向に直交するＺ方向に折れ曲がっており、導電性酸化物層５１ＣはＵ字のカップ形状を有する。
【0092】
（第２の実施の形態の製造方法）
次に、図９Ａ～図９Ｈを参照して、第２の実施の形態に係る半導体装置の製造方法を説明する。
【0093】
（Ａ）まず、図９Ａに示すように、メモリトランジスタＭＴＲ上に、絶縁層４５を形成後、リソグラフィ工程及びＲＩＥまたはウェット（ＷＥＴ）エッチングプロセスにより絶縁層４５をパターニングし、酸化物半導体層４１の表面を露出する。ここで、絶縁層４５で挟まれたＵ字構造の溝８２の底部に酸化物半導体層４１の表面は露出される。ここで、絶縁層４５は透過膜のため、絶縁層４５越しに下地のアライメントマーク(リソグラフィのアライメントを行うためのマーク)を視認可能となるため、絶縁層４５のパターニングを行うためのリソグラフィ工程において、事前に下地に段差形成プロセスを施す必要が無い。
【0094】
（Ｂ）次に、図９Ｂに示すように、Ｕ字構造の溝８２の段差を跨いで、導電性酸化物層５１Ｃ、導電層５１ＣＴ、および導電層５２からなる導電体５０を形成する。第２の実施の形態に係る半導体装置では、導電性酸化物層５１Ｃ、導電層５１ＣＴ、および導電層５２からなる導電体５０をＵ字構造の溝８２に埋め込むため、単なる平坦構造に積層するよりも各層の剥がれる可能性を低く抑えることができる。
【0095】
（Ｃ）次に、図９Ｃに示すように、ＣＭＰ技術を用いて表面を平坦化する。この結果、導電層５２はメタルダマシン構造となり表面が平坦化される。
【0096】
（Ｄ）次に、図９Ｄに示すように、導電層５４、ビット線ＢＬとなる導電層７１、導電層５５、絶縁層６１、および絶縁層６４を順次形成する。ここで、導電層５５は、例えばＴiＮ等で形成され、絶縁層６４は、窒化膜等で形成される。絶縁層６１は、プラズマＣＶＤ法で材料ガスにモノシラン（ＳｉＨ4）を用いて形成したシリコン酸化膜等である。尚、絶縁層６４の形成工程は省略してもよい。
【0097】
（Ｅ）次に、図９Ｅに示すように、リソグラフィ工程により、絶縁層６４、絶縁層６１、導電層５５、導電層７１、導電層５４、導電層５２、および導電層５１ＣＴをＲＩＥ等により除去し、Ｕ字カップ形状の導電性酸化物層５１Ｃの一部の表面を露出させる。ここで、導電層５４間、導電層７１間、導電層５５間が分離される。更に、ＲＩＥ等により形成された溝８３にライナー膜となる絶縁層６６を形成する。この結果、図９Ｅに示すように、導電層５２は逆台形形状となり、導電体５０の配線抵抗が低減化される。また、導電体５０の導電層５２と導電層５４とのコンタクト抵抗を低減することができる。
【0098】
（Ｆ）次に、図９Ｆに示すように、溝８３の底部および底部近傍の側壁部の絶縁層６６を除去するまで絶縁層６６の下部をエッチングし導電性酸化物層５１Ｃを露出させる。この結果、導電性酸化物層５１Ｃの一部の表面を露出させる。この工程により、絶縁層６６の下部をエッチングするときに、絶縁層６６の側壁も薄くなる場合があり、この場合は、例えば、絶縁層６０となる。
【0099】
（Ｇ）次に、図９Ｇに示すように、酸素雰囲気により酸素（Ｏ2）を導電性酸化物層５１Ｃを介してメモリトランジスタＭＴＲの上部に設けられた酸化物半導体層４１に供給する。この時、溝８３の側壁部は窒化膜等の絶縁層６０により保護されているため、導電層５５や導電層７１や導電層５４や導電層５２や導電層５１Ｃは酸素供給アニールによる酸化などの影響を受けない。
【0100】
（Ｈ）次に、図９Ｈに示すように、溝８３にＣＶＤ等により絶縁層６８を形成する。絶縁層６８の成膜時に、エアギャップ（Ａｉｒ Ｇａｐ）９０を形成することでビット線ＢＬの配線間容量を低減することができる。酸素（Ｏ2）供給後に溝８３に絶縁層６８を埋め込むことで酸化物半導体層４１へ酸素（Ｏ2）を閉じ込めることができる。
【0101】
ランディングパッドＬＰの形成方法として、ＲＩＥ加工によりランディングパッドＬＰを形成する場合、Ｗ(７１)を成膜してからＬＰのリソグラフィを行う。このとき、Ｗ（７１）は不透過な膜なので、Ｗ（７１）成膜後に下地のアライメントマークが視認できなくなり、マスクアライメントができない。通常はＷ（７１）等の不透過な膜を成膜する前にマーク段差形成プロセスを行い、下地に段差を形成しこの段差をアライメントマークとする。これにより、不透過な膜を成膜しても段差は視認できるため、マスクアライメントができるようになる。第２の実施の形態に係る半導体装置の製造方法では、ダマシン加工でランディングパッドＬＰを形成する。不透過なＷ（７１）を成膜する前にＬＰのリソグラフィを行ってＬＰの穴を形成することになる。そのため、マーク段差を形成しなくてもマークが視認でき、リソグラフィのマスクアライメントが可能になる。
【0102】
（第２の実施形態の効果）
第２の実施形態によれば、Ｕ字カップ形状の導電性酸化物層により、酸素の供給のための開口率を高めることができ、安定的に酸素の供給が可能であり、信頼性の低下を抑制した半導体装置およびその製造方法を提供することができる。
【0103】
（第３の実施の形態）
図１０は、第３の実施の形態に係る半導体装置のメモリセルアレイ１０３の断面図である。図１１は、第３の実施の形態に係る半導体装置のメモリセルアレイ１０３の平面図である。図１０は、図１１のＩＶ－ＩＶ線に沿う断面構造を表している。
【0104】
第３の実施の形態に係る半導体装置は、図３に示す構造と同様に、第１の導電体３０と、第２の導電体５０と、第１の導電体３０と第２の導電体５０との間に設けられ、Ｙ方向に延在する酸化物半導体層４１と、Ｙ方向と交差するＸ方向に延在し、酸化物半導体層４１を囲む導電層４２と、酸化物半導体層４１と導電層４２との間に設けられるとともに導電層４２に接する酸化膜である絶縁膜４３とを備える。ビット線ＢＬは主たる導電層７１とバリアメタルの導電層５４および導電層５５の３層からなる。また、ランディングパッド（ＬＰ）は導電性酸化物層５１Ｂの単層からなる。尚、図１０では、図１２Ｈの構造において、絶縁層６８、絶縁層６４、および絶縁層６０の一部、絶縁層６１の一部が省略されている。
【0105】
第３の実施の形態に係る半導体装置においては、図１０に示すように、バルク形状の導電性酸化物層５１Ｂが酸化物半導体層４１の上に設けられる。さらに、導電性酸化物層５１Ｂそれ自身が、導電体５０を形成する。即ち、ランディングパッド（ＬＰ）すべてを導電性酸化物層５１Ｂにすることにより、酸素の供給のための開口率を高めることができ、また、導電性酸化物層５１Ｂのバルク中心へ酸素の供給が可能である。
【0106】
第３の実施の形態に係る半導体装置においては、図１０に示すように、厚い導電性酸化物層５１Ｂの側壁からも酸素供給できるので、導電性酸化物層５１Ｂバルクの深い中心部まで酸素分子（原子）が浸透できる。酸素供給間口から酸化物半導体層４１のＩＧＺＯチャネルまでの導電性酸化物層５１Ｂ内の酸素の通り道の幅が広く、より効率よく酸化物半導体層４１に酸素供給できる。
【0107】
また、酸化膜（６６:図１２Ｅ参照）越しに下層のマーク見ることができるため、ランディングパッド（ＬＰ）を形成前の段差形成プロセスが不要となる。
【0108】
また、導電層５４間、導電層７１間、導電層５５間の分離形成後に導電性酸化物層５１Ｂを介してメモリトランジスタＭＴＲの上部に設けられた酸化物半導体層４１に酸素を供給することができるため、ビット線ＢＬ形成プロセスの温度等による酸素抜けの影響を受けない。
【0109】
第３の実施の形態に係る半導体装置においては、図１０に示すように、第２の導電体５０は、導電性酸化物層５１Ｂ単体を備え、逆台形形状を備える。
【0110】
すなわち、図１０および図１１に示すように、第２の導電体５０は、円筒形状を備え、第２の導電体５０の上部の径をｔ１、下部の径をｔ３とすると、ｔ１＞ｔ３が成立する。
【0111】
第３の実施の形態に係る半導体装置の第２の導電体５０は、ＩＴＯ等の導電性酸化物層５１Ｂからなり、図１２Ａ～図１２Ｆに示すように、トレンチ内に埋込後にＣＭＰやドライエッチングやウェットエッチングを用いて加工することでｔ１＞ｔ３となる逆台形形状を有する。
【0112】
また、第３の実施の形態に係る半導体装置においては、図１０および図１１に示すように、導電性酸化物層５１Ｂが、導電層５４に接する領域と接しない領域で、上部電極となる導電体５０の径がｔ１＞ｔ２となる抉れ形状を有する。
【0113】
すなわち、導電層７１に接しない第２の導電体５０の径をｔ２とすると、第２の導電体５０の上部の径ｔ１は導電層７１に接する径ｔ１となり、ｔ１＞ｔ２が成立する。
【0114】
（第３の実施の形態の製造方法）
次に、図１２Ａ～図１２Ｈを参照して、第３の実施の形態に係る半導体装置の製造方法を説明する。
【0115】
（Ａ）まず、図１２Ａに示すように、メモリトランジスタＭＴＲ上に、絶縁層４５を形成後、リソグラフィ工程及びＲＩＥまたはウェット（ＷＥＴ）エッチングプロセスによりにより、絶縁層４５をパターニングし、酸化物半導体層４１の表面を露出する。ここで、絶縁層４５で挟まれたＵ字構造の溝８４の底部に酸化物半導体層４１の表面は露出される。ここで、絶縁層４５は透過膜のため、絶縁層４５越しに下地のアライメントマーク(リソグラフィのアライメントを行うためのマーク)を視認可能となるため、絶縁層４５のパターニングを行うためのリソグラフィ工程において、事前に下地に段差形成プロセスを施す必要が無い。
【0116】
（Ｂ）次に、図１２Ｂに示すように、Ｕ字構造の溝８４の段差を跨いで、導電性酸化物層５１Ｃ、導電層５１ＣＴ、および導電層５２からなる導電体５０を形成する。第２の実施の形態に係る半導体装置では、導電性酸化物層５１Ｃ、導電層５１ＣＴ、および導電層５２からなる導電体５０をＵ字構造の溝８４に埋め込むため、単なる平坦構造に積層するよりも各層の剥がれる可能性を低く抑えることができる。
【0117】
（Ｃ）次に、図１２Ｃに示すように、ＣＭＰ技術を用いて表面を平坦化する。ＣＭＰ技術を用いて表面を平坦化する。この結果、導電層５２はメタルダマシン構造となり表面が平坦化される。
【0118】
（Ｄ）次に、図１２Ｄに示すように、導電層５４、導電層７１、導電層５５、絶縁層６１、および絶縁層６４を順次形成する。ここで、導電層５５は、例えばＴiＮ等で形成され、絶縁層６４は、窒化膜等で形成される。絶縁層６１は、プラズマＣＶＤ法で材料ガスにモノシラン（ＳｉＨ4）を用いて形成したシリコン酸化膜等である。尚、絶縁層６４の形成工程は省略してもよい。
【0119】
（Ｅ）次に、図１２Ｅに示すように、リソグラフィ工程により、絶縁層６４、絶縁層６１、導電層５５、導電層７１、および導電層５４をＲＩＥ等により除去し、導電性酸化物層５１Ｂの一部の表面を露出させる。ここで、導電層５４間、導電層７１間、導電層５５間が分離される。更に、ＲＩＥ等により形成された溝８５にライナー膜となる絶縁層６６を形成する。この結果、図１２Ｅに示すように、導電性酸化物層５１Ｂは逆台形形状となり、導電体５０の配線抵抗が低減化される。また、導電体５０の導電性酸化物層５１Ｂと導電層５４とのコンタクト抵抗を低減することができる。
【0120】
（Ｆ）次に、図１２Ｆに示すように、溝８５の底部および底部近傍の側壁部の絶縁層６６を除去するまで絶縁層６６の下部をエッチングし導電性酸化物層５１Ｂを露出させる。この結果、導電性酸化物層５１Ｂの一部の表面を露出させる。この工程により、絶縁層６６の下部をエッチングするときに、絶縁層６６の側壁も薄くなる場合があり、この場合は、例えば、絶縁層６０となる。
【0121】
（Ｇ）次に、図１２Ｇに示すように、酸素雰囲気により酸素（Ｏ2）を導電性酸化物層５１Ｂ経由でメモリトランジスタＭＴＲの上部に設けられた酸化物半導体層４１に供給する。この時、溝８５の側壁部は窒化膜等の絶縁層６０により保護されているため、導電層５５や導電層７１や導電層５４や導電層５２や導電性酸化物層５１Ｂは酸素供給アニールによる酸化などの影響を受けない。
【0122】
（Ｈ）次に、図１２Ｈに示すように、溝８５にＣＶＤ等により絶縁層６８を形成する。絶縁層６８の成膜時に、エアギャップ（Ａｉｒ Ｇａｐ）９０を形成することでビット線ＢＬの配線間容量を低減することができる。酸素（Ｏ2）供給後に溝８５に絶縁層６８を埋め込むことで酸化物半導体層４１へ酸素（Ｏ2）を閉じ込めることができる。
【0123】
（第３の実施形態の効果）
第３の実施形態によれば、ランディングパッド（ＬＰ）すべてを導電性酸化物層にすることにより、酸素の供給のための開口率を高めることができ、また、導電性酸化物層のバルク中心へ酸素の供給が可能であり、導電性酸化物層内の酸素の通り道の幅が広く、より効率よく酸化物半導体層に酸素供給でき、信頼性の低下を抑制した半導体装置およびその製造方法を提供することができる。
【0124】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0125】
１０…半導体基板
１１、３３、４４、４５、５３、６０、６１、６２、６３、６４、６６、６８、７２…絶縁層
２１、３０、５０…導電体
２２、３１、４２、５１Ｔ、５１ＣＴ、５２、５４、５５、７１…導電層
２３…電気伝導体
２４…絶縁体
３２、５１、５１Ｂ、５１Ｃ、５１Ｅ…導電性酸化物層
４１…酸化物半導体層
４３…絶縁膜
８１、８２、８３、８４、８５…溝
９０…エアギャップ（Ａｉｒ Ｇａｐ）
１００、１００Ａ、１０１、１０２、１０３…メモリセルアレイ
５３１、５３２…ライナー膜
５３３…ギャップフィル膜
ＭＣ…メモリセル
ＭＴＲ…メモリトランジスタ
ＭＣＰ…メモリキャパシタ
ＷＬ、ＷＬｎ、ＷＬｎ＋１、ＷＬｎ＋２…ワード線
ＢＬ、ＢＬｍ、ＢＬｍ＋１、ＢＬｍ＋２…ビット線
ＶＰＬ…電源線
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図7】
【図8】
【図9A】
【図9B】
【図9C】
【図9D】
【図9E】
【図9F】
【図9G】
【図9H】
【図10】
【図11】
【図12A】
【図12B】
【図12C】
【図12D】
【図12E】
【図12F】
【図12G】
【図12H】
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