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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024127309
(43)【公開日】2024-09-20
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/336 20060101AFI20240912BHJP
H01L 29/423 20060101ALI20240912BHJP
H01L 29/417 20060101ALI20240912BHJP
【ＦＩ】
H01L29/78 301W
H01L29/78 301V
H01L29/78 301S
H01L29/58 G
H01L29/50 M
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2023036379
(22)【出願日】2023-03-09
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105957
【弁理士】
【氏名又は名称】恩田 誠
(74)【代理人】
【識別番号】100068755
【弁理士】
【氏名又は名称】恩田 博宣
(72)【発明者】
【氏名】能津 直哉
【テーマコード（参考）】
4M104
5F140
【Ｆターム（参考）】
4M104AA01
4M104BB01
4M104BB14
4M104BB18
4M104BB40
4M104CC01
4M104CC05
4M104FF03
4M104FF04
4M104GG09
4M104GG18
5F140AA10
5F140AB01
5F140AB06
5F140AB08
5F140AB09
5F140AB10
5F140AC01
5F140AC23
5F140BA01
5F140BA16
5F140BB04
5F140BC15
5F140BD05
5F140BF04
5F140BF43
5F140BH15
5F140BH21
5F140BH25
5F140BH30
5F140BJ04
5F140BJ05
5F140BJ06
5F140BJ07
5F140BK13
5F140CB04
5F140CC03
5F140CC15
5F140CE07
(57)【要約】
【課題】平面視における半導体装置の小型化を図る。
【解決手段】半導体装置１０は、半導体層１２と、トレンチ２１と、ドリフト領域２２とドレイン領域２５と、ゲート領域２６と、ソース領域２９と、チャネル領域２３とを含む。トレンチ２１は、底面２１Ｃ、第１側面２１Ａ、および第２側面２１Ｂを有する。ドリフト領域２２は、トレンチ２１の底面２１Ｃ、第１側面２１Ａ、および第２側面２１Ｂに形成されている。ドレイン領域２５は、トレンチ２１内に設けられ、ドリフト領域２２に到達するようにトレンチ２１の深さ方向に延びている。ゲート領域２６は、トレンチ２１内に設けられ、ドレイン領域２５の隣に離隔して配置されている。ソース領域２９は、ゲート領域２６の隣に配置されている。チャネル領域２３は、ゲート領域２６の隣に配置され、ソース領域２９およびドリフト領域２２に接続されている。
【選択図】図２
【解決手段】半導体装置１０は、半導体層１２と、トレンチ２１と、ドリフト領域２２とドレイン領域２５と、ゲート領域２６と、ソース領域２９と、チャネル領域２３とを含む。トレンチ２１は、底面２１Ｃ、第１側面２１Ａ、および第２側面２１Ｂを有する。ドリフト領域２２は、トレンチ２１の底面２１Ｃ、第１側面２１Ａ、および第２側面２１Ｂに形成されている。ドレイン領域２５は、トレンチ２１内に設けられ、ドリフト領域２２に到達するようにトレンチ２１の深さ方向に延びている。ゲート領域２６は、トレンチ２１内に設けられ、ドレイン領域２５の隣に離隔して配置されている。ソース領域２９は、ゲート領域２６の隣に配置されている。チャネル領域２３は、ゲート領域２６の隣に配置され、ソース領域２９およびドリフト領域２２に接続されている。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１導電型の半導体層と、
前記半導体層の上面から凹むように形成され、第１方向に幅を有するとともに底面および側面を有するトレンチと、
前記トレンチの底面および側面に形成された第２導電型のドリフト領域と、
前記ドリフト領域に囲まれた状態で前記トレンチ内に設けられている第１絶縁層と、
前記トレンチ内に設けられ、前記第１絶縁層を貫通して前記底面に形成された前記ドリフト領域に到達するように前記トレンチの深さ方向に延びたドレイン領域と、
前記トレンチ内に設けられ、前記第１方向において前記ドレイン領域の隣に離隔して配置されているゲート領域と、
前記ドレイン領域と前記ゲート領域との間に設けられた第２絶縁層と、
前記半導体層の上面における前記トレンチの周縁部に設けられ、前記第１方向において前記ゲート領域の隣に配置されている第２導電型のソース領域と、
前記第１方向において前記ゲート領域の隣に配置され、前記ソース領域、および、前記側面に形成された前記ドリフト領域の双方に接続されている第１導電型のチャネル領域と、
前記ゲート領域と前記ソース領域との間かつ前記ゲート領域と前記チャネル領域との間に設けられている第３絶縁層と、
を備えている、半導体装置。
前記半導体層の上面から凹むように形成され、第１方向に幅を有するとともに底面および側面を有するトレンチと、
前記トレンチの底面および側面に形成された第２導電型のドリフト領域と、
前記ドリフト領域に囲まれた状態で前記トレンチ内に設けられている第１絶縁層と、
前記トレンチ内に設けられ、前記第１絶縁層を貫通して前記底面に形成された前記ドリフト領域に到達するように前記トレンチの深さ方向に延びたドレイン領域と、
前記トレンチ内に設けられ、前記第１方向において前記ドレイン領域の隣に離隔して配置されているゲート領域と、
前記ドレイン領域と前記ゲート領域との間に設けられた第２絶縁層と、
前記半導体層の上面における前記トレンチの周縁部に設けられ、前記第１方向において前記ゲート領域の隣に配置されている第２導電型のソース領域と、
前記第１方向において前記ゲート領域の隣に配置され、前記ソース領域、および、前記側面に形成された前記ドリフト領域の双方に接続されている第１導電型のチャネル領域と、
前記ゲート領域と前記ソース領域との間かつ前記ゲート領域と前記チャネル領域との間に設けられている第３絶縁層と、
を備えている、半導体装置。
【請求項2】
前記トレンチの側面は、前記第１方向に対向する第１側面および第２側面を有し、
前記ドリフト領域は、前記第１側面に形成された第１ドリフト領域と、前記第２側面に形成された第２ドリフト領域と、前記トレンチの底面に形成され、前記第１ドリフト領域および前記第２ドリフト領域に接続されるとともに前記ドレイン領域に接続される第３ドリフト領域とを有し、
前記第１絶縁層は、前記ドレイン領域と前記トレンチの前記第１側面との間、および前記ドレイン領域と前記トレンチの前記第２側面との間に設けられ、
前記ゲート領域は、前記ドレイン領域の前記第１側面側の隣に配置されている第１ゲート領域と、前記ドレイン領域の前記第２側面側の隣に配置されている第２ゲート領域とを有し、
前記第２絶縁層は、前記ドレイン領域と前記第１ゲート領域との間、および前記ドレイン領域と前記第２ゲート領域との間に設けられ、
前記ソース領域は、前記第１ゲート領域の隣に配置されている第１ソース領域と、前記第２ゲート領域の隣に配置されている第２ソース領域とを有し、
前記チャネル領域は、前記第１ゲート領域の隣に配置され、前記第１ソース領域と前記第１ドリフト領域とを接続する第１チャネル領域と、前記第２ゲート領域の隣に配置され、前記第２ソース領域と前記第２ドリフト領域とを接続する第２チャネル領域とを有する、請求項１に記載の半導体装置。
前記ドリフト領域は、前記第１側面に形成された第１ドリフト領域と、前記第２側面に形成された第２ドリフト領域と、前記トレンチの底面に形成され、前記第１ドリフト領域および前記第２ドリフト領域に接続されるとともに前記ドレイン領域に接続される第３ドリフト領域とを有し、
前記第１絶縁層は、前記ドレイン領域と前記トレンチの前記第１側面との間、および前記ドレイン領域と前記トレンチの前記第２側面との間に設けられ、
前記ゲート領域は、前記ドレイン領域の前記第１側面側の隣に配置されている第１ゲート領域と、前記ドレイン領域の前記第２側面側の隣に配置されている第２ゲート領域とを有し、
前記第２絶縁層は、前記ドレイン領域と前記第１ゲート領域との間、および前記ドレイン領域と前記第２ゲート領域との間に設けられ、
前記ソース領域は、前記第１ゲート領域の隣に配置されている第１ソース領域と、前記第２ゲート領域の隣に配置されている第２ソース領域とを有し、
前記チャネル領域は、前記第１ゲート領域の隣に配置され、前記第１ソース領域と前記第１ドリフト領域とを接続する第１チャネル領域と、前記第２ゲート領域の隣に配置され、前記第２ソース領域と前記第２ドリフト領域とを接続する第２チャネル領域とを有する、請求項１に記載の半導体装置。
【請求項3】
前記ドレイン領域において、前記第１絶縁層に挟まれている部分の第１方向長さは、前記第２絶縁層に挟まれている部分の第１方向長さよりも長い、請求項１に記載の半導体装置。
【請求項4】
前記第２絶縁層の第１方向長さは、前記第３絶縁層の第１方向長さよりも長い、請求項１に記載の半導体装置。
【請求項5】
前記第３絶縁層の第１方向長さは、前記第１絶縁層の第１方向長さよりも短い、請求項１に記載の半導体装置。
【請求項6】
前記第１絶縁層は、酸化膜により形成される第１層と、層間絶縁膜により形成される第２層とを含む、請求項１に記載の半導体装置。
【請求項7】
前記第１方向における前記ドレイン領域と前記ソース領域との間の距離は、前記トレンチの深さ方向における前記ドレイン領域の長さよりも短い、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
特許文献１は、素子形成領域に形成されたＤＭＯＳトランジスタを含む半導体装置を開示している。半導体装置は、ｐ型のシリコン基板と、シリコン基板の表面に選択的に形成され、フィールド酸化膜により互いに素子分離されたｎ型のソース領域とドレイン領域と、ゲート酸化膜を介してシリコン基板上に形成されたゲート電極とを含む。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１２－１５６２０５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本開示の一実施形態に係る半導体装置の目的は、平面視における装置の小型化を図ることである。
【課題を解決するための手段】
【0005】
本開示の一態様である半導体装置は、第１導電型の半導体層と、前記半導体層の上面から凹むように形成され、第１方向に幅を有するとともに底面および側面を有するトレンチと、前記トレンチの底面および側面に形成された第２導電型のドリフト領域と、前記ドリフト領域に囲まれた状態で前記トレンチ内に設けられている第１絶縁層と、前記トレンチ内に設けられ、前記第１絶縁層を貫通して前記底面に形成された前記ドリフト領域に到達するように前記トレンチの深さ方向に延びたドレイン領域と、前記トレンチ内に設けられ、前記第１方向において前記ドレイン領域の隣に離隔して配置されているゲート領域と、前記ドレイン領域と前記ゲート領域との間に設けられた第２絶縁層と、前記半導体層の上面における前記トレンチの周縁部に設けられ、前記第１方向において前記ゲート領域の隣に配置されている第２導電型のソース領域と、前記第１方向において前記ゲート領域の隣に配置され、前記ソース領域、および、前記側面に形成された前記ドリフト領域の双方に接続されている第１導電型のチャネル領域と、前記ゲート領域と前記ソース領域との間かつ前記ゲート領域と前記チャネル領域との間に設けられている第３絶縁層と、を備えている。
【発明の効果】
【0006】
本開示の一態様である半導体装置によれば、平面視における装置の小型化を図ることができる。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下、添付図面を参照して本開示における半導体装置の実施形態を説明する。
なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【0009】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図していない。
【0010】
［半導体装置］
図１は、実施形態に係る半導体装置１０の模式的な平面図である。図２は、図１の２－２線断面図である。なお、本開示において使用される「平面視」という用語は、図１および図２に示される互いに直交するＸＹＺ軸のＺ軸に沿って上方から半導体装置１０を視ることをいう。
図１は、実施形態に係る半導体装置１０の模式的な平面図である。図２は、図１の２－２線断面図である。なお、本開示において使用される「平面視」という用語は、図１および図２に示される互いに直交するＸＹＺ軸のＺ軸に沿って上方から半導体装置１０を視ることをいう。
【0011】
半導体装置１０は、直方体形状の半導体チップ１１を含む。半導体チップ１１の一例は、Ｓｉ（シリコン）チップである。半導体チップ１１は、第１主面１１Ａと、第１主面１１Ａの反対側に位置する第２主面（図示略）と、第１主面１１Ａおよび第２主面を接続する第１～第４側面１１Ｃ１～１１Ｃ４とを有している。第１主面１１Ａおよび第２主面は、平面視、すなわち、半導体チップ１１の厚さ方向から視た平面視において四角形状に形成されている。第１側面１１Ｃ１および第２側面１１Ｃ２は、第１主面１１Ａに沿うＸ方向に延び、Ｘ方向に直交するＹ方向に対向している。第３側面１１Ｃ３および第４側面１１Ｃ４は、Ｙ方向に延び、Ｘ方向に対向している。
【0012】
図２に示すように、半導体装置１０は、半導体チップ１１内に形成された第１導電型の半導体層１２を含む。半導体層１２は、図示しないその他の層、例えば、ベース層の上に形成された層であってもよい。半導体層１２およびその他の層は、半導体チップ１１の構成要素とみなされてもよい。
【0013】
半導体層１２は、半導体チップ１１内において、第１主面１１Ａ側に領域に形成され、第１主面１１Ａおよび第１～第４側面１１Ｃ１～１１Ｃ４の一部を形成している。半導体層１２の導電型である第１導電型は任意であり、半導体装置１０の仕様に応じてｎ型またはｐ型を選択できる。以下では、一例として、第１導電型がｎ型である場合について説明する。
【0014】
半導体層１２は、厚さ方向に関して一様なｎ型不純物濃度を有していてもよいし、第１主面１１Ａに向かって上昇するｎ型不純物濃度勾配を有していてもよい。半導体層１２のｎ型不純物濃度は、１×１０１４ｃｍ－３以上１×１０１７ｃｍ－３以下であってもよい。半導体層１２は、０．５μｍ以上２０μｍ以下の厚さを有していてもよい。半導体層１２の一例は、ｎ型のエピタキシャル層（Ｓｉエピタキシャル層）からなる。
【0015】
図１に示すように、半導体装置１０は、第１主面１１Ａに設けられた複数の素子領域１３を含む。素子領域１３は、半導体層１２に設けられているということもできる。複数の素子領域１３は、種々の機能素子がそれぞれ形成された領域である。複数の素子領域１３は、平面視において第１～第４側面１１Ｃ１～１１Ｃ４から間隔を空けて第１主面１１Ａの内方部にそれぞれ区画されている。素子領域１３の個数、配置および形状は任意であり、特定の個数、配置および形状に限定されない。
【0016】
複数の素子領域１３の各々は、半導体スイッチング素子、半導体整流素子および受動素子のうちの少なくとも１つを含んでいてもよい。半導体スイッチング素子は、ＪＦＥＴ（Junction Field Effect Transistor：接合型トランジスタ）、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：絶縁ゲート型の電界効果トランジスタ）、ＢＪＴ（Bipolar Junction Transistor：バイポーラトランジスタ）、および、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor：絶縁ゲート型バイポーラトランジスタ）のうちの少なくとも１つを含んでいてもよい。
【0017】
半導体整流素子は、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。受動素子は、抵抗、コンデンサ、インダクタおよびヒューズのうちの少なくとも１つを含んでいてもよい。複数の素子領域１３は、少なくとも１つのトランジスタ領域１３Ａを含む。
【0018】
［トランジスタ領域］
図１に示すように、半導体装置１０は、第１主面１１Ａにおいてトランジスタ領域１３Ａを区画する素子分離構造１４を含む。素子分離構造１４は、平面視において所定形状のトランジスタ領域１３Ａを区画している。
図１に示すように、半導体装置１０は、第１主面１１Ａにおいてトランジスタ領域１３Ａを区画する素子分離構造１４を含む。素子分離構造１４は、平面視において所定形状のトランジスタ領域１３Ａを区画している。
【0019】
素子分離構造１４は、平面視においてトランジスタ領域１３Ａに沿って延びる帯状に形成されている。素子分離構造１４は、この実施形態では、平面視において環状（図１に示す一例では四角環状）に形成され、所定形状（図１に示す一例では四角形状）のトランジスタ領域１３Ａを区画している。トランジスタ領域１３Ａの平面形状および素子分離構造１４の平面形状は、任意である。素子分離構造１４は、平面視において多角環状、円形環状または楕円環状に形成され、平面視において多角形状、円形形状または楕円形状のトランジスタ領域１３Ａを区画していてもよい。トランジスタ領域１３Ａにおける素子分離構造１４に囲まれる領域には、トランジスタが形成されている。
【0020】
次に、図２を参照して、トランジスタ領域１３Ａに形成されたトランジスタの一例を説明する。トランジスタは、トランジスタ領域１３Ａに形成された少なくとも１つのＶＤＭＯＳＦＥＴ（Vertical Double implanted MOSFET）セル２０（以下、セル２０と記載する。）によって構成されている。セル２０は、トレンチ２１と、トレンチ２１の周囲に形成されたドリフト領域２２およびチャネル領域２３を含む。また、セル２０は、トレンチ２１内に形成された第１絶縁層２４、ドレイン領域２５、ゲート領域２６、第２絶縁層２７、および第３絶縁層２８を含む。また、セル２０は、トレンチ２１の周囲に形成されたソース領域２９、およびシャロートレンチ構造３０を含む。
【0021】
トレンチ２１は、半導体層１２の上面１２Ａ（第１主面１１Ａ）から凹むように形成されている。トレンチ２１は、第１方向（Ｘ方向）に幅を有するとともに、第１方向に対向する第１側面２１Ａおよび第２側面２１Ｂと、第１側面２１Ａおよび第２側面２１Ｂを接続する底面２１Ｃとを含む。以下では、トレンチ２１の深さ方向（Ｚ方向）において、半導体層１２の上面１２Ａ側を上側、底面２１Ｃ側を下側として説明する場合がある。また、第１方向は、ドレイン領域２５、ゲート領域２６、およびソース領域２９が並ぶ方向ということもできる。
【0022】
トレンチ２１の第１側面２１Ａおよび第２側面２１Ｂの一例は、底面２１Ｃ側に向かってトレンチ幅（第１方向長さ）が徐々に減少するテーパ状に形成されている。図２に示す一例では、トレンチ２１の第１側面２１Ａおよび第２側面２１Ｂと底面２１Ｃ側とを接続するコーナー部分は、角面状であってもよいし、丸面状であってもよい。上記コーナー部分を丸面状とすることにより、当該部分における電界集中を緩和する効果が得られる。
【0023】
ドリフト領域２２は、半導体層１２におけるトレンチ２１の第１側面２１Ａおよび第２側面２１Ｂ、および底面２１Ｃを形成している部分にｐ型不純物をインプランテーションすることにより形成されたｐ型の領域（第２導電型の領域）である。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。ドリフト領域２２は、トレンチ２１の第１側面２１Ａ、第２側面２１Ｂ、および底面２１Ｃに沿って形成された断面Ｕ字状の領域である。ドリフト領域２２は、第１ドリフト領域２２Ａ、第２ドリフト領域２２Ｂ、および第３ドリフト領域２２Ｃを含む。第１ドリフト領域２２Ａは、トレンチ２１の第１側面２１Ａに形成されている部分である。第２ドリフト領域２２Ｂは、トレンチ２１の第２側面２１Ｂに形成されている部分である。第３ドリフト領域２２Ｃは、トレンチ２１の底面２１Ｃに形成され、第１ドリフト領域２２Ａおよび第２ドリフト領域２２Ｂに接続されるとともにドレイン領域２５に接続されている部分である。
【0024】
チャネル領域２３は、第１方向（Ｘ方向）においてゲート領域２６の隣に配置されたｎ型の領域（第１導電型の領域）である。チャネル領域２３は、ソース領域２９およびドリフト領域２２の双方に接続されている。チャネル領域２３は、第１チャネル領域２３Ａおよび第２チャネル領域２３Ｂを含む。第１チャネル領域２３Ａは、第１ドリフト領域２２Ａに接続されている。第２チャネル領域２３Ｂは、第２ドリフト領域２２Ｂに接続されている。
【0025】
チャネル領域２３は、半導体層１２にｎ型不純物をインプランテーションすることにより形成されたｎ型の領域である。ｎ型不純物は、例えば、リン（Ｐ）である。チャネル領域２３の一例は、ドリフト領域２２の一部にｎ型不純物をインプランテーションすることによりｐ型からｎ型に上書きされた領域である。この場合、チャネル領域２３は、ｐ型不純物と、ｐ型不純物よりも高濃度のｎ型不純物とを含む。
【0026】
ソース領域２９は、半導体層１２の上面１２Ａにおけるトレンチ２１の周縁部に設けられたｐ型の領域（第２導電型の領域）である。ソース領域２９は、チャネル領域２３に接続されている。ソース領域２９は、第１ソース領域２９Ａおよび第２ソース領域２９Ｂを含む。第１ソース領域２９Ａは、第１チャネル領域２３Ａの上に配置され、第１チャネル領域２３Ａに接続されている。第２ソース領域２９Ｂは、第２チャネル領域２３Ｂの上に配置され、第２チャネル領域２３Ｂに接続されている。ソース領域２９は、半導体層１２にｐ型不純物をインプランテーションすることにより形成されたｐ型の領域である。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。
【0027】
ここで、トレンチ２１の第１側面２１Ａの一例は、第１ドリフト領域２２Ａ、第１チャネル領域２３Ａ、および第１ソース領域２９Ａの内側面（トレンチ２１内を指向する側面）として定義できる。トレンチ２１の第２側面２１Ｂの一例は、第２ドリフト領域２２Ｂ、第２チャネル領域２３Ｂ、および第２ソース領域２９Ｂの内側面（トレンチ２１内を指向する側面）として定義できる。トレンチ２１の底面２１Ｃの一例は、第３ドリフト領域２２Ｃの底面（トレンチ２１内を指向する底面）として定義できる。
【0028】
第１絶縁層２４は、トレンチ２１内において、ドリフト領域２２の一部を露出させるようにドリフト領域２２を被覆している。換言すると、第１絶縁層２４は、ドリフト領域２２に囲まれた状態でトレンチ２１内に設けられている。第１絶縁層２４は、第１ドリフト領域２２Ａを被覆している第１部分２４Ａ、第２ドリフト領域２２Ｂを被覆している第２部分２４Ｂ、および第３ドリフト領域２２Ｃを被覆している第３部分２４Ｃを含む。第１絶縁層２４の第３部分２４Ｃには、ドレイン領域２５が貫通するコンタクト孔２４Ｃ１が設けられている。
【0029】
第１絶縁層２４は、単層構造であってもよいし、複数の層を有する多層構造であってもよい。図２に示す一例では、第１絶縁層２４は、ドリフト領域２２側に設けられている第１層２４Ｄ、およびドレイン領域２５側に設けられている第２層２４Ｅを含む。第１層２４Ｄは、例えば、半導体層１２（ドレイン領域２５）の酸化物からなる酸化膜である。第１層２４Ｄは、例えば、酸化シリコン膜である。第２層２４Ｅは、例えば、テトラエトキシシラン（ＴＥＯＳ）膜などの層間絶縁膜である。第２層２４Ｅは、第１絶縁層２４を厚さを調整するために、第１層２４Ｄの表面に重ねて形成されている。なお、第１絶縁層２４は、第１層２４Ｄおよび第２層２４Ｅのいずれか一方のみからなる単層構造であってもよいし、その他の絶縁層を更に有する３層以上の多層構造であってもよい。
【0030】
第１絶縁層２４の第１方向長さＴ１は、例えば、０．１０μｍ以上２．００μｍ以下である。また、第１絶縁層２４における第１層２４Ｄの厚さは、例えば、０．０１μｍ以上１．００μｍ以下である。第１絶縁層２４における第２層２４Ｅの厚さは、例えば、０．０５μｍ以上２．００μｍ以下である。
【0031】
ドレイン領域２５は、トレンチ２１の深さ方向に延びる縦長形状であり、第１絶縁層２４を介してトレンチ２１内に埋め込まれている。ドレイン領域２５の下端２５Ａは、第１絶縁層２４のコンタクト孔２４Ｃ１を貫通してドリフト領域２２に到達するとともに、ドリフト領域２２との間にオーミック接合を形成している。ドレイン領域２５の下端２５Ａは、底面２１Ｃにおけるドレイン領域２５と第１絶縁層２４の界面よりも下側（ドレイン領域２５内）に突出している。ドレイン領域２５の上端は、半導体層１２の上面１２Ａに露出している。ドレイン領域２５は、第１絶縁層２４から突出する上部を有する。
【0032】
ドレイン領域２５の材料としては、例えば、不純物がドーピングされたドープドポリシリコン、タングステン（Ｗ）、チタン（Ｔｉ）、またはそれらの合金等の導電材料を用いることができる。ドープドポリシリコンにドーピングされた不純物としては、例えば、窒素（Ｎ）、燐（Ｐ）、砒素（Ａｓ）等のｎ型不純物、アルミニウム（Ａｌ）、ホウ素（Ｂ）等のｐ型不純物が挙げられる。ドレイン領域２５の一例は、ｐ型不純物がドーピングされたｐ型（第２導電型）のドープドポリシリコンである。
【0033】
第２絶縁層２７は、ドレイン領域２５における、第１絶縁層２４から突出する上部の第１方向における両側面を被覆している。第２絶縁層２７は、例えば、酸化膜である。第２絶縁層２７の第１方向長さＴ２は、例えば、０．０１μｍ以上０．２０μｍ以下である。第２絶縁層２７の第１方向長さＴ２は、例えば、第１絶縁層２４の第１方向長さＴ１よりも薄い。
【0034】
ゲート領域２６は、トレンチ２１内に設けられ、第１方向において、ドレイン領域２５の隣に離隔して配置されている。ゲート領域２６は、第１ゲート領域２６Ａおよび第２ゲート領域２６Ｂを含む。第１ゲート領域２６Ａは、トレンチ２１内におけるドレイン領域２５と第１チャネル領域２３Ａとの間に配置されている。第１ゲート領域２６Ａは、トレンチ２１内におけるドレイン領域２５と第２チャネル領域２３Ｂとの間に配置されている。第２絶縁層２７は、ゲート領域２６とドレイン領域２５との間を絶縁している。ゲート領域２６の上端は、半導体層１２の上面１２Ａに露出している。ゲート領域２６の下端２６Ｃは、チャネル領域２３の下端２３Ｃよりもトレンチ２１の深さ方向における下側に位置している。
【0035】
ゲート領域２６の材料としては、例えば、不純物がドーピングされたドープドポリシリコン、タングステン（Ｗ）、チタン（Ｔｉ）、またはそれらの合金等の導電材料を用いることができる。ドープドポリシリコンにドーピングされた不純物としては、例えば、窒素（Ｎ）、燐（Ｐ）、砒素（Ａｓ）等のｎ型不純物、アルミニウム（Ａｌ）、ホウ素（Ｂ）等のｐ型不純物が挙げられる。ゲート領域２６の一例は、ｐ型不純物がドーピングされたｐ型（第２導電型）のドープドポリシリコンである。ゲート領域２６は、ドレイン領域２５と同じ材料により形成されていてもよいし、ドレイン領域２５と異なる材料により形成されていてもよい。
【0036】
第３絶縁層２８は、ゲート領域２６とソース領域２９との間かつゲート領域２６とチャネル領域２３との間に設けられている。第３絶縁層２８は、ゲート領域２６とソース領域２９との間、およびゲート領域２６とチャネル領域２３との間を絶縁している。また、第３絶縁層２８は、ドリフト領域２２とゲート領域２６との間に位置して、ドリフト領域２２とゲート領域２６との間を絶縁する部分を含んでもよい。第３絶縁層２８は、第１ゲート領域２６Ａと第１ソース領域２９Ａおよび第１チャネル領域２３Ａとの間に配置されている第１部分２８Ａと、第２ゲート領域２６Ｂと第２ソース領域２９Ｂおよび第２チャネル領域２３Ｂとの間に配置されている第２部分２８Ｂとを含む。第３絶縁層２８は、例えば、酸化膜である。第３絶縁層２８の第１方向長さＴ３は、例えば、０．０１μｍ以上０．１０μｍ以下である。第３絶縁層２８の第１方向長さＴ３は、例えば、第２絶縁層２７の第１方向長さＴ２よりも薄い。
【0037】
シャロートレンチ構造３０は、半導体層１２の上面１２Ａを含む表層部分に形成されている。シャロートレンチ構造３０は、平面視において、ソース領域２９の外縁に沿って形成され、１つのセル２０を他の領域から区画している。シャロートレンチ構造３０は、シャロートレンチ３０Ａおよび埋め込み絶縁体３０Ｂを含む。シャロートレンチ３０Ａは、半導体層１２の上面１２Ａに形成されている。埋め込み絶縁体３０Ｂは、シャロートレンチ３０Ａに埋め込まれている。
【0038】
セル２０は、ドレイン電極３１、ゲート電極３２、およびソース電極３３を含む。ドレイン電極３１は、第１主面１１Ａに形成されるとともにドレイン領域２５に電気的に接続されている。ゲート電極３２は、第１主面１１Ａに形成されるとともにゲート領域２６に電気的に接続されている。ソース電極３３は、第１主面１１Ａに形成されるとともにソース領域２９に電気的に接続されている。
【0039】
次に、セル２０における各部位の寸法について説明する。
トレンチ２１の長さＬ１（Ｚ方向長さ）は、例えば、１μｍ以上３０μｍ以下である。トレンチ２１の長さＬ１は、例えば、半導体層１２の上面１２Ａからトレンチ２１の底面２１Ｃまでの長さである。トレンチ２１の幅Ｗ１（Ｘ方向長さ）は、例えば、１μｍ以上５μｍ以下である。トレンチ２１の幅Ｗ１は、例えば、半導体層１２の上面１２Ａにおける第１ソース領域２９Ａと第２ソース領域２９Ｂとの間の長さである。
トレンチ２１の長さＬ１（Ｚ方向長さ）は、例えば、１μｍ以上３０μｍ以下である。トレンチ２１の長さＬ１は、例えば、半導体層１２の上面１２Ａからトレンチ２１の底面２１Ｃまでの長さである。トレンチ２１の幅Ｗ１（Ｘ方向長さ）は、例えば、１μｍ以上５μｍ以下である。トレンチ２１の幅Ｗ１は、例えば、半導体層１２の上面１２Ａにおける第１ソース領域２９Ａと第２ソース領域２９Ｂとの間の長さである。
【0040】
ドリフト領域２２の長さＬ２（Ｚ方向長さ）は、例えば、１μｍ以上３０μｍ以下である。ドリフト領域２２の幅Ｔ４（例えば、第１ドリフト領域２２Ａの第１方向長さ）は、例えば、０．５μｍ以上２０μｍ以下である。
【0041】
ドレイン領域２５の長さＬ３（Ｚ方向長さ）は、例えば、１μｍ以上３０μｍ以下である。ドレイン領域２５における第１絶縁層２４に挟まれている上部２５Ｂの第１方向長さＷ２Ａは、例えば、１μｍ以上３μｍ以下である。ドレイン領域２５における第２絶縁層２７に挟まれている下部２５Ｃの第１方向長さＷ２Ｂは、例えば、０．３μｍ以上３μｍ以下である。一例では、第１方向長さＷ２Ａは、第１方向長さＷ２Ｂよりも長い。
【0042】
ゲート領域２６の長さＬ４（Ｚ方向長さ）は、例えば、０．３μｍ以上１．０μｍ以下である。ゲート領域２６の第１方向長さＷ３（Ｘ方向長さ）は、例えば、０．１μｍ以上２μｍ以下である。第１方向におけるドレイン領域２５とソース領域２９との間の距離Ｗ４は、例えば、０．１１μｍ以上２．２μｍ以下である。一例では、ドレイン領域２５とソース領域２９との間の距離Ｗ４は、半導体層１２の上面１２Ａからドリフト領域２２の下端までの距離Ｌ５よりも短い。距離Ｌ５は、例えば、１．５μｍ以上３２μｍ以下である。ゲート領域２６の第１方向長さＷ３（Ｘ方向長さ）は、例えば、０．１μｍ以上２．０μｍ以下である。また、一例では、ドレイン領域２５とソース領域２９との間の距離Ｗ４は、ドリフト領域２２の長さＬ２よりも短い。また、１つのセル２０におけるシャロートレンチ構造３０間の距離Ｗ５は、例えば、２μｍ以上８μｍ以下である。
【0043】
【0044】
図３に示すように、ｐ型の半導体層１２が形成された半導体ウエハ４０が準備される。半導体ウエハ４０は、Ｓｉウエハである。半導体ウエハ４０における半導体層１２の上面１２Ａには、窒化膜４１（ＳｉＮ膜）が形成されている。
【0045】
次いで、図４に示すように、半導体層１２の上面１２Ａにマスク４２が形成される。マスク４２は、平面視においてトレンチ２１に対応する開口部４２Ａを有している。トレンチ２１は、マスク４２を介して半導体層１２をエッチングすることにより形成される。
【0046】
次いで、図５に示すように、半導体層１２におけるトレンチ２１の第１側面２１Ａおよび第２側面２１Ｂ、および底面２１Ｃから半導体層１２にｐ型不純物をインプランテーションすることによりドリフト層４３が形成される。その後、ドリフト層４３の表面に第４絶縁層４４が形成される。第４絶縁層４４は、半導体層１２（ドリフト層４３）の酸化物からなる酸化膜である。第４絶縁層４４は、例えば、熱酸化膜（ライナー酸化膜）である。熱酸化によって、半導体層１２（ドリフト層４３）がトレンチ２１に面する側から酸化されることによって絶縁体に変質して第４絶縁層４４が形成される。
【0047】
次いで、図６に示すように、半導体層１２上およびトレンチ２１内に第５絶縁層４５が形成される。第５絶縁層４５は、ＴＥＯＳ膜である。次いで、図７に示すように、ドリフト層４３の底部の中央部分を露出させるように、当該部分の上に位置する第４絶縁層４４および第５絶縁層４５がエッチングにより除去される。これにより、第４絶縁層４４および第５絶縁層４５に対して、ドリフト層４３を部分的に露出させるコンタクト孔２４Ｃ１が形成される。
【0048】
次いで、図８に示すように、半導体層１２上に導電材料が堆積される。これにより、トレンチ２１内の空間を埋める第１導電層４６が形成される。導電材料は、例えば、ｐ型のドープドポリシリコンである。第１導電層４６は、コンタクト孔２４Ｃ１を介してドリフト層４３に接続される。
【0049】
次いで、図９に示すように、半導体層１２の窒化膜４１が露出されるまで、例えば、ＣＭＰにより第１導電層４６、第５絶縁層４５、およびマスク４２が除去される。次いで、図１０に示すように、第４絶縁層４４、第５絶縁層４５および第１導電層４６の表層側の一部を選択的に除去することにより、２つの開口部４７が形成される。開口部４７は、例えば、マスクを使用してリソグラフィおよびエッチングを行うことにより形成される。これにより、第４絶縁層４４の残存部分により第１絶縁層２４の第１層２４Ｄが形成されるとともに、第５絶縁層４５の残存部分により第１絶縁層２４の第２層２４Ｅが形成される。
【0050】
次いで、図１１に示すように、開口部４７に露出するドリフト層４３にｎ型不純物をインプランテーションすることにより２つのチャネル層４８が形成される。このとき、開口部４７に露出するドリフト層４３は、ｎ型不純物がインプランテーションされることによりｐ型からｎ型に上書きされる。
【0051】
次いで、図１２に示すように、開口部４７に露出するチャネル層４８の側面の各々に第６絶縁層４９が形成されるとともに、開口部４７に露出する第１導電層４６の側面の各々および上面に第７絶縁層５０が形成される。第６絶縁層４９は、半導体層１２（チャネル層４８）の酸化物からなる酸化膜である。第７絶縁層５０は、第１導電層４６の酸化物からなる酸化膜である。このとき、半導体層１２（チャネル層４８）と第１導電層４６の酸化レートの違いに基づいて、第７絶縁層５０は、第６絶縁層４９よりも厚く形成される。
【0052】
次いで、図１３に示すように、開口部４７内および半導体層１２上に導電材料が堆積される。これにより、開口部４７内の空間を埋める第２導電層５１が形成される。導電材料は、例えば、ｐ型のドープドポリシリコンである。
【0053】
次いで、図１４に示すように、第１導電層４６およびチャネル層４８が露出されるまで、例えば、ＣＭＰにより第２導電層５１、窒化膜４１、および第７絶縁層５０が除去される。これにより、第１導電層４６の残存部分によりドレイン領域２５が形成されるとともに、第２導電層５１の残存部分によりゲート領域２６が形成される。さらに、第６絶縁層４９の残存部分により第３絶縁層２８が形成されるとともに、第７絶縁層５０の残存部分により第２絶縁層２７が形成される。
【0054】
次いで、図１５に示すように、マスク（図示略）を介して半導体層１２をエッチングすることによりシャロートレンチ３０Ａが形成される。その後、シャロートレンチ３０Ａ内に絶縁材料が堆積されることにより、埋め込み絶縁体３０Ｂが形成される。これにより、シャロートレンチ構造３０が形成される。
【0055】
次いで、図１６に示すように、第３絶縁層２８とシャロートレンチ構造３０との間に位置する、チャネル領域２３を含む半導体層１２の表層の各々に、ｐ型不純物をインプランテーションすることによりソース領域２９が形成される。これにより、チャネル層４８の残存部分によりチャネル領域２３が形成される。その後、図２に示すように、ドレイン領域２５の上にドレイン電極３１が形成され、ゲート領域２６の上にゲート電極３２が形成され、ソース領域２９の上に、ゲート電極３２が形成される。そして、半導体ウエハ４０が半導体チップ１１のサイズに分割される。その後、必要に応じて、半導体チップ１１をリードフレームにボンディングし、封止樹脂で封止することによって、半導体装置１０が得られる。
【0056】
［作用］
次に、実施形態の半導体装置１０の作用を説明する。
図２に示すように、半導体装置１０のセル２０は、半導体層１２の上面１２Ａから凹むように形成されたトレンチ２１と、トレンチ２１の底面２１Ｃおよび第１側面２１Ａ、第２側面２１Ｂに形成されているドリフト領域２２とを含む。ドレイン領域２５は、トレンチ２１内において、ドリフト領域２２に到達するようにトレンチ２１の深さ方向に延びるとともに、第１絶縁層２４によってドリフト領域２２と絶縁されている。ゲート領域２６は、トレンチ２１内において、第１方向におけるドレイン領域２５の隣に離隔して配置されるとともに、第２絶縁層２７によってドレイン領域２５と絶縁されている。ソース領域２９は、半導体層１２の上面１２Ａにおけるトレンチ２１の周縁部であって、第１方向におけるゲート領域２６の隣に配置されるとともに、第３絶縁層２８によってゲート領域２６と絶縁されている。チャネル領域２３は、ドリフト領域２２の上に配置され、ドリフト領域２２およびソース領域２９の双方に接続されている。また、チャネル領域２３は、第３絶縁層２８によってゲート領域２６と絶縁されている。
次に、実施形態の半導体装置１０の作用を説明する。
図２に示すように、半導体装置１０のセル２０は、半導体層１２の上面１２Ａから凹むように形成されたトレンチ２１と、トレンチ２１の底面２１Ｃおよび第１側面２１Ａ、第２側面２１Ｂに形成されているドリフト領域２２とを含む。ドレイン領域２５は、トレンチ２１内において、ドリフト領域２２に到達するようにトレンチ２１の深さ方向に延びるとともに、第１絶縁層２４によってドリフト領域２２と絶縁されている。ゲート領域２６は、トレンチ２１内において、第１方向におけるドレイン領域２５の隣に離隔して配置されるとともに、第２絶縁層２７によってドレイン領域２５と絶縁されている。ソース領域２９は、半導体層１２の上面１２Ａにおけるトレンチ２１の周縁部であって、第１方向におけるゲート領域２６の隣に配置されるとともに、第３絶縁層２８によってゲート領域２６と絶縁されている。チャネル領域２３は、ドリフト領域２２の上に配置され、ドリフト領域２２およびソース領域２９の双方に接続されている。また、チャネル領域２３は、第３絶縁層２８によってゲート領域２６と絶縁されている。
【0057】
上記構成においては、ドリフト領域２２とドレイン領域２５との接合部分と、ドリフト領域２２とチャネル領域２３との接合部分とが、トレンチ２１の深さ方向における異なる位置に配置される。詳述すると、ドリフト領域２２におけるドレイン領域２５との接合部分は、ドレイン領域２５の下端２５Ａであり、当該接合部分は、トレンチ２１の深さ方向における深部である、トレンチ２１の底面２１Ｃに配置される。一方、ドリフト領域２２におけるチャネル領域２３との接合部分は、チャネル領域２３の下端２３Ｃであり、当該接合部分は、半導体層１２の上面１２Ａに近い位置、すなわち、トレンチ２１の深さ方向における浅部に配置される。そのため、ドリフト領域２２は、トレンチ２１の深さ方向に延びる部分である、第１ドリフト領域２２Ａおよび第２ドリフト領域２２Ｂを有する形状に形成されている。
【0058】
第１ドリフト領域２２Ａおよび第２ドリフト領域２２Ｂの長さ（Ｌ２）は、トレンチ２１をより深く形成して、トレンチ２１の底面２１Ｃをより深い位置に配置することによって延ばすことができる。そのため、上記構成によれば、第１方向におけるドレイン領域２５とソース領域２９との間の距離Ｗ４を短くした場合にも、第１ドリフト領域２２Ａおよび第２ドリフト領域２２Ｂを長く形成することにより、ドリフト領域２２を通じたドレイン領域２５とチャネル領域２３との間の電流経路について、所望の長さを確保することができる。そして、第１方向におけるドレイン領域２５とソース領域２９との間の距離Ｗ４が短くなることは、１つのセル２０におけるシャロートレンチ構造３０間の第１方向の距離Ｗ５、すなわち、平面視における１つのセル２０の第１方向長さが短くなることを意味する。したがって、上記構成によれば、第１ドリフト領域２２Ａおよび第２ドリフト領域２２Ｂを調整することによって、平面視におけるセル２０の小型化を図ることができる。
【0059】
［効果］
実施形態の半導体装置１０によれば、以下の効果が得られる。
（１）半導体装置１０は、第１導電型の半導体層１２と、トレンチ２１と、ドリフト領域２２と、第１絶縁層２４と、ドレイン領域２５と、ゲート領域２６と、第２絶縁層２７と、第２導電型のソース領域２９と、チャネル領域２３と、第３絶縁層２８と、を含む。トレンチ２１は、半導体層１２の上面１２Ａから凹むように形成され、第１方向に幅を有するとともに底面２１Ｃおよび第１側面２１Ａ、第２側面２１Ｂを有する。ドリフト領域２２は、トレンチ２１の底面２１Ｃおよび第１側面２１Ａ、第２側面２１Ｂに形成されている。第１絶縁層２４は、ドリフト領域２２に囲まれた状態でトレンチ２１内に設けられているドレイン領域２５は、トレンチ２１内に設けられ、第１絶縁層２４を貫通して底面２１Ｃに形成されたドリフト領域２２に到達するようにトレンチ２１の深さ方向に延びている。ドレイン領域２５は、トレンチ２１内に設けられ、第１絶縁層２４を貫通して底面２１Ｃに形成されたドリフト領域２２に到達するようにトレンチ２１の深さ方向に延びている。ゲート領域２６は、トレンチ２１内に設けられ、第１方向においてドレイン領域２５の隣に離隔して配置されている。第２絶縁層２７は、ドレイン領域２５とゲート領域２６との間に設けられている。ソース領域２９は、半導体層１２の上面１２Ａにおけるトレンチ２１の周縁部に設けられ、第１方向においてゲート領域２６の隣に配置されている。チャネル領域２３は、第１方向においてゲート領域２６の隣に配置され、ソース領域２９、および、第１側面２１Ａ，第２側面２１Ｂに形成されたドリフト領域２２の双方に接続されている。第３絶縁層２８は、ゲート領域２６とソース領域２９との間かつゲート領域２６とチャネル領域２３との間に設けられている。
実施形態の半導体装置１０によれば、以下の効果が得られる。
（１）半導体装置１０は、第１導電型の半導体層１２と、トレンチ２１と、ドリフト領域２２と、第１絶縁層２４と、ドレイン領域２５と、ゲート領域２６と、第２絶縁層２７と、第２導電型のソース領域２９と、チャネル領域２３と、第３絶縁層２８と、を含む。トレンチ２１は、半導体層１２の上面１２Ａから凹むように形成され、第１方向に幅を有するとともに底面２１Ｃおよび第１側面２１Ａ、第２側面２１Ｂを有する。ドリフト領域２２は、トレンチ２１の底面２１Ｃおよび第１側面２１Ａ、第２側面２１Ｂに形成されている。第１絶縁層２４は、ドリフト領域２２に囲まれた状態でトレンチ２１内に設けられているドレイン領域２５は、トレンチ２１内に設けられ、第１絶縁層２４を貫通して底面２１Ｃに形成されたドリフト領域２２に到達するようにトレンチ２１の深さ方向に延びている。ドレイン領域２５は、トレンチ２１内に設けられ、第１絶縁層２４を貫通して底面２１Ｃに形成されたドリフト領域２２に到達するようにトレンチ２１の深さ方向に延びている。ゲート領域２６は、トレンチ２１内に設けられ、第１方向においてドレイン領域２５の隣に離隔して配置されている。第２絶縁層２７は、ドレイン領域２５とゲート領域２６との間に設けられている。ソース領域２９は、半導体層１２の上面１２Ａにおけるトレンチ２１の周縁部に設けられ、第１方向においてゲート領域２６の隣に配置されている。チャネル領域２３は、第１方向においてゲート領域２６の隣に配置され、ソース領域２９、および、第１側面２１Ａ，第２側面２１Ｂに形成されたドリフト領域２２の双方に接続されている。第３絶縁層２８は、ゲート領域２６とソース領域２９との間かつゲート領域２６とチャネル領域２３との間に設けられている。
【0060】
この場合、第１ドリフト領域２２Ａおよび第２ドリフト領域２２Ｂを調整することによって、平面視におけるセル２０の小型化を図ることができる。平面視におけるセル２０のサイズが小さくなることにより、例えば、トランジスタ領域１３Ａ等の平面視における所定の領域内に、より多数のセル２０を配置することができる。
【0061】
（２）ドレイン領域２５において、第１絶縁層２４に挟まれている下部２５Ｃの第１方向長さＷ２Ａは、第２絶縁層２７に挟まれている上部２５Ｂの第１方向長さＷ２Ｂよりも長い。ドレイン領域２５の下部２５Ｃの幅を広く形成した構造は、ドレイン領域２５における抵抗低減に寄与する。
【0062】
（３）第２絶縁層２７の第１方向長さＴ２は、第３絶縁層２８の第１方向長さＴ３よりも長い。この場合、ドレイン領域２５とゲート領域２６との間の絶縁性を高めることができる。
【0063】
（４）第３絶縁層２８の第１方向長さＴ３は、第１絶縁層２４の第１方向長さＴ１よりも短い。この場合、第１方向におけるドレイン領域２５とチャネル領域２３との間にゲート領域２６を配置するスペースを容易に確保できる。また、ドレイン領域２５とドリフト領域２２（第１ドリフト領域２２Ａおよび第２ドリフト領域２２Ｂ）との間の絶縁性を高めることができる。
【0064】
（５）第１絶縁層２４は、酸化膜により形成される第１層２４Ｄと、層間絶縁膜により形成される第２層２４Ｅとを含む。この場合、第２層２４Ｅの厚さ（第１方向長さ）を調整することにより、ドレイン領域２５の第１方向長さＷ２Ａ、およびドレイン領域２５とドリフト領域２２（第１ドリフト領域２２Ａおよび第２ドリフト領域２２Ｂ）との間の距離を容易に制御できる。
【0065】
（６）第１方向におけるドレイン領域２５とソース領域２９との間の距離Ｗ４は、トレンチ２１の深さ方向におけるドレイン領域２５の長さＬ３よりも短い。この場合、上記（１）に記載したセル２０の小型化できる効果が更に顕著に得られる。
【0066】
＜変更例＞
上記実施形態は例えば以下のように変更できる。上記実施形態と以下の各変更例は、技術的な矛盾が生じない限り、互いに組み合せることができる。なお、以下の変更例において、上記実施形態と共通する部分については、上記実施形態と同一の符号を付してその説明を省略する。
上記実施形態は例えば以下のように変更できる。上記実施形態と以下の各変更例は、技術的な矛盾が生じない限り、互いに組み合せることができる。なお、以下の変更例において、上記実施形態と共通する部分については、上記実施形態と同一の符号を付してその説明を省略する。
【0067】
・上記実施形態では、第１導電型がｎ型、第２導電型がｐ型である例について説明したが、第１導電型がｐ型、第２導電型がｎ型であってもよい。この場合の具体的な構成は、上記の説明および添付図面においてｎ型領域をｐ型領域に置き換え、ｐ型領域をｎ型領域に置き換えることによって得られる。
【0068】
＜付記＞
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
【0069】
［付記１］
第１導電型の半導体層（１２）と、
前記半導体層（１２）の上面（１２Ａ）から凹むように形成され、第１方向に幅を有するとともに底面（２１Ｃ）および側面（２１Ａ，２１Ｂ）を有するトレンチ（２１）と、
前記トレンチ（２１）の底面（２１Ｃ）および側面（２１Ａ，２１Ｂ）に形成された第２導電型のドリフト領域（２２）と、
前記ドリフト領域（２２）に囲まれた状態で前記トレンチ（２１）内に設けられている第１絶縁層（２４）と、
前記トレンチ（２１）内に設けられ、前記第１絶縁層（２４）を貫通して前記底面（２１Ｃ）に形成された前記ドリフト領域（２２）に到達するように前記トレンチ（２１）の深さ方向に延びたドレイン領域（２５）と、
前記トレンチ（２１）内に設けられ、前記第１方向において前記ドレイン領域（２５）の隣に離隔して配置されているゲート領域（２６）と、
前記ドレイン領域（２５）と前記ゲート領域（２６）との間に設けられた第２絶縁層（２７）と、
前記半導体層（１２）の上面（１２Ａ）における前記トレンチ（２１）の周縁部に設けられ、前記第１方向において前記ゲート領域（２６）の隣に配置されている第２導電型のソース領域（２９）と、
前記第１方向において前記ゲート領域（２６）の隣に配置され、前記ソース領域（２９）、および、前記側面（２１Ａ，２１Ｂ）に形成された前記ドリフト領域（２５）の双方に接続されている第１導電型のチャネル領域（２３）と、
前記ゲート領域（２６）と前記ソース領域（２９）との間かつ前記ゲート領域（２６）と前記チャネル領域（２３）との間に設けられている第３絶縁層（２８）と、
を備えている、半導体装置（１０）。
第１導電型の半導体層（１２）と、
前記半導体層（１２）の上面（１２Ａ）から凹むように形成され、第１方向に幅を有するとともに底面（２１Ｃ）および側面（２１Ａ，２１Ｂ）を有するトレンチ（２１）と、
前記トレンチ（２１）の底面（２１Ｃ）および側面（２１Ａ，２１Ｂ）に形成された第２導電型のドリフト領域（２２）と、
前記ドリフト領域（２２）に囲まれた状態で前記トレンチ（２１）内に設けられている第１絶縁層（２４）と、
前記トレンチ（２１）内に設けられ、前記第１絶縁層（２４）を貫通して前記底面（２１Ｃ）に形成された前記ドリフト領域（２２）に到達するように前記トレンチ（２１）の深さ方向に延びたドレイン領域（２５）と、
前記トレンチ（２１）内に設けられ、前記第１方向において前記ドレイン領域（２５）の隣に離隔して配置されているゲート領域（２６）と、
前記ドレイン領域（２５）と前記ゲート領域（２６）との間に設けられた第２絶縁層（２７）と、
前記半導体層（１２）の上面（１２Ａ）における前記トレンチ（２１）の周縁部に設けられ、前記第１方向において前記ゲート領域（２６）の隣に配置されている第２導電型のソース領域（２９）と、
前記第１方向において前記ゲート領域（２６）の隣に配置され、前記ソース領域（２９）、および、前記側面（２１Ａ，２１Ｂ）に形成された前記ドリフト領域（２５）の双方に接続されている第１導電型のチャネル領域（２３）と、
前記ゲート領域（２６）と前記ソース領域（２９）との間かつ前記ゲート領域（２６）と前記チャネル領域（２３）との間に設けられている第３絶縁層（２８）と、
を備えている、半導体装置（１０）。
【0070】
［付記２］
前記トレンチ（２１）の側面（２１Ａ，２１Ｂ）は、前記第１方向に対向する第１側面（２１Ａ）および第２側面（２１Ｂ）を有し、
前記ドリフト領域（２５）は、前記第１側面（２１Ａ）に形成された第１ドリフト領域（２２Ａ）と、前記第２側面（２１Ｂ）に形成された第２ドリフト領域（２２Ｂ）と、前記トレンチ（２１）の底面（２１Ｃ）に形成され、前記第１ドリフト領域（２２Ａ）および前記第２ドリフト領域（２２Ｂ）に接続されるとともに前記ドレイン領域（２５）に接続される第３ドリフト領域（２２Ｃ）とを有し、
前記第１絶縁層（２４）は、前記ドレイン領域（２５）と前記トレンチ（２１）の前記第１側面（２１Ａ）との間、および前記ドレイン領域（２５）と前記トレンチ（２１）の前記第２側面（２１Ｂ）との間に設けられ、
前記ゲート領域（２６）は、前記ドレイン領域（２５）の前記第１側面（２１Ａ）側の隣に配置されている第１ゲート領域（２６Ａ）と、前記ドレイン領域（２５）の前記第２側面（２１Ｂ）側の隣に配置されている第２ゲート領域（２６Ｂ）とを有し、
前記第２絶縁層（２７）は、前記ドレイン領域（２５）と前記第１ゲート領域（２６Ａ）との間、および前記ドレイン領域（２５）と前記第２ゲート領域（２６Ｂ）との間に設けられ、
前記ソース領域（２９）は、前記第１ゲート領域（２６Ａ）の隣に配置されている第１ソース領域（２９Ａ）と、前記第２ゲート領域（２６Ｂ）の隣に配置されている第２ソース領域（２９Ｂ）とを有し、
前記チャネル領域（２３）は、前記第１ゲート領域（２６Ａ）の隣に配置され、前記第１ソース領域（２９Ａ）と前記第１ドリフト領域（２２Ａ）とを接続する第１チャネル領域（２３Ａ）と、前記第２ゲート領域（２６Ｂ）の隣に配置され、前記第２ソース領域（２９Ｂ）と前記第２ドリフト領域（２２Ｂ）とを接続する第２チャネル領域（２３Ａ）とを有する、付記１に記載の半導体装置（１０）。
前記トレンチ（２１）の側面（２１Ａ，２１Ｂ）は、前記第１方向に対向する第１側面（２１Ａ）および第２側面（２１Ｂ）を有し、
前記ドリフト領域（２５）は、前記第１側面（２１Ａ）に形成された第１ドリフト領域（２２Ａ）と、前記第２側面（２１Ｂ）に形成された第２ドリフト領域（２２Ｂ）と、前記トレンチ（２１）の底面（２１Ｃ）に形成され、前記第１ドリフト領域（２２Ａ）および前記第２ドリフト領域（２２Ｂ）に接続されるとともに前記ドレイン領域（２５）に接続される第３ドリフト領域（２２Ｃ）とを有し、
前記第１絶縁層（２４）は、前記ドレイン領域（２５）と前記トレンチ（２１）の前記第１側面（２１Ａ）との間、および前記ドレイン領域（２５）と前記トレンチ（２１）の前記第２側面（２１Ｂ）との間に設けられ、
前記ゲート領域（２６）は、前記ドレイン領域（２５）の前記第１側面（２１Ａ）側の隣に配置されている第１ゲート領域（２６Ａ）と、前記ドレイン領域（２５）の前記第２側面（２１Ｂ）側の隣に配置されている第２ゲート領域（２６Ｂ）とを有し、
前記第２絶縁層（２７）は、前記ドレイン領域（２５）と前記第１ゲート領域（２６Ａ）との間、および前記ドレイン領域（２５）と前記第２ゲート領域（２６Ｂ）との間に設けられ、
前記ソース領域（２９）は、前記第１ゲート領域（２６Ａ）の隣に配置されている第１ソース領域（２９Ａ）と、前記第２ゲート領域（２６Ｂ）の隣に配置されている第２ソース領域（２９Ｂ）とを有し、
前記チャネル領域（２３）は、前記第１ゲート領域（２６Ａ）の隣に配置され、前記第１ソース領域（２９Ａ）と前記第１ドリフト領域（２２Ａ）とを接続する第１チャネル領域（２３Ａ）と、前記第２ゲート領域（２６Ｂ）の隣に配置され、前記第２ソース領域（２９Ｂ）と前記第２ドリフト領域（２２Ｂ）とを接続する第２チャネル領域（２３Ａ）とを有する、付記１に記載の半導体装置（１０）。
【0071】
［付記３］
前記ドレイン領域（２５）において、前記第１絶縁層（２４）に挟まれている部分（２５Ｃ）の第１方向長さ（Ｗ２Ａ）は、前記第２絶縁層（２７）に挟まれている部分（２５Ｂ）の第１方向長さ（Ｗ２Ｂ）よりも長い、付記１または付記２に記載の半導体装置（１０）。
前記ドレイン領域（２５）において、前記第１絶縁層（２４）に挟まれている部分（２５Ｃ）の第１方向長さ（Ｗ２Ａ）は、前記第２絶縁層（２７）に挟まれている部分（２５Ｂ）の第１方向長さ（Ｗ２Ｂ）よりも長い、付記１または付記２に記載の半導体装置（１０）。
【0072】
［付記４］
前記第２絶縁層（２７）の第１方向長さ（Ｔ２）は、前記第３絶縁層（２８）の第１方向長さ（Ｔ３）よりも長い、付記１～３のいずれか１つに記載の半導体装置（１０）。
前記第２絶縁層（２７）の第１方向長さ（Ｔ２）は、前記第３絶縁層（２８）の第１方向長さ（Ｔ３）よりも長い、付記１～３のいずれか１つに記載の半導体装置（１０）。
【0073】
［付記５］
前記第３絶縁層（２８）の第１方向長さ（Ｔ３）は、前記第１絶縁層（２４）の第１方向長さ（Ｔ１）よりも短い、付記１～４のいずれか１つに記載の半導体装置（１０）。
前記第３絶縁層（２８）の第１方向長さ（Ｔ３）は、前記第１絶縁層（２４）の第１方向長さ（Ｔ１）よりも短い、付記１～４のいずれか１つに記載の半導体装置（１０）。
【0074】
［付記６］
前記トレンチ（２１）の深さ方向において、前記ゲート領域（２６）の下端（２６Ｃ）は、前記チャネル領域（２３）の下端（２３Ｃ）よりも下側に位置している、付記１～５のいずれか１つに記載の半導体装置（１０）。
前記トレンチ（２１）の深さ方向において、前記ゲート領域（２６）の下端（２６Ｃ）は、前記チャネル領域（２３）の下端（２３Ｃ）よりも下側に位置している、付記１～５のいずれか１つに記載の半導体装置（１０）。
【0075】
［付記７］
前記第１絶縁層（２４）は、酸化膜により形成される第１層（２４Ｄ）と、層間絶縁膜により形成される第２層（２４Ｅ）とを含む、付記１～６のいずれか１つに記載の半導体装置（１０）。
前記第１絶縁層（２４）は、酸化膜により形成される第１層（２４Ｄ）と、層間絶縁膜により形成される第２層（２４Ｅ）とを含む、付記１～６のいずれか１つに記載の半導体装置（１０）。
【0076】
［付記８］
前記第１方向における前記ドレイン領域（２５）と前記ソース領域（２９）との間の距離（Ｗ４）は、前記トレンチ（２１）の深さ方向における前記ドレイン領域（２５）の長さ（Ｌ３）よりも短い、付記１～７のいずれか１つに記載の半導体装置（１０）。
前記第１方向における前記ドレイン領域（２５）と前記ソース領域（２９）との間の距離（Ｗ４）は、前記トレンチ（２１）の深さ方向における前記ドレイン領域（２５）の長さ（Ｌ３）よりも短い、付記１～７のいずれか１つに記載の半導体装置（１０）。
【符号の説明】
【0077】
Ｌ１…トレンチの長さ
Ｌ２…ドリフト領域の長さ
Ｌ３…ドレイン領域の長さ
Ｌ４…ゲート領域の長さ
Ｌ５…半導体層の上面からドリフト領域の下端までの距離
Ｔ１…第１絶縁層の第１方向長さ
Ｔ２…第２絶縁層の第１方向長さ
Ｔ３…第３絶縁層の第１方向長さ
Ｔ４…リフト領域の第１方向長さ
Ｗ１…トレンチの幅
Ｗ２Ａ，Ｗ２Ｂ…ドレイン領域の第１方向長さ
Ｗ３…ゲート領域の第１方向長さ
Ｗ４…ドレイン領域とソース領域との間の距離
Ｗ５…シャロートレンチ構造間の距離
１０…半導体装置
１１…半導体チップ
１１Ａ…第１主面
１１Ｂ…第２主面
１１Ｃ１～１１Ｃ４…第１側面～第４側面
１２…半導体層
１２Ａ…上面
１３…素子領域
１３Ａ…トランジスタ領域
１４…素子分離構造
２０…セル
２１…トレンチ
２１Ａ…第１側面
２１Ｂ…第２側面
２１Ｃ…底面
２２…ドリフト領域
２２Ａ…第１ドリフト領域
２２Ｂ…第２ドリフト領域
２２Ｃ…第３ドリフト領域
２３…チャネル領域
２３Ａ…第１チャネル領域
２３Ｂ…第２チャネル領域
２３Ｃ…下端
２４…第１絶縁層
２４Ａ…第１部分
２４Ｂ…第２部分
２４Ｃ…第３部分
２４Ｃ１…コンタクト孔
２４Ｄ…第１層
２４Ｅ…第２層
２５…ドレイン領域
２５Ａ…下端
２５Ｂ…上部
２５Ｃ…下部
２６…ゲート領域
２６Ａ…第１ゲート領域
２６Ｂ…第２ゲート領域
２６Ｃ…下端
２７…第２絶縁層
２８…第３絶縁層
２８Ａ…第１部分
２８Ｂ…第２部分
２９…ソース領域
２９Ａ…第１ソース領域
２９Ｂ…第２ソース領域
３０…シャロートレンチ構造
３０Ａ…シャロートレンチ
３０Ｂ…埋め込み絶縁体
３１…ドレイン電極
３２…ゲート電極
３３…ソース電極
４０…半導体ウエハ
４１…窒化膜
４２…マスク
４２Ａ…開口部
４３…ドリフト層
４４…第４絶縁層
４５…第５絶縁層
４６…第１導電層
４７…開口部
４８…チャネル層
４９…第６絶縁層
５０…第７絶縁層
５１…第２導電層
Ｌ２…ドリフト領域の長さ
Ｌ３…ドレイン領域の長さ
Ｌ４…ゲート領域の長さ
Ｌ５…半導体層の上面からドリフト領域の下端までの距離
Ｔ１…第１絶縁層の第１方向長さ
Ｔ２…第２絶縁層の第１方向長さ
Ｔ３…第３絶縁層の第１方向長さ
Ｔ４…リフト領域の第１方向長さ
Ｗ１…トレンチの幅
Ｗ２Ａ，Ｗ２Ｂ…ドレイン領域の第１方向長さ
Ｗ３…ゲート領域の第１方向長さ
Ｗ４…ドレイン領域とソース領域との間の距離
Ｗ５…シャロートレンチ構造間の距離
１０…半導体装置
１１…半導体チップ
１１Ａ…第１主面
１１Ｂ…第２主面
１１Ｃ１～１１Ｃ４…第１側面～第４側面
１２…半導体層
１２Ａ…上面
１３…素子領域
１３Ａ…トランジスタ領域
１４…素子分離構造
２０…セル
２１…トレンチ
２１Ａ…第１側面
２１Ｂ…第２側面
２１Ｃ…底面
２２…ドリフト領域
２２Ａ…第１ドリフト領域
２２Ｂ…第２ドリフト領域
２２Ｃ…第３ドリフト領域
２３…チャネル領域
２３Ａ…第１チャネル領域
２３Ｂ…第２チャネル領域
２３Ｃ…下端
２４…第１絶縁層
２４Ａ…第１部分
２４Ｂ…第２部分
２４Ｃ…第３部分
２４Ｃ１…コンタクト孔
２４Ｄ…第１層
２４Ｅ…第２層
２５…ドレイン領域
２５Ａ…下端
２５Ｂ…上部
２５Ｃ…下部
２６…ゲート領域
２６Ａ…第１ゲート領域
２６Ｂ…第２ゲート領域
２６Ｃ…下端
２７…第２絶縁層
２８…第３絶縁層
２８Ａ…第１部分
２８Ｂ…第２部分
２９…ソース領域
２９Ａ…第１ソース領域
２９Ｂ…第２ソース領域
３０…シャロートレンチ構造
３０Ａ…シャロートレンチ
３０Ｂ…埋め込み絶縁体
３１…ドレイン電極
３２…ゲート電極
３３…ソース電極
４０…半導体ウエハ
４１…窒化膜
４２…マスク
４２Ａ…開口部
４３…ドリフト層
４４…第４絶縁層
４５…第５絶縁層
４６…第１導電層
４７…開口部
４８…チャネル層
４９…第６絶縁層
５０…第７絶縁層
５１…第２導電層
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】