特開 2024-127317 情報処理装置および情報処理方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024127317

(43)【公開日】2024-09-20

(54)【発明の名称】情報処理装置および情報処理方法

(51)【国際特許分類】

   G06F 17/16 20060101AFI20240912BHJP

   G06F 9/38 20180101ALI20240912BHJP

   G06N 3/063 20230101ALI20240912BHJP

【ＦＩ】

G06F17/16 C

G06F9/38 370C

G06N3/063

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2023036400

(22)【出願日】2023-03-09

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(74)【代理人】

【識別番号】100113549

【弁理士】

【氏名又は名称】鈴木 守

(74)【代理人】

【識別番号】100115808

【弁理士】

【氏名又は名称】加藤 真司

(72)【発明者】

【氏名】香取 大輔

【テーマコード（参考）】

5B013

5B056

【Ｆターム（参考）】

5B013DD03

5B056BB31

5B056DD14

(57)【要約】      （修正有）

【課題】データの転送効率の良い情報処理装置を提供する。
【解決手段】情報処理装置１は、テンソルデータを複数のタイルに分割してニューラルネットワークによる演算処理を行う情報処理装置であって、テンソルデータを記憶した主記憶装置１０と、前記主記憶装置に記憶されたテンソルデータをメモリ２２に転送する転送処理部３０と、前記メモリからテンソルデータを読み出してニューラルネットワークの演算処理を行う演算装置２１とを備え、前記転送処理部は、ニューラルネットワークによる演算処理の内容に応じてあらかじめ定められたタイルのグループを単位として、前記主記憶装置からテンソルデータを読み出してバーストバッファ３１に一時保存し、タイルの単位で前記バーストバッファからメモリにテンソルデータを転送する構成を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

テンソルデータを複数のタイルに分割してニューラルネットワークによる演算処理を行う情報処理装置（１）であって、
テンソルデータを記憶した主記憶装置（１０）と、
前記主記憶装置に記憶されたテンソルデータをメモリ（２２）に転送する転送処理部（３０）と、
前記メモリからテンソルデータを読み出してニューラルネットワークの演算処理を行う演算装置（２１）と、
を備え、
前記転送処理部は、ニューラルネットワークによる演算処理の内容に応じてあらかじめ定められたタイルのグループを単位として、前記主記憶装置からテンソルデータを読み出してバーストバッファ（３１）に一時保存し、タイルの単位で前記バーストバッファからメモリにテンソルデータを転送する、情報処理装置。

【請求項2】

前記グループは、ニューラルネットワークの演算処理の処理方向において隣接する複数のタイルによって構成される、請求項１に記載の情報処理装置。

【請求項3】

前記グループには、前記バーストバッファのサイズ以下となる最大個数のタイルを含む請求項１に記載の情報処理装置。

【請求項4】

前記グループには、前記バーストバッファのサイズ以下となる個数であって、かつ、前記グループは、前記テンソルデータの読み出し方向におけるデータに対するメモリのアクセス回数を最小化する個数のタイルを含む、請求項１に記載した情報処理装置。

【請求項5】

前記演算装置は、演算結果のデータを前記メモリに記憶し、
前記転送処理部は、メモリに記憶された演算結果のデータをタイル単位で読み出してバーストバッファ（３２）に一時保存し、前記グループの単位で前記バーストバッファから前記主記憶装置に前記演算結果のデータを転送する、請求項１に記載の情報処理装置。

【請求項6】

前記転送処理部は、第１のテンソルデータと第２のテンソルデータを１回の転送要求で転送する際には、前記第２のテンソルデータを前記バーストバッファへ書き込む際のアドレスに前記第１のテンソルデータの書き込み位置からのオフセットを与え、
当該オフセットは、前記第１のテンソルデータのグループのうち最大のデータサイズである、請求項１に記載の情報処理装置。

【請求項7】

テンソルデータを複数のタイルに分割してニューラルネットワークによる演算処理を行う情報処理方法であって、
転送処理部によって、主記憶装置に記憶されたテンソルデータをメモリに転送するステップと、
演算装置によって、前記メモリからテンソルデータを読み出してニューラルネットワークの演算処理を行うステップと、
を備え、
前記転送するステップでは、ニューラルネットワークによる演算処理の内容に応じてあらかじめ定められたタイルのグループを単位として、前記主記憶装置からテンソルデータを読み出してバーストバッファに一時保存し、タイルの単位で前記バーストバッファからメモリにテンソルデータを転送する、情報処理方法。

【発明の詳細な説明】

【技術分野】

【0001】

ニューラルネットワークの演算処理を行う情報処理装置及び情報処理方法に関する。

【背景技術】

【0002】

入力テンソルデータに対してニューラルネットワークの演算処理を行う際に、入力テンソルデータを一度に全部処理せずタイル分割して処理を行うニューラルネットワークアクセラレータが知られている。このようなニューラルネットワークアクセラレータではテンソルデータへの部分的なアクセスが発生するため、フォーマットによってはメモリアクセスが細分化されすぎてしまいアクセス性能の低下を引き起こすという問題がある。
これを改善するための既存手法として以下が挙げられる。
・ローカルな大容量ＳＲＡＭストレージ（Global Buffer・Global memory)を経由する方法（非特許文献１）
・入出力に対して動的に構成を変更可能なキャッシュ経由でアクセスする方法（非特許文献２）

【先行技術文献】

【非特許文献】

【0003】

【非特許文献1】「Google の Tensor Processing Unit (TPU) で機械学習が３０倍速くなるメカニズム」Google Cloud Japan Team ＜https://cloud.google.com/blog/ja/products/gcp/an-in-depth-look-at-googles-first-tensor-processing-unit-tpu＞

【非特許文献2】Feng Liu, et.al,「CASSANN-v2: A high-performance CNN accelerator architecture with on-chip memory self-adaptive tuning」 IEICE Electronics Express, Vol.19, No.10, 1-6

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかし、上述した既存手法には次のような課題があった。
（１）ローカルＳＲＡＭにデータを配置する場合、テンソルデータ全体が入りきる大きな容量が必要で面積コストが高い。
（２）キャッシュを使う場合、ラインサイズに依存するがすぐには使わないデータも含めてまとめてフェッチしてしまったり、同じデータを再フェッチして効率が低下することがあった。

【0005】

そこで、本発明は上記背景に鑑み、データの転送効率の良い情報処理装置および情報処理方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明は上記課題を解決するために以下の技術的手段を採用する。特許請求の範囲及びこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示す一例であって、本発明の技術的範囲を限定するものではない。

【0007】

本発明の情報処理装置は、テンソルデータを複数のタイルに分割してニューラルネットワークによる演算処理を行う情報処理装置（１）であって、テンソルデータを記憶した主記憶装置（１０）と、前記主記憶装置に記憶されたテンソルデータをメモリ（２２）に転送する転送処理部（３０）と、前記メモリからテンソルデータを読み出してニューラルネットワークの演算処理を行う演算装置（２１）とを備え、前記転送処理部は、ニューラルネットワークによる演算処理の内容に応じてあらかじめ定められたタイルのグループを単位として、前記主記憶装置からテンソルデータを読み出してバーストバッファ（３１）に一時保存し、タイルの単位で前記バーストバッファからメモリにテンソルデータを転送する構成を有する。この構成により、グループの単位で複数のタイルをまとめて転送することで、バーストアクセス単位が大きくなり、転送の効率が高くなる。

【0008】

本発明の情報処理装置において、前記グループは、ニューラルネットワークの演算処理の処理方向において隣接する複数のタイルによって構成されてもよい。このように処理方向において隣接するタイルのデータを転送することで、同じデータを再フェッチする可能性がないため、バス転送の効率が良い。

【0009】

本発明の情報処理装置において、前記グループには、前記バーストバッファのサイズ以下となる最大個数のタイルを含んでもよい。この構成により、前記バーストバッファを効率良く利用することができる。

【0010】

本発明の情報処理装置において、前記グループには、前記バーストバッファのサイズ以下となる個数であって、かつ、前記グループは、前記テンソルデータの読み出し方向におけるデータに対するメモリのアクセス回数を最小化する個数のタイルを含んでもよい。

【0011】

本発明の情報処理装置において、前記演算装置は、演算結果のデータを前記メモリに記憶し、前記転送処理部は、メモリに記憶された演算結果のデータをタイル単位で読み出してバーストバッファ（３２）に一時保存し、前記グループの単位で前記バーストバッファから前記主記憶装置に前記演算結果のデータを転送してもよい。この構成により、メモリから主記憶装置へのデータ転送も効率良く行える。

【0012】

本発明の情報処理装置において、前記転送処理部は、第１のテンソルデータと第２のテンソルデータを１回の転送要求で転送する際には、前記第２のテンソルデータを前記バーストバッファへ書き込む際のアドレスに前記第１のテンソルデータの書き込み位置からのオフセットを与え、当該オフセットは、前記第１のテンソルデータのグループのうち最大のデータサイズであってもよい。このように、データを書き込む際のアドレスにオフセットを与えることにより、テンソルデータごとに使用するバッファ領域を分離させ、意図しないデータの上書きを防止できる。

【0013】

本発明の情報処理方法は、テンソルデータを複数のタイルに分割してニューラルネットワークによる演算処理を行う情報処理方法であって、転送処理部によって、主記憶装置に記憶されたテンソルデータをメモリに転送するステップと、演算装置によって、前記メモリからテンソルデータを読み出してニューラルネットワークの演算処理を行うステップとを備え、前記転送するステップでは、ニューラルネットワークによる演算処理の内容に応じてあらかじめ定められたタイルのグループを単位として、前記主記憶装置からテンソルデータを読み出してバーストバッファに一時保存し、タイルの単位で前記バーストバッファからメモリにテンソルデータを転送する。

【発明の効果】

【0014】

本発明によれば、グループの単位で複数のタイルをまとめて転送することで、バーストアクセス単位が大きくなり、転送の効率が高くなる。

【図面の簡単な説明】

【0015】

【図1】実施の形態の情報処理装置の構成を示す図である。

【図2】テンソルデータの一例を示す図である。

【図3】テンソルデータのタイル分割の例を示す図である。

【図4】ブロックの例を示す図である。

【図5】グルーピングについて説明するための図である。

【図6】情報処理装置の動作を示すフローチャートである。

【図7】（ａ）第１の実施の形態におけるブロックの例を示す図である。（ｂ）第２の実施の形態におけるブロックの例を示す図である。

【図8】バーストバッファのアドレス空間を示す図である。

【発明を実施するための形態】

【0016】

以下、本実施の形態の情報処理装置および情報処理方法について図面を参照して説明する。なお、以下の説明はあくまでも好ましい態様の一例を示したものであり、特許請求の範囲に記載された発明を限定する意図ではない。

【0017】

（第１の実施の形態）
図１は、実施の形態の情報処理装置１の構成を示す図である。情報処理装置１は、入力されたテンソルデータに対し、ニューラルネットワークの演算を行い、その演算結果を出力する機能を有する。情報処理装置１は、テンソルデータをタイル分割して、タイルごとにニューラルネットワークの演算処理を行う。

【0018】

情報処理装置１は、主記憶装置１０と、アクセラレータ２０と、主記憶装置１０とアクセラレータ２０との間のデータ転送を制御するＤＭＡコントローラ３０とを備えている。主記憶装置１０は、情報処理装置１の外部から入力されたテンソルデータの全体を保持すると共に、アクセラレータ２０での演算結果を保持する。

【0019】

アクセラレータ２０は、演算処理を行う演算装置２１と、演算装置２１と直接やりとりするデータを記憶するローカルメモリ２２と、プログラムを解釈して情報処理装置１の各構成に指示を出す制御装置２３とを有している。アクセラレータ２０は、ローカルメモリ２２を直接読み書きして演算を行う。ローカルメモリ２２には、直近の演算に必要なタイルのデータと直近の演算結果である出力タイルデータを保持する。

【0020】

ＤＭＡコントローラ３０は、主記憶装置１０からアクセラレータ２０に転送するデータを一時的に保持するリードバッファ３１と、アクセラレータ２０から主記憶装置１０に転送するデータを一時的に保持するライトバッファ３２を有している。リードバッファ３１とライトバッファ３２の大きさは同じであり、両者を区別しないときは、「バーストバッファ」という。

【0021】

ＤＭＡコントローラ３０は、主記憶装置１０から複数のタイルのテンソルデータをまとめて読み出し（複数のタイルをまとめたグループの単位を「ブロック」という）、読み出したテンソルデータをリードバッファ３１に蓄積し、タイルの単位でローカルメモリ２２にテンソルデータを転送する。アクセラレータ２０から主記憶装置１０に演算結果を転送する場合も同様である。ＤＭＡコントローラ３０は、アクセラレータ２０からタイルの単位で演算結果のデータを読み出し、読み出した演算結果のデータをライトバッファ３２に蓄積し、複数のタイルをまとめたブロックの単位で主記憶装置１０にテンソルデータを転送する。複数のタイルをまとめたブロックの単位で転送することにより、バーストアクセス単位が長くなるので、アクセス効率が上がる。

【0022】

次に、タイルとグループについて説明する。
図２は、情報処理装置１によって処理を行うテンソルデータの一例を示す図である。テンソルデータは、画素数が高さ１６、幅４２の大きさを有する画像であり、図２には示していないが、ＲＧＢのそれぞれの色について同様のデータを有している。つまり、情報処理装置１で扱うテンソルデータは、高さ、幅、色の３次元のデータである。

【0023】

図３は、テンソルデータのタイル分割の例を示す図である。タイルは、情報処理装置１がニューラルネットワークの演算処理を行う際の処理単位なので、どのようなタイルに分割されるかは、情報処理装置１が実行するニューラルネットワークの演算処理によって決まる。すなわち、予め決まっている。

【0024】

本実施の形態では、テンソルデータは、タイルｔ１～ｔ３０の３０個のタイルに分割される。情報処理装置１は、タイルｔ１は左端の高さと幅が３×７の領域、タイルｔ２はタイルｔ１の右隣の３×８の領域、タイルｔ３はタイルｔ１の右隣の３×８の領域、・・・である。

【0025】

図４は、グループの例を示す図である。図４に示す例では、タイルｔ１～ｔ３、タイルｔ４～ｔ６、タイルｔ７～ｔ９、タイルｔ１０～ｔ１２、タイルｔ１３～ｔ１５、タイルｔ１６～ｔ１８、タイルｔ１９～ｔ２１、タイルｔ２２～ｔ２４、タイルｔ２５～ｔ３０のそれぞれがグループを構成する。グループ化されたタイルのことを「ブロック」という。

【0026】

複数のタイルをまとめたブロックとすることでバーストアクセス単位が長くなる。例えば、ブロックＢ１について見てみると、タイルｔ１，タイルｔ２，タイルｔ３ごとにアクセスすると、バーストアクセス単位はそれぞれ、７，８，８となり、メモリアクセスが細分化する。これに対し、タイルｔ１～ｔ３をまとめたブロックＢ１の単位でアクセスするとバーストアクセス単位ＢＡＵは２３となり、２３バイトに一気にアクセスできる。

【0027】

ニューラルネットワークの演算処理においては、例えば、画像の左端から右方向にカーネルを移動しながら処理を行う。本実施の形態では、ブロックはニューラルネットワークの演算処理の処理方向において隣接する複数のタイルで構成されている。この構成により、すぐに使うデータをローカルメモリ２２に転送することになるので、同じデータを再フェッチする可能性がないため、バス転送の効率が良い。

【0028】

次に、１つにグループに含めるタイルの数について説明する。ブロックの大きさは、ＤＭＡコントローラ３０のリードバッファ３１、ライトバッファ３２の大きさによって決まる。ブロックの大きさは、リードバッファ３１、ライトバッファ３２に入りきる大きさである。すなわち、各ブロックＢ１～Ｂ９には、バーストバッファ３１，３２のサイズ以下となる最大個数のタイルを含む。

【0029】

図５は、グルーピングについて説明するための図である。図５では、タイルｔ１～ｔ３０の中に含まれるデータのバイト数を示している。ここでは、バーストバッファの大きさは９２バイトであるとする。タイルｔ１～タイルｔ３のデータは２１＋２４＋２４＝６９バイトであり、タイルｔ１～ｔ４だと２１＋２４＋２４＋２４＝９３バイトになってバーストバッファの大きさを超えてしまうので、タイルｔ１～ｔ３を１つのグループとしてブロックＢ１を構成する。

【0030】

次に、タイルｔ４～ｔ６の大きさは５４バイトであり、バーストバッファより小さいので、これをグループとしブロックＢ２を構成する。ここで、タイルｔ４～ｔ７の大きさは８２バイトであり、タイルｔ７まで含めてもバーストバッファより小さい。タイルｔ７をブロックＢ２には含めていないのは、タイルｔ７をタイルｔ４～ｔ６と同じグループとしてもバーストアクセス単位が長くならないからである。

【0031】

ブロックＢ９に含まれるタイルｔ２５～ｔ３０は高さが１であるため、６つのタイルｔ２５～ｔ３０のデータは４１バイトであり、１つのブロックＢ９にグルーピングされている。

【0032】

以上のようにグループ分けしたブロックの情報は、アクセラレータ２０の命令列に埋め込まれている。上述したとおり、どのようなタイルに分割するかはニューラルネットワークの演算処理が決まった時点（プログラムをコンパイルした時点）で決まっている。アクセラレータ向け命令列を生成するＮＮコンパイラは入出力テンソルデータサイズや対向メモリ特性などを静的に分析し、最適なバースト長が得られるようにタイルをグルーピングする。グルーピング情報はアクセレレータの命令列に埋め込まれる。

【0033】

アクセラレータ２０はテンソルデータのアクセス時に、命令列に埋め込まれた情報とアクセレレータ自身が生成したアクセス対象座標情報から計算したバッファアドレスを用いてバーストバッファ３１，３２を読み書きすることでバッファ容量以下の任意のブロックサイズでバッファ処理を行う。

【0034】

図６は、情報処理装置１の動作を示すフローチャートである。情報処理装置１は、ニューラルネットワークによる演算の対象となるテンソルデータの入力を受け付け、入力されたテンソルデータを主記憶装置１０に記憶する（Ｓ１０）。情報処理装置１は、主記憶装置１０に記憶されたテンソルデータをアクセラレータ２０内のローカルメモリ２２に転送して、ローカルメモリ２２内のデータを用いて演算処理を行う。

【0035】

テンソルデータの転送を行う際には、まず、ＤＭＡコントローラ３０が主記憶装置１０上の入力テンソルデータの一部をブロック単位で読み出してリードバッファ３１に格納する（Ｓ１１）。続いて、ＤＭＡコントローラ３０は、リードバッファ３１からタイル単位でデータを読み出して、アクセラレータ２０のローカルメモリ２２に転送する（Ｓ１２）

【0036】

アクセラレータ２０内の演算装置２１はローカルメモリ２２からタイル分の入力テンソルデータを読み出して演算を行い（Ｓ１３）、その処理結果をローカルメモリ２２に書き戻す。

【0037】

次に、アクセラレータ２０での演算処理結果のデータを主記憶装置１０に転送する。演算結果のデータの転送を行う際には、まず、ＤＭＡコントローラ３０が、ローカルメモリ２２上の演算結果のデータをライトバッファ３２に転送する（Ｓ１４）。ここで、主記憶装置１０から読み出したブロックのすべてのタイルの処理が終了したか否かを判定する（Ｓ１５）。全タイルの処理が終了していない場合（Ｓ１５でＮＯ）、ＤＭＡコントローラ３０は、リードバッファ３１から１タイル分のデータをローカルメモリ２２に転送し（Ｓ１２）、演算装置２１にてニューラルネットワークの演算処理を行い（Ｓ１３）、演算結果をローカルメモリ２２からライトバッファ３２に転送する処理（Ｓ１４）を繰り返す。

【0038】

ブロック内の全タイルの処理が終了した場合（Ｓ１５でＹＥＳ）、ＤＭＡコントローラ３０は、ライトバッファ３２に格納された演算結果のデータをブロック単位で主記憶装置１０に転送する（Ｓ１６）。

【0039】

次に、情報処理装置１は、テンソルデータの全データについて処理が終了したか否かを判定する（Ｓ１７）。テンソルデータの全データについて処理が終了していないと判定された場合（Ｓ１７でＮＯ）、次のブロックのデータをアクセラレータ２０に転送し、演算処理を行う（Ｓ１１～Ｓ１６）。テンソルデータの全データについて処理が終了した場合（Ｓ１７でＹＥＳ）、情報処理装置１は、主記憶装置１０に記憶された演算結果を外部に出力する。

【0040】

本実施の形態の情報処理装置１は、ＤＭＡコントローラ３０が、ブロック単位で複数のタイルをまとめて転送するので、バーストアクセス単位が大きくなり、転送の効率が高くなる。

【0041】

（第２の実施の形態）
次に、第２の実施の形態の情報処理装置について説明する。第２の実施の形態の情報処理装置の基本的な構成は、第１の実施の形態の情報処理装置１と同じであるが、第２の実施の形態の情報処理装置は、バーストアクセス単位の読み出し／書き込みの際のメモリアクセスの回数を考慮して、ブロックを規定している点が異なる。

【0042】

図７（ａ）及び図７（ｂ）は、第２の実施の形態におけるグルーピングについて説明するための図である。ここでは、メモリアクセスは１回に１６バイトであると仮定する。

【0043】

図７（ａ）は、第１の実施の形態と同じグルーピングによりブロックを形成した例を示す図である。この場合、ブロックＢ１のバーストアクセス単位ＢＡＵは、７＋８＋８＝２３バイトである。そうすると、ブロックＢ１のバーストアクセス単位について、２回のメモリアクセスを行う必要がある。ブロックＢ２についても同様の理由で２回のメモリアクセスが必要であり、タイルｔ１～ｔ６を合わせると４回のメモリアクセスが必要である。

【0044】

第２の実施の形態では、メモリアクセスも考慮して、図７（ｂ）のように、バーストアクセス単位ＢＡＵのデータを１回のメモリアクセスが可能な量になるように、タイルのグルーピングを行い、ブロックを構成する。これにより、タイルｔ１～ｔ６におけるメモリアクセス回数を３回にすることができる。

【0045】

（第３の実施の形態）
次に、第３の実施の形態の情報処理装置について説明する。第３の実施の形態の情報処理装置の基本的な構成は、第１の実施の形態の情報処理装置１と同じであるが、複数のテンソルデータを同時に処理する点が異なる。

【0046】

例えば、テンソルデータＡ，Ｂ，Ｃがある場合に、テンソルデータＡとテンソルデータＢの要素ごとの加算、テンソルデータＡとテンソルデータＢの結合、結合したテンソルデータとテンソルデータＣの要素ごとの加算等を行う場合、情報処理装置は、テンソルデータＡ，Ｂ，Ｃを同時にローカルメモリ２２に置く必要がある。第３の実施の形態の情報処理装置は、このような場合に、異なるテンソルデータＡ，Ｂ，Ｃを適切にローカルメモリ２２に転送する。具体的には、ＤＭＡコントローラ３０は、テンソルデータＡ，Ｂ，Ｃのブロックをリードバッファ３１に書き込む際に、書き込みアドレスにオフセットを設ける。

【0047】

図８は、バーストバッファのアドレス空間を示す図である。テンソルデータＡのオフセットは０であり、テンソルデータＢのオフセットはＦｂ、テンソルデータＣのオフセットＦｃとする。具体的にオフセットＦｂは、テンソルデータＡのブロックの最大データサイズによって決める。

【0048】

例えば、テンソルデータＡが図５で示したデータであるとすると、ブロックＢ１～Ｂ９のデータサイズはそれぞれ、Ｂ１＝６９、Ｂ２＝５４、Ｂ３＝７２、Ｂ４＝９２、Ｂ５＝７２、Ｂ６＝９２、Ｂ７＝７２、Ｂ８＝９２、Ｂ９＝４１である。したがって、ブロックＢ４，Ｂ６，Ｂ８が最大サイズで９２バイトである。この場合、テンソルデータＢの書き込みのオフセットＦｂは９２である。テンソルデータＢも図５で示したデータであるとすると、テンソルデータＢのブロックの最大サイズも９２であるので、テンソルデータＣのオフセットは、９２＋９２＝１８４である。

【0049】

このように複数のテンソルデータを同時に転送する際には、バーストバッファへの書き込み時のアドレスにテンソルデータごとのオフセットを与えることで、バーストバッファ内の領域を分離し、意図しない上書きを防止できる。

【0050】

（変形例）
以上、本発明の情報処理装置および情報処理方法について実施の形態を挙げて詳細に説明したが、本発明は上記した実施の形態に限定されるものではない。

【0051】

上記した実施の形態では、テンソルデータのメモリレイアウトがＣＨＷである場合を例として説明したが、メモリレイアウトがＨＷＣの場合にも適用することができる。この場合には、ブロックは、この場合には、Ｗ方向にブロック単位でまとめて転送することに加えてチャネル方向のトランザクションも一つのバーストトランザクションにマージすることにより高速化を行う。例えば、２５６ｃｈの場合に、１６ｃｈ区切りでマージすれば、２５６／１６＝１６倍のバースト長を実現することができる。

【符号の説明】

【0052】

１ 情報処理装置、１０ 主記憶装置、２０ アクセラレータ、２１ 演算装置、
２２ ローカルメモリ、２３ 制御装置、３０ ＤＭＡコントローラ、
３１ リードバッファ、３２ ライトバッファ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】