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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024127392
(43)【公開日】2024-09-20
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 43/27 20230101AFI20240912BHJP
H10B 43/10 20230101ALI20240912BHJP
H01L 21/336 20060101ALI20240912BHJP
H01L 21/8234 20060101ALI20240912BHJP
H10B 41/10 20230101ALI20240912BHJP
H10B 41/27 20230101ALI20240912BHJP
【ＦＩ】
H10B43/27
H10B43/10
H01L29/78 371
H01L27/088 E
H10B41/10
H10B41/27
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2023036520
(22)【出願日】2023-03-09
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001634
【氏名又は名称】弁理士法人志賀国際特許事務所
(72)【発明者】
【氏名】中木 寛
【テーマコード（参考）】
5F048
5F083
5F101
【Ｆターム（参考）】
5F048AA01
5F048AB01
5F048BA01
5F048BA19
5F048BA20
5F048BB09
5F048BB11
5F048BC03
5F048BC18
5F048BD07
5F048BF07
5F048BF12
5F048BF15
5F048BF16
5F048CB01
5F048CB03
5F048CB04
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP76
5F083ER22
5F083ER23
5F083GA10
5F083GA27
5F083JA02
5F083JA04
5F083JA19
5F083JA39
5F083KA01
5F083KA05
5F083KA11
5F083LA10
5F083LA12
5F083LA16
5F083LA21
5F083MA06
5F083MA16
5F083MA19
5F083MA20
5F101BA01
5F101BA45
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
(57)【要約】
【課題】一実施形態は、高密度化に適した半導体記憶装置を提供する。
【解決手段】一実施形態の半導体記憶装置は、積層体と、複数の柱状体と、複数のビット線と、複数のコンタクトと、複数の分断部とを備える。前記複数の分断部は、第３方向に分かれて配置され、それぞれ前記積層体内を第１方向に延び、一方側を下方とする場合に複数のゲート電極層のうち最下層を含む１つ以上のゲート電極層を前記第３方向に分断する。前記複数の柱状体は、前記複数の分断部のうち隣り合う２つの分断部の間の領域に設けられた５つの柱状体を含む。前記５つの柱状体に含まれる各柱状体に関して、前記複数のビット線に含まれて当該柱状体に電気的に接続されるビット線と、前記複数のビット線に含まれて、前記５つの柱状体のうち当該柱状体と最短間隔で隣り合う柱状体に電気的に接続される各ビット線との間に、前記複数のビット線に含まれる別のビット線が存在する。
【選択図】図１０
【解決手段】一実施形態の半導体記憶装置は、積層体と、複数の柱状体と、複数のビット線と、複数のコンタクトと、複数の分断部とを備える。前記複数の分断部は、第３方向に分かれて配置され、それぞれ前記積層体内を第１方向に延び、一方側を下方とする場合に複数のゲート電極層のうち最下層を含む１つ以上のゲート電極層を前記第３方向に分断する。前記複数の柱状体は、前記複数の分断部のうち隣り合う２つの分断部の間の領域に設けられた５つの柱状体を含む。前記５つの柱状体に含まれる各柱状体に関して、前記複数のビット線に含まれて当該柱状体に電気的に接続されるビット線と、前記複数のビット線に含まれて、前記５つの柱状体のうち当該柱状体と最短間隔で隣り合う柱状体に電気的に接続される各ビット線との間に、前記複数のビット線に含まれる別のビット線が存在する。
【選択図】図１０
【特許請求の範囲】
【請求項1】
複数のゲート電極層と複数の絶縁層とを含み、前記複数のゲート電極層と前記複数の絶縁層とが第１方向に１層ずつ交互に積層された積層体と、
前記積層体内を前記第１方向に延びた複数の柱状体と、
前記積層体に対して前記第１方向の一方側に配置され、前記第１方向とは交差した第２方向に並び、前記第１方向および前記第２方向とは交差した第３方向にそれぞれ延びた複数のビット線と、
前記複数の柱状体と前記複数のビット線との間に配置された複数のコンタクトと、
前記第３方向に分かれて配置され、それぞれ前記積層体内を前記第１方向に延び、前記一方側を下方とする場合に前記複数のゲート電極層のうち最下層を含む１つ以上のゲート電極層を前記第３方向に分断する複数の分断部と、
を備え、
前記複数の柱状体は、前記複数の分断部のうち隣り合う２つの分断部の間の領域において、前記第２方向で隣り合う２列であってそれぞれ前記第３方向に延びた２列に交互に配置された５つの柱状体を含み、
前記５つの柱状体に含まれる各柱状体に関して、前記複数のビット線に含まれて当該柱状体に電気的に接続されるビット線と、前記複数のビット線に含まれて、前記５つの柱状体のうち当該柱状体と最短間隔で隣り合う柱状体に電気的に接続される各ビット線との間に、前記複数のビット線に含まれる別のビット線が存在する、
半導体記憶装置。
前記積層体内を前記第１方向に延びた複数の柱状体と、
前記積層体に対して前記第１方向の一方側に配置され、前記第１方向とは交差した第２方向に並び、前記第１方向および前記第２方向とは交差した第３方向にそれぞれ延びた複数のビット線と、
前記複数の柱状体と前記複数のビット線との間に配置された複数のコンタクトと、
前記第３方向に分かれて配置され、それぞれ前記積層体内を前記第１方向に延び、前記一方側を下方とする場合に前記複数のゲート電極層のうち最下層を含む１つ以上のゲート電極層を前記第３方向に分断する複数の分断部と、
を備え、
前記複数の柱状体は、前記複数の分断部のうち隣り合う２つの分断部の間の領域において、前記第２方向で隣り合う２列であってそれぞれ前記第３方向に延びた２列に交互に配置された５つの柱状体を含み、
前記５つの柱状体に含まれる各柱状体に関して、前記複数のビット線に含まれて当該柱状体に電気的に接続されるビット線と、前記複数のビット線に含まれて、前記５つの柱状体のうち当該柱状体と最短間隔で隣り合う柱状体に電気的に接続される各ビット線との間に、前記複数のビット線に含まれる別のビット線が存在する、
半導体記憶装置。
【請求項2】
前記複数の分断部によって規定された複数の領域は、互いに隣り合う第１領域および第２領域を含み、
前記複数の柱状体は、第１柱状体、第２柱状体、第３柱状体、第４柱状体、第５柱状体、第６柱状体、第７柱状体、第８柱状体、第９柱状体、および第１０柱状体を含み、
前記第１柱状体、前記第２柱状体、前記第３柱状体、前記第４柱状体、および前記第５柱状体は、前記第１領域に設けられ、前記２列に交互に配置されるとともに、前記第３方向に関してこの順に並び、
前記第６柱状体、前記第７柱状体、前記第８柱状体、前記第９柱状体、および前記第１０柱状体は、前記第２領域に設けられ、前記２列に交互に配置されるとともに、前記第３方向に関してこの順に並び、
前記複数のビット線は、第１ビット線、第２ビット線、第３ビット線、第４ビット線、および第５ビット線を含み、前記第１ビット線、前記第２ビット線、前記第３ビット線、前記第４ビット線、および前記第５ビット線は、前記第２方向にこの順に並び、
前記第１柱状体は、前記第１方向から見た場合に前記第１ビット線と重なり、前記第１ビット線に電気的に接続され、
前記第２柱状体は、前記第１方向から見た場合に前記第４ビット線と重なり、前記第４ビット線に電気的に接続され、
前記第３柱状体は、前記第１方向から見た場合に前記第２ビット線と重なり、前記第２ビット線に電気的に接続され、
前記第４柱状体は、前記第１方向から見た場合に前記第５ビット線と重なり、前記第５ビット線に電気的に接続され、
前記第５柱状体は、前記第１方向から見た場合に前記第３ビット線と重なり、前記第３ビット線に電気的に接続され、
前記第６柱状体は、前記第１方向から見た場合に前記第５ビット線と重なり、前記第５ビット線に電気的に接続され、
前記第７柱状体は、前記第１方向から見た場合に前記第２ビット線と重なり、前記第２ビット線に電気的に接続され、
前記第８柱状体は、前記第１方向から見た場合に前記第４ビット線と重なり、前記第４ビット線に電気的に接続され、
前記第９柱状体は、前記第１方向から見た場合に前記第１ビット線と重なり、前記第１ビット線に電気的に接続され、
前記第１０柱状体は、前記第１方向から見た場合に前記第３ビット線と重なり、前記第３ビット線に電気的に接続される、
請求項１に記載の半導体記憶装置。
前記複数の柱状体は、第１柱状体、第２柱状体、第３柱状体、第４柱状体、第５柱状体、第６柱状体、第７柱状体、第８柱状体、第９柱状体、および第１０柱状体を含み、
前記第１柱状体、前記第２柱状体、前記第３柱状体、前記第４柱状体、および前記第５柱状体は、前記第１領域に設けられ、前記２列に交互に配置されるとともに、前記第３方向に関してこの順に並び、
前記第６柱状体、前記第７柱状体、前記第８柱状体、前記第９柱状体、および前記第１０柱状体は、前記第２領域に設けられ、前記２列に交互に配置されるとともに、前記第３方向に関してこの順に並び、
前記複数のビット線は、第１ビット線、第２ビット線、第３ビット線、第４ビット線、および第５ビット線を含み、前記第１ビット線、前記第２ビット線、前記第３ビット線、前記第４ビット線、および前記第５ビット線は、前記第２方向にこの順に並び、
前記第１柱状体は、前記第１方向から見た場合に前記第１ビット線と重なり、前記第１ビット線に電気的に接続され、
前記第２柱状体は、前記第１方向から見た場合に前記第４ビット線と重なり、前記第４ビット線に電気的に接続され、
前記第３柱状体は、前記第１方向から見た場合に前記第２ビット線と重なり、前記第２ビット線に電気的に接続され、
前記第４柱状体は、前記第１方向から見た場合に前記第５ビット線と重なり、前記第５ビット線に電気的に接続され、
前記第５柱状体は、前記第１方向から見た場合に前記第３ビット線と重なり、前記第３ビット線に電気的に接続され、
前記第６柱状体は、前記第１方向から見た場合に前記第５ビット線と重なり、前記第５ビット線に電気的に接続され、
前記第７柱状体は、前記第１方向から見た場合に前記第２ビット線と重なり、前記第２ビット線に電気的に接続され、
前記第８柱状体は、前記第１方向から見た場合に前記第４ビット線と重なり、前記第４ビット線に電気的に接続され、
前記第９柱状体は、前記第１方向から見た場合に前記第１ビット線と重なり、前記第１ビット線に電気的に接続され、
前記第１０柱状体は、前記第１方向から見た場合に前記第３ビット線と重なり、前記第３ビット線に電気的に接続される、
請求項１に記載の半導体記憶装置。
【請求項3】
前記複数の領域は、前記第２領域に対して前記第１領域とは反対側に位置して前記第２領域に隣り合う第３領域を含み、
前記複数の柱状体は、第１１柱状体、第１２柱状体、第１３柱状体、第１４柱状体、および第１５柱状体を含み、
前記第１１柱状体、前記第１２柱状体、前記第１３柱状体、前記第１４柱状体、および前記第１５柱状体は、前記第３領域に設けられ、前記２列に交互に配置されるとともに、前記第３方向に関してこの順に並び、
前記第１１柱状体は、前記第１方向から見た場合に前記第１ビット線と重なり、前記第１ビット線に電気的に接続され、
前記第１２柱状体は、前記第１方向から見た場合に前記第４ビット線と重なり、前記第４ビット線に電気的に接続され、
前記第１３柱状体は、前記第１方向から見た場合に前記第２ビット線と重なり、前記第２ビット線に電気的に接続され、
前記第１４柱状体は、前記第１方向から見た場合に前記第５ビット線と重なり、前記第５ビット線に電気的に接続され、
前記第１５柱状体は、前記第１方向から見た場合に前記第３ビット線と重なり、前記第３ビット線に電気的に接続される、
請求項２に記載の半導体記憶装置。
前記複数の柱状体は、第１１柱状体、第１２柱状体、第１３柱状体、第１４柱状体、および第１５柱状体を含み、
前記第１１柱状体、前記第１２柱状体、前記第１３柱状体、前記第１４柱状体、および前記第１５柱状体は、前記第３領域に設けられ、前記２列に交互に配置されるとともに、前記第３方向に関してこの順に並び、
前記第１１柱状体は、前記第１方向から見た場合に前記第１ビット線と重なり、前記第１ビット線に電気的に接続され、
前記第１２柱状体は、前記第１方向から見た場合に前記第４ビット線と重なり、前記第４ビット線に電気的に接続され、
前記第１３柱状体は、前記第１方向から見た場合に前記第２ビット線と重なり、前記第２ビット線に電気的に接続され、
前記第１４柱状体は、前記第１方向から見た場合に前記第５ビット線と重なり、前記第５ビット線に電気的に接続され、
前記第１５柱状体は、前記第１方向から見た場合に前記第３ビット線と重なり、前記第３ビット線に電気的に接続される、
請求項２に記載の半導体記憶装置。
【請求項4】
前記複数の分断部により分断された複数の領域は、互いに隣り合う第１領域および第２領域を含み、
前記複数の柱状体は、第１柱状体、第２柱状体、第３柱状体、第４柱状体、第５柱状体、第６柱状体、第７柱状体、第８柱状体、第９柱状体、および第１０柱状体を含み、
前記第１柱状体、前記第２柱状体、前記第３柱状体、前記第４柱状体、および前記第５柱状体は、前記第１領域に設けられ、前記２列に交互に配置されるとともに、前記第３方向に関してこの順に並び、
前記第６柱状体、前記第７柱状体、前記第８柱状体、前記第９柱状体、および前記第１０柱状体は、前記第２領域に設けられ、前記２列に交互に配置されるとともに、前記第３方向に関してこの順に並び、
前記複数のビット線は、第１ビット線、第２ビット線、第３ビット線、第４ビット線、および第５ビット線を含み、前記第１ビット線、前記第２ビット線、前記第３ビット線、前記第４ビット線、および前記第５ビット線は、前記第２方向にこの順に並び、
前記第１柱状体は、前記第１方向から見た場合に前記第３ビット線と重なり、前記第３ビット線に電気的に接続され、
前記第２柱状体は、前記第１方向から見た場合に前記第５ビット線と重なり、前記第５ビット線に電気的に接続され、
前記第３柱状体は、前記第１方向から見た場合に前記第２ビット線と重なり、前記第２ビット線に電気的に接続され、
前記第４柱状体は、前記第１方向から見た場合に前記第４ビット線と重なり、前記第４ビット線に電気的に接続され、
前記第５柱状体は、前記第１方向から見た場合に前記第１ビット線と重なり、前記第１ビット線に電気的に接続され、
前記第６柱状体は、前記第１方向から見た場合に前記第３ビット線と重なり、前記第３ビット線に電気的に接続され、
前記第７柱状体は、前記第１方向から見た場合に前記第１ビット線と重なり、前記第１ビット線に電気的に接続され、
前記第８柱状体は、前記第１方向から見た場合に前記第４ビット線と重なり、前記第４ビット線に電気的に接続され、
前記第９柱状体は、前記第１方向から見た場合に前記第２ビット線と重なり、前記第２ビット線に電気的に接続され、
前記第１０柱状体は、前記第１方向から見た場合に前記第５ビット線と重なり、前記第５ビット線に電気的に接続される、
請求項１に記載の半導体記憶装置。
前記複数の柱状体は、第１柱状体、第２柱状体、第３柱状体、第４柱状体、第５柱状体、第６柱状体、第７柱状体、第８柱状体、第９柱状体、および第１０柱状体を含み、
前記第１柱状体、前記第２柱状体、前記第３柱状体、前記第４柱状体、および前記第５柱状体は、前記第１領域に設けられ、前記２列に交互に配置されるとともに、前記第３方向に関してこの順に並び、
前記第６柱状体、前記第７柱状体、前記第８柱状体、前記第９柱状体、および前記第１０柱状体は、前記第２領域に設けられ、前記２列に交互に配置されるとともに、前記第３方向に関してこの順に並び、
前記複数のビット線は、第１ビット線、第２ビット線、第３ビット線、第４ビット線、および第５ビット線を含み、前記第１ビット線、前記第２ビット線、前記第３ビット線、前記第４ビット線、および前記第５ビット線は、前記第２方向にこの順に並び、
前記第１柱状体は、前記第１方向から見た場合に前記第３ビット線と重なり、前記第３ビット線に電気的に接続され、
前記第２柱状体は、前記第１方向から見た場合に前記第５ビット線と重なり、前記第５ビット線に電気的に接続され、
前記第３柱状体は、前記第１方向から見た場合に前記第２ビット線と重なり、前記第２ビット線に電気的に接続され、
前記第４柱状体は、前記第１方向から見た場合に前記第４ビット線と重なり、前記第４ビット線に電気的に接続され、
前記第５柱状体は、前記第１方向から見た場合に前記第１ビット線と重なり、前記第１ビット線に電気的に接続され、
前記第６柱状体は、前記第１方向から見た場合に前記第３ビット線と重なり、前記第３ビット線に電気的に接続され、
前記第７柱状体は、前記第１方向から見た場合に前記第１ビット線と重なり、前記第１ビット線に電気的に接続され、
前記第８柱状体は、前記第１方向から見た場合に前記第４ビット線と重なり、前記第４ビット線に電気的に接続され、
前記第９柱状体は、前記第１方向から見た場合に前記第２ビット線と重なり、前記第２ビット線に電気的に接続され、
前記第１０柱状体は、前記第１方向から見た場合に前記第５ビット線と重なり、前記第５ビット線に電気的に接続される、
請求項１に記載の半導体記憶装置。
【請求項5】
前記複数の領域は、前記第２領域に対して前記第１領域とは反対側に位置して前記第２領域に隣り合う第３領域を含み、
前記複数の柱状体は、第１１柱状体、第１２柱状体、第１３柱状体、第１４柱状体、および第１５柱状体を含み、
前記第１１柱状体、前記第１２柱状体、前記第１３柱状体、前記第１４柱状体、および前記第１５柱状体は、前記第３領域に設けられ、前記２列に交互に配置されるとともに、前記第３方向に関してこの順に並び、
前記第１１柱状体は、前記第１方向から見た場合に前記第３ビット線と重なり、前記第３ビット線に電気的に接続され、
前記第１２柱状体は、前記第１方向から見た場合に前記第５ビット線と重なり、前記第５ビット線に電気的に接続され、
前記第１３柱状体は、前記第１方向から見た場合に前記第２ビット線と重なり、前記第２ビット線に電気的に接続され、
前記第１４柱状体は、前記第１方向から見た場合に前記第４ビット線と重なり、前記第４ビット線に電気的に接続され、
前記第１５柱状体は、前記第１方向から見た場合に前記第１ビット線と重なり、前記第１ビット線に電気的に接続される、
請求項４に記載の半導体記憶装置。
前記複数の柱状体は、第１１柱状体、第１２柱状体、第１３柱状体、第１４柱状体、および第１５柱状体を含み、
前記第１１柱状体、前記第１２柱状体、前記第１３柱状体、前記第１４柱状体、および前記第１５柱状体は、前記第３領域に設けられ、前記２列に交互に配置されるとともに、前記第３方向に関してこの順に並び、
前記第１１柱状体は、前記第１方向から見た場合に前記第３ビット線と重なり、前記第３ビット線に電気的に接続され、
前記第１２柱状体は、前記第１方向から見た場合に前記第５ビット線と重なり、前記第５ビット線に電気的に接続され、
前記第１３柱状体は、前記第１方向から見た場合に前記第２ビット線と重なり、前記第２ビット線に電気的に接続され、
前記第１４柱状体は、前記第１方向から見た場合に前記第４ビット線と重なり、前記第４ビット線に電気的に接続され、
前記第１５柱状体は、前記第１方向から見た場合に前記第１ビット線と重なり、前記第１ビット線に電気的に接続される、
請求項４に記載の半導体記憶装置。
【請求項6】
前記第５柱状体と前記第６柱状体とは、前記複数の分断部に含まれる１つの分断部の両側に分かれて配置され、
前記第１方向から見た場合、前記第５柱状体と前記第６柱状体との中心間距離は、前記第４柱状体と前記第５柱状体との中心間距離と同じである、
請求項２または請求項４に記載の半導体記憶装置。
前記第１方向から見た場合、前記第５柱状体と前記第６柱状体との中心間距離は、前記第４柱状体と前記第５柱状体との中心間距離と同じである、
請求項２または請求項４に記載の半導体記憶装置。
【請求項7】
前記分断部は、前記第１方向から見た場合、前記第５柱状体の一部と重なるとともに、前記第６柱状体の一部と重なる、
請求項６に記載の半導体記憶装置。
請求項６に記載の半導体記憶装置。
【請求項8】
複数のゲート電極層と複数の絶縁層とを含み、前記複数のゲート電極層と前記複数の絶縁層とが第１方向に１層ずつ交互に積層された積層体と、
前記積層体内を前記第１方向に延びた複数の柱状体と、
前記積層体に対して前記第１方向の一方側に配置され、前記第１方向とは交差する第２方向に並び、前記第１方向および前記第２方向とは交差する第３方向にそれぞれ延びた複数のビット線と、
前記複数の柱状体と前記複数のビット線との間に配置された複数のコンタクトと、
前記第３方向に分かれて配置され、それぞれ前記積層体内を前記第１方向に延び、前記一方側を下方とする場合に前記複数のゲート電極層のうち最下層を含む１つ以上のゲート電極層を前記第３方向に分断する複数の分断部と、
を備え、
前記複数の柱状体は、第１柱状体、第２柱状体、第３柱状体、第４柱状体、および第５柱状体を含み、前記第１柱状体、前記第２柱状体、前記第３柱状体、前記第４柱状体、および前記第５柱状体は、前記複数の分断部のうち隣り合う２つの分断部の間の領域に設けられ、前記第３方向から見た場合に少なくとも部分的に互いに重なるように前記第３方向にこの順に並び、
前記複数のビット線は、第１ビット線、第２ビット線、第３ビット線、第４ビット線、および第５ビット線を含み、前記第１ビット線、前記第２ビット線、前記第３ビット線、前記第４ビット線、および前記第５ビット線は、前記第２方向にこの順に並び、
前記第１柱状体は、前記第１方向から見た場合に前記第１ビット線と重なり、前記第１ビット線に電気的に接続され、
前記第２柱状体は、前記第１方向から見た場合に前記第４ビット線と重なり、前記第４ビット線に電気的に接続され、
前記第３柱状体は、前記第１方向から見た場合に前記第２ビット線と重なり、前記第２ビット線に電気的に接続され、
前記第４柱状体は、前記第１方向から見た場合に前記第５ビット線と重なり、前記第５ビット線に電気的に接続され、
前記第５柱状体は、前記第１方向から見た場合に前記第３ビット線と重なり、前記第３ビット線に電気的に接続され、
半導体記憶装置。
前記積層体内を前記第１方向に延びた複数の柱状体と、
前記積層体に対して前記第１方向の一方側に配置され、前記第１方向とは交差する第２方向に並び、前記第１方向および前記第２方向とは交差する第３方向にそれぞれ延びた複数のビット線と、
前記複数の柱状体と前記複数のビット線との間に配置された複数のコンタクトと、
前記第３方向に分かれて配置され、それぞれ前記積層体内を前記第１方向に延び、前記一方側を下方とする場合に前記複数のゲート電極層のうち最下層を含む１つ以上のゲート電極層を前記第３方向に分断する複数の分断部と、
を備え、
前記複数の柱状体は、第１柱状体、第２柱状体、第３柱状体、第４柱状体、および第５柱状体を含み、前記第１柱状体、前記第２柱状体、前記第３柱状体、前記第４柱状体、および前記第５柱状体は、前記複数の分断部のうち隣り合う２つの分断部の間の領域に設けられ、前記第３方向から見た場合に少なくとも部分的に互いに重なるように前記第３方向にこの順に並び、
前記複数のビット線は、第１ビット線、第２ビット線、第３ビット線、第４ビット線、および第５ビット線を含み、前記第１ビット線、前記第２ビット線、前記第３ビット線、前記第４ビット線、および前記第５ビット線は、前記第２方向にこの順に並び、
前記第１柱状体は、前記第１方向から見た場合に前記第１ビット線と重なり、前記第１ビット線に電気的に接続され、
前記第２柱状体は、前記第１方向から見た場合に前記第４ビット線と重なり、前記第４ビット線に電気的に接続され、
前記第３柱状体は、前記第１方向から見た場合に前記第２ビット線と重なり、前記第２ビット線に電気的に接続され、
前記第４柱状体は、前記第１方向から見た場合に前記第５ビット線と重なり、前記第５ビット線に電気的に接続され、
前記第５柱状体は、前記第１方向から見た場合に前記第３ビット線と重なり、前記第３ビット線に電気的に接続され、
半導体記憶装置。
【請求項9】
複数のゲート電極層と複数の絶縁層とを含み、前記複数のゲート電極層と前記複数の絶縁層とが第１方向に１層ずつ交互に積層された積層体と、
前記積層体内を前記第１方向に延びた複数の柱状体と、
前記積層体に対して前記第１方向の一方側に配置され、前記第１方向とは交差する第２方向に並び、前記第１方向および前記第２方向とは交差する第３方向にそれぞれ延びた複数のビット線と、
前記複数の柱状体と前記複数のビット線との間に配置された複数のコンタクトと、
前記第３方向に分かれて配置され、それぞれ前記積層体内を前記第１方向に延び、前記一方側を下方とする場合に前記複数のゲート電極層のうち最下層を含む１つ以上のゲート電極層を前記第３方向に分断する複数の分断部と、
を備え、
前記複数の柱状体は、第１柱状体、第２柱状体、第３柱状体、第４柱状体、および第５柱状体を含み、前記第１柱状体、前記第２柱状体、前記第３柱状体、前記第４柱状体、および前記第５柱状体は、前記複数の分断部のうち隣り合う２つの分断部の間の領域に設けられ、前記第３方向から見た場合に少なくとも部分的に互いに重なるように前記第３方向にこの順に並び、
前記複数のビット線は、第１ビット線、第２ビット線、第３ビット線、第４ビット線、および第５ビット線を含み、前記第１ビット線、前記第２ビット線、前記第３ビット線、前記第４ビット線、および前記第５ビット線は、前記第２方向にこの順に並び、
前記第１柱状体は、前記第１方向から見た場合に前記第３ビット線と重なり、前記第３ビット線に電気的に接続され、
前記第２柱状体は、前記第１方向から見た場合に前記第５ビット線と重なり、前記第５ビット線に電気的に接続され、
前記第３柱状体は、前記第１方向から見た場合に前記第２ビット線と重なり、前記第２ビット線に電気的に接続され、
前記第４柱状体は、前記第１方向から見た場合に前記第４ビット線と重なり、前記第４ビット線に電気的に接続され、
前記第５柱状体は、前記第１方向から見た場合に前記第１ビット線と重なり、前記第１ビット線に電気的に接続され、
半導体記憶装置。
前記積層体内を前記第１方向に延びた複数の柱状体と、
前記積層体に対して前記第１方向の一方側に配置され、前記第１方向とは交差する第２方向に並び、前記第１方向および前記第２方向とは交差する第３方向にそれぞれ延びた複数のビット線と、
前記複数の柱状体と前記複数のビット線との間に配置された複数のコンタクトと、
前記第３方向に分かれて配置され、それぞれ前記積層体内を前記第１方向に延び、前記一方側を下方とする場合に前記複数のゲート電極層のうち最下層を含む１つ以上のゲート電極層を前記第３方向に分断する複数の分断部と、
を備え、
前記複数の柱状体は、第１柱状体、第２柱状体、第３柱状体、第４柱状体、および第５柱状体を含み、前記第１柱状体、前記第２柱状体、前記第３柱状体、前記第４柱状体、および前記第５柱状体は、前記複数の分断部のうち隣り合う２つの分断部の間の領域に設けられ、前記第３方向から見た場合に少なくとも部分的に互いに重なるように前記第３方向にこの順に並び、
前記複数のビット線は、第１ビット線、第２ビット線、第３ビット線、第４ビット線、および第５ビット線を含み、前記第１ビット線、前記第２ビット線、前記第３ビット線、前記第４ビット線、および前記第５ビット線は、前記第２方向にこの順に並び、
前記第１柱状体は、前記第１方向から見た場合に前記第３ビット線と重なり、前記第３ビット線に電気的に接続され、
前記第２柱状体は、前記第１方向から見た場合に前記第５ビット線と重なり、前記第５ビット線に電気的に接続され、
前記第３柱状体は、前記第１方向から見た場合に前記第２ビット線と重なり、前記第２ビット線に電気的に接続され、
前記第４柱状体は、前記第１方向から見た場合に前記第４ビット線と重なり、前記第４ビット線に電気的に接続され、
前記第５柱状体は、前記第１方向から見た場合に前記第１ビット線と重なり、前記第１ビット線に電気的に接続され、
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
メモリセルが３次元に配置されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２２－４１０５４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
一実施形態は、高密度化に適した半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一実施形態の半導体記憶装置は、積層体と、複数の柱状体と、複数のビット線と、複数のコンタクトと、複数の分断部とを備える。前記積層体は、複数のゲート電極層と複数の絶縁層とを含み、前記複数のゲート電極層と前記複数の絶縁層とが第１方向に１層ずつ交互に積層されている。前記複数の柱状体は、前記積層体内を前記第１方向に延びている。前記複数のビット線は、前記積層体に対して前記第１方向の一方側に配置され、前記第１方向とは交差する第２方向に並び、前記第１方向および前記第２方向とは交差する第３方向にそれぞれ延びている。前記複数のコンタクトは、前記複数の柱状体と前記複数のビット線との間に配置されている。前記複数の分断部は、前記第３方向に分かれて配置され、それぞれ前記積層体内を前記第１方向に延び、前記一方側を下方とする場合に前記複数のゲート電極層のうち最下層を含む１つ以上のゲート電極層を前記第３方向に分断する。前記複数の柱状体は、前記複数の分断部のうち隣り合う２つの分断部の間の領域において、前記第２方向で隣り合う２列であってそれぞれ前記第３方向に延びた２列に交互に配置された５つの柱状体を含む。前記５つの柱状体に含まれる各柱状体に関して、前記複数のビット線に含まれて当該柱状体に電気的に接続されるビット線と、前記複数のビット線に含まれて、前記５つの柱状体のうち当該柱状体と最短間隔で隣り合う柱状体に電気的に接続される各ビット線との間に、前記複数のビット線に含まれる別のビット線が存在する。
【図面の簡単な説明】
【0006】
【図1】第１実施形態の半導体記憶装置の構成の一部を示すブロック図。
【図2】第１実施形態のメモリセルアレイの一部の等価回路を示す図。
【図3】第１実施形態の半導体記憶装置の一部を示す断面図。
【図11】第１実施形態の半導体記憶装置の製造方法の流れを示すフローチャート。
【図12】第１実施形態の５連方式の利点を説明するための図。
【図13】第１実施形態の５連方式の利点を説明するための別の図。
【図14】第１比較例の半導体記憶装置の一部を示す断面図。
【図15】第２比較例の半導体記憶装置の一部を示す断面図。
【図16】第２実施形態の半導体記憶装置の一部を示す断面図。
【図17】第１変形例の半導体記憶装置の一部を示す断面図。
【図18】第２比較例の半導体記憶装置の一部を示す断面図。
【発明を実施するための形態】
【0007】
以下、実施形態の半導体記憶装置を、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。以下の説明において、区別のための数字または英字を末尾に伴う参照符号は、互いに区別されなくてもよい場合、末尾の数字または英字が省略される場合がある。
【0008】
本出願では用語を以下のように定義する。「平行」、「直交」、または「同じ」とは、それぞれ「略平行」、「略直交」、または「略同じ」である場合を含み得る。「接続」とは、機械的な接続に限定されず、電気的な接続を含み得る。すなわち「接続」とは、複数の要素が直接に接続される場合に限定されず、複数の要素が別の要素を間に介在させて接続される場合を含み得る。「重なる」とは、複数の要素が互いに接する場合に限定されず、複数の要素が離れている場合（ある方向から見た場合に複数の要素の投影像同士が重なる場合）を含み得る。
【0009】
＋Ｘ方向、－Ｘ方向、＋Ｙ方向、－Ｙ方向、＋Ｚ方向、および－Ｚ方向を、以下のように定義する。＋Ｘ方向は、後述するワード線ＷＬが延びた方向である（図８参照）。－Ｘ方向は、＋Ｘ方向の反対方向である。＋Ｘ方向と－Ｘ方向とを区別しない場合、単にＸ方向と称する。＋Ｙ方向は、Ｘ方向とは交差する（例えば直交する）方向である。＋Ｙ方向は、ビット線ＢＬが延びた方向である（図８参照）。－Ｙ方向は、＋Ｙ方向の反対方向である。＋Ｙ方向と－Ｙ方向とを区別しない場合、単にＹ方向と称する。＋Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば直交する）方向である。＋Ｚ方向は、後述するビット線ＢＬから積層体４０に向かう方向である（図３参照）。－Ｚ方向は、＋Ｚ方向の反対方向である。＋Ｚ方向と－Ｚ方向とを区別しない場合、単にＺ方向と称する。
【0010】
以下の説明では、＋Ｚ方向側を「上」、－Ｚ方向側を「下」と称する場合がある。また以下の説明では、Ｚ方向の位置を「高さ」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。Ｚ方向は、「第１方向」の一例である。Ｘ方向は、「第２方向」の一例である。Ｙ方向は、「第３方向」の一例である。以下に説明する図面では、説明と関連しない構成の図示が省略される場合がある。
【0011】
（第１実施形態）
＜１．半導体記憶装置の構成＞
図１は、半導体記憶装置１の構成の一部を示すブロック図である。半導体記憶装置１は、例えば、不揮発性の半導体記憶装置であり、ＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、外部のホスト装置と接続可能であり、ホスト装置の記憶空間として使用される。半導体記憶装置１は、例えば、メモリセルアレイ１１、コマンドレジスタ１２、アドレスレジスタ１３、制御回路（シーケンサ）１４、ドライバモジュール１５、ロウデコーダモジュール１６、およびセンスアンプモジュール１７を含む。
＜１．半導体記憶装置の構成＞
図１は、半導体記憶装置１の構成の一部を示すブロック図である。半導体記憶装置１は、例えば、不揮発性の半導体記憶装置であり、ＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、外部のホスト装置と接続可能であり、ホスト装置の記憶空間として使用される。半導体記憶装置１は、例えば、メモリセルアレイ１１、コマンドレジスタ１２、アドレスレジスタ１３、制御回路（シーケンサ）１４、ドライバモジュール１５、ロウデコーダモジュール１６、およびセンスアンプモジュール１７を含む。
【0012】
メモリセルアレイ１１は、複数のブロックＢＬＫ０～ＢＬＫ（ｋ－１）（ｋは１以上の整数）を含む。ブロックＢＬＫは、メモリセルトランジスタの集合である。ブロックＢＬＫは、データの消去単位として使用される。メモリセルアレイ１１には、複数のビット線および複数のワード線が設けられている。各メモリセルトランジスタは、１本のビット線と、１本のワード線とに関連付けられる。
【0013】
コマンドレジスタ１２は、半導体記憶装置１がホスト装置から受信するコマンドＣＭＤを保持する。アドレスレジスタ１３は、半導体記憶装置１がホスト装置から受信するアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、ブロックＢＬＫ、ワード線、およびビット線の選択に使用される。制御回路１４は、半導体記憶装置１の各種動作を制御する。例えば、制御回路１４は、コマンドレジスタ１２に保持されたコマンドＣＭＤに基づき、データの書き込み動作、読み出し動作、または消去動作などを実行する。
【0014】
ドライバモジュール１５は、電圧生成回路を含み、半導体記憶装置１の各種動作で使用される電圧を生成する。ロウデコーダモジュール１６は、選択されたワード線に対応する信号線に印加された電圧を、選択されたワード線に転送する。センスアンプモジュール１７は、書き込み動作において、各ビット線に所望の電圧を印加する。センスアンプモジュール１７は、読み出し動作において、各ビット線の電圧に基づいて各メモリセルトランジスタに記憶されたデータ値を判定し、判定結果を読み出しデータＤＡＴとしてホスト装置に転送する。
【0015】
＜２．メモリセルアレイの電気的構成＞
図２は、メモリセルアレイ１１の一部の等価回路を示す図である。図２は、メモリセルアレイ１１に含まれる１つのブロックＢＬＫを示している。ブロックＢＬＫは、複数（例えば４つ）のストリングＳＴＲ０～ＳＵ３を含む。
図２は、メモリセルアレイ１１の一部の等価回路を示す図である。図２は、メモリセルアレイ１１に含まれる１つのブロックＢＬＫを示している。ブロックＢＬＫは、複数（例えば４つ）のストリングＳＴＲ０～ＳＵ３を含む。
【0016】
各ストリングＳＴＲは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えば、複数のメモリセルトランジスタＭＴ０～ＭＴｎ（ｎは１以上の整数）、１つ以上のドレイン側選択トランジスタＳＴＤ、および１つ以上のソース側選択トランジスタＳＴＳを含む。
【0017】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴｎは、直列接続されている。各メモリセルトランジスタＭＴは、制御ゲートおよび電荷蓄積部を含む。メモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０～ＷＬｎのいずれかに接続されている。各メモリセルトランジスタＭＴは、ワード線ＷＬを介して制御ゲートに印加された電圧に応じて電荷蓄積部に電荷が蓄積され、データ値を不揮発に保持する。
【0018】
ドレイン側選択トランジスタＳＴＤのドレインは、当該ＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されている。ドレイン側選択トランジスタＳＴＤのソースは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴｎの一端に接続されている。ドレイン側選択トランジスタＳＴＤの制御ゲートは、ドレイン側選択ゲート線ＳＧＤ０～ＳＧＤ３のいずれかに接続されている。ドレイン側選択トランジスタＳＴＤは、ドレイン側選択ゲート線ＳＧＤを介して、ロウデコーダモジュール１６と電気的に接続されている。ドレイン側選択トランジスタＳＴＤは、対応するドレイン側選択ゲート線ＳＧＤに所定の電圧が印可された場合に、ＮＡＮＤストリングＮＳとビット線ＢＬとを接続する。
【0019】
ソース側選択トランジスタＳＴＳのドレインは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴｎの他端に接続されている。ソース側選択トランジスタＳＴＳのソースは、ソース線ＳＬに接続されている。ソース側選択トランジスタＳＴＳの制御ゲートは、ソース側選択ゲート線ＳＧＳに接続されている。ソース側選択トランジスタＳＴＳは、ソース側選択ゲート線ＳＧＳに所定の電圧が印可された場合に、ＮＡＮＤストリングＮＳとソース線ＳＬとを接続する。
【0020】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴｎの制御ゲートは、それぞれ対応するワード線ＷＬ０～ＷＬｎに共通接続されている。同一のストリングＳＴＲにおいて、ドレイン側選択トランジスタＳＴＤの制御ゲートは、対応するドレイン側選択ゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。ソース側選択トランジスタＳＴＳの制御ゲートは、ソース側選択ゲート線ＳＧＳに共通接続されている。メモリセルアレイ１１において、ビット線ＢＬは、複数のストリングＳＴＲにおいて同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有されている。
【0021】
＜３．半導体記憶装置の物理的構成＞
次に、半導体記憶装置１の物理的構成について説明する。
図３は、半導体記憶装置１の一部を示す断面図である。半導体記憶装置１は、例えば、第１チップ２と、第２チップ３とを有する。
次に、半導体記憶装置１の物理的構成について説明する。
図３は、半導体記憶装置１の一部を示す断面図である。半導体記憶装置１は、例えば、第１チップ２と、第２チップ３とを有する。
【0022】
＜３．１ 第１チップ＞
第１チップ２は、周辺回路を含む回路チップである。第１チップ２は、例えば、半導体基板２１、周辺回路２２、絶縁部２３、および複数のパッド２４を含む。
第１チップ２は、周辺回路を含む回路チップである。第１チップ２は、例えば、半導体基板２１、周辺回路２２、絶縁部２３、および複数のパッド２４を含む。
【0023】
半導体基板２１は、例えば、第１チップ２のベースとなる基板である。半導体基板２１の少なくとも一部は、Ｘ方向およびＹ方向に沿う板状である。半導体基板２１は、例えば、シリコンのような半導体材料により形成されている。
【0024】
周辺回路２２は、上述したメモリセルアレイ１１を機能させるための回路である。周辺回路２２は、上述したコマンドレジスタ１２、アドレスレジスタ１３、制御回路１４、ドライバモジュール１５、ロウデコーダモジュール１６、およびセンスアンプモジュール１７のうち１つ以上を含む。周辺回路２２は、例えば、複数のトランジスタ３１、複数のコンタクト３２、複数の配線層３３、および複数のビア３４を含む。
【0025】
トランジスタ３１は、半導体基板２１上に設けられている。コンタクト３２は、導電性を有してＺ方向に延び、トランジスタ３１のソース領域、ドレイン領域、またはゲート電極に接する。複数の配線層３３は、複数の高さに分かれて配置されている。各配線層３３は、Ｘ方向またはＹ方向に延びた複数の配線３３ａを含む。ビア３４は、第１チップ２内をＺ方向に延びた電気接続部である。複数のビア３４は、例えば、異なる高さに配置された２つの配線３３ａを接続するビア３４と、配線３３ａとパッド２４とを接続するビア３４とを含む。
【0026】
絶縁部２３は、複数のトランジスタ３１、複数のコンタクト３２、複数の配線層３３、および複数のビア３４を覆う。複数のパッド２４は、絶縁部２３の表面に設けられている。各パッド２４は、ビア３４を介して配線３３ａに電気的に接続されている。
【0027】
＜３．２ 第２チップ＞
第２チップ３は、メモリセルアレイ１１を含むアレイチップである。第２チップ３は、例えば、メモリセルアレイ１１、絶縁部３５、および複数のパッド３６を有する。ここでは、絶縁部３５および複数のパッド３６について説明し、メモリセルアレイ１１については後述する。
第２チップ３は、メモリセルアレイ１１を含むアレイチップである。第２チップ３は、例えば、メモリセルアレイ１１、絶縁部３５、および複数のパッド３６を有する。ここでは、絶縁部３５および複数のパッド３６について説明し、メモリセルアレイ１１については後述する。
【0028】
絶縁部３５は、メモリセルアレイ１１を覆う。複数のパッド３６は、絶縁部３５の表面に設けられている。各パッド３６は、後述するメモリセルアレイ１１の配線部８０に含まれる配線（例えば配線８１または配線８３）に電気的に接続されている。本実施形態では、第１チップ２の複数のパッド２４と、第２チップ３の複数のパッド３６とが向かい合わせにされて貼合されることで、第１チップ２と第２チップ３とが一体化されている。
【0029】
＜４．メモリセルアレイの物理的構成＞
次に、メモリセルアレイ１１の物理的構成について説明する。
図３に示すように、メモリセルアレイ１１は、積層体４０、ソース線ＳＬ、複数のメモリピラーＭＨ、複数のＢＬ、メモリピラー用の複数のコンタクトＣＨ、メモリピラー用の複数のコンタクトＶＹ、導電層用のコンタクト７０、配線部８０、および複数の分断部９０（図６参照）を有する。
次に、メモリセルアレイ１１の物理的構成について説明する。
図３に示すように、メモリセルアレイ１１は、積層体４０、ソース線ＳＬ、複数のメモリピラーＭＨ、複数のＢＬ、メモリピラー用の複数のコンタクトＣＨ、メモリピラー用の複数のコンタクトＶＹ、導電層用のコンタクト７０、配線部８０、および複数の分断部９０（図６参照）を有する。
【0030】
＜４．１ 積層体＞
まず、積層体４０について説明する。
図４は、図３に示された半導体記憶装置１のＦ４線で囲まれた領域を拡大して示す断面図である。積層体４０は、複数の導電層４１と、複数の絶縁層４２とを含む。複数の導電層４１および複数の絶縁層４２は、Ｚ方向に１層ずつ交互に積層されている。
まず、積層体４０について説明する。
図４は、図３に示された半導体記憶装置１のＦ４線で囲まれた領域を拡大して示す断面図である。積層体４０は、複数の導電層４１と、複数の絶縁層４２とを含む。複数の導電層４１および複数の絶縁層４２は、Ｚ方向に１層ずつ交互に積層されている。
【0031】
導電層４１は、Ｘ方向およびＹ方向に沿う。各導電層４１は、例えば、タングステンまたはモリブデンのような導電材料で形成されている。導電層４１は、「ゲート電極層」の一例である。
【0032】
複数の導電層４１のうち下方に位置する１つ以上（例えば複数）の導電層４１は、ドレイン側選択ゲート線ＳＧＤとして機能する。ドレイン側選択ゲート線ＳＧＤは、Ｘ方向またはＹ方向で並ぶ複数のメモリピラーＭＨに対して共通に設けられている。ドレイン側選択ゲート線ＳＧＤと各メモリピラーＭＨのチャネル層５２（後述）との交差部分は、上述したドレイン側選択トランジスタＳＴＤとして機能する。
【0033】
複数の導電層４１のうち上方に位置する１つ以上（例えば複数）の導電層４１は、ソース側選択ゲート線ＳＧＳとして機能する。ソース側選択ゲート線ＳＧＳは、Ｘ方向またはＹ方向で並ぶ複数のメモリピラーＭＨに対して共通に設けられている。ソース側選択ゲート線ＳＧＳと各メモリピラーＭＨのチャネル層５２との交差部分は、上述したソース側選択トランジスタＳＴＳとして機能する。
【0034】
複数の導電層４１のうち、ドレイン側選択ゲート線ＳＧＤおよびソース側選択ゲート線ＳＧＳとして機能する導電層４１の間に設けられた残りの導電層４１の少なくとも一部は、ワード線ＷＬとして機能する。ワード線ＷＬは、Ｘ方向およびＹ方向で並ぶ複数のメモリピラーＭＨに対して共通に設けられている。本実施形態では、ワード線ＷＬと各メモリピラーＭＨのチャネル層５２との交差部分は、メモリセルトランジスタＭＴとして機能する。メモリセルトランジスタＭＴについては、詳しく後述する。
【0035】
絶縁層４２は、Ｚ方向で隣り合う２つの導電層４１の間に設けられ、当該２つの導電層４１を絶縁する層間絶縁膜である。絶縁層４２は、Ｘ方向およびＹ方向に沿う。絶縁層４２は、例えば、シリコンと酸素と含む膜により形成されている。
【0036】
＜４．２ ソース線＞
ソース線ＳＬは、積層体４０に対して上方に配置されている。ソース線ＳＬは、Ｘ方向およびＹ方向に広がる導電層である。ソース線ＳＬは、ポリシリコンまたはタングステンのような導電材料により形成されている。
ソース線ＳＬは、積層体４０に対して上方に配置されている。ソース線ＳＬは、Ｘ方向およびＹ方向に広がる導電層である。ソース線ＳＬは、ポリシリコンまたはタングステンのような導電材料により形成されている。
【0037】
＜４．３ メモリピラー＞
複数のメモリピラーＭＨは、Ｘ方向およびＹ方向に並ぶ（図３参照）。各メモリピラーＭＨは、積層体４０内をＺ方向に延びており、積層体４０を貫通している。メモリピラーＭＨの上端は、ソース線ＳＬに接する。一方で、各メモリピラーＭＨの下端は、後述するコンタクトＣＨに接する。メモリピラーＭＨは、「柱状体」の一例である。
複数のメモリピラーＭＨは、Ｘ方向およびＹ方向に並ぶ（図３参照）。各メモリピラーＭＨは、積層体４０内をＺ方向に延びており、積層体４０を貫通している。メモリピラーＭＨの上端は、ソース線ＳＬに接する。一方で、各メモリピラーＭＨの下端は、後述するコンタクトＣＨに接する。メモリピラーＭＨは、「柱状体」の一例である。
【0038】
【0039】
メモリ膜５１は、チャネル層５２の外周側に設けられている。メモリ膜５１は、複数の導電層４１とチャネル層５２との間に位置する。メモリ膜５１は、例えば、ブロック絶縁膜６１、チャージトラップ膜６２、およびトンネル絶縁膜６３を含む。
【0040】
ブロック絶縁膜６１は、複数の導電層４１とチャージトラップ膜６２との間に設けられている。ブロック絶縁膜６１は、バックトンネリングを抑制する絶縁膜である。バックトンネリングは、ワード線ＷＬからチャージトラップ膜６２へ電荷が戻る現象である。ブロック絶縁膜６１は、環状に形成され、Ｚ方向に延びている。ブロック絶縁膜６１は、例えば、メモリピラーＭＨのＺ方向の全長に亘る。ブロック絶縁膜６１は、例えば、シリコンと酸素を含む膜または金属と酸素を含む膜などの複数の絶縁膜が積層された積層構造膜である。金属と酸素を含む膜の一例は、アルミニウム酸化物である。ブロック絶縁膜６１は、シリコン窒化物またはハフニウムオキサイドのような高誘電率材料（Ｈｉｇｈ－ｋ材料）を含んでもよい。
【0041】
チャージトラップ膜６２は、ブロック絶縁膜６１とトンネル絶縁膜６３との間に位置する。チャージトラップ膜６２は、環状に形成され、Ｚ方向に延びている。チャージトラップ膜６２は、例えば、メモリピラーＭＨのＺ方向の全長に亘る。チャージトラップ膜６２は、多数の結晶欠陥（捕獲準位）を有し、結晶欠陥に電荷を捕獲可能な機能膜である。チャージトラップ膜６２は、例えばシリコンと窒素を含む膜により形成されている。チャージトラップ膜６２のなかで各ワード線ＷＬと隣り合う部分は、電荷を蓄積することで情報を記憶可能な「電荷蓄積部」の一例である。
【0042】
トンネル絶縁膜６３は、チャネル層５２とチャージトラップ膜６２との間に設けられている。トンネル絶縁膜６３は、例えばチャネル層５２の外周面に沿う環状であり、チャネル層５２に沿ってＺ方向に延びている。トンネル絶縁膜６３は、例えば、メモリピラーＭＨのＺ方向の全長に亘る。トンネル絶縁膜６３は、チャネル層５２とチャージトラップ膜６２との間の電位障壁である。トンネル絶縁膜６３は、シリコンと酸素を含む膜、または、シリコンと酸素と窒素を含む膜により形成されている。
【0043】
これにより、各ワード線ＷＬと同じ高さには、メモリピラーＭＨに隣り合うワード線ＷＬの端部、ブロック絶縁膜６１、チャージトラップ膜６２、トンネル絶縁膜６３、およびチャネル層５２により、ＭＡＮＯＳ（Metal-Al-Nitride-Oxide-Silicon）型のメモリセルトランジスタＭＴが形成されている。なお、メモリ膜５１は、電荷蓄積部として、チャージトラップ膜６２に代えて、フローティングゲート方式の電荷蓄積部（フローティングゲート電極）を有してもよい。フローティングゲート電極は、例えば、不純物を含むポリシリコンにより形成される。
【0044】
絶縁コア５３は、チャネル層５２の内側に設けられている。絶縁コア５３は、チャネル層５２の内部の少なくとも一部を埋めている。絶縁コア５３は、シリコンと酸素を含む膜により形成されている。絶縁コア５３の一部は、チャネル層５２の内周面に沿う環状に形成され、内部に空間部（エアギャップ）を有してもよい。絶縁コア５３は、Ｚ方向に延びている。絶縁コア５３は、例えば、メモリピラーＭＨの上端部を除いてメモリピラーＭＨのＺ方向の大部分に亘る（図４参照）。
【0045】
次に図４に戻り、キャップ部５４について説明する。キャップ部５４は、絶縁コア５３の下方に設けられている。キャップ部５４は、アモルファスシリコンまたはポリシリコンのような半導体材料で形成された半導体部である。キャップ部５４は、不純物がドープされていてもよい。キャップ部５４は、メモリ膜５１の下端部の内周側に配置され、チャネル層５２と一体に形成されている。キャップ部５４は、チャネル層５２の下端部とともに、メモリピラーＭＨの下端部を形成している。キャップ部５４には、コンタクトＣＨがＺ方向で接する。
【0046】
＜４．４ ビット線＞
次に、図３に戻り、ビット線ＢＬについて説明する。
ビット線ＢＬは、複数のメモリピラーＭＨのなかから１つのメモリピラーＭＨを選択するための配線である。複数のビット線ＢＬは、積層体４０に対して下方側に配置されている。複数のビット線ＢＬは、Ｘ方向に間隔を空けて、Ｘ方向に並ぶ。各ビット線ＢＬは、Ｙ方向に延びている。各ビット線ＢＬは、対応する複数のメモリピラーＭＨの下方を通るように延びている。
次に、図３に戻り、ビット線ＢＬについて説明する。
ビット線ＢＬは、複数のメモリピラーＭＨのなかから１つのメモリピラーＭＨを選択するための配線である。複数のビット線ＢＬは、積層体４０に対して下方側に配置されている。複数のビット線ＢＬは、Ｘ方向に間隔を空けて、Ｘ方向に並ぶ。各ビット線ＢＬは、Ｙ方向に延びている。各ビット線ＢＬは、対応する複数のメモリピラーＭＨの下方を通るように延びている。
【0047】
各ビット線ＢＬは、Ｚ方向から見た場合、複数のメモリピラーＭＨと重なる（図６参照）。各ビット線ＢＬは、後述するコンタクトＶＹおよびコンタクトＣＨを介して、メモリピラーＭＨのチャネル層５２に接続されている。これにより、ワード線ＷＬとビット線ＢＬとの組み合わせにより、３次元に配置された複数のメモリセルトランジスタＭＴのなかから任意のメモリセルトランジスタＭＴを選択することができる。
【0048】
＜４．５ メモリピラー用のコンタクトＣＨ＞
複数のコンタクトＣＨは、複数のメモリピラーＭＨと複数のビット線ＢＬとの間に配置されている。各コンタクトＣＨは、コンタクトＶＹとメモリピラーＭＨとを電気的に接続する電気接続部である。コンタクトＣＨは、例えば、円柱状または円錐台形状である。Ｚ方向から見た場合、コンタクトＣＨの外形は、例えば、メモリピラーＭＨの外形と同じ、またはメモリピラーＭＨの外形よりも一回り小さい。
複数のコンタクトＣＨは、複数のメモリピラーＭＨと複数のビット線ＢＬとの間に配置されている。各コンタクトＣＨは、コンタクトＶＹとメモリピラーＭＨとを電気的に接続する電気接続部である。コンタクトＣＨは、例えば、円柱状または円錐台形状である。Ｚ方向から見た場合、コンタクトＣＨの外形は、例えば、メモリピラーＭＨの外形と同じ、またはメモリピラーＭＨの外形よりも一回り小さい。
【0049】
コンタクトＣＨは、対応するメモリピラーＭＨの下方に配置され、メモリピラーＭＨの下端に接している。コンタクトＣＨは、例えば、メモリピラーＭＨのキャップ部５４に接している（図４参照）。コンタクトＣＨとメモリピラーＭＨとの接続面積（Ｚ方向から見た場合に重なる面積）は、後述するコンタクトＶＹとコンタクトＣＨとの接続面積よりも大きい。コンタクトＣＨは、例えば、タングステンまたはモリブデンのような金属材料により形成されている。コンタクトＣＨの材料とメモリピラーＭＨの材料とが異なる場合でも、コンタクトＣＨとメモリピラーＭＨとの接続面積をある程度大きくすることで、コンタクトＣＨとメモリピラーＭＨとの良好な電気接続性が確保される。
【0050】
＜４．６ メモリピラー用のコンタクトＶＹ＞
複数のコンタクトＶＹは、複数のコンタクトＣＨと複数のビット線ＢＬとの間に配置されている。各コンタクトＶＹは、ビット線ＢＬとコンタクトＣＨとを電気的に接続する電気接続部である。コンタクトＶＹのＸ方向の幅は、ビット線ＢＬのＸ方向の幅と同じである（図１０参照）。コンタクトＶＹのＸ方向の幅は、コンタクトＣＨのＹ方向の幅よりも小さい。Ｚ方向から見た場合、コンタクトＶＹは、Ｙ方向に沿う細長い形状を有する。
複数のコンタクトＶＹは、複数のコンタクトＣＨと複数のビット線ＢＬとの間に配置されている。各コンタクトＶＹは、ビット線ＢＬとコンタクトＣＨとを電気的に接続する電気接続部である。コンタクトＶＹのＸ方向の幅は、ビット線ＢＬのＸ方向の幅と同じである（図１０参照）。コンタクトＶＹのＸ方向の幅は、コンタクトＣＨのＹ方向の幅よりも小さい。Ｚ方向から見た場合、コンタクトＶＹは、Ｙ方向に沿う細長い形状を有する。
【0051】
コンタクトＶＹは、対応するビット線ＢＬの上方に配置され、コンタクトＣＨの下端とビット線ＢＬとに接している。コンタクトＶＹは、Ｘ方向に関して、コンタクトＣＨの中心およびメモリピラーＭＨの中心に対してずれた位置に配置されている。コンタクトＶＹは、例えば、タングステンまたはモリブデンのような金属材料により形成される。コンタクトＶＹを形成する材料は、例えば、コンタクトＣＨを形成する材料と同じである。コンタクトＶＹとコンタクトＣＨとの接続面積が小さい場合でも、コンタクトＶＹの材料とコンタクトＣＨの材料とが同じまたは類似であることで、コンタクトＣＨとコンタクトＶＹとの良好な電気接続性が確保される。
【0052】
＜４．７ 導電層用のコンタクト＞
図３に示すように、コンタクト７０は、導電層４１と配線部８０に含まれる配線８３（後述）とを電気的に接続する電気接続部である。複数のコンタクト７０は、例えば、積層体４０において複数の導電層４１の端部が階段状に配置された階段領域に対応して配置されている。複数のコンタクト７０は、Ｚ方向に延びており、例えば、Ｚ方向の長さが互いに異なる。各コンタクト７０の上端は、対応する導電層４１に接している。各コンタクト７０の上端は、対応する導電層４１に電気的に接続されている。
図３に示すように、コンタクト７０は、導電層４１と配線部８０に含まれる配線８３（後述）とを電気的に接続する電気接続部である。複数のコンタクト７０は、例えば、積層体４０において複数の導電層４１の端部が階段状に配置された階段領域に対応して配置されている。複数のコンタクト７０は、Ｚ方向に延びており、例えば、Ｚ方向の長さが互いに異なる。各コンタクト７０の上端は、対応する導電層４１に接している。各コンタクト７０の上端は、対応する導電層４１に電気的に接続されている。
【0053】
＜４．８ 配線部＞
次に、配線部８０について説明する。配線部８０は、例えば、積層体４０と、半導体基板２１との間に配置されている。配線部８０は、例えば、複数の配線８１、複数のビア８２、および複数の配線８３を含む。
次に、配線部８０について説明する。配線部８０は、例えば、積層体４０と、半導体基板２１との間に配置されている。配線部８０は、例えば、複数の配線８１、複数のビア８２、および複数の配線８３を含む。
【0054】
配線８１は、ビット線ＢＬと、パッド３６とを電気的に接続する電気接続部である。複数の配線８１は、例えば、複数のビット線ＢＬに対して下方に配置されている。各配線８１は、例えば、Ｘ方向またはＹ方向に延びている。配線８１とビット線ＢＬとの間には、配線８１とビット線ＢＬとを電気的に接続するビア８２が設けられている。
【0055】
配線８３は、導電層用のコンタクト７０と、パッド３６とを電気的に接続する電気接続部である。配線８３は、導電層用のコンタクト７０を介して導電層４１に電気的に接続される。配線８３は、導電層４１（ワード線ＷＬ、ドレイン側選択ゲート線ＳＧＤ、またはソース側選択ゲート線ＳＧＳ）を選択するために電圧が印加される。
【0056】
＜５．積層体の分断部＞
次に、分断部９０について説明する。
図６は、図３に示された半導体記憶装置１のＦ６－Ｆ６線に沿う断面図である。本実施形態では、複数の分断部９０は、積層体４０に設けられている。複数の分断部９０は、Ｙ方向に分かれて配置されている。複数の分断部９０は、それぞれ積層体４０内をＺ方向に延び、複数の導電層４１のうち最下層を含む１つ以上の導電層４１をＹ方向に分断する。複数の分断部９０は、例えば、複数の分断部ＳＴと、複数の分断部ＳＨＥとを含む。
次に、分断部９０について説明する。
図６は、図３に示された半導体記憶装置１のＦ６－Ｆ６線に沿う断面図である。本実施形態では、複数の分断部９０は、積層体４０に設けられている。複数の分断部９０は、Ｙ方向に分かれて配置されている。複数の分断部９０は、それぞれ積層体４０内をＺ方向に延び、複数の導電層４１のうち最下層を含む１つ以上の導電層４１をＹ方向に分断する。複数の分断部９０は、例えば、複数の分断部ＳＴと、複数の分断部ＳＨＥとを含む。
【0057】
＜５．１ 分断部ＳＴ＞
分断部ＳＴは、積層体４０をＹ方向に分断する壁部である。複数の分断部ＳＴは、Ｙ方向に分かれて配置されている。分断部ＳＴは、Ｚ方向に延びており、積層体４０を貫通するとともに、Ｘ方向に延びている。すなわち、分断部ＳＴは、Ｚ方向およびＸ方向に沿う壁部である。分断部ＳＴは、積層体４０に含まれる全ての導電層４１の各々をＹ方向に分断している。分断部ＳＴは、例えば、絶縁部ＳＴａと、導電部ＳＴｂとを含む。
分断部ＳＴは、積層体４０をＹ方向に分断する壁部である。複数の分断部ＳＴは、Ｙ方向に分かれて配置されている。分断部ＳＴは、Ｚ方向に延びており、積層体４０を貫通するとともに、Ｘ方向に延びている。すなわち、分断部ＳＴは、Ｚ方向およびＸ方向に沿う壁部である。分断部ＳＴは、積層体４０に含まれる全ての導電層４１の各々をＹ方向に分断している。分断部ＳＴは、例えば、絶縁部ＳＴａと、導電部ＳＴｂとを含む。
【0058】
絶縁部ＳＴａは、Ｚ方向に延びており、積層体４０を貫通している。絶縁部ＳＴａは、積層体４０に含まれる複数の導電層４１の各々をＹ方向に分断している。絶縁部ＳＴａは、例えば、シリコンと酸素を含む膜により形成されている。
【0059】
導電部ＳＴｂは、絶縁部ＳＴａの内部に設けられている。導電部ＳＴｂは、Ｚ方向に延び、積層体４０を貫通している。導電部ＳＴｂの上端は、ソース線ＳＬに接している。導電部ＳＴｂは、タングステンまたはモリブデンのような導電材料により形成されている。導電部ＳＴｂは、例えば、ソース線ＳＬとメモリセルアレイ１１内の配線とを接続する電気接続部である。
【0060】
＜５．２ 分断部ＳＨＥ＞
分断部ＳＨＥは、分断部ＳＴと比べてＺ方向に浅い分断部であり、積層体４０の下端部をＹ方向に分断する壁部である。複数の分断部ＳＨＥは、Ｙ方向に分かれて配置されている。本実施形態では、Ｙ方向で隣り合う２つの分断部ＳＴの間に、複数（例えば３つ）の分断部ＳＨＥが存在する。分断部ＳＨＥは、積層体４０の下端部に設けられ、積層体４０の途中までＺ方向に延びるとともに、Ｘ方向に延びている。すなわち、分断部ＳＨＥは、Ｚ方向およびＸ方向に沿う壁部である。
分断部ＳＨＥは、分断部ＳＴと比べてＺ方向に浅い分断部であり、積層体４０の下端部をＹ方向に分断する壁部である。複数の分断部ＳＨＥは、Ｙ方向に分かれて配置されている。本実施形態では、Ｙ方向で隣り合う２つの分断部ＳＴの間に、複数（例えば３つ）の分断部ＳＨＥが存在する。分断部ＳＨＥは、積層体４０の下端部に設けられ、積層体４０の途中までＺ方向に延びるとともに、Ｘ方向に延びている。すなわち、分断部ＳＨＥは、Ｚ方向およびＸ方向に沿う壁部である。
【0061】
分断部ＳＨＥは、複数の導電層４１のうち最下層を含む一部の導電層４１を貫通し、当該一部の導電層４１をＹ方向に分断している。例えば、分断部ＳＨＥは、ドレイン側選択ゲート線ＳＧＤとして機能する全ての導電層４１の各々を貫通している。一方で、分断部ＳＨＥは、ワード線ＷＬとして機能する導電層４１には達していない。分断部ＳＨＥは、ドレイン側選択ゲート線ＳＧＤとして機能する導電層４１のみをＹ方向に分断する。分断部ＳＨＥは、例えば、シリコンと酸素を含む膜により形成されている。
【0062】
図７は、図６に示された半導体記憶装置１のＦ７線で囲まれた領域を拡大して示す断面図である。本実施形態では、分断部ＳＨＥは、メモリピラーＭＨの下端部の一部に食い込むように設けられている。すなわち、Ｚ方向から見た場合、分断部ＳＨＥの一部とメモリピラーＭＨの一部とが重なる。これにより、詳しくは後述するように、Ｚ方向から見た場合、複数のメモリピラーＭＨは、分断部ＳＨＥの有無に関わらず、等間隔に配置される。
【0063】
図８は、図３に示された半導体記憶装置１のＦ８－Ｆ８線に沿う断面図である。本実施形態では、ドレイン側選択ゲート線ＳＧＤに対応する導電層４１が分断部ＳＴおよび分断部ＳＨＥによりＹ方向に分断されている。これにより、Ｘ方向に延びたドレイン側選択ゲート線ＳＧＤが形成されている。これにより、分断部ＳＴまたは分断部ＳＨＥにより区分される領域が１つのストリングＳＴＲに対応する。
【0064】
言い換えると、積層体４０は、複数の分断部ＳＴおよび複数の分断部ＳＨＥによって規定された複数の領域Ｒを有する。複数の領域Ｒは、例えば、第１領域Ｒ１、第２領域Ｒ２、第３領域Ｒ３、および第４領域Ｒ４を含む。第１領域Ｒ１、第２領域Ｒ２、第３領域Ｒ３、および第４領域Ｒ４は、Ｙ方向で隣り合う２つの分断部ＳＴの間に存在する。
【0065】
本実施形態では、Ｙ方向で隣り合う２つの分断部ＳＴ（分断部ＳＴ１，ＳＴ２）の間に３つの分断部ＳＨＥ（分断部ＳＨＥ１，ＳＨＥ２，ＳＨＥ３）が存在する。分断部ＳＨＥ１、分断部ＳＨＥ２、および分断部ＳＨＥ３は、この順に、分断部ＳＴ１から分断部ＳＴ２に向けて並ぶ。これにより、第１領域Ｒ１は、分断部ＳＴ１と、分断部ＳＨＥ１との間に規定される。第２領域Ｒ２は、分断部ＳＨＥ１と分断部ＳＨＥ２との間に規定される。第３領域Ｒ３は、分断部ＳＨＥ２と分断部ＳＨＥ３との間に規定される。第４領域Ｒ４は、分断部ＳＨ３と分断部ＳＴ２との間に規定される。すなわち、第１領域Ｒ１、第２領域Ｒ２、第３領域Ｒ３、および第４領域Ｒ４は、Ｙ方向にこの順に並ぶ。第１領域Ｒ１と第２領域Ｒ２とは互いに隣り合う。第３領域Ｒ３は、第２領域Ｒ２に対して第１領域Ｒ１とは反対側に位置して第２領域Ｒ２に隣り合う。
【0066】
＜６．メモリピラーとビット線の接続構造＞
次に、メモリピラーＭＨとビット線ＢＬの接続構造について説明する。
図９は、図８に示された半導体記憶装置１のＦ９線に囲まれた領域を拡大して示す断面図である。なお図９では、説明の便宜上、コンタクトＣＨの図示を省略するとともに、一部のビット線ＢＬにハッチングを施している。
次に、メモリピラーＭＨとビット線ＢＬの接続構造について説明する。
図９は、図８に示された半導体記憶装置１のＦ９線に囲まれた領域を拡大して示す断面図である。なお図９では、説明の便宜上、コンタクトＣＨの図示を省略するとともに、一部のビット線ＢＬにハッチングを施している。
【0067】
本実施形態では、複数のメモリピラーＭＨは、六方格子状に敷き詰められた仮想上の複数の六角形の角と中心にそれぞれメモリピラーＭＨが位置するように配置されている。本実施形態では、隣り合う２つの分断部９０（すなわち分断部ＳＴまたは分断部ＳＨＥ）の間の領域Ｒに、Ｙ方向に５つのメモリピラーＭＨが並ぶ配置構造（以下「５連方式の配置構造」と称する）により複数のメモリピラーＭＨが配置されている。なお本出願で「複数のメモリピラーが特定方向に並ぶ」とは、複数のメモリピラーＭＨが上記特定方向に直線状に並ぶことに限定されず、複数のメモリピラーＭＨが上記特定方向に沿って千鳥状に並ぶことも該当し得る。すなわち、「複数のメモリピラーがＹ方向に並ぶ」とは、複数のメモリピラーＭＨのＹ方向の位置が異なることを意味し、複数のメモリピラーＭＨのＸ方向の位置は互いに異なってもよい。この定義は、本出願で「複数のメモリピラーが特定方向に関して並ぶ」と表現される場合も同様である。
【0068】
本実施形態では、Ｘ方向で隣り合う５本のビット線ＢＬを含むビット線セットＢＬＳと、上記５本のビット線ＢＬに対応する複数のメモリピラーＭＨとの接続構造が１つの構成単位となる。そして、上記接続構造が、５本のビット線ＢＬごとにＸ方向で繰り返し存在する。このため以下では、１つのビット線セットＢＬＳに対応する接続構造について詳しく説明する。
【0069】
＜６．１ メモリピラーの配置＞
複数のメモリピラーＭＨは、例えば、第１群Ｇ１のメモリピラーＭＨと、第２群Ｇ２のメモリピラーＭＨと、第３群Ｇ３のメモリピラーＭＨと、第４群Ｇ４のメモリピラーＭＨとを含む。
複数のメモリピラーＭＨは、例えば、第１群Ｇ１のメモリピラーＭＨと、第２群Ｇ２のメモリピラーＭＨと、第３群Ｇ３のメモリピラーＭＨと、第４群Ｇ４のメモリピラーＭＨとを含む。
【0070】
第１群Ｇ１のメモリピラーＭＨは、第１領域Ｒ１に配置されている。第１群Ｇ１のメモリピラーＭＨは、例えば、第１メモリピラーＭＨ１（第１柱状体）、第２メモリピラーＭＨ２（第２柱状体）、第３メモリピラーＭＨ３（第３柱状体）、第４メモリピラーＭＨ４（第４柱状体）、および第５メモリピラーＭＨ５（第５柱状体）を含む。第１メモリピラーＭＨ１、第２メモリピラーＭＨ２、第３メモリピラーＭＨ３、第４メモリピラーＭＨ４、および第５メモリピラーＭＨ５は、Ｙ方向に関してこの順に並ぶ。
【0071】
本実施形態では、第１から第５のメモリピラーＭＨ１～ＭＨ５は、１つの列セットＲＷＳに含まれる第１列ＲＷ１および第２列ＲＷ２に分かれて配置されている。第１列ＲＷ１および第２列ＲＷ２は、Ｘ方向で隣り合う２列であってそれぞれＹ方向に延びた２列である。第１から第５のメモリピラーＭＨ１～ＭＨ５は、第１列ＲＷ１および第２列ＲＷ２に交互に配置されている。例えば、第１メモリピラーＭＨ１、第３メモリピラーＭＨ３、および第５メモリピラーＭＨ５は、第１列ＲＷ１に配置されている。第２メモリピラーＭＨ２、および第４メモリピラーＭＨ４は、第２列ＲＷ２に配置されている。本実施形態では、第１から第５のメモリピラーＭＨ１～ＭＨ５は、Ｙ方向から見た場合に部分的に互いに重なる。
【0072】
第２群Ｇ２のメモリピラーＭＨは、第２領域Ｒ２に配置されている。第２群Ｇ２のメモリピラーＭＨは、例えば、第６メモリピラーＭＨ６（第６柱状体）、第７メモリピラーＭＨ７（第７柱状体）、第８メモリピラーＭＨ８（第８柱状体）、第９メモリピラーＭＨ９（第９柱状体）、および第１０メモリピラーＭＨ１０（第１０柱状体）を含む。第６メモリピラーＭＨ６、第７メモリピラーＭＨ７、第８メモリピラーＭＨ８、第９メモリピラーＭＨ９、および第１０メモリピラーＭＨ１０は、Ｙ方向に関してこの順に並ぶ。
【0073】
本実施形態では、第６から第１０のメモリピラーＭＨ６～ＭＨ１０は、上記列セットＲＷＳに含まれる第１列ＲＷ１および第２列ＲＷ２に分かれて配置されている。第６から第１０のメモリピラーＭＨ６～ＭＨ１０は、第１列ＲＷ１および第２列ＲＷ２に交互に配置されている。例えば、第６メモリピラーＭＨ６、第８メモリピラーＭＨ８、および第１０メモリピラーＭＨ１０は、第２列ＲＷ２に配置されている。第７メモリピラーＭＨ７、および第９メモリピラーＭＨ９は、第１列ＲＷ１に配置されている。本実施形態では、第６から第１０のメモリピラーＭＨ６～ＭＨ１０は、Ｙ方向から見た場合に部分的に互いに重なる。
【0074】
第３群Ｇ３のメモリピラーＭＨは、第３領域Ｒ３に配置されている。第３群Ｇ３のメモリピラーＭＨは、例えば、第１１メモリピラーＭＨ１１（第１１柱状体）、第１２メモリピラーＭＨ１２（第１２柱状体）、第１３メモリピラーＭＨ１３（第１３柱状体）、第１４メモリピラーＭＨ１４（第１４柱状体）、および第１５メモリピラーＭＨ１５（第１５柱状体）を含む。第１１メモリピラーＭＨ１１、第１２メモリピラーＭＨ１２、第１３メモリピラーＭＨ１３、第１４メモリピラーＭＨ１４、および第１５メモリピラーＭＨ１５は、Ｙ方向に関してこの順に並ぶ。
【0075】
本実施形態では、第１１から第１５のメモリピラーＭＨ１１～ＭＨ１５は、上記列セットＲＷＳに含まれる第１列ＲＷ１および第２列ＲＷ２に分かれて配置されている。第１１から第１５のメモリピラーＭＨ１１～ＭＨ１５は、第１列ＲＷ１および第２列ＲＷ２に交互に配置されている。例えば、第１１メモリピラーＭＨ１１、第１３メモリピラーＭＨ１３、および第１５メモリピラーＭＨ１５は、第１列ＲＷ１に配置されている。第１２メモリピラーＭＨ１２、および第１４メモリピラーＭＨ１４は、第２列ＲＷ２に配置されている。本実施形態では、第１１から第１５のメモリピラーＭＨ１１～ＭＨ１５は、Ｙ方向から見た場合に部分的に互いに重なる。
【0076】
第４群Ｇ４のメモリピラーＭＨは、第４領域Ｒ４に配置されている。第４群Ｇ４のメモリピラーＭＨは、例えば、第１６メモリピラーＭＨ１６（第１６柱状体）、第１７メモリピラーＭＨ１７（第１７柱状体）、第１８メモリピラーＭＨ１８（第１８柱状体）、第１９メモリピラーＭＨ１９（第１９柱状体）、および第２０メモリピラーＭＨ２０（第２０柱状体）を含む。第１６メモリピラーＭＨ１６、第１７メモリピラーＭＨ１７、第１８メモリピラーＭＨ１８、第１９メモリピラーＭＨ１９、および第２０メモリピラーＭＨ２０は、Ｙ方向に関してこの順に並ぶ。
【0077】
本実施形態では、第１６から第２０のメモリピラーＭＨ１６～ＭＨ２０は、上記列セットＲＷＳに含まれる第１列ＲＷ１および第２列ＲＷ２に分かれて配置されている。第１６から第２０のメモリピラーＭＨ１６～ＭＨ２０は、第１列ＲＷ１および第２列ＲＷ２に交互に配置されている。例えば、第１６メモリピラーＭＨ１６、第１８メモリピラーＭＨ１８、および第２０メモリピラーＭＨ２０は、第２列ＲＷ２に配置されている。第１７メモリピラーＭＨ１７、および第１９メモリピラーＭＨ１９は、第１列ＲＷ１に配置されている。本実施形態では、第１６から第２０のメモリピラーＭＨ１６～ＭＨ２０は、Ｙ方向から見た場合に部分的に互いに重なる。
【0078】
上述したように、本実施形態では、Ｚ方向から見た場合、分断部ＳＨＥの一部とメモリピラーＭＨの一部とが重なるように、分断部ＳＨＥおよびメモリピラーＭＨが高密度に配置されている。このため、Ｚ方向から見た場合、１つの領域Ｒ内において最短距離で隣り合う２つのメモリピラーＭＨの中心間距離Ｌと、分断部ＳＨＥを間に挟むことで２つの領域Ｒに分かれて配置されて最短距離で隣り合う２つのメモリピラーＭＨの中心間距離Ｌとは同じである。
【0079】
例えば、第５メモリピラーＭＨ５と第６メモリピラーＭＨ６とは、分断部ＳＨＥ１の両側に分かれて配置されている。分断部ＳＨＥ１は、Ｚ方向から見た場合、第５メモリピラーＭＨ５の一部と重なるとともに、第６メモリピラーＭＨ６の一部と重なる。Ｚ方向から見た場合、第５メモリピラーＭＨ５と第６メモリピラーＭＨ６との間の中心間距離Ｌは、第４メモリピラーＭＨ４と第５メモリピラーＭＨ５との中心間距離Ｌと同じである。
【0080】
同様に、第１０メモリピラーＭＨ１０と第１１メモリピラーＭＨ１１とは、分断部ＳＨＥ２の両側に分かれて配置されている。分断部ＳＨＥ２は、Ｚ方向から見た場合、第１０メモリピラーＭＨ１０の一部と重なるとともに、第１１メモリピラーＭＨ１１の一部と重なる。Ｚ方向から見た場合、第１０メモリピラーＭＨ１０と第１１メモリピラーＭＨ１１との間の中心間距離Ｌは、第９メモリピラーＭＨ９と第１０メモリピラーＭＨ１０との中心間距離Ｌと同じである。
【0081】
＜６．２ ビット線の配置＞
複数のビット線ＢＬは、第１ビット線ＢＬ１、第２ビット線ＢＬ２、第３ビット線ＢＬ３、第４ビット線ＢＬ４、および第５ビット線ＢＬ５を含む。第１ビット線ＢＬ１、第２ビット線ＢＬ２、第３ビット線ＢＬ３、第４ビット線ＢＬ４、および第５ビット線ＢＬ５は、Ｘ方向にこの順に並ぶ。
複数のビット線ＢＬは、第１ビット線ＢＬ１、第２ビット線ＢＬ２、第３ビット線ＢＬ３、第４ビット線ＢＬ４、および第５ビット線ＢＬ５を含む。第１ビット線ＢＬ１、第２ビット線ＢＬ２、第３ビット線ＢＬ３、第４ビット線ＢＬ４、および第５ビット線ＢＬ５は、Ｘ方向にこの順に並ぶ。
【0082】
＜６．３ 接続構造＞
図１０は、図９に示された半導体記憶装置１のＦ１０線に囲まれた領域を拡大して示す断面図である。なお図１０では、説明の便宜上、コンタクトＣＨの図示を省略するとともに、一部のビット線ＢＬにハッチングを施している。
図１０は、図９に示された半導体記憶装置１のＦ１０線に囲まれた領域を拡大して示す断面図である。なお図１０では、説明の便宜上、コンタクトＣＨの図示を省略するとともに、一部のビット線ＢＬにハッチングを施している。
【0083】
第１メモリピラーＭＨ１は、Ｚ方向から見た場合に第１ビット線ＢＬ１と重なり、コンタクトＶＹを介して第１ビット線ＢＬ１に電気的に接続される。第２メモリピラーＭＨ２は、Ｚ方向から見た場合に第４ビット線ＢＬ４と重なり、コンタクトＶＹを介して第４ビット線ＢＬ４に電気的に接続される。第３メモリピラーＭＨ３は、Ｚ方向から見た場合に第２ビット線ＢＬ２と重なり、コンタクトＶＹを介して第２ビット線ＢＬ２に電気的に接続される。第４メモリピラーＭＨ４は、Ｚ方向から見た場合に第５ビット線ＢＬ５と重なり、コンタクトＶＹを介して第５ビット線ＢＬ５に電気的に接続される。第５メモリピラーＭＨ５は、Ｚ方向から見た場合に第３ビット線ＢＬ３と重なり、コンタクトＶＹを介して第３ビット線ＢＬ３に電気的に接続される。以下では、上述した第１領域Ｒ１における５つメモリピラーＭＨと５つのビット線ＢＬとの接続構造を、第１接続構造ＣＳ１と称する。
【0084】
第６メモリピラーＭＨ６は、Ｚ方向から見た場合に第５ビット線ＢＬ５と重なり、コンタクトＶＹを介して第５ビット線ＢＬ５に電気的に接続される。第７メモリピラーＭＨ７は、Ｚ方向から見た場合に第２ビット線ＢＬ２と重なり、コンタクトＶＹを介して第２ビット線ＢＬ２に電気的に接続される。第８メモリピラーＭＨ８は、Ｚ方向から見た場合に第４ビット線ＢＬ４と重なり、コンタクトＶＹを介して第４ビット線ＢＬ４に電気的に接続される。第９メモリピラーＭＨ９は、Ｚ方向から見た場合に第１ビット線ＢＬ１と重なり、コンタクトＶＹを介して第１ビット線ＢＬ１に電気的に接続される。第１０メモリピラーＭＨ１０は、Ｚ方向から見た場合に第３ビット線ＢＬ３と重なり、コンタクトＶＹを介して第３ビット線ＢＬ３に電気的に接続される。以下では、上述した第２領域Ｒ２における５つメモリピラーＭＨと５つのビット線ＢＬとの接続構造を、第２接続構造ＣＳ２と称する。
【0085】
本実施形態では、複数の領域Ｒのなかで、第１領域Ｒ１を「１番目」としてＹ方向に数えた場合に奇数番目である領域Ｒ（第１領域Ｒ１、第３領域Ｒ３）では、５つのメモリピラーＭＨと５つのビット線ＢＬとが上述した第１接続構造ＣＳ１により接続されている。このため、例えば、第３領域Ｒ３における接続構造は、第１領域Ｒ１における接続構造の説明において、第１から第５のメモリピラーＭＨ１～ＭＨ５を、それぞれ第１１～第１５のメモリピラーＭＨ１１～ＭＨ１５と読み替えればよい。
【0086】
一方で、複数の領域Ｒのなかで、第１領域Ｒ１を「１番目」としてＹ方向に数えた場合に偶数番目である領域Ｒ（第２領域Ｒ２、第４領域Ｒ４）では、５つのメモリピラーＭＨと５つのビット線ＢＬとが上述した第２接続構造Ｃ２により接続されている。このため、例えば、第４領域Ｒ４における接続構造は、第２領域Ｒ２における接続構造の説明において、第６から第１０のメモリピラーＭＨ６～ＭＨ１０を、それぞれ第１６～第２０のメモリピラーＭＨ１６～ＭＨ２０と読み替えればよい。
【0087】
本実施形態では、第１から第２０のメモリピラーＭＨ１～ＭＨ２０に含まれる各メモリピラーＭＨに関して、当該メモリピラーＭＨに電気的に接続されるビット線ＢＬと、第１から第２０のメモリピラーＭＨ１～ＭＨ２０のうち当該メモリピラーＭＨと最短間隔（最短ピッチ）で隣り合うメモリピラーＭＨに電気的に接続される各ビット線ＢＬとの間に、別のビット線ＢＬが存在する。
【0088】
例えば、第２メモリピラーＭＨ２に関して述べると、第１から第２０のメモリピラーＭＨ１～ＭＨ２０のうち第２メモリピラーＭＨ２と最短距離（最短ピッチ）で隣り合うメモリピラーＭＨとして、第１メモリピラーＭＨ１と、第３メモリピラーＭＨ３とが存在する。そして、第２メモリピラーＭＨ２に電気的に接続された第４ビット線ＢＬ４と、第１メモリピラーＭＨ１に電気的に接続された第１ビット線ＢＬ１との間には、別のビット線ＢＬとして、第２ビット線ＢＬ２および第３ビット線ＢＬ３が存在する。同様に、第２メモリピラーＭＨ２に電気的に接続された第４ビット線ＢＬ４と、第３メモリピラーＭＨ３に電気的に接続された第２ビット線ＢＬ２との間には、別のビット線ＢＬとして、第３ビット線ＢＬ３が存在する。
【0089】
例えば、第３メモリピラーＭＨ３に関して述べると、第１から第２０のメモリピラーＭＨ１～ＭＨ２０のうち第３メモリピラーＭＨ３と最短距離（最短ピッチ）で隣り合うメモリピラーＭＨとして、第２メモリピラーＭＨ２と、第４メモリピラーＭＨ４とが存在する。そして、第３メモリピラーＭＨ３に電気的に接続された第２ビット線ＢＬ２と、第２メモリピラーＭＨ２に電気的に接続された第４ビット線ＢＬ４との間には、別のビット線ＢＬとして第３ビット線ＢＬ３が存在する。同様に、第３メモリピラーＭＨ３に電気的に接続された第２ビット線ＢＬ２と、第４メモリピラーＭＨ４に電気的に接続された第５ビット線ＢＬ５との間には、別のビット線ＢＬとして、第３ビット線ＢＬ３および第４ビット線ＢＬ４が存在する。
【0090】
＜７．製造方法＞
次に、半導体記憶装置１の製造方法について説明する。
図１１は、半導体記憶装置１の製造方法の流れを示すフローチャートである。以下では、分断部ＳＨＥ、コンタクトＣＨ、コンタクトＶＹ、およびビット線ＢＬの形成に関連する工程について説明する。その他の製造工程の詳細については、例えば、特開２０２２－４１０５４号公報に記載されている。この文献は、その全体が本願明細書において参照により援用される。
次に、半導体記憶装置１の製造方法について説明する。
図１１は、半導体記憶装置１の製造方法の流れを示すフローチャートである。以下では、分断部ＳＨＥ、コンタクトＣＨ、コンタクトＶＹ、およびビット線ＢＬの形成に関連する工程について説明する。その他の製造工程の詳細については、例えば、特開２０２２－４１０５４号公報に記載されている。この文献は、その全体が本願明細書において参照により援用される。
【0091】
まず図１１中の（ａ）に示すように、絶縁層１０１と絶縁層４２とが交互に積層されることで積層体４０Ａが形成される。絶縁層１０１は、後述する置換工程で導電層４１に置換される犠牲層である。絶縁層１０１は、例えば、シリコンと窒素を含む膜により形成される。次に、積層体４０Ａに、メモリピラーＭＨを設けるための穴が形成され、穴の内部にメモリピラーＭＨが形成される。
【0092】
次に図１１中の（ｂ）に示すように、分断部ＳＴおよび分断部ＳＨＥが形成される。例えば、分断部ＳＴを設けるための溝ｇが積層体４０Ａに形成される。次に、置換工程が行われる。すなわち、ウェットエッチングにより溝ｇを通じて絶縁層１０１が除去される。次に、絶縁層１０１が除去された空間に導電層４１の材料が供給され、導電層４１が形成される。次に、溝ｇの内部に分断部ＳＴが形成される。次に、分断部ＳＨＥを設けるための溝が積層体４０Ａに形成され、溝の内部に分断部ＳＨＥが形成される。
【0093】
次に図１１中の（ｃ）に示すように、コンタクトＣＨおよびコンタクトＶＹが形成される。例えば、積層体４０に絶縁層１０２が積層される。次に、コンタクトＣＨを設けるための穴が絶縁層１０２に形成され、穴の内部にコンタクトＣＨが形成される。次に、絶縁層１０２およびコンタクトＣＨに絶縁層１０３が積層される。次に、コンタクトＶＹを設けるための穴が絶縁層１０３に形成され、穴の内部にコンタクトＶＹが形成される。
【0094】
次に図１１中の（ｄ）に示すように、コンタクトＶＹの上方にビット線ＢＬが形成される。その後、配線部８０が形成されることで、第２チップ３が完成する。そして、第２チップ３の上下方向が反転され、第１チップ２と第２チップ３が貼合されることで、半導体記憶装置１が形成される。
【0095】
＜８．利点＞
＜８．１ ５連方式の配置構造の利点＞
まず、５連方式の配置構造の利点について説明する。
図１２は、５連方式の利点を説明するための図である。図１２中の（ａ）は、比較例である４連方式の配置構造を示す。４連方式の配置構造は、隣り合う２つの分断部９０（すなわち分断部ＳＴまたは分断部ＳＨＥ）の間に、Ｙ方向に４つのメモリピラーＭＨが並ぶ配置構造である。図１２中の（ｂ）は、本実施形態の５連方式の配置構造を示す。図１２中の（ａ）および（ｂ）の配置構造は、２つの分断部ＳＴの間の距離および複数のメモリピラーＭＨの配置構造が互いに同じである。
＜８．１ ５連方式の配置構造の利点＞
まず、５連方式の配置構造の利点について説明する。
図１２は、５連方式の利点を説明するための図である。図１２中の（ａ）は、比較例である４連方式の配置構造を示す。４連方式の配置構造は、隣り合う２つの分断部９０（すなわち分断部ＳＴまたは分断部ＳＨＥ）の間に、Ｙ方向に４つのメモリピラーＭＨが並ぶ配置構造である。図１２中の（ｂ）は、本実施形態の５連方式の配置構造を示す。図１２中の（ａ）および（ｂ）の配置構造は、２つの分断部ＳＴの間の距離および複数のメモリピラーＭＨの配置構造が互いに同じである。
【0096】
近年、半導体記憶装置１の高積層化に伴い、ブロックサイズ（各ブロックＢＬＫに含まれるメモリセルトランジスタＭＴの数）が増加傾向にある。ブロックＢＬＫは、隣り合う２つの分断部ＳＴの間に規定される記憶単位である。ブロックサイズが大きくなると、消去動作に時間がかかり、半導体記憶装置１の高速化が難しくなる。
【0097】
そこで本実施形態では、５連方式の配置構造が設けられている。５連方式の配置構造によれば、４連方式の配置構造と比べて、各ストリングＳＴＲに含まれるメモリトランジスタＭＴの数を同じにしつつ、１つのブロックＢＬＫに含まれるストリングＳＴＲの数を少なくすることができる。このため、５連方式の配置構造では、４連方式の配置構造と比べて、ブロックサイズを小さくすることができる。ブロックサイズを小さくすることができると、消去動作の時間短縮により半導体記憶装置１の高速化を図ることができる。
【0098】
図１３は、５連方式の利点を説明するための別の図である。図１３中の（ａ）は、比較例である４連方式の配置構造を持つプレーンＰＬを示す。図１３中の（ｂ）は、本実施形態の５連方式の配置構造を持つプレーンＰＬを示す。プレーンＰＬは、複数のブロックＢＬＫを含む構成としてメモリセルアレイ１１に含まれる物理構造の単位である。図１３中の（ａ）および（ｂ）の配置構造は、プレーンＰＬに含まれるメモリセルトランジスタＭＴの数は同じである。
【0099】
本実施形態の５連方式の配置構造では、各ストリングＳＴＲに含まれるメモリトランジスタＭＴの数を４連方式の各ストリングＳＴＲに含まれるメモリトランジスタＭＴの数と同じにするため、４連方式の配置構造と比べて、プレーンＰＬのＸ方向の長さが４／５に短く設定される。その結果、本実施形態の５連方式の配置構造では、４連方式の配置構造と比べて、ブロックＢＬＫの数は１．２５倍に増加する。
【0100】
＜８．２ 本実施形態の接続構造の利点＞
５連方式の配置構造を設ける場合、コンタクトＶＹの配置が密になりやすく、複数のコンタクトＶＹの間の距離が十分に大きくないと、複数のコンタクトＶＹの間でショートなどの不具合が生じる可能性がある。このため、５連方式の配置構造を設ける場合、高密度化が難しくなる。
５連方式の配置構造を設ける場合、コンタクトＶＹの配置が密になりやすく、複数のコンタクトＶＹの間の距離が十分に大きくないと、複数のコンタクトＶＹの間でショートなどの不具合が生じる可能性がある。このため、５連方式の配置構造を設ける場合、高密度化が難しくなる。
【0101】
図１４は、第１比較例の半導体記憶装置の一部を示す断面図である。第１比較例の半導体記憶装置は、第１実施形態と同様に、各領域ＲにおいてＹ方向に５つのメモリピラーＭＨが並ぶ５連方式の配置構造を有する。ただし、５本のビット線ＢＬと複数のメモリピラーＭＨとの接続構造は、上述した第１実施形態の接続構造とは異なる。
【0102】
第１比較例の接続構造によれば、第１から第２０のメモリピラーＭＨ１～ＭＨ２０に含まれる１つ以上のメモリピラーＭＨに関して、当該メモリピラーＭＨに電気的に接続されるビット線ＢＬと、第１から第２０のメモリピラーＭＨ１～ＭＨ２０のうち当該メモリピラーＭＨと最短間隔で隣り合うメモリピラーＭＨに電気的に接続される各ビット線ＢＬとの間に、別のビット線ＢＬが存在しない箇所が生じる（図１４中の黒矢印参照）。例えば、図１４に示す例では、第５メモリピラーＭＨ５に電気的に接続された第３ビット線ＢＬ３と、第６メモリピラーＭＨ６に電気的に接続された第４ビット線ＢＬ４との間には、別のビット線ＢＬは存在しない。このため、第５メモリピラーＭＨ５に対応するコンタクトＶＹと、第６メモリピラーＭＨ６に対応するコンタクトＶＹとの間の距離が小さく、不具合の原因になり得る。
【0103】
図１５は、第２比較例の半導体記憶装置の一部を示す断面図である。第２比較例の半導体記憶装置は、各領域ＲにおいてＹ方向に４つのメモリピラーＭＨが並ぶ４連方式の配置構造を有する。４連方式の配置構造では、どのような接続構造を採用しようと、第１から第２０のメモリピラーＭＨ１～ＭＨ２０に含まれる１つ以上のメモリピラーＭＨに関して、当該メモリピラーＭＨに電気的に接続されるビット線ＢＬと、第１から第２０のメモリピラーＭＨ１～ＭＨ２０のうち当該メモリピラーＭＨと最短間隔で隣り合うメモリピラーＭＨに電気的に接続される各ビット線ＢＬとの間に、別のビット線ＢＬが存在しない箇所が生じる（図１５中の黒矢印参照）。
【0104】
一方で、本実施形態では、第１から第２０のメモリピラーＭＨ１～ＭＨ２０に含まれる各メモリピラーＭＨに関して、当該メモリピラーＭＨに電気的に接続されるビット線ＢＬと、第１から第２０のメモリピラーＭＨ１～ＭＨ２０のうち当該メモリピラーＭＨと最短間隔で隣り合うメモリピラーＭＨに電気的に接続される各ビット線ＢＬとの間に、別のビット線ＢＬが存在する（図９参照）。これは、４連方式の配置構造では存在しない５連方式での特有の配置構造である。このような構成を有することで、５連方式の配置構造を設けるとともに、コンタクトＶＹの配置が密になることを回避することができ、複数のコンタクトＶＹの間の距離を十分に大きく確保することができる。これにより、高密度化に適した半導体記憶装置１を得ることができる。
【0105】
（第２実施形態）
次に、第２実施形態について説明する。なお以下に説明する以外の第２実施形態の構成は、第１実施形態の構成と同じである。
次に、第２実施形態について説明する。なお以下に説明する以外の第２実施形態の構成は、第１実施形態の構成と同じである。
【0106】
図１６は、第２実施形態の半導体記憶装置１Ａの一部を示す断面図である。本実施形態では、第１メモリピラーＭＨ１は、Ｚ方向から見た場合に第３ビット線ＢＬ３と重なり、コンタクトＶＹを介して第３ビット線ＢＬ３に電気的に接続される。第２メモリピラーＭＨ２は、Ｚ方向から見た場合に第５ビット線ＢＬ５と重なり、コンタクトＶＹを介して第５ビット線ＢＬ５に電気的に接続される。第３メモリピラーＭＨ３は、Ｚ方向から見た場合に第２ビット線ＢＬ２と重なり、コンタクトＶＹを介して第２ビット線ＢＬ２に電気的に接続される。第４メモリピラーＭＨ４は、Ｚ方向から見た場合に第４ビット線ＢＬ４と重なり、コンタクトＶＹを介して第４ビット線ＢＬ４に電気的に接続される。第５メモリピラーＭＨ５は、Ｚ方向から見た場合に第１ビット線ＢＬ１と重なり、コンタクトＶＹを介して第１ビット線ＢＬ１に電気的に接続される。本実施形態では、上記接続構造を、第１接続構造ＣＳ１と称する。
【0107】
第６メモリピラーＭＨ６は、Ｚ方向から見た場合に第３ビット線ＢＬ３と重なり、コンタクトＶＹを介して第３ビット線ＢＬ３に電気的に接続される。第７メモリピラーＭＨ７は、Ｚ方向から見た場合に第１ビット線ＢＬ１と重なり、コンタクトＶＹを介して第１ビット線ＢＬ１に電気的に接続される。第８メモリピラーＭＨ８は、Ｚ方向から見た場合に第４ビット線ＢＬ４と重なり、コンタクトＶＹを介して第４ビット線ＢＬ４に電気的に接続される。第９メモリピラーＭＨ９は、Ｚ方向から見た場合に第２ビット線ＢＬ２と重なり、コンタクトＶＹを介して第２ビット線ＢＬ２に電気的に接続される。第１０メモリピラーＭＨ１０は、Ｚ方向から見た場合に第５ビット線ＢＬ５と重なり、コンタクトＶＹを介して第５ビット線ＢＬ５に電気的に接続される。以下では、上記接続構造を、第２接続構造ＣＳ２と称する。
【0108】
本実施形態では、複数の領域Ｒのなかで、第１領域Ｒ１を「１番目」としてＹ方向に数えた場合に奇数番目である領域Ｒ（第１領域Ｒ１、第３領域Ｒ３）では、５つのメモリピラーＭＨと５つのビット線ＢＬとが上述した第１接続構造ＣＳ１により接続されている。このため、例えば、第３領域Ｒ３における接続構造は、第１領域Ｒ１における接続構造の説明において、第１から第５のメモリピラーＭＨ１～ＭＨ５を、それぞれ第１１～第１５のメモリピラーＭＨ１１～ＭＨ１５と読み替えればよい。
【0109】
一方で、複数の領域Ｒのなかで、第１領域Ｒ１を「１番目」としてＹ方向に数えた場合に偶数番目である領域Ｒ（第２領域Ｒ２、第４領域Ｒ４）では、５つのメモリピラーＭＨと５つのビット線ＢＬとが上述した第２接続構造ＣＳ２により接続されている。このため、例えば、第４領域Ｒ４における接続構造は、第２領域Ｒ２における接続構造の説明において、第６から第１０のメモリピラーＭＨ６～ＭＨ１０を、それぞれ第１６～第２０のメモリピラーＭＨ１６～ＭＨ２０と読み替えればよい。
【0110】
このような構成によれば、第１実施形態と同様に、５連方式の配置構造を設けるとともに、コンタクトＶＹの配置が密になることを回避することができ、複数のコンタクトＶＹの間の距離を十分に大きく確保することができる。これにより、高密度化に適した半導体記憶装置１を得ることができる。なお、第２実施形態の接続構造は、第１実施形態の接続構造と対称関係の構造である。すなわち、第１実施形態の接続構造を１８０度回転させることで、第２実施形態の接続構造を得ることができる。
【0111】
（実施形態の変形例）
次に、いくつかの変形例について説明する。以下に説明する変形例は、上述した第１実施形態および第２実施形態にそれぞれ適用可能である。なお以下に説明する以外の構成は、第１実施形態の構成と同じである。
次に、いくつかの変形例について説明する。以下に説明する変形例は、上述した第１実施形態および第２実施形態にそれぞれ適用可能である。なお以下に説明する以外の構成は、第１実施形態の構成と同じである。
【0112】
＜第１変形例＞
図１７は、第１変形例の半導体記憶相違１Ｂの一部を示す断面図である。本実施形態では、第１群Ｇ１のメモリピラーＭＨと第２群Ｇ２のメモリピラーＭＨとの間に、ダミーメモリピラーＤＭＨが配置されている。同様に、第２群Ｇ２のメモリピラーＭＨと第３群Ｇ３のメモリピラーＭＨとの間に、ダミーメモリピラーＤＭＨが配置されている。第３群Ｇ３のメモリピラーＭＨと第４群Ｇ４のメモリピラーＭＨとの間に、ダミーメモリピラーＤＭＨが配置されている。ダミーメモリピラーＤＭＨは、メモリピラーＭＨと同じ構造を有するが、メモリピラーＭＨとして機能しない構造体である。本実施形態では、分断部ＳＨＥは、Ｚ方向から見た場合、ダミーメモリピラーＤＭＨと重なるように配置されてＸ方向に延びている。
図１７は、第１変形例の半導体記憶相違１Ｂの一部を示す断面図である。本実施形態では、第１群Ｇ１のメモリピラーＭＨと第２群Ｇ２のメモリピラーＭＨとの間に、ダミーメモリピラーＤＭＨが配置されている。同様に、第２群Ｇ２のメモリピラーＭＨと第３群Ｇ３のメモリピラーＭＨとの間に、ダミーメモリピラーＤＭＨが配置されている。第３群Ｇ３のメモリピラーＭＨと第４群Ｇ４のメモリピラーＭＨとの間に、ダミーメモリピラーＤＭＨが配置されている。ダミーメモリピラーＤＭＨは、メモリピラーＭＨと同じ構造を有するが、メモリピラーＭＨとして機能しない構造体である。本実施形態では、分断部ＳＨＥは、Ｚ方向から見た場合、ダミーメモリピラーＤＭＨと重なるように配置されてＸ方向に延びている。
【0113】
第１変形例では、例えば、第２領域Ｒ２では、５つのメモリピラーＭＨと５つのビット線ＢＬとが、第１領域Ｒ１と同様に、上述した第１接続構造ＣＳ１により接続されている。このため、例えば、第２領域Ｒ２における接続構造は、第１領域Ｒ１における接続構造の説明において、第１から第５のメモリピラーＭＨ１～ＭＨ５を、それぞれ第６～第１０のメモリピラーＭＨ６～ＭＨ１０と読み替えればよい。なお第２領域Ｒ２に設けられる接続構造は、第１接続構造ＣＳ１に代えて、第２接続構造ＣＳ２でもよい。
【0114】
＜第２変形例＞
図１８は、第２変形例の半導体記憶相違１Ｃの一部を示す断面図である。本実施形態では、Ｚ方向から見た場合、分断部ＳＨＥは、メモリピラーＭＨと重ならない。分断部ＳＨＥは、複数のメモリピラーＭＨの間を繰り返し曲がりながら（または屈曲しながら）Ｘ方向に延びている。
図１８は、第２変形例の半導体記憶相違１Ｃの一部を示す断面図である。本実施形態では、Ｚ方向から見た場合、分断部ＳＨＥは、メモリピラーＭＨと重ならない。分断部ＳＨＥは、複数のメモリピラーＭＨの間を繰り返し曲がりながら（または屈曲しながら）Ｘ方向に延びている。
【0115】
これら変形例の構成によっても、第１実施形態または第２実施形態と類似の作用効果を得ることができる。
【0116】
以上、いくつかの実施形態および変形例について説明した。ただし、実施形態および変形例は、上述した例に限定されない。例えば、隣り合う２つの分断部ＳＴの間に配置されるストリングＳＴＲの数（すなわち１つのブロックＢＬＫに含まれるストリングＳＴＲの数）は、４つに限らず、３つ以下でもよく、５つ以上でもよい。
【0117】
以上説明した少なくともひとつの実施形態によれば、半導体記憶装置は、２つの分断部の間の領域においてＹ方向に並ぶ５つの柱状体を有する。上記５つの柱状体に含まれる各柱状体に関して、当該柱状体に電気的に接続されるビット線と、当該柱状体と最短間隔で隣り合う柱状体に電気的に接続される各ビット線との間に、前記複数のビット線に含まれる別のビット線が存在する。このような構成によれば、高密度化を図ることができる。
【0118】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0119】
１，１Ａ，１Ｂ，１Ｃ…半導体記憶装置、４０…積層体、４１…導電層（ゲート電極層）、４２…絶縁層、ＭＨ…メモリピラー（柱状体）、ＢＬ…ビット線、ＶＹ…コンタクト、９０…分断部、ＳＴ…分断部、ＳＨＥ…分断部、Ｒ１…第１領域、Ｒ２…第２領域、Ｒ３…第３領域、ＲＷ１…第１列、ＲＷ２…第２列。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】