特開 2024-127489 発振回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024127489

(43)【公開日】2024-09-20

(54)【発明の名称】発振回路

(51)【国際特許分類】

   H03K 3/012 20060101AFI20240912BHJP

   H03K 3/03 20060101ALI20240912BHJP

   H03K 3/354 20060101ALI20240912BHJP

【ＦＩ】

H03K3/012

H03K3/03

H03K3/354 C

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023036676

(22)【出願日】2023-03-09

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】矢野 弘樹

(72)【発明者】

【氏名】山城 洋

【テーマコード（参考）】

5J300

【Ｆターム（参考）】

5J300AA03

5J300LL01

(57)【要約】

【課題】消費電力を低下可能な発振回路を提供する。
【解決手段】発振回路（Ｘ）は、ループ経路を形成するようにリング状に接続された複数段のインバータ（ＩＶ１、ＩＶ２）と、ループ経路上に直列に接続されたキャパシタ（Ｃ１）と、複数段のインバータ（ＩＶ１、ＩＶ２）のいずれかの出力に応じてキャパシタ（Ｃ１）の第１端の電圧レベルをパルス駆動することによりキャパシタ（Ｃ１）の充放電を行うように構成された充放電制御回路（３）と、複数段のインバータ（ＩＶ１、ＩＶ２）及び充放電制御回路（３）のそれぞれにバイアス電流（Ｉ１～Ｉ３）を供給するように構成されたバイアス電流生成回路（２ｂ）と、を備えている。
【選択図】図２

【特許請求の範囲】

【請求項1】

ループ経路を形成するようにリング状に接続された複数段のインバータと、
前記ループ経路上に直列に接続されたキャパシタと、
前記複数段のインバータのいずれかの出力に応じて前記キャパシタの第１端の電圧レベルをパルス駆動することにより前記キャパシタの充放電を行うように構成された充放電制御回路と、
前記複数段のインバータ及び前記充放電制御回路のそれぞれにバイアス電流を供給するように構成されたバイアス電流生成回路と、
を備えた発振回路。

【請求項2】

前記キャパシタの前記第１端は、前記複数段のインバータのうちの第１インバータの入力端に接続され、
前記キャパシタの第２端は、前記複数段のインバータのうちの第２インバータの出力端との間に直列に接続され、
前記バイアス電流生成回路は、前記バイアス電流として、前記第１インバータに第１バイアス電流を供給し、前記第２インバータに第２バイアス電流を供給し、前記充放電制御回路に第３バイアス電流を供給し、
前記キャパシタの前記第１端の電圧レベルが、前記第１インバータの閾値以上の状態である第１相では、前記第２バイアス電流が前記キャパシタの前記第２端から前記第１端に向かう方向に流れ、
前記キャパシタの前記第１端の電圧レベルが、前記閾値未満の状態である第２相では、前記第３バイアス電流が前記キャパシタの前記第１端から前記第２端に向かう方向に流れるように構成されている請求項１に記載の発振回路。

【請求項3】

前記バイアス電流生成回路は、前記第３バイアス電流が、前記第１バイアス電流および前記第２バイアス電流よりも大きくなるように構成されている請求項２に記載の発振回路。

【請求項4】

前記第１インバータは、第１トランジスタ及び第２トランジスタを含み、
前記第２インバータは、第３トランジスタ及び第４トランジスタを含み、
前記充放電制御回路は、第５トランジスタ及び第６トランジスタを含み、
前記第１トランジスタ及び前記第２トランジスタのそれぞれの制御端は、前記キャパシタの前記第１端に接続され、
前記第３トランジスタ及び前記第４トランジスタのそれぞれの制御端は、前記第１トランジスタの第１端及び前記第２トランジスタの第１端に接続され、
前記第５トランジスタの制御端は前記キャパシタの前記第２端に接続され、前記第５トランジスタの第１端は接地端に接続され、前記第５トランジスタの第２端は、前記第６トランジスタの第１端に接続され、
前記第６トランジスタの制御端は、前記複数のインバータ段のいずれかの出力端に接続され、前記第６トランジスタの第２端は前記バイアス電流生成回路に接続されている、請求項２に記載の発振回路。

【請求項5】

バイアス電流生成回路は、前記バイアス電流の大きさを変更可能なように構成されている請求項１に記載の発振回路。

【請求項6】

前記キャパシタは、静電容量を変更可能な可変コンデンサである請求項１から５のいずれかに記載の発振回路。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書中に開示されている発明は、発振回路に関する。

【背景技術】

【0002】

発振回路の一種として、リングオシレータがある（特許文献１の図３参照）。このようなリングオシレータは、ループ経路を形成するようにリング状に形成された複数段のインバータを備えている。各段のインバータには、それぞれキャパシタが接続されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１７－１４３４１６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところで、一般的に、リングオシレータは、各段のインバータに接続されたキャパシタの容量、各段のインバータに流れるバイアス電流、及び各段のインバータの閾値で、発振周波数が決まる。換言すると、各段のインバータに流れるバイアス電流を変化させると、発振周波数もそれに連動して変化してしまう。このため、所定の発振周波数を得つつ、消費電力を低下させることが困難であった。

【課題を解決するための手段】

【0005】

本明細書中に開示されている発振回路は、複数段のインバータと、キャパシタと、充放電制御回路と、バイアス電流生成回路と、を備えている。複数段のインバータは、ループ経路を形成するようにリング状に接続されている。キャパシタは、ループ経路上に直列に接続されている。充放電制御回路は、複数段のインバータのいずれかの出力に応じてキャパシタの第１端の電圧レベルをパルス駆動することによりキャパシタの充放電を行うように構成されている。バイアス電流生成回路は、複数段のインバータ及び充放電制御回路のそれぞれにバイアス電流を供給するように構成されている。

【発明の効果】

【0006】

本明細書中に開示されている発振回路によれば、消費電力を低下させることが可能になる。

【図面の簡単な説明】

【0007】

【図1】図１は、比較例の発振回路の実施形態の概略構成を示す図である。

【図2】図２は、本開示の発振回路の実施形態の概略構成を示す図である。

【図3】図３は、第１相および第２相におけるインバータの出力端の電圧レベル、インバータの出力端の電圧レベル、インバータの出力端の電圧レベル、およびキャパシタの第１端（＝インバータの入力端との接続端）の電圧レベルを示すタイミングチャートである。

【図4】図４は、発振回路Ｘの構成を示すブロック図である。

【発明を実施するための形態】

【0008】

＜比較例の発振回路Ｙ＞
初めに、比較例の発振回路Ｙについて、本開示の発振回路Ｘとの比較例として説明する。図１は、比較例の発振回路Ｙの実施形態の概略構成を示す図である。

【0009】

図１に示すように、発振回路Ｙは、複数段のインバータ（ここではインバータＩＶ１～ＩＶ３）と、キャパシタＣ１～Ｃ３と、バイアス電流生成回路２ａと、を有する。発振回路Ｙは、クロック信号ＣＫを生成し、インバータＩＶ４に入力する。

【0010】

インバータＩＶ１～ＩＶ３は、ループ経路を形成するようにリング状に接続されている。具体的には、インバータＩＶ１の出力端は、キャパシタＣ２の一端と共に、インバータＩＶ２の入力端に接続されている。インバータＩＶ２の出力端は、キャパシタＣ３の一端と共に、インバータＩＶ３の入力端に接続されている。インバータＩＶ３の出力端は、キャパシタＣ１の一端およびインバータＩＶ４の入力端と共に、インバータＩＶ１の入力端に接続されている。キャパシタＣ１～Ｃ３のそれぞれの他端は、接地端に接続されている。

【0011】

バイアス電流生成回路２ａは、電流出力回路Ｉｄと、カレントミラーＣＭ１と、を含む。電流出力回路Ｉｄは、基準電流Ｉ０を出力する。カレントミラーＣＭ１は、基準電流Ｉ０をミラーリングして、第１バイアス電流Ｉ１～第３バイアス電流Ｉ３をそれぞれインバータＩＶ１～ＩＶ３へ供給する。具体的には、第１バイアス電流Ｉ１をインバータＩＶ１に、第２バイアス電流Ｉ２をインバータＩＶ２に、第３バイアス電流Ｉ３をインバータＩＶ３に供給する。

【0012】

インバータＩＶ１～ＩＶ３は、カレントミラーＣＭ１と接地端（不図示）との間に直列に接続されたＰチャネル型ＭＯＳＦＥＴ[Metal Oxide Semiconductor Field Effect Transistor]とＮチャネル型ＭＯＳＦＥＴを含むＣＭＯＳ［Complementary MOS］インバータであってもよい（図示省略）。

【0013】

インバータＩＶ１～ＩＶ３は、入力端の電圧レベルが閾値以上の状態で、出力端の電圧レベルがローレベル（＝グランドレベル）となるように構成されている。また、インバータＩＶ１～ＩＶ３は、入力端の電圧レベルが閾値未満の状態で、出力端の電圧がハイレベルとなるように構成されている。以下、インバータＩＶ１の閾値を「閾値ｔ１」とも称する。

【0014】

インバータＩＶ４は、入力されたクロック信号ＣＫに応じた出力信号Ｓ（＝クロック信号ＣＫの論理レベルが反転された矩形波信号）を生成する。出力信号Ｓの周波数を、単に「発振周波数」と称する。なお、出力信号Ｓが発振回路Ｙの最終出力であると理解した場合、インバータＩＶ４は発振回路Ｙの構成要素として理解され得る。

【0015】

キャパシタＣ１～Ｃ３は、第１バイアス電流Ｉ１～第３バイアス電流Ｉ３によって充電される。本図に即して述べると、キャパシタＣ１は、第３バイアス電流Ｉ３によって充電される。キャパシタＣ２は、第１バイアス電流Ｉ１によって充電される。キャパシタＣ３は、第２バイアス電流Ｉ２によって充電される。従って、第１バイアス電流Ｉ１～第３バイアス電流Ｉ３の大きさに応じて、キャパシタＣ１～Ｃ３の充電速度は変化する。キャパシタＣ１～Ｃ３の充電速度に応じて、インバータＩＶ１～ＩＶ３の出力遅延の遅延量も変化する。この遅延量が変化すると、クロック信号ＣＫの周波数が変化する。

【0016】

例えば、第１バイアス電流Ｉ１～第３バイアス電流Ｉ３が大きくなると、キャパシタＣ１～Ｃ３の充電速度が速くなり、インバータＩＶ１～ＩＶ３の遅延量が小さくなる。すると、クロック信号ＣＫの周波数は高くなり、発振周波数も高くなる。

【0017】

換言すると、発振回路Ｙは、キャパシタＣ１～Ｃ３の容量、第１バイアス電流Ｉ１～第３バイアス電流Ｉ３の大きさ、及びインバータＩＶ１～３のそれぞれの閾値によって、発振周波数が決まる。

【0018】

このように、発振回路Ｙは、第１バイアス電流Ｉ１～第３バイアス電流Ｉ３と発振周波数とが互いに連動しているため、所望の発振周波数の出力信号Ｓを得つつ、消費電力を低下させることが困難であった。

【0019】

＜本開示の発振回路Ｘ＞
次に、本開示の発振回路Ｘについて説明する。なお、以下では、発振回路Ｘの構成について比較例に係る発振回路Ｙとの相違点を述べ、発振回路Ｙと同様の構成は同じ符号を付して説明を省略している。

【0020】

図２は、本開示の発振回路Ｘの実施形態の概略構成を示す図である。図３は、上から順に、第１相および第２相におけるインバータＩＶ４の出力端の電圧レベル、インバータＩＶ２の出力端の電圧レベル、インバータＩＶ１の出力端の電圧レベル、およびキャパシタＣ１の第１端（＝インバータＩＶ１の入力端との接続端）の電圧レベルを示すタイミングチャートである。

【0021】

図２に示すように、発振回路Ｘは、複数段のインバータ（ここではインバータＩＶ１、ＩＶ２）と、キャパシタＣ１と、充放電制御回路３と、バイアス電流生成回路２ｂと、インバータＩＶ４と、を有する。発振回路Ｘは、クロック信号ＣＫを生成し、クロック信号ＣＫをインバータＩＶ４に入力する。

【0022】

インバータＩＶ１、ＩＶ２およびキャパシタＣ１は、ループ経路を形成するようにリング状に接続されている。具体的には、インバータＩＶ１の出力端は、インバータＩＶ２の入力端に接続されている。キャパシタＣ１の第１端は、インバータＩＶ１の入力端に接続されている。キャパシタＣ１の第２端は、インバータＩＶ２の出力端に接続されている。

【0023】

充放電制御回路３の第１端は、バイアス電流生成回路２ｂの出力端（＝第３バイアス電流Ｉ３の出力端）に接続されている。充放電制御回路３の第２端は、インバータＩＶ２の出力端と共に、キャパシタＣ１の第２端に接続されている。充放電制御回路３の第３端は、キャパシタＣ１の第１端と共にインバータＩＶ１の入力端に接続されている。充放電制御回路３の第４端は、インバータＩＶ４の出力端（＝出力信号Ｓの印加端）に接続されている。

【0024】

バイアス電流生成回路２ｂは、電流出力回路Ｉｄと、カレントミラーＣＭ２と、を含む。カレントミラーＣＭ２は、基準電流Ｉ０をミラーリングして、第１バイアス電流Ｉ１～第３バイアス電流Ｉ３をそれぞれインバータＩＶ１、ＩＶ２、及び充放電制御回路３へ供給する。具体的には、第１バイアス電流Ｉ１をインバータＩＶ１に、第２バイアス電流Ｉ２をインバータＩＶ２に、第３バイアス電流Ｉ３を充放電制御回路３に供給する。

【0025】

インバータＩＶ４の入力端は、インバータＩＶ１の出力端と共に、インバータＩＶ２の入力端に接続されている。

【0026】

インバータＩＶ４は、入力端の電圧レベル（＝クロック信号ＣＫの電圧レベル）が閾値以上になると、出力端の電圧レベル（＝出力信号Ｓの電圧レベル）がグランドレベルとなるように構成されている。また、インバータＩＶ４は、入力端の電圧レベルが閾値未満になると、出力端の電圧が電源電圧レベル（＝Ｖｒｅｇ）となるように構成されている。

【0027】

充放電制御回路３はインバータＩＶ４の出力（＝インバータＩＶ４の出力端の電圧レベル、すなわち出力信号Ｓの電圧レベル）に応じて、キャパシタＣ１の第１端の電圧レベルを、第１レベルと、第２レベルとに交互に変化させるようにパルス駆動することで、キャパシタＣ１の充放電を行うように構成されている。

【0028】

具体的には、次の通りである。図３に示すように、インバータＩＶ４の出力端の電圧レベルが電源電圧レベル（＝Ｖｒｅｇ）の状態で、充放電制御回路３は、キャパシタＣ１の第１端の電圧レベルを、第１レベルにする。第１レベルとは、インバータＩＶ１の閾値ｔ１以上の値の電圧レベルである。

【0029】

また、インバータＩＶ４の出力端の電圧レベルがグランドレベルの状態で、充放電制御回路３は、キャパシタＣ１の第１端の電圧レベルを、第２レベルにする。第２レベルとは、インバータＩＶ１の閾値ｔ１未満の値の電圧レベルである。以下、キャパシタＣ１の第１端の電圧レベルが第１レベルの状態を第１相、同電圧レベルが第２レベルの状態を第２相とする。

【0030】

第１相のとき、キャパシタＣ１には第２バイアス電流Ｉ２が供給される。このとき、第２バイアス電流Ｉ２は、インバータＩＶ２を通り、キャパシタＣ１の第２端側から第１端側に向かって流れる（図２参照）。このとき、キャパシタＣ１の電荷量は徐々に減少する。換言すると、このとき、キャパシタＣ１は放電している。

【0031】

一方、第２相のとき、キャパシタＣ１には第３バイアス電流Ｉ３が供給される。このとき、第３バイアス電流Ｉ３は、充放電制御回路３を通って、キャパシタＣ１の第１端側から第２端側に向かって流れる（図２参照）。このとき、キャパシタＣ１の電荷量は徐々に増加する。換言すると、このとき、キャパシタＣ１は充電される。

【0032】

ここで、キャパシタＣ１の第１端の電圧レベルは、キャパシタＣ１の第２端の電圧レベル（＝インバータＩＶ２の出力端の電圧レベル）に、キャパシタＣ１のもつ電圧（＝キャパシタＣ１の静電容量と電荷量との乗算値）を足し合わせた値になる。このため、第１相のとき、キャパシタＣ１の第１端の電圧レベルは、キャパシタＣ１の電荷量の減少に伴って、徐々に低下するものとなる（図３参照）。また、第２相のとき、キャパシタＣ１の第１端の電圧レベルは、キャパシタＣ１の電荷量の増加に伴って、徐々に増加するものとなる（図３参照）。

【0033】

第１相から第２相への切り替わりは、次の通りである。第１相において、キャパシタＣ１の第１端の電圧レベルが徐々に低下し、インバータＩＶ１の閾値ｔ１を下回ると、インバータＩＶ１の出力端（＝インバータＩＶ２の入力端およびインバータＩＶ４の入力端）の電圧レベルが、ローレベル（＝グランドレベル、即ちインバータＩＶ２の閾値未満の電圧レベル）から電源電圧レベル（＝インバータＩＶ２の閾値以上のレベル）に立ち上がる。

【0034】

すると、インバータＩＶ２の出力端の電圧レベルがローレベル（＝グランドレベル）に立ち下がり、かつ発振回路Ｘの出力信号Ｓ（＝インバータＩＶ４の出力端の電圧レベル）がローレベル（＝グランドレベル）に立ち下る。これにより、キャパシタＣ１の第１端の電圧レベルが、上述した第２レベルになる。このように、第１相から第２相に切り替わる。

【0035】

第２相から第１相への切り替わりは、次の通りである。第２相において、キャパシタＣ１の第１端の電圧レベルが徐々に増加し、インバータＩＶ１の閾値ｔ１に到達すると、インバータＩＶ１の出力端（＝インバータＩＶ２の入力端）の電圧レベルが、ハイレベル（＝電源電圧レベル）からローレベル（＝グランドレベル、即ちインバータＩＶ２の閾値未満の電圧レベル）に立ち下がる。

【0036】

すると、インバータＩＶ２の出力端の電圧レベルがハイレベルに立ち上がり、かつ発振出力（インバータＩＶ４の出力端の電圧レベル）がハイレベル（＝電源電圧レベル）に立ち上がる。これにより、キャパシタＣ１の第１端の電圧レベルが、上述した第１レベルになる。このように、第２相から第１相に切り替わる。

【0037】

上述した通り、キャパシタＣ１は、第３バイアス電流Ｉ３によって充電される。キャパシタＣ１の充電速度は、第３バイアス電流Ｉ３の大きさに応じて変化する。充電速度とは、第２相の始期（＝充電開始時点）から、第１相の終期（＝充電終了時点）に達するまでの速さである。換言すると、キャパシタＣ１の電荷量が、所定量（キャパシタＣ１の第１端の電圧レベルが閾値ｔ１に達する量）に達するまでの速さである。

【0038】

インバータＩＶ１の出力遅延の遅延量は、キャパシタＣ１の充電速度に応じて変化する。従って、クロック信号ＣＫの周波数は、この遅延量、ひいては第３バイアス電流Ｉ３の大きさ応じて変化する。

【0039】

例えば、第３バイアス電流Ｉ３が大きくなると、キャパシタＣ１の充電速度が速くなり、インバータＩＶ１の遅延量が小さくなる。すると、クロック信号ＣＫの周波数は高くなる。反対に、第３バイアス電流Ｉ３が小さくなると、クロック信号ＣＫの周波数は低くなる。

【0040】

ここで、第１バイアス電流Ｉ１および第２バイアス電流Ｉ２の大きさは、クロック信号ＣＫの周波数の値に直接寄与していない。このため、クロック信号ＣＫの周波数を所定の値に設定した状態で、第１バイアス電流Ｉ１および第２バイアス電流Ｉ２を、インバータＩＶ１、ＩＶ２を駆動可能な範囲内で小さくすることができる。このため、発振回路Ｘは、所望の発振周波数の出力信号Ｓを得つつ、比較的低電力なものにすることができる。

【0041】

また、インバータＩＶ１、ＩＶ２の閾値は、クロック信号ＣＫの周波数、すなわち発振周波数に直接関与していない。このため、発振回路Ｘは、インバータＩＶ１、ＩＶ２の製品ばらつきの影響を受けにくくなり、比較的精度よく所望の発振周波数の出力信号Ｓを得ることができる。

【0042】

本開示の発振回路Ｘの構成について、さらに詳細に説明する。図４は、発振回路Ｘの構成を示すブロック図である。

【0043】

図４に示すように、カレントミラーＣＭ２は、トランジスタＴＣａ～ＴＣｄを含んで構成されている。トランジスタＴＣａ～ＴＣｄは、Ｐチャネル型ＭＯＳＦＥＴである。

【0044】

トランジスタＴＣａ～ＴＣｄのソースは、それぞれ電源電圧Ｖｒｅｇの印加端に接続されている。トランジスタＴＣａ～ＴＣｄのゲートは、それぞれトランジスタＴＣａのドレインに接続されている。トランジスタＴＣａのドレインは、電流出力回路Ｉｄに接続されている。

【0045】

トランジスタＴＣｂのドレインは、インバータＩＶ１（後述するトランジスタＴ１ａのソース）に接続されている。トランジスタＴＣｃのドレインは、インバータＩＶ２（後述するトランジスタＴ２ａのソース）に接続されている。トランジスタＴＣｄのドレインは、充放電制御回路３の第１端（後述するトランジスタＴ３ａのソース）に接続されている。

【0046】

インバータＩＶ１は、トランジスタＴ１ａと、トランジスタＴ１ｂと、を含んで構成されている。トランジスタＴ１ａは、Ｐチャネル型ＭＯＳＦＥＴである。トランジスタＴ１ｂは、Ｎチャネル型ＭＯＳＦＥＴである。

【0047】

トランジスタＴ１ａのゲートおよびトランジスタＴ１ｂのゲートは、インバータＩＶ１の入力端を構成している。すなわち、トランジスタＴ１ａのゲートは、トランジスタＴ１ｂのゲートと共に、キャパシタＣ１の第１端に接続されている。

【0048】

トランジスタＴ１ａのドレインおよびトランジスタＴ１ｂのドレインは、インバータＩＶ１の出力端を構成している。すなわち、トランジスタＴ１ａのドレインは、トランジスタＴ１ｂのドレインと共に、インバータＩＶ２の入力端（後述するトランジスタＴ２ａのゲートおよびトランジスタＴ２ｂのゲート）に接続されている。トランジスタＴ１ｂのソースは、接地端に接続されている。

【0049】

インバータＩＶ１は、入力端の電圧レベル（＝トランジスタＴ１ａのゲートおよびトランジスタＴ１ｂのゲートの電圧レベル）が閾値ｔ１以上になると、トランジスタＴ１ａがオフし、かつトランジスタＴ１ｂがオンするように構成されている。

【0050】

インバータＩＶ２は、トランジスタＴ２ａと、トランジスタＴ２ｂとを含んで構成されている。トランジスタＴ２ａは、Ｐチャネル型ＭＯＳＦＥＴである。トランジスタＴ２ｂは、Ｎチャネル型ＭＯＳＦＥＴである。

【0051】

トランジスタＴ２ａのゲートおよびトランジスタＴ２ｂのゲートは、インバータＩＶ２の入力端を構成している。

【0052】

トランジスタＴ２ａのドレインおよびトランジスタＴ２ｂのドレインは、インバータＩＶ２の出力端を構成している。すなわち、トランジスタＴ２ａのドレインは、トランジスタＴ２ｂのドレインと共に、キャパシタＣ１の第２端と、充放電制御回路３の第２端（後述するトランジスタＴ３ｂのゲート）と、に接続されている。トランジスタＴ２ｂのソースは、接地端に接続されている。

【0053】

インバータＩＶ２は、入力端の電圧レベル（＝トランジスタＴ２ａのゲートおよびトランジスタＴ２ｂのゲートの電圧レベル）が閾値以上になると、トランジスタＴ２ａがオフし、かつトランジスタＴ２ｂがオンするように構成されている。

【0054】

充放電制御回路３は、トランジスタＴ３ａと、トランジスタＴ３ｂとを含んで構成されている。トランジスタＴ３ａのゲートは、インバータＩＶ４の出力端に接続されている。トランジスタＴ３ａのドレインは、トランジスタＴ３ｂのドレインと共に、キャパシタＣ１の第１端に接続されている。トランジスタＴ３ｂのソースは、接地端に接続されている。

【0055】

充放電制御回路３は、トランジスタＴ３ａのゲートの電圧レベルが所定の閾値以上になると、トランジスタＴ３ａがオフする。また、充放電制御回路３は、トランジスタＴ３ｂのゲートの電圧レベルが所定の閾値以上になると、トランジスタＴ３ｂがオンするように構成されている。また、充放電制御回路３は、トランジスタＴ３ａのゲートの電圧レベルが閾値未満になると、トランジスタＴ３ａがオンする。また、充放電制御回路３は、トランジスタＴ３ｂのゲートの電圧レベルが所定の閾値未満になると、トランジスタＴ３ｂがオフするように構成されている。

【0056】

上述した通り、第１相のとき、インバータＩＶ４の発振出力（＝インバータＩＶ４の出力端の電圧レベル、すなわちトランジスタＴ３ａのゲートの電圧レベル）は、電源電圧レベル（＝Ｖｒｅｇ，すなわち充放電制御回路３の閾値以上の電圧レベル）である。このため、トランジスタＴ３ａはオフする。また、第１相のとき、インバータＩＶ２の出力端の電圧レベル、すなわちトランジスタＴ３ｂのゲートの電圧レベルは、トランジスタＴ３ｂの閾値以上になる。このため、トランジスタＴ３ｂはオンしている。

【0057】

また、このとき、キャパシタＣ１の第１端の電圧レベル（＝トランジスタＴ１ａのゲートおよびトランジスタＴ１ｂのゲートの電圧レベル）が、インバータＩＶ１の閾値ｔ１以上である。このため、トランジスタＴ１ａがオフし、かつトランジスタＴ１ｂがオンしている。

【0058】

また、このとき、インバータＩＶ１の出力端の電圧レベル（＝トランジスタＴ２ａのゲートおよびトランジスタＴ２ｂのゲートの電圧レベル）が、ローレベル（＝グランドレベル）になっている。これにより、トランジスタＴ２ａはオンし、トランジスタＴ２ｂはオフしている。

【0059】

従って、第１相のとき、第２バイアス電流Ｉ２が、トランジスタＴ２ａのソースからドレインに向かって流れ、キャパシタＣ１の第２端側から第１端側に向かって流れ、トランジスタＴ３ｂのドレインからソースに向かって流れ、接地端に流れ込む。

【0060】

一方、第２相のときに、上述した通り、インバータＩＶ４の発振出力（＝トランジスタＴ３ａのゲートの電圧レベル）は、グランドレベル（＝充放電制御回路３の閾値未満の電圧レベル）である。このため、トランジスタＴ３ａがオンする。また、第２相のとき、インバータＩＶ２の出力端の電圧レベル、すなわちトランジスタＴ３ｂのゲートの電圧レベルは、トランジスタＴ３ｂの閾値未満になる。このため、トランジスタＴ３ｂがオフしている。

【0061】

また、このとき、キャパシタＣ１の第１端の電圧レベル（＝トランジスタＴ１ａのゲートおよびトランジスタＴ１ｂのゲートの電圧レベル）は、上述した通り、インバータＩＶ１の閾値ｔ１未満である。このため、トランジスタＴ１ａがオンし、かつトランジスタＴ１ｂがオフしている。

【0062】

また、このとき、インバータＩＶ１の出力端の電圧レベル（＝トランジスタＴ２ａのゲートおよびトランジスタＴ２ｂのゲートの電圧レベル）が、ハイレベル（＝電源電圧レベル）になっている。これにより、トランジスタＴ２ａはオフし、トランジスタＴ２ｂはオンしている。

【0063】

従って、第２相のとき、第３バイアス電流Ｉ３が、トランジスタＴ３ａのソースからドレインに向かって流れ、キャパシタＣ１の第１端側から第２端側に向かって流れ、トランジスタＴ２ｂのドレインからソースに向かって流れ、接地端に流れ込む。

【0064】

なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本開示の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【0065】

例えば、上記実施形態に係る発振回路Ｘの複数段のインバータは、２つのインバータ（インバータＩＶ１、ＩＶ２）から構成されるものを例示しているが、３つ以上（好ましくは、偶数個）のインバータから構成されているものとすることができる。

【0066】

また、上記実施形態に係る発振回路Ｘの電流出力回路Ｉｄは、基準電流Ｉ０を変更可能なように構成することができる。基準電流Ｉ０を変更することで、第１バイアス電流Ｉ１～第３バイアス電流Ｉ３の大きさを変更し、キャパシタＣ１の充電速度を調整可能となっている。これにより、発振回路Ｘは、発振周波数を適宜調整可能なものとなる。

【0067】

図３を用いてより詳細に説明すると、第３バイアス電流Ｉ３を大きくすると、キャパシタＣ１の第１端の電圧レベルを示すグラフの傾きが大きくなる。このため、第１相では、同電圧レベルが閾値ｔ１を下回るまでの時間が短くなり、第２相では、同電圧レベルが閾値ｔ１に達するまでの時間が短くなる。

【0068】

反対に、第３バイアス電流Ｉ３を小さくすると、キャパシタＣ１の第１端の電圧レベルを示すグラフの傾きが小さくなる。このため、第１相では、同電圧レベルが閾値ｔ１を下回るまでの時間が長くなり、第２相では、同電圧レベルが閾値ｔ１に達するまでの時間が長くなる。

【0069】

上述した通り、キャパシタＣ１の充電速度に応じてインバータＩＶ１の出力遅延の遅延量も変化し、クロック信号ＣＫの周波数も変化する。従って、電流出力回路Ｉｄによって基準電流Ｉ０を変更してキャパシタＣ１の充電速度を調整することで、発振回路Ｘの発振周波数を適宜調整可能となる。

【0070】

また、上記実施形態に係る発振回路Ｘは、キャパシタＣ１として、静電容量を変更可能な、可変コンデンサ（いわゆるトリミングコンデンサ）を採用することができる。静電容量を変更すると、キャパシタＣ１の充電速度も変化する。この静電容量とキャパシタＣ１の充電速度の関係により、キャパシタＣ１を可変コンデンサとすることで、発振回路Ｘは、発振周波数を適宜調整可能なものとなる。

【0071】

図３を用いて具体的に説明すると、キャパシタＣ１の静電容量を増加させると、キャパシタＣ１の第１端の電圧レベルの振幅（＝最大電圧と最小電圧との幅）が大きくなる。すると、第１相においては、同電圧レベルが閾値を下回るまでの時間が長くなり、第２相においては、同電圧レベルが閾値に達するまでの時間が長くなる。

【0072】

このように、キャパシタＣ１を可変コンデンサとすることで、静電容量を変更して発振回路Ｘの発振周波数を調整可能となる。

【0073】

上記実施形態に係る発振回路Ｘは、上述したように電流出力回路Ｉｄを基準電流Ｉ０を変更可能なように構成し、かつキャパシタＣ１として可変コンデンサを採用した構成が好ましい。

【0074】

この場合、基準電流Ｉ０を小さくし過ぎると、第１バイアス電流Ｉ１～第３バイアス電流Ｉ３によってインバータＩＶ１、ＩＶ２および充放電制御回路３を駆動できなくなるおそれがある。

【0075】

そこで、この構成を採用する場合、基準電流Ｉ０を、第１バイアス電流Ｉ１～第３バイアス電流Ｉ３によってインバータＩＶ１、ＩＶ２および充放電制御回路３を駆動可能となる範囲内で変更して発振周波数を大まかに変更し、キャパシタＣ１（＝可変コンデンサ）の静電容量を変更することで発振周波数をさらに微調整することが可能になる。

【0076】

明細書中に開示されている発振回路（Ｘ）は、ループ経路を形成するようにリング状に接続された複数段のインバータ（ＩＶ１、ＩＶ２）と、ループ経路上に直列に接続されたキャパシタ（Ｃ１）と、複数段のインバータ（ＩＶ１、ＩＶ２）のいずれかの出力に応じてキャパシタ（Ｃ１）の第１端の電圧レベルをパルス駆動することによりキャパシタ（Ｃ１）の充放電を行うように構成された充放電制御回路（３）と、複数段のインバータ（ＩＶ１、ＩＶ２）及び充放電制御回路（３）のそれぞれにバイアス電流（Ｉ１～Ｉ３）を供給するように構成されたバイアス電流生成回路（２ｂ）と、を備える構成（第１の構成）とされている。

【0077】

なお、第１の構成からなる発振回路（Ｘ）は、キャパシタ（Ｃ１）の第１端は、複数段のインバータ（ＩＶ１、ＩＶ２）のうちの第１インバータ（ＩＶ１）の入力端に接続され、キャパシタ（Ｃ１）の第２端は、複数段のインバータ（ＩＶ１、ＩＶ２）のうちの第２インバータ（ＩＶ２）の出力端との間に直列に接続され、バイアス電流生成回路（２ｂ）は、バイアス電流（Ｉ１～Ｉ３）として、第１インバータ（ＩＶ１）に第１バイアス電流（Ｉ１）を供給し、第２インバータ（ＩＶ２）に第２バイアス電流（Ｉ２）を供給し、充放電制御回路（３）に第３バイアス電流（Ｉ２）を供給し、キャパシタ（Ｃ１）の第１端の電圧レベルが、第１インバータ（ＩＶ１）の閾値（ｔ１）以上の状態である第１相では、第２バイアス電流（Ｉ２）がキャパシタ（Ｃ１）の第２端から第１端に向かう方向に流れ、キャパシタ（Ｃ１）の第１端の電圧レベルが、閾値（ｔ１）未満の状態である第２相では、第３バイアス電流（Ｉ２）がキャパシタ（Ｃ１）の第１端から第２端に向かう方向に流れる構成（第２の構成）とするとよい。

【0078】

また、第２の構成からなる発振回路（Ｘ）は、バイアス電流生成回路（２ｂ）は、第３バイアス電流（Ｉ３）が、第１バイアス電流（Ｉ１）および第２バイアス電流（Ｉ２）よりも大きくなる構成（第３の構成）とするとよい。

【0079】

また、第２の構成または第３の構成からなる発振回路（Ｘ）は、第１インバータ（ＩＶ１）は、第１トランジスタ（Ｔ１ａ）及び第２トランジスタ（Ｔ１ｂ）を含み、第２インバータ（ＩＶ２）は、第３トランジスタ（Ｔ２ａ）及び第４トランジスタ（Ｔ２ｂ）を含み、充放電制御回路（３）は、第５トランジスタ（Ｔ３ａ）及び第６トランジスタ（Ｔ３ｂ）を含み、第１トランジスタ（Ｔ１ａ）及び第２トランジスタ（Ｔ１ｂ）のそれぞれの制御端は、キャパシタ（Ｃ１）の第１端に接続され、第３トランジスタ（Ｔ２ａ）及び第４トランジスタ（Ｔ２ｂ）のそれぞれの制御端は、第１トランジスタ（Ｔ１ａ）の第１端及び第２トランジスタ（Ｔ１ｂ）の第１端に接続され、第５トランジスタ（Ｔ３ａ）の制御端はキャパシタ（Ｃ１）の第２端に接続され、第５トランジスタ（Ｔ３ａ）の第１端は接地端に接続され、第５トランジスタ（Ｔ３ａ）の第２端は、第６トランジスタ（Ｔ３ｂ）の第１端に接続され、第６トランジスタ（Ｔ３ｂ）の制御端は、複数のインバータ段のいずれかの出力端に接続され、第６トランジスタ（Ｔ３ｂ）の第２端はバイアス電流生成回路（２ｂ）に接続されている構成（第４の構成）とするとよい。

【0080】

また、第１の構成から第４の構成のいずれかの構成からなる発振回路（Ｘ）は、バイアス電流生成回路（２ｂ）は、バイアス電流（Ｉ１～Ｉ３）の大きさを変更可能な構成（第５の構成）とするとよい。

【0081】

また、第１の構成から第５の構成のいずれかの構成からなる発振回路（Ｘ）は、キャパシタ（Ｃ１）は、静電容量を変更可能な可変コンデンサである構成（第６の構成）とするとよい。

【0082】

第１の構成に係る発振回路（Ｘ）によれば、充放電制御回路（３）によってキャパシタ（Ｃ１）を充放電することで、各インバータ（ＩＶ１、ＩＶ２）に供給されるバイアス電流（Ｉ１、Ｉ２）を小さくしつつ、所望の発振周波数を得ることが可能になる。これにより、消費電力を低下させることが可能になる。

【0083】

第２の構成に係る発振回路（Ｘ）によれば、所望の発振周波数を得つつ、第１バイアス電流（Ｉ１）および第２バイアス電流（Ｉ２）を小さくすることが可能になる。従って、より好適に消費電力を低減可能となっている。

【0084】

第３の構成に係る発振回路（Ｘ）によれば、所望の発振周波数を得つつ、第１バイアス電流（Ｉ１）および第２バイアス電流（Ｉ２）を小さくすることが可能になる。

【0085】

第４の構成に係る発振回路（Ｘ）によれば、所望の発振周波数を得つつ、第１バイアス電流（Ｉ１）および第２バイアス電流（Ｉ２）を小さくすることが可能な発振回路を提供することが可能になる。

【0086】

第５の構成に係る発振回路（Ｘ）によれば、所望の発振周波数を得つつ、消費電力を低減可能な発振回路において、発振回路の発振周波数を変更可能になる。

【0087】

第６の構成に係る発振回路（Ｘ）によれば、所望の発振周波数を得つつ、消費電力を低減可能な発振回路において、発振回路の発振周波数を変更可能になる。

【産業上の利用可能性】

【0088】

本開示に係る発振回路は、スイッチング電源等に利用することができる。

【符号の説明】

【0089】

２ａ、２ｂ バイアス電流生成回路
３ 充放電制御回路
Ｃ１～Ｃ３ キャパシタ
ＣＫ クロック信号
ＣＭ１、ＣＭ２ カレントミラー
Ｉ０ 基準電流
Ｉ１～Ｉ３ 第１バイアス電流
ＩＶ１～ＩＶ４ インバータ
Ｉｄ 電流出力回路
Ｔ１ａ トランジスタ
Ｔ１ｂ トランジスタ
Ｔ２ａ トランジスタ
Ｔ２ｂ トランジスタ
Ｔ３ａ トランジスタ
Ｔ３ｂ トランジスタ
ＴＣａ トランジスタ
ＴＣｂ トランジスタ
ＴＣｃ トランジスタ
ＴＣｄ トランジスタ
Ｖｒｅｇ 電源電圧
Ｘ、Ｙ 発振回路
ｔ１ 閾値

【図1】

【図2】

【図3】

【図4】