特開 2024-127492 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024127492

(43)【公開日】2024-09-20

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H03M 9/00 20060101AFI20240912BHJP

【ＦＩ】

H03M9/00 300

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2023036680

(22)【出願日】2023-03-09

(71)【出願人】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】黒田 忠克

(57)【要約】

【課題】クロック信号を送る信号線は不要で、周波数の正確な発振器を不要とするシリアルパラレル変換回路を有する半導体装置を提供する。
【解決手段】入力端子７と、ワンショットパルス生成回路２と、シリアルパラレル変換回路４と、を備え、前記入力端子７は、前記ワンショットパルス生成回路２の入力端子２１と前記シリアルパラレル変換回路４のデータ信号入力端子４１と、に接続され、前記入力端子７に入力される信号は、スタートビットとデータ信号であり、前記ワンショットパルス生成回路２は、遅延回路８を有し、前記ワンショットパルス生成回路２のクロック信号出力端子２２は、前記シリアルパラレル変換回路４のクロック信号入力端子４２に接続される半導体装置１とした。
【選択図】図１

【特許請求の範囲】

【請求項1】

入力端子と、
パルス生成回路と、
シリアルパラレル変換回路と、を備え、
前記入力端子は、前記シリアルパラレル変換回路のデータ信号入力端子と前記パルス生成回路の入力端子と、に接続され、
前記入力端子に入力される信号は、スタートビットとデータ信号であり、
前記パルス生成回路は、遅延回路を有し、
前記パルス生成回路の出力端子は、前記シリアルパラレル変換回路のクロック信号入力端子に接続されることを特徴とする半導体装置。

【請求項2】

更に、ゲート回路制御信号生成回路と、
ゲート回路と、
ヒューズ回路と、を備え、
前記パルス生成回路の出力端子は、更に前記ゲート回路制御信号生成回路の入力端子に接続され、
前記ゲート回路は、前記シリアルパラレル変換回路と前記ヒューズ回路との中間に接続される請求項１記載の半導体装置。

【請求項3】

前記データ信号は、１ビットのデータ信号である請求項１若しくは請求項２記載の半導体装置。

【請求項4】

前記パルス生成回路は、ワンショットパルス生成回路である請求項１若しくは請求項２記載の半導体装置。

【請求項5】

前記ゲート回路制御信号生成回路は、バイナリカウンタと、デコーダを構成する組み合わせ回路と、を備え、
前記バイナリカウンタの出力端子は、前記デコーダを構成する組み合わせ回路の入力端子に接続され、
前記デコーダを構成する組み合わせ回路は、所望のカウント値で活性論理を出力できる論理構成となっている、請求項２記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、シリアルパラレル変換回路を有する半導体装置に関する。

【背景技術】

【0002】

シリアルパラレル変換回路の信号入力部は、クロック同期入力回路と調歩同期入力回路が知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平８―２０４５８２号公報。

【発明の概要】

【発明が解決しようとする課題】

【0004】

クロック同期入力回路は、情報を送る信号線以外にクロック信号を送る信号線が必要であるが、受信側（シリアルパラレル変換回路側）に周波数の正確なクロック発振器は不要という特徴がある。調歩同期入力回路は、クロック信号を送る信号線は不要であるが、受信側に周波数の正確なクロック発振器が必要という特徴がある。

【0005】

本発明は、クロック信号を送る信号線は不要で、かつ周波数の正確な発振器を不要とするシリアルパラレル変換回路を有する半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明に係る半導体装置は、入力端子と、パルス生成回路と、シリアルパラレル変換回路と、を備え、前記入力端子は、前記シリアルパラレル変換回路のデータ入力端子と前記パルス生成回路の入力端子と、に接続され、前記入力端子に入力される信号は、スタートビットとデータ信号であり、前記パルス生成回路は、遅延回路を有し、前記パルス生成回路の出力端子は、前記シリアルパラレル変換回路のクロック信号入力端子に接続される構成とした。

【発明の効果】

【0007】

本発明によれば、クロック信号を送る信号線は不要で、かつ周波数の正確な発振器を不要とするシリアルパラレル変換回路を有する半導体装置を提供することができる。

【図面の簡単な説明】

【0008】

【図1】本発明の第１の実施形態に係る半導体装置のブロック図である。

【図2】本発明の第１の実施形態に係る半導体装置のタイミングチャートである。

【図3】本発明の第１の実施形態に係るシリアルパラレル変換回路の回路図である。

【図4】本発明の第１の実施形態に係るゲート回路制御信号生成回路の回路図である。

【図5】本発明の第１の実施形態に係るゲート回路制御信号生成回路のタイミングチャートである。

【図6】本発明の第１の実施形態に係るワンショットパルス生成回路の回路図である。

【図7】本発明の第１の実施形態に係る遅延回路の回路図である。

【図8】本発明の第２の実施形態に係る半導体装置のブロック図である。

【図9】本発明の第２の実施形態に係る半導体装置のタイミングチャートである。

【発明を実施するための形態】

【0009】

以下、本発明の実施形態に係る半導体装置を、図面に基づいて説明する。

【0010】

［第１の実施形態］
図１は、第１の実施形態に係るシリアルパラレル変換回路を有する半導体装置のブロック図である。半導体装置１は、入力端子７と、シリアルパラレル変換回路４と、ワンショットパルス生成回路２と、ゲート回路制御信号生成回路３と、ゲート回路６と、ヒューズ回路５と、を備えている。

【0011】

ワンショットパルス生成回路２は、入力端子２１と、クロック信号出力端子２２と、を有している。ゲート回路制御信号生成回路３は、クロック信号入力端子３１と、ＣＬＫ＿ＣＯＵＮＴ出力端子３２と、を有している。シリアルパラレル変換回路４は、データ信号入力端子４１と、クロック信号入力端子４２と、Ｑ０出力端子８０と、Ｑ１出力端子８１と、Ｑ２出力端子８２と、出力のビット数に従い、Ｑｎ出力端子８０＋ｎと、Ｑｎ＋１出力端子８１＋ｎと、を有している。ヒューズ回路５は、Ａ［０］入力端子５１と、Ａ［１］入力端子５２と、入力のビット数に従い、Ａ［ｎ―１］入力端子５０＋ｎと、Ａ［ｎ］入力端子５１＋ｎと、を有している。ゲート回路６は、ヒューズ回路５の入力ビット数に応じた個数のＡＮＤ回路を有している。

【0012】

図３に基づいて、シリアルパラレル変換回路４の構成を説明する。シリアルパラレル変換回路４は、出力のビット数のとおりの個数の、Ｄ型フリップフロップを有している。クリア信号入力端子４３は、これらＤ型フリップフロップ全てのＣＬＲ入力端子に接続されている。クロック信号入力端子４２は、これらＤ型フリップフロップ全てのＣＫ入力端子に接続されている。データ信号入力端子４１は、初段のＤ型フリップフロップのＤ入力端子のみに接続されている。Ｑ０出力端子８０は、初段のＤ型フリップフロップのＱ出力端子に接続されていると同時に、２段目のＤ型フリップフロップのＤ入力端子に接続されている。Ｑ１出力端子８１は、２段目のＤ型フリップフロップのＱ出力端子に接続されていると同時に、３段目のＤ型フリップフロップのＤ入力端子に接続されている。Ｑ２出力端子８２は、３段目のＤ型フリップフロップのＱ出力端子に接続されていると同時に、その次のＤ型フリップフロップのＤ入力端子に接続されている。Ｑｎ出力端子８０＋ｎは、ｎ＋１段目のＤ型フリップフロップのＱ出力端子に接続されていると同時に、その次のＤ型フリップフロップのＤ入力端子に接続されている。Ｑｎ＋１出力端子８１＋ｎは、ｎ＋２段目のＤ型フリップフロップのＱ出力端子のみに接続されている。

【0013】

図４に基づいて、ゲート回路制御信号生成回路３の構成を説明する。ゲート回路制御信号生成回路３は、所望の数をカウント可能な個数のＤ型フリップフロップと、ＮＯＴ回路とＡＮＤ回路とを有している。クリア信号入力端子３３は、これら当該Ｄ型フリップフロップ全てのＣＬＲ入力端子に接続されている。クロック信号入力端子３１は、初段のみのＤ型フリップフロップのＣＫ入力端子に接続されている。ＣＬＫ＿ＣＯＵＮＴ出力端子３２は、当該のゲート回路制御信号生成回路３でのＤ型フリップフロップの個数分の入力端子を有するＡＮＤ回路の出力端子と接続されている。当該ＣＬＫ＿ＣＯＵＮＴ出力端子３２に接続されるＡＮＤ回路の入力端子と、当該のゲート回路制御信号生成回路３が有する複数のＤ型フリップフロップのＱ出力端子との間に、必要に応じてＮＯＴ回路が置かれる。具体的には、カウント値が５である期間にＣＬＫ＿ＣＯＵＮＴ出力端子３２を活性論理にする場合、１０進数での５は、２進数で１０１である。３ビットの内の中央のビット、即ち２ビット目に１個のＮＯＴ回路を適用する。本実施形態は、当該のゲート回路制御信号生成回路３の２ビット目のＤ型フリップフロップのＱ出力端子に当該ＮＯＴ回路の入力端子を接続し、当該ＮＯＴ回路の出力端子を、ＣＬＫ＿ＣＯＵＮＴ出力端子３２に出力端子が接続されているＡＮＤ回路の当該入力端子に接続する。また、ゲート回路制御信号生成回路３の１ビット目と３ビット目のＤ型フリップフロップのＱ出力端子は、ＣＬＫ＿ＣＯＵＮＴ出力端子３２に出力端子が接続されているＡＮＤ回路の当該入力端子に、夫々直接接続する。簡略的に説明すると、当該のＡＮＤ回路と、当該のＮＯＴ回路とで、簡単なデコーダを構成している。

【0014】

本実施形態のゲート回路制御信号生成回路３は、バイナリカウンタに、リプルカウンタと呼ばれている形式を使用している。ゲート回路制御信号生成回路３のＤ型フリップフロップは、全てＱＢ出力端子と自身のＤ入力端子とを夫々直接接続する。１ビット目である初段Ｄ型フリップフロップのＱＢ出力端子は、２ビット目である２段目のＤ型フリップフロップのＣＫ入力端子と直接接続する。２段目のＤ型フリップフロップのＱＢ出力端子は、３ビット目である３段目のＤ型フリップフロップのＣＫ入力端子と直接接続する。ゲート回路制御信号生成回路３は、このようにバイナリカウンタとデコーダを用いて構成する。

【0015】

図６に基づいて、ワンショットパルス生成回路２の内部構成を説明する。ワンショットパルス生成回路２は、極めて沢山の実現方法があるから、現実の事情に合わせて、最適な実現方法を用いればよい。ここでは、図６に示すように、２個のＤ型フリップフロップ２３及び２７、１組のＲＳラッチ２５、５個のＮＯＴ回路２４、２６ａ、２６ｂ、２６ｃ及び２８、１個のＡＮＤ回路２９、１個の遅延回路８によって構成した。ここでのＲＳラッチ２５は、２入力のＮＡＮＤ回路２個による、標準的なタイプである。

【0016】

ワンショットパルス生成回路２の内部接続を記述する。入力端子２１は、Ｄ型フリップフロップ２３のＣＫ入力端子に接続する。（以下、Ｄ型フリップフロップ２３をＦＦ１と略記する。）ＦＦ１のＤ入力端子は、電源ＶＤＤに接続する。ＦＦ１のＣＬＲ入力端子は、ＮＯＴ回路２８の出力端子に接続する。ＦＦ１のＱ出力端子は、ＮＯＴ回路２４の入力端子に接続する。ＮＯＴ回路２４の出力端子は、ＲＳラッチ２５のＳＢ入力端子に接続する。ＲＳラッチ２５のＱＲＳ出力端子は、ＮＯＴ回路２６ａの入力端子に接続する。ＮＯＴ回路２６ａの出力端子は、ＮＯＴ回路２６ｂの入力端子、及び、ＮＯＴ回路２６ｃの入力端子に接続する。ＮＯＴ回路２６ｂの出力端子は、遅延回路８のＣＬＫ＿ＥＮ入力端子８１１に接続する。遅延回路８のＣＬＫ出力端子８１２は、クロック信号出力端子２２、及び、Ｄ型フリップフロップ２７のＣＫ入力端子に接続する。（以下、Ｄ型フリップフロップ２７をＦＦ２と略記する。）ＦＦ２のＤ入力端子は、電源ＶＤＤに接続する。ＦＦ２のＱ出力端子は、ＮＯＴ回路２８の入力端子に接続する。ＦＦ２のＱＢ出力端子は、ＡＮＤ回路２９の第１の入力端子に接続する。ＡＮＤ回路２９の第２の入力端子は、ＮＯＴ回路２６ｃの出力端子と接続する。ＡＮＤ回路２９の出力端子は、ＦＦ２のＣＬＲ入力端子、及び、ＲＳラッチ２５のＲＢ端子と接続する。

【0017】

また、当該の遅延回路８も、極めて沢山の実現方法があるから、現実の事情に合わせて、最適な実現方法を用いればよい。図７に示すように、ここでは、１個の静電容量８０２、２個のエンハンスメント型ＮチャンネルＭＯＳトランジスタ８０３、及び８０４、２個の定電流素子８０１、及び８０５、２個のＮＯＴ回路８０６、及び８０９によって構成した。

【0018】

遅延回路８の内部接続を記述する。定電流素子８０１の第１端子、及び、定電流素子８０５の第１端子は、電源ＶＤＤに接続する。定電流素子８０１の第２端子は、静電容量８０２の第１端子、エンハンスメント型ＮチャンネルＭＯＳトランジスタ８０３のドレイン端子、及び、エンハンスメント型ＮチャンネルＭＯＳトランジスタ８０４のゲート端子に接続する。定電流素子８０５の第２端子は、エンハンスメント型ＮチャンネルＭＯＳトランジスタ８０４のドレイン端子、及び、ＮＯＴ回路８０９の入力端子に接続する。静電容量８０２の第２端子、エンハンスメント型ＮチャンネルＭＯＳトランジスタ８０３のソース端子、及び、エンハンスメント型ＮチャンネルＭＯＳトランジスタ８０４のソース端子は、いずれも、接地ＧＮＤと接続する。ＣＬＫ＿ＥＮ入力端子８１１は、ＮＯＴ回路８０６の入力端子に接続する。ＮＯＴ回路８０６の出力端子は、エンハンスメント型ＮチャンネルＭＯＳトランジスタ８０３のゲート端子に接続する。ＮＯＴ回路８０９の出力端子は、ＣＬＫ出力端子８１２に接続する。

【0019】

当該の構成要素も、個々は、特別なものではなく、一般的なものである。したがって、ここでの動作の説明は、必要最低限とする。半導体装置１における、図示しないパワーオンクリア回路のクリア期間が、所望の長さを持っているとする。そうすると、当該の図６の、ＣＬＫ＿ＥＮ、ＲＳＴＢの各信号、および、クロック信号出力端子２２の信号であるＣＬＫは、ロウレベルが初期状態となる。同じく当該の図６の、ＦＦ１およびＦＦ２も、クリア状態が初期状態となる。入力端子２１に入力される信号がロウレベルからハイレベルに変化すると、ＦＦ１のＱ出力端子はハイレベルになるから、ＲＳラッチの上側から出るＱＲＳ出力端子はハイレベルを出力し、ＣＬＫ＿ＥＮとＲＳＴＢは、ハイレベルとなる。当該のＣＬＫ＿ＥＮがハイレベルに変化したタイミングから遅延回路が有する遅延時間の分、遅れてＦＦ２のＣＫ入力端子がハイレベルとなる。ＦＦ２のＤ入力端子もハイレベルだから、当該ＣＫ入力端子がハイレベルとなると、ＦＦ２はセットされる。同時に、ＦＦ２のＱ出力端子を辿った先にあるＦＦ１は、クリアされるとともに、ＦＦ２のＱＢ出力端子はロウレベルだから、ＲＳラッチ下側のＲＢ入力端子にロウレベルが入力される。したがって、ＲＳラッチ上側のＳＢ入力端子の入力が反転して出力されるから、ＲＳラッチの上側のＱＲＳ出力端子はロウレベルに戻る。及び、同時にＦＦ２のＣＬＲ入力端子がロウレベルとなり、当該端子は負論理入力端子であるから、ＦＦ２はクリアされる。同時に、ＣＬＫ＿ＥＮとＲＳＴＢは、ロウレベルに戻って安定状態となる。

【0020】

本実施形態での当該遅延回路８について、簡単に説明する。当該遅延回路８の具体的な動作は次のようになる。即ち、ＣＬＫ＿ＥＮ入力端子８１１がロウレベルからハイレベルに変化した直後の静電容量８０２の第１端子の電位Ｖ１の上昇は、エンハンスメント型ＮチャンネルＭＯＳトランジスタ８０３がオフであるから、静電容量８０２を定電流素子８０１が流す電流Ｉ１によって充電することにより得られる電位上昇である。電流Ｉ１が一定の値であるから、静電容量８０２の充電には、一定の時間を要する。逆に、ＣＬＫ＿ＥＮ入力端子８１１がロウレベルに下がれば、エンハンスメント型ＮチャンネルＭＯＳトランジスタ８０３はオンとなり、急激に静電容量８０２の電荷は抜けるから、ほぼ直ちに電位Ｖ１は、ゼロボルト近辺となる。この電位Ｖ１をパルス波形に波形整形したものをＣＬＫ出力端子８１２よりＣＬＫに出力している。上記の第１の遅延時間は、ＣＬＫ＿ＥＮ入力端子８１１がハイレベルに変化してから、当該ＣＬＫの、ロウレベルからハイレベルに変化するための遅延時間である。その直後の、当該ＣＬＫの、ハイレベルからロウレベルに変化するための遅延時間が、上記の第２の遅延時間である。

【0021】

以上に説明した一連の動作を経て、１個のパルスを生成したワンショットパルス生成回路２は、最初の状態に戻る。実際は、このような当該のパルスを生成可能な回路であれば、どのような回路であってもよい。

【0022】

本実施形態では、ヒューズ回路５も有する。ヒューズ回路５の内部のヒューズについて、当該入力端子が活性論理になったビットにおける、当該のヒューズが溶断する。当該の活性論理は、正論理、即ち、ハイレベルである。ゲート回路制御信号生成回路３のクリア信号入力端子３３と、シリアルパラレル変換回路４のクリア信号入力端子４３は、半導体装置１内の、図示しないパワーオンクリア回路に接続されている。

【0023】

次に、半導体装置１の動作について説明する。電源投入直後は、図示しないパワーオンクリア回路により、ゲート回路制御信号生成回路３と、シリアルパラレル変換回路４は、クリアされた状態となっている。入力端子７にハイレベルが入力されると、ワンショットパルス生成回路２のクロック信号出力端子２２は、第１の遅延時間の後、ハイレベルを出力し、その後、第２の遅延時間の後、ロウレベルを出力する。即ち、ワンショットパルス生成回路２は、半導体装置１の内部でのクロック信号及びストローブ信号となる１個の、正極性パルスを生成してＣＬＫに出力する。

【0024】

ＣＬＫの立上り時に入力端子７の信号がロウレベルであれば、シリアルパラレル変換回路４の初段Ｄ型フリップフロップは、ロウレベルが到来したと認識する。即ち、０を取り込む。逆に、ＣＬＫの立上り時に入力端子７の信号がハイレベルであれば、シリアルパラレル変換回路４の初段Ｄ型フリップフロップは、ハイレベルが到来したと認識する。即ち、１を取り込む。シリアルパラレル変換回路４の内部のＤ型フリップフロップ全てのＣＫ入力端子に上述の接続関係により、ワンショットパルス生成回路２が生成するＣＬＫが入力される。即ち、上述の初段Ｄ型フリップフロップが認識したデータに着目すると、一般に広く知られるシリアルパラレル変換回路のとおりに、順にシフトしていく。即ち、パラレルデータとなる。

【0025】

一方、ゲート回路制御信号生成回路３は、ワンショットパルス生成回路２が生成するＣＬＫをカウントしている。本実施形態では、５とカウントすれば、ＣＬＫ＿ＣＯＵＮＴ出力端子３２に活性論理を出力する。当該の活性論理は、正論理、即ち、ハイレベルである。本実施形態でのシリアルパラレル変換回路４の出力端子本数は、５である。したがって、ＣＬＫ＿ＣＯＵＮＴ出力端子３２が上述のとおりに活性論理になるということは、丁度シリアルパラレル変換が完了したことを意味する。ゲート回路６のＡＮＤ回路夫々の第１の入力端子全ては、ＣＬＫ＿ＣＯＵＮＴ出力端子３２と接続されている。夫々第２の入力端子は、シリアルパラレル変換回路４の各出力端子と接続されている。夫々のＡＮＤ回路の出力端子は、夫々シリアルパラレル変換回路４の各出力端子と対応したヒューズ回路５の各入力端子に接続されている。本実施形態では、シリアルパラレル変換回路４の各出力端子と、ヒューズ回路５の各入力端子との対応は、次の４組となる。１組目は、Ｑ１出力端子８１と、Ａ［０］入力端子５１が対応する。２組目は、Ｑ２出力端子８２と、Ａ［１］入力端子５２が対応する。３組目は、Ｑｎ出力端子８０＋ｎと、Ａ［ｎ―１］入力端子５０＋ｎが対応する。４組目は、Ｑｎ＋１出力端子８１＋ｎと、Ａ［ｎ］入力端子５１＋ｎが対応する。ここで、Ｑ０出力端子８０は、開放としておく。

【0026】

以上のように構成されているから、ＣＬＫ＿ＣＯＵＮＴ出力端子３２が活性論理になると、丁度シリアルパラレル変換が完了したシリアルパラレル変換回路４の各出力データが、ヒューズ回路５の各入力端子に夫々伝えられる。即ち、所望のヒューズを溶断させることができる。

【0027】

当該の、ＣＬＫ＿ＣＯＵＮＴ出力端子３２が活性論理になっている期間について説明する。本実施形態の場合、活性論理になり始めるのは、上述のとおり、ワンショットパルス生成回路２のカウント値が、５となった時である。一方、活性論理から非活性論理に戻るのは、ワンショットパルス生成回路２のカウント値が、６になった時である。ゲート回路制御信号生成回路３での内部がカウントアップするのは、クロック信号入力端子３１が、ロウレベルからハイレベルに変化した時である。上述の接続関係によって入力端子７とクロック信号入力端子３１との間にワンショットパルス生成回路２を有するから、クロック信号入力端子３１がロウレベルからハイレベルになるのは、入力端子７がロウレベルからハイレベルに変化してから、第１の遅延時間の後になる。ＣＬＫ＿ＣＯＵＮＴ出力端子３２がロウレベルからハイレベルになるのは、本実施形態の場合、入力端子７が５回目のロウレベルからハイレベルに変化して、第１の遅延時間の後である。逆にＣＬＫ＿ＣＯＵＮＴ出力端子３２がハイレベルからロウレベルになるのは、本実施形態の場合、入力端子７が６回目のロウレベルからハイレベルに変化して、第１の遅延時間の後である。具体的には、当該の第１の遅延時間が、製造バラツキによって、例えば１マイクロ秒の増分を生じたとする。この場合、ＣＬＫ＿ＣＯＵＮＴ出力端子３２のロウレベルからハイレベルになるタイミングが、当該１マイクロ秒の遅れを持つ。一方の、ＣＬＫ＿ＣＯＵＮＴ出力端子３２がハイレベルからロウレベルになるのも、同じく当該の１マイクロ秒の遅れとなる。即ち、両方とも全く等しく遅れる。したがって、ＣＬＫ＿ＣＯＵＮＴ出力端子３２がハイレベルを保持する期間の長さそのものは、入力端子７に入力される信号の当該の立上りの間隔のみに依存するから、当該の第１の遅延時間の増減に、無関係である。

【0028】

図２のタイミングチャートが全体としての動作を示している。横軸は時間である。縦軸はレベル（電位）である。複数の信号を縦に配置して示している。図２の中のＳＤＡＴＡは、入力端子７に入力される信号である。同じく図中のＣＬＫは、ワンショットパルス生成回路２のクロック信号出力端子２２が出力する信号である。Ｑ０乃至Ｑｎ＋１は、シリアルパラレル変換回路４の、各出力信号である。また、ＣＬＫ＿ＣＯＵＮＴは、ゲート回路制御信号生成回路３の、ＣＬＫ＿ＣＯＵＮＴ出力端子３２が出力する信号である。本実施形態の場合、入力端子７の入力波形は、スタートビットとデータビットの連続したものが、１組の単位となっていると考えることができる。図中の遅延時間は、前述の説明での、第１の遅延時間である。入力端子がロウレベルからハイレベルに変化する度に、当該遅延時間の後に、１個の正極性パルスが生成され、ＣＬＫ上に出力される。図中、ｎ＝３と仮定すれば、ＣＬＫの当該パルスの度に、Ｑｎの値はＱｎ＋１に、Ｑ２の値はＱｎに、Ｑ１の値はＱ２に、Ｑ０の値はＱ１に、夫々移動する。この時、ＣＬＫがロウレベルからハイレベルに変化する時にＳＤＡＴＡがロウレベルであれば、Ｑ０の値は０に、逆に、ＣＬＫがロウレベルからハイレベルに変化する時にＳＤＡＴＡがハイレベルであれば、Ｑ０の値は１となる。当該ｎ＝３の仮定の下、ｎ＋２、即ち、入力端子が５回目のロウレベルからハイレベルの変化をして、第１の遅延時間の後は、ＣＬＫ＿ＣＯＵＮＴが、活性論理になる。次いで、６回目で非活性論理に戻る。即ち、当該ＣＬＫ＿ＣＯＵＮＴの活性論理の期間が、ヒューズ書込み時間となる。

【0029】

図５に、ゲート回路制御信号生成回路３の、カウントの様子を示す。同図で横軸は、時刻である。同じく、縦軸は、レベル（電位）である。複数の信号を縦に配置して示している。ＣＬＫは、クロック信号入力端子３１に与えられる信号である。Ｑ０乃至Ｑ２は、ゲート回路制御信号生成回路３の内部のカウントである。ＣＬＫ＿ＣＯＵＮＴが、ゲート回路制御信号生成回路３の、ＣＬＫ＿ＣＯＵＮＴ出力端子３２が出力する信号である。即ち、カウント値が５の間、ＣＬＫ＿ＣＯＵＮＴが活性論理となる。及び、当該のヒューズ書込み時間の間に、本実施形態では所望のヒューズが溶断する。

【0030】

以上説明したように、本実施形態の構成例によれば、外部からクロック信号を送る信号線は不要で、かつ周波数の正確な発振器を不要とするシリアルパラレル変換回路を有する半導体装置を提供することができる。上述の、ＣＬＫ＿ＣＯＵＮＴ出力端子３２がハイレベルを保持する期間の遅延時間の関係を辿ると、ヒューズ回路５でのヒューズ溶断を待つ時間は、入力端子７に入力される信号の波形で制御可能な全体としての回路動作となっている。特にこのことは、単純に溶断するヒューズではなく、抵抗値変化型ヒューズを使用した場合には、極めて重要な事項である。したがって、当該の第１の遅延時間は、所定の製造バラツキを許される。即ちこの点でも、製造コストを低減させることができる。

【0031】

全体として、製造コスト上昇の原因となる、正確なクロック発振回路は不要であり、半導体装置外部とのクロック入出力の端子も不要である。即ち、比較的低いコストで半導体装置を提供することが可能となる。このことは、上記説明のビット数や、同期設計と非同期設計の区別、標準ロジック回路と独自バイブレータ回路の区別などによるものではない。

【0032】

［第２の実施形態］
図８は、第２の実施形態に係る半導体装置２０１の構成例を示している。半導体装置２０１は、入力端子２０７と、シリアルパラレル変換回路２０４と、ダブルパルス生成回路２０２と、ゲート回路制御信号生成回路（図示しない）と、ゲート回路（図示しない）と、ヒューズ回路（図示しない）と、を備えている。

【0033】

ダブルパルス生成回路２０２は、入力端子２２１と、クロック信号出力端子２２２と、を有している。シリアルパラレル変換回路２０４は、データ信号入力端子２４１と、クロック信号入力端子２４２と、Ｑ０出力端子８０と、Ｑ１出力端子８１と、Ｑ２出力端子８２と、出力のビット数に従い、Ｑｎ出力端子８０＋ｎと、を有している。第１の実施形態との差異は、出力端子数、即ち出力ビット数を、シリアルパラレル変換回路４よりも、１ビットだけ減らしたのみである。

【0034】

入力端子２０７は、入力端子２２１と、データ信号入力端子２４１と、に接続されている。ダブルパルス生成回路２０２のクロック信号出力端子２２２は、シリアルパラレル変換回路２０４のクロック信号入力端子２４２に、接続されている。

【0035】

次に動作を説明する。第２の実施形態の元となった第１の実施形態での、入力端子７の入力波形は、スタートビットとデータビットの連続したものが、１組の単位となっていると考えることが出来た。実施する場合の別の形態としては、１個のスタートビットと、複数のデータビットが連続したものを、１組の単位として考えることができる。以降の第２の実施形態の説明は、１個のスタートビットと、２個のデータビットが連続したものを、１組の単位として扱う。

【0036】

入力端子２０７に、スタートビット、即ち、ロウレベルからハイレベルへの変化が到来すると、ダブルパルス生成回路２０２は、２個の正極性パルスを生成する。具体的には、入力端子２０７に、ロウレベルからハイレベルへの変化が到来した後、次のように、クロック信号出力端子２２２は変化する。即ち、第１の遅延時間の後、クロック信号出力端子２２２はハイレベルとなり、第２の遅延時間の後、クロック信号出力端子２２２はロウレベルとなり、第３の遅延時間の後、クロック信号出力端子２２２はハイレベルとなり、第４の遅延時間の後、クロック信号出力端子２２２はロウレベルとなる。以下にて、ＣＬＫ２は、クロック信号出力端子２２２が出力した信号を指す。

【0037】

第２の実施形態の半導体装置２０１に４ビットのデータを送る場合、ｎ＝３と仮定して、入力端子２０７に送られてくる内容は、時系列的に次のようになる。即ち、最初に第１のスタートビットとＤｎとＤ２、次に第２のスタートビットとＤ１とＤ０となる。具体的に、当該の最初の１組目で説明する。まず、入力端子２０７にロウレベルからハイレベルへの変化が到来した後のＣＬＫ２の最初の立上り時の時刻ポイントを、以降、時刻ポイントＰ１と書く。当該の時刻ポイントＰ１に入力端子２０７がロウレベルであれば、シリアルパラレル変換回路２０４の初段Ｄ型フリップフロップは、ロウレベルが到来したと認識する。即ち、０を取り込む。逆に、当該の時刻ポイントＰ１に入力端子２０７の信号がハイレベルであれば、シリアルパラレル変換回路２０４の初段Ｄ型フリップフロップは、ハイレベルが到来したと認識する。即ち、１を取り込む。この次のＣＬＫ２の立上り時の時刻ポイントを、以降、時刻ポイントＰ２と書く。当該の時刻ポイントＰ２で、入力端子２０７がロウレベルであれば、シリアルパラレル変換回路２０４の初段Ｄ型フリップフロップは、ロウレベルが到来したと認識する。即ち、新しく０を取り込む。逆に、当該の時刻ポイントＰ２で、入力端子２０７の信号がハイレベルであれば、シリアルパラレル変換回路２０４の初段Ｄ型フリップフロップは、ハイレベルが到来したと認識する。即ち、当該の時に新しく１を取り込む。同様に後続の１組が到来すると、第２の実施形態の半導体装置２０１は、Ｄ１の値と、Ｄ０の値を受け取ることができる。

【0038】

図９で、全体としての動作を、タイミングチャートに示している。同図で横軸は、時刻である。同じく、縦軸は、レベル（電位）である。複数の信号を縦に配置して示している。同図の中で、ＳＤＡＴＡ２は、入力端子２０７に入力される信号である。ＣＬＫ２は、上述のとおり、ダブルパルス生成回路２０２のクロック信号出力端子２２２が出力する信号である。ＳＤＡＴＡ２にスタートビットとデータビットの組み合わせた信号が入ると、２個の正極性パルスが生成されてＣＬＫ２上に出力されることを示している。同図の中で、Ｑ０乃至Ｑｎは、シリアルパラレル変換回路２０４の、出力信号である。図９の左側半分は、ＳＤＡＴＡ２に１組目のスタートビットと２個のデータビットが入ると、最終的なＱｎとＱ２となる、ＤｎとＤ２の値が取り込まれることを示している。シフト動作としては、Ｑ０の値がＱ１の値として、シフトすることを示している。同図の右側半分は、ＳＤＡＴＡ２に２組目のスタートビットと２個のデータビットが入ると、最終的にＱ１とＱ０となる、Ｄ１とＤ０の値が取り込まれることを示している。シフト動作としては、Ｑ２の値がＱｎへ、Ｑ１の値がＱ２へ、Ｑ０の値がＱ１の値として、夫々シフトすることを示している。即ち、シリアルデータがパラレルデータに変換される様子を、図示している。

【0039】

以上に説明したように、本実施形態の構成例によれば、外部からクロック信号を送る信号線は不要で、かつ周波数の正確な発振器を不要とするシリアルパラレル変換回路を有する半導体装置を提供することができる。全体として、製造コスト上昇の原因となる正確なクロック発振回路は、不要であり、当該半導体装置外部とのクロック入出力の端子も不要である。即ち、比較的低いコストで半導体装置を提供することが可能となる。このことは、上記説明のビット数や、同期設計と非同期設計の区別、標準ロジック回路と独自バイブレータ回路の区別などによるものではない。

【0040】

発明は上述した実施形態そのままに限定されるものではなく、実施段階では、上述した実施例以外にも様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、追加、置き換え又は変更することができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0041】

１ 半導体装置
２ ワンショットパルス生成回路
３ ゲート回路制御信号生成回路
４ シリアルパラレル変換回路
５ ヒューズ回路
６ ゲート回路
７ 入力端子
８ 遅延回路
２１ ワンショットパルス生成回路入力端子
２２ ワンショットパルス生成回路クロック信号出力端子
３１ ゲート回路制御信号生成回路クロック信号入力端子
３２ ゲート回路制御信号生成回路ＣＬＫ＿ＣＯＵＮＴ出力端子
４１ シリアルパラレル変換回路データ信号入力端子
４２ シリアルパラレル変換回路クロック信号入力端子
２０１ 半導体装置
２０２ ダブルパルス生成回路
２０４ シリアルパラレル変換回路
２２１ ダブルパルス生成回路入力端子
２２２ ダブルパルス生成回路クロック信号出力端子
２４１ シリアルパラレル変換回路データ信号入力端子
２４２ シリアルパラレル変換回路クロック信号入力端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】