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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024127564
(43)【公開日】2024-09-20
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H10B 20/25 20230101AFI20240912BHJP
H01L 21/82 20060101ALI20240912BHJP
H01L 21/8234 20060101ALI20240912BHJP
【ＦＩ】
H10B20/25
H01L21/82 F
H01L27/088 C
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023036797
(22)【出願日】2023-03-09
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】平岩 英治
(72)【発明者】
【氏名】長井 大誠
(72)【発明者】
【氏名】清水 秀
(72)【発明者】
【氏名】奈倉 健
【テーマコード（参考）】
5F048
5F064
5F083
【Ｆターム（参考）】
5F048AA07
5F048AB01
5F048AC01
5F048BA01
5F048BB05
5F048BB16
5F048BG13
5F064FF28
5F064FF34
5F064FF45
5F083CR14
5F083GA02
5F083JA05
5F083JA19
5F083JA32
5F083NA01
5F083PR05
5F083PR09
5F083PR21
5F083PR40
(57)【要約】
【課題】半導体装置の信頼性を向上する。
【解決手段】半導体装置は活性領域ＡＣＴｆに形成されたヒューズトランジスタＦＵを有する。第１方向において、活性領域ＡＣＴｆは、第１素子分離膜ＳＴＩおよび第２素子分離膜ＳＴＩによって規定されている。ヒューズトランジスタＦＵはゲート絶縁膜ＧＩｆと、ゲート電極Ｇｆと、第１方向に直交する第２方向においてゲート電極Ｇｆの両隣に形成された半導体領域とを備える。第１方向において、ゲート絶縁膜ＧＩｆは、中央部ＣＰと、周辺部ＰＰ１およびＰＰ２とを有する。中央部ＣＰは第１素子分離膜ＳＴＩおよび第２素子分離膜ＳＴＩから離間しており、周辺部ＰＰ１は第１素子分離膜ＳＴＩに達しており、周辺部ＰＰ２は第２素子分離膜ＳＴＩに達している。そして、ゲート絶縁膜ＧＩｆの中央部ＣＰは第１厚さを有し、周辺部ＰＰ１および周辺部ＰＰ２のそれぞれは第１厚さよりも大きい第２厚さを有する。
【選択図】図３
【解決手段】半導体装置は活性領域ＡＣＴｆに形成されたヒューズトランジスタＦＵを有する。第１方向において、活性領域ＡＣＴｆは、第１素子分離膜ＳＴＩおよび第２素子分離膜ＳＴＩによって規定されている。ヒューズトランジスタＦＵはゲート絶縁膜ＧＩｆと、ゲート電極Ｇｆと、第１方向に直交する第２方向においてゲート電極Ｇｆの両隣に形成された半導体領域とを備える。第１方向において、ゲート絶縁膜ＧＩｆは、中央部ＣＰと、周辺部ＰＰ１およびＰＰ２とを有する。中央部ＣＰは第１素子分離膜ＳＴＩおよび第２素子分離膜ＳＴＩから離間しており、周辺部ＰＰ１は第１素子分離膜ＳＴＩに達しており、周辺部ＰＰ２は第２素子分離膜ＳＴＩに達している。そして、ゲート絶縁膜ＧＩｆの中央部ＣＰは第１厚さを有し、周辺部ＰＰ１および周辺部ＰＰ２のそれぞれは第１厚さよりも大きい第２厚さを有する。
【選択図】図３
【特許請求の範囲】
【請求項1】
主面を有する半導体基板と、
前記主面に沿う第１方向において、第１活性領域を規定するように前記半導体基板の一部を挟んで配置され、前記主面から前記半導体基板の内部に向かってそれぞれ延在する第１素子分離膜および第２素子分離膜と、
平面視において、前記第１活性領域内に形成された第１トランジスタと、
を有し、
前記第１トランジスタは、
前記半導体基板の前記主面上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１方向と直交する第２方向において、前記第１ゲート電極の両隣に位置し、前記半導体基板の内部に形成された第１半導体領域および第２半導体領域と、
を備え、
前記第１方向において、前記第１ゲート絶縁膜は、前記第１素子分離膜と前記第２素子分離膜とから離間して配置された第１部分と、前記第１部分と前記第１素子分離膜との間に配置された第２部分と、前記第１部分と前記第２素子分離膜との間に配置された第３部分とを有し、
前記第１ゲート絶縁膜の前記第２部分は前記第１素子分離膜に達しており、
前記第１ゲート絶縁膜の前記第３部分は前記第２素子分離膜に達しており、
前記第１ゲート絶縁膜の前記第１部分は第１厚さを有し、
前記第１ゲート絶縁膜の前記第２部分および前記第３部分のそれぞれは第２厚さを有し、
前記第２厚さは前記第１厚さよりも大きい、半導体装置。
前記主面に沿う第１方向において、第１活性領域を規定するように前記半導体基板の一部を挟んで配置され、前記主面から前記半導体基板の内部に向かってそれぞれ延在する第１素子分離膜および第２素子分離膜と、
平面視において、前記第１活性領域内に形成された第１トランジスタと、
を有し、
前記第１トランジスタは、
前記半導体基板の前記主面上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１方向と直交する第２方向において、前記第１ゲート電極の両隣に位置し、前記半導体基板の内部に形成された第１半導体領域および第２半導体領域と、
を備え、
前記第１方向において、前記第１ゲート絶縁膜は、前記第１素子分離膜と前記第２素子分離膜とから離間して配置された第１部分と、前記第１部分と前記第１素子分離膜との間に配置された第２部分と、前記第１部分と前記第２素子分離膜との間に配置された第３部分とを有し、
前記第１ゲート絶縁膜の前記第２部分は前記第１素子分離膜に達しており、
前記第１ゲート絶縁膜の前記第３部分は前記第２素子分離膜に達しており、
前記第１ゲート絶縁膜の前記第１部分は第１厚さを有し、
前記第１ゲート絶縁膜の前記第２部分および前記第３部分のそれぞれは第２厚さを有し、
前記第２厚さは前記第１厚さよりも大きい、半導体装置。
【請求項2】
請求項１に記載された半導体装置において、
前記第１ゲート絶縁膜の前記第１部分はフィラメントが形成される領域である、半導体装置。
前記第１ゲート絶縁膜の前記第１部分はフィラメントが形成される領域である、半導体装置。
【請求項3】
請求項１に記載された半導体装置において、
前記第１方向において、前記第２部分および前記第３部分のそれぞれの幅は５０ｎｍ以上である、半導体装置。
前記第１方向において、前記第２部分および前記第３部分のそれぞれの幅は５０ｎｍ以上である、半導体装置。
【請求項4】
請求項１に記載された半導体装置において、
前記第１ゲート絶縁膜の前記第１部分は、前記第１厚さを有する第１絶縁膜からなり、
前記第１ゲート絶縁膜の前記第２部分および前記第３部分のそれぞれは、前記第１絶縁膜と、前記第１厚さよりも大きい第３厚さを有する第２絶縁膜との積層膜からなる、半導体装置。
前記第１ゲート絶縁膜の前記第１部分は、前記第１厚さを有する第１絶縁膜からなり、
前記第１ゲート絶縁膜の前記第２部分および前記第３部分のそれぞれは、前記第１絶縁膜と、前記第１厚さよりも大きい第３厚さを有する第２絶縁膜との積層膜からなる、半導体装置。
【請求項5】
請求項４に記載された半導体装置において、
前記第２部分の前記第２絶縁膜は、前記第１素子分離膜上に延在しており、
前記第３部分の前記第２絶縁膜は、前記第２素子分離膜上に延在している、半導体装置。
前記第２部分の前記第２絶縁膜は、前記第１素子分離膜上に延在しており、
前記第３部分の前記第２絶縁膜は、前記第２素子分離膜上に延在している、半導体装置。
【請求項6】
請求項４に記載された半導体装置において、
さらに、
前記半導体基板の前記主面に規定された第２活性領域と、
平面視において、前記第２活性領域内に形成された第２トランジスタと、
を有し、
前記第２トランジスタは、
前記半導体基板の前記主面上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記第２ゲート電極の両隣に位置し、前記半導体基板の内部に形成された第３半導体領域および第４半導体領域と、
を備え、
前記第２活性領域における前記第２ゲート絶縁膜の第４厚さは、前記第１活性領域における前記第１ゲート絶縁膜の前記第２部分および前記第３部分のそれぞれの前記第２厚さと等しい、半導体装置。
さらに、
前記半導体基板の前記主面に規定された第２活性領域と、
平面視において、前記第２活性領域内に形成された第２トランジスタと、
を有し、
前記第２トランジスタは、
前記半導体基板の前記主面上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記第２ゲート電極の両隣に位置し、前記半導体基板の内部に形成された第３半導体領域および第４半導体領域と、
を備え、
前記第２活性領域における前記第２ゲート絶縁膜の第４厚さは、前記第１活性領域における前記第１ゲート絶縁膜の前記第２部分および前記第３部分のそれぞれの前記第２厚さと等しい、半導体装置。
【請求項7】
請求項６に記載された半導体装置において、
さらに、
前記半導体基板の前記主面に規定された第３活性領域と、
平面視において、前記第３活性領域内に形成された第３トランジスタと、
を有し、
前記第３トランジスタは、
前記半導体基板の前記主面上に形成された第３ゲート絶縁膜と、
前記第３ゲート絶縁膜上に形成された第３ゲート電極と、
前記第３ゲート電極の両隣に位置し、前記半導体基板の内部に形成された第５半導体領域および第６半導体領域と、
を備え、
前記第３活性領域における前記第３ゲート絶縁膜の第５厚さは、前記第１活性領域における前記第１ゲート絶縁膜の前記第１部分の第１厚さと等しい、半導体装置。
さらに、
前記半導体基板の前記主面に規定された第３活性領域と、
平面視において、前記第３活性領域内に形成された第３トランジスタと、
を有し、
前記第３トランジスタは、
前記半導体基板の前記主面上に形成された第３ゲート絶縁膜と、
前記第３ゲート絶縁膜上に形成された第３ゲート電極と、
前記第３ゲート電極の両隣に位置し、前記半導体基板の内部に形成された第５半導体領域および第６半導体領域と、
を備え、
前記第３活性領域における前記第３ゲート絶縁膜の第５厚さは、前記第１活性領域における前記第１ゲート絶縁膜の前記第１部分の第１厚さと等しい、半導体装置。
【請求項8】
請求項７に記載された半導体装置において、
前記第２トランジスタの前記第３半導体領域と前記第４半導体領域とを結ぶ方向における前記第２ゲート電極の第１長さは、前記第３トランジスタの前記第５半導体領域と前記第６半導体領域とを結ぶ方向における前記第３ゲート電極の第２長さよりも大きい、半導体装置。
前記第２トランジスタの前記第３半導体領域と前記第４半導体領域とを結ぶ方向における前記第２ゲート電極の第１長さは、前記第３トランジスタの前記第５半導体領域と前記第６半導体領域とを結ぶ方向における前記第３ゲート電極の第２長さよりも大きい、半導体装置。
【請求項9】
請求項８に記載された半導体装置において、
前記第２トランジスタの前記第２ゲート電極に印加される第１電源電圧は、前記第３トランジスタの前記第３ゲート電極に印加される第２電源電圧よりも高い、半導体装置。
前記第２トランジスタの前記第２ゲート電極に印加される第１電源電圧は、前記第３トランジスタの前記第３ゲート電極に印加される第２電源電圧よりも高い、半導体装置。
【請求項10】
請求項１に記載された半導体装置において、
前記第１素子分離膜および前記第２素子分離膜は、それぞれ、浅部と前記浅部よりも深い深部とを備え、
前記第１素子分離膜の前記浅部は、前記第１活性領域と前記第１素子分離膜の前記深部との間に配置され、
前記第２素子分離膜の前記浅部は、前記第１活性領域と前記第２素子分離膜の前記深部との間に配置され、
前記第１ゲート絶縁膜の前記第２部分は前記第１素子分離膜の前記浅部に達しており、
前記第１ゲート絶縁膜の前記第３部分は前記第２素子分離膜の前記浅部に達している
半導体装置。
前記第１素子分離膜および前記第２素子分離膜は、それぞれ、浅部と前記浅部よりも深い深部とを備え、
前記第１素子分離膜の前記浅部は、前記第１活性領域と前記第１素子分離膜の前記深部との間に配置され、
前記第２素子分離膜の前記浅部は、前記第１活性領域と前記第２素子分離膜の前記深部との間に配置され、
前記第１ゲート絶縁膜の前記第２部分は前記第１素子分離膜の前記浅部に達しており、
前記第１ゲート絶縁膜の前記第３部分は前記第２素子分離膜の前記浅部に達している
半導体装置。
【請求項11】
（ａ）主面を有する半導体基板を準備する工程、
（ｂ）前記主面に沿う第１方向において、第１活性領域を規定するように前記半導体基板の前記主面の第１領域を挟んで配置され、前記主面から前記半導体基板の内部に向かってそれぞれ延在する第１素子分離膜および第２素子分離膜を形成する工程、
（ｃ）前記第１活性領域において、前記半導体基板の前記主面上に第１ゲート絶縁膜を形成する工程、
（ｄ）前記第１ゲート絶縁膜上に第１ゲート電極を形成する工程、
（ｅ）前記第１方向と直交する第２方向において、前記第１ゲート電極の両隣であって、前記第１活性領域において前記半導体基板の内部に第１半導体領域および第２半導体領域を形成する工程、
を有し、
前記第１方向において、前記第１ゲート絶縁膜は、前記第１素子分離膜と前記第２素子分離膜とから離間して配置された第１部分と、前記第１部分と前記第１素子分離膜との間に配置された第２部分と、前記第１部分と前記第２素子分離膜との間に配置された第３部分とを有し、
前記第１ゲート絶縁膜の前記第２部分は前記第１素子分離膜に達しており、
前記第１ゲート絶縁膜の前記第３部分は前記第２素子分離膜に達しており、
前記第１ゲート絶縁膜の前記第１部分は第１厚さを有し、
前記第１ゲート絶縁膜の前記第２部分および前記第３部分はそれぞれ第２厚さを有し、
前記第２厚さは前記第１厚さよりも大きい、半導体装置の製造方法。
（ｂ）前記主面に沿う第１方向において、第１活性領域を規定するように前記半導体基板の前記主面の第１領域を挟んで配置され、前記主面から前記半導体基板の内部に向かってそれぞれ延在する第１素子分離膜および第２素子分離膜を形成する工程、
（ｃ）前記第１活性領域において、前記半導体基板の前記主面上に第１ゲート絶縁膜を形成する工程、
（ｄ）前記第１ゲート絶縁膜上に第１ゲート電極を形成する工程、
（ｅ）前記第１方向と直交する第２方向において、前記第１ゲート電極の両隣であって、前記第１活性領域において前記半導体基板の内部に第１半導体領域および第２半導体領域を形成する工程、
を有し、
前記第１方向において、前記第１ゲート絶縁膜は、前記第１素子分離膜と前記第２素子分離膜とから離間して配置された第１部分と、前記第１部分と前記第１素子分離膜との間に配置された第２部分と、前記第１部分と前記第２素子分離膜との間に配置された第３部分とを有し、
前記第１ゲート絶縁膜の前記第２部分は前記第１素子分離膜に達しており、
前記第１ゲート絶縁膜の前記第３部分は前記第２素子分離膜に達しており、
前記第１ゲート絶縁膜の前記第１部分は第１厚さを有し、
前記第１ゲート絶縁膜の前記第２部分および前記第３部分はそれぞれ第２厚さを有し、
前記第２厚さは前記第１厚さよりも大きい、半導体装置の製造方法。
【請求項12】
請求項１１に記載された半導体装置の製造方法において、
前記第１ゲート絶縁膜の前記第１部分はフィラメントが形成される領域である、半導体装置の製造方法。
前記第１ゲート絶縁膜の前記第１部分はフィラメントが形成される領域である、半導体装置の製造方法。
【請求項13】
請求項１１に記載された半導体装置の製造方法において、
前記第１ゲート絶縁膜の前記第２部分および前記第３部分のそれぞれの幅は５０ｎｍ以上である、半導体装置の製造方法。
前記第１ゲート絶縁膜の前記第２部分および前記第３部分のそれぞれの幅は５０ｎｍ以上である、半導体装置の製造方法。
【請求項14】
請求項１１に記載された半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記第１活性領域において、前記半導体基板の前記主面上に第１絶縁膜を形成する工程、
（ｃ２）前記第１活性領域において、前記第１絶縁膜のうち、前記第１方向において前記第１素子分離膜と前記第２素子分離膜とから離間する部分を除去することによって、前記主面を露出する開口部を形成する工程、
（ｃ３）前記第１活性領域において、前記開口部から露出する前記主面上に第２絶縁膜を形成する工程、
を含み、
前記第１ゲート絶縁膜の前記第１部分は、前記第２絶縁膜からなり、
前記第１絶縁膜の第３厚さは、前記第２絶縁膜の第４厚さよりも厚い、半導体装置の製造方法。
前記（ｃ）工程は、
（ｃ１）前記第１活性領域において、前記半導体基板の前記主面上に第１絶縁膜を形成する工程、
（ｃ２）前記第１活性領域において、前記第１絶縁膜のうち、前記第１方向において前記第１素子分離膜と前記第２素子分離膜とから離間する部分を除去することによって、前記主面を露出する開口部を形成する工程、
（ｃ３）前記第１活性領域において、前記開口部から露出する前記主面上に第２絶縁膜を形成する工程、
を含み、
前記第１ゲート絶縁膜の前記第１部分は、前記第２絶縁膜からなり、
前記第１絶縁膜の第３厚さは、前記第２絶縁膜の第４厚さよりも厚い、半導体装置の製造方法。
【請求項15】
請求項１４に記載された半導体装置の製造方法において、
前記（ｃ３）工程では、前記開口部と前記第１素子分離膜との間および前記開口部と前記第２素子分離膜との間において、前記半導体基板の前記主面と前記第１絶縁膜との間に前記第２絶縁膜が形成され、
前記第２部分および前記第３部分のそれぞれは、前記第１絶縁膜と前記第２絶縁膜との積層膜からなる、半導体装置の製造方法。
前記（ｃ３）工程では、前記開口部と前記第１素子分離膜との間および前記開口部と前記第２素子分離膜との間において、前記半導体基板の前記主面と前記第１絶縁膜との間に前記第２絶縁膜が形成され、
前記第２部分および前記第３部分のそれぞれは、前記第１絶縁膜と前記第２絶縁膜との積層膜からなる、半導体装置の製造方法。
【請求項16】
請求項１４に記載された半導体装置の製造方法において、
前記（ｂ）工程は、前記主面に沿う前記第１方向において、第２活性領域を規定するように前記半導体基板の前記主面の第２領域を挟んで配置され、前記半導体基板の内部に向かってそれぞれ延在する第３素子分離膜および第４素子分離膜を形成する工程、
前記（ｃ）工程は、前記第２活性領域において、前記半導体基板の前記主面上に第２ゲート絶縁膜を形成する工程、
前記（ｄ）工程は、前記第２活性領域において、前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程、
を含み、
さらに、
前記（ｃ１）工程は、前記第２活性領域において、前記半導体基板の前記主面上に前記第１絶縁膜を形成する工程、
前記（ｃ３）工程は、前記第２活性領域において、前記半導体基板の前記主面と前記第１絶縁膜との間に前記第２絶縁膜を形成する工程、
を含み、
前記第２活性領域において、前記第２ゲート絶縁膜は、前記第１絶縁膜と前記第２絶縁膜との積層膜からなる、半導体装置の製造方法。
前記（ｂ）工程は、前記主面に沿う前記第１方向において、第２活性領域を規定するように前記半導体基板の前記主面の第２領域を挟んで配置され、前記半導体基板の内部に向かってそれぞれ延在する第３素子分離膜および第４素子分離膜を形成する工程、
前記（ｃ）工程は、前記第２活性領域において、前記半導体基板の前記主面上に第２ゲート絶縁膜を形成する工程、
前記（ｄ）工程は、前記第２活性領域において、前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程、
を含み、
さらに、
前記（ｃ１）工程は、前記第２活性領域において、前記半導体基板の前記主面上に前記第１絶縁膜を形成する工程、
前記（ｃ３）工程は、前記第２活性領域において、前記半導体基板の前記主面と前記第１絶縁膜との間に前記第２絶縁膜を形成する工程、
を含み、
前記第２活性領域において、前記第２ゲート絶縁膜は、前記第１絶縁膜と前記第２絶縁膜との積層膜からなる、半導体装置の製造方法。
【請求項17】
請求項１６に記載された半導体装置の製造方法において、
前記（ｂ）工程は、前記主面に沿う前記第１方向において、第３活性領域を規定するように前記半導体基板の前記主面の第３領域を挟んで配置され、前記半導体基板の内部に向かってそれぞれ延在する第５素子分離膜および第６素子分離膜を形成する工程、
前記（ｃ）工程は、前記第３活性領域において、前記半導体基板の前記主面上に第３ゲート絶縁膜を形成する工程、
前記（ｄ）工程は、前記第３活性領域において、前記第３ゲート絶縁膜上に第３ゲート電極を形成する工程、
を含み、
さらに、
前記（ｃ１）工程は、前記第３活性領域において、前記半導体基板の前記主面上に前記第１絶縁膜を形成する工程、
前記（ｃ２）工程は、前記第３活性領域において、前記第１絶縁膜を除去する工程、
前記（ｃ３）工程は、前記第３活性領域において、前記半導体基板の前記主面上に前記第２絶縁膜を形成する工程、
を含み、
前記第３活性領域において、前記第３ゲート絶縁膜は前記第２絶縁膜からなる、半導体装置の製造方法。
前記（ｂ）工程は、前記主面に沿う前記第１方向において、第３活性領域を規定するように前記半導体基板の前記主面の第３領域を挟んで配置され、前記半導体基板の内部に向かってそれぞれ延在する第５素子分離膜および第６素子分離膜を形成する工程、
前記（ｃ）工程は、前記第３活性領域において、前記半導体基板の前記主面上に第３ゲート絶縁膜を形成する工程、
前記（ｄ）工程は、前記第３活性領域において、前記第３ゲート絶縁膜上に第３ゲート電極を形成する工程、
を含み、
さらに、
前記（ｃ１）工程は、前記第３活性領域において、前記半導体基板の前記主面上に前記第１絶縁膜を形成する工程、
前記（ｃ２）工程は、前記第３活性領域において、前記第１絶縁膜を除去する工程、
前記（ｃ３）工程は、前記第３活性領域において、前記半導体基板の前記主面上に前記第２絶縁膜を形成する工程、
を含み、
前記第３活性領域において、前記第３ゲート絶縁膜は前記第２絶縁膜からなる、半導体装置の製造方法。
【請求項18】
請求項１１に記載された半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１）前記半導体基板の前記主面上に、前記第１領域を覆い、前記第１素子分離膜及び前記第２素子分離膜を形成する領域を露出する第３絶縁膜を形成する工程、
（ｂ２）前記第１素子分離膜及び前記第２素子分離膜を形成する領域において、前記半導体基板に第１溝および第２溝を形成する工程、
（ｂ３）前記第１溝および前記第２溝を埋めるように、前記第３絶縁膜上に第４絶縁膜を形成する工程、
（ｂ４）前記第４絶縁膜に研磨処理を施し、前記第１溝及び前記第２溝内に選択的に前記第１素子分離膜および前記第２素子分離膜を形成する工程、
（ｂ５）前記第３絶縁膜を除去する工程、
を含む、半導体装置の製造方法。
前記（ｂ）工程は、
（ｂ１）前記半導体基板の前記主面上に、前記第１領域を覆い、前記第１素子分離膜及び前記第２素子分離膜を形成する領域を露出する第３絶縁膜を形成する工程、
（ｂ２）前記第１素子分離膜及び前記第２素子分離膜を形成する領域において、前記半導体基板に第１溝および第２溝を形成する工程、
（ｂ３）前記第１溝および前記第２溝を埋めるように、前記第３絶縁膜上に第４絶縁膜を形成する工程、
（ｂ４）前記第４絶縁膜に研磨処理を施し、前記第１溝及び前記第２溝内に選択的に前記第１素子分離膜および前記第２素子分離膜を形成する工程、
（ｂ５）前記第３絶縁膜を除去する工程、
を含む、半導体装置の製造方法。
【請求項19】
請求項１１に記載された半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１）前記半導体基板の前記主面上に、前記第１領域を覆い、前記第１素子分離膜及び前記第２素子分離膜を形成する領域を露出する多結晶シリコン膜および第３絶縁膜をこの順に形成する工程、
（ｂ２）前記多結晶シリコン膜および前記第３絶縁膜から露出した前記半導体基板の前記主面に、第１窪みおよび第２窪みを形成する工程、
（ｂ３）前記多結晶シリコン膜および前記第３絶縁膜の側壁上、前記第１窪み上および第２窪み上に側壁絶縁膜を形成する工程、
（ｂ４）前記第３絶縁膜および前記側壁絶縁膜から露出する前記第１窪みの底面と前記第２窪みの底面において、前記半導体基板に第１溝および第２溝を形成する工程、
（ｂ５）前記側壁絶縁膜を除去した後に、前記第１窪みおよび第２窪み、前記第１溝および前記第２溝を埋めるように、前記第３絶縁膜上に第４絶縁膜を形成する工程、
（ｂ６）前記第４絶縁膜に研磨処理を施し、前記第１窪み及び前記第１溝に前記第１素子分離膜を形成し、前記第２窪み及び前記第２溝に前記第２素子分離膜を形成する工程、
（ｂ７）前記第３絶縁膜および前記多結晶シリコン膜を除去する工程、
を含む、半導体装置の製造方法。
前記（ｂ）工程は、
（ｂ１）前記半導体基板の前記主面上に、前記第１領域を覆い、前記第１素子分離膜及び前記第２素子分離膜を形成する領域を露出する多結晶シリコン膜および第３絶縁膜をこの順に形成する工程、
（ｂ２）前記多結晶シリコン膜および前記第３絶縁膜から露出した前記半導体基板の前記主面に、第１窪みおよび第２窪みを形成する工程、
（ｂ３）前記多結晶シリコン膜および前記第３絶縁膜の側壁上、前記第１窪み上および第２窪み上に側壁絶縁膜を形成する工程、
（ｂ４）前記第３絶縁膜および前記側壁絶縁膜から露出する前記第１窪みの底面と前記第２窪みの底面において、前記半導体基板に第１溝および第２溝を形成する工程、
（ｂ５）前記側壁絶縁膜を除去した後に、前記第１窪みおよび第２窪み、前記第１溝および前記第２溝を埋めるように、前記第３絶縁膜上に第４絶縁膜を形成する工程、
（ｂ６）前記第４絶縁膜に研磨処理を施し、前記第１窪み及び前記第１溝に前記第１素子分離膜を形成し、前記第２窪み及び前記第２溝に前記第２素子分離膜を形成する工程、
（ｂ７）前記第３絶縁膜および前記多結晶シリコン膜を除去する工程、
を含む、半導体装置の製造方法。
【請求項20】
請求項１９に記載された半導体装置の製造方法において、
前記第１ゲート絶縁膜の前記第２部分は、前記第１窪みに形成された前記第１素子分離膜に達しており、
前記第１ゲート絶縁膜の前記第３部分は、前記第２窪みに形成された前記第２素子分離膜に達している、半導体装置の製造方法。
前記第１ゲート絶縁膜の前記第２部分は、前記第１窪みに形成された前記第１素子分離膜に達しており、
前記第１ゲート絶縁膜の前記第３部分は、前記第２窪みに形成された前記第２素子分離膜に達している、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、例えば、アンチヒューズ素子を備える半導体装置およびその製造方法に好適に利用できる。
【背景技術】
【0002】
半導体基板に形成された半導体素子からなるメモリを備える半導体装置として、アンチヒューズ素子を含むメモリセルを有する半導体装置がある。この半導体装置では、アンチヒューズ素子のゲート電極と、ソース領域およびドレイン領域との間に高電圧を印加して、アンチヒューズ素子のゲート絶縁膜を絶縁破壊することにより、メモリセルにデータが書き込まれる。そのゲート絶縁膜が絶縁破壊されたアンチヒューズ素子では、ゲートリーク電流が増加する。従って、ゲート電極に読み出し電圧を印加し、ゲート電極とソース領域およびドレイン領域との間の読み出し電流を測定することで情報（「０」または「１」）の判定ができる。つまり、十分な読み出し電流値（判定基準値以上）を示すメモリセルを、例えば、情報「１」と判定する。
【0003】
また、アンチヒューズ素子におけるゲート絶縁膜の絶縁破壊は一回限りであるため、メモリセルの書き込みはＯＴＰ（One Time Program）と称される。また、アンチヒューズ素子からなるメモリ素子はＯＴＰメモリ素子と称され、ＲＯＭ（Read Only Memory）等に用いられる。
アンチヒューズ素子は、例えば、特開２０１１－１１９６４０号公報（特許文献１）に記載されている。
アンチヒューズ素子は、例えば、特開２０１１－１１９６４０号公報（特許文献１）に記載されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１１－１１９６４０号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本願発明者は、ＭＯＳ構造を有するアンチヒューズ素子（以下、ヒューズトランジスタと称する）を含むメモリセルを備える半導体装置において、以下の課題を確認した。
【0006】
半導体装置は、半導体チップに作り込まれている。半導体装置の製造工程においては、多数の半導体チップが行列状に配置された半導体ウエハ（例えば、直径が３００ｍｍの円板）が用いられる。製造工程には、フォトリソグラフィ、導電膜および絶縁膜のデポジション、エッチングおよび研磨（ＣＭＰ（Chemical Mechanical Polishing））等の工程が含まれる。各製造工程において、半導体ウエハ内の全ての半導体チップを同様の加工精度で加工することはできず、半導体ウエハ内において「面内バラツキ」と呼ばれる加工ばらつきが発生する。「面内バラツキ」とは、互いの半導体チップの配置位置が異なることに起因して発生する加工ばらつきである。例えば、半導体ウエハの中央部に配置された半導体チップと周辺部に配置された半導体チップとの間に、設計値に対する仕上がり寸法誤差が生じる。
【0007】
本願発明者は、ヒューズトランジスタを含むメモリセルを備える半導体装置において、不十分な読み出し電流値を示すメモリセル（「不良ビット」と称す）が発生することを確認した。そして不良ビットの発生原因が、半導体装置の製造工程における「面内バラツキ」に起因することを確認した。
ヒューズトランジスタを含むメモリセルを備える半導体装置において、メモリセルの読み出し電流値の向上が求められる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
ヒューズトランジスタを含むメモリセルを備える半導体装置において、メモリセルの読み出し電流値の向上が求められる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0008】
一実施の形態における半導体装置は、主面を有する半導体基板と、主面に沿う第１方向において、第１活性領域を規定するように半導体基板の一部を挟んで配置され、主面から半導体基板の内部に向かってそれぞれ延在する第１素子分離膜および第２素子分離膜とを有する。平面視において、半導体装置は第１活性領域内に形成された第１トランジスタとを有する。そして、第１トランジスタは、半導体基板の主面上に形成された第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成された第１ゲート電極とを備える。さらに第１トランジスタは、第１方向と直交する第２方向において、第１ゲート電極の両隣に位置し、半導体基板の内部に形成された第１半導体領域および第２半導体領域とを備える。そして第１方向において、第１ゲート絶縁膜は、第１素子分離膜と第２素子分離膜とから離間して配置された第１部分と、第１部分と第１素子分離膜との間に配置された第２部分と、第１部分と第２素子分離膜との間に配置された第３部分とを有する。第１ゲート絶縁膜の第２部分は第１素子分離膜に達しており、第１ゲート絶縁膜の第３部分は第２素子分離膜に達している。さらに第１ゲート絶縁膜の第１部分は第１厚さを有し、第１ゲート絶縁膜の第２部分および第３部分のそれぞれは第２厚さを有し、第２厚さは第１厚さよりも大きい。
【0009】
一実施の形態における半導体装置の製造方法は、主面を有する半導体基板を準備する工程、および主面に沿う第１方向において、第１活性領域を規定するように半導体基板の主面の一領域を挟んで配置され、主面から半導体基板の内部に向かってそれぞれ延在する第１素子分離膜および第２素子分離膜を形成する工程を有する。さらに半導体装置の製造方法は、第１活性領域において、半導体基板の主面上に第１ゲート絶縁膜を形成する工程、第１ゲート絶縁膜上に第１ゲート電極を形成する工程を有する。さらに半導体装置の製造方法は、第１方向と直交する第２方向において、第１ゲート電極の両隣であって、第１活性領域において半導体基板の内部に第１半導体領域および第２半導体領域を形成する工程を有する。そして第１ゲート絶縁膜は、第１素子分離膜と第２素子分離膜とから離間して配置された第１部分と、第１部分と第１素子分離膜との間に配置された第２部分と、第１部分と第２素子分離膜との間に配置された第３部分とを有する。そして第１ゲート絶縁膜の第２部分は第１素子分離膜に達しており、第１ゲート絶縁膜の第３部分は第２素子分離膜に達している。そして第１ゲート絶縁膜の第１部分は第１厚さを有し、第１ゲート絶縁膜の第２部分および第３部分のそれぞれは第２厚さを有し、第２厚さは第１厚さよりも大きい。
【発明の効果】
【0010】
一実施の形態によれば、読み出し電流値の向上により、半導体装置の信頼性を向上できる。
【図面の簡単な説明】
【0011】
【図1】本実施の形態における半導体装置に含まれるトランジスタの平面図である。
【図2】本実施の形態における半導体装置に含まれるトランジスタのゲート長方向における断面図である。
【図3】本実施の形態における半導体装置に含まれるトランジスタのゲート幅方向における断面図である。
【図4】本実施の形態における半導体装置のメモリセル部の等価回路図である。
【図5】本実施の形態におけるヒューズトランジスタの書き込みメカニズムを示す断面図である。
【図6】本実施の形態におけるヒューズトランジスタの書き込みメカニズムを示す断面図である。
【図7】本実施の形態における半導体装置に含まれるトランジスタのゲート幅方向における製造工程を示す断面図である。
【図17】関連技術におけるヒューズトランジスタのゲート幅方向における断面図である。
【図18】関連技術におけるヒューズトランジスタの製造工程を示す要部拡大断面図である。
【図20】関連技術におけるヒューズトランジスタの製造工程を示す要部拡大断面図である。
【図22】関連技術におけるヒューズトランジスタの書き込みメカニズムを示す断面図である。
【図23】関連技術におけるヒューズトランジスタの読み出し電流分布を示す図である。
【図24】変形例における半導体装置に含まれるトランジスタのゲート幅方向における断面図である。
【図25】変形例における半導体装置に含まれるトランジスタのゲート幅方向における製造工程を示す断面図である。
【発明を実施するための形態】
【0012】
実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【0013】
また以下の実施の形態において、ｎ型はｎ型の導電型を意味し、ｐ型はｐ型の導電型を意味する。また、ｐ型半導体領域はｐ型不純物領域、ｎ型半導体領域はｎ型不純物領域と読み替えることができる。
（実施の形態）
（実施の形態）
【0014】
本実施の形態における半導体装置は、行列状に配置された複数個のメモリセルを有し、各々のメモリセル（「ビット」とも称す）は、選択トランジスタとヒューズトランジスタとからなる。
＜関連技術の技術課題＞
＜関連技術の技術課題＞
【0015】
まず、本願発明者が確認した、関連技術における半導体装置の技術課題について、図１７から図２３を用いて説明する。図１７は関連技術におけるヒューズトランジスタのゲート幅方向における断面図である。図１８から図２１は関連技術におけるヒューズトランジスタの製造工程を示す要部拡大断面図である。図２２は関連技術におけるヒューズトランジスタの書き込みメカニズムを示す断面図である。図２３は関連技術におけるヒューズトランジスタの読み出し電流分布を示す図である。
【0016】
図１７に示すように、関連技術におけるヒューズトランジスタＦＵ０では、ゲート絶縁膜ＧＩｆが単層の酸化シリコン膜からなり、このゲート絶縁膜ＧＩｆにフィラメントＦＭが形成されている。フィラメントＦＭは、ゲート電極Ｇｆと半導体基板ＳＢとの間に形成された導電部である。素子分離膜ＳＴＩによって規定された活性領域ＡＣＴｆにおいて、半導体基板ＳＢとゲート電極Ｇｆとの間には単層のゲート絶縁膜ＧＩｆが介在している。なお、酸化シリコン膜は、シリコンからなる半導体基板を熱酸化して形成される。
【0017】
図２３は、読み出し電流（Ion）とビット数（bit count）との関係を示している。図２３には、４段階の書き込み電圧（Ｖｐｐ＝８．５Ｖ、９．０Ｖ、９．５Ｖおよび１０．０Ｖ）を用いてゲート絶縁膜ＧＩｆにフィラメントＦＭが形成された総計７０Ｋビット（２Ｋビット×３５チップ）に対する読み出し電流が示されている。全ての書き込み電圧において、その読み出し電流が目標値に達しない不良ビットが存在している。書き込み電圧を上昇させれば不良ビットの数は減少するが、これ以上書き込み電圧を上昇させることはできず、別の対応が必要となった。
次に、本願発明者は不良ビットの発生原因を検討した。
次に、本願発明者は不良ビットの発生原因を検討した。
【0018】
図示はしないが、ヒューズトランジスタＦＵ０の製造工程は、半導体基板ＳＢに溝ＴＲを形成する工程（第１工程）と、溝ＴＲを埋めるように半導体基板ＳＢ上に絶縁膜を形成する工程（第２工程）と、絶縁膜に対して研磨処理を施し素子分離膜ＳＴＩを形成する工程（第３工程）と、半導体基板ＳＢの主面ＳＢａ上に形成された異物を除去するウェットエッチング工程（第４工程）と、半導体基板ＳＢの主面ＳＢａを熱酸化してゲート絶縁膜ＧＩｆを形成する工程（第５工程）を含む。
【0019】
図１８から図２１は、ヒューズトランジスタＦＵ０の活性領域ＡＣＴｆと素子分離膜ＳＴＩとの境界の要部（半導体基板ＳＢの主面ＳＢａ側）を示している。図１８および図２０は上記の第４工程を示し、図１９および図２１は上記の第５工程を示している。そして、図１８及び図１９は、素子分離膜ＳＴＩの主面ＳＴＩａが半導体基板ＳＢの主面ＳＢａに比べ低い場合（以下、「低ＳＴＩ」と称する）を示している。図２０および図２１は、素子分離膜ＳＴＩの主面ＳＴＩａが半導体基板ＳＢの主面ＳＢａに比べ高い場合（以下、「高ＳＴＩ」と称する）を示している。図１８及び図２０に示す主面ＳＴＩａの高さの差は、素子分離膜ＳＴＩ形成用の研磨工程（上記の第３工程）における「面内バラツキ」に起因する。
【0020】
図１８に示すように、ウェットエッチング工程（上記の第４工程）では素子分離膜ＳＴＩに窪みＤＶが発生する。そして、「低ＳＴＩ」の場合、活性領域ＡＣＴｆにおける半導体基板ＳＢの肩部ＳＨにおいて半導体基板ＳＢの側壁が露出する。一方、図２０に示すように、「高ＳＴＩ」の場合、ウェットエッチング工程（上記の第４工程）で、素子分離膜ＳＴＩに窪みＤＶが発生しても、活性領域ＡＣＴｆにおける半導体基板ＳＢの肩部ＳＨにおいて半導体基板ＳＢの側壁が露出しない。
【0021】
そして図１９に示すように、「低ＳＴＩ」の場合には上記の第５工程において活性領域ＡＣＴｆにおける半導体基板ＳＢの肩部ＳＨの角が酸化によって丸められ丸め部ＲＰが形成される。しかしながら、図２１に示すように、「高ＳＴＩ」の場合には上記の第５工程を実施しても活性領域ＡＣＴｆにおける半導体基板ＳＢの肩部ＳＨは酸化によって丸められることなく、略直角な角部ＣＮが残る。活性領域ＡＣＴｆにおける半導体基板ＳＢの肩部ＳＨにおいて半導体基板ＳＢの側壁が酸化されないためである。
【0022】
図２２に示すように、「高ＳＴＩ」の場合、ヒューズトランジスタＦＵ０において、活性領域ＡＣＴｆにおける半導体基板ＳＢの肩部ＳＨにフィラメントＦＭが形成される。ゲート電極Ｇｆに書き込み電圧を印加した場合、角部ＣＮに電界が集中し、角部ＣＮが残っている肩部ＳＨにおいてゲート絶縁膜ＧＩｆの絶縁破壊が発生するためである。そして活性領域ＡＣＴｆにおける半導体基板ＳＢの肩部ＳＨに形成されたフィラメントＦＭは、高抵抗を示す。なぜなら、フィラメントＦＭが活性領域ＡＣＴｆにおける半導体基板ＳＢの平坦な位置に形成された場合に比べて、フィラメントＦＭの形成幅が狭いからである。
【0023】
以上より、関連技術における技術課題は、素子分離膜ＳＴＩ形成時の研磨工程における「面内バラツキ」に影響されることなく、ヒューズトランジスタＦＵ０に形成されるフィラメントＦＭの低抵抗化を実現することである。
＜半導体装置の構造＞
＜半導体装置の構造＞
【0024】
本実施の形態における半導体装置は、行列状に配置された複数個のメモリセルを有し、各々のメモリセル（ビットとも呼ぶ）は、選択トランジスタとヒューズトランジスタとからなる。また、半導体装置は複数個のメモリセルを含むＲＯＭ領域（メモリ領域）以外に、コアトランジスタを含むロジック領域を有する。ロジック領域のロジック回路はＣＭＯＳにより形成されており、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを含むが、本実施の形態ではｎチャネル型ＭＩＳＦＥＴについて説明する。
【0025】
図１は、本実施の形態における半導体装置に含まれるトランジスタの平面図である。図２は、本実施の形態における半導体装置に含まれるトランジスタのゲート長方向における断面図である。図３は、本実施の形態における半導体装置に含まれるトランジスタのゲート幅方向における断面図である。図４は、本実施の形態における半導体装置のメモリセル部の等価回路図である。図５および図６は、本実施の形態におけるヒューズトランジスタの書き込みメカニズムを示す断面図である。
【0026】
図１に示すように、領域ＡＳは活性領域ＡＣＴｓと素子分離領域とからなり、素子分離領域には素子分離膜ＳＴＩが形成されている。領域ＡＦは活性領域ＡＣＴｆと素子分離領域とからなり、素子分離領域には素子分離膜ＳＴＩが形成されている。領域ＡＣは活性領域ＡＣＴｃと素子分離領域とからなり、素子分離領域には素子分離膜ＳＴＩが形成されている。領域ＡＳにはその周囲を素子分離膜ＳＴＩによって規定された活性領域ＡＣＴｓが含まれており、活性領域ＡＣＴｓ内には選択トランジスタＳＴが形成されている。領域ＡＦにはその周囲を素子分離膜ＳＴＩによって規定された活性領域ＡＣＴｆが含まれており、活性領域ＡＣＴｆ内にはヒューズトランジスタＦＵが形成されている。領域ＡＣにはその周囲を素子分離膜ＳＴＩによって規定された活性領域ＡＣＴｃが形成されており、活性領域ＡＣＴｃ内にはコアトランジスタＣＴが含まれている。素子分離膜ＳＴＩは半導体基板ＳＢの主面ＳＢａからその内部に向かって延在している（図２および図３参照）。
【0027】
選択トランジスタＳＴは、Ｙ方向に延在するゲート電極Ｇｓと、Ｘ方向においてゲート電極Ｇｓの両隣に配置されたソース領域ＳＤｓおよびドレイン領域ＳＤｓとを含む。ヒューズトランジスタＦＵは、Ｙ方向に延在するゲート電極Ｇｆと、Ｘ方向においてゲート電極Ｇｆの両隣に配置された一対のソース領域Ｓ１およびＳ２とを含む。コアトランジスタＣＴは、Ｙ方向に延在するゲート電極Ｇｃと、Ｘ方向においてゲート電極Ｇｃの両隣に配置されたソース領域ＳＤｃおよびドレイン領域ＳＤｃとを含む。ここで、Ｘ方向はＹ方向に直交し、Ｘ方向は各トランジスタのゲート長方向であり、Ｙ方向は各トランジスタのゲート幅方向である。
【0028】
図２は、図１に示す領域ＡＳ、ＡＦおよびＡＣのそれぞれにおける切断線Ｘ１－Ｘ２に沿う断面図である。領域ＡＳにおける切断線Ｘ１－Ｘ２は、ソース領域ＳＤｓ、ゲート電極Ｇｓおよびドレイン領域ＳＤｓを通過する。領域ＡＦにおける切断線Ｘ１－Ｘ２は、ソース領域Ｓ１、ゲート電極Ｇｆおよびドレイン領域Ｓ２を通過する。領域ＡＦにおける切断線Ｘ１－Ｘ２は、ゲート絶縁膜ＧＩｆの中央部ＣＰを通過する。領域ＡＣにおける切断線Ｘ１－Ｘ２は、ソース領域ＳＤｃ、ゲート電極Ｇｃおよびドレイン領域ＳＤｃを通過する。
図２に示すように、選択トランジスタＳＴはｐチャネル型ＭＩＳＦＥＴであり、ｐ型のゲート電極Ｇｓ、ゲート絶縁膜ＧＩｓ、ソース領域ＳＤｓおよびドレイン領域ＳＤｓを有する。選択トランジスタＳＴは、Ｘ方向において、その両端を素子分離膜ＳＴＩによって挟まれた活性領域ＡＣＴｓ内に形成されている。活性領域ＡＣＴｓにおいて、半導体基板ＳＢの主面ＳＢａ上にゲート絶縁膜ＧＩｓが形成され、ゲート絶縁膜ＧＩｓ上にゲート電極Ｇｓが形成されている。ゲート絶縁膜ＧＩｓは、ゲート絶縁膜ＧＩ１と、ゲート絶縁膜ＧＩ１上に形成されたゲート絶縁膜ＧＩ２との積層膜からなる。そして、ゲート絶縁膜ＧＩ２の厚さは、下層のゲート絶縁膜ＧＩ１の厚さよりも大きい（厚い）。ゲート絶縁膜ＧＩ２は酸化シリコン膜からなり、ゲート絶縁膜ＧＩ１は酸化シリコン膜または酸窒化シリコン膜からなる。ゲート電極Ｇｓはｐ型不純物が導入された多結晶シリコン膜からなる。ゲート電極Ｇｓおよびゲート絶縁膜ＧＩｓの側壁上に側壁絶縁膜ＳＷが形成されている。
図２に示すように、選択トランジスタＳＴはｐチャネル型ＭＩＳＦＥＴであり、ｐ型のゲート電極Ｇｓ、ゲート絶縁膜ＧＩｓ、ソース領域ＳＤｓおよびドレイン領域ＳＤｓを有する。選択トランジスタＳＴは、Ｘ方向において、その両端を素子分離膜ＳＴＩによって挟まれた活性領域ＡＣＴｓ内に形成されている。活性領域ＡＣＴｓにおいて、半導体基板ＳＢの主面ＳＢａ上にゲート絶縁膜ＧＩｓが形成され、ゲート絶縁膜ＧＩｓ上にゲート電極Ｇｓが形成されている。ゲート絶縁膜ＧＩｓは、ゲート絶縁膜ＧＩ１と、ゲート絶縁膜ＧＩ１上に形成されたゲート絶縁膜ＧＩ２との積層膜からなる。そして、ゲート絶縁膜ＧＩ２の厚さは、下層のゲート絶縁膜ＧＩ１の厚さよりも大きい（厚い）。ゲート絶縁膜ＧＩ２は酸化シリコン膜からなり、ゲート絶縁膜ＧＩ１は酸化シリコン膜または酸窒化シリコン膜からなる。ゲート電極Ｇｓはｐ型不純物が導入された多結晶シリコン膜からなる。ゲート電極Ｇｓおよびゲート絶縁膜ＧＩｓの側壁上に側壁絶縁膜ＳＷが形成されている。
【0029】
活性領域ＡＣＴｓにおいて、ゲート電極Ｇｓの両隣にはソース領域ＳＤｓおよびドレイン領域ＳＤｓが配置されている。ソース領域ＳＤｓおよびドレイン領域ＳＤｓは、半導体基板ＳＢの内部に形成されている。具体的には、ソース領域ＳＤｓおよびドレイン領域ＳＤｓは、ｐ型の半導体基板ＳＢに選択的に形成されたｎ型のウエル領域ＮＷ内に形成されている。ウエル領域ＮＷは、ｎ型の不純物が導入された半導体領域である。ソース領域ＳＤｓおよびドレイン領域ＳＤｓは、比較的高濃度のｐ型の半導体領域ＰＨｓと比較的低濃度のｐ型の半導体領域ＰＭｓとを含む。ソース領域ＳＤｓおよびドレイン領域ＳＤｓは、それぞれゲート電極Ｇｓと素子分離膜ＳＴＩとの間において、半導体基板ＳＢの内部に形成されている。そしてｐ型の半導体領域ＰＨｓは素子分離膜ＳＴＩ側に配置され、ｐ型の半導体領域ＰＭｓはゲート電極Ｇｓ側に配置されている。ｐ型の半導体領域ＰＭｓは側壁絶縁膜ＳＷの下方に配置されている。そして、ｐ型の半導体領域ＰＭｓの下には、ｎ型の半導体領域ＮＭが配置されている。なお、選択トランジスタＳＴはｎチャネル型ＭＩＳＦＥＴとすることもできる。
【0030】
ヒューズトランジスタＦＵはｎチャネル型ＭＩＳＦＥＴであり、ｎ型のゲート電極Ｇｆ、ゲート絶縁膜ＧＩｆおよび一対のソース領域Ｓ１およびＳ２を有する。ヒューズトランジスタＦＵは、Ｘ方向において、その両端を素子分離膜ＳＴＩによって規定された活性領域ＡＣＴｆ内に形成されている。活性領域ＡＣＴｆにおいて、半導体基板ＳＢの主面ＳＢａ上にゲート絶縁膜ＧＩｆが形成され、ゲート絶縁膜ＧＩｆ上にゲート電極Ｇｆが形成されている。Ｘ方向における断面において、ゲート絶縁膜ＧＩｆはゲート絶縁膜ＧＩ１からなる。ゲート絶縁膜ＧＩ１は酸化シリコン膜または酸窒化シリコン膜からなる。ゲート電極Ｇｆはｎ型不純物（例えばリン）が導入された多結晶シリコン膜からなる。ゲート電極Ｇｆおよびゲート絶縁膜ＧＩｆの側壁上に側壁絶縁膜ＳＷが形成されている。そして、ゲート絶縁膜ＧＩｆにフィラメントＦＭが形成されている。ＲＯＭ領域には、フィラメントＦＭが形成されていないヒューズトランジスタＦＵも存在する。また、メモリセルに対する書き込みがされていない状態ではヒューズトランジスタＦＵにフィラメントＦＭは存在しない。
【0031】
活性領域ＡＣＴｆにおいて、ゲート電極Ｇｆの両隣には一対のソース領域Ｓ１およびＳ２が配置されている。一対のソース領域Ｓ１およびＳ２は、半導体基板ＳＢの内部に形成されている。具体的には、一対のソース領域Ｓ１およびＳ２は、ｐ型の半導体基板ＳＢに選択的に形成されたｐ型のウエル領域ＰＷ内に形成されている。ウエル領域ＰＷは、ｐ型の不純物が導入された半導体領域である。一対のソース領域Ｓ１およびＳ２は、それぞれ比較的高濃度のｎ型の半導体領域ＮＨｆからなる。そして一対のソース領域Ｓ１およびＳ２の間には、比較的低濃度のｎ型の半導体領域ＮＭｆが形成されている。
【0032】
コアトランジスタＣＴはｎチャネル型ＭＩＳＦＥＴであり、ｎ型のゲート電極Ｇｃ、ゲート絶縁膜ＧＩｃおよびソース領域ＳＤｃ、ドレイン領域ＳＤｃを有する。選択トランジスタＣＴは、Ｘ方向において、その両端を素子分離膜ＳＴＩによって規定された活性領域ＡＣＴｃ内に形成されている。活性領域ＡＣＴｃにおいて、半導体基板ＳＢの主面ＳＢａ上にゲート絶縁膜ＧＩｃが形成され、ゲート絶縁膜ＧＩｃ上にゲート電極Ｇｃが形成されている。ゲート絶縁膜ＧＩｃはゲート絶縁膜ＧＩ１からなる。ゲート絶縁膜ＧＩ１は酸化シリコン膜または酸窒化シリコン膜からなる。ゲート電極Ｇｃはｎ型不純物が導入された多結晶シリコン膜からなる。ゲート電極Ｇｃおよびゲート絶縁膜ＧＩｃの側壁上に側壁絶縁膜ＳＷが形成されている。
【0033】
活性領域ＡＣＴｃにおいて、ゲート電極Ｇｃの両隣にはソース領域ＳＤｃおよびドレイン領域ＳＤｃが配置されている。ソース領域ＳＤｃおよびドレイン領域ＳＤｃは、半導体基板ＳＢの内部に形成されている。具体的には、ソース領域ＳＤｃおよびドレイン領域ＳＤｃは、ｐ型の半導体基板ＳＢに選択的に形成されたｐ型のウエル領域ＰＷ内に形成されている。ウエル領域ＰＷは、ｐ型の不純物が導入された半導体領域である。ソース領域ＳＤｃおよびドレイン領域ＳＤｃは、比較的高濃度のｎ型の半導体領域ＮＨｃと比較的低濃度のｎ型の半導体領域ＮＭｃとを含む。ソース領域ＳＤｃおよびドレイン領域ＳＤｃは、それぞれゲート電極Ｇｃと素子分離膜ＳＴＩとの間において、半導体基板ＳＢの内部に形成されている。そしてｎ型の半導体領域ＮＨｃは素子分離膜ＳＴＩ側に配置され、ｎ型の半導体領域ＮＭｃはゲート電極Ｇｃ側に配置されている。ｎ型の半導体領域ＮＭｃは側壁絶縁膜ＳＷの下方に配置されている。そして、ｎ型の半導体領域ＮＭｃの下には、ｐ型の半導体領域ＰＭが配置されている。
【0034】
ここで、選択トランジスタＳＴのゲート電極Ｇｓに印加される電源電圧Ｖｄｓ（例えば１０Ｖ）はコアトランジスタＣＴのゲート電極Ｇｃに印加される電源電圧Ｖｄｃ（例えば１．５Ｖ）よりも高いため、選択トランジスタＳＴのゲート長ＬｇｓはコアトランジスタＣＴのゲート長Ｌｇｃよりも大きい。また、選択トランジスタＳＴのゲート絶縁膜ＧＩｓの厚さはコアトランジスタＣＴのゲート絶縁膜ＧＩｃの厚さよりも大きい（厚い）。また、ヒューズトランジスタＦＵのゲート絶縁膜ＧＩｆの中央部ＣＰの厚さは、コアトランジスタＣＴのゲート絶縁膜ＧＩｃの厚さと等しい。
【0035】
図３は、図１に示す領域ＡＳ、ＡＦおよびＡＣのそれぞれにおける切断線Ｙ１－Ｙ２に沿う断面図である。領域ＡＳ、ＡＦおよびＡＣにおいて、切断線Ｙ１－Ｙ２は、それぞれのゲート電極Ｇｓ，ＧｆおよびＧｃを通過する。
図３に示すように、選択トランジスタＳＴは、Ｙ方向において、その両端を素子分離膜ＳＴＩによって規定された活性領域ＡＣＴｓ内に形成されている。活性領域ＡＣＴｓにおいて、半導体基板ＳＢの主面ＳＢａ上にゲート絶縁膜ＧＩｓが形成され、ゲート絶縁膜ＧＩｓ上にゲート電極Ｇｓが形成されている。ゲート絶縁膜ＧＩｓはゲート絶縁膜ＧＩ１とゲート絶縁膜ＧＩ１上に形成されたゲート絶縁膜ＧＩ２との積層膜からなる。そして、ゲート絶縁膜ＧＩ２の厚さは、ゲート絶縁膜ＧＩ１の厚さよりも厚い。Ｙ方向において、ゲート絶縁膜ＧＩ１は活性領域ＡＣＴｓにおいて半導体基板ＳＢの全主面ＳＢａを覆い、活性領域ＡＣＴｓの両隣に配置された素子分離膜ＳＴＩに達して終端している。Ｙ方向において、ゲート絶縁膜ＧＩ２は活性領域ＡＣＴｓにおいて半導体基板ＳＢの全主面ＳＢａを覆い、活性領域ＡＣＴｓの両隣に配置された素子分離膜ＳＴＩに達し素子分離膜ＳＴＩ上で終端している。また、Ｙ方向において、ゲート電極Ｇｓは、活性領域ＡＣＴｓにおいて半導体基板ＳＢの全主面ＳＢａを覆い、活性領域ＡＣＴｓの両隣に配置された素子分離膜ＳＴＩに達し素子分離膜ＳＴＩ上で終端している。活性領域ＡＣＴｓ内に位置するゲート電極Ｇｓの全域において、ゲート電極Ｇｓと半導体基板ＳＢの主面ＳＢａとの間にゲート絶縁膜ＧＩｓが介在している。
図３に示すように、選択トランジスタＳＴは、Ｙ方向において、その両端を素子分離膜ＳＴＩによって規定された活性領域ＡＣＴｓ内に形成されている。活性領域ＡＣＴｓにおいて、半導体基板ＳＢの主面ＳＢａ上にゲート絶縁膜ＧＩｓが形成され、ゲート絶縁膜ＧＩｓ上にゲート電極Ｇｓが形成されている。ゲート絶縁膜ＧＩｓはゲート絶縁膜ＧＩ１とゲート絶縁膜ＧＩ１上に形成されたゲート絶縁膜ＧＩ２との積層膜からなる。そして、ゲート絶縁膜ＧＩ２の厚さは、ゲート絶縁膜ＧＩ１の厚さよりも厚い。Ｙ方向において、ゲート絶縁膜ＧＩ１は活性領域ＡＣＴｓにおいて半導体基板ＳＢの全主面ＳＢａを覆い、活性領域ＡＣＴｓの両隣に配置された素子分離膜ＳＴＩに達して終端している。Ｙ方向において、ゲート絶縁膜ＧＩ２は活性領域ＡＣＴｓにおいて半導体基板ＳＢの全主面ＳＢａを覆い、活性領域ＡＣＴｓの両隣に配置された素子分離膜ＳＴＩに達し素子分離膜ＳＴＩ上で終端している。また、Ｙ方向において、ゲート電極Ｇｓは、活性領域ＡＣＴｓにおいて半導体基板ＳＢの全主面ＳＢａを覆い、活性領域ＡＣＴｓの両隣に配置された素子分離膜ＳＴＩに達し素子分離膜ＳＴＩ上で終端している。活性領域ＡＣＴｓ内に位置するゲート電極Ｇｓの全域において、ゲート電極Ｇｓと半導体基板ＳＢの主面ＳＢａとの間にゲート絶縁膜ＧＩｓが介在している。
【0036】
ヒューズトランジスタＦＵは、Ｙ方向において、その両端を素子分離膜ＳＴＩによって規定された活性領域ＡＣＴｆ内に形成されている。活性領域ＡＣＴｆにおいて、半導体基板ＳＢの主面ＳＢａ上にゲート絶縁膜ＧＩｆが形成され、ゲート絶縁膜ＧＩｆ上にゲート電極Ｇｆが形成されている。Ｙ方向において、ゲート絶縁膜ＧＩｆは中央部ＣＰと周辺部ＰＰ１およびＰＰ２を有する。平面視において、中央部ＣＰと周辺部ＰＰ１およびＰＰ２は、いずれも活性領域ＡＣＴｆ内に位置している。Ｙ方向において、中央部ＣＰは素子分離膜ＳＴＩから離間しており、中央部ＣＰと素子分離膜ＳＴＩとの間に周辺部ＰＰ１またはＰＰ２が介在している。半導体基板ＳＢの主面ＳＢａは中央部ＣＰの下において平坦面を有する。ゲート絶縁膜ＧＩｆの中央部ＣＰは、単層のゲート絶縁膜ＧＩ１からなり、周辺部ＰＰ１およびＰＰ２はゲート絶縁膜ＧＩ１と、ゲート絶縁膜ＧＩ１上に形成されたゲート絶縁膜ＧＩ２との積層膜からなる。そして、ゲート絶縁膜ＧＩ２の厚さは、ゲート絶縁膜ＧＩ１の厚さよりも大きい（厚い）。ゲート絶縁膜ＧＩｆの周辺部ＰＰ１およびＰＰ２のそれぞれの厚さは、ゲート絶縁膜ＧＩｆの中央部ＣＰにおけるゲート絶縁膜ＧＩｆの厚さよりも大きい（厚い）。Ｙ方向において、ゲート絶縁膜ＧＩ１は活性領域ＡＣＴｆにおいて半導体基板ＳＢの全主面ＳＢａを覆い、活性領域ＡＣＴｆの両隣に配置された素子分離膜ＳＴＩに達して終端している。Ｙ方向において、ゲート絶縁膜ＧＩ２は活性領域ＡＣＴｆにおいて半導体基板ＳＢの主面ＳＢａの一部分を覆い、活性領域ＡＣＴｆの両隣に配置された素子分離膜ＳＴＩに達し、素子分離膜ＳＴＩ上で終端している。なお、ゲート絶縁膜ＧＩｆの中央部ＣＰはフィラメントＦＭが形成される領域であり、図３に示すようにゲート絶縁膜ＧＩｆの中央部ＣＰにフィラメントＦＭが形成されている。また、Ｙ方向において、ゲート電極Ｇｆは、活性領域ＡＣＴｆにおいて半導体基板ＳＢの全主面ＳＢａを覆い、活性領域ＡＣＴｆの両隣に配置された素子分離膜ＳＴＩに達し素子分離膜ＳＴＩ上で終端している。活性領域ＡＣＴｆ内に位置するゲート電極Ｇｆの全域において、ゲート電極Ｇｆと半導体基板ＳＢの主面ＳＢａとの間にゲート絶縁膜ＧＩｆが介在している。
【0037】
なお、周辺部ＰＰ１およびＰＰ２の幅Ｗは、５０ｎｍ以上１００ｎｍ以下が好適である。周辺部ＰＰ１およびＰＰ２の幅Ｗを５０ｎｍ以上とすることで、周辺部ＰＰ１およびＰＰ２が図１９または図２１に示す肩部ＳＨを覆うことができる。その結果フィラメントＦＭの形成領域である中央部ＣＰを肩部ＳＨから離間させることができる。つまり、半導体基板ＳＢの主面ＳＢａの平坦な領域に中央部ＣＰを配置できる。また、周辺部ＰＰ１およびＰＰ２の幅Ｗを１００ｎｍ以下とすることで、ヒューズトランジスタＦＵの小型化を実現しながら中央部ＣＰの幅を十分に確保できる。
【0038】
コアトランジスタＣＴは、Ｙ方向において、その両端を素子分離膜ＳＴＩによって規定された活性領域ＡＣＴｃ内に形成されている。活性領域ＡＣＴｃにおいて、半導体基板ＳＢの主面ＳＢａ上にゲート絶縁膜ＧＩｃが形成され、ゲート絶縁膜ＧＩｃの上にゲート電極Ｇｃが形成されている。ゲート絶縁膜ＧＩｃはゲート絶縁膜ＧＩ１からなる。Ｙ方向において、ゲート絶縁膜ＧＩｃは活性領域ＡＣＴｃにおいて半導体基板ＳＢの全主面ＳＢａを覆っている。Ｙ方向において、ゲート絶縁膜ＧＩ１は活性領域ＡＣＴｃにおいて半導体基板ＳＢの全主面ＳＢａを覆い、活性領域ＡＣＴｃの両隣に配置された素子分離膜ＳＴＩに達して終端している。また、Ｙ方向において、ゲート電極Ｇｃは、活性領域ＡＣＴｃにおいて半導体基板ＳＢの全主面ＳＢａを覆い、活性領域ＡＣＴｃの両隣に配置された素子分離膜ＳＴＩに達し素子分離膜ＳＴＩ上で終端している。活性領域ＡＣＴｃ内に位置するゲート電極Ｇｃの全域において、ゲート電極Ｇｃと半導体基板ＳＢの主面ＳＢａとの間にゲート絶縁膜ＧＩｃが介在している。
【0039】
つまり、ヒューズトランジスタＦＵのゲート絶縁膜ＧＩｆの中央部ＣＰにおける厚さはコアトランジスタＣＴのゲート絶縁膜ＧＩｃの厚さと等しく、選択トランジスタＳＴのゲート絶縁膜ＧＩｓの厚さよりも小さい（薄い）。ヒューズトランジスタＦＵのゲート絶縁膜ＧＩｆの周辺部ＰＰ１およびＰＰ２のそれぞれの厚さは選択トランジスタＳＴのゲート絶縁膜ＧＩｓの厚さと等しく、コアトランジスタＣＴのゲート絶縁膜ＧＩｃの厚さよりも大きい（厚い）。
【0040】
図４に示すように、メモリセルＭＣは選択トランジスタＳＴとヒューズトランジスタＦＵとからなる。図２を参照して説明すると、選択トランジスタＳＴのソース領域ＳＤｓおよびドレイン領域ＳＤｓの一方はビット線ＢＬに接続され、ソース領域ＳＤｓおよびドレイン領域ＳＤｓの他方はヒューズトランジスタＦＵのゲート電極Ｇｆに接続されている。選択トランジスタＳＴのゲート電極Ｇｓはワード線ＷＬに接続されている。ヒューズトランジスタＦＵの一対のソース領域Ｓ１およびＳ２はソース線ＳＬに接続されている。書き込み時には、選択トランジスタＳＴを導通させてビット線ＢＬの書込み電圧Ｖｐｐ（例えば１０Ｖ）をヒューズトランジスタＦＵのゲート電極Ｇｆに印加することによってゲート絶縁膜ＧＩｆの中央部ＣＰにフィラメントＦＭが形成される。読み出し時には、選択トランジスタＳＴを導通させてビット線ＢＬの読み出し電圧Ｖｒｅ（例えば１．５Ｖ）がヒューズトランジスタＦＵのゲート電極Ｇｆに印加される。そしてゲート絶縁膜ＧＩｆに形成されたフィラメントＦＭを介して、ビット線ＢＬからソース線ＳＬに流れる読み出し電流を測定することによって、メモリセルＭＣの情報（「０」または「１」）を判定する。従って、情報の読み出し精度を向上させるために、フィラメントＦＭの低抵抗化が必須である。
【0041】
次に、図５および図６を用いてヒューズトランジスタＦＵの書込みメカニズムを説明する。図５に示すように、ゲート電極Ｇｆに書き込み電圧Ｖｐｐ（例えば１０Ｖ）が印加され、ゲート電極Ｇｆとウエル領域ＰＷとの間に電位差が生じると、ゲート絶縁膜ＧＩｆに絶縁破壊領域が形成される。絶縁破壊領域はゲート電極Ｇｆからウエル領域ＰＷに達しており、ゲート電極Ｇｆからウエル領域ＰＷに書き込み電流が流れる。高抵抗の絶縁破壊領域に書き込み電流が流れ続けることで絶縁破壊領域が高温となり、図６に示すように半導体基板ＳＢからゲート電極Ｇｆに向かってエピタキシャル層ＥＰが成長する。つまり、絶縁破壊領域を中心として、その周囲にシリコン層からなるエピタキシャル層ＥＰが形成され、エピタキシャル層ＥＰは半導体基板ＳＢからゲート電極Ｇｆに到達する。さらに、エピタキシャル層ＥＰにゲート電極Ｇｆに含まれるリン（Ｐ）が拡散することにより、低抵抗のフィラメントＦＭが形成される。フィラメントＦＭの低抵抗化のためには、フィラメントＦＭの幅を広くすることが重要である。図３に示すように、フィラメントＦＭの形成領域である中央部ＣＰを肩部ＳＨから離間させ、半導体基板ＳＢの主面ＳＢａの平坦な領域に中央部ＣＰを配置しているので、フィラメントＦＭの幅を広く形成できる。そして、フィラメントＦＭを低抵抗にできる。
＜半導体装置の製造方法＞
＜半導体装置の製造方法＞
【0042】
図７から図１６を用いて本実施の形態における半導体装置の製造方法を説明する。図７から図１２および図１４から図１６は本実施の形態における半導体装置に含まれるトランジスタのゲート幅方向における製造工程を示す断面図である。図１３は図１２に示す製造工程におけるヒューズトランジスタの平面図である。なお、以下ではゲート電極Ｇｓ、ＧｆおよびＧｃの形成工程まで説明され、図２に示すウエル領域ＮＷおよびＰＷ、並びに半導体領域ＮＭｆの形成工程の説明および図示は省略する。
【0043】
図７に示すように、領域ＡＳ、ＡＦおよびＡＣにおいて絶縁膜ＩＦ２を形成する。半導体基板ＳＢの主面ＳＢａ上に酸化シリコン膜からなる絶縁膜ＩＦ１を形成し、次に、絶縁膜ＩＦ１上に窒化シリコン膜からなる絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は活性領域ＡＣＴｓ、ＡＣＴｆおよびＡＣＴｃに対応するパターンを有する。絶縁膜ＩＦ２は、領域ＡＳにおいて活性領域ＡＣＴｓが規定される領域に位置する半導体基板ＳＢの主面ＳＢａの一部分を覆い、活性領域ＡＣＴｓが規定される領域の外側を露出している。また、絶縁膜ＩＦ２は、領域ＡＦにおいて活性領域ＡＣＴｆが規定される領域に位置する半導体基板ＳＢの主面ＳＢａの一部分を覆い、活性領域ＡＣＴｆが規定される領域の外側を露出している。絶縁膜ＩＦ２は、領域ＡＣにおいて活性領域ＡＣＴｃが規定される領域に位置する半導体基板ＳＢの主面ＳＢａの一部分を覆い、活性領域ＡＣＴｃが規定される領域の外側を露出している。
【0044】
次に、図８に示すように、領域ＡＳ、ＡＦおよびＡＣにおいて溝ＴＲを形成する。領域ＡＳ、ＡＦおよびＡＣにおいて、絶縁膜ＩＦ２から露出した領域において、半導体基板ＳＢに溝ＴＲを形成する。溝ＴＲは半導体基板ＳＢの主面ＳＢａから半導体基板ＳＢの内部に向かって延在しており、例えば０．４μｍ程度の深さを有する。断面図において、溝ＴＲは主面ＳＢａに直交する方向に延在している。なお、この工程は、前述の第１工程に対応している。
【0045】
次に、図９に示すように、領域ＡＳ、ＡＦおよびＡＣにおいて素子分離膜ＳＴＩを形成する。図８に示す溝ＴＲを完全に埋めるように、絶縁膜ＩＦ３を溝ＴＲの内部および絶縁膜ＩＦ２上に形成する。なお、この工程は、前述の第２工程に対応している。次に、絶縁膜ＩＦ３に対してＣＭＰと呼ばれる研磨処理を施すことにより、素子分離魔膜ＳＴＩが形成される。つまり、研磨処理により溝ＴＲ内に絶縁膜ＩＦ３を残し、絶縁膜ＩＦ２上の絶縁膜ＩＦ３を除去する。図９は研磨処理後における断面図である。なお、この工程は、前述の第３工程に対応している。
【0046】
次に、図１０に示すように、領域ＡＳ、ＡＦおよびＡＣにおいて、半導体基板ＳＢの主面ＳＢａを露出する。つまり、図９に示す絶縁膜ＩＦ２およびＩＦ１を除去して、半導体基板ＳＢの主面ＳＢａを露出する。こうして、その周囲を素子分離膜ＳＴＩで規定された活性領域ＡＣＴｓ、ＡＣＴｆおよびＡＣＴｃを準備する。
【0047】
次に、図１１に示すように、領域ＡＳ、ＡＦおよびＡＣにおいてゲート絶縁膜ＧＩ２を形成する。ゲート絶縁膜ＧＩ２は、ＣＶＤ（Chemical Vapor Deposition）法を用いて、半導体基板ＳＢの主面ＳＢａ上および素子分離膜ＳＴＩ上に形成される。
【0048】
次に、図１２に示すように、領域ＡＦおよびＡＣにおいて、ゲート絶縁膜ＧＩ２を除去する。領域ＡＦにおいて、ゲート絶縁膜ＧＩ２の中央部ＣＰを除去し、半導体基板ＳＢの主面ＳＢａを露出する。但し、ゲート絶縁膜ＧＩ２の周辺部ＰＰ１およびＰＰ２並びに素子分離膜ＳＴＩ上のゲート絶縁膜ＧＩ２は除去せずに残す。つまり、ゲート絶縁膜ＧＩ２の中央部ＣＰに対応する位置に開口部ＯＰを形成する。すなわち、ゲート絶縁膜ＧＩ２のうち、Ｙ方向において素子分離膜ＳＴＩから離間する部分を除去することによって、主面ＳＢａを露出する開口部ＯＰが形成される。さらに、領域ＡＣのゲート絶縁膜ＧＩ２を除去し、半導体基板ＳＢの主面ＳＢａおよび素子分離膜ＳＴＩを露出する。但し、領域ＡＳにおいて、ゲート絶縁膜ＧＩ２は除去せずに残す。なお、この工程は、前述の第４工程に対応している。
【0049】
図１３は、図１２に示すゲート絶縁膜ＧＩ２除去工程に対応する平面図である。領域ＡＦにおいてゲート絶縁膜ＧＩ２に形成された開口部ＯＰの幅は、Ｙ方向における活性領域ＡＣＴｆの幅よりも狭い。そして、Ｙ方向において、開口部ＯＰは一方の素子分離膜ＳＴＩから周辺部ＰＰ１の幅だけ離間し、他方の素子分離膜ＳＴＩから周辺部ＰＰ２の幅だけ離間している。
【0050】
次に、図１４に示すように、領域ＡＳ、ＡＦおよびＡＣにおいてゲート絶縁膜ＧＩ１を形成する。ゲート絶縁膜ＧＩ１は熱酸化法によって形成される。領域ＡＳにおいて、活性領域ＡＣＴｓの全域に渡って、ゲート絶縁膜ＧＩ１は半導体基板ＳＢとゲート絶縁膜ＧＩ２との間に形成される。領域ＡＦにおいて、ゲート絶縁膜ＧＩ１は活性領域ＡＣＴｆの全域に渡って形成され、開口部ＯＰから露出する半導体基板ＳＢの主面ＳＢａ上と、ゲート絶縁膜ＧＩ２の周辺部ＰＰ１およびＰＰ２と半導体基板ＳＢの主面ＳＢａとの間にゲート絶縁膜ＧＩ１が形成される。すなわち、ゲート絶縁膜ＧＩ１は、開口部ＯＰから露出する主面ＳＢａ上と、半導体基板ＳＢとゲート絶縁膜ＧＩ２との間に形成される。領域ＡＣにおいて、ゲート絶縁膜ＧＩ１は活性領域ＡＣＴｃの全域に渡って、半導体基板ＳＢの主面ＳＢａ上に形成される。なお、この工程は、前述の第５工程に対応している。
【0051】
次に、図１５に示すように、領域ＡＳ、ＡＦおよびＡＣにおいて多結晶シリコン膜ＰＳ１を形成する。多結晶シリコン膜ＰＳ１は、領域ＡＳにおいてゲート絶縁膜ＧＩ２上に形成され、領域ＡＦにおいてゲート絶縁膜ＧＩ１およびＧＩ２上に形成され、領域ＡＣにおいてゲート絶縁膜ＧＩ１上に形成される。
【0052】
次に、図１６に示すように、マスク膜ＭＫ１を用いて、多結晶シリコン膜ＰＳ１およびゲート絶縁膜ＧＩ２を加工する。つまり、領域ＡＳにおいてゲート電極Ｇｓを形成し、領域ＡＦにおいてゲート電極Ｇｆを形成し、そして、領域ＡＣにおいてゲート電極Ｇｃを形成する。
【0053】
次に、領域ＡＳにおいてゲート電極Ｇｓの側壁上およびゲート絶縁膜ＧＩ２の側壁上に側壁絶縁膜ＳＷを形成する。また、領域ＡＦにおいてゲート電極Ｇｆの側壁上およびゲート絶縁膜ＧＩ２の側壁上に側壁絶縁膜ＳＷを形成し、領域ＡＣにおいてゲート電極Ｇｃの側壁上に側壁絶縁膜ＳＷを形成する。こうして図２および図３に示す選択トランジスタＳＴ、ヒューズトランジスタＦＵおよびコアトランジスタＣＴが完成される。
＜本実施の形態における半導体装置の特徴＞
本実施の形態における半導体装置は、以下の特徴を有する。
＜本実施の形態における半導体装置の特徴＞
本実施の形態における半導体装置は、以下の特徴を有する。
【0054】
ヒューズトランジスタＦＵのフィラメントＦＭ形成領域は、ゲート絶縁膜ＧＩｆの中央部ＣＰに位置している。中央部ＣＰの下において、半導体基板ＳＢの主面ＳＢａは平坦面を有するため、フィラメントＦＭの形成幅を広くできる。その結果フィラメントＦＭを低抵抗化できる。従って、ヒューズトランジスタＦＵの読み出し電流を増加でき半導体装置の信頼性を向上できる。
【0055】
ヒューズトランジスタＦＵにおいて、ゲート絶縁膜ＧＩｆの中央部ＣＰの両隣に周辺部ＰＰ１およびＰＰ２を配置している。そして、ゲート絶縁膜ＧＩｆの周辺部ＰＰ１およびＰＰ２のそれぞれの厚さは、ゲート絶縁膜ＧＩｆの中央部ＣＰの厚さよりも大きい（厚い）。さらに周辺部ＰＰ１およびＰＰ２は素子分離膜ＳＴＩに達している。従って、ヒューズトランジスタＦＵの書込み時に、活性領域ＡＣＴｆにおける半導体基板ＳＢの肩部ＳＨにおいてゲート絶縁膜ＧＩｆの絶縁破壊は発生しない。
【0056】
従って、半導体装置の製造工程において、「面内バラツキ」による加工バラツキが発生したとしても、活性領域ＡＣＴｆにおける半導体基板ＳＢの肩部ＳＨにおいてゲート絶縁膜ＧＩｆの絶縁破壊を防ぐことができるため、製造歩留まりが向上する。例えば、素子分離膜ＳＴＩ形成工程における研磨処理によって素子分離膜ＳＴＩの主面ＳＴＩａの高さバラツキが発生する。しかしながら本実施の形態における半導体装置によれば、素子分離膜ＳＴＩの主面ＳＴＩａの高さバラツキに起因するフィラメントＦＭの高抵抗化を防止できる。
【0057】
ヒューズトランジスタＦＵのゲート絶縁膜ＧＩｆの周辺部ＰＰ１およびＰＰ２は、選択トランジスタＳＴのゲート絶縁膜ＧＩｓと同様の構造である。つまり、新たに工程を追加することなくゲート絶縁膜ＧＩｆの周辺部ＰＰ１およびＰＰ２を形成できる。
＜変形例＞
＜変形例＞
【0058】
変形例は、上記実施の形態における素子分離膜の構造およびその製造方法に関する。図２４は、変形例における半導体装置に含まれるトランジスタのゲート幅方向における断面図であり、上記実施の形態における図１６に対応している。但し、マスク膜ＭＫ１の図示は省略している。図２５から図２９は、変形例における半導体装置に含まれるトランジスタのゲート幅方向における製造工程を示す断面図である。
【0059】
図２４に示すように変形例における素子分離膜ＳＴＩは、浅部ＳＰと深部ＤＰとを有する。浅部ＳＰは深部ＤＰよりも浅い。これに伴い、領域ＡＳ，ＡＦおよびＡＣにおいて、Ｙ方向における活性領域ＡＣＴｓｓ、ＡＣＴｆｆおよびＡＣＴｃｃの幅が、上記実施の形態における活性領域ＡＣＴｓ、ＡＣＴｆおよびＡＣＴｃのそれぞれの幅よりも狭い。素子分離膜ＳＴＩおよび活性領域ＡＣＴｓｓ、ＡＣＴｆｆおよびＡＣＴｃｃ以外の構成は、上記実施の形態と同様であるので、選択トランジスタＳＴおよびコアトランジスタＣＴの説明は省略する。
【0060】
図２４に示すように、ヒューズトランジスタＦＵにおいて、ゲート絶縁膜ＧＩｆは中央部ＣＰと周辺部ＰＰ１およびＰＰ２を有する。平面視において、中央部ＣＰと周辺部ＰＰ１およびＰＰ２は、いずれも素子分離膜ＳＴＩに挟まれた活性領域ＡＣＴｆｆ内に位置している。Ｙ方向において、中央部ＣＰは素子分離膜ＳＴＩから離間しており、中央部ＣＰと素子分離膜ＳＴＩとの間に周辺部ＰＰ１またはＰＰ２が介在している。半導体基板ＳＢの主面ＳＢａは中央部ＣＰの下において平坦面を有する。ゲート絶縁膜ＧＩｆの中央部ＣＰは単層のゲート絶縁膜ＧＩ１からなり、周辺部ＰＰ１およびＰＰ２はゲート絶縁膜ＧＩ１とゲート絶縁膜ＧＩ１上に形成されたゲート絶縁膜ＧＩ２との積層膜からなる。そして、ゲート絶縁膜ＧＩ２の厚さは、ゲート絶縁膜ＧＩ１の厚さよりも大きい（厚い）。ゲート絶縁膜ＧＩｆの周辺部ＰＰ１およびＰＰ２のそれぞれの厚さは、ゲート絶縁膜ＧＩｆの中央部ＣＰの厚さよりも大きい（厚い）。Ｙ方向において、ゲート絶縁膜ＧＩｆは活性領域ＡＣＴｆｆにおいて半導体基板ＳＢの全主面ＳＢａを覆っている。Ｙ方向において、ゲート絶縁膜ＧＩ１は活性領域ＡＣＴｆｆにおいて半導体基板ＳＢの全主面ＳＢａの全域を覆い、活性領域ＡＣＴｆｆの両隣に配置された素子分離膜ＳＴＩの浅部ＳＰに達して終端している。Ｙ方向において、ゲート絶縁膜ＧＩ２は活性領域ＡＣＴｆｆにおいて半導体基板ＳＢの主面ＳＢａの一部分を覆い、活性領域ＡＣＴｆｆの両隣に配置された素子分離膜ＳＴＩの浅部ＳＰに達し素子分離膜ＳＴＩの深部ＤＰ上で終端している。なお、ゲート絶縁膜ＧＩｆの中央部ＣＰはフィラメントＦＭが形成される領域である。
【0061】
フィラメントＦＭが形成されるゲート絶縁膜ＧＩｆの中央部ＣＰは素子分離膜ＳＴＩから離間している。従って、フィラメントＦＭの形成時（書き込み時）に、活性領域ＡＣＴｆｆにおける半導体基板ＳＢの肩部ＳＨに存在する窪みＲＣがフィラメントＦＭの形成に影響しない。ヒューズトランジスタＦＵにおいて、活性領域ＡＣＴｆｆにおける半導体基板ＳＢの肩部ＳＨにフィラメントＦＭは形成されない。フィラメントＦＭは、平坦面である半導体基板ＳＢの主面ＳＢａ上の中央部ＣＰに形成されるため、フィラメントＦＭを低抵抗にできる。
【0062】
次に、図２５から図２９を用いて変形例における半導体装置に含まれるトランジスタのゲート幅方向における製造工程を説明する。変形例における半導体装置の製造方法は、上記実施の形態における図７から図１０に示す製造工程を図２５から図２９に示す製造工程に置き換えている。
【0063】
図２５に示すように、領域ＡＳ、ＡＦおよびＡＣにおいて、半導体基板ＳＢの主面ＳＢａ上に絶縁膜ＩＦ４、多結晶シリコン膜ＰＳ２、絶縁膜ＩＦ５、絶縁膜ＩＦ６を順に形成する。絶縁膜ＩＦ４およびＩＦ５のそれぞれは酸化シリコン膜であり、絶縁膜ＩＦ６は窒化シリコン膜である。次に、領域ＡＳ、ＡＦおよびＡＣにおいて、絶縁膜ＩＦ６上に、それぞれの活性領域ＡＣＴｓｓ、ＡＣＴｆｆおよびＡＣＴｃｃが規定される領域に位置する半導体基板ＳＢの主面ＳＢａの一部分（一領域）を選択的に覆うマスク膜ＭＫ２を形成する。
【0064】
次に、図２６に示すように、図２５に示すマスク膜ＭＫ２から露出した領域に位置する絶縁膜ＩＦ６、絶縁膜ＩＦ５、多結晶シリコン膜ＰＳ２および絶縁膜ＩＦ４を順にエッチングして除去し、さらに、半導体基板ＳＢに窪みＲＣを形成する。
【0065】
次に、領域ＡＳ、ＡＦおよびＡＣにおいて、絶縁膜ＩＦ６を除去する。そして、図２７に示すように、領域ＡＳ、ＡＦおよびＡＣにおいて、絶縁膜ＩＦ４、多結晶シリコン膜ＰＳ２および絶縁膜ＩＦ５からなる積層体の側壁上に側壁絶縁膜ＳＷａを形成する。次に、絶縁膜ＩＦ４、多結晶シリコン膜ＰＳ２および絶縁膜ＩＦ５からなる積層体と側壁絶縁膜ＳＷａとから露出した領域において、半導体基板ＳＢに溝ＴＲを形成する。すなわち、絶縁膜ＩＦ４、多結晶シリコン膜ＰＳ２および絶縁膜ＩＦ５からなる積層体と側壁絶縁膜ＳＷａとから露出する窪みＲＣの底面において、半導体基板ＳＢに溝ＴＲが形成される。
【0066】
次に、図２８に示すように、領域ＡＳ、ＡＦおよびＡＣにおいて素子分離膜ＳＴＩを形成する。まず、領域ＡＳ、ＡＦおよびＡＣにおいて、側壁絶縁膜ＳＷａを除去した後に、溝ＴＲを完全に埋めるように絶縁膜ＩＦ７を絶縁膜ＩＦ５上に形成する。次に、絶縁膜ＩＦ７に対してＣＭＰと呼ばれる研磨処理を施し、素子分離膜ＳＴＩを形成する。つまり、研磨処理により溝ＴＲ内および窪みＲＣ内に絶縁膜ＩＦ７を残し、絶縁膜ＩＦ５上の絶縁膜ＩＦ７を除去する。図２８は、研磨処理後における断面図である。
【0067】
次に、領域ＡＳ、ＡＦおよびＡＣにおいて、絶縁膜ＩＦ５、多結晶シリコン膜ＰＳ２および絶縁膜ＩＦ４を順にエッチングして除去し、さらに、素子分離膜ＳＴＩの表面をエッチングすることにより素子分離膜ＳＴＩの高さを調整する。以上の工程により図２９に示す素子分離膜ＳＴＩが形成される。素子分離膜ＳＴＩは浅部ＳＰと深部ＤＰとを有する。浅部ＳＰは、Ｙ方向において活性領域ＡＣＴｓｓ、ＡＣＴｆｆおよびＡＣＴｃｃのそれぞれと深部ＤＰとの間に配置されている。活性領域ＡＣＴｓｓ、ＡＣＴｆｆおよびＡＣＴｃｃは、素子分離膜ＳＴＩの浅部ＳＰによって規定されている。
次に、上記実施の形態において説明した図１１以降の工程を実施することによって変形例の半導体装置を製造できる。
次に、上記実施の形態において説明した図１１以降の工程を実施することによって変形例の半導体装置を製造できる。
【0068】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更できることは言うまでもない。
【符号の説明】
【0069】
ＡＣＴｃ、ＡＣＴｃｃ、ＡＣＴｆ、ＡＣＴｆｆ、ＡＣＴｓ、ＡＣＴｓｓ 活性領域
ＡＣ，ＡＦ，ＡＳ 領域
ＢＬ ビット線
ＣＮ 角部
ＣＰ 中央部
ＣＴ コアトランジスタ
ＤＰ 深部
ＤＶ 窪み
ＥＰ エピタキシャル層
ＦＭ フィラメント
ＦＵ、ＦＵ０ ヒューズトランジスタ（アンチヒューズトランジスタ、アンチヒューズ素子）
ＧＩ１、ＧＩ２、ＧＩｃ、ＧＩｓ、ＧＩｆ ゲート絶縁膜
Ｇｃ、Ｇｆ、Ｇｓ ゲート電極
ＩＦ１、ＩＦ２、ＩＦ３、ＩＦ４、ＩＦ５、ＩＦ６、ＩＦ７ 絶縁膜
ＭＣ メモリセル
ＭＫ１、ＭＫ２ マスク膜
ＮＨｃ、ＮＨｆ、ＮＭｃ、ＮＭｆ、ＮＭ 半導体領域
ＮＷ ウエル領域
ＯＰ 開口部
ＰＨｓ、ＰＭｓ、ＰＭ 半導体領域
ＰＰ１、ＰＰ２ 周辺部
ＰＳ１、ＰＳ２ 多結晶シリコン膜
ＰＷ ウエル領域
ＲＣ 窪み
ＲＰ 丸め部
Ｓ１、Ｓ２ ソース領域
ＳＤｃ、ＳＤｓ ソース領域（ドレイン領域）
ＳＨ 肩部
ＳＬ ソース線
ＳＰ 浅部
ＳＴ 選択トランジスタ（トランジスタ素子）
ＳＴＩ 素子分離膜
ＳＴＩａ 主面
ＳＢ 半導体基板
ＳＢａ 主面
ＳＷ、ＳＷａ 側壁絶縁膜
ＴＲ 溝
ＷＬ ワード線
ＡＣ，ＡＦ，ＡＳ 領域
ＢＬ ビット線
ＣＮ 角部
ＣＰ 中央部
ＣＴ コアトランジスタ
ＤＰ 深部
ＤＶ 窪み
ＥＰ エピタキシャル層
ＦＭ フィラメント
ＦＵ、ＦＵ０ ヒューズトランジスタ（アンチヒューズトランジスタ、アンチヒューズ素子）
ＧＩ１、ＧＩ２、ＧＩｃ、ＧＩｓ、ＧＩｆ ゲート絶縁膜
Ｇｃ、Ｇｆ、Ｇｓ ゲート電極
ＩＦ１、ＩＦ２、ＩＦ３、ＩＦ４、ＩＦ５、ＩＦ６、ＩＦ７ 絶縁膜
ＭＣ メモリセル
ＭＫ１、ＭＫ２ マスク膜
ＮＨｃ、ＮＨｆ、ＮＭｃ、ＮＭｆ、ＮＭ 半導体領域
ＮＷ ウエル領域
ＯＰ 開口部
ＰＨｓ、ＰＭｓ、ＰＭ 半導体領域
ＰＰ１、ＰＰ２ 周辺部
ＰＳ１、ＰＳ２ 多結晶シリコン膜
ＰＷ ウエル領域
ＲＣ 窪み
ＲＰ 丸め部
Ｓ１、Ｓ２ ソース領域
ＳＤｃ、ＳＤｓ ソース領域（ドレイン領域）
ＳＨ 肩部
ＳＬ ソース線
ＳＰ 浅部
ＳＴ 選択トランジスタ（トランジスタ素子）
ＳＴＩ 素子分離膜
ＳＴＩａ 主面
ＳＢ 半導体基板
ＳＢａ 主面
ＳＷ、ＳＷａ 側壁絶縁膜
ＴＲ 溝
ＷＬ ワード線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】