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特開2024-127621半導体記憶装置

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024127621

(43)【公開日】2024-09-20

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

H10B 43/50 20230101AFI20240912BHJP

H10B 43/27 20230101ALI20240912BHJP

H10B 43/10 20230101ALI20240912BHJP

H01L 21/336 20060101ALI20240912BHJP

H01L 21/8234 20060101ALI20240912BHJP

H10B 41/27 20230101ALI20240912BHJP

H10B 41/50 20230101ALI20240912BHJP

H10B 41/10 20230101ALI20240912BHJP

【ＦＩ】

H10B43/50

H10B43/27

H10B43/10

H01L29/78 371

H01L27/088 E

H01L27/088 D

H10B41/27

H10B41/50

H10B41/10

【審査請求】未請求

【請求項の数】19

【出願形態】ＯＬ

(21)【出願番号】P 2023036897

(22)【出願日】2023-03-09

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001612

【氏名又は名称】弁理士法人きさらぎ国際特許事務所

(72)【発明者】

【氏名】石塚慧介

【テーマコード（参考）】

5F048

5F083

5F101

【Ｆターム（参考）】

5F048AA01

5F048AB01

5F048AC01

5F048BA01

5F048BB06

5F048BB07

5F048BB09

5F048BC03

5F048BD07

5F048BE02

5F048BE03

5F048BE05

5F048BF02

5F048BF06

5F048BF07

5F048BF12

5F048BF15

5F048BF16

5F048CB01

5F048CB03

5F048CB04

5F083EP02

5F083EP18

5F083EP22

5F083EP33

5F083EP34

5F083EP76

5F083ER22

5F083ER23

5F083GA10

5F083GA27

5F083JA03

5F083JA04

5F083JA05

5F083JA19

5F083JA36

5F083JA39

5F083JA40

5F083KA01

5F083KA05

5F083KA11

5F083LA16

5F083LA21

5F083MA06

5F083MA16

5F083MA20

5F083NA01

5F083ZA21

5F101BA01

5F101BA45

5F101BB02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BF05

(57)【要約】

【課題】高集積化の容易な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、フックアップ領域が第１方向に並ぶ複数の第１コンタクト電極対を備える。複数の第１コンタクト電極対は、それぞれ、第１方向に隣り合う２つのコンタクト電極を含み、複数の第１コンタクト電極対に含まれる２つのコンタクト電極の第３方向の長さの平均値は、いずれも同一又は近似している。
【選択図】図１１

【特許請求の範囲】

【請求項1】

第１方向に並ぶメモリ領域及びフックアップ領域を備える基板と、
前記基板の表面と交差する積層方向に積層され、前記メモリ領域及び前記フックアップ領域にわたって前記第１方向に延伸する複数の導電層と、
前記メモリ領域に設けられ、前記積層方向に延伸し、前記複数の導電層に対向する半導体層と、
前記複数の導電層及び前記半導体層の間に設けられた電荷蓄積膜と、
前記フックアップ領域に設けられ、前記第１方向に並び、前記積層方向に延伸し、前記複数の導電層の一部によって囲われた外周面を備え、前記複数の導電層のいずれかにそれぞれ接続された複数のコンタクト電極を含む第１コンタクト電極列と
を備え、
前記第１コンタクト電極列は、前記第１方向に並ぶ複数の第１コンタクト電極対を備え、
前記複数の第１コンタクト電極対は、それぞれ、前記第１方向に隣り合う２つのコンタクト電極を含み、
前記複数のコンタクト電極のうち、前記積層方向の長さが１番目及び２番目に大きい２つの前記コンタクト電極の前記積層方向の長さの平均値を第１の長さとし、
前記複数のコンタクト電極のうち、前記積層方向の長さが１番目及び２番目に小さい２つの前記コンタクト電極の前記積層方向の長さの平均値を第２の長さとすると、
前記複数の第１コンタクト電極対に含まれる前記２つのコンタクト電極の前記積層方向の長さの各平均値は、前記第１の長さよりも小さく、前記第２の長さよりも大きい
半導体記憶装置。

【請求項2】

前記複数の第１コンタクト電極対に含まれる前記２つのコンタクト電極の前記積層方向の長さの平均値の最大値と最小値との差は、前記複数のコンタクト電極のうち、前記積層方向の長さが１番目に大きいものの前記積層方向の長さの半分以下である
請求項１記載の半導体記憶装置。

【請求項3】

前記複数のコンタクト電極のうち、前記第１方向に並ぶ任意の３つのコンタクト電極が、前記第１方向の一方側から順に第１コンタクト電極、第２コンタクト電極及び第３コンタクト電極である場合、
前記第１コンタクト電極及び前記第２コンタクト電極の前記積層方向の長さの差は、前記第２コンタクト電極及び前記第３コンタクト電極の前記積層方向の長さの差よりも大きい
請求項１記載の半導体記憶装置。

【請求項4】

前記フックアップ領域は、前記第１方向の一方側の第１領域と前記第１方向の他方側の第２領域とを備え、
前記第１領域における前記複数のコンタクト電極のうち、前記第１方向に並ぶ任意の３つのコンタクト電極が、前記第１方向の一方側から順に第１コンタクト電極、第２コンタクト電極及び第３コンタクト電極であり、
前記第２領域における前記複数のコンタクト電極のうち、前記第１方向に並ぶ任意の３つのコンタクト電極が、前記第１方向の他方側から順に第４コンタクト電極、第５コンタクト電極及び第６コンタクト電極である場合、
前記第１コンタクト電極及び前記第２コンタクト電極の前記積層方向の長さの差は、前記第２コンタクト電極及び前記第３コンタクト電極の前記積層方向の長さの差よりも大きく、
前記第５コンタクト電極及び前記第６コンタクト電極の前記積層方向の長さの差は、前記第６コンタクト電極及び前記第７コンタクト電極の前記積層方向の長さの差よりも大きい
請求項１記載の半導体記憶装置。

【請求項5】

前記フックアップ領域は、前記第１方向の一方側の第１領域と前記第１方向の他方側の第２領域とを備え、
前記第１領域における前記複数のコンタクト電極のうち、前記第１方向に並ぶ任意の３つのコンタクト電極が、前記第１方向の一方側から順に第１コンタクト電極、第２コンタクト電極及び第３コンタクト電極であり、
前記第２領域における前記複数のコンタクト電極のうち、前記第１方向に並ぶ任意の３つのコンタクト電極が、前記第１方向の他方側から順に第４コンタクト電極、第５コンタクト電極及び第６コンタクト電極である場合、
前記第１コンタクト電極及び前記第２コンタクト電極の前記積層方向の長さの差は、前記第２コンタクト電極及び前記第３コンタクト電極の前記積層方向の長さの差よりも小さく、
前記第４コンタクト電極及び前記第５コンタクト電極の前記積層方向の長さの差は、前記第５コンタクト電極及び前記第６コンタクト電極の前記積層方向の長さの差よりも小さい
請求項１記載の半導体記憶装置。

【請求項6】

【請求項7】

前記複数の第２コンタクト電極対に含まれる前記２つのコンタクト電極の前記第３方向の長さの平均値は、いずれも同一である
請求項６記載の半導体記憶装置。

【請求項8】

第１方向に並ぶメモリ領域及びフックアップ領域を備える基板と、
前記第１方向と交差する第２方向に並ぶ複数のメモリ構造と
を備え、
前記複数のメモリ構造は、それぞれ、
前記基板の表面と交差する積層方向に積層され、前記メモリ領域及び前記フックアップ領域にわたって前記第１方向に延伸する複数の導電層と、
前記メモリ領域に設けられ、前記積層方向に延伸し、前記複数の導電層に対向する半導体層と、
前記複数の導電層及び前記半導体層の間に設けられた電荷蓄積膜と、
前記フックアップ領域に設けられ、前記積層方向に延伸し、前記複数の導電層の一部によって囲われた外周面を備え、前記複数の導電層のいずれかにそれぞれ接続された複数のコンタクト電極と
を備え、
前記複数のコンタクト電極は、前記第１方向にｍ個（ｍは２以上の整数）並ぶと共に前記第２方向にｎ個（ｎは２以上の整数）並び、
（ｍ×ｎ）個のコンタクト電極の前記積層方向の長さの平均値より長いコンタクト電極が長コンタクト電極であり、その平均値より短いコンタクト電極が短コンタクト電極である場合、
前記第１方向から数えて（２ｍ－３）番目、かつ、前記第２方向から数えて（２ｎ－３）番目のコンタクト電極が前記長コンタクト電極であり、前記第１方向から数えて（２ｍ－２）番目、かつ、前記第２方向から数えて（２ｎ－３）番目のコンタクト電極が前記短コンタクト電極であり、
前記第１方向から数えて（２ｍ－３）番目、かつ、前記第２方向から数えて（２ｎ－２）番目のコンタクト電極が前記短コンタクト電極であり、前記第１方向から数えて（２ｍ－２）番目、かつ、前記第２方向から数えて（２ｎ－２）番目のコンタクト電極が前記長コンタクト電極である
半導体記憶装置。

【請求項9】

前記フックアップ領域は、前記第１方向に並ぶ複数の第１コンタクト電極対を備え、
前記複数の第１コンタクト電極対は、それぞれ、前記第１方向に隣り合う２つのコンタクト電極を含み、
前記複数の第１コンタクト電極対に含まれる前記２つのコンタクト電極の前記積層方向の長さの平均値の最大値と最小値との差は、前記複数のコンタクト電極のうち、前記積層方向の長さが１番目に大きいものの前記積層方向の長さの半分以下である
請求項８記載の半導体記憶装置。

【請求項10】

【請求項11】

前記フックアップ領域は、前記第１方向の一方側の第１領域と前記第１方向の他方側の第２領域とを備え、
前記第１領域における前記複数のコンタクト電極のうち、前記第１方向に並ぶ任意の３つのコンタクト電極が、前記第１方向の一方側から順に第１コンタクト電極、第２コンタクト電極及び第３コンタクト電極であり、
前記第２領域における前記複数のコンタクト電極のうち、前記第１方向に並ぶ任意の３つのコンタクト電極が、前記第１方向の他方側から順に第４コンタクト電極、第５コンタクト電極及び第６コンタクト電極である場合、
前記第１コンタクト電極及び前記第２コンタクト電極の前記積層方向の長さの差は、前記第２コンタクト電極及び前記第３コンタクト電極の前記積層方向の長さの差よりも大きく、
前記第４コンタクト電極及び前記第５コンタクト電極の前記積層方向の長さの差は、前記第５コンタクト電極及び前記第６コンタクト電極の前記積層方向の長さの差よりも大きい
請求項８記載の半導体記憶装置。

【請求項12】

前記フックアップ領域に設けられ、前記第１コンタクト電極列と前記第１方向と交差する第２方向に並ぶ、複数のコンタクト電極を含む第２コンタクト電極列を備え、
前記フックアップ領域は、前記第１方向に並ぶ複数の第２コンタクト電極対を備え、
前記複数の第２コンタクト電極対は、それぞれ、前記第２方向に隣り合う、前記第１コンタクト電極列に含まれる１つのコンタクト電極及び前記第２コンタクト電極列に含まれる１つのコンタクト電極を含み、
前記第１コンタクト電極列及び第２コンタクト電極列に含まれる前記複数のコンタクト電極のうち、前記積層方向の長さが１番目及び２番目に大きい２つの前記コンタクト電極の前記積層方向の長さの平均値を第１の長さとし、
前記複数のコンタクト電極のうち、前記積層方向の長さが１番目及び２番目に小さい２つの前記コンタクト電極の前記積層方向の長さの平均値を第２の長さとすると、
前記複数の第２コンタクト電極対に含まれる２つの前記コンタクト電極の前記積層方向の長さの平均値は、前記第１の長さよりも小さく、前記第２の長さよりも大きい
請求項８記載の半導体記憶装置。

【請求項13】

前記複数の第２コンタクト電極対に含まれる前記２つのコンタクト電極の前記第３方向の長さの平均値は、いずれも同一である
請求項１２記載の半導体記憶装置。

【請求項14】

第１方向に並ぶメモリ領域及びフックアップ領域を備える基板と、
前記第１方向と交差する第２方向に並ぶ複数のメモリ構造と
を備え、
前記複数のメモリ構造は、それぞれ、
前記基板の表面と交差する積層方向に並び、前記メモリ領域及び前記フックアップ領域にわたって前記第１方向に延伸する複数の導電層と、
前記メモリ領域に設けられ、前記積層方向に延伸し、前記複数の導電層に対向する半導体層と、
前記複数の導電層及び前記半導体層の間に設けられた電荷蓄積膜と、
前記フックアップ領域に設けられ、前記積層方向に延伸し、前記複数の導電層の一部によって囲われた外周面を備え、前記複数の導電層のいずれかにそれぞれ接続された複数のコンタクト電極と
を備え、
前記複数のコンタクト電極は、前記第１方向にｍ個（ｍは２以上の整数）並ぶと共に前記第２方向にｎ個（ｎは２以上の整数）並び、
（ｍ×ｎ）個のコンタクト電極の前記積層方向の長さの平均値より長いコンタクト電極が長コンタクト電極であり、その平均値より短いコンタクト電極が短コンタクト電極である場合、
前記第１方向から数えて（２ｍ－３）番目、かつ、前記第２方向から数えて（２ｎ－３）番目のコンタクト電極が前記短コンタクト電極であり、前記第１方向から数えて（２ｍ－２）番目、かつ、前記第２方向から数えて（２ｎ－３）番目のコンタクト電極が前記長コンタクト電極であり、
前記第１方向から数えて（２ｍ－３）番目、かつ、前記第２方向から数えて（２ｎ－２）番目のコンタクト電極が前記長コンタクト電極であり、前記第１方向から数えて（２ｍ－２）番目、かつ、前記第２方向から数えて（２ｎ－２）番目のコンタクト電極が前記短コンタクト電極である
半導体記憶装置。

【請求項15】

【請求項16】

【請求項17】

前記フックアップ領域は、前記第１方向の一方側の第１領域と前記第１方向の他方側の第２領域とを備え、
前記第１領域における前記複数のコンタクト電極のうち、前記第１方向に並ぶ任意の３つのコンタクト電極が、前記第１方向の一方側から順に第１コンタクト電極、第２コンタクト電極及び第３コンタクト電極であり、
前記第２領域における前記複数のコンタクト電極のうち、前記第１方向に並ぶ任意の３つのコンタクト電極が、前記第１方向の他方側から順に第４コンタクト電極、第５コンタクト電極及び第６コンタクト電極である場合、
前記第１コンタクト電極及び前記第２コンタクト電極の前記積層方向の長さの差は、前記第２コンタクト電極及び前記第３コンタクト電極の前記積層方向の長さの差よりも大きく、
前記第４コンタクト電極及び前記第５コンタクト電極の前記積層方向の長さの差は、前記第５コンタクト電極及び前記第６コンタクト電極の前記積層方向の長さの差よりも大きい
請求項１４記載の半導体記憶装置。

【請求項18】

【請求項19】

前記複数の第２コンタクト電極対に含まれる前記２つのコンタクト電極の前記第３方向の長さの平均値は、いずれも同一である
請求項１８記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

基板と、この基板の表面と交差する方向に積層された複数の導電層と、これら複数の導電層に対向する半導体層と、導電層及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（Ｓｉ_３Ｎ_４）等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１２－２４４１８０号公報

【特許文献2】特開２０１９－０４７０９３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

高集積化の容易な半導体記憶装置を提供する。

【課題を解決するための手段】

【0005】

一の実施形態に係る半導体記憶装置は、第１方向に並ぶメモリ領域及びフックアップ領域を備える基板と、基板の表面と交差する積層方向に積層され、メモリ領域及びフックアップ領域にわたって第１方向に延伸する複数の導電層と、メモリ領域に設けられ、積層方向に延伸し、複数の導電層に対向する半導体層と、複数の導電層及び半導体層の間に設けられた電荷蓄積膜と、フックアップ領域に設けられ、第１方向に並び、積層方向に延伸し、複数の導電層の一部によって囲われた外周面を備え、複数の導電層のいずれかにそれぞれ接続された複数のコンタクト電極を含む第１コンタクト電極列と、を備える。第１コンタクト電極列は、第１方向に並ぶ複数の第１コンタクト電極対を備え、複数の第１コンタクト電極対は、それぞれ、第１方向に隣り合う２つのコンタクト電極を含み、複数のコンタクト電極のうち、積層方向の長さが１番目及び２番目に大きい２つのコンタクト電極の積層方向の長さの平均値を第１の長さとし、複数のコンタクト電極のうち、積層方向の長さが１番目及び２番目に小さい２つのコンタクト電極の積層方向の長さの平均値を第２の長さとすると、複数の第１コンタクト電極対に含まれる２つのコンタクト電極の積層方向の長さの各平均値は、第１の長さよりも小さく、第２の長さよりも大きい。

【図面の簡単な説明】

【0006】

【図1】メモリダイＭＤの一部の構成を示す模式的な回路図である。

【図2】第１実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。

【図3】図２のチップＣ_Ｍの構成例を示す模式的な底面図である。

【図4】メモリダイＭＤの一部の構成を示す模式的な断面図である。

【図5】メモリダイＭＤの一部の構成を示す模式的な断面図である。

【図6】図３のＡで示した部分及びＢで示した部分の模式的な拡大図である。

【図7】図６のＣで示した部分の模式的な拡大図である。

【図8】チップＣ_Ｍの一部の構成を示す模式的な断面図である。

【図9】図６に示す構造をＦ－Ｆ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。

【図10】図６に示す構造をＧ－Ｇ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。

【図11】図６で示したフックアップ領域Ｒ_ＨＵの模式的な拡大図である。

【図12】図６で示したフックアップ領域Ｒ_ＨＵの模式的な拡大図である。

【図13】第１実施形態に係る半導体記憶装置の製造方法について説明するため模式的な断面図である。

【図14】同製造方法について説明するため模式的な断面図である。

【図15】同製造方法について説明するため模式的な平面図である。

【図16】同製造方法について説明するため模式的な断面図である。

【図17】同製造方法について説明するため模式的な断面図である。

【図18】同製造方法について説明するため模式的な平面図である。

【図19】同製造方法について説明するため模式的な断面図である。

【図20】同製造方法について説明するため模式的な断面図である。

【図21】同製造方法について説明するため模式的な断面図である。

【図22】同製造方法について説明するため模式的な断面図である。

【図23】同製造方法について説明するため模式的な断面図である。

【図24】同製造方法について説明するため模式的な断面図である。

【図25】同製造方法について説明するため模式的な断面図である。

【図26】同製造方法について説明するため模式的な断面図である。

【図27】同製造方法について説明するため模式的な平面図である。

【図28】同製造方法について説明するため模式的な断面図である。

【図29】同製造方法について説明するため模式的な断面図である。

【図30】同製造方法について説明するため模式的な断面図である。

【図31】同製造方法について説明するため模式的な断面図である。

【図32】同製造方法について説明するため模式的な断面図である。

【図33】同製造方法について説明するため模式的な断面図である。

【図34】同製造方法について説明するため模式的な断面図である。

【図35】同製造方法について説明するため模式的な断面図である。

【図36】同製造方法について説明するため模式的な平面図である。

【図37】同製造方法について説明するため模式的な断面図である。

【図38】同製造方法について説明するため模式的な断面図である。

【図39】同製造方法について説明するため模式的な断面図である。

【図40】同製造方法について説明するため模式的な断面図である。

【図41】同製造方法について説明するため模式的な断面図である。

【図42】同製造方法について説明するため模式的な断面図である。

【図43】同製造方法について説明するため模式的な平面図である。

【図44】同製造方法について説明するため模式的な断面図である。

【図45】同製造方法について説明するため模式的な断面図である。

【図46】同製造方法について説明するため模式的な断面図である。

【図47】第１実施形態に係るコンタクト電極ＣＣの径ｄ１２１及びピッチｄ１３１について説明するため模式的な断面図である。

【図48】比較例に係る半導体記憶装置の模式的な平面図である。

【図49】図４８で示したフックアップ領域Ｒ_ＨＵの模式的な拡大図である。

【図50】図４８で示したフックアップ領域Ｒ_ＨＵの模式的な拡大図である。

【図51】比較例に係る半導体記憶装置の製造方法について説明するため模式的な断面図である。

【図52】同製造方法について説明するため模式的な断面図である。

【図53】比較例に係るコンタクト電極ＣＣの径ｄ２１及びピッチｄ３１について説明するため模式的な断面図である。

【図54】第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図55】第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図56】第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図57】第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図58】第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図59】第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図60】第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図61】第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図62】第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図63】第７実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図64】第８実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図65】第８実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図66】第９実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図67】第９実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図68】第１０実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図69】第１０実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図70】第１１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図71】第１１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図72】第１２実施形態に係る半導体記憶装置の製造方法について説明するため模式的な断面図である。

【図73】同製造方法について説明するため模式的な断面図である。

【図74】同製造方法について説明するため模式的な断面図である。

【図75】同製造方法について説明するため模式的な断面図である。

【発明を実施するための形態】

【0007】

次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。

【0008】

また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。

【0009】

また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。

【0010】

また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。

【0011】

また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。また、Ｚ方向は後述する導電層（図４等参照）が積層される方向であるので、Ｚ方向を積層方向と呼ぶ場合がある。

【0012】

また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。

【0013】

また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。

【0014】

また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。

【0015】

［第１実施形態］
［構成］
［メモリダイＭＤの回路構成］
図１は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図１に示す様に、メモリダイＭＤは、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。メモリセルアレイＭＣＡは、図１に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。

【0016】

メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳと、を備える。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース側選択トランジスタＳＴＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。

【0017】

メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。

【0018】

選択トランジスタ（ＳＴＤ、ＳＴＳ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。ゲート絶縁膜は電荷蓄積層を含んでいてもよい。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。

【0019】

［メモリダイＭＤの構造］
図２は、第１実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。図２に示す通り、メモリダイＭＤは、メモリセルアレイＭＣＡ側のチップＣ_Ｍと、周辺回路ＰＣ側のチップＣ_Ｐと、を備える。

【0020】

チップＣ_Ｍの上面には、図示しないボンディングワイヤに接続可能な複数の外部パッド電極Ｐ_Ｘが設けられている。また、チップＣ_Ｍの下面には、複数の貼合電極Ｐ_Ｉ１が設けられている。また、チップＣ_Ｐの上面には、複数の貼合電極Ｐ_Ｉ２が設けられている。以下、チップＣ_Ｍについては、複数の貼合電極Ｐ_Ｉ１が設けられる面を表面と呼び、複数の外部パッド電極Ｐ_Ｘが設けられる面を裏面と呼ぶ。また、チップＣ_Ｐについては、複数の貼合電極Ｐ_Ｉ２が設けられる面を表面と呼び、表面の反対側の面を裏面と呼ぶ。図示の例において、チップＣ_Ｐの表面はチップＣ_Ｐの裏面よりも上方に設けられ、チップＣ_Ｍの裏面はチップＣ_Ｍの表面よりも上方に設けられる。

【0021】

チップＣ_Ｍ及びチップＣ_Ｐは、チップＣ_Ｍの表面とチップＣ_Ｐの表面とが対向するよう配置される。複数の貼合電極Ｐ_Ｉ１は、複数の貼合電極Ｐ_Ｉ２にそれぞれ対応して設けられ、複数の貼合電極Ｐ_Ｉ２に貼合可能な位置に配置される。貼合電極Ｐ_Ｉ１と貼合電極Ｐ_Ｉ２とは、チップＣ_ＭとチップＣ_Ｐとを貼合し、かつ電気的に導通させるための、貼合電極として機能する。

【0022】

尚、図２の例において、チップＣ_Ｍの角部ａ１、ａ２、ａ３、ａ４は、それぞれ、チップＣ_Ｐの角部ｂ１、ｂ２、ｂ３、ｂ４と対応する。

【0023】

図３は、図２のチップＣ_Ｍの構成例を示す模式的な底面図である。図３では、貼合電極Ｐ_Ｉ１等の一部の構成を省略している。図４及び図５は、メモリダイＭＤの一部の構成を示す模式的な断面図である。図６は、図３のＡで示した部分及びＢで示した部分の模式的な拡大図である。図７は、図６のＣで示した部分の模式的な拡大図である。図８は、チップＣ_Ｍの一部の構成を示す模式的な断面図である。図９は、図６に示す構造をＦ－Ｆ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図１０は、図６に示す構造をＧ－Ｇ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。尚、図９及び図１０では、ドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳに相当する導電層１１０（ＳＧＤ、ＳＧＳ）を省略している。図１１及び図１２は、図６で示したフックアップ領域Ｒ_ＨＵの模式的な拡大図である。

【0024】

［チップＣ_Ｍの構造］
図３の例において、チップＣ_Ｍは、Ｘ方向に並ぶ４つのメモリプレーンＭＰを備える。また、これら４つのメモリプレーンＭＰは、それぞれ、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。

【0025】

また、図３の例において、これら４つのメモリプレーンＭＰは、それぞれ、Ｘ方向に並ぶ２つのメモリホール領域Ｒ_ＭＨ（メモリ領域）と、これらメモリホール領域Ｒ_ＭＨの間に設けられたフックアップ領域Ｒ_ＨＵと、を備える。また、チップＣ_Ｍは、４つのメモリプレーンＭＰよりもＹ方向の一端側に設けられた周辺領域Ｒ_Ｐを備える。

【0026】

尚、図示の例では、フックアップ領域Ｒ_ＨＵがメモリプレーンＭＰのＸ方向の中央部に設けられている。しかしながら、この様な構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、フックアップ領域Ｒ_ＨＵは、メモリプレーンＭＰのＸ方向の中央部でなく、メモリプレーンＭＰのＸ方向の両端部に設けられていても良い。また、フックアップ領域Ｒ_ＨＵは、メモリプレーンＭＰのＸ方向の一端部に設けられていても良い。

【0027】

メモリプレーンＭＰには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。メモリブロックＢＬＫは、例えば図６に示す様に、Ｙ方向に並ぶ２つのフィンガー構造ＦＳ（フィンガー構造ＦＳをメモリ構造と呼ぶ場合もある。）を備える。フィンガー構造ＦＳは、例えば図６に示す様に、Ｙ方向に並ぶ２つのストリングユニットＳＵを備える。

【0028】

Ｙ方向において隣り合う２つのフィンガー構造ＦＳの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。また、例えば図６及び図７に示す様に、Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、酸化シリコン（ＳｉＯ_２）等のストリングユニット間絶縁層ＳＨＥが設けられる。

【0029】

チップＣ_Ｍは、例えば図４に示す様に、基体層Ｌ_ＳＢと、基体層Ｌ_ＳＢの下方に設けられたメモリセルアレイ層Ｌ_ＭＣＡと、メモリセルアレイ層Ｌ_ＭＣＡの下方に設けられたビアコンタクト電極層ＣＨｙと、ビアコンタクト電極層ＣＨｙの下方に設けられた複数の配線層Ｍ０，Ｍ１と、配線層Ｍ０，Ｍ１の下方に設けられたチップ貼合電極層ＭＢと、を備える。

【0030】

［チップＣ_Ｍの基体層Ｌ_ＳＢの構造］
例えば図４に示す様に、基体層Ｌ_ＳＢは、メモリセルアレイ層Ｌ_ＭＣＡの上面に設けられた導電層１００と、導電層１００の上面に設けられた絶縁層１０７と、絶縁層１０７の上面に設けられた裏面配線層ＭＡと、裏面配線層ＭＡの上面に設けられた絶縁層１０８と、を備える。

【0031】

導電層１００は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物が注入されたシリコン（Ｓｉ）等の半導体層を含んでいても良いし、窒化チタン（ＴｉＮ）等のバリア導電膜を含んでいても良いし、タングステン（Ｗ）等の金属を含んでいても良いし、タングステンシリサイド（ＷＳｉ）等のシリサイドを含んでいても良い。

【0032】

導電層１００は、ソース線ＳＬ（図１）の一部として機能する。導電層１００は、４つのメモリプレーンＭＰ（図３）に対応して４つ設けられている。メモリプレーンＭＰのＸ方向及びＹ方向の端部には、導電層１００を含まない領域ＶＺが設けられている。

【0033】

絶縁層１０７は、例えば、酸化シリコン（ＳｉＯ_２）等を含む。

【0034】

裏面配線層ＭＡは、複数の配線ｍａを含む。これら複数の配線ｍａは、例えば、アルミニウム（Ａｌ）等を含んでいても良い。

【0035】

複数の配線ｍａのうちの一部は、ソース線ＳＬ（図１）の一部として機能する。この配線ｍａは、４つのメモリプレーンＭＰ（図３）に対応して４つ設けられている。この配線ｍａは、それぞれ、導電層１００に電気的に接続されている。

【0036】

また、複数の配線ｍａのうちの一部は、外部パッド電極Ｐ_Ｘとして機能する。この配線ｍａは、周辺領域Ｒ_Ｐに設けられている。この配線ｍａは、導電層１００を含まない領域ＶＺにおいてメモリセルアレイ層Ｌ_ＭＣＡ中のコンタクト電極ＣＣに接続されている。また、配線ｍａの一部は、絶縁層１０８に設けられた開口ＴＶを介してメモリダイＭＤの外部に露出する。

【0037】

絶縁層１０８は、例えば、ポリイミド等の絶縁材料からなるパッシベーション層である。

【0038】

［チップＣ_Ｍのメモリセルアレイ層Ｌ_ＭＣＡのメモリホール領域Ｒ_ＭＨにおける構造］
図３を参照して説明した様に、メモリセルアレイ層Ｌ_ＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。図４に示す様に、Ｙ方向に隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ_２）等のブロック間絶縁層ＳＴが設けられる。

【0039】

メモリブロックＢＬＫは、例えば図４に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、を備える。また、図８に示す様に、複数の導電層１１０及び複数の半導体層１２０の間には、それぞれ、ゲート絶縁膜１３０が設けられている。

【0040】

導電層１１０は、Ｘ方向に延伸する略板状の形状を備える。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）、モリブデン（Ｍｏ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ_２）等の層間絶縁層１０１が設けられている。

【0041】

複数の導電層１１０のうち、最上層に位置する一又は複数の導電層１１０は、ソース側選択トランジスタＳＴＳ（図１）のゲート電極及びソース側選択ゲート線ＳＧＳとして機能する（図４参照）。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。

【0042】

また、これよりも下方に位置する複数の導電層１１０は、メモリセルＭＣ（図１）のゲート電極及びワード線ＷＬとして機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。

【0043】

また、これよりも下方に位置する一又は複数の導電層１１０は、ドレイン側選択トランジスタＳＴＤ（図１）のゲート電極及びドレイン側選択ゲート線ＳＧＤとして機能する（図４参照）。例えば図７に示す様に、Ｙ方向に隣り合う２つの導電層１１０の間には、酸化シリコン（ＳｉＯ_２）等のストリングユニット間絶縁層ＳＨＥが設けられている。また、複数の導電層１１０のＹ方向の幅Ｙ_ＳＧＤは、ワード線ＷＬとして機能する導電層１１０のＹ方向の幅Ｙ_ＷＬよりも小さい。

【0044】

半導体層１２０は、例えば図６に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、それぞれ、１つのメモリストリングＭＳ（図１）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ，ＳＴＳ）のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等を含む。半導体層１２０は、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５（図８）が設けられている。半導体層１２０の外周面は、それぞれ複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。

【0045】

また、半導体層１２０の上端には、図示しない不純物領域が設けられている。この不純物領域は、上記導電層１００に接続されている（図４参照）。この不純物領域は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む。

【0046】

また、半導体層１２０の下端には、図示しない不純物領域が設けられている。この不純物領域は、ビアコンタクト電極ｃｈ及びビアコンタクト電極Ｖｙを介してビット線ＢＬに接続される。この不純物領域は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む。

【0047】

ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図８に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ_２）、窒酸化シリコン（ＳｉＯＮ）等を含む。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜を含む。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０と導電層１００との接触部を除く半導体層１２０の外周面に沿ってＺ方向に延伸する。

【0048】

尚、図８には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。

【0049】

［チップＣ_Ｍのメモリセルアレイ層Ｌ_ＭＣＡのフックアップ領域Ｒ_ＨＵにおける構造］
図５に示す様に、フックアップ領域Ｒ_ＨＵには、複数のコンタクト電極ＣＣが設けられている。これら複数のコンタクト電極ＣＣは、図５、図９及び図１０に示す様に、それぞれ、Ｚ方向に延伸し、上端において導電層１１０（ＷＬ，ＳＧＤ，ＳＧＳ）に接続されている。コンタクト電極ＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、コンタクト電極ＣＣの外周面には、酸化シリコン（ＳｉＯ_２）等の絶縁層１０３が設けられている。これにより、コンタクト電極ＣＣは、その周囲の複数の導電層１１０から絶縁される。

【0050】

例えば図６に示す様に、フックアップ領域Ｒ_ＨＵは、導電層１１０の一部と、Ｘ方向及びＹ方向のマトリクス状に並ぶ複数のコンタクト電極ＣＣと、を備える。

【0051】

尚、フックアップ領域Ｒ_ＨＵに配置される複数のコンタクト電極ＣＣのうち、＋Ｙ方向から－Ｙ方向に数えてａ（ａは１以上の整数）番目、－Ｘ方向から＋Ｘ方向に数えてｂ（ｂは１以上の整数）番目のコンタクト電極ＣＣを、コンタクト電極ＣＣａｂと呼ぶ場合がある。例えば、＋Ｙ方向から－Ｙ方向に数えて２番目、－Ｘ方向から＋Ｘ方向に数えて４番目のコンタクト電極ＣＣを、コンタクト電極ＣＣ２４と呼ぶ場合がある。

【0052】

Ｘ方向に並ぶ８つのコンタクト電極ＣＣの列をコンタクト電極列ＣＣＧと呼ぶ場合がある。また、コンタクト電極列ＣＣＧに対応する領域を、それぞれ、コンタクト電極領域と呼ぶ場合がある。図６に示す様に、フックアップ領域Ｒ_ＨＵには、コンタクト電極列ＣＣＧ（０），ＣＣＧ（１）がＹ方向に交互に並んでいる。

【0053】

尚、以下の説明では、上方から数えてｎ（ｎは１以上の整数）番目の導電層１１０を、導電層１１０（ｎ－１）と呼ぶ場合がある。また、複数のコンタクト電極ＣＣのうち、導電層１１０（ｎ－１）に接続されたものを、コンタクト電極ＣＣ（ｎ－１）と呼ぶ場合がある。また、導電層１１０（ｎ－１）を、第ｎ層の導電層１１０と呼ぶ場合がある。図５、図９及び図１０に示す様に、複数の導電層１１０（ｎ－１）は、Ｚ方向に略等間隔で並んでいる。このため、コンタクト電極ＣＣ（ｎ－１）のｎは、コンタクト電極ＣＣのＺ方向の長さ（深さ）のレベルを表す。

【0054】

図９に示す様に、コンタクト電極列ＣＣＧ（０）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ１１（７），ＣＣ１２（０），ＣＣ１３（６），ＣＣ１４（１），ＣＣ１５（５），ＣＣ１６（２），ＣＣ１７（４），ＣＣ１８（３）を備えている。この様に、コンタクト電極列ＣＣＧ（０）においては、－Ｘ方向から＋Ｘ方向に数えて奇数番目のコンタクト電極ＣＣ１１（７），ＣＣ１３（６），ＣＣ１５（５），ＣＣ１７（４）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨから遠くなるごとに段階的にコンタクト電極ＣＣの深さが浅くなる（即ち、コンタクト電極ＣＣのＺ方向の長さが短くなる）。また、コンタクト電極列ＣＣＧ（０）においては、－Ｘ方向から＋Ｘ方向に数えて偶数番目のコンタクト電極ＣＣ１２（０），ＣＣ１４（１），ＣＣ１６（２），ＣＣ１８（３）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨから遠くなるごとに段階的にコンタクト電極ＣＣの深さが深くなる（即ち、コンタクト電極ＣＣのＺ方向の長さが長くなる）。

【0055】

図１０に示す様に、コンタクト電極列ＣＣＧ（１）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ２１（０），ＣＣ２２（７），ＣＣ２３（１），ＣＣ２４（６），ＣＣ２５（２），ＣＣ２６（５），ＣＣ２７（３），ＣＣ２８（４）を備えている。この様に、コンタクト電極列ＣＣＧ（１）においては、－Ｘ方向から＋Ｘ方向に数えて奇数番目のコンタクト電極ＣＣ２１（０），ＣＣ２３（１），ＣＣ２５（２），ＣＣ２７（３）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨから遠くなるごとに段階的にコンタクト電極ＣＣの深さが深くなる（即ち、コンタクト電極ＣＣのＺ方向の長さが短くなる）。また、コンタクト電極列ＣＣＧ（１）においては、－Ｘ方向から＋Ｘ方向に数えて偶数番目のコンタクト電極ＣＣ２２（７），ＣＣ２４（６），ＣＣ２６（５），ＣＣ２８（４）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨから遠くなるごとに段階的にコンタクト電極ＣＣの深さが浅くなる（即ち、コンタクト電極ＣＣのＺ方向の長さが短くなる）。

【0056】

図１１において、Ｘ方向に隣り合う２つのコンタクト電極ＣＣを第１コンタクト電極対Ｐ１と呼ぶ場合がある。図１１の例では、フックアップ領域Ｒ_ＨＵは、Ｘ方向及びＹ方向に並ぶ複数の第１コンタクト電極対Ｐ１を備えている。フックアップ領域Ｒ_ＨＵに配置される複数の第１コンタクト電極対Ｐ１のうち、＋Ｙ方向から－Ｙ方向に数えてａ（ａは１以上の整数）番目、－Ｘ方向から＋Ｘ方向に数えてｂ（ｂは１以上の整数）番目の第１コンタクト電極対Ｐ１を、第１コンタクト電極対Ｐ１－ａｂと呼ぶ場合がある。例えば、＋Ｙ方向から－Ｙ方向に数えて２番目、－Ｘ方向から＋Ｘ方向に数えて３番目の第１コンタクト電極対Ｐ１を、第１コンタクト電極対Ｐ１－２３と呼ぶ場合がある。

【0057】

図１１の例では、複数の第１コンタクト電極対Ｐ１－１１～Ｐ１－１４，Ｐ１－２１～Ｐ１－２４，Ｐ１－３１～Ｐ１－３４，Ｐ１－４１～Ｐ１－４４に含まれる２つのコンタクト電極ＣＣのＺ方向の長さの平均値は、いずれも同一である。例えば、第１コンタクト電極対Ｐ１－１１に含まれるコンタクト電極ＣＣ１１（７）の深さレベル「７」と、コンタクト電極ＣＣ１２（０）の深さレベル「０」と、の平均値は、「３．５」である。同様に、第１コンタクト電極対Ｐ１－１２～Ｐ１－１４，Ｐ１－２１～Ｐ１－２４，Ｐ１－３１～Ｐ１－３４，Ｐ１－４１～Ｐ１－４４に含まれる２つのコンタクト電極ＣＣの深さのレベルｎの平均値は、いずれも「３．５」である。

【0058】

図１２において、Ｙ方向に隣り合う２つのコンタクト電極ＣＣを第２コンタクト電極対Ｐ２と呼ぶ場合がある。図１２の例では、フックアップ領域Ｒ_ＨＵは、Ｘ方向及びＹ方向に並ぶ複数の第２コンタクト電極対Ｐ２を備えている。フックアップ領域Ｒ_ＨＵに配置される複数の第２コンタクト電極対Ｐ２のうち、＋Ｙ方向から－Ｙ方向に数えてａ（ａは１以上の整数）番目、－Ｘ方向から＋Ｘ方向に数えてｂ（ｂは１以上の整数）番目の第２コンタクト電極対Ｐ２を、第２コンタクト電極対Ｐ２－ａｂと呼ぶ場合がある。例えば、＋Ｙ方向から－Ｙ方向に数えて１番目、－Ｘ方向から＋Ｘ方向に数えて３番目の第２コンタクト電極対Ｐ２を、第２コンタクト電極対Ｐ２－１３と呼ぶ場合がある。

【0059】

図１２の例では、複数の第２コンタクト電極対Ｐ２－１１～Ｐ２－１８，Ｐ２－２１～Ｐ２－２８に含まれる２つのコンタクト電極ＣＣのＺ方向の長さの平均値は、いずれも同一である。例えば、第２コンタクト電極対Ｐ２－１１に含まれるコンタクト電極ＣＣ１１（７）の深さレベル「７」と、コンタクト電極ＣＣ２１（０）の深さレベル「０」と、の平均値は、「３．５」である。同様に、第２コンタクト電極対Ｐ２－１２～Ｐ２－１８，Ｐ２－２１～Ｐ２－２８に含まれる２つのコンタクト電極ＣＣの深さのレベルｎの平均値は、いずれも「３．５」である。

【0060】

尚、図１１及び図１２において、２つのコンタクト電極ＣＣの間にある数字は、２つのコンタクト電極ＣＣのＺ方向の長さの差を示している。例えば、コンタクト電極ＣＣ１１（７）とコンタクト電極ＣＣ１２（０）とのＺ方向の長さの差は「７」である。また、コンタクト電極ＣＣ１２（０）とコンタクト電極ＣＣ１３（６）とのＺ方向の長さの差は「６」である。図１１及び図１２に示す様に、コンタクト電極列ＣＣＧ（０），ＣＣＧ（１）において、２つのコンタクト電極ＣＣのＺ方向の長さの差は、－Ｘ方向側から順に「７」、「６」、「５」、「４」、「３」、「２」、「１」である。

【0061】

［チップＣ_Ｍのメモリセルアレイ層Ｌ_ＭＣＡの周辺領域Ｒ_Ｐにおける構造］
周辺領域Ｒ_Ｐには、例えば図４に示す様に、外部パッド電極Ｐ_Ｘに対応して、複数のコンタクト電極ＣＣが設けられている。これら複数のコンタクト電極ＣＣは、上端において外部パッド電極Ｐ_Ｘに接続されている。

【0062】

［ビアコンタクト電極層ＣＨｙの構造］
ビアコンタクト電極層ＣＨｙに含まれる複数のビアコンタクト電極ｃｈは、例えば、メモリセルアレイ層Ｌ_ＭＣＡ中の構成及びチップＣ_Ｐ中の構成の少なくとも一方に、電気的に接続される。

【0063】

ビアコンタクト電極層ＣＨｙは、複数の配線として、複数のビアコンタクト電極ｃｈを含む。これら複数のビアコンタクト電極ｃｈは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。ビアコンタクト電極ｃｈは、複数の半導体層１２０に対応して設けられ、複数の半導体層１２０の下端に接続されている。

【0064】

［チップＣ_Ｍの配線層Ｍ０，Ｍ１の構造］
配線層Ｍ０，Ｍ１に含まれる複数の配線は、例えば、メモリセルアレイ層Ｌ_ＭＣＡ中の構成及びチップＣ_Ｐ中の構成の少なくとも一方に、電気的に接続される。

【0065】

配線層Ｍ０は、複数の配線ｍ０を含む。これら複数の配線ｍ０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。尚、複数の配線ｍ０のうちの一部は、ビット線ＢＬとして機能する。ビット線ＢＬは、例えば図７に示す様に、Ｘ方向に並びＹ方向に延伸する。

【0066】

配線層Ｍ１は、例えば図４及び図５に示す様に、複数の配線ｍ１を含む。これら複数の配線ｍ１，ｍ１ａは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。

【0067】

［チップ貼合電極層ＭＢの構造］
チップ貼合電極層ＭＢに含まれる複数の配線は、例えば、メモリセルアレイ層Ｌ_ＭＣＡ中の構成及びチップＣ_Ｐ中の構成の少なくとも一方に、電気的に接続される。

【0068】

チップ貼合電極層ＭＢは、複数の貼合電極Ｐ_Ｉ１を含む。これら複数の貼合電極Ｐ_Ｉ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜ｐ_Ｉ１Ｂ及び銅（Ｃｕ）等の金属膜ｐ_Ｉ１Ｍの積層膜等を含んでいても良い。

【0069】

［チップＣ_Ｐの構造］
チップＣ_Ｐは、例えば図４及び図５に示す様に、半導体基板２００と、半導体基板２００の上方に設けられた電極層ＧＣと、電極層ＧＣの上方に設けられた配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４と、配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４の上方に設けられたチップ貼合電極層ＤＢと、を備える。

【0070】

［チップＣ_Ｐの半導体基板２００の構造］
半導体基板２００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）を含む。半導体基板２００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域２００Ｎと、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域２００Ｐと、Ｎ型ウェル領域２００Ｎ及びＰ型ウェル領域２００Ｐが設けられていない半導体基板領域２００Ｓと、絶縁領域２００Ｉと、が設けられている。Ｐ型ウェル領域２００Ｐの一部は半導体基板領域２００Ｓに設けられており、Ｐ型ウェル領域２００Ｐの一部はＮ型ウェル領域２００Ｎに設けられている。Ｎ型ウェル領域２００Ｎ、Ｎ型ウェル領域２００Ｎ及び半導体基板領域２００Ｓに設けられたＰ型ウェル領域２００Ｐ、並びに、半導体基板領域２００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒ、及び、複数のキャパシタ等の一部として機能する。

【0071】

［チップＣ_Ｐの電極層ＧＣの構造］
半導体基板２００の上面には、絶縁層２００Ｇを介して、電極層ＧＣが設けられている。電極層ＧＣは、半導体基板２００の表面と対向する複数の電極ｇｃを含む。また、半導体基板２００の各領域及び電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、ビアコンタクト電極ＣＳに接続されている。

【0072】

半導体基板２００のＮ型ウェル領域２００Ｎ、Ｎ型ウェル領域２００Ｎ及び半導体基板領域２００Ｓに設けられたＰ型ウェル領域２００Ｐ、並びに、半導体基板領域２００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。

【0073】

電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。

【0074】

ビアコンタクト電極ＣＳは、Ｚ方向に延伸し、下端において半導体基板２００又は電極ｇｃの上面に接続されている。ビアコンタクト電極ＣＳと半導体基板２００との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。ビアコンタクト電極ＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。

【0075】

［チップＣ_Ｐの配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４の構造］
例えば図４及び図５に示す様に、Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４に含まれる複数の配線は、例えば、メモリセルアレイ層Ｌ_ＭＣＡ中の構成及びチップＣ_Ｐ中の構成の少なくとも一方に、電気的に接続される。

【0076】

配線層Ｄ０，Ｄ１，Ｄ２は、それぞれ、複数の配線ｄ０，ｄ１，ｄ２を含む。これら複数の配線ｄ０，ｄ１，ｄ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。

【0077】

配線層Ｄ３，Ｄ４は、それぞれ、複数の配線ｄ３，ｄ４を含む。また、配線層Ｄ４は、複数の通過配線ＴＷを含む。これら複数の配線ｄ３，ｄ４及び通過配線ＴＷは、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタル（ＴａＮ）とタンタル（Ｔａ）との積層膜等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。

【0078】

［チップ貼合電極層ＤＢの構造］
チップ貼合電極層ＤＢに含まれる複数の配線は、例えば、メモリセルアレイ層Ｌ_ＭＣＡ中の構成及びチップＣ_Ｐ中の構成の少なくとも一方に、電気的に接続される。

【0079】

チップ貼合電極層ＤＢは、複数の貼合電極Ｐ_Ｉ２を含む。これら複数の貼合電極Ｐ_Ｉ２は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタル（ＴａＮ）とタンタル（Ｔａ）との積層膜等のバリア導電膜ｐ_Ｉ２Ｂ及び銅（Ｃｕ）等の金属膜ｐ_Ｉ２Ｍの積層膜等を含んでいても良い。

【0080】

尚、貼合電極Ｐ_Ｉ１と貼合電極Ｐ_Ｉ２とに銅（Ｃｕ）等の金属膜ｐ_Ｉ１Ｍ，ｐ_Ｉ２Ｍを用いると、金属膜ｐ_Ｉ１Ｍと金属膜ｐ_Ｉ２Ｍとが一体化して、互いの境界の確認が困難となる。ただし、貼り合せの位置ずれによる貼合電極Ｐ_Ｉ１と貼合電極Ｐ_Ｉ２とを貼り合せた形状の歪み、バリア導電膜ｐ_Ｉ１Ｂ，ｐ_Ｉ２Ｂの位置ずれ（側面における不連続箇所の発生）により貼り合せ構造が確認できる。また、貼合電極Ｐ_Ｉ１及び貼合電極Ｐ_Ｉ２をダマシン法により形成する場合、それぞれの側面はテーパー形状を有する。このため、貼合電極Ｐ_Ｉ１と貼合電極Ｐ_Ｉ２とを貼り合せた部分におけるＺ方向に沿った断面の形状は、側壁が直線状とはならず、非矩形形状となる。また、貼合電極Ｐ_Ｉ１と貼合電極Ｐ_Ｉ２とを貼り合せた場合、これらを形成する各Ｃｕの底面、側面、及び上面をバリアメタルが覆う構造となる。これに対し、一般的なＣｕを用いた配線層では、Ｃｕの上面にＣｕの酸化防止機能を有する絶縁層（ＳｉＮまたはＳｉＣＮ等）が設けられ、バリアメタルは設けられていない。このため、貼り合せの位置ずれが発生していなくても、一般的な配線層との区別は可能である。

【0081】

［製造方法］
次に、図１３～図４７を参照して、メモリダイＭＤの製造方法について説明する。図１５、図１８、図２７、図３６、図４３は、同製造方法について説明するための模式的な平面図であり、図６に対応する平面を示している。図１３、図１４、図１６、図１７、図１９、図２１、図２３、図２５、図２８、図３０、図３２、図３４、図３７、図３９、図４１、図４４～図４６は、同製造方法について説明するための模式的な断面図であり、図９に対応する断面を示している。図１３、図１４、図２０、図２２、図２４、図２６、図２９、図３１、図３３、図３５、図３８、図４０、図４２は、同製造方法について説明するための模式的な断面図であり、図１０に対応する断面を示している。

【0082】

尚、図１３、図１４、図１６、図１７、図１９～図２６、図２８～図３５、図３７～図４２、及び図４４～図４７は、図４、図５、図９及び図１０の各方向（Ｘ方向、Ｙ方向及びＺ方向）と整合させている。従って、チップＣ_Ｍが下方（－Ｚ方向）から加工されているように表現している。しかしながら、実際の製造プロセスでは、チップＣ_Ｍは上方から加工される。そして、チップＣ_Ｍが上下反転されて、チップＣ_Ｍ及びチップＣ_Ｐが貼合される。このため、実際の製造プロセスでは、図１３、図１４、図１６、図１７、図１９～図２６、図２８～図３５、図３７～図４２、及び図４４～図４７の“－Ｚ方向”が“上方”である。

【0083】

本実施形態に係るメモリダイＭＤの製造に際しては、例えば図１３に示す様に、導電層１００を形成する。また、導電層１００の－Ｚ方向に、複数の絶縁層１０１及び複数の犠牲層１１１を交互に形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行われる。

【0084】

次に、例えば図１４に示す様に、複数の半導体層１２０等を形成する。この工程では、例えば、図１３を参照して説明した構造の－Ｚ方向の面に、ＣＶＤ等の方法によって、酸化シリコン（ＳｉＯ_２）等の絶縁層１０４を形成する。次に、ＲＩＥ（Reactive Ion Etching）等の方法によって、絶縁層１０４、複数の絶縁層１０１及び複数の犠牲層１１１を貫通する貫通孔を形成する。また、ＣＶＤ等の方法によって、この貫通孔の内周面にゲート絶縁膜１３０（図８）及び半導体層１２０を形成する。

【0085】

次に、例えば図１５及び図１６に示す様に、コンタクト電極ＣＣに対応する位置に、複数のコンタクトホールＣＨ（０）を形成する。例えば、図１５を参照して説明した構造の－Ｚ方向の面に、ハードマスク１０５を形成する。次に、ＲＩＥ等の方法によって、ハードマスク１０５及び絶縁層１０４を貫通し、犠牲層１１１の上面を露出させる貫通孔を形成する。

【0086】

尚、以下の説明では、－Ｚ方向から数えてｎ（ｎは１以上の整数）番目の犠牲層１１１を、犠牲層１１１（ｎ－１）と呼ぶ場合がある。また、複数のコンタクトホールＣＨのうち、犠牲層１１１（ｎ－１）の－Ｚ方向の面を露出させ、それよりも－Ｚ方向に設けられた全ての犠牲層１１１を貫通するものを、コンタクトホールＣＨ（ｎ－１）と呼ぶ場合がある。また、犠牲層１１１（ｎ－１）を、第ｎ層の犠牲層１１１と呼ぶ場合がある。図１６等に示す様に、複数の犠牲層１１１（ｎ－１）はＺ方向に略等間隔で並んでいる。このため、コンタクトホールＣＨ（ｎ－１）のｎは、コンタクトホールＣＨのＺ方向の長さ（深さ）のレベルを表す。

【0087】

また、フックアップ領域Ｒ_ＨＵに配置される複数のコンタクトホールＣＨのうち、図１５に示す複数のコンタクトホールＣＨについて、＋Ｙ方向から－Ｙ方向に数えてａ（ａは１以上の整数）番目、－Ｘ方向から＋Ｘ方向に数えてｂ（ｂは１以上の整数）番目のコンタクトホールＣＨを、コンタクトホールＣＨａｂと呼ぶ場合がある。

【0088】

Ｘ方向に並ぶ８つのコンタクトホールＣＨの列をコンタクトホール列ＣＨＧと呼ぶ場合がある。図１５に示す様に、フックアップ領域Ｒ_ＨＵには、２つのコンタクトホール列ＣＨＧ（０），ＣＨＧ（１）がＹ方向に交互に並んでいる。尚、コンタクトホール列ＣＨＧ（０）は、コンタクト電極列ＣＣＧ（０）と同じ位置に形成され、コンタクトホール列ＣＨＧ（１）は、コンタクト電極列ＣＣＧ（１）と同じ位置に形成される。

【0089】

また、Ｘ方向に隣り合う２つのコンタクトホールＣＨを第１コンタクトホール対と呼ぶ場合がある。また、Ｙ方向に隣り合う２つのコンタクトホールＣＨを第２コンタクトホール対と呼ぶ場合がある。尚、第１コンタクトホール対は、第１コンタクト電極対Ｐ１と同じ位置に形成され、第２コンタクトホール対は、第２コンタクト電極対Ｐ２と同じ位置に形成される。

【0090】

次に、リソグラフィ（ＰＥＰ（Photo Engraving Process）と呼ぶ場合がある。）を用いて、コンタクトホールＣＨを加工するためのレジストパターンを生成する。

【0091】

例えば図１７に示す様に、図１５を参照して説明した構造の－Ｚ方向の面に、レジスト１５１を塗布する。

【0092】

尚、図１６及び図１７は、コンタクトホール列ＣＨＧ（０）に対応する断面を示している。コンタクトホール列ＣＨＧ（１）に対応する断面の構造も、図１６及び図１７に示す断面の構造と同様である。このため、コンタクトホール列ＣＨＧ（１）に対応する断面図について図示を省略している。

【0093】

次に、例えば図１８～図２０に示す様に、不図示の露光装置がフォトマスクに基づき、コンタクトホールＣＨ１１（０），ＣＨ１４（０），ＣＨ１５（０），ＣＨ１８（０），ＣＨ２２（０），ＣＨ２３（０），ＣＨ２６（０），ＣＨ２７（０），ＣＨ３１（０），ＣＨ３４（０），ＣＨ３５（０），ＣＨ３８（０），ＣＨ４２（０），ＣＨ４３（０），ＣＨ４６（０），ＣＨ４７（０）の位置を露光する。

【0094】

そして、レジスト１５１に応じた現像液で現像することで、コンタクトホールＣＨ１１（０），ＣＨ１４（０），ＣＨ１５（０），ＣＨ１８（０），ＣＨ２２（０），ＣＨ２３（０），ＣＨ２６（０），ＣＨ２７（０），ＣＨ３１（０），ＣＨ３４（０），ＣＨ３５（０），ＣＨ３８（０），ＣＨ４２（０），ＣＨ４３（０），ＣＨ４６（０），ＣＨ４７（０）の位置のレジストを除去する。これにより、これらのコンタクトホールが開口する。

【0095】

次に、例えば図２１及び図２２に示す様に、コンタクトホールＣＨのうち、開口しているコンタクトホールＣＨ１１（０），ＣＨ１４（０），ＣＨ１５（０），ＣＨ１８（０），ＣＨ２２（０），ＣＨ２３（０），ＣＨ２６（０），ＣＨ２７（０）に対して、犠牲層１１１及び絶縁層１０１を１層ずつ除去する。これにより、第２層の犠牲層１１１（１）に達するコンタクトホールＣＨ１１（１），ＣＨ１４（１），ＣＨ１５（１），ＣＨ１８（１），ＣＨ２２（１），ＣＨ２３（１），ＣＨ２６（１），ＣＨ２７（１）が形成される。この工程は、例えば、ＲＩＥ等によって行われる。

【0096】

尚、コンタクトホールＣＨ３１（０），ＣＨ３４（０），ＣＨ３５（０），ＣＨ３８（０），ＣＨ４２（０），ＣＨ４３（０），ＣＨ４６（０），ＣＨ４７（０）においても、犠牲層１１１及び絶縁層１０１が１層ずつ除去される。

【0097】

そして、図２３及び図２４に示す様に、レジスト１５１を除去する。

【0098】

次に、図２５及び図２６に示す様に、図２３及び図２４を参照して説明した構造の－Ｚ方向の面に、レジスト１５１を塗布する。

【0099】

次に、例えば図２７～図２９に示す様に、不図示の露光装置がフォトマスクに基づき、コンタクトホールＣＨ１１（１），ＣＨ１３（０），ＣＨ１６（０），ＣＨ１８（１），ＣＨ２２（１），ＣＨ２４（０），ＣＨ２５（０），ＣＨ２７（１），ＣＨ３１（１），ＣＨ３３（０），ＣＨ３６（０），ＣＨ３８（１），ＣＨ４２（１），ＣＨ４４（０），ＣＨ４５（０），ＣＨ４７（１）の位置を露光する。

【0100】

そして、レジスト１５１に応じた現像液で現像することで、コンタクトホールＣＨ１１（１），ＣＨ１３（０），ＣＨ１６（０），ＣＨ１８（１），ＣＨ２２（１），ＣＨ２４（０），ＣＨ２５（０），ＣＨ２７（１），ＣＨ３１（１），ＣＨ３３（０），ＣＨ３６（０），ＣＨ３８（１），ＣＨ４２（１），ＣＨ４４（０），ＣＨ４５（０），ＣＨ４７（１）の位置のレジストを除去する。これにより、これらのコンタクトホールが開口する。

【0101】

次に、例えば図３０及び図３１に示す様に、コンタクトホールＣＨのうち、開口しているコンタクトホールＣＨ１１（１），ＣＨ１３（０），ＣＨ１６（０），ＣＨ１８（１），ＣＨ２２（１），ＣＨ２４（０），ＣＨ２５（０），ＣＨ２７（１）に対して、犠牲層１１１及び絶縁層１０１を２層ずつ除去する。これにより、第３層及び第４層の犠牲層１１１（２），１１１（３）に達するコンタクトホールＣＨ１１（３），ＣＨ１３（２），ＣＨ１６（２），ＣＨ１８（３），ＣＨ２２（３），ＣＨ２４（２），ＣＨ２５（２），ＣＨ２７（３）が形成される。この工程は、例えば、ＲＩＥ等によって行われる。

【0102】

尚、コンタクトホールＣＨ３１（１），ＣＨ３３（０），ＣＨ３６（０），ＣＨ３８（１），ＣＨ４２（１），ＣＨ４４（０），ＣＨ４５（０），ＣＨ４７（１）においても、犠牲層１１１及び絶縁層１０１が２層ずつ除去される。

【0103】

そして、図３２及び図３３に示す様に、レジスト１５１を除去する。

【0104】

次に、図３４及び図３５に示す様に、図３２及び図３３を参照して説明した構造の－Ｚ方向の面に、レジスト１５１を塗布する。図３４及び図３５に示す構造では、メモリホール領域Ｒ_ＭＨにおけるレジスト１５１の膜厚（Ｚ方向の厚み）はｄ１０１である。フックアップ領域Ｒ_ＨＵにおけるレジスト１５１の膜厚はｄ１０２である。

【0105】

例えば図３４に示す様に、複数の第１コンタクトホール対に含まれる２つのコンタクトホールＣＨのＺ方向の長さの平均値は、いずれも同一の値「１．５」である（図３６参照）。また、例えば図３５に示す様に、複数の第２コンタクトホール対に含まれる２つのコンタクトホールＣＨのＺ方向の長さの平均値は、いずれも同一の値「１．５」である（図３６参照）。この様に、複数のコンタクトホールＣＨのＺ方向の長さ（深さ）がＸ方向及びＹ方向に均一になるように、複数のコンタクトホールＣＨが配置されている。従って、レジスト１５１は、フックアップ領域Ｒ_ＨＵにおいて、一定の膜厚ｄ１０２を有し、平坦な面を有する。

【0106】

次に、例えば図３６～図３８に示す様に、不図示の露光装置がフォトマスクに基づき、コンタクトホールＣＨ１１（３），ＣＨ１３（２），ＣＨ１５（１），ＣＨ１７（０），ＣＨ２２（３），ＣＨ２４（２），ＣＨ２６（１），ＣＨ２８（０），ＣＨ３１（３），ＣＨ３３（２），ＣＨ３５（１），ＣＨ３７（０），ＣＨ４２（３），ＣＨ４４（２），ＣＨ４６（１），ＣＨ４８（０）の位置を露光する。

【0107】

そして、レジスト１５１に応じた現像液で現像することで、コンタクトホールＣＨ１１（３），ＣＨ１３（２），ＣＨ１５（１），ＣＨ１７（０），ＣＨ２２（３），ＣＨ２４（２），ＣＨ２６（１），ＣＨ２８（０），ＣＨ３１（３），ＣＨ３３（２），ＣＨ３５（１），ＣＨ３７（０），ＣＨ４２（３），ＣＨ４４（２），ＣＨ４６（１），ＣＨ４８（０）の位置のレジストを除去する。これにより、これらのコンタクトホールが開口する。

【0108】

次に、例えば図３９及び図４０に示す様に、コンタクトホールＣＨのうち、開口しているコンタクトホールＣＨ１１（３），ＣＨ１３（２），ＣＨ１５（１），ＣＨ１７（０），ＣＨ２２（３），ＣＨ２４（２），ＣＨ２６（１），ＣＨ２８（０）に対して、犠牲層１１１及び絶縁層１０１を４層ずつ除去する。これにより、第５層～第８層の犠牲層１１１（４）～１１１（７）に達するコンタクトホールＣＨ１１（７），ＣＨ１３（６），ＣＨ１５（５），ＣＨ１７（４），ＣＨ２２（７），ＣＨ２４（６），ＣＨ２６（５），ＣＨ２８（４）が形成される。この工程は、例えば、ＲＩＥ等によって行われる。

【0109】

尚、コンタクトホールＣＨ３１（３），ＣＨ３３（２），ＣＨ３５（１），ＣＨ３７（０），ＣＨ４２（３），ＣＨ４４（２），ＣＨ４６（１），ＣＨ４８（０）においても、犠牲層１１１及び絶縁層１０１が４層ずつ除去される。

【0110】

そして、図４１及び図４２に示す様に、レジスト１５１を除去する。図４３に示す様に、フックアップ領域Ｒ_HUにおいては、コンタクトホール列ＣＨＧ（０），ＣＨＧ（１）が、Ｙ方向に交互に並ぶ。そして、コンタクトホール列ＣＨＧ（０）においては、－Ｘ方向から＋Ｘ方向に数えて奇数番目のコンタクトホールＣＨ１１（７），ＣＨ１３（６），ＣＨ１５（５），ＣＨ１７（４）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨから遠くなるごとに１層ずつコンタクトホールＣＨの深さが浅くなっている。また、コンタクトホール列ＣＨＧ（０）においては、－Ｘ方向から＋Ｘ方向に数えて偶数番目のコンタクトホールＣＨ１２（０），ＣＨ１４（１），ＣＨ１６（２），ＣＨ１８（３）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨから遠くなるごとに１層ずつコンタクトホールＣＨの深さが深くなっている。コンタクトホールＣＨ３１（７）～ＣＨ３８（３）についても同様である。

【0111】

図４３に示す様に、コンタクトホール列ＣＨＧ（１）においては、－Ｘ方向から＋Ｘ方向に数えて奇数番目のコンタクトホールＣＨ２１（０），ＣＨ２３（１），ＣＨ２５（２），ＣＨ２７（３）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨから遠くなるごとに１層ずつコンタクトホールＣＨの深さが深くなっている。また、コンタクトホール列ＣＨＧ（１）においては、－Ｘ方向から＋Ｘ方向に数えて偶数番目のコンタクトホールＣＨ２２（７），ＣＨ２４（６），ＣＨ２６（５），ＣＨ２８（４）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨから遠くなるごとに１層ずつコンタクトホールＣＨの深さが浅くなっている。コンタクトホールＣＨ４１（０）～ＣＨ４８（４）についても同様である。

【0112】

次に、例えば図４４に示す様に、コンタクトホールＣＨ１１（７）～コンタクトホールＣＨ１８（３）の内部に、絶縁層１０３及び犠牲層１０６を形成する。この工程は、例えば、ＣＶＤ等によって行われる。

【0113】

次に、例えば図４５に示す様に、導電層１１０を形成する。この工程では、例えば、ＲＩＥ等の方法によって、ブロック間絶縁層ＳＴ（図６）に対応する位置に、複数の絶縁層１０１及び複数の犠牲層１１１を貫通する溝を形成する。次に、この溝を介したウェットエッチング等の方法によって、複数の犠牲層１１１を除去する。次に、ＣＶＤ等の方法によって、複数の導電層１１０を形成する。

【0114】

次に、例えば図４６に示す様に、コンタクト電極ＣＣ１１（７）～コンタクト電極ＣＣ１８（３）を形成する。この工程では、例えば、犠牲層１０６を除去する。次に、ＲＩＥ等の方法によって絶縁層１０３の一部を除去して、導電層１１０（７）～導電層１１０（３）の－Ｚ方向の面を露出させる。次に、ＣＶＤ等の方法によってコンタクト電極ＣＣ１１（７）～コンタクト電極ＣＣ１８（３）を形成する。

【0115】

その後、ビット線ＢＬ等を形成することにより、図１～図１２を参照して説明した半導体記憶装置が形成される。

【0116】

尚、図４４～図４６に基づき、コンタクトホール列ＣＨＧ（０）からコンタクト電極列ＣＣＧ（０）を形成する工程について説明した。しかしながら、コンタクトホール列ＣＨＧ（１）からコンタクト電極列ＣＣＧ（１）を形成する工程についても、図４４～図４６を参照して説明した内容と同様である。このため、コンタクトホール列ＣＨＧ（１）及びコンタクト電極列ＣＣＧ（１）に対応する断面図及びその説明を省略している。

【0117】

［効果］
第１実施形態に係る半導体記憶装置において、図３６に示す様に、フックアップ領域Ｒ_ＨＵは、Ｘ方向及びＹ方向に並ぶ複数の第１コンタクトホール対を備え、複数の第１コンタクトホール対は、それぞれ、Ｘ方向に隣り合う２つのコンタクトホールＣＨを含み、複数の第１コンタクトホール対に含まれる２つのコンタクトホールＣＨのＺ方向の長さ（深さ）の平均値は、いずれも同一である。また、フックアップ領域Ｒ_ＨＵは、Ｘ方向及びＹ方向に並ぶ複数の第２コンタクトホール対を備え、複数の第２コンタクトホール対は、それぞれ、Ｙ方向に隣り合う２つのコンタクトホールＣＨを含み、複数の第２コンタクトホール対に含まれる２つのコンタクトホールＣＨのＺ方向の長さ（深さ）の平均値は、いずれも同一である。従って、Ｘ方向及びＹ方向のコンタクトホール対のコンタクトホールＣＨの深さの偏りがなく、レジスト１５１の膜厚が均一になっている。

【0118】

例えば図３６に示す様に、複数の第１コンタクトホール対及び複数の第２コンタクトホール対（図１１及び図１２に示す第１コンタクト電極対Ｐ１及び第２コンタクト電極対Ｐ２と同じ位置に形成された第１コンタクトホール対及び第２コンタクトホール対）に配置された２つのコンタクトホールＣＨの深さのレベルの平均値は、いずれも同一の値「１．５」である。また、複数のコンタクトホールＣＨの径は、同一又は略同一である。この場合、各第１コンタクトホール対及び各第２コンタクトホール対に配置された２つのコンタクトホールＣＨのレジスト１５１の吸込量は、各第１コンタクトホール対及び各第２コンタクトホール対において同一又は略同一となる。その結果、フックアップ領域Ｒ_ＨＵにおいて、レジスト１５１の膜厚は、同一又は略同一となる。

【0119】

従って、リソグラフィのプロセスマージンが低下することを回避することができる。その結果、未開口のコンタクトホールＣＨが発生したり、コンタクトホールＣＨの寸法の均一性が低下することを防止することができる。また、レジスト１５１の膜厚が不足することを防止することができる。

【0120】

第１実施形態における複数のコンタクト電極ＣＣの配置としては、例えば図１１及び図１２に示す様な配置となっている。即ち、複数のコンタクト電極ＣＣのうち、Ｘ方向に並ぶ任意の３つのコンタクト電極（例えばＣＣ１１（７），ＣＣ１２（０），ＣＣ１３（６））が、－Ｘ方向側から順に第１コンタクト電極（例えばＣＣ１１（７））、第２コンタクト電極（例えばＣＣ１２（０））及び第３コンタクト電極（例えばＣＣ１３（６））である場合、第１コンタクト電極及び第２コンタクト電極のＺ方向の長さの差（例えば「７」）は、第２コンタクト電極及び第３コンタクト電極のＺ方向の長さの差（例えば「６」）よりも大きい。具体的には、コンタクト電極列ＣＣＧ（０），ＣＣＧ（１）において、２つのコンタクト電極ＣＣのＺ方向の長さの差は、－Ｘ方向側から順に「７」、「６」、「５」、「４」、「３」、「２」、「１」である。

【0121】

図４７は、第１実施形態に係るコンタクト電極ＣＣの径ｄ１２１及びピッチｄ１３１について説明するため模式的な断面図である。図９等においては、コンタクト電極ＣＣの径ｄ１２１は、Ｚ方向のいずれの位置においても同一であった。しかしながら、図４７に示す様に、実際のコンタクト電極ＣＣの径ｄ１２１は、Ｚ方向の位置によって異なる。例えば、Ｚ方向の長さが小さいコンタクト電極ＣＣ（例えばＣＣ１２，ＣＣ１４，ＣＣ１６）の場合、径ｄ１２１が＋Ｚ方向に向かって徐々に小さくなる。また、Ｚ方向の長さが大きいコンタクト電極ＣＣ（例えばＣＣ１１，ＣＣ１３，ＣＣ１５，ＣＣ１７，ＣＣ１８）の場合、径ｄ１２１が＋Ｚ方向に向かって徐々に大きくなり、＋Ｚ方向の所定の位置において径ｄ１２１が最大となる。そして、径ｄ１２１が＋Ｚ方向に向かって徐々に小さくなる。

【0122】

また、図４７に示す様に、Ｚ方向の長さの小さいコンタクト電極ＣＣと、Ｚ方向の長さの大きいコンタクト電極ＣＣとがＸ方向に交互に配置されている。従って、Ｘ方向に隣り合うコンタクト電極ＣＣにおいて、径ｄ１２１が最大となるＺ方向の位置が大きくずれている。このため、Ｘ方向に隣り合うコンタクト電極ＣＣの中心位置間の距離（ピッチｄ１３１）を狭めることが可能である。

【0123】

［比較例］
［構成］
次に、図４８～図５０を参照して、比較例に係る半導体記憶装置の構成について説明する。図４８は、比較例に係る半導体記憶装置の模式的な平面図である。図４９及び図５０は、図４８で示したフックアップ領域の模式的な拡大図である。尚、図４８は、第１実施形態における図６に対応する図であり、図４９及び図５０は、第１実施形態における図１１及び図１２に対応する図である。従って、同一の構成については同一の符号を付し、重複する説明を省略する。

【0124】

尚、フックアップ領域Ｒ_ＨＵに配置される複数のコンタクト電極ＣＣのうち、図４８～図５０に示す複数のコンタクト電極ＣＣについて、＋Ｙ方向から－Ｙ方向に数えてａ（ａは１以上の整数）番目、－Ｘ方向から＋Ｘ方向に数えてｂ（ｂは１以上の整数）番目のコンタクト電極ＣＣを、コンタクト電極ＣＣａｂと呼ぶ場合がある。

【0125】

第１実施形態に係る半導体記憶装置においては、図６及び図１０に示す様に、２つのコンタクト電極列ＣＣＧ（０），ＣＣＧ（１）がＹ方向に交互に並んでいる。一方、比較例に係る半導体記憶装置においては、図４８及び図４９に示す様に、コンタクト電極列ＣＣＧ´（０）だけがＹ方向に並んでいる。

【0126】

複数のコンタクト電極列ＣＣＧ´（０）は、いずれも、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ（０），ＣＣ（１），ＣＣ（２），ＣＣ（３），ＣＣ（４），ＣＣ（５），ＣＣ（６），ＣＣ（７）の順にＸ方向に並んでいる。即ち、複数のコンタクト電極列ＣＣＧ´（０）は、いずれも、－Ｘ方向側のメモリホール領域Ｒ_ＭＨから遠くなるごとに、１層ずつコンタクトホールＣＨの深さが深くなっている。

【0127】

図４９の例では、複数の第１コンタクト電極対Ｐ１－１１～Ｐ１－１４に含まれる２つのコンタクト電極ＣＣのＺ方向の長さの平均値は、それぞれ、「０．５」、「２．５」、「４．５」、「６．５」である。同様に、複数の第１コンタクト電極対Ｐ１－２１～Ｐ１－２４，Ｐ１－３１～Ｐ１－３４，Ｐ１－４１～Ｐ１－４４に含まれる２つのコンタクト電極ＣＣのＺ方向の長さの平均値は、それぞれ、「０．５」、「２．５」、「４．５」、「６．５」である。

【0128】

図５０の例では、複数の第２コンタクト電極対Ｐ２－１１～Ｐ２－１８に含まれる２つのコンタクト電極ＣＣのＺ方向の長さの平均値は、それぞれ、「０」、「１」、「２」、「３」、「４」、「５」、「６」、「７」である。同様に、複数の第２コンタクト電極対Ｐ２－２１～Ｐ２－２８に含まれる２つのコンタクト電極ＣＣのＺ方向の長さの平均値は、それぞれ、「０」、「１」、「２」、「３」、「４」、「５」、「６」、「７」である。

【0129】

［製造方法］
次に、図５１及び図５２を参照して、比較例に係る半導体記憶装置の製造方法について説明する。図５１及び図５２は、比較例に係る半導体記憶装置の製造方法について説明するため模式的な断面図である。

【0130】

比較例に係る半導体記憶装置の製造に際しては、図１３を参照して説明した工程から、図４６を参照して説明した工程のうち、コンタクトホール列ＣＨＧ（０）及びコンタクト電極列ＣＣＧ（０）を形成する工程と同様の工程を実行する。

【0131】

図５１及び図５２に示す構造は、それぞれ、図３４及び図３７を参照して説明した構造と対応する。図３４及び図３７に例示したレジスト１５１は、フックアップ領域Ｒ_ＨＵにおいて、一定の膜厚（Ｚ方向の厚み）を有し、平坦な上面を有する。一方、図５１及び図５２に例示するレジスト１５１は、フックアップ領域Ｒ_ＨＵにおいて、膜厚（Ｚ方向の厚み）にバラツキがあり、上面には段差ｄ１３が生じている。

【0132】

具体的には、例えば図５１及び図５２に示す構造では、メモリホール領域Ｒ_ＭＨにおけるレジスト１５１の膜厚はｄ１１である。レジスト１５１の膜厚は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨから遠ざかるにつれて徐々に薄くなる。コンタクトホールＣＨ１４（３）の上方（－Ｚ方向側）のレジスト１５１の膜厚はｄ１２である。レジスト１５１の膜厚は、コンタクトホールＣＨ１４（３）からコンタクトホールＣＨ１５（０）に向けて急激に厚くなる。そして、レジスト１５１の膜厚は、再び、－Ｘ方向側のメモリホール領域Ｒ_ＭＨから遠ざかるにつれて徐々に薄くなる。上記のようなレジスト１５１の膜厚の差として段差ｄ１３が生じる。

【0133】

比較例に係る半導体記憶装置は、同じコンタクトホール列ＣＨＧ´（０）がＹ方向に並んでいる。従って、コンタクトホールＣＨの深さに偏りが生じている。即ち、ホールの深さの浅いコンタクトホールＣＨが－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近い領域に配置され、ホールの深さの深いコンタクトホールＣＨが－Ｘ方向側のメモリホール領域Ｒ_ＭＨから遠い領域に配置されている。この場合、レジスト１５１が塗布される際に、ホールの深さの深いコンタクトホールＣＨは、ホールの深さの浅いコンタクトホールＣＨよりも、レジスト１５１の吸込量が大きい。その結果、ホールの深さの深いコンタクトホールＣＨの上方（－Ｚ方向側）のレジスト１５１の膜厚は、ホールの深さの深いコンタクトホールＣＨの上方（－Ｚ方向側）のレジスト１５１の膜厚よりも薄くなる。

【0134】

この様に、コンタクトホールＣＨの深さの偏りによって、レジスト１５１の膜厚にバラツキが生じるので、レジスト１５１の膜厚の厚い個所と薄い個所とで、露光装置の最適なフォーカスがずれてしまう。従って、露光装置のフォーカスずれに対するリソグラフィのプロセスマージンが低下する。その結果、コンタクトホールＣＨが未開口となったり、コンタクトホールＣＨの寸法の均一性が低下するおそれがある。また、ホールの深さの深いコンタクトホールＣＨの個所において、レジスト１５１の膜厚が不足する可能性がある。特に、導電層１１０の層数が多くなるほど、コンタクトホールＣＨが深くなり、レジスト１５１の膜厚不足が起こりやすくなる。

【0135】

図５３は、比較例に係るコンタクト電極ＣＣの径ｄ２１及びピッチｄ３１について説明するため模式的な断面図である。図４７では、Ｚ方向の長さの小さいコンタクト電極ＣＣと、Ｚ方向の長さの大きいコンタクト電極ＣＣとがＸ方向に交互に配置されていた。一方、図５３では、複数のコンタクト電極ＣＣのＺ方向の長さは、－Ｘ方向から＋Ｘ方向に向かって徐々に大きくなっている。従って、Ｘ方向に隣り合うコンタクト電極ＣＣにおいて、径ｄ２１が最大となるＺ方向の位置が近い。このため、Ｘ方向に隣り合うコンタクト電極ＣＣの中心位置間の距離（ピッチｄ３１）を狭めることが困難である。

【0136】

［第２実施形態］
［構成］
次に、図５４及び図５５を参照して、第２実施形態に係る半導体記憶装置について説明する。

【0137】

図５４及び図５５は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図５４は図１１に対応する図であり、図５５は図１２に対応する図である。尚、図５４及び図５５における第１コンタクト電極対Ｐ１及び第２コンタクト電極対Ｐ２は、図１１及び図１２における第１コンタクト電極対Ｐ１及び第２コンタクト電極対Ｐ２と同様である。

【0138】

図５４及び図５５に示す様に、フックアップ領域Ｒ_ＨＵには、コンタクト電極列ＣＣＧ２（０），ＣＣＧ２（１）がＹ方向に交互に並んでいる。

【0139】

図５４及び図５５に示す様に、コンタクト電極列ＣＣＧ２（０）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ１１（３），ＣＣ１２（４），ＣＣ１３（２），ＣＣ１４（５），ＣＣ１５（１），ＣＣ１６（６），ＣＣ１７（０），ＣＣ１８（７）を備えている。この様に、コンタクト電極列ＣＣＧ２（０）における８つのコンタクト電極ＣＣの深さのレベルのＸ方向の順序が、図１１及び図１２に示したコンタクト電極列ＣＣＧ２（０）における８つのコンタクト電極ＣＣの深さのレベルのＸ方向の順序と逆になっている。

【0140】

また、図５４及び図５５に示す様に、コンタクト電極列ＣＣＧ２（１）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ２１（４），ＣＣ２２（３），ＣＣ２３（５），ＣＣ２４（２），ＣＣ２５（６），ＣＣ２６（１），ＣＣ２７（７），ＣＣ２８（０）を備えている。この様に、コンタクト電極列ＣＣＧ２（１）における８つのコンタクト電極ＣＣの深さのレベルのＸ方向の順序が、図１１及び図１２に示したコンタクト電極列ＣＣＧ（１）における８つのコンタクト電極ＣＣの深さのレベルのＸ方向の順序と逆になっている。

【0141】

図５４の例では、複数の第１コンタクト電極対Ｐ１－１１～Ｐ１－１４，Ｐ１－２１～Ｐ１－２４，Ｐ１－３１～Ｐ１－３４，Ｐ１－４１～Ｐ１－４４に含まれる２つのコンタクト電極ＣＣのＺ方向の長さの平均値は、いずれも同一である。例えば、第１コンタクト電極対Ｐ１－１１に含まれるコンタクト電極ＣＣ１１（３）の深さレベル「３」と、コンタクト電極ＣＣ１２（４）の深さレベル「４」と、の平均値は、「３．５」である。同様に、第１コンタクト電極対Ｐ１－１２～Ｐ１－１４，Ｐ１－２１～Ｐ１－２４，Ｐ１－３１～Ｐ１－３４，Ｐ１－４１～Ｐ１－４４に含まれる２つのコンタクト電極ＣＣの深さのレベルｎの平均値は、いずれも「３．５」である。

【0142】

図５５の例では、複数の第２コンタクト電極対Ｐ２－１１～Ｐ２－１８，Ｐ２－２１～Ｐ２－２８に含まれる２つのコンタクト電極ＣＣのＺ方向の長さの平均値は、いずれも同一である。例えば、第２コンタクト電極対Ｐ２－１１に含まれるコンタクト電極ＣＣ１１（３）の深さレベル「３」と、コンタクト電極ＣＣ２１（４）の深さレベル「４」と、の平均値は、「３．５」である。同様に、第２コンタクト電極対Ｐ２－１２～Ｐ２－１８，Ｐ２－２１～Ｐ２－２８に含まれる２つのコンタクト電極ＣＣの深さのレベルｎの平均値は、いずれも「３．５」である。

【0143】

尚、図５４及び図５５において、２つのコンタクト電極ＣＣの間にある数字は、２つのコンタクト電極ＣＣのＺ方向の長さの差を示している。例えば、コンタクト電極ＣＣ１１（３）とコンタクト電極ＣＣ１２（４）とのＺ方向の長さの差は「１」である。また、コンタクト電極ＣＣ１２（４）とコンタクト電極ＣＣ１３（２）とのＺ方向の長さの差は「２」である。図５４及び図５５に示す様に、コンタクト電極列ＣＣＧ２（０），ＣＣＧ２（１）において、２つのコンタクト電極ＣＣのＺ方向の長さの差は、－Ｘ方向側から順に「１」、「２」、「３」、「４」、「５」、「６」、「７」である。

【0144】

この様な構成によれば、上記第１実施形態と同様に、Ｘ方向及びＹ方向のコンタクトホール対のコンタクトホールＣＨの深さの偏りがなく、レジスト１５１の膜厚が均一になる。従って、リソグラフィのプロセスマージンが低下することを回避することができる。その結果、未開口のコンタクトホールＣＨが発生したり、コンタクトホールＣＨの寸法の均一性が低下することを防止することができる。また、レジスト１５１の膜厚が不足することを防止することができる。また、上記第１実施形態と同様に、Ｘ方向に隣り合うコンタクト電極ＣＣの中心位置間の距離を狭めることが可能である。

【0145】

［第３実施形態］
次に、図５６及び図５７を参照して、第３実施形態に係る半導体記憶装置について説明する。図５６及び図５７は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図５６は図１１に対応する図であり、図５７は図１２に対応する図である。尚、図５６及び図５７における第１コンタクト電極対Ｐ１及び第２コンタクト電極対Ｐ２は、図１１及び図１２における第１コンタクト電極対Ｐ１及び第２コンタクト電極対Ｐ２と同様である。

【0146】

図５６及び図５７に示す様に、フックアップ領域Ｒ_ＨＵには、コンタクト電極列ＣＣＧ３（０），ＣＣＧ３（１）がＹ方向に交互に並んでいる。また、フックアップ領域Ｒ_ＨＵは、－Ｘ方向側の第１領域Ｒ_ＨＵ１と＋Ｘ方向側の第２領域Ｒ_ＨＵ２とを備えている。

【0147】

図５６及び図５７に示す様に、コンタクト電極列ＣＣＧ３（０）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ１１（７），ＣＣ１２（１），ＣＣ１３（５），ＣＣ１４（３），ＣＣ１５（４），ＣＣ１６（２），ＣＣ１７（６），ＣＣ１８（０）を備えている。

【0148】

また、図５６及び図５７に示す様に、コンタクト電極列ＣＣＧ３（１）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ２１（０），ＣＣ２２（６），ＣＣ２３（２），ＣＣ２４（４），ＣＣ２５（３），ＣＣ２６（５），ＣＣ２７（１），ＣＣ２８（７）を備えている。

【0149】

図５６の例では、複数の第１コンタクト電極対Ｐ１－１１～Ｐ１－１４，Ｐ１－２１～Ｐ１－２４，Ｐ１－３１～Ｐ１－３４，Ｐ１－４１～Ｐ１－４４に含まれる２つのコンタクト電極ＣＣのＺ方向の長さの平均値は、いずれも近似している。例えば、第１コンタクト電極対Ｐ１－１１に含まれるコンタクト電極ＣＣ１１（３）の深さレベル「７」と、コンタクト電極ＣＣ１２（１）の深さレベル「１」と、の平均値は、「４」である。また、第１コンタクト電極対Ｐ１－１４に含まれるコンタクト電極ＣＣ１７（６）の深さレベル「６」と、コンタクト電極ＣＣ１８（０）の深さレベル「０」と、の平均値は、「３」である。第１コンタクト電極対Ｐ１－１１～Ｐ１－１４，Ｐ１－２１～Ｐ１－２４，Ｐ１－３１～Ｐ１－３４，Ｐ１－４１～Ｐ１－４４に含まれる２つのコンタクト電極ＣＣの深さのレベルｎの平均値は、「３」又は「４」である。

【0150】

図５７の例では、複数の第２コンタクト電極対Ｐ２－１１～Ｐ２－１８，Ｐ２－２１～Ｐ２－２８に含まれる２つのコンタクト電極ＣＣのＺ方向の長さの平均値は、いずれも同一である。例えば、第２コンタクト電極対Ｐ２－１１に含まれるコンタクト電極ＣＣ１１（７）の深さレベル「７」と、コンタクト電極ＣＣ２１（０）の深さレベル「０」と、の平均値は、「３．５」である。同様に、第２コンタクト電極対Ｐ２－１２～Ｐ２－１８，Ｐ２－２１～Ｐ２－２８に含まれる２つのコンタクト電極ＣＣの深さのレベルｎの平均値は、いずれも「３．５」である。

【0151】

尚、図５６及び図５７において、２つのコンタクト電極ＣＣの間にある数字は、２つのコンタクト電極ＣＣのＺ方向の長さの差を示している。例えば、コンタクト電極ＣＣ１１（７）とコンタクト電極ＣＣ１２（１）とのＺ方向の長さの差は「６」である。また、コンタクト電極ＣＣ１２（１）とコンタクト電極ＣＣ１３（５）とのＺ方向の長さの差は「４」である。図５６及び図５７に示す様に、コンタクト電極列ＣＣＧ３（０），ＣＣＧ３（１）において、第１領域Ｒ_ＨＵ１における２つのコンタクト電極ＣＣのＺ方向の長さの差は、－Ｘ方向側から順に「６」、「４」、「２」である。また、コンタクト電極列ＣＣＧ（０），ＣＣＧ（１）において、第２領域Ｒ_ＨＵ２における２つのコンタクト電極ＣＣのＺ方向の長さの差は、＋Ｘ方向側から順に「６」、「４」、「２」である。

【0152】

この様な構成によれば、上記第１実施形態と同様に、Ｘ方向及びＹ方向のコンタクトホール対のコンタクトホールＣＨの深さの偏りが小さく、レジスト１５１の膜厚が均一になる。また、上記第１実施形態と同様に、Ｘ方向に隣り合うコンタクト電極ＣＣの中心位置間の距離を狭めることが可能である。

【0153】

［第４実施形態］
次に、図５８及び図５９を参照して、第４実施形態に係る半導体記憶装置について説明する。図５８及び図５９は、第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図５８は図１１に対応する図であり、図５９は図１２に対応する図である。尚、図５８及び図５９における第１コンタクト電極対Ｐ１及び第２コンタクト電極対Ｐ２は、図１１及び図１２における第１コンタクト電極対Ｐ１及び第２コンタクト電極対Ｐ２と同様である。

【0154】

図５８及び図５９に示す様に、フックアップ領域Ｒ_ＨＵには、コンタクト電極列ＣＣＧ４（０），ＣＣＧ４（１）がＹ方向に交互に並んでいる。また、フックアップ領域Ｒ_ＨＵは、－Ｘ方向側の第１領域Ｒ_ＨＵ１と＋Ｘ方向側の第２領域Ｒ_ＨＵ２とを備えている。

【0155】

図５８及び図５９に示す様に、コンタクト電極列ＣＣＧ４（０）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ１１（４），ＣＣ１２（２），ＣＣ１３（６），ＣＣ１４（０），ＣＣ１５（７），ＣＣ１６（１），ＣＣ１７（５），ＣＣ１８（３）を備えている。この様に、コンタクト電極列ＣＣＧ４（０）における８つのコンタクト電極ＣＣの深さのレベルのＸ方向の順序が、図５６及び図５７に示したコンタクト電極列ＣＣＧ３（０）における８つのコンタクト電極ＣＣの深さのレベルのＸ方向の順序と逆になっている。

【0156】

また、図５８及び図５９に示す様に、コンタクト電極列ＣＣＧ４（１）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ２１（３），ＣＣ２２（５），ＣＣ２３（１），ＣＣ２４（７），ＣＣ２５（０），ＣＣ２６（６），ＣＣ２７（２），ＣＣ２８（４）を備えている。この様に、コンタクト電極列ＣＣＧ４（１）における８つのコンタクト電極ＣＣの深さのレベルのＸ方向の順序が、図５６及び図５７に示したコンタクト電極列ＣＣＧ３（１）における８つのコンタクト電極ＣＣの深さのレベルのＸ方向の順序と逆になっている。

【0157】

図５８の例では、複数の第１コンタクト電極対Ｐ１－１１～Ｐ１－１４，Ｐ１－２１～Ｐ１－２４，Ｐ１－３１～Ｐ１－３４，Ｐ１－４１～Ｐ１－４４に含まれる２つのコンタクト電極ＣＣのＺ方向の長さの平均値は、いずれも近似している。例えば、第１コンタクト電極対Ｐ１－１１に含まれるコンタクト電極ＣＣ１１（４）の深さレベル「４」と、コンタクト電極ＣＣ１２（２）の深さレベル「２」と、の平均値は、「３」である。また、第１コンタクト電極対Ｐ１－１４に含まれるコンタクト電極ＣＣ１７（５）の深さレベル「５」と、コンタクト電極ＣＣ１８（３）の深さレベル「３」と、の平均値は、「４」である。第１コンタクト電極対Ｐ１－１１～Ｐ１－１４，Ｐ１－２１～Ｐ１－２４，Ｐ１－３１～Ｐ１－３４，Ｐ１－４１～Ｐ１－４４に含まれる２つのコンタクト電極ＣＣの深さのレベルｎの平均値は、「３」又は「４」である。

【0158】

図５９の例では、複数の第２コンタクト電極対Ｐ２－１１～Ｐ２－１８，Ｐ２－２１～Ｐ２－２８に含まれる２つのコンタクト電極ＣＣのＺ方向の長さの平均値は、いずれも同一である。例えば、第２コンタクト電極対Ｐ２－１１に含まれるコンタクト電極ＣＣ１１（４）の深さレベル「４」と、コンタクト電極ＣＣ２１（３）の深さレベル「３」と、の平均値は、「３．５」である。同様に、第２コンタクト電極対Ｐ２－１２～Ｐ２－１８，Ｐ２－２１～Ｐ２－２８に含まれる２つのコンタクト電極ＣＣの深さのレベルｎの平均値は、いずれも「３．５」である。

【0159】

尚、図５８及び図５９において、２つのコンタクト電極ＣＣの間にある数字は、２つのコンタクト電極ＣＣのＺ方向の長さの差を示している。例えば、コンタクト電極ＣＣ１１（４）とコンタクト電極ＣＣ１２（２）とのＺ方向の長さの差は「２」である。また、コンタクト電極ＣＣ１２（２）とコンタクト電極ＣＣ１３（６）とのＺ方向の長さの差は「４」である。図５８及び図５９に示す様に、コンタクト電極列ＣＣＧ４（０），ＣＣＧ４（１）において、第１領域Ｒ_ＨＵ１における２つのコンタクト電極ＣＣのＺ方向の長さの差は、－Ｘ方向側から順に「２」、「４」、「６」である。また、コンタクト電極列ＣＣＧ４（０），ＣＣＧ４（１）において、第２領域Ｒ_ＨＵ２における２つのコンタクト電極ＣＣのＺ方向の長さの差は、＋Ｘ方向側から順に「２」、「４」、「６」である。

【0160】

【0161】

［第５実施形態］
次に、図６０及び図６１を参照して、第５実施形態に係る半導体記憶装置について説明する。図６０及び図６１は、第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図６０は図３６に対応する図であり、図６１は図６に対応する図である。

【0162】

図６及び図３６（第１実施形態）においては、１つのフィンガー構造ＦＳ内に１つのコンタクトホール列ＣＨＧ又は１つのコンタクト電極列ＣＣＧが設けられていた。これに対して、図６０及び図６１（第５実施形態）においては、１つのフィンガー構造ＦＳ内に２つのコンタクトホール列ＣＨＧ５又は２つのコンタクト電極列ＣＣＧ５が設けられている。

【0163】

また、図６及び図３６（第１実施形態）においては、８層の犠牲層１１１（０）～１１１（７）及び８層の導電層１１０（０）～１１０（７）がＺ方向に並ぶ構成であった。これに対して、図６０及び図６１（第５実施形態）においては、１６層の犠牲層１１１（０）～１１１（１５）及び１６層の導電層１１０（０）～１１０（１５）がＺ方向に並ぶ構成である。

【0164】

尚、図６０及び図６１において、メモリブロックＢＬＫ、フィンガー構造ＦＳ、ブロック間絶縁層ＳＴ、ストリングユニットＳＵ、及びストリングユニット間絶縁層ＳＨＥについては、図６等で説明した内容と同様であるため、重複する説明を省略する。

【0165】

また、図６０及び図６１においては、第１コンタクト電極対Ｐ１及び第２コンタクト電極対Ｐ２を省略している。しかしながら、図６０及び図６１においても、図１１及び図１２で説明した場合と同様に、Ｘ方向に隣り合う２つのコンタクト電極ＣＣを第１コンタクト電極対Ｐ１という場合があり、Ｙ方向に隣り合う２つのコンタクト電極ＣＣを第２コンタクト電極対Ｐ２という場合がある。

【0166】

図６０に示す様に、フックアップ領域Ｒ_ＨＵには、コンタクトホール列ＣＨＧ５（０），ＣＨＧ５（１）がＹ方向に交互に並んでいる。

【0167】

図６０に示す様に、コンタクトホール列ＣＨＧ５（０）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクトホールＣＨ１１（７），ＣＨ１２（１），ＣＨ１３（５），ＣＨ１４（３），ＣＨ１５（３），ＣＨ１６（５），ＣＨ１７（１），ＣＨ１８（７）を備えている。

【0168】

また、図６０に示す様に、コンタクトホール列ＣＨＧ５（１）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクトホールＣＨ２１（０），ＣＨ２２（６），ＣＨ２３（２），ＣＨ２４（４），ＣＨ２５（４），ＣＨ２６（２），ＣＨ２７（６），ＣＨ２８（０）を備えている。

【0169】

図６０に示す様に、複数の第１コンタクトホール対に含まれる２つのコンタクトホールＣＨのＺ方向の長さの平均値は、近似している。具体的には、平均値は「３」又は「４」である。また、図６０に示す様に、複数の第２コンタクトホール対に含まれる２つのコンタクトホールＣＨのＺ方向の長さの平均値は、いずれも同一の値である。具体的には、平均値は「３．５」である。この様に、複数のコンタクトホールＣＨのＺ方向の長さ（深さ）がＸ方向及びＹ方向に略均一になるように、複数のコンタクトホールＣＨが配置されている。従って、レジスト１５１は、フックアップ領域Ｒ_ＨＵにおいて、一定の膜厚を有し、平坦な面を有する。

【0170】

図６０に示す様に、不図示の露光装置がフォトマスクに基づき、コンタクトホールＣＨ１２（１），ＣＨ１４（３），ＣＨ１６（５），ＣＨ１８（７），ＣＨ２１（０），ＣＨ２３（２），ＣＨ２５（４），ＣＨ２７（６）の位置を露光する。尚、図６０には示していないが、コンタクトホールＣＨ３２（１），ＣＨ３４（３），ＣＨ３６（５），ＣＨ３８（７），ＣＨ４１（０），ＣＨ４３（２），ＣＨ４５（４），ＣＨ４７（６）の位置も露光装置により露光される。

【0171】

その後、図３７～図４６で説明した工程と同様の工程により、複数のコンタクト電極ＣＣが形成される。

【0172】

図６１に示す様に、フックアップ領域Ｒ_ＨＵには、コンタクト電極列ＣＣＧ５（０），ＣＣＧ５（１）がＹ方向に交互に並んでいる。

【0173】

図６１に示す様に、コンタクト電極列ＣＣＧ５（０）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ１１（７），ＣＣ１２（９），ＣＣ１３（５），ＣＣ１４（１１），ＣＣ１５（３），ＣＣ１６（１３），ＣＣ１７（１），ＣＣ１８（１５）を備えている。

【0174】

また、図６１に示す様に、コンタクト電極列ＣＣＧ５（１）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ２１（８），ＣＣ２２（６），ＣＣ２３（１０），ＣＣ２４（４），ＣＣ２５（１２），ＣＣ２６（２），ＣＣ２７（１４），ＣＣ２８（０）を備えている。

【0175】

複数の第１コンタクト電極対Ｐ１－１１～Ｐ１－１４，Ｐ１－２１～Ｐ１－２４，Ｐ１－３１～Ｐ１－３４，Ｐ１－４１～Ｐ１－４４に含まれる２つのコンタクト電極ＣＣのＺ方向の長さの平均値は、いずれも近似している。具体的には、平均値は「７」又は「８」である。

【0176】

複数の第２コンタクト電極対Ｐ２－１１～Ｐ２－１８，Ｐ２－２１～Ｐ２－２８に含まれる２つのコンタクト電極ＣＣのＺ方向の長さの平均値は、いずれも同一である。具体的には、平均値はいずれも「７．５」である。

【0177】

尚、図６１において、２つのコンタクト電極ＣＣの間にある数字は、２つのコンタクト電極ＣＣのＺ方向の長さの差を示している。例えば、コンタクト電極ＣＣ１１（７）とコンタクト電極ＣＣ１２（９）とのＺ方向の長さの差は「２」である。また、コンタクト電極ＣＣ１２（９）とコンタクト電極ＣＣ１３（５）とのＺ方向の長さの差は「４」である。図６１に示す様に、コンタクト電極列ＣＣＧ５（０），ＣＣＧ５（１）において、２つのコンタクト電極ＣＣのＺ方向の長さの差は、－Ｘ方向側から順に「２」、「４」、「６」、「８」、「１０」、「１２」、「１４」である。

【0178】

図６１において、コンタクト電極ＣＣに表記されている「Ｓ」は、Ｚ方向の深さのレベルｎが「０」～「７」のコンタクト電極ＣＣを示している。「Ｓ」が付されたコンタクト電極ＣＣを短コンタクト電極と呼ぶ場合がある。また、コンタクト電極ＣＣに表記されている「Ｌ」は、Ｚ方向の深さのレベルｎが「８」～「１５」のコンタクト電極ＣＣを示している。「Ｌ」が付されたコンタクト電極ＣＣを長コンタクト電極と呼ぶ場合がある。

【0179】

図６１に示す様に、コンタクト電極列ＣＣＧ５（０）において、－Ｘ方向から＋Ｘ方向に数えて奇数番目のコンタクト電極ＣＣが短コンタクト電極であり、偶数番目のコンタクト電極ＣＣが長コンタクト電極である。コンタクト電極列ＣＣＧ５（１）において、－Ｘ方向から＋Ｘ方向に数えて奇数番目のコンタクト電極ＣＣが長コンタクト電極であり、偶数番目のコンタクト電極ＣＣが短コンタクト電極である。

【0180】

【0181】

［第６実施形態］
次に、図６２を参照して、第６実施形態に係る半導体記憶装置について説明する。図６２は、第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図６２は図６１に対応する図である。

【0182】

尚、図６２に示す構造は、図６１に示した構造と比較して、Ｚ方向の深さのレベルｎが「０」～「１５」のコンタクト電極ＣＣの位置が異なる。図６２のそれ以外の構成については、図６１に示した構成と同様であるため、重複する説明を省略する。

【0183】

図６２に示す様に、フックアップ領域Ｒ_ＨＵには、コンタクト電極列ＣＣＧ６（０），ＣＣＧ６（１）がＹ方向に交互に並んでいる。尚、図６２のコンタクト電極列ＣＣＧ６（０）は、図６１のコンタクト電極列ＣＣＧ５（１）であり、図６２のコンタクト電極列ＣＣＧ６（１）は、図６１のコンタクト電極列ＣＣＧ５（０）である。即ち、コンタクト電極列ＣＣＧ６（０），ＣＣＧ６（１）は、コンタクト電極列ＣＣＧ５（０），ＣＣＧ５（１）のＹ方向の順番を入れ替えている。

【0184】

図６２に示す様に、コンタクト電極列ＣＣＧ６（０）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ１１（８），ＣＣ１２（６），ＣＣ１３（１０），ＣＣ１４（４），ＣＣ１５（１２），ＣＣ１６（２），ＣＣ１７（１４），ＣＣ１８（０）を備えている。

【0185】

また、図６２に示す様に、コンタクト電極列ＣＣＧ６（１）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ２１（７），ＣＣ２２（９），ＣＣ２３（５），ＣＣ２４（１１），ＣＣ２５（３），ＣＣ２６（１３），ＣＣ２７（１），ＣＣ２８（１５）を備えている。

【0186】

【0187】

【0188】

尚、図６２において、２つのコンタクト電極ＣＣの間にある数字は、２つのコンタクト電極ＣＣのＺ方向の長さの差を示している。図６２に示す様に、コンタクト電極列ＣＣＧ６（０），ＣＣＧ６（１）において、２つのコンタクト電極ＣＣのＺ方向の長さの差は、－Ｘ方向側から順に「２」、「４」、「６」、「８」、「１０」、「１２」、「１４」である。

【0189】

図６２に示す様に、コンタクト電極列ＣＣＧ６（０）において、－Ｘ方向から＋Ｘ方向に数えて奇数番目のコンタクト電極ＣＣが長コンタクト電極（Ｌ）であり、偶数番目のコンタクト電極ＣＣが短コンタクト電極（Ｓ）である。コンタクト電極列ＣＣＧ６（１）において、－Ｘ方向から＋Ｘ方向に数えて奇数番目のコンタクト電極ＣＣが短コンタクト電極（Ｓ）であり、偶数番目のコンタクト電極ＣＣが長コンタクト電極（Ｌ）である。

【0190】

【0191】

［第７実施形態］
次に、図６３を参照して、第７実施形態に係る半導体記憶装置について説明する。図６３は、第７実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図６３は図６１に対応する図である。

【0192】

尚、図６３に示す構造は、図６１に示した構造と比較して、Ｚ方向の深さのレベルｎが「０」～「１５」のコンタクト電極ＣＣの位置が異なる。図６３のそれ以外の構成については、図６１に示した構成と同様であるため、重複する説明を省略する。

【0193】

図６３に示す様に、フックアップ領域Ｒ_ＨＵには、コンタクト電極列ＣＣＧ７（０），ＣＣＧ７（１）がＹ方向に交互に並んでいる。尚、図６３のコンタクト電極列ＣＣＧ７（０）は、図６１のコンタクト電極列ＣＣＧ５（０）における８つのコンタクト電極ＣＣ１１～ＣＣ１８のＸ方向の並びを逆にしたものである。図６３のコンタクト電極列ＣＣＧ７（１）は、図６１のコンタクト電極列ＣＣＧ５（１）における８つのコンタクト電極ＣＣ２１～ＣＣ２８のＸ方向の並びを逆にしたものである。

【0194】

図６３に示す様に、コンタクト電極列ＣＣＧ７（０）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ１１（１５），ＣＣ１２（１），ＣＣ１３（１３），ＣＣ１４（３），ＣＣ１５（１１），ＣＣ１６（５），ＣＣ１７（９），ＣＣ１８（７）を備えている。

【0195】

また、図６３に示す様に、コンタクト電極列ＣＣＧ７（１）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ２１（０），ＣＣ２２（１４），ＣＣ２３（２），ＣＣ２４（１２），ＣＣ２５（４），ＣＣ２６（１０），ＣＣ２７（６），ＣＣ２８（８）を備えている。

【0196】

【0197】

【0198】

尚、図６３において、２つのコンタクト電極ＣＣの間にある数字は、２つのコンタクト電極ＣＣのＺ方向の長さの差を示している。図６３に示す様に、コンタクト電極列ＣＣＧ７（０），ＣＣＧ７（１）において、２つのコンタクト電極ＣＣのＺ方向の長さの差は、－Ｘ方向側から順に「１４」、「１２」、「１０」、「８」、「６」、「４」、「２」である。

【0199】

図６３に示す様に、コンタクト電極列ＣＣＧ７（０）において、－Ｘ方向から＋Ｘ方向に数えて奇数番目のコンタクト電極ＣＣが長コンタクト電極（Ｌ）であり、偶数番目のコンタクト電極ＣＣが短コンタクト電極（Ｓ）である。コンタクト電極列ＣＣＧ７（１）において、－Ｘ方向から＋Ｘ方向に数えて奇数番目のコンタクト電極ＣＣが短コンタクト電極（Ｓ）であり、偶数番目のコンタクト電極ＣＣが長コンタクト電極（Ｌ）である。

【0200】

【0201】

［第８実施形態］
次に、図６４及び図６５を参照して、第８実施形態に係る半導体記憶装置について説明する。図６４及び図６５は、第８実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図６４は図６０に対応する図であり、図６５は図６１に対応する図である。

【0202】

尚、図６４及び図６５に示す構造は、図６０及び図６１に示した構造と比較して、Ｚ方向の深さのレベルｎが「０」～「１５」のコンタクト電極ＣＣの位置が異なる。図６４及び図６５のそれ以外の構成については、図６０及び図６１に示した構成と同様であるため、重複する説明を省略する。

【0203】

図６４に示す様に、フックアップ領域Ｒ_ＨＵには、コンタクトホール列ＣＨＧ８（０），ＣＨＧ８（１）がＹ方向に交互に並んでいる。

【0204】

コンタクトホール列ＣＨＧ８（０）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクトホールＣＨ１１（１），ＣＨ１２（５），ＣＨ１３（５），ＣＨ１４（１），ＣＨ１５（７），ＣＨ１６（３），ＣＨ１７（３），ＣＨ１８（７）を備えている。

【0205】

また、コンタクトホール列ＣＨＧ８（１）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクトホールＣＨ２１（６），ＣＨ２２（２），ＣＨ２３（２），ＣＨ２４（６），ＣＨ２５（０），ＣＨ２６（４），ＣＨ２７（４），ＣＨ２８（０）を備えている。

【0206】

図６４に示す様に、複数の第１コンタクトホール対に含まれる２つのコンタクトホールＣＨのＺ方向の長さの平均値は、近似している。具体的には、平均値は「２」～「５」である。また、図６４に示す様に、複数の第２コンタクトホール対に含まれる２つのコンタクトホールＣＨのＺ方向の長さの平均値は、いずれも同一の値である。具体的には、平均値は「３．５」である。この様に、複数のコンタクトホールＣＨのＺ方向の長さ（深さ）がＸ方向及びＹ方向に略均一になるように、複数のコンタクトホールＣＨが配置されている。従って、レジスト１５１は、フックアップ領域Ｒ_ＨＵにおいて、一定の膜厚を有し、平坦な面を有する。

【0207】

図６４に示す様に、不図示の露光装置がフォトマスクに基づき、コンタクトホールＣＨ１２（５），ＣＨ１４（１），ＣＨ１６（３），ＣＨ１８（７），ＣＨ２１（６），ＣＨ２３（２），ＣＨ２５（０），ＣＨ２７（４）の位置を露光する。尚、図６４には示していないが、コンタクトホールＣＨ３２（５），ＣＨ３４（１），ＣＨ３６（３），ＣＨ３８（７），ＣＨ４１（６），ＣＨ４３（２），ＣＨ４５（０），ＣＨ４７（４）の位置も露光装置により露光される。

【0208】

その後、図３７～図４６で説明した工程と同様の工程により、複数のコンタクト電極ＣＣが形成される。

【0209】

図６５に示す様に、フックアップ領域Ｒ_ＨＵには、コンタクト電極列ＣＣＧ８（０），ＣＣＧ８（１）がＹ方向に交互に並んでいる。

【0210】

コンタクト電極列ＣＣＧ８（０）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ１１（１），ＣＣ１２（１３），ＣＣ１３（５），ＣＣ１４（９），ＣＣ１５（７），ＣＣ１６（１１），ＣＣ１７（３），ＣＣ１８（１５）を備えている。

【0211】

また、コンタクト電極列ＣＣＧ８（１）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ２１（１４），ＣＣ２２（２），ＣＣ２３（１０），ＣＣ２４（６），ＣＣ２５（８），ＣＣ２６（４），ＣＣ２７（１２），ＣＣ２８（０）を備えている。

【0212】

複数の第１コンタクト電極対Ｐ１－１１～Ｐ１－１４，Ｐ１－２１～Ｐ１－２４，Ｐ１－３１～Ｐ１－３４，Ｐ１－４１～Ｐ１－４４に含まれる２つのコンタクト電極ＣＣのＺ方向の長さの平均値は、いずれも近似している。具体的には、平均値は「６」～「９」である。

【0213】

【0214】

尚、図６５において、２つのコンタクト電極ＣＣの間にある数字は、２つのコンタクト電極ＣＣのＺ方向の長さの差を示している。コンタクト電極列ＣＣＧ８（０），ＣＣＧ８（１）において、第１領域Ｒ_ＨＵ１における２つのコンタクト電極ＣＣのＺ方向の長さの差は、－Ｘ方向側から順に「１２」、「８」、「４」である。また、コンタクト電極列ＣＣＧ８（０），ＣＣＧ８（１）において、第２領域Ｒ_ＨＵ２における２つのコンタクト電極ＣＣのＺ方向の長さの差は、＋Ｘ方向側から順に「１２」、「８」、「４」である。

【0215】

図６５に示す様に、コンタクト電極列ＣＣＧ８（０）において、－Ｘ方向から＋Ｘ方向に数えて奇数番目のコンタクト電極ＣＣが短コンタクト電極（Ｓ）であり、偶数番目のコンタクト電極ＣＣが長コンタクト電極（Ｌ）である。コンタクト電極列ＣＣＧ８（１）において、－Ｘ方向から＋Ｘ方向に数えて奇数番目のコンタクト電極ＣＣが長コンタクト電極（Ｌ）であり、偶数番目のコンタクト電極ＣＣが短コンタクト電極（Ｓ）である。

【0216】

【0217】

［第９実施形態］
次に、図６６及び図６７を参照して、第９実施形態に係る半導体記憶装置について説明する。図６６及び図６７は、第９実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図６６は図６０に対応する図であり、図６７は図６１に対応する図である。

【0218】

尚、図６６及び図６７に示す構造は、図６０及び図６１に示した構造と比較して、Ｚ方向の深さのレベルｎが「０」～「１５」のコンタクト電極ＣＣの位置が異なる。図６６及び図６７のそれ以外の構成については、図６０及び図６１に示した構成と同様であるため、重複する説明を省略する。

【0219】

図６６に示す様に、フックアップ領域Ｒ_ＨＵには、コンタクトホール列ＣＨＧ９（０），ＣＨＧ９（１）がＹ方向に交互に並んでいる。

【0220】

コンタクトホール列ＣＨＧ９（０）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクトホールＣＨ１１（０），ＣＨ１２（５），ＣＨ１３（４），ＣＨ１４（１），ＣＨ１５（７），ＣＨ１６（３），ＣＨ１７（２），ＣＨ１８（７）を備えている。

【0221】

また、コンタクトホール列ＣＨＧ９（１）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクトホールＣＨ２１（６），ＣＨ２２（３），ＣＨ２３（２），ＣＨ２４（６），ＣＨ２５（０），ＣＨ２６（５），ＣＨ２７（４），ＣＨ２８（１）を備えている。

【0222】

図６６に示す様に、複数の第１コンタクトホール対に含まれる２つのコンタクトホールＣＨのＺ方向の長さの平均値は、近似している。具体的には、平均値は「２．５」～「５」である。また、図６６に示す様に、複数の第２コンタクトホール対に含まれる２つのコンタクトホールＣＨのＺ方向の長さの平均値は、近似している。具体的には、平均値は「３」～「４」である。この様に、複数のコンタクトホールＣＨのＺ方向の長さ（深さ）がＸ方向及びＹ方向に略均一になるように、複数のコンタクトホールＣＨが配置されている。従って、レジスト１５１は、フックアップ領域Ｒ_ＨＵにおいて、一定の膜厚を有し、平坦な面を有する。

【0223】

図６６に示す様に、不図示の露光装置がフォトマスクに基づき、コンタクトホールＣＨ１２（５），ＣＨ１４（１），ＣＨ１６（３），ＣＨ１８（７），ＣＨ２１（６），ＣＨ２３（２），ＣＨ２５（０），ＣＨ２７（４）の位置を露光する。尚、図６６には示していないが、コンタクトホールＣＨ３２（５），ＣＨ３４（１），ＣＨ３６（３），ＣＨ３８（７），ＣＨ４１（６），ＣＨ４３（２），ＣＨ４５（０），ＣＨ４７（４）の位置も露光装置により露光される。

【0224】

その後、図３７～図４６で説明した工程と同様の工程により、複数のコンタクト電極ＣＣが形成される。

【0225】

図６７に示す様に、フックアップ領域Ｒ_ＨＵには、コンタクト電極列ＣＣＧ９（０），ＣＣＧ９（１）がＹ方向に交互に並んでいる。

【0226】

コンタクト電極列ＣＣＧ９（０）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ１１（０），ＣＣ１２（１３），ＣＣ１３（４），ＣＣ１４（９），ＣＣ１５（７），ＣＣ１６（１１），ＣＣ１７（２），ＣＣ１８（１５）を備えている。

【0227】

また、コンタクト電極列ＣＣＧ９（１）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ２１（１４），ＣＣ２２（３），ＣＣ２３（１０），ＣＣ２４（６），ＣＣ２５（８），ＣＣ２６（５），ＣＣ２７（１２），ＣＣ２８（１）を備えている。

【0228】

複数の第１コンタクト電極対Ｐ１－１１～Ｐ１－１４，Ｐ１－２１～Ｐ１－２４，Ｐ１－３１～Ｐ１－３４，Ｐ１－４１～Ｐ１－４４に含まれる２つのコンタクト電極ＣＣのＺ方向の長さの平均値は、近似している。具体的には、平均値は「６．５」～「９」である。

【0229】

複数の第２コンタクト電極対Ｐ２－１１～Ｐ２－１８，Ｐ２－２１～Ｐ２－２８に含まれる２つのコンタクト電極ＣＣのＺ方向の長さの平均値は、近似している。具体的には、平均値はいずれも「７」～「８」である。

【0230】

尚、図６７において、２つのコンタクト電極ＣＣの間にある数字は、２つのコンタクト電極ＣＣのＺ方向の長さの差を示している。コンタクト電極列ＣＣＧ９（０），ＣＣＧ９（１）において、第１領域Ｒ_ＨＵ１における２つのコンタクト電極ＣＣのＺ方向の長さの差は、－Ｘ方向側から順に「１３」、「９」、「５」である。また、コンタクト電極列ＣＣＧ９（０），ＣＣＧ９（１）において、第２領域Ｒ_ＨＵ２における２つのコンタクト電極ＣＣのＺ方向の長さの差は、＋Ｘ方向側から順に「１３」、「９」、「４」である。

【0231】

図６７に示す様に、コンタクト電極列ＣＣＧ９（０）において、－Ｘ方向から＋Ｘ方向に数えて奇数番目のコンタクト電極ＣＣが短コンタクト電極（Ｓ）であり、偶数番目のコンタクト電極ＣＣが長コンタクト電極（Ｌ）である。コンタクト電極列ＣＣＧ９（１）において、－Ｘ方向から＋Ｘ方向に数えて奇数番目のコンタクト電極ＣＣが長コンタクト電極（Ｌ）であり、偶数番目のコンタクト電極ＣＣが短コンタクト電極（Ｓ）である。

【0232】

【0233】

［第１０実施形態］
次に、図６８及び図６９を参照して、第１０実施形態に係る半導体記憶装置について説明する。図６８及び図６９は、第１０実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図６８は図３６に対応する図であり、図６９は図６に対応する図である。

【0234】

図６及び図３６（第１実施形態）においては、１つのフィンガー構造ＦＳ内に１つのコンタクトホール列ＣＨＧ又は１つのコンタクト電極列ＣＣＧが設けられていた。これに対して、図６８及び図６９（第１０実施形態）においては、１つのフィンガー構造ＦＳ内に３つのコンタクトホール列ＣＨＧ１０又は３つのコンタクト電極列ＣＣＧ１０が設けられている。

【0235】

また、図６及び図３６（第１実施形態）においては、８層の犠牲層１１１（０）～１１１（７）及び８層の導電層１１０（０）～１１０（７）がＺ方向に並ぶ構成であった。これに対して、図６８及び図６９（第１０実施形態）においては、２４層の犠牲層１１１（０）～１１１（２３）及び２４層の導電層１１０（０）～１１０（２３）がＺ方向に並ぶ構成である。

【0236】

尚、図６８及び図６９において、メモリブロックＢＬＫ、フィンガー構造ＦＳ、ブロック間絶縁層ＳＴ、ストリングユニットＳＵ、及びストリングユニット間絶縁層ＳＨＥについては、図６等で説明した内容と同様であるため、重複する説明を省略する。

【0237】

また、図６８及び図６９においては、第１コンタクト電極対Ｐ１を省略している。しかしながら、図６８及び図６９においても、図１１で説明した場合と同様に、Ｘ方向に隣り合う２つのコンタクト電極ＣＣを第１コンタクト電極対Ｐ１という場合がある。

【0238】

図６８に示す様に、フックアップ領域Ｒ_ＨＵには、コンタクトホール列ＣＨＧ１０（０），ＣＨＧ１０（１），ＣＨＧ１０（２）がＹ方向に並んでいる。

【0239】

コンタクトホール列ＣＨＧ１０（０）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクトホールＣＨ１１（２），ＣＨ１２（９），ＣＨ１３（４），ＣＨ１４（７），ＣＨ１５（６），ＣＨ１６（３），ＣＨ１７（１０），ＣＨ１８（１）を備えている。

【0240】

また、コンタクトホール列ＣＨＧ１０（１）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクトホールＣＨ２１（１１），ＣＨ２２（０），ＣＨ２３（８），ＣＨ２４（５），ＣＨ２５（５），ＣＨ２６（８），ＣＨ２７（２），ＣＨ２８（１１）を備えている。

【0241】

また、コンタクトホール列ＣＨＧ１０（２）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクトホールＣＨ３１（１），ＣＨ３２（１０），ＣＨ３３（３），ＣＨ３４（６），ＣＨ３５（７），ＣＨ３６（４），ＣＨ３７（９），ＣＨ３８（０）を備えている。

【0242】

図６８に示す様に、複数の第１コンタクトホール対に含まれる２つのコンタクトホールＣＨのＺ方向の長さの平均値は、近似している。具体的には、平均値は「４．５」～「６．５」である。

【0243】

また、図６８に示す様に、１つのフィンガー構造ＦＳ内においてＹ方向に並ぶ３つのコンタクトホールＣＨのＺ方向の長さの平均値は、近似している。即ち、コンタクトホールＣＨ１１（２），ＣＨ２１（１１），ＣＨ３１（１）のＺ方向の長さの合計は「１４」であり、コンタクトホールＣＨ１２（９），ＣＨ２２（０），ＣＨ３２（１０）のＺ方向の長さの合計は「１９」であり、コンタクトホールＣＨ１３（４），ＣＨ２３（８），ＣＨ３３（３）のＺ方向の長さの合計は「１５」であり、コンタクトホールＣＨ１４（７），ＣＨ２４（５），ＣＨ３４（６）のＺ方向の長さの合計は「１８」であり、コンタクトホールＣＨ１５（６），ＣＨ２５（５），ＣＨ３５（７）のＺ方向の長さの合計は「１８」であり、コンタクトホールＣＨ１６（３），ＣＨ２６（８），ＣＨ３６（４）のＺ方向の長さの合計は「１５」であり、コンタクトホールＣＨ１７（１０），ＣＨ２７（２），ＣＨ３７（９）のＺ方向の長さの合計は「２１」であり、コンタクトホールＣＨ１８（１），ＣＨ２８（１１），ＣＨ３８（０）のＺ方向の長さの合計は「１２」である。従って、平均値は、「４」～「７」である。この様に、複数のコンタクトホールＣＨのＺ方向の長さ（深さ）がＸ方向及びＹ方向に略均一になるように、複数のコンタクトホールＣＨが配置されている。従って、レジスト１５１は、フックアップ領域Ｒ_ＨＵにおいて、一定の膜厚を有し、平坦な面を有する。

【0244】

図６８に示す様に、不図示の露光装置がフォトマスクに基づき、コンタクトホールＣＨ１２（９），ＣＨ１４（７），ＣＨ１６（３），ＣＨ１８（１），ＣＨ２１（１１），ＣＨ２３（８），ＣＨ２５（５），ＣＨ２７（２），ＣＨ３２（１０），ＣＨ３４（６），ＣＨ３６（４），ＣＨ３８（０）の位置を露光する。

【0245】

その後、図３７～図４６で説明した工程と同様の工程により、複数のコンタクト電極ＣＣが形成される。

【0246】

図６９に示す様に、フックアップ領域Ｒ_ＨＵには、コンタクト電極列ＣＣＧ１０（０），ＣＣＧ１０（１），ＣＣＧ１０（２）がＹ方向に並んでいる。

【0247】

コンタクト電極列ＣＣＧ１０（０）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ１１（２），ＣＣ１２（２１），ＣＣ１３（４），ＣＣ１４（１９），ＣＣ１５（６），ＣＣ１６（１５），ＣＣ１７（１０），ＣＣ１８（１３）を備えている。

【0248】

また、コンタクト電極列ＣＣＧ１０（１）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ２１（２３），ＣＣ２２（０），ＣＣ２３（２０），ＣＣ２４（５），ＣＣ２５（１７），ＣＣ２６（８），ＣＣ２７（１４），ＣＣ２８（１１）を備えている。

【0249】

また、コンタクト電極列ＣＣＧ１０（２）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ３１（１），ＣＣ３２（２２），ＣＣ３３（３），ＣＣ３４（１８），ＣＣ３５（７），ＣＣ３６（１６），ＣＣ３７（９），ＣＣ３８（１２）を備えている。

【0250】

複数の第１コンタクト電極対Ｐ１－１１～Ｐ１－１４，Ｐ１－２１～Ｐ１－２４，Ｐ１－３１～Ｐ１－３４，Ｐ１－４１～Ｐ１－４４に含まれる２つのコンタクト電極ＣＣのＺ方向の長さの平均値は、いずれも近似している。具体的には、平均値は「１０．５」～「１２．５」である。

【0251】

１つのフィンガー構造ＦＳ内においてＹ方向に並ぶ３つのコンタクトホールＣＨのＺ方向の長さの平均値は、近似している。具体的には、「８．６６」～「１４．３３」である。

【0252】

尚、図６９において、２つのコンタクト電極ＣＣの間にある数字は、２つのコンタクト電極ＣＣのＺ方向の長さの差を示している。図６９に示す様に、コンタクト電極列ＣＣＧ１０（０）において、２つのコンタクト電極ＣＣのＺ方向の長さの差は、－Ｘ方向側から順に「１９」、「１７」、「１５」、「１３」、「９」、「５」、「３」である。コンタクト電極列ＣＣＧ１０（１）において、２つのコンタクト電極ＣＣのＺ方向の長さの差は、－Ｘ方向側から順に「２３」、「２０」、「１５」、「１２」、「９」、「６」、「３」である。コンタクト電極列ＣＣＧ１０（２）において、２つのコンタクト電極ＣＣのＺ方向の長さの差は、－Ｘ方向側から順に「２１」、「１９」、「１５」、「１１」、「９」、「７」、「３」である。

【0253】

図６９において、コンタクト電極ＣＣに表記されている「Ｓ」は、Ｚ方向の深さのレベルｎが「０」～「１１」のコンタクト電極ＣＣを示している。「Ｓ」が付されたコンタクト電極ＣＣを短コンタクト電極と呼ぶ場合がある。また、コンタクト電極ＣＣに表記されている「Ｌ」は、Ｚ方向の深さのレベルｎが「１２」～「２３」のコンタクト電極ＣＣを示している。「Ｌ」が付されたコンタクト電極ＣＣを長コンタクト電極と呼ぶ場合がある。

【0254】

図６９に示す様に、コンタクト電極列ＣＣＧ１０（０）において、－Ｘ方向から＋Ｘ方向に数えて奇数番目のコンタクト電極ＣＣが短コンタクト電極であり、偶数番目のコンタクト電極ＣＣが長コンタクト電極である。コンタクト電極列ＣＣＧ１０（１）において、－Ｘ方向から＋Ｘ方向に数えて奇数番目のコンタクト電極ＣＣが長コンタクト電極であり、偶数番目のコンタクト電極ＣＣが短コンタクト電極である。コンタクト電極列ＣＣＧ１０（２）において、－Ｘ方向から＋Ｘ方向に数えて奇数番目のコンタクト電極ＣＣが短コンタクト電極であり、偶数番目のコンタクト電極ＣＣが長コンタクト電極である。

【0255】

【0256】

［第１１実施形態］
次に、図７０及び図７１を参照して、第１１実施形態に係る半導体記憶装置について説明する。図７０及び図７１は、第１１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図７０は図６８に対応する図であり、図７１は図６９に対応する図である。尚、図７０及び図７１において、図６８及び図６９と同一構成については同一符号を付して、重複する説明を省略する。

【0257】

図７０に示す様に、フックアップ領域Ｒ_ＨＵには、コンタクトホール列ＣＨＧ１１（０），ＣＨＧ１１（１），ＣＨＧ１１（２）がＹ方向に並んでいる。

【0258】

コンタクトホール列ＣＨＧ１１（０）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクトホールＣＨ１１（３），ＣＨ１２（６），ＣＨ１３（７），ＣＨ１４（２），ＣＨ１５（１１），ＣＨ１６（５），ＣＨ１７（５），ＣＨ１８（９）を備えている。

【0259】

また、コンタクトホール列ＣＨＧ１１（１）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクトホールＣＨ２１（１１），ＣＨ２２（１），ＣＨ２３（１），ＣＨ２４（９），ＣＨ２５（０），ＣＨ２６（８），ＣＨ２７（８），ＣＨ２８（０）を備えている。

【0260】

また、コンタクトホール列ＣＨＧ１１（２）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクトホールＣＨ３１（２），ＣＨ３２（７），ＣＨ３３（６），ＣＨ３４（１），ＣＨ３５（１０），ＣＨ３６（４），ＣＨ３７（４），ＣＨ３８（１０）を備えている。

【0261】

図７０に示す様に、複数の第１コンタクトホール対に含まれる２つのコンタクトホールＣＨのＺ方向の長さの平均値は、近似している。具体的には、平均値は「３．５」～「８」である。

【0262】

また、図７０に示す様に、１つのフィンガー構造ＦＳ内においてＹ方向に並ぶ３つのコンタクトホールＣＨのＺ方向の長さの平均値は、近似している。具体的には、平均値は、「４」～「７」である。この様に、複数のコンタクトホールＣＨのＺ方向の長さ（深さ）がＸ方向及びＹ方向に略均一になるように、複数のコンタクトホールＣＨが配置されている。従って、レジスト１５１は、フックアップ領域Ｒ_ＨＵにおいて、一定の膜厚を有し、平坦な面を有する。

【0263】

図７０に示す様に、不図示の露光装置がフォトマスクに基づき、コンタクトホールＣＨ１２（６），ＣＨ１４（２），ＣＨ１６（５），ＣＨ１８（９），ＣＨ２１（１１），ＣＨ２３（１），ＣＨ２５（０），ＣＨ２７（８），ＣＨ３２（７），ＣＨ３４（１），ＣＨ３６（４），ＣＨ３８（１０）の位置を露光する。

【0264】

その後、図３７～図４６で説明した工程と同様の工程により、複数のコンタクト電極ＣＣが形成される。

【0265】

図７１に示す様に、フックアップ領域Ｒ_ＨＵには、コンタクト電極列ＣＣＧ１１（０），ＣＣＧ１１（１），ＣＣＧ１１（２）がＹ方向に並んでいる。

【0266】

コンタクト電極列ＣＣＧ１１（０）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ１１（３），ＣＣ１２（１８），ＣＣ１３（７），ＣＣ１４（１４），ＣＣ１５（１１），ＣＣ１６（１７），ＣＣ１７（５），ＣＣ１８（２１）を備えている。

【0267】

また、コンタクト電極列ＣＣＧ１１（１）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ２１（２３），ＣＣ２２（１），ＣＣ２３（１５），ＣＣ２４（９），ＣＣ２５（１２），ＣＣ２６（８），ＣＣ２７（２０），ＣＣ２８（０）を備えている。

【0268】

また、コンタクト電極列ＣＣＧ１１（２）は、－Ｘ方向側のメモリホール領域Ｒ_ＭＨに近いものから順に、コンタクト電極ＣＣ３１（２），ＣＣ３２（１９），ＣＣ３３（６），ＣＣ３４（１３），ＣＣ３５（１０），ＣＣ３６（１６），ＣＣ３７（４），ＣＣ３８（２２）を備えている。

【0269】

複数の第１コンタクト電極対Ｐ１－１１～Ｐ１－１４，Ｐ１－２１～Ｐ１－２４，Ｐ１－３１～Ｐ１－３４，Ｐ１－４１～Ｐ１－４４に含まれる２つのコンタクト電極ＣＣのＺ方向の長さの平均値は、いずれも近似している。具体的には、平均値は「９．５」～「１３」である。

【0270】

１つのフィンガー構造ＦＳ内においてＹ方向に並ぶ３つのコンタクトホールＣＨのＺ方向の長さの平均値は、近似している。具体的には、「９．３３」～「１４．３３」である。

【0271】

尚、図７１において、２つのコンタクト電極ＣＣの間にある数字は、２つのコンタクト電極ＣＣのＺ方向の長さの差を示している。図７１に示す様に、コンタクト電極列ＣＣＧ１１（０）において、２つのコンタクト電極ＣＣのＺ方向の長さの差は、－Ｘ方向側から順に「１５」、「１１」、「７」、「３」、「６」、「１２」、「１６」である。コンタクト電極列ＣＣＧ１１（１）において、２つのコンタクト電極ＣＣのＺ方向の長さの差は、－Ｘ方向側から順に「２２」、「１４」、「６」、「３」、「４」、「１２」、「２０」である。コンタクト電極列ＣＣＧ１１（２）において、２つのコンタクト電極ＣＣのＺ方向の長さの差は、－Ｘ方向側から順に「１７」、「１３」、「７」、「３」、「６」、「１２」、「１８」である。

【0272】

図７１に示す様に、コンタクト電極列ＣＣＧ１１（０）において、－Ｘ方向から＋Ｘ方向に数えて奇数番目のコンタクト電極ＣＣが短コンタクト電極であり、偶数番目のコンタクト電極ＣＣが長コンタクト電極である。コンタクト電極列ＣＣＧ１１（１）において、－Ｘ方向から＋Ｘ方向に数えて奇数番目のコンタクト電極ＣＣが長コンタクト電極であり、偶数番目のコンタクト電極ＣＣが短コンタクト電極である。コンタクト電極列ＣＣＧ１１（２）において、－Ｘ方向から＋Ｘ方向に数えて奇数番目のコンタクト電極ＣＣが短コンタクト電極であり、偶数番目のコンタクト電極ＣＣが長コンタクト電極である。

【0273】

【0274】

［第１２実施形態］
図７２～図７５は、第１２実施形態に係る半導体記憶装置の製造方法について説明するため模式的な断面図である。図７２～図７５は図３７～図４０に対応する図である。

【0275】

図３７及び図３８に示す様に、第１実施形態では、不図示の露光装置がフォトマスクに基づき、コンタクトホールＣＨ１１（３），ＣＨ１３（２），ＣＨ１５（１），ＣＨ１７（０），ＣＨ２２（３），ＣＨ２４（２），ＣＨ２６（１），ＣＨ２８（０），ＣＨ３１（３），ＣＨ３３（２），ＣＨ３５（１），ＣＨ３７（０），ＣＨ４２（３），ＣＨ４４（２），ＣＨ４６（１），ＣＨ４８（０）の位置を露光していた。

【0276】

【0277】

これに対して、図７２及び図７３に示す様に、第１２実施形態では、不図示の露光装置がフォトマスクに基づき、コンタクトホールＣＨ１５（１），ＣＨ１６（２），ＣＨ１７（０），ＣＨ１８（３），ＣＨ２１（０），ＣＨ２２（３），ＣＨ２３（１），ＣＨ２４（２），ＣＨ３５（１），ＣＨ３６（２），ＣＨ３７（０），ＣＨ３８（３），ＣＨ４１（０），ＣＨ４２（３），ＣＨ４３（１），ＣＨ４４（２）の位置を露光する。

【0278】

そして、レジスト１５１に応じた現像液で現像することで、コンタクトホールＣＨ１５（１），ＣＨ１６（２），ＣＨ１７（０），ＣＨ１８（３），ＣＨ２１（０），ＣＨ２２（３），ＣＨ２３（１），ＣＨ２４（２），ＣＨ３５（１），ＣＨ３６（２），ＣＨ３７（０），ＣＨ３８（３），ＣＨ４１（０），ＣＨ４２（３），ＣＨ４３（１），ＣＨ４４（２）の位置のレジストを除去する。これにより、これらのコンタクトホールが開口する。

【0279】

この様に、第１２実施形態（図７２及び図７３）では、第１実施形態（図３７及び図３８）とは異なるコンタクトホールの位置の露光及びレジストの除去を行っている。図３４及び図３５を参照して説明した様に、フックアップ領域Ｒ_ＨＵにおいて、レジスト１５１は一定の膜厚ｄ１０２を有するので、リソグラフィのプロセスマージンが低下することを回避することができる。従って、図３７及び図３８で示したコンタクトホールの位置の露光及びレジストの除去を行う必要はない。即ち、図７２の場合、露光及びレジストの除去を行うコンタクトホールは、コンタクトホールＣＨ１１（３），ＣＨ１８（３）のいずれでも良く、コンタクトホールＣＨ１２（０），ＣＨ１７（０）のいずれでも良く、コンタクトホールＣＨ１３（２），ＣＨ１６（２）のいずれでも良く、コンタクトホールＣＨ１４（１），ＣＨ１５（１）のいずれでも良い。図７３の場合も同様である。

【0280】

その後、例えば図７４及び図７５に示す様に、コンタクトホールＣＨのうち、開口しているコンタクトホールＣＨ１５（１），ＣＨ１６（２），ＣＨ１７（０），ＣＨ１８（３），ＣＨ２１（０），ＣＨ２２（３），ＣＨ２３（１），ＣＨ２４（２）に対して、犠牲層１１１及び絶縁層１０１を４層ずつ除去する。これにより、第５層～第８層の犠牲層１１１（４）～１１１（７）に達するコンタクトホールＣＨ１５（５），ＣＨ１６（６），ＣＨ１７（４），ＣＨ１８（７），ＣＨ２１（４），ＣＨ２２（７），ＣＨ２３（５），ＣＨ２４（６）が形成される。この工程は、例えば、ＲＩＥ等によって行われる。

【0281】

尚、コンタクトホールＣＨ３５（１），ＣＨ３６（２），ＣＨ３７（０），ＣＨ３８（３），ＣＨ４１（０），ＣＨ４２（３），ＣＨ４３（１），ＣＨ４４（２）においても、犠牲層１１１及び絶縁層１０１が４層ずつ除去される。

【0282】

上記第１２実施形態においては、少なくとも以下の条件を満たしている。複数の第１コンタクト電極対Ｐ１に含まれる２つのコンタクト電極ＣＣのＺ方向の長さの平均値の最大値（例えば図７４及び図７５の「５．５」）と最小値（例えば図７４及び図７５の「１．５」）との差（「４」）は、複数のコンタクト電極ＣＣのうち、Ｚ方向の長さが１番目に大きいものの積層方向（Ｚ方向）の長さの半分以（例えば図７４及び図７５の「８」の半分「４」以下）である。

【0283】

［その他の実施形態］
以上、第１実施形態～第１２実施形態に係る半導体記憶装置について説明した。しかしながら、第１実施形態～第１２実施形態に係る半導体記憶装置の構成及び製造方法はあくまでも例示に過ぎず、具体的な構成及び製造方法は適宜調整可能である。

【0284】

例えば、複数のコンタクト電極ＣＣのＺ方向の長さは、適宜調整可能である。上記各実施形態においては、少なくとも以下の条件を満たしている。複数のコンタクト電極ＣＣのうち、Ｚ方向の長さが１番目及び２番目に大きい２つのコンタクト電極のＺ方向の長さの平均値を「第１の長さ」とし、複数のコンタクト電極ＣＣのうち、Ｚ方向の長さが１番目及び２番目に小さい２つのコンタクト電極ＣＣのＺ方向の長さの平均値を「第２の長さ」とする。この場合、複数のコンタクト電極対Ｐ１に含まれる２つのコンタクト電極ＣＣのＺ方向の長さの各平均値は、「第１の長さ」よりも小さく、「第２の長さ」よりも大きい。

【0285】

また、例えば、メモリブロックＢＬＫのフックアップ領域Ｒ_ＨＵにおいて、全体として、第１コンタクトホール対及び第２コンタクトホール対に含まれる２つのコンタクトホールＣＨ（コンタクト電極ＣＣ）の深さのレベルの平均値の差が小さくなれば良い。

【0286】

また、例えば、第１実施形態～第１２実施形態では、コンタクトホールＣＨ（複数のコンタクト電極ＣＣ）が、フックアップ領域Ｒ_ＨＵにおいてＸ方向及びＹ方向のマトリクス状に並べられていた。しかしながら、複数のコンタクトホールＣＨ（コンタクト電極ＣＣ）は、三角形や方形などの図形で構成される様々な幾何学的なパターンの配列であってもよい。

【0287】

また、例えば、第１実施形態～第４実施形態においては、Ｙ方向に隣り合う２つのブロック間絶縁層ＳＴの間に、１つのコンタクトホール列ＣＨＧ（コンタクト電極列ＣＣＧ）が設けられ、第５実施形態～第９実施形態においては、Ｙ方向に隣り合う２つのブロック間絶縁層ＳＴの間に、２つのコンタクトホール列ＣＨＧ（コンタクト電極列ＣＣＧ）が設けられ、第１０実施形態～第１１実施形態においては、Ｙ方向に隣り合う２つのブロック間絶縁層ＳＴの間に、３つのコンタクトホール列ＣＨＧ（コンタクト電極列ＣＣＧ）が設けられていた。しかしながら、Ｙ方向に隣り合う２つのブロック間絶縁層ＳＴの間に設けられるコンタクトホール列ＣＨＧ（コンタクト電極列ＣＣＧ）の数は「１」、「２」、「３」に限られず、「４以上」であっても良い。

【0288】

また、例えば、第１実施形態～第１２実施形態及び第１２実施形態においては、コンタクトホール列ＣＨＧ（コンタクト電極列ＣＣＧ）が８つのコンタクトホールＣＨ（コンタクト電極ＣＣ）を含んでいた。しかしながら、コンタクトホール列ＣＨＧ（コンタクト電極列ＣＣＧ）に含まれるコンタクトホールＣＨ（コンタクト電極ＣＣ）の数は「８」に限られず、それ以外の数でも良い。

【0289】

例えば、コンタクトホール列ＣＨＧ（コンタクト電極列ＣＣＧ）に含まれるコンタクトホールＣＨ（コンタクト電極ＣＣ）の数は奇数の「９」であっても良い。この場合、フックアップ領域Ｒ_ＨＵにおける－Ｘ方向又は＋Ｘ方向の端部のコンタクトホールＣＨ（コンタクト電極ＣＣ）はコンタクトホール対（コンタクト電極対Ｐ１）に含まれないことになる。この様な場合であっても、複数の第１コンタクトホール対（複数の第１コンタクト電極対Ｐ１）に含まれる２つのコンタクトホールＣＨ（２つのコンタクト電極ＣＣ）のＺ方向の長さの各平均値が同一又は近似していれば、製造プロセスにおいて塗布されるレジスト１５１の膜厚が平坦化される。

【0290】

例えば、Ｘ方向の端部のコンタクトホール（例えばＣＨ１９，ＣＨ２９，ＣＨ３９，ＣＨ４９）の外側（例えば＋Ｘ方向側）ではレジスト１５１の吸込みがない。このため、Ｘ方向の端部のコンタクトホールＣＨのＺ方向の長さが大きい場合、このコンタクトホールＣＨ上のレジスト１５１の膜厚は、フックアップ領域Ｒ_ＨＵ内部のレジスト１５１の膜厚に近い値となる。また、Ｘ方向の端部のコンタクトホールＣＨのＺ方向の長さが小さい場合、このコンタクトホールＣＨ上のレジスト１５１の膜厚は、フックアップ領域Ｒ_ＨＵ外部のレジスト１５１の膜厚に近い値となる。

【0291】

また、例えば、第１実施形態～第４実施形態及び第１２実施形態においては、導電層１１０の層数が「８」で、第５実施形態～第９実施形態においては、導電層１１０の層数が「１６」であり、第１０実施形態～第１１実施形態においては、導電層１１０の層数が「２４」であった。しかしながら、導電層１１０の層数は「８」、「１６」、「２４」に限られず、それ以外の数でも良い。

【0292】

なお、レジスト１５１を塗布する際に、コンタクトホールＣＨの深さが浅い時よりも、コンタクトホールＣＨの深さが深い時の方が塗布するレジスト１５１の量を多くしても良い。コンタクトホールＣＨのレジスト１５１の吸込量が多くなるためである。

【0293】

また、例えば、図１０及び図１１を参照して説明した様に、第１実施形態～第１２実施形態に係る製造方法においては、ハードマスク１０５が使用されていた。しかしながら、この様な方法はあくまでも例示に過ぎず、具体的な方法は適宜調整可能である。例えば、いずれかの実施形態に係る半導体記憶装置を、ハードマスク１０５を使用せずに製造することも可能である。

【0294】

［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0295】

２００…半導体基板、１１０…導電層、１２０…半導体層、１３０…ゲート絶縁膜、ＣＣ…コンタクト電極、ＣＣＧ…コンタクト電極列、ＣＨ…コンタクトホール、ＣＨＣ…コンタクトホール列、ＳＴ…ブロック間絶縁層、Ｒ_ＨＵ…フックアップ領域、Ｒ_ＨＵ１…第１領域、Ｒ_ＨＵ２…第２領域、Ｐ１…第１コンタクト電極対、Ｐ２…第２コンタクト電極対。

【図1】