特開 2024-127653 センスアンプ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024127653

(43)【公開日】2024-09-20

(54)【発明の名称】センスアンプ回路

(51)【国際特許分類】

   G11C 7/06 20060101AFI20240912BHJP

   G11C 16/26 20060101ALI20240912BHJP

   G11C 7/12 20060101ALI20240912BHJP

   G11C 16/24 20060101ALI20240912BHJP

【ＦＩ】

G11C7/06 130

G11C16/26 120

G11C7/12

G11C16/24 110

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2023036994

(22)【出願日】2023-03-09

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】河野 浩明

【テーマコード（参考）】

5B225

【Ｆターム（参考）】

5B225CA21

5B225EE06

5B225EE09

5B225FA02

(57)【要約】

【課題】スタンバイ状態から復帰する際のセンスアンプ回路の動作速度を改善する。
【解決手段】センスアンプ回路２１は、ビットラインＢＬに流れる電流の値を電圧信号に変換すると共にスイッチングトランジスタ３３及びプリチャージ回路２４を含む変換回路２３、並びにスイッチングトランジスタ３３を制御するビット電位制御回路２７であって、ビット電位制御回路２７は、第１電流ミラー回路３９、基準電圧ＣＤＶを受ける第１入力トランジスタ３５、並びにビットラインＢＬに接続されたゲートを有する第２入力トランジスタ３７を有する、ビット電位制御回路２７を備え、ビット電位制御回路２７は、第１電流ミラー回路３９と第１入力トランジスタ３５との間の第１制御トランジスタ４１、第１制御トランジスタ４１と第２電源線ＶＳＳとの間の第２制御トランジスタ４３、及び第１制御トランジスタ４１と第１電源線ＶＤＤとの間のキャパシタ４５を更に含む。
【選択図】図２

【特許請求の範囲】

【請求項1】

メモリセルに接続されたビットラインに流れる電流の値を電圧信号に変換するように構成されると共に、負荷回路、スイッチングトランジスタ及びプリチャージ回路を含む変換回路であって、前記スイッチングトランジスタは、前記電流に応答して前記負荷回路を前記ビットラインに接続し、前記プリチャージ回路は前記負荷回路に並列に接続される、変換回路と、
前記変換回路からの前記電圧信号を受けるように構成される出力回路と、
前記スイッチングトランジスタのゲートに接続される出力を有するビット電位制御回路であって、前記ビット電位制御回路は、第１電源線に接続された電源端子、第１端子、及び第２端子を有すると共に前記第１端子から前記第２端子への向きに電流をミラーする第１電流ミラー回路、基準電圧を受けるゲートを有すると共に前記第１電流ミラー回路の前記第１端子に接続された第１入力トランジスタ、並びに前記ビットラインに接続されたゲートを有すると共に前記第１電流ミラー回路の前記第２端子に接続された第２入力トランジスタを有する、ビット電位制御回路と、
を備え、
前記ビット電位制御回路は、
前記第１電流ミラー回路の前記第１端子と前記第１入力トランジスタとの間に接続された第１制御トランジスタ、
前記第１入力トランジスタと前記第１制御トランジスタとの共有ノードと前記第１電源線と異なる第２電源線との間に接続された第２制御トランジスタ、及び
前記共有ノードと前記第１電源線との間に接続されたキャパシタ、
を更に含み、
前記ビット電位制御回路の前記出力は、前記第１電流ミラー回路の前記第２端子からの信号を受け、
前記第１制御トランジスタのゲートは、第１アクティブ信号を受けると共に、前記第２制御トランジスタのゲートは、前記第１アクティブ信号の反転信号を受け、
前記プリチャージ回路は、前記第１アクティブ信号と異なる第２アクティブ信号によって規定された期間にプリチャージ動作を行い、
前記出力回路は、前記第２アクティブ信号に応答して、前記プリチャージ動作の後に活性化される、
センスアンプ回路。

【請求項2】

前記第１電流ミラー回路は、前記第１電流ミラー回路の前記第１端子に接続されたゲート及びドレインを有する第１トランジスタと、前記第１トランジスタの前記ゲートからの信号に応答して動作するように構成される第２トランジスタと、を含み、
前記ビット電位制御回路は、前記第１電源線と前記第１電流ミラー回路の前記第１端子との間に接続される第３制御トランジスタを更に含み、
前記第３制御トランジスタのゲートは、前記第１アクティブ信号を受ける、
請求項１に記載されたセンスアンプ回路。

【請求項3】

前記ビット電位制御回路は、前記第２電源線と前記第１電流ミラー回路の前記第２端子との間に接続される第４制御トランジスタを更に含み、
前記第４制御トランジスタのゲートは、前記反転信号を受ける、
請求項２に記載されたセンスアンプ回路。

【請求項4】

前記負荷回路は、前記スイッチングトランジスタを介して前記ビットラインに接続されるゲート及びドレインを有する負荷トランジスタを含み、
前記出力回路は、前記メモリセルの記憶内容を判定するように規定される参照レベル電圧と、前記負荷トランジスタの前記ゲートからの電圧信号とに基づいて、前記メモリセルの記憶内容を判定するように構成される判定回路を含む、
請求項１に記載されたセンスアンプ回路。

【請求項5】

前記判定回路は、
前記参照レベル電圧を受けるゲートを有する参照トランジスタと、
前記負荷トランジスタの前記ゲートからの信号に応答した電流を流す第３トランジスタであっで、前記負荷トランジスタ及び前記第３トランジスタは、前記負荷トランジスタから前記第３トランジスタへの向きに電流をミラーする第２電流ミラー回路を構成する、第３トランジスタと、
前記第３トランジスタに流れる電流を流す第１端子及び前記参照トランジスタに流れる電流を流す第２端子を有すると共に、前記第１端子から前記第２端子への向きに電流をミラーする第３電流ミラー回路と、
を含む、
請求項４に記載されたセンスアンプ回路。

【請求項6】

前記出力回路の前記第３電流ミラー回路は、前記第３トランジスタに流れる電流を流す第４トランジスタと、前記第４トランジスタに流れる電流からのミラー電流を流す第５トランジスタとを含み、
前記参照トランジスタは、前記スイッチングトランジスタの導電型と異なる導電型を有する、
請求項５に記載されたセンスアンプ回路。

【請求項7】

前記参照トランジスタは前記判定回路の出力と前記第１電源線との間に接続され、
前記出力回路は、前記第２アクティブ信号に応答して、前記出力回路の前記出力に前記第１電源線の電位を提供するスイッチ回路を更に含む、
請求項６に記載されたセンスアンプ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、センスアンプ回路に関する。

【背景技術】

【0002】

特許文献１は、消費電流を低減しつつメモリセルからの読出データを検出することが可能なセンスアンプ回路を開示する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１８－０８５１５９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

電気的に書き換え可能な不揮発性半導体メモリ及び読み出し専用メモリといった半導体メモリアレイは、ビットラインの各々に接続された複数のメモリセルを備える。ビットラインの寄生キャパシタンスは、必然的に大きくなる。センスアンプ回路は、半導体メモリアレイ内のメモリセルの記憶内容を読み出すために用いられる。ビットラインの電位は、センスアンプが順次に半導体メモリアレイ内のメモリセルの記憶内容を読み出す際には、あるビット電位の辺りに維持されている。しかしながら、センスアンプ回路がスタンバイ状態から復帰する際には、ビットラインの電位は、不明であり、多くの場合、ビットラインの寄生キャパシタンスをチャージすること、及び更に高速動作のために、ビットラインのプリチャージを必要とする。

【0005】

本発明は、スタンバイ状態から復帰する際のセンスアンプ回路の動作速度を改善することを目的とする。

【課題を解決するための手段】

【0006】

本発明の第１態様に係るセンスアンプ回路は、メモリセルに接続されたビットラインに流れる電流の値を電圧信号に変換するように構成されると共に、負荷回路、スイッチングトランジスタ及びプリチャージ回路を含む変換回路であって、前記スイッチングトランジスタは、前記電流に応答して前記負荷回路を前記ビットラインに接続し、前記プリチャージ回路は前記負荷回路に並列に接続される、変換回路と、 前記変換回路からの前記電圧信号を受けるように構成される出力回路と、前記スイッチングトランジスタのゲートに接続される出力を有するビット電位制御回路であって、前記ビット電位制御回路は、第１電源線に接続された電源端子、第１端子、及び第２端子を有すると共に前記第１端子から前記第２端子への向きに電流をミラーする第１電流ミラー回路、基準電圧を受けるゲートを有すると共に前記第１電流ミラー回路の前記第１端子に接続された第１入力トランジスタ、並びに前記ビットラインに接続されたゲートを有すると共に前記第１電流ミラー回路の前記第２端子に接続された第２入力トランジスタを有する、ビット電位制御回路と、を備え、前記ビット電位制御回路は、前記第１電流ミラー回路の前記第１端子と前記第１入力トランジスタとの間に接続された第１制御トランジスタ、前記第１入力トランジスタと前記第１制御トランジスタとの共有ノードと前記第１電源線と異なる第２電源線との間に接続された第２制御トランジスタ、及び 前記共有ノードと前記第１電源線との間に接続されたキャパシタ、を更に含み、前記ビット電位制御回路の前記出力は、前記第１電流ミラー回路の前記第２端子からの信号を受け、前記第１制御トランジスタのゲートは、第１アクティブ信号を受けると共に、前記第２制御トランジスタのゲートは、前記第１アクティブ信号の反転信号を受け、前記プリチャージ回路は、前記第１アクティブ信号と異なる第２アクティブ信号によって規定された期間にプリチャージ動作を行い、前記出力回路は、前記第２アクティブ信号に応答して、前記プリチャージ動作の後に活性化される。

【発明の効果】

【0007】

上記の態様によれば、スタンバイ状態から復帰する際のセンスアンプ回路の動作速度を改善できる。

【図面の簡単な説明】

【0008】

【図1】図１は、本実施形態に係る半導体メモリ回路を示すブロック図である。

【図2】図２は、本実施形態に係る半導体メモリ回路のセンスアンプ回路の主要部を示すブロック図である。

【図3】図３は、本実施形態に係る半導体メモリ回路の出力回路の主要部を示すブロック図である。

【図4】図４は、本実施形態に係る半導体メモリ回路の主要ノードのための制御回路の出力波形を示す図面である。

【図5】図５は、スタートアップ回路を含まないセンスアンプ回路の回路図を示す。

【図6】図６は、図５のセンスアンプ回路の動作波形を示す図面である。

【図7】図７は、図５のセンスアンプ回路及び実施例に係るセンスアンプ回路の回路シミュレーションの波形を示す図面である。

【発明を実施するための形態】

【0009】

以下、図面を参照して本発明を実施するための各実施の形態について説明する。引き続く説明において、同一又は類似の部分には同一又は類似の符号を付して複写的な説明を省略する。

【0010】

図１は、本実施形態に係る半導体メモリ回路を示すブロック図である。

【0011】

図１を参照すると、半導体メモリ回路１１は、メモリアレイ１３、ビットラインセレクタ１５、列デコーダ回路１７、行デコーダ回路１９、及びセンスアンプ回路２１を含む。

【0012】

メモリアレイ１３は、一次元又は二次元に配列されたメモリセル（ＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３）を含む。メモリセル（ＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３）は、例えばｎ型トランジスタを含むことができる。メモリセル（ＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３）のドレインは、それぞれのビットライン（ＳＢＬ０、ＳＢＬ１）に接続される。メモリセル（ＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３）のソースは、共通のソースライン（ＳＬ０）に接続される。メモリセル（ＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３）のゲートは、それぞれのワードライン（ＷＬ０、ＷＬ１）に接続される。

【0013】

ビットラインセレクタ１５は、センスアンプ回路２１に接続されるべきビットライン（ＳＢＬ０又はＳＢＬ１）を選択する。ビットラインセレクタ１５は、ビットライン（ＳＢＬ０、ＳＢＬ１）毎に設けられたセレクタトランジスタ（ＮＳ０、ＮＳ１）を含む。本実施例では、メモリセル（ＭＣ０、ＭＣ２）が、ビットライン（ＳＢＬ０）に接続される。ビットライン（ＳＢＬ０）は、セレクタトランジスタ（ＮＳ０）を介してセンスアンプ回路２１に接続される。また、メモリセル（ＭＣ１、ＭＣ３）がビットライン（ＳＢＬ１）に接続される。ビットライン（ＳＢＬ１）は、セレクタトランジスタ（ＮＳ１）を介してセンスアンプ回路２１に接続される。さらに、メモリセル（ＭＣ０、ＭＣ１）が、ワードライン（ＷＬ０）に接続される。メモリセル（ＭＣ２、ＭＣ３）が、ワードライン（ＷＬ１）に接続される。

【0014】

列デコーダ回路１７及び行デコーダ回路１９は、それぞれ、読み出されるべきメモリセルを示すアドレス線２０から列アドレスＳＡＤＹ及び行アドレスＳＡＤＸを受ける。

【0015】

列デコーダ回路１７は、列アドレスＳＡＤＹに応答して、セレクタライン（Ｙ０、Ｙ１）の１つを駆動する。この駆動によって、単一のセンスアンプ回路２１に接続されたビットラインセレクタ１５内のセレクタトランジスタ（ＮＳ０又はＮＳ１）の１つが選択されて、セレクタトランジスタ（ＮＳ０又はＮＳ１）を導通させる。導通したセレクタトランジスタ（例えばＮＳ０）は、ビットライン（例えばＳＢＬ０）をセンスアンプ回路２１に接続する。列アドレスＳＡＤＹがｎ本であるとき、ビットラインセレクタ１５は、セレクタトランジスタを用いて２ｎ本のビットラインのうち１つをセンスアンプ回路２１に接続する。センスアンプ回路２１は、ビットラインセレクタ１５からのライン（ＢＬ）に接続される。引き続く説明では、ライン（ＢＬ）をビットラインとして参照する。

【0016】

また、行デコーダ回路１９は、行アドレスＳＡＤＸに応答して、ワードライン（ＷＬ０又はＷＬ１）のいずれか１本を選択する。メモリセル（ＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３）の各々は、ワードライン（ＷＬ０又はＷＬ１）が選択された際に電流を流すこと又は電流を流さないことに対応する記憶状態を有する。一般には、ワードライン（ＷＬ０又はＷＬ１）は、選択の際に高電位信号によって駆動される。

【0017】

高電位信号をゲートに受けるメモリトランジスタ１０が電流を流すと、その電流はビットライン（ＢＬ）に流れてビットライン（ＢＬ）の電位を変化させる。ビットライン（ＢＬ）の電位変化は、選択されたセレクタトランジスタを介してセンスアンプ回路２１に伝わる。この電位変化に応答して、センスアンプ回路２１に電流が流れる。

【0018】

図２は、本実施形態に係る半導体メモリ回路のセンスアンプ回路の主要部を示すブロック図である。図３は、本実施形態に係る半導体メモリ回路の出力回路の主要部を示すブロック図である。図４は、本実施形態に係るセンスアンプ回路のための制御回路の出力波形を示す図面である。

【0019】

引き続く説明において、例示的なセンスアンプ回路２１を説明する。例示的なセンスアンプ回路２１は、相補型ＭＯＳトランジスタを用いて構成される。ＭＯＳトランジスタのゲート、ドレイン及びソースは、それぞれ、「Ｇ」、「Ｄ」及び「Ｓ」の符号によって参照される。

【0020】

図４において、第１アクティブ信号（ＳＥＮＳＥ１）は、読出期間ＴＣＹＣの前半において活性化され、読出期間ＴＣＹＣの後半において非活性化される。また、第２アクティブ信号（ＳＥＮＳＥ２）は、時間順に、ＡＭＰＯＦＦ１期間、ＡＭＰＯＮ期間及びＡＭＰＯＦＦ２期間を有する。「ＷＬ０」、「ＷＬ１」、「Ｙ０」及び「Ｙ１」は、図１に示されるデコーダ回路の出力を示す。ビットライン（ＢＬ）が、ｐ型トランジスタＰＭ４及びｎ型トランジスタＮＭ５を介してプリチャージされる。

【0021】

第２アクティブ信号（ＳＥＮＳＥ２）のＡＭＰＯＦＦ１期間及びＡＭＰＯＮ期間は、第１アクティブ信号（ＳＥＮＳＥ１）の活性化期間に位置し、ＡＭＰＯＦＦ２期間は、非活性化期間内の残りの期間内の読出期間ＴＣＹＣの残りの期間に位置する。

【0022】

図２を参照すると、センスアンプ回路２１は、変換回路２３、出力回路２５、及びビット電位制御回路２７を備える。センスアンプ回路２１は、制御回路３０からの第１アクティブ信号（図４のＳＥＮＳＥ１）に応答して、アクティブ状態及び非アクティブ状態の何れかに設定される。

【0023】

変換回路２３は、負荷回路３１及びスイッチングトランジスタ３３を含む。変換回路２３は、メモリトランジスタ１０に接続されたビットライン（ＢＬ）に流れる電流ＩＢの値を電圧信号ＳＶに変換するように構成される。スイッチングトランジスタ３３は、電流ＩＢに応答して負荷回路３１をビットライン（ＢＬ）に接続する。変換回路２３は、プリチャージ回路２４を更に含み、プリチャージ回路２４は、負荷回路３１に並列に第１電源線ＶＤＤとスイッチングトランジスタ３３との間に接続される。プリチャージ回路２４は、第２アクティブ信号（図４のＳＥＮＳＥ２）に応答して、スイッチングトランジスタ３３を第１電源線ＶＤＤに接続する。プリチャージ回路２４は、スイッチングトランジスタ３３が導通すると、ビットライン（ＢＬ）にプリチャージ電流を供給する。また、変換回路２３の出力信号（電圧信号ＳＶ）に第１電源線ＶＤＤの電圧レベルを与える。この電圧レベルは、引き続く説明から理解されるように、出力回路２５を非活性化することに役立つので、プリチャージ回路２４は第１スイッチ回路（２４）として動作する。このプリチャージ回路２４は、第２アクティブ信号（ＳＥＮＳＥ２）によって規定された期間にプリチャージ動作を行う。出力回路２５は、第２アクティブ信号（ＳＥＮＳＥ２）に応答して、プリチャージ動作の後に活性化される。

【0024】

出力回路２５は、変換回路２３からの電圧信号ＳＶを受けると共にメモリトランジスタ１０の記憶内容を示す出力信号ＤＯＵＴを生成するように構成される。ビット電位制御回路２７は、スイッチングトランジスタ３３のゲート（Ｇ）に接続される出力２７ｂ、及びビットライン（ＢＬ）に接続された入力２７ｃを有する。ビット電位制御回路２７は、ビットライン（ＢＬ）の電位の変化に応答して、スイッチングトランジスタ３３のゲート（Ｇ）を制御する。具体的には、ビットライン（ＢＬ）の電位が、メモリトランジスタ１０の導通に応答して変化すると、ビット電位制御回路２７の入力２７ｃに伝わって、ビット電位制御回路２７は、出力２７ｂを介してスイッチングトランジスタ３３を導通させる。

【0025】

ビット電位制御回路２７は、第１入力トランジスタ３５及び第２入力トランジスタ３７を有する。第１入力トランジスタ３５は、基準電圧ＣＤＶを受けるゲート（Ｇ）を有する。第２入力トランジスタ３７は、ビットライン（ＢＬ）に接続されたゲート（Ｇ）を有する。

【0026】

ビット電位制御回路２７は、第１入力トランジスタ３５に流れる電流と第２入力トランジスタ３７に流れる電流とを関連付ける第１電流ミラー回路３９を含む。第１電流ミラー回路３９は、第１電源線ＶＤＤに接続された電源端子３９ｂ、第１端子３９ｃ、及び第２端子３９ｄを有する。第１電流ミラー回路３９は、第１端子３９ｃから第２端子３９ｄへの向きに電流をミラーする。第１電流ミラー回路３９の第１端子３９ｃは、第１入力トランジスタ３５に流れる電流を流す。第１電流ミラー回路３９の第２端子３９ｄは、第２入力トランジスタ３７に流れる電流を流す。

【0027】

ビット電位制御回路２７は、スイッチングトランジスタ３３が導通している際に、ビットライン（ＢＬ）の電位を基準電圧ＣＤＶに関連付けることができる。

【0028】

ビット電位制御回路２７は、第１制御トランジスタ４１、第２制御トランジスタ４３、及びキャパシタ４５を更に含む。第１制御トランジスタ４１は、第１電流ミラー回路３９の第１端子３９ｃと第１入力トランジスタ３５との間に接続される。第２制御トランジスタ４３は、第１入力トランジスタ３５と第１制御トランジスタ４１との共有ノードＳＮ１と第２電源線ＶＳＳとの間に接続される。第２電源線ＶＳＳは、第１電源線ＶＤＤと異なる電位にある。キャパシタ４５は、共有ノードＳＮ１と第１電源線ＶＤＤとの間に接続される。第１制御トランジスタ４１のゲート（Ｄ）は、第１アクティブ信号（ＳＥＮＳＥ１）を受けると共に、第２制御トランジスタ４３のゲート（Ｇ）は、インバータＩＮＶ７を介して第１アクティブ信号（ＳＥＮＳＥ１）の反転信号を受ける。

【0029】

ビット電位制御回路２７の出力２７ｂは、第１電流ミラー回路３９の第２端子３９ｄに接続される。具体的には、ビット電位制御回路２７の出力２７ｂは、スイッチングトランジスタ３３のゲート（Ｇ）に接続される。

【0030】

このセンスアンプ回路２１によれば、ビット電位制御回路２７は、消費電流を低減するために非アクティブ状態において第１電流ミラー回路３９の第１端子３９ｃに電流を流さない。ビット電位制御回路２７が非アクティブ状態からアクティブ状態に復帰する際に、ビット電位制御回路２７内のノードをアクティブ状態の電位を速やかに復帰させることが望まれる。

【0031】

速やかな復帰は、ビット電位制御回路２７に、第１制御トランジスタ４１、第２制御トランジスタ４３、及びキャパシタ４５を追加することによって可能になる。具体的には、第１制御トランジスタ４１は、第１電流ミラー回路３９の第１端子３９ｃと第１入力トランジスタ３５との間に接続される。第２制御トランジスタ４３は、第１入力トランジスタ３５と第１制御トランジスタ４１との共有ノードＳＮ１と第２電源線ＶＳＳとの間に接続される。また、キャパシタ４５の一端が、共有ノードＳＮ１に接続されると共に、キャパシタ４５の他端が第１電源線ＶＤＤに接続される。

【0032】

非アクティブ状態において、第１制御トランジスタ４１は、第１電流ミラー回路３９の第１端子３９ｃを共有ノードＳＮ１から切り離すと共に、第２制御トランジスタ４３は、共有ノードＳＮ１を第２電源線ＶＳＳに接続する。この結果、キャパシタ４５の一端は、第２制御トランジスタ４３を介して第２電源線ＶＳＳの電位になった共有ノードＳＮ１に接続され、キャパシタ４５の他端は、第１電源線ＶＤＤに接続される。これによって、キャパシタ４５は、電荷を蓄積する。

【0033】

アクティブ状態において、第２制御トランジスタ４３は、共有ノードＳＮ１を第２電源線ＶＳＳから切り離すと共に、第１制御トランジスタ４１は、第１電流ミラー回路３９の第１端子３９ｃを共有ノードＳＮ１に接続する。アクティブ状態になった直後には、第１電流ミラー回路３９の第１端子３９ｃは、共有ノードＳＮ１に接続されて、キャパシタ４５の端子電圧である第２電源線ＶＳＳの電位を受けて、第１電流ミラー回路３９は、第１端子３９ｃに電流を流す。第１電流ミラー回路３９のミラー電流は、第２端子３９ｄに流れて、スイッチングトランジスタ３３のゲート（Ｇ）の電位をアクティブ状態への速やかな復帰のために変化させる。

【0034】

ビット電位制御回路２７は、ビットライン（ＢＬ）の電位を第２入力トランジスタ３７のゲート（Ｇ）に受けると共に、ビットライン（ＢＬ）の電位は、第１入力トランジスタ３７に与えられる基準電圧ＣＤＶと比較される。ビットライン（ＢＬ）に電流が流れると、ビットライン（ＢＬ）の電位は変化する。この電位変化は、第２入力トランジスタ３７のゲート（Ｇ）に与えられる。ビット電位制御回路２７は、ビットライン（ＢＬ）の電位を基準電圧ＣＤＶと比較して、スイッチングトランジスタ３３のゲート（Ｇ）を制御する。ビットライン（ＢＬ）に電流が流れると、スイッチングトランジスタ３３は導通になる。

【0035】

また、ビットライン（ＢＬ）に電流が流れなくなっても、ビットライン（ＢＬ）の電位は変化する。導通するスイッチングトランジスタ３３に流れる電流は、スイッチングトランジスタ３３のソース（Ｓ）の電位を変化させる。ビットライン（ＢＬ）の電位変化は、第２入力トランジスタ３７のゲート（Ｇ）に与えられる。ビット電位制御回路２７は、ビットライン（ＢＬ）の電位を基準電圧ＣＤＶと比較して、スイッチングトランジスタ３３を非導通する。ビットライン（ＢＬ）に電流が流れなくなると、スイッチングトランジスタ３３は非導通になる。

【0036】

具体的には、ビット電位制御回路２７では、第１トランジスタ５１及び第２トランジスタ５３を含む。第１トランジスタ５１は、第１電流ミラー回路３９の第１端子３９ｃに接続されたゲート（Ｇ）及びドレイン（Ｄ）を有する。第２トランジスタ５３は、第１トランジスタ５１のゲート（Ｇ）からの信号（ＣＬＰＭＲＥＦ）に応答して動作するように構成される。

【0037】

ビット電位制御回路２７は、第３制御トランジスタ４７を更に含み、第３制御トランジスタ４７は、第１電源線ＶＤＤと第１電流ミラー回路３９の第１端子３９ｃとの間に接続される。第３制御トランジスタ４７のゲート（Ｇ）は、第１アクティブ信号（ＳＥＮＳＥ１）を受ける。

【0038】

このセンスアンプ回路２１によれば、第３制御トランジスタ４７は、非アクティブ状態において、第１電流ミラー回路３９の第１トランジスタ５１のゲート（Ｇ）を制御して、第１電流ミラー回路３９の第１端子３９ｃに電流を流さないことを確実にする。この制御は、第１電流ミラー回路３９の第２トランジスタ５３に伝搬して、ミラー電流が第２端子３９ｄに流れない。

【0039】

ビット電位制御回路２７は、第４制御トランジスタ４９を更に含み、第４制御トランジスタ４９は、第２電源線ＶＳＳと第１電流ミラー回路３９の第２端子３９ｄとの間に接続される。第４制御トランジスタ４９のゲート（Ｇ）は、インバータＩＮＶ７を介して第１アクティブ信号（ＳＥＮＳＥ１）の反転信号を受ける、

【0040】

このセンスアンプ回路２１によれば、スタンバイ状態において、スイッチングトランジスタ３３は、ビットライン（ＢＬ）の電位に関係なく、第４制御トランジスタ４９を用いて非導通にされる。

【0041】

変換回路２３では、負荷回路３１は、本実施例では、負荷トランジスタ５５を含み、負荷トランジスタ５５は、スイッチングトランジスタ３３を介してビットライン（ＢＬ）に接続されるゲート（Ｇ）及びドレイン（Ｄ）を有する。

【0042】

変換回路２３では、プリチャージ回路２４は、スイッチトランジスタ５６を含み、スイッチトランジスタ５６は、スイッチングトランジスタ３３を介してビットライン（ＢＬ）に接続されるドレイン（Ｄ）を有する。スイッチトランジスタ５６は、ビットライン（ＢＬ）のプリチャージに利用される。スイッチトランジスタ５６は、第２アクティブ信号（ＳＥＮＳＥ２）のＡＭＰＯＦＦ１期間に応答してプリチャージ回路として動作する。

【0043】

図３を参照すると、出力回路２５は、判定回路６１を含む。判定回路６１は、参照レベル電圧（ＳＥＮＲＥＦ）及び電圧信号ＳＶに基づいて、メモリトランジスタ１０の記憶内容を判定するように構成される。参照レベル電圧（ＳＥＮＲＥＦ）は、メモリトランジスタ１０の記憶内容を判定するように規定される。電圧信号ＳＶは、負荷トランジスタ５５のゲート（Ｇ）から提供される。

【0044】

このセンスアンプ回路２１によれば、出力回路２５は、参照レベル電圧（ＳＥＮＲＥＦ）を用いてメモリトランジスタ１０の記憶内容を判定するように構成される。

【0045】

判定回路６１は、第３トランジスタ６３を含むことができる。第３トランジスタ６３は、ゲート（Ｇ）に負荷トランジスタ５５のゲート（Ｇ）からの電圧信号ＳＶを受ける。第３トランジスタ６３は、負荷トランジスタ５５に流れる電流に応答した電流を流す。負荷トランジスタ５５及び第３トランジスタ６３は、負荷トランジスタ５５から第３トランジスタ６３への向きに電流をミラーする第２電流ミラー回路６５を構成する。

【0046】

判定回路６１は、参照トランジスタ６７を含むことができる。参照トランジスタ６７は、参照レベル電圧（ＳＥＮＲＥＦ）を受けるゲート（Ｇ）を有する。また、判定回路６１は、第３電流ミラー回路６９を含み、第３電流ミラー回路６９は、第３トランジスタ６３に流れる電流を流す第１端子６９ｂ及び参照トランジスタ６７に流れる電流を流す第２端子６９ｃを有すると共に、第１端子６９ｂから第２端子６９ｃへの向きに電流をミラーする。

【0047】

このセンスアンプ回路２１によれば、メモリトランジスタ１０に流れる電流は、参照レベル電圧（ＳＥＮＲＥＦ）を受ける参照トランジスタ６７によって規定される電流と比較されて、出力回路２５は、参照レベル電圧（ＳＥＮＲＥＦ）を用いて記憶内容を判定することができる。

【0048】

出力回路２５の第３電流ミラー回路６９は、第４トランジスタ７１及び第５トランジスタ７３を含むことができ、第４トランジスタ７１から第５トランジスタ７３への向きに電流をミラーする。具体的には、第４トランジスタ７１は、第３トランジスタ６３に流れる電流を流し、第５トランジスタ７３は、第４トランジスタ７１に流れる電流からのミラー電流を流す。

【0049】

このセンスアンプ回路２１によれば、メモリトランジスタ１０に流れる電流は、２段の電流ミラー回路（６５、６９）によって電流増幅される。

【0050】

参照トランジスタ６７は、スイッチングトランジスタ３３の導電型と異なる導電型を有し、参照トランジスタ６７は、出力回路２５の出力と第１電源線ＶＤＤとの間に接続される。

【0051】

半導体メモリ回路１１は、基準電圧ＣＤＶを生成するように構成された第１基準電位生成回路７５を更に備えることができる。

【0052】

半導体メモリ回路１１は、参照レベル電圧（ＳＥＮＲＥＦ）を生成するように構成された第２基準電位生成回路７６を更に備えることができる。

【0053】

半導体メモリ回路１１は、出力回路２５の出力に接続されたラッチ回路７７を更に含み、ラッチ回路７７は、第２アクティブ信号（ＳＥＮＳＥ２）に応答して、判定回路６１の出力からの信号をラッチする。

【0054】

出力回路２５の入力には、第１スイッチ回路（２４）として動作可能なプリチャージ回路２４が接続されている。第１スイッチ回路（２４）は、第２アクティブ信号（ＳＥＮＳＥ２）に応答して、第２電流ミラー回路６９に流れる電流を遮断するように構成される。

【0055】

出力回路２５は、第２スイッチ回路８３を更に含み、第２スイッチ回路８３は、第２アクティブ信号（ＳＥＮＳＥ２）の反転信号に応答して、第３電流ミラー回路６９に流れる電流を遮断するように構成される。

【0056】

出力回路２５は、第３スイッチ回路８５を更に含み、第３スイッチ回路８５は、出力回路２５の出力（Ｎ３）に第１電源線ＶＤＤの電位を提供する。

【0057】

引き続き、図２及び図３を参照しながら、センスアンプ回路２１におけるトランジスタの接続を説明する。例示的なセンスアンプ回路２１は、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタを用いて構成される。記載の簡略のために、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタは、それぞれ、ｐ型トランジスタ及びｎ型トランジスタとして記載される。既に説明したように、メモリトランジスタ１０は、ｎ導電性のトランジスタ構造を含む。

【0058】

センスアンプ回路２１では、変換回路２３は、メモリトランジスタ１０からの電流を電圧信号に変換する。変換回路２３ではｎ型トランジスタＮＭ１及びｐ型トランジスタＰＭ１を含む。ｎ型トランジスタＮＭ１のソース（Ｓ）は、ビットライン（ＢＬ）に接続され、ｎ型トランジスタＮＭ１のドレイン（Ｄ）は、ｐ型トランジスタＰＭ１のゲート（Ｇ）及びドレイン（Ｄ）に接続される。ｐ型トランジスタＰＭ１のソースは、第１電源線ＶＤＤに接続される。

【0059】

ビット電位制御回路２７では、ｎ型トランジスタＮＭ０のゲート（Ｇ）は、ビットライン（ＢＬ）に接続され、ｎ型トランジスタＮＭ０のソース（Ｓ）は、第２電源線ＶＳＳに接続される。ｎ型トランジスタＮＭ０のドレイン（Ｄ）は、ｐ型トランジスタＰＭ０のドレイン（Ｄ）に接続される。ｎ型トランジスタＮＭ０のドレイン（Ｄ）及びｐ型トランジスタＰＭ０のドレイン（Ｄ）は、変換回路２３内のｎ型トランジスタＮＭ１のゲート（Ｇ）に接続される。

【0060】

ｎ型トランジスタＮＭ４のゲート（Ｇ）は、基準電圧ＣＤＶを生成する基準電圧生成回路７５に接続され、ｎ型トランジスタＮＭ４のソース（Ｓ）は、第２電源線ＶＳＳに接続される。ｎ型トランジスタＮＭ４のドレイン（Ｄ）は、ｎ型トランジスタＮＭ５のソース（Ｓ）に接続される。ｎ型トランジスタＮＭ５のゲート（Ｇ）は、制御回路３０に接続される。ｎ型トランジスタＮＭ５のドレイン（Ｄ）は、ｐ型トランジスタＰＭ７のドレイン（Ｄ）及びゲート（Ｇ）に接続される、ｐ型トランジスタＰＭ７のドレイン（Ｄ）及びゲート（Ｇ）は、ｐ型トランジスタＰＭ０のゲート（Ｇ）に接続される。ｐ型トランジスタＰＭ７及びｐ型トランジスタＰＭ０のソース（Ｓ）は、第１電源線ＶＤＤに接続される。

【0061】

ｐ型トランジスタＰＭ４のドレイン（Ｄ）は、ｐ型トランジスタＰＭ７のドレイン（Ｄ）及びゲート（Ｇ）並びにｐ型トランジスタＰＭ０のゲート（Ｇ）に接続される。ｐ型トランジスタＰＭ４のソース（Ｓ）は、第１電源線ＶＤＤに接続される。ｐ型トランジスタＰＭ４のゲート（Ｇ）は、制御回路３０に接続される。

【0062】

ｎ型トランジスタＮＭ８のドレイン（Ｄ）は、ｎ型トランジスタＮＭ５のソース（Ｓ）及びにｎ型トランジスタＮＭ４のドレイン（Ｄ）接続される。制御回路３０は、インバータＩＮＶ７を介してｎ型トランジスタＮＭ８のゲート（Ｄ）に接続される。ｎ型トランジスタＮＭ６のドレイン（Ｄ）は、ｎ型トランジスタＮＭ０のドレイン（Ｄ）及びｐ型トランジスタＰＭ０のドレイン（Ｄ）に接続される。ｎ型トランジスタＮＭ６及びｎ型トランジスタＮＭ８のソース（Ｓ）は、第２電源線ＶＳＳに接続される。制御回路３０は、インバータＩＮＶ７を介してｎ型トランジスタＮＭ６のゲート（Ｇ）に接続される。

【0063】

出力回路２５では、ｐ型トランジスタＰＭ２のゲート（Ｇ）は、ｐ型トランジスタＰＭ１のゲート（Ｇ）及びドレイン（Ｄ）に接続される。ｐ型トランジスタＰＭ２のドレイン（Ｄ）は、ｎ型トランジスタＮＭ２のゲート（Ｇ）及びドレイン（Ｄ）に接続される。ｎ型トランジスタＮＭ２のゲート（Ｇ）及びドレイン（Ｄ）は、ｎ型トランジスタＮＭ３のゲート（Ｇ）に接続される。ｎ型トランジスタＮＭ３のドレイン（Ｄ）は、ｐ型トランジスタＰＭ３のドレイン（Ｄ）に接続される。ｐ型トランジスタＰＭ２及びｐ型トランジスタＰＭ３のソース（Ｓ）は、第１電源線ＶＤＤに接続される。ｎ型トランジスタＮＭ２及びｎ型トランジスタＮＭ３のソース（Ｓ）は、第２電源線ＶＳＳに接続される。

【0064】

ｐ型トランジスタＰＭ５のドレイン（Ｄ）は、ｐ型トランジスタＰＭ２のゲート（Ｇ）、並びにｐ型トランジスタＰＭ１のゲート（Ｇ）及びドレイン（Ｄ）に接続される。ｐ型トランジスタＰＭ５のゲート（Ｇ）は、制御回路３０（図２）に接続される。ｐ型トランジスタＰＭ５のソース（Ｓ）は、第１電源線ＶＤＤに接続される。ｎ型トランジスタＮＭ７のドレイン（Ｄ）は、ｎ型トランジスタＮＭ２のゲート（Ｇ）及びドレイン（Ｄ）並びにｎ型トランジスタＮＭ３のゲート（Ｇ）に接続される。ｎ型トランジスタＮＭ７のゲート（Ｇ）は、インバータＩＮＶ０を介して制御回路３０（図２）に接続される。

【0065】

ｐ型トランジスタＰＭ６のドレイン（Ｄ）は、ｎ型トランジスタＮＭ３及びｐ型トランジスタＰＭ３のドレイン（Ｄ）に接続される。ｐ型トランジスタＰＭ５のゲート（Ｇ）は、制御回路３０（図２）に接続される。ｐ型トランジスタＰＭ６のソース（Ｓ）は、第１電源線ＶＤＤに接続される。

【0066】

図２、図３及び図４を参照しながら、センスアンプ回路２１の動作を説明する。センスアンプ回路２１は、基本クロックＲＥＢの読出期間ＴＣＹＣに従って動作する。第１アクティブ信号（ＳＥＮＳＥ１）は、読み出し完了までの期間にセンスアンプ回路２１を活性化する。第２アクティブ信号（ＳＥＮＳＥ２）は、ビット電位制御回路２７の起動及びビットライン（ＢＬ）のプリチャージの際に利用される。

【0067】

センスアンプ回路２１では、ビット電位制御回路２７は、ＡＭＰＯＦＦ１期間にローレベル信号（以下、“Ｌ”）を受けており、スタンバイモードにある。ビット電位制御回路２７は、制御回路３０から第１アクティブ信号（ＳＥＮＳＥ１）のハイレベル信号（以下、“Ｈ”）を受けると、ＡＭＰＯＮ期間にアクティブモードになる。アクティブモードの定常状態では、ｎ型トランジスタＮＭ０に流れる電流が基準電圧ＣＤＶに応じた電流と比較されて、ビット電位制御回路２７の出力２７ｂ（ノードＮ０）の電位が定まる。

【0068】

ビット電位制御回路２７のアクティブ状態の前半期間では、ビット電位制御回路２７が活性化されている一方で、出力回路２５は、第２アクティブ信号（ＳＥＮＳＥ２）に応答してｐ型トランジスタＰＭ５、ＰＭ６及びｎ型トランジスタＮＭ７の動作により不活性の状態である。しかしながら、この期間に、ビットライン（ＢＬ）が、変換回路２３のｎ型トランジスタＮＭ１及びｐ型トランジスタＰＭ５を介して充電される。充電電流は、第２アクティブ信号（ＳＥＮＳＥ２）を受けるｐ型トランジスタＰＭ５によって供給される。ビットライン（ＢＬ）の電位は、ビット電位制御回路２７の入力２７ｃから帰還されて、ビットライン（ＢＬ）はある電位（例えば、基準電圧ＣＤＶに近い値）に制御される。

【0069】

ビット電位制御回路２７は、具体的には以下のように動作する。電流ミラー回路３９及びｎ型トランジスタＮＭ１の動作により、ｎ型トランジスタＮＭ４のゲート（Ｇ）に受ける基準電圧ＣＤＶにビットライン（ＢＬ）の電位が近づく。また、ビットライン（ＢＬ）の電位に応じて、ノードＮ０の電位が変動する。ビット電位制御回路２７は、ｎ型トランジスタＮＭ１を用いてビットライン（ＢＬ）の電位を制御する。

【0070】

図４を参照すると、読出期間ＴＣＹＣ中に、第２アクティブ信号（ＳＥＮＳＥ２）の波形がレベル“Ｌ”から、順にレベル“Ｈ”及びレベル“Ｌ”に変化する。この変化に応答して、ビット電位制御回路２７は、読出期間ＴＣＹＣの開始時点でスタンバイモードからアクティブモードへ変化すると共に、読出期間ＴＣＹＣの終わりに再びスタンバイモードへ変化する。

【0071】

スタンバイモードでは、ノードＮ０及びノードＮ４はともにレベル“Ｌ”であり、ノードＣＬＭＰＲＥＦはレベル“Ｈ”である。

【0072】

アクティブモードの開始に応答して、ノードＮ０及びノードＮ４の電位はレベル“Ｌ”から上昇して、ビット電位制御回路２７は、ビットライン（ＢＬ）の電位を基準電圧ＣＤＶに近づけるように動作する。

【0073】

スタンバイモードでは、キャパシタＣＡＰ０の端子間電圧は第１電源線ＶＤＤと第２電源線ＶＳＳとの電位差に等しいので、キャパシタＣＡＰ０はフルの電荷を蓄えている。アクティブモードの開始の時点で、キャパシタＣＡＰ０は、ノードＮ４においてレベル“Ｌ”を維持している。また、ノードＣＬＭＰＲＥＦの電位は、レベル“Ｈ”から下降し始める。ノードＣＬＭＰＲＥＦの電位は、キャパシタＣＡＰ０による共有ノードＳＮ１のレベル “Ｌ”に応答して、急激に下がる。この低下に応答して、ｐ型トランジスタＰＭ７は、定常状態より多くの電流を一時的に流して、共有ノードＳＮ１の電位は急峻に上昇する。

【0074】

ｐ型トランジスタＰＭ０も、定常状態より多くの電流を一時的に流して、ノードＮ０の電位も急峻に上昇する。

【0075】

図５は、スタートアップ回路を含まないセンスアンプ回路の回路図を示す。図５のトランジスタは、図２及び図３のトランジスタと同じ符号によって参照されている。図６は、図５のセンスアンプ回路の制御信号の波形を示す図面である。

【0076】

図５のセンスアンプ回路の動作を説明する。図６を参照すると、読出期間ＴＣＹＣが開始されると、第１アクティブ信号（ＳＥＮＳＥ１）が活性化されて、ノードＮ０が定常状態の電位に向けて変化する。ＡＭＰＯＦＦ１期間に、ｎ型トランジスタＮＭ１のゲートの電位が上昇して、ｎ型トランジスタＮＭ１が導通する。

【0077】

次いで、ＡＭＰＯＮ期間に、図５のセンスアンプ回路の全体が活性化される。メモリトランジスタ（１０）の記憶内容が読み出される。

【0078】

図５のセンスアンプ回路は、メモリトランジスタ（１０）の記憶内容の読み出しが完了する期間を経過すると、後半のＡＭＰＯＦＦ２期間に入って消費電流の低減に寄与する。

【0079】

図７は、図５のセンスアンプ回路及び実施例に係るセンスアンプ回路の回路シミュレーションの波形を示す。

【0080】

センスアンプ回路２１の動作では、第１アクティブ信号（ＳＥＮＳＥ１）の活性化に応答して、ノードＣＬＭＰＲＥＦが急峻にノードＮ４の電位に向けて変化する。ノードＣＬＭＰＲＥＦの変化に応答して、ｐ型トランジスタＰＭ０に電流が流れて、ノードＮ０を大きく変化させる。ノードＮ０の変化に応答して、ｎ型トランジスタＮＭ１が導通して、ビットライン（ＢＬ）が、ｐ型トランジスタＰＭ５及びｎ型トランジスタＮＭ１を介して、プリチャージされる。ビットライン（ＢＬ）の電位の上昇に応答して、ｎ型トランジスタＮＭ０が導通して、ノードＮ０を定常状態へ向けて変化させる。

【0081】

図７の波形は、本実施例に係るセンスアンプ回路２１は、ビットライン（ＢＬ）のプリチャージの高速化及びノードＮ０の定常状態への遷移時間の短縮を示す。ＡＭＰＯＦＦ期間においてビットライン（ＢＬ）のプリチャージを行う際に、波形のオーバーシュートを防いている。

【0082】

本実形態によれば、スタンバイ状態から復帰する際のセンスアンプ回路の動作速度を改善できる。また、本実形態によれば、半導体記憶素子の読み出し動作において、高速読み出しに必要なビットラインのプリチャージを高速化する回路及び方法を提供できる。

【0083】

いくつかの実施形態は、様々な側面を有する。

【0084】

本実施形態に係る第１側面のセンスアンプ回路は、メモリセルに接続されたビットラインに流れる電流の値を電圧信号に変換するように構成されると共に、負荷回路、スイッチングトランジスタ及びプリチャージ回路を含む変換回路であって、前記スイッチングトランジスタは、前記電流に応答して前記負荷回路を前記ビットラインに接続し、前記プリチャージ回路は前記負荷回路に並列に接続される、変換回路と、前記変換回路からの前記電圧信号を受けるように構成される出力回路と、前記スイッチングトランジスタのゲートに接続される出力を有するビット電位制御回路であって、前記ビット電位制御回路は、第１電源線に接続された電源端子、第１端子、及び第２端子を有すると共に前記第１端子から前記第２端子への向きに電流をミラーする第１電流ミラー回路、基準電圧を受けるゲートを有すると共に前記第１電流ミラー回路の前記第１端子に接続された第１入力トランジスタ、並びに前記ビットラインに接続されたゲートを有すると共に前記第１電流ミラー回路の前記第２端子に接続された第２入力トランジスタを有する、ビット電位制御回路と、を備え、前記ビット電位制御回路は、前記第１電流ミラー回路の前記第１端子と前記第１入力トランジスタとの間に接続された第１制御トランジスタ、前記第１入力トランジスタと前記第１制御トランジスタとの共有ノードと前記第１電源線と異なる第２電源線との間に接続された第２制御トランジスタ、及び前記共有ノードと前記第１電源線との間に接続されたキャパシタ、を更に含み、前記ビット電位制御回路の前記出力は、前記第１電流ミラー回路の前記第２端子からの信号を受け、前記第１制御トランジスタのゲートは、第１アクティブ信号を受けると共に、前記第２制御トランジスタのゲートは、前記第１アクティブ信号の反転信号を受け、前記プリチャージ回路は、前記第１アクティブ信号と異なる第２アクティブ信号によって規定された期間にプリチャージ動作を行い、前記出力回路は、前記第２アクティブ信号に応答して、前記プリチャージ動作の後に活性化される。

【0085】

第１側面に従う第２側面のセンスアンプ回路では、前記第１電流ミラー回路は、前記第１電流ミラー回路の前記第１端子に接続されたゲート及びドレインを有する第１トランジスタと、前記第１トランジスタの前記ゲートからの信号に応答して動作するように構成される第２トランジスタと、を含み、前記ビット電位制御回路は、前記第１電源線と前記第１電流ミラー回路の前記第１端子との間に接続される第３制御トランジスタを更に含み、前記第３制御トランジスタのゲートは、前記第１アクティブ信号を受けることができる。

【0086】

第１側面又は第２側面に従う第３側面のセンスアンプ回路では、前記ビット電位制御回路は、前記第２電源線と前記第１電流ミラー回路の前記第２端子との間に接続される第４制御トランジスタを更に含み、前記第４制御トランジスタのゲートは、前記反転信号を受けることができる。

【0087】

第１側面から第３側面のいずれか1つに従う第４側面のセンスアンプ回路では、前記負荷回路は、前記スイッチングトランジスタを介して前記ビットラインに接続されるゲート及びドレインを有する負荷トランジスタを含み、前記出力回路は、前記メモリセルの記憶内容を判定するように規定される参照レベル電圧と、前記負荷トランジスタの前記ゲートからの電圧信号とに基づいて、前記メモリセルの記憶内容を判定するように構成される判定回路を含むことができる。

【0088】

第４側面に従う第５側面のセンスアンプ回路では、前記判定回路は、前記参照レベル電圧を受けるゲートを有する参照トランジスタと、前記負荷トランジスタの前記ゲートからの信号に応答した電流を流す第３トランジスタであっで、前記負荷トランジスタ及び前記第３トランジスタは、前記負荷トランジスタから前記第３トランジスタへの向きに電流をミラーする第２電流ミラー回路を構成する、第３トランジスタと、前記第３トランジスタに流れる電流を流す第１端子及び前記参照トランジスタに流れる電流を流す第２端子を有すると共に、前記第１端子から前記第２端子への向きに電流をミラーする第３電流ミラー回路と、を含むことができる。

【0089】

第５側面に従う第６側面のセンスアンプ回路では、前記出力回路の前記第３電流ミラー回路は、前記第３トランジスタに流れる電流を流す第４トランジスタと、前記第４トランジスタに流れる電流からのミラー電流を流す第５トランジスタとを含み、前記参照トランジスタは、前記スイッチングトランジスタの導電型と異なる導電型を有することができる。

【0090】

第６側面に従う第７側面のセンスアンプ回路では、前記参照トランジスタは前記判定回路の出力と前記第１電源線との間に接続され、前記出力回路は、前記第２アクティブ信号に応答して、前記出力回路の前記出力に前記第１電源線の電位を提供するスイッチ回路を更に含むことができる。

【0091】

本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。そして、それらはすべて、本発明の技術思想に含まれるものである。

【符号の説明】

【0092】

１０・・・メモリトランジスタ、１１・・・半導体メモリ回路、１３・・・メモリアレイ、１５・・・ビットラインセレクタ、１７・・・列デコーダ回路、１９・・・行デコーダ回路、２０・・・アドレス線、２１・・・センスアンプ回路、２３・・・変換回路、２４・・・プリチャージ回路、２５・・・出力回路、２７・・・ビット電位制御回路、２７ｂ・・・出力、２７ｃ・・・入力、３０・・・制御回路、３１・・・負荷回路、３３・・・スイッチングトランジスタ、３９・・・電流ミラー回路、３９ｂ・・・電源端子、３９ｃ・・・第１端子、３９ｄ・・・第２端子、４１・・・第１制御トランジスタ、４３・・・第２制御トランジスタ、４５・・・キャパシタ、４７・・・第３制御トランジスタ、４９・・・第４制御トランジスタ、５５・・・負荷トランジスタ、５６・・・スイッチトランジスタ、６１・・・判定回路、６５・・・電流ミラー回路、６７・・・参照トランジスタ、６９・・・電流ミラー回路、６９ｂ・・・第１端子、６９ｃ・・・第２端子、７５・・・第１基準電位生成回路、７６・・・第２基準電位生成回路、７７・・・ラッチ回路、ＣＡＰ０・・・キャパシタ、ＣＤＶ・・・基準電圧、ＣＬＭＰＲＥＦ・・・ノード、ＤＯＵＴ・・・出力信号、ＩＢ・・・電流。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】