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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024127787
(43)【公開日】2024-09-20
(54)【発明の名称】半導体素子
(51)【国際特許分類】
H10B 12/00 20230101AFI20240912BHJP
H01L 21/336 20060101ALI20240912BHJP
【ＦＩ】
H10B12/00 671Z
H10B12/00 671B
H01L29/78 301B
H01L29/78 301V
H01L29/78 301X
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2024022705
(22)【出願日】2024-02-19
(31)【優先権主張番号】10-2023-0031370
(32)【優先日】2023-03-09
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100229448
【弁理士】
【氏名又は名称】中槇 利明
(72)【発明者】
【氏名】丁 海仁
(72)【発明者】
【氏名】張 成豪
(72)【発明者】
【氏名】權 志碩
(72)【発明者】
【氏名】金 承喚
(72)【発明者】
【氏名】洪 承湖
【テーマコード（参考）】
5F083
5F140
【Ｆターム（参考）】
5F083AD11
5F083JA03
5F083JA05
5F083JA13
5F083JA14
5F083JA19
5F083JA36
5F083JA37
5F083JA38
5F083JA39
5F083JA40
5F083JA60
5F140AC28
5F140AC32
5F140AC36
5F140BA01
5F140BA05
5F140BB04
5F140BB05
5F140BC05
5F140BC06
5F140BC12
5F140BC15
5F140BD04
5F140BD11
5F140BD12
5F140BD13
5F140BF05
5F140BF10
5F140BF14
5F140BF30
5F140BF43
5F140BG09
5F140BG28
5F140BG30
5F140BG37
5F140BJ08
5F140BJ17
5F140BJ20
5F140BK13
5F140CB04
5F140CC03
(57)【要約】
【課題】信頼性及び電気的特性が向上された半導体素子を提供する。
【解決手段】本発明の実施形態による半導体素子は第１半導体物質を含む半導体基板、前記半導体基板の上のゲート構造体、及び前記半導体基板及び前記ゲート構造体の間の第２半導体物質を含む半導体パターンを含む。前記半導体パターンは前記半導体基板と接触する。前記ゲート構造体は前記半導体パターンの一部を貫通し、前記半導体基板と離隔する。前記第１半導体物質は前記第２半導体物質と互いに異なる。
【選択図】図３
【解決手段】本発明の実施形態による半導体素子は第１半導体物質を含む半導体基板、前記半導体基板の上のゲート構造体、及び前記半導体基板及び前記ゲート構造体の間の第２半導体物質を含む半導体パターンを含む。前記半導体パターンは前記半導体基板と接触する。前記ゲート構造体は前記半導体パターンの一部を貫通し、前記半導体基板と離隔する。前記第１半導体物質は前記第２半導体物質と互いに異なる。
【選択図】図３
【特許請求の範囲】
【請求項1】
第１半導体物質を含む半導体基板と、
前記半導体基板の上のゲート構造体と、
前記半導体基板及び前記ゲート構造体の間の第２半導体物質を含む半導体パターンと、を含み、
前記半導体パターンは、前記半導体基板と接触し、
前記ゲート構造体は、前記半導体パターンの一部を貫通し、前記半導体基板と離隔し、
前記第１半導体物質は、前記第２半導体物質と互いに異なる半導体素子。
前記半導体基板の上のゲート構造体と、
前記半導体基板及び前記ゲート構造体の間の第２半導体物質を含む半導体パターンと、を含み、
前記半導体パターンは、前記半導体基板と接触し、
前記ゲート構造体は、前記半導体パターンの一部を貫通し、前記半導体基板と離隔し、
前記第１半導体物質は、前記第２半導体物質と互いに異なる半導体素子。
【請求項2】
前記第１半導体物質は、Ｓｉであり、
前記第２半導体物質は、ＳｉＧｅである請求項１に記載の半導体素子。
前記第２半導体物質は、ＳｉＧｅである請求項１に記載の半導体素子。
【請求項3】
前記ゲート構造体は、第１部分及び前記第１部分から突出される第２部分を含み、
前記半導体パターンは、対向する第１面及び第２面を含み、前記第２面は、前記半導体基板と接触し、
前記ゲート構造体の前記第１部分は、前記半導体パターンの前記第１面上に配置され、
前記第２部分は、前記半導体パターンの前記第１面より下に配置される請求項１に記載の半導体素子。
前記半導体パターンは、対向する第１面及び第２面を含み、前記第２面は、前記半導体基板と接触し、
前記ゲート構造体の前記第１部分は、前記半導体パターンの前記第１面上に配置され、
前記第２部分は、前記半導体パターンの前記第１面より下に配置される請求項１に記載の半導体素子。
【請求項4】
前記第２部分は、前記半導体パターンの前記第２面と離隔する請求項３に記載の半導体素子。
【請求項5】
前記ゲート構造体は、順に積層されるゲート絶縁パターン、導電パターン、ゲートパターン、金属含有パターン、及びキャッピングパターンを含む請求項１に記載の半導体素子。
【請求項6】
前記半導体基板の上の素子分離膜をさらに含み、
前記素子分離膜の側壁は、前記半導体パターンの側面と接触する請求項１に記載の半導体素子。
前記素子分離膜の側壁は、前記半導体パターンの側面と接触する請求項１に記載の半導体素子。
【請求項7】
前記半導体パターンの厚さは、５００Å～７００Åの間である請求項１に記載の半導体素子。
【請求項8】
セル領域上のセル活性パターン、及び前記セル領域周辺の周辺領域上で素子分離膜によって定義される周辺活性領域を含む半導体基板と、
前記半導体基板内で、前記セル活性パターンを横切るワードラインＷＬと、
前記半導体基板上で、前記ワードラインと交差するビットラインＢＬと、
前記セル活性パターンの各々の中心部上で、前記ビットラインの各々と連結されるビットラインコンタクトと、
前記セル活性パターンの各々の両端部上のストレージノードコンタクトと、
前記ストレージノードコンタクト上のランディングパッドと、
前記ランディングパッド上のキャパシタと、
前記半導体基板の上のゲート構造体と、
前記半導体基板及び前記ゲート構造体の間に配置される周辺活性パターンと、を含み、
前記周辺活性パターンは、一対の不純物領域を含み、
前記一対の不純物領域と各々連結される一対のコンタクトを含み、
前記一対のコンタクトは、貫通プラグとコンタクトパッドを含み、
前記周辺活性パターンは、上部にリセス部（ｒｅｃｅｓｓｅｄ ｐａｒｔ）を含み、
前記ゲート構造体の一部は、前記リセス部を満たし、
前記不純物領域は、前記周辺活性パターンの上部に配置され、
前記一対のコンタクトは、前記半導体基板と離隔し、
前記セル活性パターンは、第１半導体物質を含み、
前記周辺活性パターンは、第２半導体物質を含む半導体素子。
前記半導体基板内で、前記セル活性パターンを横切るワードラインＷＬと、
前記半導体基板上で、前記ワードラインと交差するビットラインＢＬと、
前記セル活性パターンの各々の中心部上で、前記ビットラインの各々と連結されるビットラインコンタクトと、
前記セル活性パターンの各々の両端部上のストレージノードコンタクトと、
前記ストレージノードコンタクト上のランディングパッドと、
前記ランディングパッド上のキャパシタと、
前記半導体基板の上のゲート構造体と、
前記半導体基板及び前記ゲート構造体の間に配置される周辺活性パターンと、を含み、
前記周辺活性パターンは、一対の不純物領域を含み、
前記一対の不純物領域と各々連結される一対のコンタクトを含み、
前記一対のコンタクトは、貫通プラグとコンタクトパッドを含み、
前記周辺活性パターンは、上部にリセス部（ｒｅｃｅｓｓｅｄ ｐａｒｔ）を含み、
前記ゲート構造体の一部は、前記リセス部を満たし、
前記不純物領域は、前記周辺活性パターンの上部に配置され、
前記一対のコンタクトは、前記半導体基板と離隔し、
前記セル活性パターンは、第１半導体物質を含み、
前記周辺活性パターンは、第２半導体物質を含む半導体素子。
【請求項9】
前記周辺活性パターンの厚さは、５００Å～７００Åの間である請求項８に記載の半導体素子。
【請求項10】
前記第１半導体物質は、Ｓｉであり、
前記第２半導体物質は、ＳｉＧｅである請求項８に記載の半導体素子。
前記第２半導体物質は、ＳｉＧｅである請求項８に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体素子に関するものである。
【背景技術】
【0002】
小型化、多機能化、及び／又は低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。半導体素子は論理データを格納する半導体記憶素子、論理データを演算処理する半導体論理素子、及び記憶要素と論理要素を含むハイブリッド（ｈｙｂｒｉｄ）半導体素子等に区分されることができる。
【0003】
最近、電子機器の高速化、低消費電力化に応じて、これに内装される半導体素子もやはり速い動作速度及び／又は低い動作電圧等が要求されており、これを充足させるためにはより高集積化された半導体素子が必要である。但し、半導体素子の高集積化が深化されるほど、半導体素子の信頼性及び電気的特性が減少する可能性がある。したがって、半導体素子の信頼性及び電気的特性を向上させるための多い研究が進行されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許第１０，９３０，７４０ Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明が達成しようとする一技術的課題は信頼性及び電気的特性が向上された半導体素子を提供することにある。
【0006】
本発明が解決しようとする課題は以上で言及された課題に制限されなく、言及されないその他の課題は下の記載から該当技術分野で通常の知識を有する者に明確に理解されるべきである。
【課題を解決するための手段】
【0007】
本発明の一実施形態による半導体素子は第１半導体物質を含む半導体基板、前記半導体基板の上のゲート構造体、及び前記半導体基板及び前記ゲート構造体の間の第２半導体物質を含む半導体パターンを含み、前記半導体パターンは前記半導体基板と接触し、前記ゲート構造体は前記半導体パターンの一部を貫通し、前記半導体基板と離隔し、前記第１半導体物質は前記第２半導体物質と互いに異なることができる。
【0008】
本発明の他の一実施形態による半導体素子は素子分離膜によって定義されるフィン（Ｆｉｎ）部分を含む半導体基板、前記フィン部分上のゲート構造体、前記フィン部分及び前記ゲート構造体の間に配置されるシリコン－ゲルマニウム（ＳｉＧｅ）パターン、前記シリコン－ゲルマニウム（ＳｉＧｅ）パターンは一対の不純物領域を含み、前記一対の不純物領域と各々接触する一対のコンタクトを含み、前記シリコン－ゲルマニウム（ＳｉＧｅ）パターンは上部にリセス部（ｒｅｃｅｓｓｅｄ ｐａｒｔ）を含み、前記ゲート構造体の一部は前記リセス部を満たし、前記不純物領域は前記シリコン－ゲルマニウム（ＳｉＧｅ）パターンの上部に配置され、前記一対のコンタクトは前記半導体基板と離隔することができる。
【0009】
本発明のその他の一実施形態によるセル領域上のセル活性パターン、及び前記セル領域周辺の周辺領域上で素子分離膜によって定義される周辺活性領域を含む半導体基板、前記半導体基板内で、前記セル活性パターンを横切るワードラインＷＬ、前記半導体基板上で、前記ワードラインと交差するビットラインＢＬ、前記セル活性パターンの各々の中心部上で、前記ビットラインの各々と連結されるビットラインコンタクト、前記セル活性パターンの各々の両端部上のストレージノードコンタクト、前記ストレージノードコンタクト上のランディングパッド、前記ランディングパッド上のキャパシタ及び前記半導体基板の上のゲート構造体及び前記半導体基板及び前記ゲート構造体の間に配置される周辺活性パターンを含み、前記周辺活性パターンは一対の不純物領域を含み、前記一対の不純物領域と各々連結される一対のコンタクトを含み、前記一対のコンタクトは貫通プラグとコンタクトパッドを含み、前記周辺活性パターンは上部にリセス部（ｒｅｃｅｓｓｅｄ ｐａｒｔ）を含み、前記ゲート構造体の一部は前記リセス部を満たし、前記不純物領域は前記周辺活性パターンの上部に配置され、前記一対のコンタクトは前記半導体基板と離隔し、前記セル活性パターンは第１半導体物質を含み、前記周辺活性パターンは第２半導体物質を含むことができる。
【発明の効果】
【0010】
本発明の概念による半導体素子によれば、電気的特性が向上され、半導体素子の信頼性が増加することができる。
【図面の簡単な説明】
【0011】
【図1】本発明の実施形態による半導体素子のブロック図である。
【図2】本発明の実施形態による半導体素子の平面図である。
【図4】本発明の実施形態及び比較例の電圧印加に応じるホール移動度を示すグラフである。
【図5A】本発明の実施形態による半導体素子の製造方法を示す図面である。
【図5B】本発明の実施形態による半導体素子の製造方法を示す図面である。
【図5C】本発明の実施形態による半導体素子の製造方法を示す図面である。
【図5D】本発明の実施形態による半導体素子の製造方法を示す図面である。
【図5E】本発明の実施形態による半導体素子の製造方法を示す図面である。
【図5F】本発明の実施形態による半導体素子の製造方法を示す図面である。
【図5G】本発明の実施形態による半導体素子の製造方法を示す図面である。
【図5H】本発明の実施形態による半導体素子の製造方法を示す図面である。
【図5I】本発明の実施形態による半導体素子の製造方法を示す図面である。
【図5J】本発明の実施形態による半導体素子の製造方法を示す図面である。
【図6】本発明の実施形態による半導体素子の平面図である。
【発明を実施するための形態】
【0012】
以下、添付した図面を参照して本発明の例示的な実施形態を説明することによって、本発明を詳細に説明する。
【0013】
図１は本発明の実施形態による半導体素子のブロック図である。
【0014】
図１を参照すれば、半導体素子はセルブロックＣＢ及びセルブロックＣＢの各々の周囲を囲む周辺ブロックＰＢを含むことができる。半導体素子はメモリ素子であり、セルブロックＣＢの各々はメモリ集積回路のようなセル回路を含むことができる。周辺ブロックＰＢはセル回路の動作に必要である様々な周辺回路を含むことができ、周辺回路はセル回路に電気的に連結されることができる。
【0015】
周辺ブロックＰＢはセンスアンプ回路ＳＡ、サブ－ワードラインドライバー回路ＳＷＤを含むことができる。一例として、センスアンプ回路ＳＡはセルブロックＣＢを介して互いに対向することができ、サブ－ワードラインドライバー回路ＳＷＤはセルブロックＣＢを介して互いに対向することができる。周辺ブロックＰＢはセンスアンプ駆動用電源及び接地ドライバー回路をさらに含むことができるが、本発明の概念はこれに限定されない。
【0016】
【0017】
【0018】
半導体基板１００は周辺領域ＰＲを含むことができる。周辺領域ＰＲは図１の周辺ブロックＰＢが提供される半導体基板１００の一領域であり得る。半導体基板１００は第１半導体物質を含むことができる。第１半導体物質は、例えばシリコンを含むことができる。半導体基板１００は、例えばシリコン基板やＳＯＩ（Ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板であり得る。
【0019】
半導体基板１００はフィン（Ｆｉｎ）部分を含むことができる。フィン（Ｆｉｎ）部分は素子分離膜１２０によって定義され、半導体パターン１０１が配置される半導体基板１００の一領域であり得る。フィン（Ｆｉｎ）部分は本明細書で周辺活性領域（Ｆｉｎ）とも称されることができる。本明細書で、第１方向Ｄ１はフィン（Ｆｉｎ）部分の上面と垂直になる一方向として定義される。本明細書で、第１方向Ｄ１はフィン（Ｆｉｎ）部分の上面と垂直になる一方向として定義される。第３方向Ｄ３はフィン（Ｆｉｎ）部分の上面と平行であり、第２方向Ｄ２と垂直になる一方向として定義される。
【0020】
素子分離膜１２０が半導体基板１００上に配置されることができる。素子分離膜１２０は、一例としてシリコン酸化物、シリコン窒化物、及び／又はシリコン酸窒化物を含むことができる。
【0021】
半導体基板１００上に半導体パターン１０１が配置されることができる。半導体パターン１０１は本明細書で周辺活性パターン１０１とも称されることができる。半導体パターン１０１と半導体基板１００との間には境界面が観察されることができる。第２半導体物質は第１半導体物質と異なる半導体物質を含むことができる。第２半導体物質は、例えばシリコン－ゲルマニウム（ＳｉＧｅ）を含むことができる。即ち、半導体パターン１０１は＜１００＞、又は＜１１０＞等の格子方向を有するシリコン－ゲルマニウムパターンであり得る。半導体パターン１０１の厚さＴＨは５００Å乃至７００Åであり得る。半導体パターン１０１の側面は素子分離膜１２０の側壁と接触することができる。また、素子分離膜１２０は素子分離膜１２０の上面のレベルが半導体パターン１０１の上面のレベルと同一な部分を有することができる。
【0022】
半導体パターン１０１は対向する第１面Ｌ１及び第２面Ｌ２を含み、第２面Ｌ２は半導体基板１００と接触することができる。半導体パターン１０１の第１面Ｌ１及び第２面Ｌ２は各々半導体パターン１０１の上面及び下面に対応されることができる。
【0023】
半導体パターン１０１はチャンネル領域ＤＰ及び一対の不純物領域１１０を含むことができる。半導体パターン１０１のチャンネル領域ＤＰ及び一対の不純物領域１１０を除いた他の領域はボディー領域として定義される。一対の不純物領域１１０はソース／ドレーン領域に対応されることができる。チャンネル領域ＤＰ及び不純物領域１１０は半導体パターン１０１の上部に配置されることができる。
【0024】
半導体パターン１０１のボディー領域は第１導電形を有し、不純物領域１１０は第２導電形を有することができる。第１導電形と第２導電形は異なることができる。一例として、第１導電形はＮ形であり、第２導電形はＰ形であり得る。一対の不純物領域１１０は後述するゲート構造体ＧＳの第２部分Ｐ２を介して第２方向Ｄ２に沿って互いに離隔されるように配置されることができる。
【0025】
半導体パターン１０１は上部にリセス部ＲＥを含むことができる。例えば、リセス部ＲＥの形状は、断面視において方形の形状を有することができる。リセス部ＲＥの断面の形状は示した形状に限定されず、丸い形状を含むことができる。
【0026】
ゲート構造体ＧＳは半導体パターン１０１上に配置され、半導体基板１００と離隔されるように配置されることができる。ゲート構造体ＧＳ及び一対の不純物領域１１０はトランジスタを構成することができる。
【0027】
ゲート構造体ＧＳは半導体パターン１０１の一部を貫通して配置されることができる。ゲート構造体ＧＳの一部はリセス部ＲＥを満たすことができる。また、ゲート構造体ＧＳは第３方向Ｄ３に延長されることができる。ゲート構造体ＧＳは半導体基板１００とは離隔して配置されることができる。
【0028】
具体的に、ゲート構造体ＧＳは一体に連結される第１部分Ｐ１と第２部分Ｐ２を含むことができる。第１部分Ｐ１は第２部分Ｐ２上に配置されることができる。ゲート構造体ＧＳの第２部分Ｐ２は半導体パターン１０１の第１面Ｌ１より下に配置されるゲート構造体ＧＳの一部であり得る。ゲート構造体ＧＳの第１部分Ｐ１は半導体パターン１０１の第１面Ｌ１上に配置されるゲート構造体ＧＳの残りの部分であり得る。第２部分Ｐ２は第１部分Ｐ１から突出された部分であり得る。第１部分Ｐ１は第２方向Ｄ２に沿う第１幅Ｗ１を有することができ、第２部分Ｐ２は第２方向Ｄ２に沿う第２幅Ｗ２を有することができる。第２幅Ｗ２は第１幅Ｗ１より小さいことができる。第２幅Ｗ２はリセス部ＲＥの第２方向Ｄ２に沿う幅と対応されることができる。
【0029】
ゲート構造体ＧＳは半導体パターン１０１上に順に積層されるゲート絶縁パターンＧＩ、導電パターンＣＰ、ゲートパターン３１０、金属含有パターン３３０、及びキャッピングパターン３５０を含むことができる。
【0030】
ゲート構造体ＧＳの第１部分Ｐ１は半導体パターン１０１の第１面Ｌ１上に配置されるゲート絶縁パターンＧＩの一部、導電パターンＣＰの一部、ゲートパターン３１０の一部、金属含有パターン３３０、及びキャッピングパターン３５０を含むことができる。ゲート構造体ＧＳの第２部分Ｐ２は半導体パターン１０１のリセス部ＲＥを満たすゲート絶縁パターンＧＩの残り、導電パターンＣＰの残り、ゲートパターン３１０の残りを含むことができる。ゲート構造体ＧＳの第２部分Ｐ２は半導体パターン１０１の第１面Ｌ１と同一であるか、或いは低い位置に配置されるゲート構造体ＧＳの部分であり得る。
【0031】
ゲート絶縁パターンＧＩはリセス部ＲＥの底面及び内側面の形状に沿って埋め込まれることができる。ゲート絶縁パターンＧＩはリセス部ＲＥの外にも延長されて半導体パターン１０１の第１面Ｌ１と接することができる。ゲート絶縁パターンＧＩは高誘電物質を含むことができる。一例として、高誘電物質はハフニウム酸化物（ＨｆＯ）、ハフニウムシリケート（ＨｆＳｉＯ）、ハフニウム酸化窒化物（ＨｆＯＮ）、ハフニウムシリコン酸化窒化物（ＨｆＳｉＯＮ）、ランタン酸化物（ＬａＯ）、ランタンアルミニウム酸化物（ＬａＡｌＯ）、ジルコニウム酸化物（ＺｒＯ）、ジルコニウムシリケート（ＺｒＳｉＯ）、ジルコニウム酸化窒化物（ＺｒＯＮ）、ジルコニウムシリコン酸化窒化物（ＺｒＳｉＯＮ）、タンタル酸化物（ＴａＯ）、チタニウム酸化物（ＴｉＯ）、バリウムストロンチウムチタニウム酸化物（ＢａＳｒＴｉＯ）、バリウムチタニウム酸化物（ＢａＴｉＯ）、ストロンチウムチタニウム酸化物（ＳｒＴｉＯ）、イットリウム酸化物（ＹＯ）、アルミニウム酸化物（ＡｌＯ）、及び鉛スカンジウムタンタル酸化物（ＰｂＳｃＴａＯ）の中で少なくとも１つを含む物質であり得る。
【0032】
導電パターンＣＰがリセス部ＲＥの一部を満たし、ゲート絶縁パターンＧＩ上に配置されることができる。導電パターンＣＰはゲート絶縁パターンＧＩの埋め込み形状と類似でることができる。一例として、導電パターンＣＰはアルミニウム（Ａｌ）、アルミニウム酸化膜、チタニウム窒化物（ＴｉＮ）、タングステン窒化物（ＷＮ）、又はルテニウム酸化物（ＲｕＯ２）の中で選択される少なくとも１つを含むことができる。
【0033】
ゲートパターン３１０が導電パターンＣＰ上に配置されることができる。ゲートパターン３１０はリセス部ＲＥ内でゲート絶縁パターンＧＩ及び導電パターンＣＰが埋め込まれた部分以外の領域を満たし、Ｔ字形状を有することができる。ゲートパターン３１０は、一例として不純物がドーピングされるか、或いはドーピングされないポリシリコンを含むことができる。
【0034】
金属含有パターン３３０がゲートパターン３１０上に配置されることができる。金属含有パターン３３０の下面はゲートパターン３１０の上面と互いに接することができる。金属含有パターン３３０は、一例として、金属（タングステン、チタニウム、タンタル等）を含むことができる。
【0035】
キャッピングパターン３５０が金属含有パターン３３０に配置されることができる。キャッピングパターン３５０の下面は金属含有パターン３３０の上面と互いに接することができる。キャッピングパターン３５０は、一例として窒化物を含むことができる。
【0036】
ゲート構造体ＧＳの第１幅Ｗ１は第２方向Ｄ２に沿うゲートパターン３１０の上部の第２方向Ｄ２に沿う幅、金属含有パターン３３０の第２方向Ｄ２に沿う幅及びキャッピングパターン３５０の第２方向Ｄ２に沿う幅と対応されることができる。
【0037】
一対のスペーサー構造体ＳＰＧがゲート構造体ＧＳの第１部分Ｐ１の両側面上に各々配置されることができる。一対のスペーサー構造体ＳＰＧの各々は第１スペーサーＳＰ１及び第２スペーサーＳＰ２を含むことができる。
【0038】
一対の第１スペーサーＳＰ１がゲート構造体ＧＳの第１部分Ｐ１の両側面の上に各々配置されることができる。第１スペーサーＳＰ１はゲート構造体ＧＳの第１部分Ｐ１の側面を覆い、上面を露出させることができる。第１スペーサーＳＰ１は半導体パターン１０１の第１面Ｌ１上に配置されることができる。第１スペーサーＳＰ１の各々はシリコン窒化物を含むことができる。
【0039】
一例として、一対の第１スペーサーＳＰ１の各々は単一膜又は多重膜で成されることができる。
【0040】
一対の第２スペーサーＳＰ２が第１スペーサーＳＰ１上に配置されることができる。第２スペーサーＳＰ２は第１スペーサーＳＰ１に比べてゲート構造体ＧＳの中心から距離が遠く配置されることができる。第２スペーサーＳＰ２は半導体パターン１０１の第１面Ｌ１上に配置されることができる。第２スペーサーＳＰ２は、一例としてシリコン酸化物を含むことができる。第１スペーサーＳＰ１及び第２スペーサーＳＰ２は第３方向Ｄ３に延長されることができる。
【0041】
層間絶縁膜ＧＣが素子分離膜１２０及び半導体パターン１０１上に配置されることができる。層間絶縁膜ＧＣはゲート構造体ＧＳ及びスペーサー構造体ＳＰＧを覆うことができる。層間絶縁膜ＧＣは、一例としてシリコン窒化物及びシリコン酸化物の中で少なくとも１つを含むことができる。
【0042】
周辺キャッピング層ＰＣが層間絶縁膜ＧＣの上面を覆うことができる。周辺キャッピング層ＰＣはシリコン窒化物、シリコン酸化物、及びシリコン酸窒化物の中で少なくとも１つを含むことができる。図示せずが、周辺キャッピング層ＰＣ上に複数の配線層が含まれることができる。
【0043】
一対のコンタクトＣＴが半導体パターン１０１上に配置されることができる。
【0044】
一対のコンタクトＣＴは貫通プラグＰＰ及びコンタクトパッドＳＣを含むことができる。貫通プラグＰＰは各々第１方向Ｄ１に沿って周辺キャッピング層ＰＣ、層間絶縁膜ＧＣを貫通し、半導体パターン１０１の不純物領域１１０まで延長されることができる。貫通プラグＰＰは半導体パターン１０１の上部を貫通することができる。貫通プラグＰＰはタングステンと金属含有物質を含むことができる。
【0045】
貫通プラグＰＰは拡散防止パターン３４２及び拡散防止パターン３４２上の金属パターン３４３を含むことができる。拡散防止パターン３４２は金属パターン３４３と周辺キャッピングパターンＰＣ、層間絶縁膜ＧＣ、及び半導体パターン１０１の間に介在されることができる。
【0046】
拡散防止パターン３４２は、一例として金属窒化物（ＴｉＮ、ＴＳＮ、ＴａＮ等）を含むことができる。金属パターン３４３はタングステン、アルミニウム等のような金属物質を含むことができる。
【0047】
一対の貫通プラグＰＰの下端領域上に各々コンタクトパッドＳＣが配置されることができる。コンタクトパッドＳＣは不純物領域１１０と直接的に接触する部分であり得る。コンタクトパッドＳＣは、断面視において一例として５角形の形状を有することができる。コンタクトパッドＳＣは、示した形状に限定されなく、様々な形状を有することができる。コンタクトパッドＳＣはシリサイド（Ｓｉｌｉｃｉｄｅ）を含み、シリサイドは金属とシリコンの化合物であり得る。シリサイドはコバルト、チタニウム、ニッケル（Ｃｏ、Ｔｉ、Ｎｉ）等の金属を含むことができる。
【0048】
既存の半導体素子はチャンネル領域をシリコン基板に形成した。これとは異なりに、本発明はチャンネル領域をシリコン－ゲルマニウム（ＳｉＧｅ）パターン内に形成した。したがって、圧縮応力が増加することによってホールの移動度（ｍｏｂｉｌｉｔｙ）が増加する。そして、チャンネル領域をシリコン－ゲルマニウムパターンに形成することによって、バンドギャップが既存のシリコン基板に比べて２００ｍＶ減少して閾値電圧調節が容易になった。また、シリコン－ゲルマニウムパターンでゲルマニウム濃度が高いほど、コンタクト抵抗が改善されることができる。
【0049】
図４は本発明の実施形態及び比較例の電圧印加に応じるホール移動度を示すグラフである。
【0050】
実施例１（ＥＸ１）は＜１１０＞の格子方向を有するＳｉＧｅパターンを図３の半導体パターン１１０として使用した。実施例２（ＥＸ２）は＜１００＞の格子方向を有するＳｉＧｅパターンを図３の半導体パターン１１０として使用した。比較例（ＰＥ）は、実験例１（ＥＸ１）及び実験例２（ＥＸ２）と異なりに、半導体パターン１１０が省略された。比較例（ＰＥ）は＜１１０＞の格子方向を有するフィン部分（Ｆｉｎ）にチャンネル領域、及びソース／ドレーン領域を形成した。実施例１（ＥＸ１）、実施例２（ＥＸ２）は先に図３で説明したようにゲート構造体ＧＳの一部が半導体パターン１１０内に埋め込まれた形状を有する。比較例（ＰＥ）はゲート構造体ＧＳの一部がフィン部分（Ｆｉｎ）に埋め込まれた形状を有する。
【0051】
実施例１（ＥＸ１）及び実施例２（ＥＸ２）を比較例（ＰＥ）と比較すれば、実施例１（ＥＸ１）及び実施例２（ＥＸ２）のホール移動度が既比較例（ＰＥ）のホール移動度より大きく観察された。実施例２（ＥＸ２）は比較例（ＰＥ）より約２０％増加されたホール移動度を示した。実施例１（ＥＸ１）は実施例２（ＥＸ２）より約２５％増加されたホール移動度を示した。
【0052】
Ｓｉと異なる物質であるＳｉＧｅパターンがＳｉ基板上に形成されることによって、形成されたＳｉＧｅパターンに圧縮応力が増加することができる。ＳｉＧｅパターンに圧縮応力が増加することによって、ＳｉＧｅパターンをチャンネル領域として利用する時にホールの移動度が増加し、電流の流れが改善されることができる。
【0053】
【0054】
図５Ａを参照すれば、先ず半導体基板１００上に活性領域を定義する素子分離膜１２０を形成する。素子分離膜１２０はＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）工程と素子分離工程を利用して形成されることができる。
【0055】
具体的に、半導体基板１００上に図示せずが、素子分離領域に該当する部位を選択的に露出させるマスクパターンを形成する。マスクパターンを蝕刻マスクとして使用して半導体基板１００を蝕刻することによって、素子分離用トレンチを形成する。素子分離用トレンチが形成されることによって、半導体基板１００の上部にフィン部分（Ｆｉｎ）が形成されることができる。その後、トレンチ内部にシリコン酸化物及びシリコン窒化物と物質を埋め込んだ後、平坦化することによって素子分離膜１２０を形成する。その後、マスクパターンを除去することによって素子分離膜１２０がフィン部分（Ｆｉｎ）を囲む形状を有するようにする。
【0056】
図５Ｂを参照すれば、半導体基板１００上に半導体パターン１０１を形成する。半導体パターン１０１はシリコン－ゲルマニウム（ＳｉＧｅ）を含むことができる。半導体パターン１０１の厚さは５００Å～７００Åの間であり得る。
【0057】
半導体パターン１０１はフィン部分（Ｆｉｎ）にＧｅを高い濃度で注入後、再結晶化過程を経て形成されることができる。
【0058】
半導体パターン１０１はフィン部分（Ｆｉｎ）を一部蝕刻した後に、フィン部分（Ｆｉｎ）上にエピタキシアル成長（ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）工程によって形成されることができる。エピタキシアル成長工程は液状エピタキシ、気相エピタキシ、及び分子ビームエピタキシ工程を含むことができる。
【0059】
上のように半導体パターン１０１を形成することによって、半導体パターン１０１の上面と、セルブロックＣＢの半導体基板１００の上面と段差が生じることを防止することができる。
【0060】
半導体パターン１０１の形成過程で又は形成の後に、５価の不純物を注入することによって、Ｎ形のボディー領域を形成することができる。
【0061】
図５Ｃを参照すれば、半導体パターン１０１の上面にリセス部ＲＥが形成されることができる。図示しなかったが、リセス部ＲＥが形成される部分を選択的に露出させるマスクパターンを形成する。その後、マスクパターンを蝕刻マスクとして使用して半導体パターン１０１を選択的に蝕刻することによって、リセス部ＲＥを形成する。リセス部ＲＥを形成することは、乾式又は湿式蝕刻工程を利用して形成されることができる。一方、リセス部ＲＥの形状は図面に示した形状に限定されず、丸い形状を含むことができる。
【0062】
半導体パターン１０１は図示しなかったが、マスクパターンをイオン注入マスクとして使用して一例として、３価（ｔｒｉｖａｌｅｎｔ）の不純物を注入することによってチャンネル領域ＤＰを形成することができる。一部の実施形態によれば、チャンネル領域ＤＰを形成するために不純物を注入する工程は省略されることができる。図５Ｄを参照すれば、ゲート絶縁層ＧＩｐがリセス部ＲＥの内部に埋め込まれることができる。ゲート絶縁層ＧＩｐは熱酸化工程を通じて形成された物質を含むことができる。ゲート絶縁層ＧＩｐはリセス部ＲＥの形状に沿って内部に埋め込まれた形態であり得る。但し、ゲート絶縁パターンＧＩはリセス部ＲＥの内部全部を満たすことではない。ゲート絶縁パターンＧＩの下面は素子分離膜１２０及び半導体パターン１０１の上面と接することができる。
【0063】
図５Ｅを参照すれば、ゲート絶縁層ＧＩｐ上に導電層ＣＰｐ及びゲート層３１０ｐが順に形成されることができる。
【0064】
導電層ＣＰｐはパターニング工程を通じてゲート絶縁層ＧＩｐ及びゲート層３１０ｐの間に形成されることができる。導電層ＣＰｐの側壁は素子分離膜１２０及びゲート絶縁層ＧＩｐの側壁と整列されることができる。導電層ＣＰｐは先ず埋め込まれたゲート絶縁層ＧＩｐの形状に沿って埋め込まれることができる。
【0065】
ゲート層３１０ｐの一部はリセス部ＲＥを埋め込む。ゲート層３１０ｐは低圧化学気相蒸着工程、化学気相蒸着工程、スパッタリング工程、プラズマ増大化学気相蒸着工程、パルスレーザー蒸着工程、又は原子層積層工程を利用して蒸着されることができる。ゲート層３１０ｐはポリシリコンを含むことができる。ポリシリコンを形成する時、インシチュー（ｉｎ－ｓｉｔｕ）ドーピング工程を通じて不純物をドーピングすることによって、ゲート層３１０ｐを完成することができる。
【0066】
図５Ｆを参照すれば、ゲート層３１０ｐ上に金属含有層３３０ｐ及びキャッピング層３５０ｐが順に形成されることができる。
【0067】
図５Ｆ及び図５Ｇを参照すれば、ゲート絶縁層ＧＩｐ、導電層ＣＰｐ、ゲート層３１０ｐ、金属含有層３３０ｐ、及びキャッピング層３５０ｐがパターニングされて各々ゲート絶縁パターンＧＩ、導電パターンＣＰ、ゲートパターン３１０、金属含有パターン３３０、及びキャッピングパターン３５０が形成されることができる。パターニング工程は、一例としてマスクパターンを利用した蝕刻工程を含み、半導体パターン１０１の第１面Ｌ１が露出される時まで進行されることができる。マスクパターンによって保護されるゲート絶縁層ＧＩｐ、導電層ＣＰｐ、ゲート層３１０ｐ、金属含有層３３０ｐ、及びキャッピング層３５０ｐの幅Ｗ１はリセス部ＲＥの幅Ｗ２より大きくなるように調節されることができる。ゲート絶縁パターンＧＩ、導電パターンＣＰ、ゲートパターン３１０、金属含有パターン３３０、及びキャッピングパターン３５０が形成されることによってゲート構造体ＧＳが形成されることができる。
【0068】
図５Ｈを参照すれば、ゲート構造体ＧＳの両側上に一対のスペーサー構造体ＳＰＧが各々形成されることができる。具体的に、第１スペーサーＳＰ１がゲート構造体ＧＳの側面上に形成された後に、第２第１スペーサーＳＰ１上にスペーサーＳＰ２が形成されることができる。第１スペーサーＳＰ１と第２スペーサーＳＰ２の下面は半導体パターン１０１の第１面Ｌ１と接することができる。
【0069】
図５Ｉを参照すれば、半導体パターン１０１の上部に一対の不純物領域１１０が形成されることができる。具体的に、一対の不純物領域１１０はゲート構造体ＧＳをマスクとして使用して露出されてある第１面Ｌ１の表面に、一例として３価（ｔｒｉｖａｌｅｎｔ）の不純物をイオン注入することによって形成されることができる。
【0070】
図５Ｊを参照すれば、素子分離膜１２０及び半導体パターン１０１上に配置され、ゲート構造体ＧＳを覆う層間絶縁膜ＧＣと層間絶縁膜ＧＣ上に配置された周辺キャッピング層ＰＣが形成されることができる。
【0071】
再び図３を参照すれば、コンタクトＣＴがゲート構造体ＧＳの両側に各々形成されることができる。コンタクトＣＴは周辺キャッピング層ＰＣ、層間絶縁膜ＧＣ、及び半導体パターン１０１を蝕刻して形成された空間に形成されることができる。具体的に、周辺キャッピングパターンＰＣ、層間絶縁膜ＧＣ、及び半導体パターン１０１をエッチングして形成された空間にコンタクトパッドＳＣを形成する。その後、コンタクトパッドＳＣ上に貫通プラグＰＰを形成することによって、コンタクトＣＴを形成することができる。
【0072】
図６は本発明の実施形態による半導体素子の平面図である。
【0073】
【0074】
【0075】
セル活性パターンＣＡＣＴが基板１００のセル領域ＣＲ上に配置されることができる。平面視において、セル活性パターンＣＡＣＴは第２方向Ｄ２及び第３方向Ｄ３に沿って互いに離隔されることができる。セル活性パターンＣＡＣＴは、基板１００の底面に平行であり、第２方向Ｄ２及び第３方向Ｄ３に交差する第４方向Ｄ４に延長されるバー（ｂａｒ）形状を有することができる。
【0076】
素子分離膜１２０がセル領域ＣＲ上でセル活性パターンＣＡＣＴの間に配置されることができる。素子分離膜１２０は基板１００内に配置されてセル活性パターンＣＡＣＴを定義することができる。セル活性パターンＣＡＣＴは基板１００の一部であり得る。
【0077】
セル活性パターンＣＡＣＴは第１半導体物質を含むことができる。第１半導体物質はシリコンを含むことができる。
【0078】
ワードラインＷＬがセル領域ＣＲ上でセル活性パターンＣＡＣＴ及び素子分離膜１２０を横切ることができる。ワードラインＷＬはセル活性パターンＣＡＣＴ及び素子分離膜１２０に形成されたグルーブ内に配置されることができる。ワードラインＷＬは第２方向Ｄ２に延長されることができ、第３方向Ｄ３に沿って互いに離隔されることができる。ワードラインＷＬは基板１００内に埋め込まれることができる。
【0079】
第１セル不純物領域１１０ｂ及び第２セル不純物領域１１０ｃがセル活性パターンＣＡＣＴ内に提供されることができる。第１セル不純物領域１１０ｂの各々はセル活性パターンＣＡＣＴの各々を横切る一対のワードラインＷＬの間に提供されることができる。第２セル不純物領域１１０ｃはセル活性パターンＣＡＣＴの各々の両縁領域内に提供されることができる。
【0080】
バッファパターン３０６が基板１００上でセル活性パターンＣＡＣＴ、素子分離膜１２０、及びワードラインＷＬを覆うことができる。バッファパターン３０６は、一例としてシリコン酸化物、シリコン窒化物、及び／又はシリコン酸窒化物を含むことができる。
【0081】
ビットラインＢＬがバッファパターン３０６上に配置されることができる。ビットラインＢＬは第３方向Ｄ３に沿って延長されることができ、第２方向Ｄ２に沿って互いに離隔されることができる。ビットラインＢＬの各々は順に積層されたバリアーパターン３３１及び金属含有パターン３３０を含むことができる。
【0082】
セルポリシリコンパターン３１０ｃがビットラインＢＬとバッファパターン３０６との間に介在されることができる。セルポリシリコンパターン３１０ｃは図３のゲートパターン３１０と同一な物質を含むことができる。図示されなかったが、バリアーパターン３３１と対応するセルポリシリコンパターン３１０ｃの間に第１セルオーミックパターンが提供されることができる。第１セルオーミックパターンは、一例としてシリサイドを含むことができる。
【0083】
ビットラインコンタクトＤＣがビットラインＢＬと第１セル不純物領域１１０ｂとの間に各々介在されることができる。ビットラインＢＬはビットラインコンタクトＤＣによって第１セル不純物領域１１０ｂに電気的に連結されることができる。ビットラインコンタクトＤＣは不純物がドーピングされるか、或いはドーピングされないポリシリコンを含むことができる。
【0084】
ビットラインコンタクトＤＣはリセス部ＲＥ内に配置されることができる。リセス部ＲＥは第１セル不純物領域１１０ｂの上部及びこれに隣接する素子分離膜１２０の上部に提供されることができる。第１埋め込み絶縁パターン３１４ｃ及び第２埋め込み絶縁パターン３１５ｃはリセス部ＲＥ内の残部を満たすことができる。
【0085】
セルキャッピングパターン３５０ｃがビットラインＢＬの各々の上で第２方向Ｄ２に延長されることができる。セルキャッピングパターン３５０ｃは、一例としてシリコン窒化物を含むことができる。
【0086】
セルポリシリコンパターン３１０ｃの各々の側面、ビットラインコンタクトＤＣの各々の上部側面、ビットラインＢＬの各々の側面、及びセルキャッピングパターン３５０ｃの側面がビットラインスペーサーＳＰｃで覆われることができる。ビットラインスペーサーＳＰｃはビットラインＢＬの各々の上で第１方向Ｄ１に沿って延長されることができる。
【0087】
ビットラインスペーサーＳＰｃは互いに離隔された第１サブスペーサー３２１及び第２サブスペーサー３２５を含むことができる。一例として、第１サブスペーサー３２１及び第２サブスペーサー３２５はエアギャップＡＧによって離隔されることができる。第１サブスペーサー３２１はビットラインＢＬの各々の側面に接することができ、キャッピングパターン３５０の側面上に延長されることができる。第２サブスペーサー３２５は第１サブスペーサー３２１の側面に沿って提供されることができる。第１及び第２サブスペーサー３２１、３２５の各々は、一例としてシリコン窒化物を含むことができる。
【0088】
上部スペーサー３６０が第１サブスペーサー３２１の側面を覆うことができ、第２サブスペーサー３２５の上面に延長されることができる。上部スペーサー３６０はエアギャップＡＧをさらに覆うことができる。
【0089】
ストレージノードコンタクトＢＣがビットラインＢＬの中で互いに隣接するビットラインＢＬの間に介在されることができる。ストレージノードコンタクトＢＣは第２方向Ｄ２及び第３方向Ｄ３に互いに離隔されることができる。ストレージノードコンタクトＢＣは不純物がドーピングされるか、或いはドーピングされないポリシリコンを含むことができる。
【0090】
第２セルオーミックパターン３４１ｃがストレージノードコンタクトＢＣの各々の上に配置されることができる。第２セルオーミックパターン３４１ｃは、一例としてシリサイドを含むことができる。
【0091】
セル拡散防止パターン３４２ｃが第２セルオーミックパターン３４１ｃ、ビットラインスペーサーＳＰｃ、及びセルキャッピングパターン３５０ｃをコンフォーマルに覆うことができる。セル拡散防止パターン３４２ｃは図３の拡散防止パターン３４２と同一な物質を含むことができる。セル拡散防止パターン３４２ｃは、一例として、金属窒化物（ＴｉＮ、ＴＳＮ、ＴａＮ等）を含むことができる。第２セルオーミックパターン３４１ｃがセル拡散防止パターン３４２ｃとストレージノードコンタクトＢＣの各々の間に介在されることができる。
【0092】
ランディングパッドＬＰがストレージノードコンタクトＢＣ上に各々配置されることができる。ランディングパッドＬＰは第２方向Ｄ２及び第３方向Ｄ３に互いに離隔されることができる。ランディングパッドＬＰは金属（例えば、タングステン）を含むことができる。
【0093】
充填パターン４００がランディングパッドＬＰの各々を囲むことができる。充填パターン４００は互いに隣接するランディングパッドＬＰの間に介在されることができる。
【0094】
下部電極ＢＥがランディングパッドＬＰ上に各々配置されることができる。下部電極ＢＥは不純物がドーピングされたポリシリコン、チタニウム窒化物のような金属窒化物、及びタングステン、アルミニウム及び銅と金属膜の中で少なくとも１つを含むことができる。下部電極ＢＥの各々は円柱形状であるか、或いは中空のシリンダー或いはカップ形状を有することができる。上部支持パターンＳＳ１が下部電極ＢＥの上部側壁を支持することができ、下部支持パターンＳＳ２が下部電極ＢＥの下部側壁を支持することができる。上部及び下部支持パターンＳＳ１、ＳＳ２はシリコン窒化物、シリコン酸化物、シリコン酸化窒化物のような絶縁材料を含むことができる。
【0095】
蝕刻阻止パターン４２０が下部電極ＢＥの間で充填パターン４００上に提供されることができる。誘電膜ＤＬが下部電極ＢＥの表面と上部及び下部支持パターンＳＳ１、ＳＳ２の表面を覆うことができる。誘電膜ＤＬは一例として、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及び高誘電物質の中で少なくとも１つを含むことができる。上部電極ＴＥが誘電膜ＤＬ上に配置されることができ、下部電極ＢＥの間の空間を満たすことができる。上部電極ＴＥは不純物がドーピングされたポリシリコン膜、不純物がドーピングされたシリコンゲルマニウム膜、チタニウム窒化物のような金属窒化物、及びタングステン、アルミニウム及び銅と金属膜の中で少なくとも１つを含むことができる。下部電極ＢＥ、誘電膜ＤＬ、及び上部電極ＴＥはキャパシタＣＡを構成することができる。
【0096】
以上、説明したように、本発明の実施形態による半導体素子はシリコン－ゲルマニウム（ＳｉＧｅ）パターン及びシリコン－ゲルマニウム（ＳｉＧｅ）パターン上のトランジスタを含むことができる。トランジスタのチャンネル領域及びソース／ドレーン領域がシリコン－ゲルマニウム（ＳｉＧｅ）パターン内に提供されることができる。シリコン－ゲルマニウム（ＳｉＧｅ）パターンをチャンネルとして利用することによって、シリコンをチャンネルとして利用することに比べてホールの移動度（ｍｏｂｉｌｉｔｙ）が増加することができる。シリコン－ゲルマニウム（ＳｉＧｅ）パターンをソース／ドレーン領域として利用することによって、コンタクト連結の時、シリコンをチャンネルとして利用することに比べてコンタクト抵抗が減少することができる。その結果、電気的特性が向上され、半導体素子の信頼性が増加することができる。
【0097】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須の特徴を変更しなくとも他の具体的な形態に実施されることができることを理解することができる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的ではないことと理解しなければならない。
【符号の説明】
【0098】
１００ 半導体基板
３１０ ゲートパターン
３３０ 金属含有パターン
３５０ キャッピングパターン
ＧＩ ゲート絶縁パターン
１０１ 半導体パターン
ＧＳ ゲート構造体
ＣＴ コンタクト
３１０ ゲートパターン
３３０ 金属含有パターン
３５０ キャッピングパターン
ＧＩ ゲート絶縁パターン
１０１ 半導体パターン
ＧＳ ゲート構造体
ＣＴ コンタクト
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図5H】
【図5I】
【図5J】
【図6】
【図7】