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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024127854
(43)【公開日】2024-09-20
(54)【発明の名称】高周波スイッチ回路
(51)【国際特許分類】
H03K 17/0812 20060101AFI20240912BHJP
H03K 17/08 20060101ALI20240912BHJP
【ＦＩ】
H03K17/0812
H03K17/08 C
【審査請求】有
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2024034606
(22)【出願日】2024-03-07
(31)【優先権主張番号】112108596
(32)【優先日】2023-03-08
(33)【優先権主張国・地域又は機関】TW
(71)【出願人】
【識別番号】512078904
【氏名又は名称】立積電子股▲ふん▼有限公司
【氏名又は名称原語表記】ＲｉｃｈＷａｖｅ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｒｐ．
【住所又は居所原語表記】３Ｆ， Ｎｏ．１， Ａｌｌｅｙ ２０， Ｌａｎｅ ４０７， Ｓｅｃｔｉｏｎ ２， Ｔｉｄｉｎｇ Ｂｌｖｄ．， ＮｅｉＨｕ Ｄｉｓｔｒｉｃｔ， Ｔａｉｐｅｉ Ｃｉｔｙ １１４， Ｔａｉｗａｎ，
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100229448
【弁理士】
【氏名又は名称】中槇 利明
(72)【発明者】
【氏名】白 景堯
【テーマコード（参考）】
5J055
【Ｆターム（参考）】
5J055AX32
5J055AX64
5J055BX17
5J055CX03
5J055CX24
5J055DX22
5J055GX01
(57)【要約】 （修正有）
【課題】静電放電（ＥＳＤ）を消散する能力を向上させる高周波スイッチ回路を提供する。
【解決手段】高周波スイッチ回路は、制御回路２２０と、直列回路２１０と、を含む。直列回路は、第１の直列接続群２１１と第２の直列接続群２１２と、を含む。第１の直列接続群は、複数の第１のトランジスタＴ１＿１～Ｔ４＿１を含む。第２の直列接続群は、複数の第２のトランジスタＴ１＿２～Ｔ４＿２を含む。第１のトランジスタの制御端子は、すべて第１の制御ノードＮＤＣ１に結合される。第２のトランジスタの制御端子は、すべて第２の制御ノードＮＤＣ２に結合される。静電放電事象が発生すると、第１の制御ノードの電圧は第２の制御ノードの電圧とは異なる。通常の動作状態では、第１の直列接続群のスイッチ状態と第２の直列接続群のスイッチ状態とは互いに同じである。
【選択図】図３
【解決手段】高周波スイッチ回路は、制御回路２２０と、直列回路２１０と、を含む。直列回路は、第１の直列接続群２１１と第２の直列接続群２１２と、を含む。第１の直列接続群は、複数の第１のトランジスタＴ１＿１～Ｔ４＿１を含む。第２の直列接続群は、複数の第２のトランジスタＴ１＿２～Ｔ４＿２を含む。第１のトランジスタの制御端子は、すべて第１の制御ノードＮＤＣ１に結合される。第２のトランジスタの制御端子は、すべて第２の制御ノードＮＤＣ２に結合される。静電放電事象が発生すると、第１の制御ノードの電圧は第２の制御ノードの電圧とは異なる。通常の動作状態では、第１の直列接続群のスイッチ状態と第２の直列接続群のスイッチ状態とは互いに同じである。
【選択図】図３
【特許請求の範囲】
【請求項1】
複数の第１のトランジスタを含む第１の直列接続群と、
複数の第２のトランジスタを含む第２の直列接続群と、を備える直列回路を含む、高周波スイッチ回路であって、
前記第1のトランジスタの制御端子は、すべて第1の制御ノードに結合され、
前記第2のトランジスタの制御端子は、すべて第2の制御ノードに結合され、
静電放電事象が発生すると、前記第1の制御ノードにおける電圧は、前記第2の制御ノードにおける電圧と異なり、
通常動作状態においては、前記第1の直列接続群のスイッチ状態と前記第2の直列接続群のスイッチ状態とは、互いに同じである、高周波スイッチ回路。
複数の第２のトランジスタを含む第２の直列接続群と、を備える直列回路を含む、高周波スイッチ回路であって、
前記第1のトランジスタの制御端子は、すべて第1の制御ノードに結合され、
前記第2のトランジスタの制御端子は、すべて第2の制御ノードに結合され、
静電放電事象が発生すると、前記第1の制御ノードにおける電圧は、前記第2の制御ノードにおける電圧と異なり、
通常動作状態においては、前記第1の直列接続群のスイッチ状態と前記第2の直列接続群のスイッチ状態とは、互いに同じである、高周波スイッチ回路。
【請求項2】
第１の共通ノードに結合された第１の送信端子と、
第２の共通ノードに結合された第２の送信端子であって、前記第２の送信端子は、前記第２の共通ノードおよび前記第１の共通ノードを通って前記第１の送信端子と第１の伝送路を形成する、第２の送信端子と、をさらに含み、
前記直列回路の第１の端子は、前記第２の共通ノードと結合されている、請求項１に記載の高周波スイッチ回路。
第２の共通ノードに結合された第２の送信端子であって、前記第２の送信端子は、前記第２の共通ノードおよび前記第１の共通ノードを通って前記第１の送信端子と第１の伝送路を形成する、第２の送信端子と、をさらに含み、
前記直列回路の第１の端子は、前記第２の共通ノードと結合されている、請求項１に記載の高周波スイッチ回路。
【請求項3】
前記直列回路の第２の端子は、前記第１の共通ノードと結合されている、請求項２に記載の高周波スイッチ回路。
【請求項4】
前記直列回路の第２の端子は、基準電圧端と結合されている、請求項２に記載の高周波スイッチ回路。
【請求項5】
前記第１のトランジスタの数と前記第２のトランジスタの数の差は、前記第１のトランジスタの数の２０％未満である、請求項1に記載の高周波スイッチ回路。
【請求項6】
前記第１のトランジスタの数は、前記第２のトランジスタの数に等しい、請求項１に記載の高周波スイッチ回路。
【請求項7】
前記第１のトランジスタの数および前記第２のトランジスタの数は、ともに８未満である、請求項１に記載の高周波スイッチ回路。
【請求項8】
前記直列回路は、
前記第１のトランジスタの対応する１つの第１の端子と第２の端子の間に各々結合された複数の第１の整合抵抗と、
前記第２のトランジスタの対応する１つの第１の端子と第２の端子の間に各々結合された複数の第２の整合抵抗と、をさらに含む、請求項１に記載の高周波スイッチ回路。
前記第１のトランジスタの対応する１つの第１の端子と第２の端子の間に各々結合された複数の第１の整合抵抗と、
前記第２のトランジスタの対応する１つの第１の端子と第２の端子の間に各々結合された複数の第２の整合抵抗と、をさらに含む、請求項１に記載の高周波スイッチ回路。
【請求項9】
前記第１の整合抵抗の直列抵抗は、前記第２の整合抵抗の直列抵抗と同じである、請求項８に記載の高周波スイッチ回路。
【請求項10】
前記第１の整合抵抗の抵抗値の誤差および前記第２の整合抵抗の抵抗値の誤差は、２０％未満である、請求項８に記載の高周波スイッチ回路。
【請求項11】
前記直列回路は、
前記第１のトランジスタの対応する１つの前記制御端子と前記第１の制御ノードの間に各々結合された複数の第１のチョークインピーダンス素子と、
前記第２のトランジスタの対応する１つの前記制御端子と前記第２の制御ノードの間に各々結合された複数の第２のチョークインピーダンス素子と、をさらに含む、請求項１に記載の高周波スイッチ回路。
前記第１のトランジスタの対応する１つの前記制御端子と前記第１の制御ノードの間に各々結合された複数の第１のチョークインピーダンス素子と、
前記第２のトランジスタの対応する１つの前記制御端子と前記第２の制御ノードの間に各々結合された複数の第２のチョークインピーダンス素子と、をさらに含む、請求項１に記載の高周波スイッチ回路。
【請求項12】
前記第１の直列接続群がオフ状態にあるとき、前記第１のトランジスタはオフになり、
前記第２の直列接続群がオフ状態にあるとき、前記第２のトランジスタはオフになる、請求項１に記載の高周波スイッチ回路。
前記第２の直列接続群がオフ状態にあるとき、前記第２のトランジスタはオフになる、請求項１に記載の高周波スイッチ回路。
【請求項13】
前記直列回路がオン状態のとき、前記直列回路は低いインピーダンスを有する、請求項１に記載の高周波スイッチ回路。
【請求項14】
前記第１の直列接続群と前記第２の直列接続群は、同じ設計サイズを有する、請求項１に記載の高周波スイッチ回路。
【請求項15】
制御回路をさらに含んだ高周波スイッチ回路であって、
前記直列回路は、
前記第１の制御ノードに結合された第１の制御信号生成器と、
前記第２の制御ノードに結合された第２の制御信号生成器と、をさらに含む、請求項１に記載の高周波スイッチ回路。
前記直列回路は、
前記第１の制御ノードに結合された第１の制御信号生成器と、
前記第２の制御ノードに結合された第２の制御信号生成器と、をさらに含む、請求項１に記載の高周波スイッチ回路。
【請求項16】
前記通常動作状態では、前記第１の直列接続群のスイッチ状態と前記第２の直列接続群のスイッチ状態は、前記直列回路によって制御され、
前記第１の制御信号生成器は、前記第１の制御ノードに第１の制御信号を供給し、
前記第２の制御信号生成器は、前記第２の制御ノードに第２の制御信号を供給し、
前記静電放電事象が発生すると、前記直列回路は、フローティング状態にある、請求項１５に記載の高周波スイッチ回路。
前記第１の制御信号生成器は、前記第１の制御ノードに第１の制御信号を供給し、
前記第２の制御信号生成器は、前記第２の制御ノードに第２の制御信号を供給し、
前記静電放電事象が発生すると、前記直列回路は、フローティング状態にある、請求項１５に記載の高周波スイッチ回路。
【請求項17】
高周波入力端子と、
前記高周波入力端子との第１の伝送路を有する高周波出力端子と、
直列回路であって、前記直列回路の第１の端子は、前記第１の伝送路に結合され、前記直列回路の第２の端子は、基準電圧端と結合されており、前記直列回路は、複数の第１のトランジスタを含む第１の直列接続群と、複数の第２のトランジスタを含む第２の直列接続群を含む、直列回路と、を含む高周波スイッチ回路であって、
前記第２の直列接続群の端子は、前記基準電圧端に結合されており、
通常動作状態では、前記第１の直列接続群のスイッチ状態と前記第２の直列接続群のスイッチ状態が互いに同じである、高周波スイッチ回路。
前記高周波入力端子との第１の伝送路を有する高周波出力端子と、
直列回路であって、前記直列回路の第１の端子は、前記第１の伝送路に結合され、前記直列回路の第２の端子は、基準電圧端と結合されており、前記直列回路は、複数の第１のトランジスタを含む第１の直列接続群と、複数の第２のトランジスタを含む第２の直列接続群を含む、直列回路と、を含む高周波スイッチ回路であって、
前記第２の直列接続群の端子は、前記基準電圧端に結合されており、
通常動作状態では、前記第１の直列接続群のスイッチ状態と前記第２の直列接続群のスイッチ状態が互いに同じである、高周波スイッチ回路。
【請求項18】
前記第１のトランジスタの制御端子はすべて第１の制御ノードに結合され、
前記第２のトランジスタの制御端子はすべて第２の制御ノードに結合され、
静電放電事象が発生すると、前記第１の制御ノードでの電圧は、前記第２の制御ノードでの電圧とは異なる、請求項１７に記載の高周波スイッチ回路。
前記第２のトランジスタの制御端子はすべて第２の制御ノードに結合され、
静電放電事象が発生すると、前記第１の制御ノードでの電圧は、前記第２の制御ノードでの電圧とは異なる、請求項１７に記載の高周波スイッチ回路。
【請求項19】
前記第１のトランジスタの制御端子はすべて第１の制御ノードに結合され、
前記第２のトランジスタの制御端子はすべて第２の制御ノードに結合され、
前記直列回路は、
前記第１のトランジスタの対応する１つの前記制御端子と前記第１の制御ノードの間に各々結合された複数の第１のチョークインピーダンス素子と、
前記第２のトランジスタの対応する１つの前記制御端子と前記第２の制御ノードの間に各々結合された複数の第２のチョークインピーダンス素子と、をさらに含む、請求項１７に記載の高周波スイッチ回路。
静電放電事象が発生すると、前記第１の制御ノードでの電圧は、前記第２の制御ノードでの電圧とは異なる、請求項１７に記載の高周波スイッチ回路。
前記第２のトランジスタの制御端子はすべて第２の制御ノードに結合され、
前記直列回路は、
前記第１のトランジスタの対応する１つの前記制御端子と前記第１の制御ノードの間に各々結合された複数の第１のチョークインピーダンス素子と、
前記第２のトランジスタの対応する１つの前記制御端子と前記第２の制御ノードの間に各々結合された複数の第２のチョークインピーダンス素子と、をさらに含む、請求項１７に記載の高周波スイッチ回路。
静電放電事象が発生すると、前記第１の制御ノードでの電圧は、前記第２の制御ノードでの電圧とは異なる、請求項１７に記載の高周波スイッチ回路。
【請求項20】
複数の第１のトランジスタを含む第１の直列接続群と、
複数の第２のトランジスタを含む第２の直列接続群と、を備える直列回路を含む、高周波スイッチ回路であって、
前記第1のトランジスタの制御端子は、すべて第1の制御ノードに結合され、
前記第2のトランジスタの制御端子は、すべて第2の制御ノードに結合され、
静電放電事象が発生すると、前記第1の制御ノードにおける電圧は、前記第2の制御ノードにおける電圧と異なる、高周波スイッチ回路。
複数の第２のトランジスタを含む第２の直列接続群と、を備える直列回路を含む、高周波スイッチ回路であって、
前記第1のトランジスタの制御端子は、すべて第1の制御ノードに結合され、
前記第2のトランジスタの制御端子は、すべて第2の制御ノードに結合され、
静電放電事象が発生すると、前記第1の制御ノードにおける電圧は、前記第2の制御ノードにおける電圧と異なる、高周波スイッチ回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、スイッチ回路に関する。特に、本発明は、高周波スイッチ回路に関する。
【背景技術】
【0002】
図1は、現在高周波スイッチ回路に用いられている直列回路の概略図である。直列回路10は、伝送経路Pの第1端と第2端との間に設けられている。直列回路10は、トランジスタT1～T8を含む。トランジスタT1～T8は、互いに直列に接続されている。トランジスタT1～T8の制御端子(ゲート)は、インピーダンスを介して共通に接続され、共通に同じ制御信号を受ける。その結果、直列回路10は、制御信号に応じて、伝送路Pをオフまたはオンにすることができる。
【0003】
しかし、直列回路10の一端で静電放電(ESD)事象が発生すると、ESDエネルギーを有するESD電圧VESDまたはESD電流が発生する。ESDエネルギーを有するESD電圧VESDを例にとると、ESD電圧VESDは、トランジスタT1の寄生容量を介してトランジスタT1～T8の制御端子に結合され得る。なお、トランジスタT1～T8の制御端子は、インピーダンスを介して共通に接続され、同じESD電圧VESDを受ける。その結果、トランジスタT1～T8のソースは、トランジスタT1～T8の分圧に基づいて異なる電圧を有する。トランジスタT1～T8のスイッチング電圧は全て異なる。すなわち、トランジスタT1～T8のゲートとソースとの間の電圧差(VGS)は、全て異なる。しかし、直列回路10の一端で静電放電(ESD)事象が発生すると、ESDエネルギーを有するESD電圧VESDまたはESD電流が発生する。ESDエネルギーを有するESD電圧VESDを例にとると、ESD電圧VESDは、トランジスタT1の寄生容量を介してトランジスタT1～T8の制御端子に結合され得る。なお、トランジスタT1～T8の制御端子は、インピーダンスを介して共通に接続され、同じESD電圧VESDを受ける。その結果、トランジスタT1～T8のソースは、トランジスタT1～T8の分圧に基づいて異なる電圧を有する。トランジスタT1～T8のスイッチング電圧は全て異なる。すなわち、トランジスタT1～T8のゲートとソースとの間の電圧差(VGS)は、全て異なる。
【0004】
例えば、ESD電圧VESDが100ボルト(V)に等しいピーク電圧を有するとき、トランジスタT1の第1の端子における電圧は100 Vに等しく、トランジスタT1の第2の端子における電圧は87.5 Vに等しく、トランジスタT1の制御端子における電圧は100 Vに等しい。その結果、トランジスタT1のスイッチング電圧は12.5 Vに等しい。トランジスタT2の第2端子の電圧は75 Vに等しい。トランジスタT2のスイッチング電圧は25 Vに等しい。トランジスタT3の第2端子の電圧は62.5 Vに等しい。トランジスタT3のスイッチング電圧は37.5 Vに等しい。同様に、トランジスタT8のスイッチング電圧は100 Vに等しい。
【0005】
以上のことから、トランジスタT1～T8の個数が増えるほど、ESDが発生する箇所に最も近いトランジスタT1のスイッチング電圧と、ESDが発生する箇所から最も遠いトランジスタT8のスイッチング電圧との差が大きくなる。トランジスタT1～T8は、ESDの電圧過渡変化に応答することができず、異なるスイッチング動作をもたらす。その結果、ESDを放散する能力が悪影響を受ける。
【発明の概要】
【0006】
本発明は、静電放電(ESD)を消散させる能力を向上させることができる高周波スイッチ回路を提供する。
【0007】
本発明の一実施形態によれば、高周波スイッチ回路は、直列回路を含む。直列回路は、第1の直列接続群と第2の直列接続群とを含む。第1の直列接続群は、複数の第1のトランジスタを含む。第2の直列接続群は、複数の第2のトランジスタを含む。複数の第1のトランジスタの制御端子は、すべて第1の制御ノードに結合される。複数の第2のトランジスタの制御端子は、すべて第2の制御ノードに結合される。静電放電事象が発生すると、第1の制御ノードの電圧は第2の制御ノードの電圧とは異なる。通常の動作状態では、第1の直列接続群のスイッチ状態と第2の直列接続群のスイッチ状態とは互いに同じである。
【0008】
本発明の一実施形態によれば、高周波スイッチ回路は、高周波入力端子と、高周波出力端子と、直列回路とを含む。高周波出力端子は、高周波入力端子との第1の伝送経路を有する。直列回路の第1の端子は、第1の伝送経路に結合される。直列回路の第2の端子は、基準電圧端に結合される。直列回路は、第1の直列接続群と第2の直列接続群とを含む。第1の直列接続群は、複数の第1のトランジスタを含む。第2の直列接続群は、複数の第2のトランジスタを含む。第2の直列接続群の端子は、基準電圧端に結合される。通常の動作状態では、第1の直列接続群のスイッチ状態と第2の直列接続群のスイッチ状態とは互いに同じである。
【0009】
本発明の一実施形態によれば、高周波スイッチ回路は、直列回路を含む。直列回路は、第1の直列接続群と第2の直列接続群とを含む。第1の直列接続群は、複数の第1のトランジスタを含む。第2の直列接続群は、複数の第2のトランジスタを含む。複数の第1のトランジスタの制御端子は、すべて第1の制御ノードに結合される。複数の第2のトランジスタの制御端子は、すべて第2の制御ノードに結合される。静電放電事象が発生すると、第1の制御ノードの電圧は第2の制御ノードの電圧とは異なる。
【0010】
上記に基づき、直列回路は、第1の直列接続群と第2の直列接続群とを含む。第1の直列接続群の複数の第1のトランジスタの制御端子は、すべて第1の制御ノードに結合される。第2の直列接続群の複数の第2のトランジスタの制御端子は、すべて第2の制御ノードに結合される。ESD事象が発生すると、第1の制御ノードの電圧は、第2の制御ノードの電圧とは異なる。ESDイベントが発生すると、複数の第1のトランジスタおよび複数の第2のトランジスタのスイッチング電圧(ゲートとソースとの間の電圧差)は比較的近くなる。このようにして、高周波スイッチ回路は、ESDを放散する能力を改善することができる。
【0011】
上記のことをより理解しやすくするために、図面を伴ういくつかの実施形態を以下に詳細に説明する。
【図面の簡単な説明】
【0012】
添付の図面は、本開示のさらなる理解を提供するために含まれ、本明細書に組み込まれ、その一部を構成する。図面は、本開示の例示的な実施形態を示し、説明とともに、本開示の原理を説明するのに役立つ。
【0013】
【図1】現在高周波スイッチ回路に用いられている直列回路の概略図である。
【図2】本開示の実施形態による高周波スイッチ回路の概略図である。
【図3】本発明の一実施形態に係る直列回路の概略図である。
【図4】本開示の実施形態による直列回路の概略図である。
【図5】本開示の実施形態による直列回路の概略図である。
【発明を実施するための形態】
【0014】
以下、本発明の実施形態の一部を図面に基づいて詳細に説明する。以下の説明及び異なる図面において使用される場合、同じ参照番号は、同じ又は類似の要素を指すものとみなされる。これらの実施形態は、本開示の一部に過ぎず、本開示の全ての可能な実装を開示するものではない。より正確には、これらの実施形態は、本開示の特許出願の範囲の単なる例である。
【0015】
図2を参照すると、図2は、本開示の実施形態による高周波スイッチ回路の概略図である。本実施形態において、高周波スイッチ回路100は、送信端子TP1、TP2、TP3と、直列回路110_1、110_2、110_3、110_4とを備える。送信端子TP1は、共通ノードPC1に接続されている。送信端子TP2は、共通ノードPC2に接続されている。送信端子TP3は、共通ノードPC3に接続されている。直列回路110_1は、共通ノードPC2と基準電圧端との間に接続される。基準電圧端は、接地されてもよく、又は低い基準電圧を受信してもよい。基準電圧端の電圧は、例えば0 Vである。直列回路110_2は、共通ノードPC1と共通ノードPC2との間に接続される。直列回路110_3は、共通ノードPC1と共通ノードPC3との間に接続される。直列回路110_4は、共通ノードPC3と基準電圧端との間に接続される。この実施形態では、送信端末TP1、TP2、およびTP3は、高周波信号を受信または送信するように構成される。送信端子TP1、TP2、TP3は、パッドまたはピンであってもよい。例えば、送信端子TP1は、高周波入力端子として機能してもよい。送信端子TP2,TP3の一方は、高周波出力端子として機能してもよい。送信端末TP1と送信端末TP2との間には、伝送路P1が存在する。送信端末TP1と送信端末TP3との間には、伝送路P2が存在する。
【0016】
本実施例では、通常の動作状態において、高周波スイッチ回路100は、直列回路110_1及び110_3をオフ状態にし、直列回路110_2及び110_4をオン状態にすることができる。これにより、送信端末TP2は、共通ノードPC2,PC1を介して送信端末TP1との間に伝送路P1を形成する。あるいは、高周波スイッチ回路100は、直列回路110_2及び110_4をオフ状態にし、直列回路110_1及び110_3をオン状態にしてもよい。これにより、送信端末TP3は、共通ノードPC3,PC1を介して送信端末TP1との間に伝送路P2を形成する。
【0017】
本実施形態において、高周波スイッチ回路100は、制御信号を利用して、直列回路110_1、110_2、110_3、および110_4をオフ状態およびオン状態のうちの1つにすることができる。
【0018】
いくつかの実施形態において、高周波スイッチ回路100は、送信端子TP1及びTP2と、直列回路110_1及び110_2とを含む。本発明の高周波スイッチ回路の実施態様は、この実施形態に限定されない。
【0019】
図3を参照すると、図3は、本開示の実施形態による直列回路の概略図である。本実施形態では、例えば、図2に示すような直列回路110_1～110_4のうちの1つを実現するために、直列回路210を採用する。この実施形態を例にとると、直列回路210の第1の端子は、共通ノードPC2に結合される。直列回路210の第2の端子は、基準電圧端に結合される。いくつかの実施形態では、図2に示すように、直列回路210の第1の端子は共通ノードPC2に結合され、直列回路210の第2の端子は共通ノードPC1に結合される。
【0020】
本実施形態では、直列回路210は、直列接続群211、212を含む。直列接続群211、212は、互いに直列に接続されている。直列接続群211は、トランジスタT1_1～T4_1を含む。トランジスタT1_1～T4_1は、互いに直列に接続されている。例えば、トランジスタT1_1の第1の端子は共通ノードPC2に接続され、トランジスタT2_1の第1の端子はトランジスタT1_1の第2の端子に接続され、トランジスタT3_1の第1の端子はトランジスタT2_1の第2の端子に接続され、以下同様である。直列接続群212は、トランジスタT1_2～T4_2を含む。トランジスタT1_2～T4_2は、互いに直列に接続されている。例えば、トランジスタT1_2の第1端子はトランジスタT1_4の第2端子に接続され、トランジスタT2_2の第1端子はトランジスタT1_2の第2端子に接続され、以下同様である。本実施形態では、トランジスタT1_1～T4_1の制御端子は、いずれも制御ノードNDC1に接続されている。トランジスタT1_2～T4_2の制御端子は、いずれも制御ノードNDC2に接続されている。
【0021】
本実施形態では、トランジスタT1_1～T4_1、T1_2～T4_2は、N型トランジスタで構成されている。トランジスタT1_1～T4_1、T1_2～T4_2は、例えばN型のMOSFETである。トランジスタT1_1～T4_1、T1_2～T4_2は、設計サイズ(例えば、チャネル幅とチャネル長の比)が同じである。その結果、直列接続群211および212は、同じ設計サイズを有するが、本開示はそれに限定されない。いくつかの実施形態では、トランジスタT1_1～T4_1およびT1_2～T4_2は、トランジスタT1_1～T4_1およびT1_2～T4_2の設計サイズが標準サイズまたは設計公差を満たす限り、類似するが異なる設計サイズを有してもよい。また、本実施形態では、トランジスタT1_1～T4_1,T1_2～T4_2は、P型トランジスタで構成されている。トランジスタT1_1～T4_1、T1_2～T4_2は、例えばP型MOSFETである。
【0022】
通常の動作状態では、直列接続群211のスイッチ状態と直列接続群212のスイッチ状態とは同じである。本実施形態では、直列回路210がオン状態のとき、直列接続群211、212は共にオン状態となる。その結果、トランジスタT1_1～T4_1、T1_2～T4_2は、全てオン状態となる。直列回路210がオフ状態のとき、トランジスタT1_1～T4_1,T1_2～T4_2は、いずれもオフ状態となる。
【0023】
本実施形態において、通常の動作状態では、直列接続群211のスイッチ状態および直列接続群212のスイッチ状態は、制御回路220によって制御されてもよい。制御回路220は、制御ノードNDC1と制御ノードNDC2とに接続される。制御回路220は、制御ノードNDC1に制御信号SC1を供給し、制御ノードNDC2に制御信号SC2を供給する。例えば、制御回路220は、制御信号生成器221及び222を含む。制御信号生成部221は、制御ノードNDC1に接続される。制御信号生成部222は、制御ノードNDC2に接続される。制御信号生成部221は、制御信号SC1を生成して制御ノードNDC1に供給する。制御信号生成部222は、制御信号SC2を生成して制御ノードNDC2に供給する。本実施の形態では、制御信号SC1の電圧と制御信号SC2の電圧は、共にトランジスタT1_1～T4_1、T1_2～T4_2のしきい値よりも高い。この実施形態では、ESDを放散する能力を改善するために、制御信号発生器221、222はそれぞれ、インバータなどのそれぞれのスイッチドライバを含む。制御信号発生器221、222のスイッチドライバの出力は、それぞれ制御ノードNDC1、NDC2に結合される。通常動作状態では、制御回路220は非フローティング状態にあり、制御信号発生器221、222のスイッチドライバの入力の電圧レベルは、それぞれ制御信号SC1、SC2を生成するように規定され、それにより、直列接続群211のスイッチ状態および直列接続群212のスイッチ状態は、制御回路220によって制御され、ESDイベントが発生したとき、制御回路220はフローティング状態にあり、信号発生器221、222のスイッチドライバの入力の電圧レベルはフローティングである。
【0024】
本実施形態において、制御回路220は、図2に示すように、高周波スイッチ回路100内に配置されてもよい。いくつかの実施形態において、制御回路220は、高周波スイッチ回路100に接続された外部制御回路であってよい。例えば、外部制御回路は、バイアス回路であってもよい。
【0025】
この実施形態では、ESDイベントが発生すると、制御ノードNDC1の電圧は、制御ノードNDC2の電圧とは異なる。例えば、ESDイベントは、高周波スイッチ回路100のESD耐性能力をテストするために使用される。ESDイベントが発生すると、制御回路220はフローティング状態になる。この結果、制御信号SC1,SC2もフローティング状態となる。このとき、送信端子TP2から共通ノードPC2にESDが侵入する。ESD電圧VESDは、トランジスタT1_1の寄生容量結合を介してトランジスタT1_1の制御端子に伝達される。また、ESD電圧VESDは、制御ノードNDC1を介してトランジスタT2_1～T4_1の制御端子にも伝達される。その結果、制御ノードNDC1の電圧、及びトランジスタT1_1～T4_1の制御端子の電圧VG1～VG4は、ESD電圧VESDとほぼ等しくなる。本実施例において、トランジスタT4_1の第2端の電圧VS4は、トランジスタT1_2の寄生容量結合を介してトランジスタT1_2の制御端に伝送される。その結果、制御ノードNDC2の電圧、およびトランジスタT1_2～T4_2の制御端子の電圧VG5～VG8は、電圧VS4とほぼ等しくなる。
【0026】
本実施形態を例にとると、ESD電圧VESDに対するトランジスタT1_1～T4_1およびT1_2～T4_2の分圧動作に基づいて、電圧VS4は、ESDの中間電圧に実質的に等しい。ESDの中間電圧は、ESD電圧VESDの半分に等しい。ESDの中間電圧は、トランジスタT1_2の寄生容量結合を介してトランジスタT1_2の制御端子に伝達される。その結果、制御ノードNDC2の電圧と、トランジスタT1_2～T4_2の制御端子の電圧VG5～VG8とは、ESDの中間電圧とほぼ等しくなる。理解されるように、ESDイベントが発生すると、制御ノードNDC1の電圧は、制御ノードNDC2の電圧とは異なる
【0027】
ESD電圧VESDにESDエネルギーを与えることを例にとると、ESD電圧VESDは100 Vに等しい。トランジスタT1_1～T4_1の制御端子の電圧VG1～VG4は100 Vに等しい。トランジスタT1_1の第1の端子における電圧は100 Vに等しい。トランジスタT1_1の第2端子の電圧VS1は87.5 Vに等しい。その結果、トランジスタT1_1のスイッチング電圧(すなわち、VGS1=VG1-VS1)は12.5 Vに等しい。トランジスタT2_1の第2端子の電圧VS2は75 Vに等しい。その結果、トランジスタT2_1のスイッチング電圧(すなわち、VGS2=VG2-VS2)は25 Vに等しい。トランジスタT3_1の第2端子の電圧VS3は62.5 Vに等しい。その結果、トランジスタT3_1のスイッチング電圧(すなわち、VGS3=VG3-VS3)は37.5 Vに等しい。トランジスタT4_1の第2端子の電圧VS4は50 Vに等しい。その結果、トランジスタT4_1のスイッチング電圧(すなわち、VGS4=VG4-VS4)は50 Vに等しい。
【0028】
トランジスタT1_2～T4_2の制御端子の電圧VG5～VG8は、50 Vに等しい。トランジスタT1_2の第2の端子における電圧VS5は、37.5 Vに等しい。その結果、トランジスタT1_2のスイッチング電圧(すなわち、VGS5=VG5-VS5)は12.5 Vに等しい。トランジスタT2_2の第2端子の電圧VS6は25 Vに等しい。その結果、トランジスタT2_2のスイッチング電圧(すなわち、VGS6=VG6-VS6)は25 Vに等しい。トランジスタT3_2の第2の端子における電圧VS7は、12.5 Vに等しい。その結果、トランジスタT3_2のスイッチング電圧(すなわち、VGS7=VG7-VS7)は37.5 Vに等しい。トランジスタT4_2の第2の端子における電圧VS8は0 Vに等しい。その結果、トランジスタT4_2のスイッチング電圧(すなわち、VGS8=VG8-VS8)は50 Vに等しい。
【0029】
ESDイベントが発生すると、トランジスタT1_1～T4_1およびT1_2～T4_2のスイッチング電圧は12.5 V～50 Vの範囲になることに留意されたい。図1のような直列回路10と比較して、この実施形態におけるトランジスタT1_1～T4_1およびT1_2～T4_2のスイッチング電圧は、比較的均一である。トランジスタT1_1～T4_1、T1_2～T4_2は、ESDに応答して、同様のスイッチング動作を行うことができる。その結果、直列回路210は、ESDを逃がす能力を向上させることができる。
【0030】
本実施形態では、直列接続群211のトランジスタT1_1～T4_1の個数と、直列接続群212のトランジスタT1_2～T4_2の個数とは等しい。本実施形態では、直列接続群211のトランジスタT1_1～T4_1の個数、及び直列接続群212のトランジスタT1_2～T4_2の個数は、一例としてそれぞれ4個である。しかしながら、本開示はこれに限定されない。いくつかの実施形態では、直列接続群211内のトランジスタの数は、直列接続群212内のトランジスタの数に近いかまたは等しくてもよい。直列接続群211のトランジスタの数と直列接続群212のトランジスタの数との間の数の差は、直列接続群211のトランジスタの数の20%未満である。例えば、直列接続群211のトランジスタ数が「5」である場合、直列接続群212のトランジスタ数は、「4」、「5」、「6」のいずれかとなる。
【0031】
ESDイベントが発生したときに、直列接続群211内のトランジスタおよび直列接続群212内のトランジスタのスイッチング電圧範囲の比較的集中した範囲を確保するために、直列接続群211内のトランジスタの数および直列接続群212内のトランジスタの数は、両方とも「8」よりも少ない。
【0032】
本実施形態では、直列回路210は、チョークインピーダンス素子RG1_1～RG4_1、RG1_2～RG4_2をさらに含む。チョークインピーダンス素子RG1_1～RG4_1は、それぞれ、トランジスタT1_1～T4_1の制御端子と制御ノードNDC1との間に接続される。例えば、チョークインピーダンス素子RG1_1は、トランジスタT1_1と制御ノードNDC1との間に接続され、チョークインピーダンス素子RG2_1は、トランジスタT2_1と制御ノードNDC1との間に接続され、以下同様である。チョークインピーダンス素子RG1_2～RG4_2は、それぞれ、トランジスタT1_2～T4_2の制御端子と制御ノードNDC2との間に接続される。例えば、チョークインピーダンス素子RG1_2は、トランジスタT1_2と制御ノードNDC2との間に接続され、チョークインピーダンス素子RG2_2は、トランジスタT2_2と制御ノードNDC2との間に接続され、以下同様である。
【0033】
本実施形態において、チョークインピーダンス素子RG1_1～RG4_1、RG1_2～RG4_2は、それぞれ抵抗であってもよい。チョークインピーダンス素子RG1_1～RG4_1、RG1_2～RG4_2は、インダクタまたはキャパシタである。
【0034】
説明を容易にするために、直列回路210について、2つの直列接続群211および212を例にとる。しかしながら、本発明は、本実施形態の直列接続群の数に限定されない。本発明の直列回路210の直列接続群の数は、複数であってもよい。
【0035】
図4を参照すると、図4は、本開示の実施形態による直列回路の概略図である。本実施形態では、例えば、図2に示すような直列回路110_1～110_4のうちの1つを実現するために、直列回路310を採用する。この実施形態を例にとると、直列回路310の第1の端子は、共通ノードPC2に結合される。直列回路310の第2の端子は、基準電圧端に結合される。
【0036】
本実施形態では、直列回路310は、直列接続群311～314を含む。直列接続群311～314は、互いに直列に接続されている。直列接続群311は、トランジスタT1_1,T2_1を含む。トランジスタT1_1,T2_1は、互いに直列に接続されている。トランジスタT1_1,T2_1の制御端子は、いずれも制御ノードNDC1に接続されている。直列接続群312は、トランジスタT1_2,T2_2を含む。トランジスタT1_2,T2_2は、互いに直列に接続されている。トランジスタT1_2,T2_2の制御端子は、いずれも制御ノードNDC2に接続されている。直列接続群313は、トランジスタT1_3,T2_3を含む。トランジスタT1_3,T2_3は、互いに直列に接続されている。トランジスタT1_3,T2_3の制御端子は、いずれも制御ノードNDC3に接続されている。直列接続群314は、トランジスタT1_4,T2_4を含む。トランジスタT1_4,T2_4は、互いに直列に接続されている。トランジスタT1_4,T2_4の制御端子は、いずれも制御ノードNDC4に接続されている。
【0037】
本実施形態では、トランジスタT1_1、T2_1、T1_2、T2_2、T1_3、T2_3、T1_4、T2_4は、N型トランジスタで実現される。トランジスタT1_1、T2_1、T1_2、T2_2、T1_3、T2_3、T1_4、T2_4は、例えば、N型のMOSFETである。トランジスタT1_1、T2_1、T1_2、T2_2、T1_3、T2_3、T1_4、T2_4は、同じ設計サイズ(例えば、同じチャネル幅対長さ比)を有する。その結果、直列接続群311～314は、設計上のサイズが同じになる。
【0038】
通常の動作状態では、直列接続群311～314のスイッチ状態は互いに同じである。本実施形態では、直列回路310がオン状態のときに、直列接続群311～314が全てオン状態となる。直列回路310がオフ状態のとき、直列接続群311～314は全てオフする。
【0039】
本実施形態では、ESDイベントが発生した場合、制御ノードNDC1～NDC4の電圧は互いに異なる。例えば、ESDイベントが発生すると、ESD電圧VESDが容量結合を介してトランジスタT1_1の制御端子に伝達される。また、ESD電圧VESDは、制御ノードNDC1を介してトランジスタT2_1の制御端子にも伝達される。その結果、制御ノードNDC1の電圧、トランジスタT1_1,T2_1の制御端子の電圧VG1,VG2は、ESD電圧VESDとほぼ等しくなる。ESD電圧VESDに対するトランジスタT1_1～T4_1,T1_2～T4_2の分圧動作により、制御ノードNDC2の電圧、トランジスタT1_2,T2_2の制御端子の電圧VG3,VG4は、ESD電圧VESDの75%にほぼ等しくなる。制御ノードNDC3の電圧と、トランジスタT1_3及びT2_3の制御端子の電圧VG5及びVG6は、ESD電圧VESDの50%に実質的に等しい。また、制御ノードNDC4の電圧、トランジスタT1_4,T2_4の制御端子の電圧VG7,VG8は、ESD電圧VESDの25%にほぼ等しい。
【0040】
例えば、ESD電圧VESDは100 Vに等しい。トランジスタT1_1およびT2_1の制御端子における電圧VG1およびVG2は、100 Vに等しい。トランジスタT1_1の第2端子の電圧VS1は87.5 Vに等しい。その結果、トランジスタT1_1のスイッチング電圧(すなわち、VGS1=VG1-VS1)は12.5 Vに等しい。トランジスタT2_1の第2端子の電圧VS2は75 Vに等しい。その結果、トランジスタT2_1のスイッチング電圧(すなわち、VGS2=VG2-VS2)は25 Vに等しい。
【0041】
トランジスタT1_2およびT2_2の制御端子における電圧VG3およびVG4は、75 Vに等しい。トランジスタT1_2の第2の端子における電圧VS3は62.5 Vに等しい。その結果、トランジスタT1_2のスイッチング電圧(すなわち、VGS3=VG3-VS3)は12.5 Vに等しい。トランジスタT2_2の第2の端子における電圧VS4は、50 Vに等しい。その結果、トランジスタT2_2のスイッチング電圧(すなわち、VGS4=VG4-VS4)は25 Vに等しい。
【0042】
トランジスタT1_3およびT2_3の制御端子における電圧VG5およびVG6は、50 Vに等しい。トランジスタT1_3の第2の端子における電圧VS5は37.5 Vに等しい。その結果、トランジスタT1_3のスイッチング電圧(すなわち、VGS5=VG5-VS5)は12.5 Vに等しい。トランジスタT2_3の第2の端子における電圧VS6は25 Vに等しい。その結果、トランジスタT2_3のスイッチング電圧(すなわち、VGS6=VG6-VS6)は25 Vに等しい。
【0043】
トランジスタT1_4およびT2_4の制御端子における電圧VG7およびVG8は、25 Vに等しい。トランジスタT1_4の第2の端子における電圧VS7は、12.5 Vに等しい。その結果、トランジスタT1_4のスイッチング電圧(すなわち、VGS7=VG7-VS7)は12.5 Vに等しい。トランジスタT2_4の第2端子の電圧VS8は0 Vに等しい。その結果、トランジスタT2_4のスイッチング電圧(すなわち、VGS8=VG8-VS8)は25 Vに等しい。
【0044】
ESD事象が発生すると、トランジスタT1_1、T2_1、T1_2、T2_2、T1_3、T2_3、T1_4、およびT2_4のスイッチング電圧は、12.5 Vから25 Vの範囲であることに留意されたい。図1のような直列回路10と比較して、この実施形態における複数のスイッチング電圧は、比較的均一である。トランジスタT1_1、T2_1、T1_2、T2_2、T1_3、T2_3、T1_4、T2_4は、ESDの電圧過渡変化に応答して、同じスイッチング動作を実行することができる。その結果、直列回路310は、ESDを逃がす能力を向上させることができる。
【0045】
図5を参照すると、図5は、本開示の実施形態による直列回路の概略図である。本実施形態では、例えば、図2に示すような直列回路110_1～110_4のうちの1つを実現するために、直列回路410を採用する。本実施形態において、直列回路410は、直列接続体群411、412と、チョークインピーダンス素子RG1_1～RG4_1、RG1_2～RG4_2と、整合抵抗RM1～RM8とを含む。直列接続群411、412は、互いに直列に接続されている。直列接続群411は、トランジスタT1_1～T4_1を含む。トランジスタT1_1～T4_1は、互いに直列に接続されている。直列接続群412は、トランジスタT1_2～T4_2を含む。トランジスタT1_2～T4_2は、互いに直列に接続されている。トランジスタT1_1～T4_1の制御端子は、いずれも制御ノードNDC1に接続されている。トランジスタT1_2～T4_2の制御端子は、いずれも制御ノードNDC2に接続されている。
【0046】
本実施形態において、整合抵抗RM1～RM4は、それぞれ、トランジスタT1_1～T4_1のうちの対応する1つの第1の端子と第2の端子との間に結合される。例えば、整合抵抗RM1は、トランジスタT1_1の第1端子と第2端子との間に接続され、整合抵抗RM2は、トランジスタT2_1の第1端子と第2端子との間に接続され、以下同様である。整合抵抗RM5～RM8は、トランジスタT1_2～T4_2の第1端子と第2端子との間にそれぞれ接続される。例えば、整合抵抗RM5は、トランジスタT1_2の第1端子と第2端子との間に接続され、整合抵抗RM6は、トランジスタT2_2の第1端子と第2端子との間に接続され、以下同様である。すなわち、整合抵抗RM1～RM8は、トランジスタT1_1～T4_1,T1_2～T4_2のそれぞれに対して1対1で並列に接続されている。
【0047】
本実施形態において、ESDイベントが発生した場合、直列回路410の動作モードに関する教示は、図3の実施形態から十分に得ることができ、したがって、ここでは繰り返し説明しない。トランジスタT1_1～T4_1、T1_2～T4_2は、ESDの電圧過渡変化に対して、同様のスイッチング動作を行うことができる。
【0048】
本実施形態では、整合抵抗RM1～RM4の直列抵抗と、整合抵抗RM1～RM8の直列抵抗とは、略同一である。例えば、整合抵抗RM1～RM8の抵抗値は、略同一に設計されてもよい。整合抵抗RM1～RM8の抵抗値は、例えば、50 kΩ(キロオーム)である。いくつかの実施形態では、整合抵抗器RM1～RM8のそれぞれの抵抗の誤差が調整され得る。例えば、整合抵抗RM1～RM8の各抵抗値の誤差は、20%未満(例えば、50 kΩ±10%)に規定されている。
【0049】
ESDイベントが発生すると、ESD電圧VESDは、トランジスタT1_1～T4_1およびT1_2～T4_2をオンにするのに不十分である可能性がある。その結果、トランジスタT1_1～T4_1、T1_2～T4_2がターンオンされない場合、マッチング抵抗RM1～RM8はESD電圧VESDを分圧する。また、ESD電圧VESDが不足した場合には、整合抵抗RM1～RM8がESDの電力を消費することがある。
【0050】
通常動作状態では、トランジスタT1_1～T4_1,T1_2～T4_2は、いずれもオフ状態となる。この結果、直列回路410は、整合抵抗RM1～RM8の抵抗値を利用して整合インピーダンスを形成する。これに対して、直列接続群411、412がオンすると、トランジスタT1_1～T4_1、T1_2～T4_2は、全てオンする。整合抵抗RM1～RM8はバイパスされている。その結果、直列回路410は低インピーダンスとなる。
【0051】
以上をまとめると、直列回路は、第1直列接続群と第2直列接続群とを含む。第1の直列接続群の複数の第1のトランジスタの制御端子は、すべて第1の制御ノードに結合される。第2の直列接続群の複数の第2のトランジスタの制御端子は、すべて第2の制御ノードに結合される。ESD事象が発生すると、第1の制御ノードの電圧は、第2の制御ノードの電圧とは異なる。ESDイベントが発生すると、第1の直列接続群および第2の直列接続群は、放電のための散逸経路を共通に形成し、複数の第1のトランジスタおよび複数の第2のトランジスタのスイッチング電圧は、比較的近い。複数の第1のトランジスタと複数の第2のトランジスタは、ESDに応答して同じスイッチング動作を行うことができる。このようにして、高周波スイッチ回路は、ESDを放散する能力を改善することができる。
【0052】
本開示の範囲または趣旨から逸脱することなく、開示された実施形態に対して様々な修正および変形を行うことができることは、当業者には明らかであろう。上記を考慮して、本開示は、以下の特許請求の範囲およびそれらの均等物の範囲内にある限り、修正および変形を包含することが意図される。
【図1】
【図2】
【図3】
【図4】
【図5】
【外国語明細書】