(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024128544
(43)【公開日】2024-09-24
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 11/56 20060101AFI20240913BHJP
G11C 16/24 20060101ALI20240913BHJP
G11C 16/10 20060101ALI20240913BHJP
G11C 16/04 20060101ALI20240913BHJP
【ＦＩ】
G11C11/56 210
G11C16/24 130
G11C16/10 160
G11C16/04 170
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2023037553
(22)【出願日】2023-03-10
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110000408
【氏名又は名称】弁理士法人高橋・林アンドパートナーズ
(72)【発明者】
【氏名】池上 一隆
【テーマコード（参考）】
5B225
【Ｆターム（参考）】
5B225BA08
5B225BA19
5B225CA06
5B225CA30
5B225DB02
5B225DB08
5B225EA05
5B225EE04
5B225EE18
5B225EE19
5B225EJ08
5B225EK04
5B225FA02
(57)【要約】
【課題】センスアンプユニット内のラッチ回路を低減可能な半導体記憶装置を提供すること。
【解決手段】半導体記憶装置は、ｉ本のビット線と、ｉ本のビット線のそれぞれに接続され、各々が２ｎ通り以上の閾値電圧に設定可能なｉ個のメモリセルと、ｉ本のビット線にそれぞれに接続され、ｍ個のラッチ回路を含み、各々がｉ本のビット線のうち対応する１つにラッチ回路に格納されたデータに基づいて２ｍ通り以上のレベルを管理可能なセンスアンプ部と、ｍ個のラッチ回路にデータを入力するとともに、ｉ個のメモリセルのそれぞれへの書き込み動作を実行可能に制御するロジック制御回路と、を含み、ロジック制御回路は、ｉ個のメモリセルに、ｍ個のラッチ回路に第１のｍビットのデータを入力して実行する第１の書き込み動作と、ｍ個のラッチ回路に第２のｍビットのデータを入力して実行する第２の書き込み動作とを含む複数回の書き込み動作を実行する。
【選択図】図２０
【解決手段】半導体記憶装置は、ｉ本のビット線と、ｉ本のビット線のそれぞれに接続され、各々が２ｎ通り以上の閾値電圧に設定可能なｉ個のメモリセルと、ｉ本のビット線にそれぞれに接続され、ｍ個のラッチ回路を含み、各々がｉ本のビット線のうち対応する１つにラッチ回路に格納されたデータに基づいて２ｍ通り以上のレベルを管理可能なセンスアンプ部と、ｍ個のラッチ回路にデータを入力するとともに、ｉ個のメモリセルのそれぞれへの書き込み動作を実行可能に制御するロジック制御回路と、を含み、ロジック制御回路は、ｉ個のメモリセルに、ｍ個のラッチ回路に第１のｍビットのデータを入力して実行する第１の書き込み動作と、ｍ個のラッチ回路に第２のｍビットのデータを入力して実行する第２の書き込み動作とを含む複数回の書き込み動作を実行する。
【選択図】図２０
【特許請求の範囲】
【請求項1】
ｉ本のビット線と、
前記ｉ本のビット線とそれぞれ電気的に接続され、各々が２ｎ通り（ｎは２以上の整数）以上の閾値電圧に設定可能なｉ個のメモリセルと、
前記ｉ個のメモリセルのゲートに共通に接続されたワード線と、
前記ｉ本のビット線にそれぞれ電気的に接続され、ｍ個（ｍはｎ＋１より小さい自然数）のラッチ回路を含み、各々が前記ｉ本のビット線のうち対応する１つに前記ラッチ回路に格納されたデータに基づいて前記２ｍ通り以上のレベルを管理可能なセンスアンプ部と、
前記ｍ個のラッチ回路にデータを入力するとともに、前記ｉ個のメモリセルのそれぞれへのプログラム動作とベリファイ動作とを含む書き込み動作を実行可能に制御するロジック制御回路と、
を含み、
前記ロジック制御回路は、
前記ｉ個のメモリセルに、書き込み動作をｘ（ｘは２以上の整数）回実行し、
前記ｘ回の書き込み動作は、
前記ｍ個のラッチ回路に第１のｍビットのデータを入力して実行する第１の書き込み動作と、
前記第１の書き込み動作のあとに実行され、前記ｍ個のラッチ回路に、前記第１のｍビットのデータとは異なる第２のｍビットのデータを入力して実行する第２の書き込み動作とを含む、
半導体記憶装置。
前記ｉ本のビット線とそれぞれ電気的に接続され、各々が２ｎ通り（ｎは２以上の整数）以上の閾値電圧に設定可能なｉ個のメモリセルと、
前記ｉ個のメモリセルのゲートに共通に接続されたワード線と、
前記ｉ本のビット線にそれぞれ電気的に接続され、ｍ個（ｍはｎ＋１より小さい自然数）のラッチ回路を含み、各々が前記ｉ本のビット線のうち対応する１つに前記ラッチ回路に格納されたデータに基づいて前記２ｍ通り以上のレベルを管理可能なセンスアンプ部と、
前記ｍ個のラッチ回路にデータを入力するとともに、前記ｉ個のメモリセルのそれぞれへのプログラム動作とベリファイ動作とを含む書き込み動作を実行可能に制御するロジック制御回路と、
を含み、
前記ロジック制御回路は、
前記ｉ個のメモリセルに、書き込み動作をｘ（ｘは２以上の整数）回実行し、
前記ｘ回の書き込み動作は、
前記ｍ個のラッチ回路に第１のｍビットのデータを入力して実行する第１の書き込み動作と、
前記第１の書き込み動作のあとに実行され、前記ｍ個のラッチ回路に、前記第１のｍビットのデータとは異なる第２のｍビットのデータを入力して実行する第２の書き込み動作とを含む、
半導体記憶装置。
【請求項2】
前記ロジック制御回路は、
前記第１の書き込み動作と前記第２の書き込み動作のそれぞれにおいて、Ｌ回以下の前記プログラム動作が実行され、
前記第１の書き込み動作において前記第１のｍビットのデータに対応する2m個のベリファイレベルの上位ｋレベル（ｋは2mより小さい正の整数）のベリファイ動作を実行するとき、ｋ個の電圧をベリファイ動作の対象となるｋ個のメモリセルに供給し、
前記第２の書き込み動作において前記第２のｍビットのデータに対応する2m個のベリファイレベルの下位ｋレベル（ｋは2mより小さい正の整数）のベリファイ動作を実行するとき、前記ｋ個の電圧を前記ｋ個のメモリセルに供給する、
請求項1に記載の半導体記憶装置。
前記第１の書き込み動作と前記第２の書き込み動作のそれぞれにおいて、Ｌ回以下の前記プログラム動作が実行され、
前記第１の書き込み動作において前記第１のｍビットのデータに対応する2m個のベリファイレベルの上位ｋレベル（ｋは2mより小さい正の整数）のベリファイ動作を実行するとき、ｋ個の電圧をベリファイ動作の対象となるｋ個のメモリセルに供給し、
前記第２の書き込み動作において前記第２のｍビットのデータに対応する2m個のベリファイレベルの下位ｋレベル（ｋは2mより小さい正の整数）のベリファイ動作を実行するとき、前記ｋ個の電圧を前記ｋ個のメモリセルに供給する、
請求項1に記載の半導体記憶装置。
【請求項3】
前記ロジック制御回路は、
前記第１の書き込み動作におけるベリファイ動作のときに、前記ｉ個のメモリセルのうち少なくとも１つのメモリセルに、第１の電圧を供給し、
前記第２の書き込み動作におけるベリファイ動作のときに、前記ｉ個のメモリセルのうち少なくとも１つのメモリセルに、第２の電圧を供給し、
前記第１の電圧と前記第２の電圧とは同一である、
請求項1に記載の半導体記憶装置。
前記第１の書き込み動作におけるベリファイ動作のときに、前記ｉ個のメモリセルのうち少なくとも１つのメモリセルに、第１の電圧を供給し、
前記第２の書き込み動作におけるベリファイ動作のときに、前記ｉ個のメモリセルのうち少なくとも１つのメモリセルに、第２の電圧を供給し、
前記第１の電圧と前記第２の電圧とは同一である、
請求項1に記載の半導体記憶装置。
【請求項4】
前記ロジック制御回路は、前記第１の書き込み動作を実行可能な第１のコマンドを含む、
請求項1に記載の半導体記憶装置。
請求項1に記載の半導体記憶装置。
【請求項5】
前記ロジック制御回路は、
前記第１のｍビットのデータを含むページを指定可能な第２のコマンドを含み、
前記第１のコマンドと前記第２のコマンドとを、同一の動作期間で、実行可能に制御する、
請求項４に記載の半導体記憶装置。
前記第１のｍビットのデータを含むページを指定可能な第２のコマンドを含み、
前記第１のコマンドと前記第２のコマンドとを、同一の動作期間で、実行可能に制御する、
請求項４に記載の半導体記憶装置。
【請求項6】
前記第１の書き込み動作と前記第２の書き込み動作のそれぞれにおいて、Ｌ回以下の前記プログラム動作が実行され、
前記ロジック制御回路は、前記第１の書き込み動作のうち、
Ｌ－１回目の前記プログラム動作において、第１のプログラム電圧を、前記プログラム動作の対象となるメモリセルに供給し、
Ｌ回目の前記プログラム動作において、前記第１のプログラム電圧より大きな第２のプログラム電圧を、前記プログラム動作の対象となるメモリセルに供給する、
請求項1に記載の半導体記憶装置。
前記ロジック制御回路は、前記第１の書き込み動作のうち、
Ｌ－１回目の前記プログラム動作において、第１のプログラム電圧を、前記プログラム動作の対象となるメモリセルに供給し、
Ｌ回目の前記プログラム動作において、前記第１のプログラム電圧より大きな第２のプログラム電圧を、前記プログラム動作の対象となるメモリセルに供給する、
請求項1に記載の半導体記憶装置。
【請求項7】
前記第１の書き込み動作と前記第２の書き込み動作のそれぞれにおいて、Ｌ回以下の前記プログラム動作が実行され、
前記ロジック制御回路は、前記第１の書き込み動作のうち、
１回目の前記プログラム動作において、第１のプログラム電圧を、前記プログラム動作の対象となるメモリセルに供給し、
前記ロジック制御回路は、前記第２の書き込み動作のうち、
１回目の前記プログラム動作において、前記第１のプログラム電圧より大きな第２のプログラム電圧を、前記プログラム動作の対象となるメモリセルに供給する、
請求項1に記載の半導体記憶装置。
前記ロジック制御回路は、前記第１の書き込み動作のうち、
１回目の前記プログラム動作において、第１のプログラム電圧を、前記プログラム動作の対象となるメモリセルに供給し、
前記ロジック制御回路は、前記第２の書き込み動作のうち、
１回目の前記プログラム動作において、前記第１のプログラム電圧より大きな第２のプログラム電圧を、前記プログラム動作の対象となるメモリセルに供給する、
請求項1に記載の半導体記憶装置。
【請求項8】
前記ロジック制御回路は、
読み出し動作を実行可能に制御し、
前記第１の書き込み動作及び第２の書き込み動作が終了した後に、前記読み出し動作を実行し、前記２ｍ通り以上のレベルに対応するデータを読み出す、
請求項1に記載の半導体記憶装置。
読み出し動作を実行可能に制御し、
前記第１の書き込み動作及び第２の書き込み動作が終了した後に、前記読み出し動作を実行し、前記２ｍ通り以上のレベルに対応するデータを読み出す、
請求項1に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は半導体記憶装置に関する。
【背景技術】
【0002】
不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－０５００７１号公報
【特許文献2】特開２０１８－０４１５２３号公報
【特許文献3】特開２０２０‐０４７３２９号公報
【特許文献4】特開２０２２－１４４３０９号公報
【特許文献5】特開２０２２－０４５７８９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
センスアンプユニット内のラッチ回路の必要個数を低減可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一実施形態に係る半導体記憶装置は、ｉ本のビット線と、前記ｉ本のビット線とそれぞれ電気的に接続され、各々が２ｎ通り（ｎは２以上の整数）以上の閾値電圧に設定可能なｉ個のメモリセルと、前記ｉ個のメモリセルのゲートに共通に接続されたワード線と、前記ｉ本のビット線にそれぞれ電気的に接続され、ｍ個（ｍはｎ＋１より小さい自然数）のラッチ回路を含み、各々が前記ｉ本のビット線のうち対応する１つに前記ラッチ回路に格納されたデータに基づいて前記２ｍ通り以上のレベルを管理可能なセンスアンプ部と、前記ｍ個のラッチ回路にデータを入力するとともに、前記ｉ個のメモリセルのそれぞれへのプログラム動作とベリファイ動作とを含む書き込み動作を実行可能に制御するロジック制御回路と、を含み、前記ロジック制御回路は、前記ｉ個のメモリセルに、書き込み動作をｘ回実行し、前記ｘ回の書き込み動作は、前記ｍ個のラッチ回路に第１のｍビットのデータを入力して実行する第１の書き込み動作と、前記第１の書き込み動作のあとに実行され、前記ｍ個のラッチ回路に、前記第１のｍビットのデータとは異なる第２のｍビットのデータを入力して実行する第２の書き込み動作とを含む。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置を含むメモリシステム及びホストの構成を示すブロック図である。
【図2】第１実施形態に係るサブコードジェネレータの構成を示すブロック図である。
【図3】第１実施形態に係る半導体記憶装置を含むメモリシステムの構成を示すブロック図である。
【図4】第１実施形態に係るメモリセルの構成を示す回路図である。
【図5】第１実施形態に係るメモリセルトランジスタの閾値分布の一例を示す模式図である。
【図6】第１実施形態に係るメモリセルトランジスタのデータの割り付けの一例を示す図である。
【図7】第１実施形態に係るメモリセルの断面を示す断面図である。
【図8】第１実施形態に係るメモリシステムの書き込み動作時における各配線の電位変化を示すタイミングチャートである。
【図9】第１実施形態に係るメモリシステムのプログラム動作時におけるＮＡＮＤストリングの様子を示す回路図である。
【図10】第１実施形態に係るメモリシステムのベリファイ動作時における各配線の電位変化を示すタイミングチャートである。
【図11】第１実施形態に係るメモリシステムの書き込み動作における、プログラムループ回数とプログラム動作及びベリファイ動作との関係を示す図である。
【図12】第１実施形態に係るメモリシステムのサブプログラムシーケンスにおけるプログラム動作及びベリファイ動作のタイミングを示す図である。
【図13】第１実施形態に係るセンスアンプユニットの回路構成の一例を示す回路図である。
【図14A】第１実施形態に係るセンスアンプユニットの動作の一例を示す図である。
【図14B】第１実施形態に係るセンスアンプユニットの動作の一例を示す図である。
【図14C】第１実施形態に係るセンスアンプユニットの動作の一例を示す図である。
【図15】比較例に係るセンスアンプユニットの回路構成の一例を示す回路図である。
【図16】比較例に係るメモリセルトランジスタの閾値分布とデータラッチ（ページ）の関係を示す模式図である。
【図17】第１実施形態に係るメモリセルトランジスタの閾値分布とデータラッチ（ページ）の関係を示す模式図である。
【図18】第１実施形態に係るセンスアンプユニットのレイアウト示す模式図である。
【図19A】第１実施形態に係るサブプログラムシーケンスのタイミングチャートを示す図である。
【図19B】第１実施形態に係るサブプログラム動作のタイミングチャートを示す図である。
【図19C】第１実施形態に係るサブプログラムシーケンスのタイミングチャートを示す図である。
【図19D】第１実施形態に係るサブプログラム動作のタイミングチャートを示す図である。
【図20】第１実施形態に係るメモリシステムのサブプログラムシーケンスにおけるプログラム動作及びベリファイ動作のタイミングを示す図である。
【図21】第１実施形態に係るメモリシステムのサブプログラムシーケンスの一例を示す図である。
【図22】比較例に係るメモリシステムのプログラムシーケンスの一例を示す図である。
【図23】第１実施形態に係るメモリシステムのエンコードデータテーブルの一例を示す図である。
【図24】第１実施形態に係るメモリシステムのサブプログラムシーケンスの一例を示す図である。
【図25】第２実施形態に係るメモリシステムのエンコードデータの一例を示す図である。
【図26】第３実施形態に係るメモリシステムのサブプログラムシーケンスの一例を示す図である。
【発明を実施するための形態】
【0007】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一、又は類似する機能及び構成を有する構成要素については、共通する参照符号を付す。共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字（、例えば、アルファベットの大文字、アルファベットの大文字、数字、ハイフンとアルファベットの大文字と数字など）を付して区別する。
【0008】
以下の説明では、信号Ｘ＜ｐ：０＞（ｐは自然数）とは、（ｐ＋１）ビットの信号であり、各々が１ビットの信号である信号Ｘ＜０＞、Ｘ＜１＞、・・・、及びＸ＜ｐ＞の集合を意味する。構成要素Ｙ＜ｐ：０＞とは、信号Ｘ＜ｐ：０＞の入力又は出力に１対１に対応する構成要素Ｙ＜０＞、Ｙ＜１＞、・・・、及びＹ＜ｐ＞の集合を意味する。
【0009】
＜第１実施形態＞
以下に、第１実施形態に係るメモリシステム３を説明する。
以下に、第１実施形態に係るメモリシステム３を説明する。
【0010】
＜１－１．構成例＞
＜１－１―１．メモリシステム３及びホスト４＞
図１を用いて、メモリシステム３及びホスト４の概要を説明する。図１は、メモリシステム３及びホスト４の構成例を示すブロック図である。メモリシステム３は、メモリコントローラ１及び半導体記憶装置２を含む。メモリシステム３は、ホスト４と接続可能である。メモリシステム３は、例えば、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）、ＳＤＴＭカードのようなメモリカード等である。ホスト４は、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。メモリシステム３は、ホスト４を含んでもよい。
＜１－１―１．メモリシステム３及びホスト４＞
図１を用いて、メモリシステム３及びホスト４の概要を説明する。図１は、メモリシステム３及びホスト４の構成例を示すブロック図である。メモリシステム３は、メモリコントローラ１及び半導体記憶装置２を含む。メモリシステム３は、ホスト４と接続可能である。メモリシステム３は、例えば、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）、ＳＤＴＭカードのようなメモリカード等である。ホスト４は、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。メモリシステム３は、ホスト４を含んでもよい。
【0011】
半導体記憶装置２は、例えば、メモリコントローラ１に接続され、メモリコントローラ１を用いて制御される。半導体記憶装置２は、データを不揮発に記憶するメモリであり、例えば、ＮＡＮＤメモリ（ＮＡＮＤ型フラッシュメモリ）を備えている。半導体記憶装置２は、ｉ本のビット線ＢＬに電気的に接続されたｉ個のメモリセルを含む。メモリセルのそれぞれは、メモリセルトランジスタＭＴ（図４）を含む。一つのメモリセル（メモリセルトランジスタＭＴ）は、２ｎ通り（ｎは正の整数）以上の閾値電圧に設定可能である。この場合、読み出し動作および書き込み動作の単位である複数のメモリセルは、ｎページ分のデータを保持することができる。例えば、読み出し動作および書き込み動作の対象となるデータの単位が１６ｋＢである場合、２１７個数のメモリセルに対して一括して読み出し動作および書き込み動作がなされる。
【0012】
例えば、半導体記憶装置２は、１つのメモリセルあたり５ｂｉｔ（２５通り、３２値）の閾値電圧に設定可能なメモリセルを有する、５ｂｉｔ／Ｃｅｌｌ（ＰＬＣ（Ｐｅｎｔａ Ｌｅｖｅｌ Ｃｅｌｌ）のＮＡＮＤメモリである。この場合、読み出し動作および書き込み動作の単位としての２１７個数のメモリセルは、５ページ分（１６ｋＢ×５）のデータを保持することができる。
【0013】
また、半導体記憶装置２は、１つのメモリセルあたり４ｂｉｔ（２４通り、１６値）の閾値電圧に設定可能なメモリセルを有する、４ｂｉｔ／Ｃｅｌｌ（ＱＬＣ（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ））のＮＡＮＤメモリが用いられてよく、１つのメモリセルあたり３ｂｉｔ（２３通り、８値）の閾値電圧に設定可能なメモリセルを有する、３ｂｉｔ／Ｃｅｌｌ（ＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ））のＮＡＮＤメモリが用いられてよく、１つのメモリセルあたり２ｂｉｔ（２２通り、４値）の閾値電圧に設定可能なメモリセルを有する、２ｂｉｔ／Ｃｅｌｌ（ＭＬＣ（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ）のＮＡＮＤメモリが用いられてもよい。
【0014】
メモリコントローラ１は、例えば、ホスト４から半導体記憶装置２の動作に必要なリクエストを受信し、当該リクエストを半導体記憶装置２に送信する。メモリコントローラ１は、当該リクエストを半導体記憶装置２に送信し、半導体記憶装置２からのデータの読み出し動作、半導体記憶装置２へのデータの書き込み動作、及び半導体記憶装置２のデータの消去動作を制御する。
【0015】
＜１－１―２．メモリコントローラ１の構成＞
図１～図３を用いて、メモリコントローラ１の構成を説明する。図２は、サブコードジェネレータ１７の構成を示すブロック図であり、図３は半導体記憶装置２を含むメモリシステム３の構成を示すブロック図である。
図１～図３を用いて、メモリコントローラ１の構成を説明する。図２は、サブコードジェネレータ１７の構成を示すブロック図であり、図３は半導体記憶装置２を含むメモリシステム３の構成を示すブロック図である。
【0016】
メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、ライトプロテクト信号ＷＰｎ、信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳｎの各信号が送受信される。
【0017】
例えば、半導体記憶装置２とメモリコントローラ１は、それぞれが、半導体チップ（以下、単にチップともいう）として形成される。
【0018】
チップイネーブル信号ＣＥｎは、半導体記憶装置２をイネーブル（有効）にするための信号である。コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置２に入力される信号ＤＱがコマンドＣＭＤであることを入出力回路２２に通知するための信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置２に入力される信号ＤＱがアドレス情報ＡＤＤであることを入出力回路２２に通知するための信号である。
【0019】
ライトイネーブル信号ＷＥｎは、受信した信号を半導体記憶装置２に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。例えば、信号ＷＥｎが“Ｌ（Ｌｏｗ）”レベルである間に信号ＤＱ＜７：０＞を取り込むよう半導体記憶装置２に指示する。
【0020】
リードイネーブル信号ＲＥｎは、メモリコントローラ１が、半導体記憶装置２からデータを読み出すための信号である。例えば、リードイネーブル信号ＲＥｎは、信号ＤＱ＜７：０＞を出力する際の半導体記憶装置２の動作タイミングを制御するために使用される。
【0021】
ライトプロテクト信号ＷＰｎは、データ書き込み及び消去の禁止を半導体記憶装置２に指示するための信号である。信号ＤＱ＜７：０＞は、半導体記憶装置２とメモリコントローラ１との間で送受信されるデータの実体である。信号ＤＱ＜７：０＞は、８ビットの信号である。データストローブ信号ＤＱＳｎは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。
【0022】
メモリコントローラ１は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路１４、メモリインターフェイス１５、及びサブコードジェネレータ１７を含む。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４、メモリインターフェイス１５及びサブコードジェネレータ１７は、互いに内部バス１６で接続される。
【0023】
ホストインターフェイス１３は、ホスト４から受信したリクエスト、ユーザデータ（書き込みデータ）などを内部バス１６に出力する。また、ホストインターフェイス１３は、半導体記憶装置２から読み出されたユーザデータ、プロセッサ１２からの応答などをホスト４へ送信する。
【0024】
メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を半導体記憶装置２に書き込む書き込み動作、及び、ユーザデータ等を半導体記憶装置２から読み出す読み出し動作を制御する。
【0025】
プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。プロセッサ１２は、ホスト４からホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。
【0026】
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、半導体記憶装置２から読み出された符号語を復号する。
【0027】
サブコードジェネレータ１７は、「サブプログラムシーケンス」の実行を指示するプレフィックスコマンドに含まれる「サブコードインデックス」及び「エンコードデータ」を生成し、「サブコードインデックス」及び「エンコードデータ」を合成する構成及び機能を有する。
【0028】
サブプログラムシーケンスは、標準的なプログラムシーケンスを、複数のサブコーディングでプログラム制御する方式である。サブプログラムシーケンスは、複数のサブコーディングを重ねて、追記して、複数の閾値分布を形成するように制御する方式であり、追記方式と呼ばれる場合がある。また、詳細は後述されるが、サブプログラムシーケンスにおいて、各サブコーディングの最上位の閾値分布のレベルに対応するデータと、次のサブコーディングの最下位の閾値分布のレベルに対応するデータとを重ねる。
【0029】
サブコードジェネレータ１７は、例えば、サブコードインデックスレジスタ１７１、ライトデータバッファ１７２、及びサブコードエンコーダ１７３を含む。ライトデータバッファ１７２は、例えば、ＲＡＭ１１に格納されるユーザデータを受信し、ユーザデータを一時的に格納する。サブコードインデックスレジスタ１７１は、サブコーディングの順番を示すインデックス及びページを示すインデックス（例えば、０１ｈ、０２ｈ、・・・、０５ｈ、１１ｈ、１２ｈ、・・・、５５ｈ）を格納する。サブコードエンコーダ１７３は、ライトデータバッファ１７２に格納されるユーザデータを用いて、複数のエンコードデータ（ＥＤａｔａ）を生成する。また、サブコードエンコーダ１７３は、サブコードインデックスレジスタ１７１に格納されるインデックスと、当該インデックスに対応するＥＤａｔａを組み合わせる。詳細は後述されるが、例えば、５ｂｉｔ／Ｃｅｌｌのユーザデータが３ｂｉｔ／ＣｅｌｌのＥＤａｔｅにエンコードされる場合には、生成された複数のＥＤａｔａは、例えば、第１のページデータ（１ｓｔ ｐａｇｅデータ）、第２のページデータ（２ｎｄ ｐａｇｅデータ）又は第３のページデータ（３ｒｄ ｐａｇｅデータ）の何れかに対応する。１ページのデータ容量は例えば１６ｋＢであるが、これに限られない。
【0030】
図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例を示した。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、半導体記憶装置２に内蔵されていてもよい。
【0031】
メモリシステム３の動作を簡単に説明する。
【0032】
初めに、ホスト４からのリクエストが、「標準的なプログラムシーケンス」の実行を指示するコマンドを含む場合のメモリシステム３の動作を説明する。
【0033】
例えば、ホスト４からのリクエストが、「標準的なプログラムシーケンス」の実行を指示するコマンドを含む場合には、プロセッサ１２は、ホスト４からのリクエストに従って、半導体記憶装置２へのユーザデータおよびパリティの書き込み動作をメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホスト４からのリクエストに従って、半導体記憶装置２からのユーザデータおよびパリティの読み出し動作を、メモリインターフェイス１５へ指示する。
【0034】
プロセッサ１２は、ＲＡＭ１１に格納されるユーザデータに対して、半導体記憶装置２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ、例えば１６ｋＢ）に対して実施する。本明細書では、半導体記憶装置２の１ページに格納されるユーザデータをユニットデータと定義する。ユニットデータは、一般的にはＥＣＣ回路１４によって符号化されて符号語として半導体記憶装置２に格納される。メモリシステム３では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを半導体記憶装置２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。
【0035】
プロセッサ１２は、ユニットデータごとに書き込み先の半導体記憶装置２のメモリ領域を決定する。半導体記憶装置２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを半導体記憶装置２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホスト４が管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホスト４からの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。
【0036】
ＲＡＭ１１は、ホスト４から受信したユーザデータを半導体記憶装置２へ記憶するまでに一時格納したり、半導体記憶装置２から読み出したデータをホスト４へ送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。
【0037】
ホスト４から書き込みリクエストを受信した場合、例えば、メモリシステム３は次のように動作する。プロセッサ１２は、書き込み対象となるデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１に格納されたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を半導体記憶装置２に書き込む。
【0038】
ホスト４から読み出しリクエストを受信した場合、例えば、メモリシステム３は次のように動作する。メモリインターフェイス１５は、半導体記憶装置２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１に格納する。プロセッサ１２は、ＲＡＭ１１に格納されたデータを、ホストインターフェイス１３を介してホスト４に送信する。
【0039】
次に、ホスト４からのリクエストが、「サブプログラムシーケンス」の実行を指示するコマンドを含む場合のメモリシステム３の動作を説明する。
【0040】
一般的な半導体記憶装置では、ｎｂｉｔ／Ｃｅｌｌ（ｎは正の整数）の場合、センスアンプユニットに含まれるプログラム用データ（例えば、ユーザデータ）を格納するラッチ回路の個数は、ｎ個である。例えば、数値ｎが５の場合、５ｂｉｔ／ＣｅｌｌのＰＬＣのユーザデータの標準的なプログラムシーケンスを用いた書き込み動作では、後述するセンスアンプユニットＣＳＡＵ（図１４）に含まれるプログラム用データを格納するラッチ回路の個数は、５個である。一方、メモリシステム３の動作方法は、サブプログラムシーケンスを含み、５ｂｉｔ／ＣｅｌｌのＰＬＣのユーザデータのサブプログラムシーケンスを用いた書き込み動作では、３（ｎ＝３）ｂｉｔ／ＣｅｌｌのＭＬＣに相当するＥＤａｔａに基づき、書き込み動作を実行することを含む。後述するセンスアンプユニットＳＡＵ（図１３）に示されるように、センスアンプユニットＳＡＵに含まれるプログラム用データを格納するラッチ回路の個数は３（ｎ＝３）個である。すなわち、サブプログラムシーケンスを用いることによって、センスアンプユニットのラッチ回路の個数を、２個低減することができる。
【0041】
プロセッサ１２は、生成された複数のＥＤａｔａのそれぞれに対して、半導体記憶装置２上の格納領域（メモリ領域）を決定する。ＥＤａｔａは、内部バス１６経由でＲＡＭ１１に格納される。ＥＤａｔａはページデータであり、プロセッサ１２は、メモリ領域の決定を、ＥＤａｔａに対して実施する。ＥＤａｔａが、ＥＣＣ回路１４によって符号化されて符号語として半導体記憶装置２に格納される。例えば、メモリコントローラ１は、符号化せずにＥＤａｔａを半導体記憶装置２に格納してよく、符号化したＥＤａｔａを半導体記憶装置２に格納してもよい。
【0042】
プロセッサ１２は、ＥＤａｔａごとに書き込み先の半導体記憶装置２のメモリ領域を決定する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してＥＤａｔａを半導体記憶装置２へ書き込むようメモリインターフェイス１５へ指示する。なお、メモリコントローラ１と半導体記憶装置２とは、ユーザデータの論理アドレスと物理アドレスとの対応付けを共有すると共に、サブコードインデックスも共有している。プロセッサ１２は、ホスト４からの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。
【0043】
ホスト４から「サブプログラムシーケンス」の実行を指示するコマンドを含む書き込みリクエストを受信した場合、例えば、メモリコントローラ１は次のように動作する。メモリコントローラ１に含まれるプロセッサ１２は、書き込み対象となるＥＤａｔａを、サブコードジェネレータ１７からＲＡＭに転送し、ＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１に格納されたＥＤａｔａを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたＥＤａｔａを符号化し、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を、例えば、ロジック制御回路２３を介してシーケンサ２４に入力する。シーケンサ２４は、符号語を復号し、復号されたＥＤａｔａを含むコマンドを解析し、解析結果に基づき、「サブプログラムシーケンス」を実行するように、各回路に指示する。例えば、ロジック制御回路２３は、ＥＤａｔａを、レジスタ２５を介して、センスアンプモジュール７０内のセンスアンプユニットＳＡＵに入力する。また、センスアンプユニットＳＡＵは、センスアンプユニットＳＡＵが接続されたビット線ＢＬを介して、ＥＤａｔａを半導体記憶装置２に書き込む。
【0044】
ホスト４から読み出しリクエストを受信した場合、例えば、メモリシステム３は次のように動作する。メモリインターフェイス１５は、半導体記憶装置２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたＥＤａｔａをＲＡＭ１１に格納する。プロセッサ１２は、ＲＡＭ１１に格納されたデータを、ホストインターフェイス１３を介してホスト４に送信する。
【0045】
＜１－１－３．半導体記憶装置２の構成＞
図３に示されるように、半導体記憶装置２は、メモリセルアレイ（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）２１、入出力回路（ｉｎｐｕｔ／ｏｕｔｐｕｔ）２２、ロジック制御回路（ｌｏｇｉｃ ｃｏｎｔｒｏｌ）２３、シーケンサ（ｓｅｑｕｅｎｃｅｒ）２４、レジスタ（ｒｅｇｉｓｔｅｒ）２５、レディ／ビジー制御回路（ｒｅａｄｙ／ｂｕｓｙ ｃｉｒｃｕｉｔ）２６、電圧生成回路（ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｉｏｎ）２７、ドライバセット（ｄｒｉｖｅｒ ｓｅｔ）２８、ロウデコーダ（ｒｏｗ ｄｅｃｏｄｅｒ）２９、センスアンプモジュール（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）７０、入出力用パッド群７１、及びロジック制御用パッド群７２を含む。半導体記憶装置２では、書き込みデータＤＡＴをメモリセルアレイ２１に記憶させる書き込み動作、読み出しデータＤＡＴをメモリセルアレイ２１から読み出す読み出し動作等の、各種動作が実行される。
図３に示されるように、半導体記憶装置２は、メモリセルアレイ（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）２１、入出力回路（ｉｎｐｕｔ／ｏｕｔｐｕｔ）２２、ロジック制御回路（ｌｏｇｉｃ ｃｏｎｔｒｏｌ）２３、シーケンサ（ｓｅｑｕｅｎｃｅｒ）２４、レジスタ（ｒｅｇｉｓｔｅｒ）２５、レディ／ビジー制御回路（ｒｅａｄｙ／ｂｕｓｙ ｃｉｒｃｕｉｔ）２６、電圧生成回路（ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｉｏｎ）２７、ドライバセット（ｄｒｉｖｅｒ ｓｅｔ）２８、ロウデコーダ（ｒｏｗ ｄｅｃｏｄｅｒ）２９、センスアンプモジュール（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）７０、入出力用パッド群７１、及びロジック制御用パッド群７２を含む。半導体記憶装置２では、書き込みデータＤＡＴをメモリセルアレイ２１に記憶させる書き込み動作、読み出しデータＤＡＴをメモリセルアレイ２１から読み出す読み出し動作等の、各種動作が実行される。
【0046】
メモリセルアレイ２１は、例えば、センスアンプモジュール７０、ロウデコーダ２９、及びドライバセット２８と接続される。メモリセルアレイ２１は、ブロックＢＬＫ０、ＢＬＫ１、・・・、ＢＬＫｎ（ｎは１以上の整数）を含む。詳細は後述するが、ブロックＢＬＫの各々は、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３）を含む。ストリングユニットＳＵの各々は、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルを含む。ブロックＢＬＫは、例えばデータの消去単位となる。同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴｅ０～ＭＴｅ７及びＭＴｏ０～ＭＴｏ７（図２）の保持するデータは、一括して消去される。なお、半導体記憶装置２では、メモリセルトランジスタＭＴは、単にメモリセルといわれる場合がある。
【0047】
入出力回路２２は、例えば、レジスタ２５、ロジック制御回路２３、及びセンスアンプモジュール７０に接続される。入出力回路２２は、メモリコントローラ１に含まれるメモリインターフェイス１５と半導体記憶装置２との間で、データ信号ＤＱ＜７：０＞の送受信を制御する。
【0048】
信号ＤＱ＜７：０＞は、「１－１－２．メモリコントローラ１の構成」で説明したとおり、半導体記憶装置２とメモリコントローラ１に含まれるメモリインターフェイス１５との間で送受信されるデータの実体である。信号ＤＱ＜７：０＞は、コマンドＣＭＤ、データＤＡＴ、アドレス情報ＡＤＤ、及びステータス情報ＳＴＳ等を含む。
【0049】
コマンドＣＭＤは、例えば、ホスト４から、メモリコントローラ１に含まれるメモリインターフェイス１５を介して、半導体記憶装置２に送信されるリクエストを実行するためのコマンドを含む。コマンドＣＭＤは、例えば、「サブプログラムシーケンス」の実行を指示するプレフィックスコマンドを含む。データＤＡＴは、半導体記憶装置２への書き込みデータＤＡＴ又は半導体記憶装置２からの読み出しデータＤＡＴを含む。データＤＡＴは、例えば、Ｅｄａｔａを含む。アドレス情報ＡＤＤは、例えば、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルを選択するためのカラムアドレス及びロウアドレスを含む。ステータス情報ＳＴＳは、例えば、書き込み動作及び読み出し動作に関する半導体記憶装置２のステータスに関する情報を含む。
【0050】
具体的には、入出力回路２２は、入力回路及び出力回路を備え、入力回路及び出力回路が次に述べる処理を行う。入力回路は、メモリコントローラ１から、書き込みデータＤＡＴ、アドレス情報ＡＤＤ、及びコマンドＣＭＤを受信する。入力回路は、受信した書き込みデータＤＡＴをセンスアンプモジュール７０に送信し、受信したアドレス情報ＡＤＤ及びコマンドＣＭＤをレジスタ２５に送信する。一方、出力回路は、レジスタ２５からステータス情報ＳＴＳを受け取り、センスアンプモジュール７０から読み出しデータＤＡＴを受け取る。出力回路は、受け取ったステータス情報ＳＴＳ及び読み出しデータＤＡＴを、メモリコントローラ１に含まれるメモリインターフェイス１５に送信する。
【0051】
ロジック制御回路２３は、例えば、メモリコントローラ１及びシーケンサ２４に接続される。ロジック制御回路２３は、メモリコントローラ１のメモリインターフェイス１５を介して、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎを受信する。ロジック制御回路２３は、受信される信号に基づいて、入出力回路２２及びシーケンサ２４を制御する。
【0052】
シーケンサ２４は、例えば、レディ／ビジー制御回路２６、センスアンプモジュール７０、及びドライバセット２８に接続される。シーケンサ２４は、コマンドレジスタに保持されるコマンドＣＭＤに基づいて、半導体記憶装置２全体の動作を制御する。例えば、シーケンサ２４は、センスアンプモジュール７０、ロウデコーダ２９、電圧生成回路２７、及びドライバセット２８等を制御して、書き込み動作、読み出し動作、及び消去動作等の各種動作を実行する。詳細は後述されるが、コマンドレジスタに、「サブプログラムシーケンス」の実行を指示するプレフィックスコマンドが格納されている場合には、シーケンサ２４は、標準的なプログラムシーケンスではなく、サブプログラムシーケンスを実行するように、半導体記憶装置２に指示する。
【0053】
レジスタ２５は、例えば、ステータスレジスタ（図示は省略）、アドレスレジスタ（図示は省略）、コマンドレジスタ（図示は省略）などを含む。ステータスレジスタは、シーケンサ２４からステータス情報ＳＴＳを受信し、保持し、当該ステータス情報ＳＴＳを、シーケンサ２４の指示に基づいて入出力回路２２に送信する。アドレスレジスタは、入出力回路２２からアドレス情報ＡＤＤを受信し、保持する。アドレスレジスタは、アドレス情報ＡＤＤ中のカラムアドレスをセンスアンプモジュール７０に送信し、アドレス情報ＡＤＤ中のロウアドレスをロウデコーダ２９に送信する。コマンドレジスタは、入出力回路２２からコマンドＣＭＤを受信し、保持し、コマンドＣＭＤをシーケンサ２４に送信する。コマンドレジスタは、コマンドＣＭＤに含まれる「サブプログラムシーケンス」の実行を指示するプレフィックスコマンドを格納可能である。
【0054】
レディ／ビジー制御回路２６は、シーケンサ２４による制御に従ってレディ／ビジー信号Ｒ／Ｂｎを生成し、生成したレディ／ビジー信号Ｒ／Ｂｎをメモリコントローラ１に送信する。レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置２がメモリコントローラ１からの命令を受け付けるレディ状態にあるか、又は命令を受け付けないビジー状態にあるかを通知するための信号である。
【0055】
電圧生成回路２７は、例えば、ドライバセット２８等に接続される。電圧生成回路２７は、シーケンサ２４による制御に基づいて、書き込み動作及び読み出し動作等に使用される電圧を生成し、生成した電圧をドライバセット２８に供給する。
【0056】
ドライバセット２８は、メモリセルアレイ２１、センスアンプモジュール７０、及びロウデコーダ２９に接続される。ドライバセット２８は、電圧生成回路２７から供給される電圧、又はシーケンサ２４から供給される制御信号に基づいて、例えば、読み出し動作及び書き込み動作等の各種動作で選択ゲート線ＳＧＤ（図４）、ワード線ＷＬ（図４）、ソース線ＳＬ（図４）、及びビット線ＢＬ（図４）等に供給する各種電圧又は各種制御信号を生成する。ドライバセット２８は、生成した電圧又は制御信号を、センスアンプモジュール７０、ロウデコーダ２９、ソース線ＳＬなどに供給する。
【0057】
ロウデコーダ２９は、アドレスレジスタからロウアドレスを受け取り、受け取ったロウアドレスをデコードする。ロウデコーダ２９は、当該デコードの結果に基づいて、読み出し動作及び書き込み動作等の各種動作を実行する対象のブロックＢＬＫ（図４）を選択する。ロウデコーダ２９は、当該選択したブロックＢＬＫに、ドライバセット２８から供給される電圧を供給可能である。
【0058】
センスアンプモジュール７０は、例えば、アドレスレジスタからカラムアドレスを受信し、カラムアドレスに基づいて、メモリコントローラ１とメモリセルアレイ２１との間でのデータＤＡＴの送受信動作を実行する。また、センスアンプモジュール７０は、読み出し動作に係る命令に基づき、メモリセルアレイ２１から読み出されたデータ（閾値電圧）をセンスし、読み出されたデータ（閾値電圧）を一時的に保持することが可能である。また、センスアンプモジュール７０は、一時的に保存したデータに基づき、論理演算をすることが可能である。また、センスアンプモジュール７０は、読み出されたデータ（読み出しデータ）ＤＡＴを、入出力回路２２を介してメモリコントローラ１に送信する。さらに、センスアンプモジュール７０は、書き込み動作に係る命令に基づき、メモリコントローラ１から入出力回路２２を介して書き込みデータＤＡＴを受信し、書き込みデータＤＡＴを、メモリセルアレイ２１に送信する。
【0059】
センスアンプモジュール７０は、例えば、ビット線ＢＬ（ＢＬ０～ＢＬ（Ｎ－１）、但し（Ｎ－１）は２以上の自然数、図４）毎に設けられたセンスアンプユニットＳＡＵ（図１３）を含む。センスアンプユニットＳＡＵはビット線ＢＬに電圧を供給可能に電気的に接続される。半導体記憶装置２はＰＬＣ（５ｂｉｔ／Ｃｅｌｌ）のメモリセルトランジスタＭＴを含み、詳細は後述するが、センスアンプユニットＳＡＵに含まれるプログラム用データ（例えば、ＥＤａｔａ）を格納するラッチ回路の個数が３個である。
【0060】
入出力用パッド群７１は、メモリコントローラ１から受信する信号ＤＱ＜７：０＞を入出力回路２２に送信する。入出力用パッド群７１は、入出力回路２２から受信する信号ＤＱ＜７：０＞をメモリコントローラ１に送信する。
【0061】
ロジック制御用パッド群７２は、メモリコントローラ１から受信するチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎをロジック制御回路２３に転送する。ロジック制御用パッド群７２は、レディ／ビジー制御回路２６から受信するレディ／ビジー信号Ｒ／Ｂｎをメモリコントローラ１に転送する。
【0062】
＜１－１－４．メモリセルアレイ２１の構成＞
図４を用いて、メモリセルアレイ２１の構成を説明する。図４は半導体記憶装置２のメモリセルアレイ２１に含まれるブロックＢＬＫの回路図である。ブロックＢＬＫ０を例にとって説明するが、他のブロックＢＬＫ１、２、・・・も同様の回路である。なお、図４に示す回路図は一例であって、第１実施形態のメモリセルアレイ２１の回路図を限定するものではない。メモリセルアレイ２１の説明において、図１～図３と同一、又は類似する構成の説明は省略されることがある。
図４を用いて、メモリセルアレイ２１の構成を説明する。図４は半導体記憶装置２のメモリセルアレイ２１に含まれるブロックＢＬＫの回路図である。ブロックＢＬＫ０を例にとって説明するが、他のブロックＢＬＫ１、２、・・・も同様の回路である。なお、図４に示す回路図は一例であって、第１実施形態のメモリセルアレイ２１の回路図を限定するものではない。メモリセルアレイ２１の説明において、図１～図３と同一、又は類似する構成の説明は省略されることがある。
【0063】
ブロックＢＬＫ０は、Ｎ本のビット線ＢＬ（ＢＬ０、ＢＬ１、・・・、ＢＬ（Ｎ－１））と接続される。また、ブロックＢＬＫ０はソース線ＳＬと接続されている。ビット線ＢＬとソース線ＳＬの間に、ＮＡＮＤストリング１１６が接続される。ＮＡＮＤストリング１１６は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）、並びに、選択トランジスタＳＴ１及びＳＴ２を含む。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。メモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。ＮＡＮＤストリング１１６がＮ本のビット線ＢＬに設けられることで、ストリングユニットＳＵ（ＳＵ０、ＳＵ１）が構成されている。なお、図４において、ＮＡＮＤストリング１１６は、例えば８個のメモリセルトランジスタＭＴを含むが、ＮＡＮＤストリング１１６に含まれるメモリセルトランジスタＭＴの個数は８個に限定されない。例えば、メモリセルトランジスタＭＴの個数は、ｉ個であってよく、整数ｉは８より多くてよく、少なくてもよい。
【0064】
選択トランジスタＳＴ１（後述する下層選択ゲートトランジスタに相当）は選択ゲート線ＳＧＤ０に接続されている。ストリングユニットＳＵの各々における選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ（ＳＧＤ０、ＳＧＤ１、・・・）に接続される。８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）のゲートは、それぞれ対応するワード線ＷＬ（ＷＬ７～ＷＬ０）に接続される。また、ストリングユニットＳＵの各々における選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに接続される。同一のストリングユニットＳＵ内の、複数のビット線ＢＬのそれぞれに接続された選択トランジスタＳＴ１のゲートは、共通の選択ゲート線ＳＧＤに接続される。同一のストリングユニットＳＵ内の、複数のビット線ＢＬのそれぞれに接続された選択トランジスタＳＴ１のゲートは、共通の選択ゲート線ＳＧＤに接続される。同一のストリングユニットＳＵ内の、メモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）のゲートは、それぞれ共通のワード線ＷＬ（ＷＬ０～ＷＬ７）に接続される。同一のストリングユニットＳＵ内において、同一のワード線ＷＬ（ＷＬ０～ＷＬ７）に接続されたメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）は、読み出し動作および書き込み動作の単位を構成する。例えば、選択ゲート線ＳＧＤ０に対応するストリングユニットＳＵに含まれる各ＮＡＮＤストリング１１６におけるメモリセルトランジスタＭＴ７は、読み出し動作および書き込み動作の単位としてのメモリセルグループＭＧを構成し、メモリセルグループＭＧに対しては読み出し動作および書き込み動作が一括して実行される。例えば、読み出し動作および書き込み動作の対象となるデータの単位が１６ｋＢである場合、各メモリセルグループＭＧは２１７個数のメモリセルトランジスＭＴを含む。この場合、２１７本のビット線ＢＬが設けられる。
【0065】
＜１－１－５．メモリセルトランジスタＭＴの閾値分布＞
図５及び図６を用いて、メモリセルトランジスタＭＴの閾値電圧分布の一例として、ＰＬＣについて説明する。図５はメモリセルトランジスタＭＴの閾値分布の一例を示す模式図である。図６はメモリセルトランジスタＭＴのデータの割り付けの一例を示す図である。メモリセルトランジスタＭＴの説明において、図１～図４と同一、又は類似する構成の説明は省略されることがある。
図５及び図６を用いて、メモリセルトランジスタＭＴの閾値電圧分布の一例として、ＰＬＣについて説明する。図５はメモリセルトランジスタＭＴの閾値分布の一例を示す模式図である。図６はメモリセルトランジスタＭＴのデータの割り付けの一例を示す図である。メモリセルトランジスタＭＴの説明において、図１～図４と同一、又は類似する構成の説明は省略されることがある。
【0066】
図５の縦軸の“ＮＭＴｓ”は、メモリセルトランジスタＭＴの個数（Ｃｅｌｌ数（セル数））を示し、図５の横軸の“Ｖｔｈ”は、メモリセルトランジスタＭＴの閾値電圧を示している。図５に示されるように、メモリセルアレイ２１におけるメモリセルトランジスタＭＴの閾値電圧分布は、閾値電圧の低い方から順に、ステートＳ０、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７、Ｓ８、Ｓ９、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１６、Ｓ１７、Ｓ１８、Ｓ１９、Ｓ２０、Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２４、Ｓ２５、Ｓ２６、Ｓ２７、Ｓ２８、Ｓ２９、Ｓ３０及びＳ３１を形成し得る。すなわち、ＰＬＣでは、３２個の山型の閾値電圧分布が形成され、ＰＬＣの３２個の山型の閾値電圧分布にそれぞれデータを割り当てることで、１つのメモリセルトランジスタＭＴ当たり５ビットのデータを記憶可能である。
【0067】
また、メモリセルアレイ２１では、ステートＳ０～Ｓ３１に対して、読み出し電圧Ｒ１～Ｒ３１、及び読み出しパス電圧ＶＲＥＡＤが設定される。具体的には、読み出し電圧Ｒ１はステートＳ０及びＳ１の間に設定され、読み出し電圧Ｒ２はステートＳ１及びＳ２の間に設定される。また、読み出し電圧Ｒ１及び読み出し電圧Ｒ２と同様に、読み出し電圧Ｒ３～読み出し電圧Ｒ３０は、図５に示されるそれぞれに対応するステートの間に設定される。読み出しパス電圧ＶＲＥＡＤは、ステートＳ０～Ｓ３１のうち最も閾値電圧が高いステートＳ３１よりも高い電圧に設定される。読み出しパス電圧ＶＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。
【0068】
なお、図５に示された読み出し電圧Ｒ１～Ｒ３１の組は、負の電圧を含んでいてもよい。読み出し電圧Ｒ１～Ｒ３１の組は、負の電圧と、０Ｖと、正の電圧との組み合わせであってもよい。すなわち、読み出し電圧Ｒ１～Ｒ３１の組において、一部の読み出し電圧が負の電圧であり、その他の読み出し電圧が０Ｖや正の読み出し電圧であってもよい。例えば、読み出し電圧Ｒ１～Ｒ４のそれぞれが負の電圧であり、読み出し電圧Ｒ５が０Ｖであり、読み出し電圧Ｒ６～Ｒ３１のそれぞれが正の電圧であってもよい。読み出し電圧Ｒ１～Ｒ３１の組が、０Ｖを含まずに、負の電圧と、正の電圧とを含んでいてもよい。
【0069】
ステートＳ０～Ｓ３１のそれぞれには、データセットＤ０～Ｄ３１のうちいずれかが割り当てられる。データセットＤ０～Ｄ３１は、３２組の互いに異なる５ビットデータに対応する。データセットＤ０～Ｄ３１のそれぞれは、第１～第５ビットデータを含む。以下に、データセットＤ０～Ｄ３１のそれぞれの具体的なデータの内容について羅列する。
【0070】
（例）データセット：“第１ビットデータ／第２ビットデータ／第３ビットデータ／第４ビットデータ／第５ビットデータ”
Ｄ０：“０００００”
Ｄ１：“００００１”
Ｄ２：“０００１０”
Ｄ３：“０００１１”
Ｄ４：“００１００”
Ｄ５：“００１０１”
Ｄ６：“００１１０”
Ｄ７：“００１１１”
Ｄ８：“０１０００”
Ｄ９：“０１００１”
Ｄ１０：“０１０１０”
Ｄ１１：“０１０１１”
Ｄ１２：“０１１００”
Ｄ１３：“０１１０１”
Ｄ１４：“０１１１０”
Ｄ１５：“０１１１１”
Ｄ１６：“１００００”
Ｄ１７：“１０００１”
Ｄ１８：“１００１０”
Ｄ１９：“１００１１”
Ｄ２０：“１０１００”
Ｄ２１：“１０１０１”
Ｄ２２：“１０１１０”
Ｄ２３：“１０１１１”
Ｄ２４：“１１０００”
Ｄ２５：“１１００１”
Ｄ２６：“１１０１０”
Ｄ２７：“１１０１１”
Ｄ２８：“１１１００”
Ｄ２９：“１１１０１”
Ｄ３０：“１１１１０”
Ｄ３１：“１１１１１”
Ｄ０：“０００００”
Ｄ１：“００００１”
Ｄ２：“０００１０”
Ｄ３：“０００１１”
Ｄ４：“００１００”
Ｄ５：“００１０１”
Ｄ６：“００１１０”
Ｄ７：“００１１１”
Ｄ８：“０１０００”
Ｄ９：“０１００１”
Ｄ１０：“０１０１０”
Ｄ１１：“０１０１１”
Ｄ１２：“０１１００”
Ｄ１３：“０１１０１”
Ｄ１４：“０１１１０”
Ｄ１５：“０１１１１”
Ｄ１６：“１００００”
Ｄ１７：“１０００１”
Ｄ１８：“１００１０”
Ｄ１９：“１００１１”
Ｄ２０：“１０１００”
Ｄ２１：“１０１０１”
Ｄ２２：“１０１１０”
Ｄ２３：“１０１１１”
Ｄ２４：“１１０００”
Ｄ２５：“１１００１”
Ｄ２６：“１１０１０”
Ｄ２７：“１１０１１”
Ｄ２８：“１１１００”
Ｄ２９：“１１１０１”
Ｄ３０：“１１１１０”
Ｄ３１：“１１１１１”
【0071】
また、例えば、上述した閾値分布のうち、“０”レベルは、メモリセルトランジスタＭＴの消去状態（ステートＳ０）に対応する。すなわち、データセットＤ３１が、“０”レベルに相当する。同様にして、ステートＳ１～ステートＳ３１の何れか一つに対応付けられた“１”レベル～“３１”レベルは、データセットＤ０～Ｄ３０の何れか一つに対応付けられる。よって、各レベルと、各データセットと、各ステートとは一意に対応付けられる。
【0072】
また、例えば、図６に示されるように割り付けられたデータを読み出す場合、第１のページのデータ（１ｓｔ ｐａｇｅデータ）は、読み出し電圧Ｒ１、Ｒ３、Ｒ５、Ｒ１４、Ｒ１６及びＲ２１を用いた読み出し動作によって確定する。第２のページのデータ（２ｎｄ ｐａｇｅデータ）は、読み出し電圧Ｒ２、Ｒ１０、Ｒ１３、Ｒ１７、Ｒ２３、及びＲ２７を用いた読み出し動作によって確定する。第３のページのデータ（３ｒｄ ｐａｇｅデータ）は、読み出し電圧Ｒ４、Ｒ８、Ｒ１５、Ｒ２４、Ｒ２６、及びＲ２９を用いた読み出し動作によって確定する。第４のページのデータ（４ｔｈ ｐａｇｅデータ）は、読み出し電圧Ｒ６、Ｒ１２、Ｒ１８、Ｒ２０、Ｒ２２、Ｒ２８、及びＲ３０を用いた読み出し動作によって確定する。第５のページのデータ（５ｔｈ ｐａｇｅデータ）は、読み出し電圧Ｒ７、Ｒ９、Ｒ１１、Ｒ１９、Ｒ２５、及びＲ３１を用いた読み出し動作によって確定する。データの書き込み動作及び読み出し動作は、上記の複数のメモリセルに対して一括して行われる。すなわち、データの書き込み動作及び読み出し動作は、ページ単位で行われる。以上説明したようなデータの割り付けのことは、例えば、「コード」、「コーディング」などと呼ばれる。以上説明したように割り付けられたデータによって、隣接するステートは、１ビット違いとなるグレイコードとなっている。
【0073】
＜１－１－６．メモリセルアレイ２１の断面構造＞
図７を用いて、メモリセルアレイ２１を構成する積層体４００の断面構造を説明する。なお、図７に示す断面構造は一例であって、メモリセルアレイ２１の断面構造を限定するものではない。メモリセルアレイ２１の説明において、図１～図６と同一、又は類似する構成の説明は省略されることがある。
図７を用いて、メモリセルアレイ２１を構成する積層体４００の断面構造を説明する。なお、図７に示す断面構造は一例であって、メモリセルアレイ２１の断面構造を限定するものではない。メモリセルアレイ２１の説明において、図１～図６と同一、又は類似する構成の説明は省略されることがある。
【0074】
積層体４００は、半導体基板４０１上に絶縁膜を介して、下からメモリセルアレイ層４１０とＳＧＤ（ドレイン側選択ゲート）層４２０とが積層されている。
【0075】
メモリセルアレイ層４１０は、多数の導電膜４１１、４１２、４１３、・・・、４１４と絶縁膜とが交互に積層された積層体である。メモリセルアレイ層４１０には多数の貫通孔（メモリホールＭＨ）が形成されている。メモリホールＭＨ内部には、メモリホールＭＨの側壁から内側に向かって絶縁膜膜（ＳｉＯ２膜又はＳｉＮ膜）、電荷蓄積膜（ＳｉＮ膜）、及びゲート酸化膜（ＳｉＯ２膜）が積層され、さらにゲート酸化膜の内側には半導体膜（Ｓｉ膜）が埋め込まれている。メモリセルアレイ層４１０の最下層に位置する導電膜４１１は選択トランジスタＳＴ２のゲートに相当する。メモリセルアレイ層４１０の第２層から最上層に位置する導電膜４１２、４１３、・・・、４１４はメモリセルトランジスタＭＴのゲートに相当する。
【0076】
ＳＧＤ層４２０は、導電膜４１４の上方に設けられている。ＳＧＤ層４２０には、メモリセルアレイ層４１０と同様に多数の貫通孔（メモリホールＭＨ）が形成されている。ＳＧＤ層４２０は選択トランジスタＳＴ１のゲートに相当する。
【0077】
積層体４００は、積層体４００を上下に貫通するメモリスリットＳＴを挟んで隣接する積層体４００と電気的に分離されている。メモリスリットＳＴには導電対を充填させることで、積層体４００を上下に貫通するソース線コンタクトとなる。ソース線コンタクトはソース線ＳＬの一部を構成する。
【0078】
＜１－２．動作例＞
＜１－２－１．書き込み動作の概要＞
主に、図８～図１０を用いて、データの書き込み動作の概要を説明する。書き込み動作は、プログラム動作及びベリファイ動作を含む。多値のデータをメモリセルトランジスタＭＴに書き込む場合には、メモリセルトランジスタＭＴの閾値電圧をデータの値に応じた値にする。メモリセルトランジスタＭＴにプログラム電圧ＶＰＧＭ及びビット線電圧Ｖｂｌを印加すると、電子がメモリセルトランジスタＭＴの電荷蓄積膜に注入されて閾値電圧が上昇する。プログラム電圧ＶＰＧＭを大きくすることで電子の注入量を増加させて、メモリセルトランジスタＭＴの閾値電圧を高くすることができる。しかし、メモリセルトランジスタＭＴのばらつきにより同一のプログラム電圧ＶＰＧＭを印加したとしても電子の注入量はメモリセルトランジスタＭＴ毎に異なる。一旦注入された電子は、消去動作が行われるまで保持される。そこで、各メモリセルトランジスタＭＴに設定すべき閾値電圧として許容できる閾値電圧の範囲に収まるように、書き込み動作において複数のプログラムループ（例えばＬ回、Ｌは１以上の整数）を、プログラム電圧ＶＰＧＭを徐々に上昇させつつ、複数回実行する。各プログラムループは、例えば、１回のプログラム動作と、その後に実行される１回または複数回のベリファイ動作（例えばＳ回、Ｓは１以上の整数）を含む。書き込み動作では、プログラム動作及びベリファイ動作を含むプログラムループが複数回実行される。なお、各プログラムループにおいて、ベリファイ動作が省略される場合もある。なお、データの書き込み動作の概要の説明において、図１～図７と同一、又は類似する構成の説明は省略されることがある。
＜１－２－１．書き込み動作の概要＞
主に、図８～図１０を用いて、データの書き込み動作の概要を説明する。書き込み動作は、プログラム動作及びベリファイ動作を含む。多値のデータをメモリセルトランジスタＭＴに書き込む場合には、メモリセルトランジスタＭＴの閾値電圧をデータの値に応じた値にする。メモリセルトランジスタＭＴにプログラム電圧ＶＰＧＭ及びビット線電圧Ｖｂｌを印加すると、電子がメモリセルトランジスタＭＴの電荷蓄積膜に注入されて閾値電圧が上昇する。プログラム電圧ＶＰＧＭを大きくすることで電子の注入量を増加させて、メモリセルトランジスタＭＴの閾値電圧を高くすることができる。しかし、メモリセルトランジスタＭＴのばらつきにより同一のプログラム電圧ＶＰＧＭを印加したとしても電子の注入量はメモリセルトランジスタＭＴ毎に異なる。一旦注入された電子は、消去動作が行われるまで保持される。そこで、各メモリセルトランジスタＭＴに設定すべき閾値電圧として許容できる閾値電圧の範囲に収まるように、書き込み動作において複数のプログラムループ（例えばＬ回、Ｌは１以上の整数）を、プログラム電圧ＶＰＧＭを徐々に上昇させつつ、複数回実行する。各プログラムループは、例えば、１回のプログラム動作と、その後に実行される１回または複数回のベリファイ動作（例えばＳ回、Ｓは１以上の整数）を含む。書き込み動作では、プログラム動作及びベリファイ動作を含むプログラムループが複数回実行される。なお、各プログラムループにおいて、ベリファイ動作が省略される場合もある。なお、データの書き込み動作の概要の説明において、図１～図７と同一、又は類似する構成の説明は省略されることがある。
【0079】
プログラム動作は、電子を電荷蓄積層に注入することにより閾値電圧を上昇させる（または注入を禁止することで閾値電圧を維持させる）動作のことである。以下では、閾値電圧を上昇させる動作を「“０”プログラム」または「“０”書き込み」と呼び、“０”プログラム対象とされたビット線ＢＬには“０”データが与えられる。他方で、閾値電圧を維持させる動作を「“１”プログラム」、「“１”書き込み」、または「書き込み禁止」と呼び、“１”プログラム対象とされたビット線ＢＬには“１”データが与えられる。
【0080】
ベリファイ動作は、書き込み動作の一環として行われる読み出し動作である。ベリファイ動作は、プログラム動作の後、データを読み出すことで、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで達したか否かを判定する動作である。閾値電圧がターゲットレベルまで達したメモリセルトランジスタＭＴは、その後、書き込み禁止とされる。以上のプログラム動作とベリファイ動作の組み合わせを繰り返すことで、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで上昇される。
【0081】
【0082】
プログラム動作は、ワード線及びビット線に印加するプログラム電圧及びビット線電圧にしたがって行われる。書き込み対象のブロックＢＬＫ（選択ＢＬＫ）の書き込み対象のストリングユニットＳＵ（選択ＳＵ）については、プログラム電圧ＶＰＧＭの印加の前に、選択ゲート線ＳＧＤ（ＳＧＤ＿ｓｅｌ）を例えば５Ｖにして、選択トランジスタＳＴ１を導通させておく。また、プログラム動作時には、選択ゲート線ＳＧＳは例えば０Ｖである。したがって、選択ゲートトランジスタＳＴ２はオフ状態となる。その後、プログラム電圧ＶＰＧＭ印加時には、選択ゲート線ＳＧＤ（ＳＧＤ＿ｓｅｌ）を例えば２．５Ｖとする。これにより、選択トランジスタＳＴ１の導通、非導通の状態は、選択トランジスタＳＴ１に接続されるビット線ＢＬのビット線電圧によって決まる。
【0083】
また、書き込み対象のブロックＢＬＫ（選択ＢＬＫ）の書き込み対象ではないストリングユニットＳＵ（非選択ＳＵ））についても、プログラム電圧ＶＰＧＭの印加の前に、選択ゲート線ＳＧＤ（ＳＧＤ＿ｕｓｅｌ）を例えば５Ｖにして、選択トランジスタＳＴ１を導通させておく。その後、プログラム電圧ＶＰＧＭ印加時には、選択ゲート線ＳＧＤ（ＳＧＤ＿ｕｓｅｌ）を例えば０Ｖとする。これにより、選択トランジスタＳＴ１は非導通とされ、ビット線ＢＬから電気的切断される。
【0084】
なお、書き込み対象ではないブロックＢＬＫ（非選択ＢＬＫ）においては、選択ゲート線ＳＧＤおよび選択ゲート線ＳＧＳに０が印加される。これにより、選択トランジスタＳＴ１及び選択トランジスタＳＴ２はオフ状態となる。
【0085】
上述したように、センスアンプモジュール７０は、各ビット線ＢＬにデータを転送する。“０”データが与えられたビット線ＢＬにはビット線電圧Ｖｂｌ＿Ｌとして例えば０Ｖの接地電圧Ｖｓｓが印加される。“１”データが与えられたビット線ＢＬにはビット線電圧Ｖｂｌ＿Ｈとして書き込み禁止電圧Ｖｉｎｈｉｂｉｔ（例えば２．５Ｖ）が印加される。したがって、プログラム電圧ＶＰＧＭ印加時には、“０”データが与えられたビット線ＢＬに接続された選択トランジスタＳＴ１は導通し、“１”データが与えられたビット線ＢＬに接続された選択トランジスタＳＴ１はカットオフする。カットオフした選択トランジスタＳＴ１に接続されているメモリセルトランジスタＭＴは書き込み禁止となる。
【0086】
導通状態となった選択トランジスタＳＴ１に接続されているメモリセルトランジスタＭＴは、ワード線ＷＬに印加される電圧にしたがって電荷蓄積膜への電子の注入が行われる。ワード線電圧として、電圧ＶＰＡＳＳが与えられたワード線ＷＬに接続されたメモリセルトランジスタＭＴは、閾値電圧に拘わらず導通状態となるが、電荷蓄積膜への電子の注入は行われない。一方、ワード線電圧として、プログラム電圧ＶＰＧＭが与えられたワード線ＷＬに接続されたメモリセルトランジスタＭＴは、プログラム電圧ＶＰＧＭに応じて電荷蓄積膜への電子の注入が行われる。
【0087】
すなわち、ロウデコーダ２９は、選択ブロックＢＬＫにおいていずれかのワード線ＷＬを選択し、選択ワード線にプログラム電圧ＶＰＧＭを印加し、その他のワード線（非選択ワード線）ＷＬに電圧ＶＰＡＳＳを印加する。プログラム電圧ＶＰＧＭは、トンネル現象により電子を電荷蓄積膜に注入するための高電圧であり、ＶＰＧＭ＞ＶＰＡＳＳである。この際のストリングユニットＳＵの様子を図９に示す。
【0088】
図９は、プログラム動作時のＮＡＮＤストリングの様子を示す回路図である。図９では、“０”書き込み対象のビット線ＢＬ、及び、“１”書き込み対象のビット線ＢＬに対応する２つのＮＡＮＤストリングを図示している。また、ワード線ＷＬ３が選択された際の様子を示している。図９に示す各電圧は、図８と同様に、例えば、シーケンサ２４に制御された電圧生成回路２７によって発生される。
【0089】
図９に示されるように、選択ワード線ＷＬ３には電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ０～ＷＬ２及びＷＬ４～ＷＬ７には電圧ＶＰＡＳＳが印加される。“０”書き込み対象のビット線ＢＬに対応するＮＡＮＤストリングでは、選択トランジスタＳＴ１がオン状態となる。そのため、選択ワード線ＷＬ３に接続されたメモリセルトランジスタＭＴ３のチャネル電位Ｖｃｈは０Ｖとなる。すなわち、制御ゲートとチャネルとの間の電位差が大きくなり、その結果、電子が電荷蓄積層に注入されて、メモリセルトランジスタＭＴ３の閾値電圧が上昇される。
【0090】
“１”書き込み対象のビット線ＢＬに対応するＮＡＮＤストリングでは、選択トランジスタＳＴ１がカットオフ状態となる。そのため、選択ワード線ＷＬ３に接続されたメモリセルトランジスタＭＴ３のチャネルは電気的にフローティングとなり、ワード線ＷＬ等との容量カップリングによりチャネル電位Ｖｃｈは電圧ＶＰＡＳＳ近くまで上昇される。すなわち、制御ゲートとチャネルとの間の電位差が小さくなり、その結果、電子は電荷蓄積層に注入されず、メモリセルトランジスタＭＴ３の閾値電圧は維持される（閾値電圧分布レベルがより高い分布に遷移するほどには閾値電圧は変動しない）。
【0091】
ロウデコーダ２９によってワード線ＷＬの電圧を制御しながら、センスアンプモジュール７０によって各ビット線ＢＬにデータを供給することで、メモリセルアレイ２１の各メモリセルトランジスタＭＴへの書き込み動作（プログラム動作）が行われる。
【0092】
【0093】
ベリファイ動作、すなわち、多値化されたメモリセルトランジスタからのデータの読み出しは、ロウデコーダ２９によって、選択ワード線ＷＬ（以下、ＷＬ＿ｓｅｌとも示す）に読み出し電圧を印加すると共に、センスアンプモジュール７０によって、ビット線ＢＬに読み出されたデータをセンスして、読み出したデータが“０”であるか“１”であるかを判定することで行われる。なお、非選択ワード線ＷＬ（以下、ＷＬ＿ｕｓｅｌとも示す）に接続されたメモリセルトランジスタを導通させるために、ロウデコーダ２９は、非選択ワード線ＷＬ＿ｕｓｅｌには各メモリセルトランジスタをオンにするために必要な十分に高い電圧ＶＲＥＡＤを与える。なお、隣接ワード線については、隣接ワード線に接続されたメモリセルトランジスタの導通を容易にするために、電圧ＶＲＥＡＤよりも若干高い電圧ＶＲＥＡＤＫを与えてもよい。
【0094】
また、ロウデコーダ２９は、ストリングユニットＳＵ中の読み出し対象のストリングユニット（選択ストリングユニット）を構成する選択ゲート線ＳＧＤ（以下、ＳＧＤ＿ｓｅｌとも示す）には、選択トランジスタＳＴ１をオンにするための電圧ＶＳＧを印加し、読み出し対象でないストリングユニット（非選択ストリングユニット）を構成する選択ゲート線ＳＧＤ（以下、非選択ゲート線ＳＧＤ＿ｕｓｅｌとも示す）には、選択トランジスタＳＴ１をオフにするための電圧Ｖｓｓ（例えば、０Ｖ）を印加する。なお、非選択ゲート線ＳＧＤ＿ｕｓｅｌに、選択トランジスタＳＴ１をオンにするための電圧ＶＳＧを印加した後に、選択トランジスタＳＴ１をオフにするための電圧Ｖｓｓを印加してもよい。
【0095】
ロウデコーダ２９は、選択ワード線ＷＬ＿ｓｅｌに、読み出し電圧を印加し、非選択ワード線ＷＬ＿ｕｓｅｌに、電圧ＶＲＥＡＤ又はＶＥＲＥＤＫを印加する。読み出し動作時には、センスアンプモジュール７０は、ビット線ＢＬを一定の電圧（例えば、１Ｖ）に固定すると共に、センスアンプモジュール７０に含まれるセンスアンプユニットＳＡＵ（図１３）内部のセンスノードＳＥＮ（図１３）をビット線ＢＬの電圧よりも高い所定のプリチャージ電圧Ｖｐｒｅに充電する。この状態で、ロジック制御回路２３は、センスノードＳＥＮをビット線ＢＬに接続する。センスノードＳＥＮからビット線ＢＬに電流が流れ、センスノードＳＥＮの電圧は次第に低下する。
【0096】
センスノードＳＥＮの電圧は、対応するビット線ＢＬに接続されたメモリセルトランジスタの閾値電圧の状態に応じて変化する。すなわち、メモリセルトランジスタの閾値電圧が読み出し電圧よりも低いときは、メモリセルトランジスタはオン状態であり、メモリセルトランジスタに大きなセル電流が流れ、センスノードＳＥＮの電圧が低下する速度は速くなる。また、メモリセルトランジスタの閾値電圧が読み出し電圧よりも高いときは、メモリセルトランジスタはオフ状態であり、メモリセルトランジスタに流れるセル電流は、小さいか、又は、メモリセルトランジスタにセル電流が流れず、センスノードＳＥＮの電圧が低下する速度は遅くなる。
【0097】
センスノードＳＥＮの電圧低下の速度の差を利用して、メモリセルトランジスタの書き込みの状態が判定されて、結果がラッチ回路に記憶される。例えば、センスノードＳＥＮの電荷を放電し始める放電開始時から所定の第１期間が経過した第１時点で、センスノードＳＥＮの電圧がローレベル（以下、“Ｌ”又は“０”とも示す）であるかハイレベル（以下、“Ｈ”又は“１”とも示す）であるかが判定される。例えば、メモリセルトランジスタの閾値電圧が読み出し電圧よりも低い場合には、メモリセルトランジスタは完全オン状態であり、メモリセルトランジスタに大きなセル電流が流れる。このため、センスノードＳＥＮの電圧は、急速に低下し、電圧降下量は比較的大きく、第１時点において、センスノードＳＥＮが“Ｌ”になる。
【0098】
また、メモリセルトランジスタの閾値電圧が読み出し電圧よりも高い場合には、メモリセルトランジスタはオフ状態であり、メモリセルトランジスタに流れるセル電流は、非常に小さいか、又は、メモリセルトランジスタにセル電流が流れない。このため、センスノードＳＥＮの電圧は、非常に緩やかに低下し、電圧降下量は比較的小さく、第１時点において、センスノードＳＥＮは、“Ｈ”のままとなる。
【0099】
ロウデコーダ２９により選択ワード線ＷＬ＿ｓｅｌに読み出し電圧を印加しながら、センスアンプモジュール７０がセンスノードＳＥＮの状態を監視することで、メモリセルトランジスタの閾値電圧が読み出し電圧よりも高いか低いかが判定される。したがって、各レベル相互間の電圧を読み出し電圧として選択ワード線ＷＬ＿ｓｅｌに印加することで、各メモリセルトランジスタのレベルを判定し、各レベルに割り当てたデータを読み出すことができる。
【0100】
メモリシステム３では、「サブプログラムシーケンス」の実行を指示するプレフィックスコマンドに基づき、５ｂｉｔ／Ｃｅｌｌのユーザデータが３ｂｉｔ／ＣｅｌｌのＥＤａｔｅにエンコードされる場合には、ＥＤａｔｅは、例えば、図１４Ａに示されるような３ｂｉｔ／ＣｅｌｌのＴＬＣの８個（８値）の閾値電圧分布にそれぞれ割り当てられる。各メモリセルトランジスタには、８つの閾値電圧分布にそれぞれ対応するＥｒ、Ａ、Ｂ、・・・、Ｇレベルのいずれかのレベルで書き込みが行われ、読出し時には、電圧ＶｒＡ～ＶｒＧを印加することで、各メモリセルトランジスタのデータの値を判定することができる。なお、以下の説明において、ベリファイ動作における選択ワード線ＷＬ＿ｓｅｌに印加される読み出し電圧を、電圧ＶｆｙＡ１～ＶｆｙＧ１と示す。
【0101】
“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、及び“Ｇ”レベルの閾値分布にはそれぞれ異なるデータセットが割り当てられる。例えば、以下の（例）に示すように割り当てられる。なお、閾値分布とデータとの割り当ては、任意に設定可能である。
【0102】
（例）データセット：“第１ビットデータ／第２ビットデータ／第３ビットデータ”
Ｅｒ：“１１１”
Ａ：“０１１”
Ｂ：“００１”
Ｃ：“０００”
Ｄ：“０１０”
Ｅ：“１１０”
Ｆ：“１００”
Ｇ：“１０１”
Ｅｒ：“１１１”
Ａ：“０１１”
Ｂ：“００１”
Ｃ：“０００”
Ｄ：“０１０”
Ｅ：“１１０”
Ｆ：“１００”
Ｇ：“１０１”
【0103】
＜１－２－２．書き込み動作の一例＞
図１１及び図１２を用いて、書き込み動作の一例を説明する。図１１は、半導体記憶装置２の書き込み動作のサブプログラムシーケンスにおける、プログラムループ回数とプログラム動作及びベリファイ動作との関係を示す図である。図１２は、上述したサブプログラムシーケンスに基づく書き込み動作時における、プログラム動作とベリファイ動作のタイミングを示す図であり、選択ワード線の電圧の遷移を示す図である。また、図１２は、プレフィックスコマンドに基づく、後述する第１のサブプログラムシーケンスの書き込み動作時における、プログラム動作とベリファイ動作のタイミングを示す図であり、選択ワード線の電圧の遷移を示す図である。書き込み動作の一例の説明において、図１～図１０と同一、又は類似する構成の説明は省略されることがある。
図１１及び図１２を用いて、書き込み動作の一例を説明する。図１１は、半導体記憶装置２の書き込み動作のサブプログラムシーケンスにおける、プログラムループ回数とプログラム動作及びベリファイ動作との関係を示す図である。図１２は、上述したサブプログラムシーケンスに基づく書き込み動作時における、プログラム動作とベリファイ動作のタイミングを示す図であり、選択ワード線の電圧の遷移を示す図である。また、図１２は、プレフィックスコマンドに基づく、後述する第１のサブプログラムシーケンスの書き込み動作時における、プログラム動作とベリファイ動作のタイミングを示す図であり、選択ワード線の電圧の遷移を示す図である。書き込み動作の一例の説明において、図１～図１０と同一、又は類似する構成の説明は省略されることがある。
【0104】
図１１では、プログラムループが１９回（Ｌ＝１９）繰り返されることによって、データが書き込まれる場合を例に示している。
【0105】
図１１には、各プログラムループにおいて行われるベリファイ動作のターゲットレベルが示されている。図示するように、１回目及び２回目のプログラムループでは、ベリファイ動作は“Ａ”レベルのみを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬ＿ｓｅｌには電圧ＶｆｙＡ１が印加され、電圧ＶｆｙＢ１～ＶｆｙＧ１は印加されない。引き続き３回目及び４回目のプログラムループでは、ベリファイ動作は“Ａ”レベルと“Ｂ”レベルとを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬ＿ｓｅｌには電圧ＶｆｙＡ１及びＶｆｙＢ１が順次印加され、電圧ＶｆｙＣ１～ＶｆｙＧ１は印加されない。
【0106】
５回目及び６回目のプログラムループでは、ベリファイ動作は“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬ＿ｓｅｌには電圧ＶｆｙＡ１、ＶｆｙＢ１、及びＶｆｙＣ１が順次印加され、電圧ＶｆｙＤ１～ＶｆｙＧ１は印加されない。そして、“Ａ”レベルベリファイのフェイルビット数が事前に定めた数を以下になると、“Ａ”レベルのベリファイ動作は完了する。図１１では６ループ目に“Ａ”レベルのベリファイ動作が完了すると仮定した。
【0107】
また、７回目及び８回目のプログラムループでは、ベリファイ動作は“Ｂ”レベル、“Ｃ”レベル、及び“Ｄ”レベルを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬ＿ｓｅｌには電圧ＶｆｙＢ１、ＶｆｙＣ１、及びＶｆｙＤ１が順次印加される。ここで、“Ｂ”レベルを対象としたベリファイ動作は、８回目の書き込み動作で完了すると仮定した。更に、９回目及び１０回目のプログラムループでは、ベリファイ動作は“Ｃ”レベル、“Ｄ”レベル、及び“Ｅ”レベルを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬ＿ｓｅｌには電圧ＶｆｙＣ１、ＶｆｙＤ１、及びＶｆｙＥ１が順次印加される。ここで、“Ｃ”レベルを対象としたベリファイ動作は、１０回目のプログラムループで完了すると仮定した。以降、同様にして“Ｇ”レベルの書き込みまで行われ、プログラムループは１９回、繰り返されると仮定した。以上のように、各レベルにおいて、事前に設定したフェイルビット数を下回るまで、ベリファイ動作が繰り返される。
【0108】
図１２は、上述したサブプログラムシーケンスに基づく書き込み動作時における、プログラム動作とベリファイ動作のタイミングを示す図である。図１２に示すように、１回目及び２回目のプログラムループでは、ベリファイ動作は“Ａ”レベルのみを対象にして行われる。つまり、１回のプログラム動作に対してベリファイ動作は１回行われる。３回目及び４回目のプログラムループでは、ベリファイ動作は“Ａ”レベルと“Ｂ”レベルとを対象にして行われる。つまり、１回のプログラム動作に対してベリファイ動作は２回行われる。５回目から、“Ｄ”レベルを対象としたベリファイ動作が完了する１２回目までのプログラムループでは、１回のプログラム動作に対してベリファイ動作は３回行われる。１２回目以降も、１回のプログラム動作に対して、設定された所定のレベルのベリファイ動作が行われる。最終的には、１９回のプログラムループで、プログラム動作が１９回、ベリファイ動作が４２回（Ｓ＝４２）行われる。
【0109】
なお、図１２に示されたタイミングでは、各プログラムループのプログラム電圧ＶＰＧＭは、各プログラムループの番号が付記されている。例えば、３回目及び４回目のプログラムループのプログラム電圧は、電圧ＶＰＧＭ１－３及び電圧ＶＰＧＭ１－４である。また、プログラム電圧は隣り合うプログラムループ間でΔＶＰＧＭ増加する。すなわち、例えば、電圧ＶＰＧＭ１－３と電圧ＶＰＧＭ１－４との差がΔＶＰＧＭであり、電圧ＶＰＧＭ１－１４と電圧ＶＰＧＭ１－１５との差がΔＶＰＧＭである。
【0110】
図１２で示された例では、ベリファイ動作が図１１に示した仮定で実施されることを想定している。図１１に示したように、“Ａ”レベルを対象とするベリファイ動作は、１回目のプログラムループから６回目のプログラムループにかけて６回実行されると想定した。また、“Ｂ”レベルを対象とするベリファイ動作は、３回目のプログラムループから８回目のプログラムループにかけて６回実行されると想定した。他のレベルについても同様である。ここで、例えば、“Ａ”レベルに書き込まれるメモリセルトランジスタＭＴは複数存在し、当該メモリセルトランジスタＭＴに接続されたビット線ＢＬ（“Ａ”レベルに書き込まれるメモリセルトランジスタＭＴ）も複数存在する。したがって、厳密には、例えば、“Ａ”レベルに書き込まれるメモリセルトランジスタＭＴのうち５回目のプログラムループにおいて“Ａ”レベルを対象とするベリファイフェイルビット数が事前に決めたフェイルビット数以下の場合は、ビット線ＢＬ（“Ａ”レベルに書き込まれるメモリセルトランジスタＭＴ）については、６回目のプログラムループにおいてベリファイ動作が実行されないということも有りえる。このことは、以下で説明する例についても同様である。
【0111】
１回目のプログラム動作で選択ワード線ＷＬ＿ｓｅｌに印加される電圧ＶＰＧＭや、２回目以降のプログラム動作における電圧ＶＰＧＭの増加量、そして、各レベルにおけるベリファイ動作が開始するプログラムループは、書き込みが速いワーストケースを想定して設定されており、ターゲットレベルを超えた書き込みが行われないよう十分にマージンが確保されている。
【0112】
上述した、書き込み動作におけるプログラムループ回数、各プログラムループにおける選択ワード線ＷＬ＿ｓｅｌの電圧（電圧ＶＰＧＭ）、各プログラムループにおけるベリファイ動作対象レベルは、例えば、サブプログラムシーケンスとしてシーケンサ２４に格納されている。サブプログラムシーケンスに基づいてメモリセルアレイ２１へ書き込み動作が実行される場合には、サブプログラムシーケンスに基づく制御信号が、シーケンサ２４からセンスアンプモジュール７０およびロウデコーダ２９に出力される。
【0113】
＜１－２－３．センスアンプユニットの概要＞
図１３～図１５を用いてセンスアンプユニットを説明する。「１－１－２．メモリコントローラ１の構成」、「１－１－３．半導体記憶装置２の構成」及び「１－２－１．書き込み動作の概要」で説明されたセンスアンプモジュール７０の一例を詳細に説明する。センスアンプモジュール７０は、ビット線ＢＬ０～ＢＬ（Ｎ－１）にそれぞれ関連付けられた複数のセンスアンプユニットＳＡＵを含む。図１３には、１つのセンスアンプユニットＳＡＵの回路構成の一例が示されている。図１４Ａ～図１４Ｃには、１つのセンスアンプユニットＳＡＵの動作の一例が示されている。図１５には、比較例に係る１つのセンスアンプユニットＣＳＡＵの回路構成の一例が示されている。センスアンプユニットＳＡＵの説明において、図１～図１２と同一、又は類似する構成の説明は省略されることがある。
図１３～図１５を用いてセンスアンプユニットを説明する。「１－１－２．メモリコントローラ１の構成」、「１－１－３．半導体記憶装置２の構成」及び「１－２－１．書き込み動作の概要」で説明されたセンスアンプモジュール７０の一例を詳細に説明する。センスアンプモジュール７０は、ビット線ＢＬ０～ＢＬ（Ｎ－１）にそれぞれ関連付けられた複数のセンスアンプユニットＳＡＵを含む。図１３には、１つのセンスアンプユニットＳＡＵの回路構成の一例が示されている。図１４Ａ～図１４Ｃには、１つのセンスアンプユニットＳＡＵの動作の一例が示されている。図１５には、比較例に係る１つのセンスアンプユニットＣＳＡＵの回路構成の一例が示されている。センスアンプユニットＳＡＵの説明において、図１～図１２と同一、又は類似する構成の説明は省略されることがある。
【0114】
初めに、図１３～図１４Ｃを用いて、１つのセンスアンプユニットＳＡＵの一例を説明する。「１－１－３．半導体記憶装置２の構成」で説明したとおり、センスアンプユニットＳＡＵは、ビット線ＢＬに接続される。センスアンプユニットＳＡＵは、プログラム用データを格納するためのラッチ回路を、ｍ（ｍはｎ＋１より小さい整数）個含む。例えば、センスアンプユニットＳＡＵは、２ｍ通りのレベルに対応する閾値電圧（データ）を格納し、当該閾値電圧（データ）をビット線ＢＬに接続された書き込み動作の対象となるメモリセルトランジスタＭＴに供給することが可能である。また、対応するビット線ＢＬに読み出された閾値電圧に対応するデータを一時的に保持することが可能である。また、センスアンプユニットＳＡＵは、一時的に保存したデータを用いて、論理演算をすることが可能である。すなわち、センスアンプユニットＳＡＵは、対応するビット線ＢＬに対して、センスアンプユニットＳＡＵに含まれるラッチ回路に格納された閾値電圧（データ）を用いて、２ｍ通りのレベルを管理可能である。半導体記憶装置２は、センスアンプユニットＳＡＵを用いて、読み出し動作、及び書き込み動作を実行可能である。
【0115】
図１３に示されるように、センスアンプユニットＳＡＵは、センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬを含んでいる。センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬは、互いにデータを送受信可能なようにバスＬＢＵＳによって接続される。センスアンプ部ＳＡは、電源線とノードＳＲＣとの間に接続される。ノードＳＲＣは電源線に供給される電圧より小さい電圧を供給される。電源線はセンスアンプ部ＳＡに“Ｈ”の電圧を供給する電圧供給線である。ノードＳＲＣはセンスアンプ部ＳＡに“Ｌ”の電圧を供給するノードである。センスアンプ部ＳＡは、電源線及びノードＳＲＣに電圧を供給され、動作する。なお、電源線及びノードＳＲＣは、センスアンプユニットＳＡＵ内のセンスアンプ部ＳＡ以外の素子に電圧を供給するように構成されてもよい。“Ｈ”の電圧は、例えば、電圧ＶＤＤであり、“Ｌ”の電圧は、例えば、電圧ＶＳＳである。
【0116】
センスアンプ部ＳＡは、例えば、読み出し動作において、対応するビット線ＢＬに読み出された読み出しデータＤＡＴ（閾値電圧）をセンスして、当該閾値電圧に対応するデータが“０”であるか“１”であるかを判定する。センスアンプ部ＳＡは、例えばｐチャネルＭＯＳトランジスタ１２０、ｎチャネルＭＯＳトランジスタ１２１～１２８、及びキャパシタ１２９を含んでいる。
【0117】
例えば、読み出しデータＤＡＴが、ベリファイ動作に基づき読み出されたデータの場合には、センスアンプ部ＳＡは、読み出しデータＤＡＴをセンスし、当該閾値電圧が“０”であるか“１”であるかを判定する。例えば、読み出しデータＤＡＴが“１”の場合は、所望の閾値電圧に達していると判定（判断）し、センスアンプ部ＳＡは、当該読み出しデータＤＡＴを「書き込み済み」と判定し、「書き込み済み」と判定した結果を、ラッチ回路ＳＤＬ、及びＸＤＬに、一時的に保持してよい。また、例えば、読み出しデータＤＡＴが“０”の場合は、所望の閾値電圧に達していないと判定（判断）し、センスアンプ部ＳＡは、当該読み出しデータＤＡＴを「未書き込み」と判定し、「未書き込み」と判定した結果を、ラッチ回路ＳＤＬ、及びＸＤＬに、一時的に保持してよい。
【0118】
トランジスタ１２０の一端は電源線に接続され、トランジスタ１２０のゲートはラッチ回路ＳＤＬ内のノードＩＮＶに接続される。トランジスタ１２１の一端はトランジスタ１２０の他端に接続され、トランジスタ１２１の他端はノードＳＣＯＭに接続され、トランジスタ１２１のゲートには制御信号ＢＬＸが入力される。トランジスタ１２２の一端はノードＳＣＯＭに接続され、トランジスタ１２２のゲートには制御信号ＢＬＣが入力される。トランジスタ１２３は、高耐圧のＭＯＳトランジスタであり、トランジスタ１２３の一端はトランジスタ１２２の他端に接続され、トランジスタ１２３の他端は対応するビット線ＢＬに接続され、トランジスタ１２３のゲートには制御信号ＢＬＳが入力される。
【0119】
トランジスタ１２４の一端はノードＳＣＯＭに接続され、トランジスタ１２４の他端はノードＳＲＣに接続され、トランジスタ１２４のゲートはノードＩＮＶに接続される。トランジスタ１２５の一端はトランジスタ１２０の他端に接続され、トランジスタ１２５の他端はセンスノードＳＥＮに接続され、トランジスタ１２５のゲートには制御信号ＨＨＬが入力される。トランジスタ１２６の一端はセンスノードＳＥＮに接続され、トランジスタ１２６の他端はノードＳＣＯＭに接続され、トランジスタ１２６のゲートには制御信号ＸＸＬが入力される。
【0120】
トランジスタ１２７の一端は接地され、トランジスタ１２７のゲートはセンスノードＳＥＮに接続されている。トランジスタ１２８の一端はトランジスタ１２７の他端に接続され、トランジスタ１２８の他端はバスＬＢＵＳに接続され、トランジスタ１２８のゲートには制御信号ＳＴＢが入力される。キャパシタ１２９の一端はセンスノードＳＥＮに接続され、キャパシタ１２９の他端にはクロックＣＬＫが入力される。例えば、クロックＣＬＫには、電圧ＶＳＳが供給される。
【0121】
制御信号ＢＬＸ、ＢＬＣ、ＢＬＳ、ＨＨＬ、ＸＸＬ、ＳＴＩ、ＳＴＬ及びＳＴＢは、例えばシーケンサ２４によって生成される。また、トランジスタ１２０の一端に接続された電源線には、例えば半導体記憶装置２の内部電源電圧である電圧ＶＤＤが供給され、ノードＳＲＣには、例えば半導体記憶装置２の接地電圧である電圧ＶＳＳが供給される。
【0122】
「１－２－１．書き込み動作の概要」で説明したとおり、メモリシステム３では、「サブプログラムシーケンス」の実行を指示するプレフィックスコマンドに基づき、５ｂｉｔ／Ｃｅｌｌのユーザデータが３ｂｉｔ／ＣｅｌｌのＥＤａｔｅにエンコードされる。メモリシステム３のセンスアンプユニットＳＡＵは、プログラム用データを格納するラッチ回路の個数が３個である。ラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬの３個のラッチ回路が、プログラム用データを格納するラッチ回路である。ラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬの３個のラッチ回路のそれぞれは、２３通りのレベル（８レベル、８値）に対応する閾値電圧（データ）を格納することができる。「１－２－１．書き込み動作の概要」で説明したとおり、２３通りのレベルは、８つの閾値電圧分布にそれぞれ対応するＥｒ、Ａ、Ｂ、・・・、Ｇレベルのいずれかのレベルである。ラッチ回路ＳＤＬは、例えば、判定結果を格納する機能、演算結果を格納する機能、書き込みデータを一時的に保持する機能、読み出しデータＤＡＴを一時的に保持する機能を有するラッチ回路である。ラッチ回路ＸＤＬは、例えば、レジスタ２５に接続され、センスアンプユニットＳＡＵと入出力回路２２との間のデータの入出力に使用されるラッチ回路である。
【0123】
ラッチ回路ＳＤＬは、例えばインバータ１３０及び１３１、並びにｎチャネルＭＯＳトランジスタ１３２及び１３３を含んでいる。インバータ１３０の入力ノードはノードＬＡＴに接続され、インバータ１３０の出力ノードはノードＩＮＶに接続される。インバータ１３１の入力ノードはノードＩＮＶに接続され、インバータ１３１の出力ノードはノードＬＡＴに接続される。トランジスタ１３２の一端はノードＩＮＶに接続され、トランジスタ１３２の他端はバスＬＢＵＳに接続され、トランジスタ１３２のゲートには制御信号ＳＴＩが入力される。トランジスタ１３３の一端はノードＬＡＴに接続され、トランジスタ１３３の他端はバスＬＢＵＳに接続され、トランジスタ１３３のゲートには制御信号ＳＴＬが入力される。例えば、ノードＬＡＴにおいて保持されるデータがラッチ回路ＳＤＬに保持されるデータに相当し、ノードＩＮＶにおいて保持されるデータはノードＬＡＴに保持されるデータの反転データに相当する。ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬの回路構成は、例えばラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。
【0124】
プログラム電圧ＶＰＧＭはプログラム動作の度にΔＶＰＧＭ（図１２）で段階的に高くなる。例えば、メモリシステム３では、段階的に高くなることは「ステップアップ」といい、ΔＶＰＧＭはステップアップ電圧という。
【0125】
例えば、ラッチ回路ＳＤＬは、所定のストリング１１６に含まれ、所定のワード線ＷＬに属するメモリセルトランジスタＭＴに対するプログラム動作及びベリファイ動作において、ステップアップ前に「書き込み済み」と判定した結果、及び、ステップアップ前に「未書き込み」と判定した結果、並びに、ステップアップ後に「書き込み済み」と判定した結果、及びステップアップ後に「未書き込み」と判定した結果を保存してよい。
【0126】
図１４Ａ～図１４Ｃを用いて、メモリコントローラ１が、センスアンプユニットＳＡＵに書き込み動作（ベリファイ動作）を指示する例を説明する。プレフィックスコマンドに基づき、メモリコントローラ１が、半導体記憶装置２に書き込み動作を含むサブプログ動作を実行するように指示し、センスアンプユニットＳＡＵのラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに、例えば、図１４Ａに示された３ビット／Ｃｅｌｌ（２３通り＝８値）のＥＤａｔａを入力する。このとき、例えば、ラッチ回路ＡＤＬは１ｓｔ ｐａｇｅデータが入力され、ラッチ回路ＢＤＬは２ｎｄ ｐａｇｅデータが入力され、ラッチ回路ＣＤＬは３ｒｄ ｐａｇｅデータが入力される。
【0127】
例えば、ベリファイ動作において、メモリシステム３が、“Ａ”レベルのデータが書き込まれたメモリセルトランジスタＭＴに対してベリファイ動作を実行する場合、ステップ１において、センスアンプユニットＳＡＵはラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、及びＣＤＬを用いて、“Ａ”レベルのデータが書き込まれたストリング１１６を指定する。このとき、センスアンプユニットＳＡＵは、ラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬに一時的に保存したデータ（ここでは、それぞれ、“０”、“１”、“１”）を用いて、論理演算を実行し、ラッチ回路ＳＤＬに“１”を書き込む（図１４Ａ）。
【0128】
次に、ベリファイ動作に基づき、センスアンプユニットＳＡＵは、所定のストリング１１６に含まれると共に“Ａ”レベルのデータが書き込まれたメモリセルトランジスタＭＴを選択し、読み出しデータＤＡＴが当該メモリセルトランジスタＭＴから読み出される。「１－２－１．書き込み動作の概要」で説明したとおり、センスアンプユニットＳＡＵ（センスアンプ部ＳＡ）は、）は、センスノードＳＥＮの状態を監視する。ステップ２では、センスアンプ部ＳＡは、読み出しデータＤＡＴをセンスし、当該閾値電圧が電圧ＶｆｙＡ１より小さい（“０”）か、大きい（“１”）かを判定する（図１４Ｂ）。当該閾値電圧が“１”の場合には、例えば、ラッチ回路ＳＤＬは、ステップアップ後に「書き込み済み」と判定した結果（例えば、“１”）を保存する。
【0129】
“Ａ”レベルのベリファイ動作と同様に、“Ｂ”レベル～“Ｇ”レベルに対応するストリング１１６に対しても、ベリファイ動作が実行される。このとき、センスアンプユニットＳＡＵは、ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬ、及びＳＤＬに一時的に保存したデータを用いて、論理演算を実行する。ベリファイ動作をパスしたストリング１１６を含むビット線ＢＬに対応したセンスアンプユニットＳＡＵ内の全てのラッチ回路は、「書き込み済み」と判定した結果（例えば“１”）を保存し、ベリファイ動作の対象から外れる。例えば、ステップ３では、図１４Ｃに示されるように、“Ａ”レベルのベリファイ動作をパスしたストリング１１６を含むビット線ＢＬに対応したセンスアンプユニットＳＡＵ内の全てのラッチ回路は、「書き込み済み」と判定した結果（例えば“１”）を保存し、ベリファイ動作の対象から外れる。
【0130】
センスアンプユニットＳＡＵにおいて、各センスアンプユニットＳＡＵがビット線ＢＬに読み出された閾値電圧に対応するデータを判定するタイミングは、制御信号ＳＴＢがアサートされたタイミングに基づいている。半導体記憶装置２において「シーケンサ２４が制御信号ＳＴＢをアサートする」とは、シーケンサ２４が制御信号ＳＴＢを”Ｌ”レベルから”Ｈ”レベルに変化させることに対応している。
【0131】
センスアンプユニットＳＡＵの構成は、図１３～図１４Ｃを用いて説明された構成及び機能に限定されない。例えば、センスアンプユニットＳＡＵにおいて、ゲートに制御信号ＳＴＢが入力されるトランジスタ１２８は、ｐチャネルＭＯＳトランジスタで構成されてもよい。この場合、「シーケンサ２４が制御信号ＳＴＢをアサートする」とは、シーケンサ２４が制御信号ＳＴＢを”Ｈ”レベルから”Ｌ”レベルに変化させることに対応する。
【0132】
次に、図１５を用いて、比較例に係るセンスアンプユニットＣＳＡＵの一例を説明する。
【0133】
センスアンプユニットＣＳＡＵは、センスアンプユニットＳＡＵより、プログラム用データラッチ（ラッチ回路）を２個多く含む。それ以外の構成及び機能は、センスアンプユニットＳＡＵと同様であるからここでの説明は省略される。
【0134】
センスアンプユニットＣＳＡＵは、センスアンプユニットＳＡＵの構成に加えて、ラッチ回路ＤＤＬ及びＥＤＬを含む。
【0135】
比較例に係るセンスアンプユニットＣＳＡＵを含む半導体記憶装置は、標準的なプログラムシーケンスに基づく書き込み動作を実行可能であるが、「サブプログラムシーケンス」の実行を指示するプレフィックスコマンドに基づく書き込み動作を含むサブプログ動作を実行することができない。５ｂｉｔ／Ｃｅｌｌのユーザデータを書き込む場合には、プログラム用データを格納するラッチ回路の個数が５個必要である。
【0136】
＜１－２－４．センスアンプユニットの面積削減＞
図１６及び図１７を用いて、第１実施形態に係るサブプログラムと比較例に係る追記方式を説明する。図１６は、比較例に係るメモリセルトランジスタの閾値分布と各ページに対応するデータラッチ回路に格納されたレベルに対応する閾値電圧（データ）の関係を示し、図１７は第１実施形態に係るメモリセルトランジスタＭＴの閾値分布との閾値分布と各ページに対応するデータラッチ回路に格納されたレベルに対応する閾値電圧（データ）の関係を示す。また、図１８を用いて、センスアンプユニットの面積について説明する。図１８は、センスアンプユニットＳＡＵのレイアウトの模式図である。図１６及び図１７に示される閾値分布の図において、横軸及び縦軸は、図５に示される閾値分布の横軸及び縦軸と同じである。センスアンプユニットの面積削減の説明において、図１～図１５と同一、又は類似する構成の説明は省略されることがある。
図１６及び図１７を用いて、第１実施形態に係るサブプログラムと比較例に係る追記方式を説明する。図１６は、比較例に係るメモリセルトランジスタの閾値分布と各ページに対応するデータラッチ回路に格納されたレベルに対応する閾値電圧（データ）の関係を示し、図１７は第１実施形態に係るメモリセルトランジスタＭＴの閾値分布との閾値分布と各ページに対応するデータラッチ回路に格納されたレベルに対応する閾値電圧（データ）の関係を示す。また、図１８を用いて、センスアンプユニットの面積について説明する。図１８は、センスアンプユニットＳＡＵのレイアウトの模式図である。図１６及び図１７に示される閾値分布の図において、横軸及び縦軸は、図５に示される閾値分布の横軸及び縦軸と同じである。センスアンプユニットの面積削減の説明において、図１～図１５と同一、又は類似する構成の説明は省略されることがある。
【0137】
一例として、メモリセルはＭＬＣであって、４つの閾値分布を形成する場合の追記方式を説明する。
【0138】
図１６に示されるように、始めに、比較例に係る半導体記憶装置の書き込み動作では、ＳＬＣに対応する“Ｅｒ”レベル及び“Ａ”レベルに対応する1ビットの閾値分布が形成される。センスアンプユニットに含まれるラッチ回路ＡＤＬには、“Ｅｒ”レベル及び“Ａ”レベルに“１”を格納しておく。次に、ＭＬＣに対応する“Ｂ”レベル及び“Ｃ”レベルの閾値分布が形成される。すなわち、“Ｂ”レベル及び“Ｃ”レベルが追記される。センスアンプユニットに含まれるラッチ回路ＢＤＬには、“Ｅｒ”レベル及び“Ｂ”レベルに“１”を格納しておく。
【0139】
ＭＬＣのレベルを追記する場合でも、ＳＬＣ、“Ａ”レベル、“Ｂ”レベル及び“Ｃ”レベルの４つのレベルを区別する必要があり、４つのレベルを区別するためには、２つのデータ（２ビットのデータ）が必要である。即ち、比較例に係るメモリセルトランジスタの追記方式では、２つのラッチ回路が必要である。
【0140】
一方、図１７に示されるように、始めに、半導体記憶装置２の書き込み動作では、ＳＬＣに対応する“Ｅｒ”レベル及び“Ａ”レベルに対応する1ビットの閾値分布が形成される。センスアンプユニットＳＡＵに含まれるラッチ回路ＡＤＬには、“Ｅｒ”レベルに“１”を格納しておく。次に、中間状態で、“Ｂ”レベルに対応する１ビットのみを追記し、ラッチ回路ＡＤＬには、“Ａ”レベルに“１”を格納しておく。さらに、“Ｃ”レベルに対応する１ビットのみを追記し、ラッチ回路ＡＤＬには、“Ｂ”レベルに“１”を格納しておく。
【0141】
半導体記憶装置２の書き込み動作では、レベルを追記する際に中間状態の閾値分布が形成される。半導体記憶装置２では、中間状態が形成されることに伴い、１ビットのみの追記で、１つのレベルを区別すればよい。したがって、サブプログラムを実行可能な半導体記憶装置２では、ＭＬＣであっても、ラッチ回路は１つでよい。
【0142】
中間状態を形成することは、レベルを重ねることに相当する。半導体記憶装置２の書き込み動作では、中間状態を形成することで、比較例の半導体記憶装置より、各センスアンプユニットＳＡＵに含まれるラッチ回路の個数を低減することができる。
【0143】
例えば、図１８に示されるように、半導体記憶装置２では、センスアンプユニットＳＡＵ＜１＞～ＳＡＵ＜１５＞の１６個がスタックされ、配置される。各センスアンプユニットＳＡＵは、１６本のビット線ＢＬ（１６ＢＬ）のうち何れか一つのビット線ＢＬに接続されている。例えば、比較例に係る半導体記憶装置と半導体記憶装置２とを比較すると、プログラム用データのラッチ回路ＡＤＬ～ＦＤＬが、プログラム用データのラッチ回路ＡＤＬ～ＣＤＬに低減される。すなわち、ラッチ回路が２個低減される。
【0144】
＜１－２－５．サブプログラムシーケンスの一例＞
主に、図１１、図１２、図１９Ａ～図２４を用いて、サブプログラムシーケンスの一例を説明する。図１９Ａはサブプログラムシーケンスのタイミングチャートを示す図であり、図１９Ｂはサブプログラム動作のタイミングチャートを示す図であり、図２０はメモリシステム３のサブプログラムシーケンスにおけるプログラム動作及びベリファイ動作のタイミングを示す図である。図２１は、メモリシステム３のサブプログラムシーケンスの一例を示す図である。図２２は、比較例に係る半導体記憶装置のプログラムシーケンスの一例を示す図である。図２３はメモリシステム３のエンコードデータテーブルの一例を示す図である。図２４及び図２５は、メモリシステム３のサブプログラムシーケンスの一例を示す図である。サブプログラムシーケンスの説明において、図１～図１８Ｂと同一、又は類似する構成の説明は省略されることがある。
主に、図１１、図１２、図１９Ａ～図２４を用いて、サブプログラムシーケンスの一例を説明する。図１９Ａはサブプログラムシーケンスのタイミングチャートを示す図であり、図１９Ｂはサブプログラム動作のタイミングチャートを示す図であり、図２０はメモリシステム３のサブプログラムシーケンスにおけるプログラム動作及びベリファイ動作のタイミングを示す図である。図２１は、メモリシステム３のサブプログラムシーケンスの一例を示す図である。図２２は、比較例に係る半導体記憶装置のプログラムシーケンスの一例を示す図である。図２３はメモリシステム３のエンコードデータテーブルの一例を示す図である。図２４及び図２５は、メモリシステム３のサブプログラムシーケンスの一例を示す図である。サブプログラムシーケンスの説明において、図１～図１８Ｂと同一、又は類似する構成の説明は省略されることがある。
【0145】
＜１－２－５－１．サブプログラムシーケンスの概要＞
【0146】
図１９Ａに示されるように、サブプログラムシーケンスは、例えば、第１のサブプログラム動作期間（１ｓｔＳＰＰ（Ｓｕｂ Ｐｒｏｇｒａｍ Ｐｅｒｉｏｄ）、第２のサブプログラム動作期間（２ｎｄＳＰＰ）、第３のサブプログラム動作期間（３ｒｄＳＰＰ）、第４のサブプログラム動作期間（４ｔｈＳＰＰ）、及び第５のサブプログラム動作期間（５ｔｈＳＰＰ）を含む。メモリシステム３は、各期間に応じたサブプログラム動作（ＳＰ（Ｓｕｂ Ｐｒｏｇｒａｍ）を、各期間で実行する。
【0147】
図１９Ｂに示されるように、各ＳＰ期間は、例えば、第１のサブコーディング動作期間（１ｓｔＳＣＰ（Ｓｕｂ Ｃｏｒｄｉｎｇ Ｐｅｒｉｏｄ）、第２のサブコーディング期間（２ｎｄＳＣＰ、第３のサブコーディング動作期間（３ｒｄＳＣＰ）、及び書き込み動作期間を含む。メモリシステム３は、各期間に応じたサブコーディング動作（ＳＣ（Ｓｕｂ Ｃｏｒｄｉｎｇ Ｐｅｒｉｏｄ）を各サブコーディング期間で実行し、１ｓｔＳＣＰ～３ｒｄＳＣＰに基づく書き込み動作を書き込み動作期間で実行する。
【0148】
図１９Ｃに示されるように、メモリシステム３は、コマンドシーケンス“ｘｚｈ－ＳＣｐｒｏｇ－Ａｄｄ１・・・Ａｄｄ４－ｙｔｈ ＳＣ ｚｔｈ ｐａｇｅＤａｔａ１・・・ｙｔｈ ＳＣ ｚｔｈ ｐａｇｅＤａｔａ１６ｋ－１Ａｈ（ｏｒ １０ｈ）”に基づくサブコーディング動作を、各ＳＰ期間で実行する。
【0149】
メモリコントローラ１は、コマンド“ｘｚｈ”、コマンド“ＳＣ＿ｐｒｏｇ”、及びコマンド“１Ａｈ”を、半導体記憶装置２に送信する。コマンド“ｘｙｈ”は「サブプログラムシーケンス」の実行を指示するプレフィックスコマンドである。ここで、数値ｘはサブコーディング動作の順番を示すインデックスであり、１～５の整数である。また、数値ｙは書き込みデータのページ番号を示すインデックスであり、１～３の整数である。例えば、“１１ｈ”は、本動作が第１のサブコーディング動作であること、書き込みデータは第１のページのデータであることなどを含むコマンドである。コマンド“ＳＣ＿ｐｒｏｇ”は、プレフィックスコマンドで指定されたサブプログラムを実行するコマンドである。例えば、第ｘのサブコーディング動作を実行する半導体記憶装置２は、連続するコマンド“ｘｙｈ”及び“ＳＣ＿ｐｒｏｇ”を受信すると、後続する書き込みデータがｙ番目のページのデータであることを認識する。
【0150】
続いて、メモリコントローラ１は、例えば４サイクルにわたってアドレスＡｄｄ１・・・Ａｄｄ４を、半導体記憶装置２に送信する。アドレスＡｄｄ１・・・Ａｄｄ４は、書き込みデータを書き込む物理アドレスである。続いて、メモリコントローラ１は、第ｘのサブコーディング動作のｙ番目のページのデータである書き込みデータ（ｘｔｈ ＳＣ ｙｔｈ ｐａｇｅＤａｔａ１・・・ｘｔｈ ＳＣ ｙｔｈ ｐａｇｅＤａｔａ１６ｋ）を半導体記憶装置２に送信する。
【0151】
続いて、メモリコントローラ１は、転送コマンド“１Ａｈ”又は“１０ｈ”を、半導体記憶装置２に送信する。
【0152】
転送コマンド“１Ａｈ”は、例えば、直前に送信された書き込みデータをラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかに転送することを命令するコマンドである。例えば、メモリコントローラ１は、転送コマンド“１Ａｈ”を、半導体記憶装置２に送信することと並行して、半導体記憶装置２は、転送コマンド“１Ａｈ”を受信すると、ｘｔｈ ＳＣ ｙｔｈ ｐａｇｅＤａｔａ１・・・ｘｔｈ ＳＣ ｙｔｈ ｐａｇｅＤａｔａ１６ｋによって指定された書き込みデータを、ラッチ回路ＡＤＬに送信し、ラッチ回路ＡＤＬは当該書き込みデータを格納する（図１９ＣのＤ２Ｌ処理）。
【0153】
転送コマンド“１０ｈ”は、例えば、直前に送信された書き込みデータをラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかに転送することを命令するコマンドであると共に、転送コマンド“１０ｈ”が送信される前に転送コマンド“１Ａｈ”に基づき転送された書き込みデータ、及び、転送コマンド“１０ｈ”に基づき転送された書き込みデータの書き込み動作を実行することを指示するコマンドである。例えば、メモリコントローラ１は、転送コマンド“１０ｈ”を、半導体記憶装置２に送信することと並行して、半導体記憶装置２は、転送コマンド“１０ｈ”を受信すると、ｘｔｈ ＳＣ ｙｔｈ ｐａｇｅＤａｔａ１・・・ｘｔｈ ＳＣ ｙｔｈ ｐａｇｅＤａｔａ１６ｋによって指定された書き込みデータを、ラッチ回路ＡＤＬに送信し、ラッチ回路ＡＤＬは当該書き込みデータを格納する（図１９ＣのＤ２Ｌ処理）。また、半導体記憶装置２は、転送コマンド“１０ｈ”を受信すると、書き込み動作を実行する。半導体記憶装置２は、転送コマンド“１０ｈ”を受信すると、書き込み動作を実行することと平行して、転送コマンド“１０ｈ”が送信される前に転送コマンド“１Ａｈ”に基づき指定された書き込みデータ、及び、転送コマンド“１０ｈ”に基づき指定された書き込みデータを、ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬに送信し、各ラッチ回路は当該書き込みデータを格納してもよい（図１９ＤのＤ２Ｌ処理）。
【0154】
＜１－２－５－２．サブプログラムシーケンスのタイミング＞
【0155】
【0156】
例えば、図２０に示されるように、メモリシステム３は、１ｓｔＳＰＰでは、“１１ｈ－ＳＣｐｒｏｇ－Ａｄｄ１・・・Ａｄｄ４－１ｓｔ ＳＣ １ｓｔ ｐａｇｅＤａｔａ１・・・１ｓｔ ＳＣ １ｓｔ ｐａｇｅＤａｔａ１６ｋ－１Ａｈ”に基づく１ｓｔＳＣＰで、第1のページ（１ｓｔ ｐａｇｅ）の第１のサブコーディング動作を実行し、“１２ｈ－ＳＣｐｒｏｇ－Ａｄｄ１・・・Ａｄｄ４－１ｓｔ ＳＣ ２ｎｄ ｐａｇｅＤａｔａ１・・・１ｓｔ ＳＣ ２ｎｄ ｐａｇｅＤａｔａ１６ｋ－１Ａｈ”に基づく２ｎｄＳＣＰで第２のページ（２ｎｄ ｐａｇｅ）の第１のサブコーディング動作を実行し、“１３ｈ－ＳＣｐｒｏｇ－Ａｄｄ１・・・Ａｄｄ４－１ｓｔ ＳＣ ３ｒｄ ｐａｇｅＤａｔａ１・・・１ｓｔ ＳＣ ３ｒｄ ｐａｇｅＤａｔａ１６ｋ－１０ｈ”に基づく３ｒｄＳＣＰで、第３のページ（３ｒｄ ｐａｇｅ）の第１のサブコーディング動作を実行し、１ｓｔＳＰＰにおける書き込み動作を実行する。
【0157】
図示は省略するが、メモリシステム３は、１ｓｔＳＰＰに続く２ｎｄＳＳＰでは、“２１ｈ－ＳＣｐｒｏｇ－Ａｄｄ１・・・Ａｄｄ４－２ｎｄ ＳＣ １ｓｔ ｐａｇｅＤａｔａ１・・・２ｎｄ ＳＣ １ｓｔ ｐａｇｅＤａｔａ１６ｋ－１Ａｈ”に基づく１ｓｔＳＣＰで、第1のページ（１ｓｔ ｐａｇｅ）の第２のサブコーディング動作を実行し、“２２ｈ－ＳＣｐｒｏｇ－Ａｄｄ１・・・Ａｄｄ４－２ｎｄ ＳＣ ２ｎｄ ｐａｇｅＤａｔａ１・・・２ｎｄ ＳＣ ２ｎｄ ｐａｇｅＤａｔａ１６ｋ－１Ａｈ”に基づく２ｎｄＳＣＰで第２のページ（２ｎｄ ｐａｇｅ）の第２のサブコーディング動作を実行し、“２３ｈ－ＳＣｐｒｏｇ－Ａｄｄ１・・・Ａｄｄ４－３ｒｄ ＳＣ ３ｒｄ ｐａｇｅＤａｔａ１・・・３ｒｄ ＳＣ ３ｒｄ ｐａｇｅＤａｔａ１６ｋ－１０ｈ”に基づく３ｒｄＳＣＰで、第３のページ（３ｒｄ ｐａｇｅ）の第２のサブコーディング動作を実行し、２ｎｄＳＰＰにおける書き込み動作を実行する。
【0158】
また、図示は省略するが、メモリシステム３は、２ｎｄＳＳＰと同様に、２ｎｄＳＰＰに続く３ｒｄＳＳＰでは、“３１ｈ－ＳＣｐｒｏｇ－Ａｄｄ１・・・Ａｄｄ４－３ｒｄ ＳＣ １ｓｔ ｐａｇｅＤａｔａ１・・・３ｒｄ ＳＣ １ｓｔ ｐａｇｅＤａｔａ１６ｋ－１Ａｈ”に基づく１ｓｔＳＣＰで、第1のページ（１ｓｔ ｐａｇｅ）の第３のサブコーディング動作を実行し、“３２ｈ－ＳＣｐｒｏｇ－Ａｄｄ１・・・Ａｄｄ４－３ｒｄ ＳＣ ２ｎｄ ｐａｇｅＤａｔａ１・・・３ｒｄ ＳＣ ２ｎｄ ｐａｇｅＤａｔａ１６ｋ－１Ａｈ”に基づく２ｎｄＳＣＰで第２のページ（２ｎｄ ｐａｇｅ）の第３のサブコーディング動作を実行し、“３３ｈ－ＳＣｐｒｏｇ－Ａｄｄ１・・・Ａｄｄ４－３ｒｄ ＳＣ ３ｒｄ ｐａｇｅＤａｔａ１・・・３ｒｄ ＳＣ ３ｒｄ ｐａｇｅＤａｔａ１６ｋ－１０ｈ”に基づく３ｒｄＳＣＰで、第３のページ（３ｒｄ ｐａｇｅ）の第３のサブコーディング動作を実行し、３ｒｄＳＰＰにおける書き込み動作を実行する。
【0159】
さらに、図示は省略するが、メモリシステム３は、３ｒｄＳＳＰと同様に、３ｒｄＳＰＰに続く４ｔｈＳＳＰでは、“４１ｈ－ＳＣｐｒｏｇ－Ａｄｄ１・・・Ａｄｄ４－４ｔｈ ＳＣ １ｓｔ ｐａｇｅＤａｔａ１・・・４ｔｈ ＳＣ １ｓｔ ｐａｇｅＤａｔａ１６ｋ－１Ａｈ”に基づく１ｓｔＳＣＰで第１のページ（１ｓｔ ｐａｇｅ）の第４のサブコーディング動作を実行し、“４２ｈ－ＳＣｐｒｏｇ－Ａｄｄ１・・・Ａｄｄ４－４ｔｈ ＳＣ ２ｎｄ ｐａｇｅＤａｔａ１・・・４ｔｈ ＳＣ ２ｎｄ ｐａｇｅＤａｔａ１６ｋ－１Ａｈ”に基づく２ｎｄＳＣＰで第２のページ（２ｎｄ ｐａｇｅ）の第４のサブコーディング動作を実行し、“４３ｈ－ＳＣｐｒｏｇ－Ａｄｄ１・・・Ａｄｄ４－４ｔｈ ＳＣ ３ｒｄ ｐａｇｅＤａｔａ１・・・４ｔｈ ＳＣ ３ｒｄ ｐａｇｅＤａｔａ１６ｋ－１０ｈ”に基づく３ｒｄＳＣＰで、第３のページ（３ｒｄ ｐａｇｅ）の第４のサブコーディング動作を実行し、４ｔｈＳＰＰにおける書き込み動作を実行する。
【0160】
さらに、図２０に示されるように、メモリシステム３は、４ｔｈＳＳＰと同様に、４ｔｈＳＰＰに続く５ｔｈＳＳＰでは、５１ｈ－ＳＣｐｒｏｇ－Ａｄｄ１・・・Ａｄｄ４－５ｔｈ ＳＣ １ｔｈ ｐａｇｅＤａｔａ１・・・５ｔｈ ＳＣ １ｔｈ ｐａｇｅＤａｔａ１６ｋ－１Ａｈ”に基づく１ｓｔＳＣＰで第１のページ（１ｓｔ ｐａｇｅ）の第５のサブコーディング動作を実行し、“５２ｈ－ＳＣｐｒｏｇ－Ａｄｄ１・・・Ａｄｄ４－５ｔｈ ＳＣ ２ｎｄ ｐａｇｅＤａｔａ１・・・５ｔｈ ＳＣ ２ｎｄ ｐａｇｅＤａｔａ１６ｋ－１Ａｈ”に基づく２ｎｄＳＣＰで第２のページ（２ｎｄ ｐａｇｅ）の第５のサブコーディング動作を実行し“５３ｈ－ＳＣｐｒｏｇ－Ａｄｄ１・・・Ａｄｄ４－５ｔｈ ＳＣ ３ｒｄ ｐａｇｅＤａｔａ１・・・５ｔｈ ＳＣ ３ｒｄ ｐａｇｅＤａｔａ１６ｋ－１０ｈ”に基づく３ｒｄＳＣＰで、第３のページ（３ｒｄ ｐａｇｅ）の第５のサブコーディング動作を実行し、５ｔｈＳＰＰにおける書き込み動作を実行する。
【0161】
図２２を用いて、比較例に係るメモリシステムのプログラムシーケンスの一例を説明する。比較例に係るメモリシステムは、標準的なプログラムシーケンスを実行するコマンド“Ｐｒｏｇ”を、第１のページ～第５のページ（に相当するプレフィックスコマンド（０１ｈ～０５ｈ）を用いて、書き込み動作を実行する。アドレスＡｄｄ１・・・Ａｄｄ４の構成、転送コマンド１Ａｈ及び１０ｈの構成は同じであり、データ（ｚ－ｔｈ ｐａｇｅＤａｔａ１・・・ｚｔｈ ｐａｇｅＤａｔａ１６ｋ）の構成は同様であるから、ここでの説明は省略する。
【0162】
＜１－２－５－３．メモリシステム３のエンコードデータの一例＞
【0163】
図２３を用いて、メモリシステム３が、サブプログラムシーケンスを用いて書き込み動作を実行する際の、書き込みデータ（エンコードデータ（ＥＤａｔａ））の一例を説明する。
【0164】
メモリシステム３が、サブプログラムシーケンスを用いて書き込み動作を実行する場合であっても、サブプログラムシーケンスの１ｓｔＳＰＰ～５ｔｈＳＰＰの５回のサブプログラム動作として、ＴＬＣのようなそれぞれ異なる８個（８値）の閾値電圧分布を含むＥＤａｔａを半導体記憶装置２に書き込む動作を繰り返すことによって、ＰＬＣと同様の３２個（Ｓ００～Ｓ３１のレベル）の閾値電圧分布を形成することができる。
【0165】
Ｓ０～Ｓ３１のそれぞれのレベルは、図２２に示される“１”～“３２”の、互いに異なるいずれかのレベルに対応する。
【0166】
メモリシステム３は、“１”～３２”のレベルを、“１”から順番に７個の閾値電圧レベルが形成されるように、５回のサブプログラム動作を実行することによって、３２個（Ｓ００～Ｓ３１のレベル）の閾値電圧分布を形成する。
【0167】
具体的には、メモリシステム３は、図２２の１ｓｔ ｓｃに示される“１”～“８”の８個（８値）の閾値電圧分布を含むＥＤａｔａを用いて、１ｓｔＳＰＰの１ｓｔＳＣＰ～３ｒｄＳＣＰを実行し、図２２の２ｎｄ ｓｃに示される“８”～“１５”の８個（８値）の閾値電圧分布を含むＥＤａｔａを用いて、２ｎｄＳＰＰの１ｓｔＳＣＰ～３ｒｄＳＣＰを実行し、図２２の３ｒｄ ｓｃに示される“１５”～“２２”の８個（８値）の閾値電圧分布を含むＥＤａｔａを用いて、３ｒｄＳＰＰの１ｓｔＳＣＰ～３ｒｄＳＣＰを実行し、図２２の４ｔｈ ｓｃに示される“２２”～“２９”の８個（８値）の閾値電圧分布を含むＥＤａｔａを用いて、４ｔｈＳＰＰの１ｓｔＳＣＰ～３ｒｄＳＣＰを実行し、図２２の５ｔｈ ｓｃに示される“２９”～“３２”の４個（４値）の閾値電圧分布を含むＥＤａｔａを用いて、５ｔｈＳＰＰの１ｓｔＳＣＰ～３ｒｄＳＣＰを実行する。
【0168】
このとき、メモリシステム３は、１ｓｔＳＰＰの最上位に相当する“８”レベルのデータ“０００”と、２ｎｄＳＰＰの最下位に相当する“８”レベルのデータ“１１１”とが重なる書き込み動作を実行するように、半導体記憶装置２に書き込み動作を指示する。同様にして、メモリシステム３は、２ｎｄＳＰＰの最上位に相当する“１５”レベルのデータ“０００”と、３ｒｄＳＰＰの最下位に相当する“１５”レベルのデータ“１１１”とが重なる書き込み動作を実行するように、半導体記憶装置２に書き込み動作を指示する。同様にして、メモリシステム３は、３ｒｄＳＳＰの最上位に相当するデータと４ｔｈＳＰＰの最下位に相当するデータとが重なり、４ｔｈＳＳＰの最上位に相当するデータと５ｔｈＳＰＰの最下位に相当するデータとが重なる書き込み動作を実行するように、半導体記憶装置２に書き込み動作を指示する。
【0169】
【0170】
全てのデータが「書き込み済み」となった場合には、書き込み動作が終了したことを意味する。よって、メモリシステム３は、書き込み動作が終了した後に読み出し動作を実行することによって、第１のページ～第５のページの３２個のレベルに相当する読み出しデータを、半導体記憶装置２から読み出すことができる。
【0171】
図２２に示されるエンコードデータテーブルは、メモリコントローラ１及び半導体記憶装置２の両方に格納され、データが共有される。その結果、メモリコントローラ１及び半導体記憶装置２は、書き込まれたエンコードデータ及び読み出されたエンコードデータがどのデータなのかを、互いに把握することができる。メモリシステム３は、メモリコントローラ１及び半導体記憶装置２の両方にエンコードデータテーブルを格納し、双方でエンコードデータを確認することができるため、サブプログラムシーケンスを実行可能に、メモリコントローラ１及び半導体記憶装置２を制御することができる。
【0172】
Ｊ（Ｊは正の整数）番目のＳＰＰの最上位に相当するデータと、Ｊ＋１番目の最下位に相当するデータとが重なる部分が、「１－２－４．センスアンプユニットの面積削減」で説明した中間状態に対応する。メモリシステム３は、中間状態を形成することで、各センスアンプユニットＳＡＵに含まれるラッチ回路の個数を比較例場合と比べて低減することができる。
【0173】
＜１－２－５－４．サブプログラムシーケンスの変形例＞
【0174】
図２４を用いて、サブプログラムシーケンスの変形例を説明する。図２４を用いたサブプログラムシーケンスの変形例の構成は、図２０に示されたサブプログラムシーケンスと概ね同様の構成である。図２４を用いたサブプログラムシーケンスの変形例の説明は、図２０に示されたサブプログラムシーケンスと異なる点を中心に説明する。
【0175】
図２４に示される変形例は、図２０に示されたプレフィックスコマンド“ｘｙｈ”が、第１のプレフィックスコマンド及び第２のプレフィックスコマンドに分割されている点が異なる。第１のプレフィックスコマンドは、サブコーディング動作の順番を示すインデックス（０１ｈ～０５ｈ）であり、０１ｈ～０５ｈはそれぞれ第１～第５のサブコーディング動作を示す。第２のプレフィックスコマンドは、書き込みデータのページ番号を示すインデックス（０１ｈ～０３ｈ）であり、０１ｈ～０３ｈはそれぞれ第１～第３のページを示す。
【0176】
以上説明したとおり、メモリシステム３では、サブコーディング動作の順番とページ番号とをまとめたプレフィックスコマンドを、サブコーディング動作の順番を示す第１プレフィックスコマンドとページ番号を示す第２のプレフィックスコマンドに分離して、サブプログラムを実行することも可能である。
【0177】
＜第２実施形態＞
第２実施形態では、図２５を用いて、「１－２－５－３．メモリシステム３のエンコードデータの一例」とは異なるエンコードデータの一例を説明する。
第２実施形態では、図２５を用いて、「１－２－５－３．メモリシステム３のエンコードデータの一例」とは異なるエンコードデータの一例を説明する。
【0178】
図２５に示されたエンコードデータの構成は、図２３に示されたエンコードデータの構成と概ね同様である。図２５に示されたエンコードデータの構成の説明は、図２３に示されたエンコードデータの構成と異なる点を中心に説明する。
【0179】
メモリシステム３は、例えば、１ｓｔＳＰＰの上位の３つレベルのデータと２ｎｄＳＰＰの下位の３つのレベルのデータとが重なる書き込み動作を実行するように、半導体記憶装置２に書き込み動作を指示する。
【0180】
具体的には、メモリシステム３は、１ｓｔＳＰＰの“６”レベルのデータ“０１１”と２ｎｄＳＰＰの“６”レベルのデータ“１１１”、１ｓｔＳＰＰの“７”レベルのデータ“００１”と２ｎｄＳＰＰの“７”レベルのデータ“１０１”、及び、１ｓｔＳＰＰの“８”レベルのデータ“０００”と２ｎｄＳＰＰの“８”レベルのデータ“１００”とが重なる書き込み動作を実行するように、半導体記憶装置２に書き込み動作を指示する。
【0181】
１ｓｔＳＰＰのデータと２ｎｄＳＰＰのデータとが重なる状態が、「１－２－４．センスアンプユニットの面積削減」で説明した中間状態に対応する。
【0182】
“６”レベルは、８”レベルより早くベリファイ動作が開始される。シーケンス内の早い時間帯で、中間状態を形成し、ベリファイ動作を実行することで、閾値電圧の分布をより狭く形成することができる。
【0183】
＜第３実施形態＞
第３実施形態では、図２６を用いて、「１－２－５－２．サブプログラムシーケンスのタイミング」とは異なるプログラム動作のタイミングを説明する。図２６は、サブプログラムシーケンスに基づく書き込み動作時における、プログラム動作のタイミングを示す図であり、選択ワード線の電圧の遷移を示す図である。図２６に示されたシーケンスは、概ね、図２１に示されたシーケンスと同様である。図２６のシーケンスの説明では、図２１に示されたシーケンスと異なる点を中心に説明する。
第３実施形態では、図２６を用いて、「１－２－５－２．サブプログラムシーケンスのタイミング」とは異なるプログラム動作のタイミングを説明する。図２６は、サブプログラムシーケンスに基づく書き込み動作時における、プログラム動作のタイミングを示す図であり、選択ワード線の電圧の遷移を示す図である。図２６に示されたシーケンスは、概ね、図２１に示されたシーケンスと同様である。図２６のシーケンスの説明では、図２１に示されたシーケンスと異なる点を中心に説明する。
【0184】
図２６は、図１２に示される図におけるベリファイ動作に係る電圧ＶｆｙＡ１～電圧ＶｆｙＧ１、図２１に示される図におけるベリファイ動作に係る電圧ＶｆｙＡ２～電圧ＶｆｙＧ２を省略している。また、図２６に示される第２のサブプログラム動作期間（２ｎｄＳＰＰ）では、メモリシステム３は、第１のサブプログラム動作期間（１ｓｔＳＰＰ）における電圧ＶＰＧＭ１－１～電圧ＶＰＧＭ１－１９のそれぞれに対応する電圧ＶＰＧＭ２－１～電圧ＶＰＧＭ２－１９を供給するようにプログラム動作を実行する。電圧ＶＰＧＭ２－１～電圧ＶＰＧＭ２－１９は、対応する電圧ＶＰＧＭ１－１～電圧ＶＰＧＭ１－１９を昇圧した電圧である。また、図２６に示される第３のサブプログラム動作期間（３ｒｄＳＰＰ）では、メモリシステム３は、２ｎｄＳＰＰにおける電圧ＶＰＧＭ２－１～電圧ＶＰＧＭ２－１９のそれぞれに対応する電圧ＶＰＧＭ３－１～電圧ＶＰＧＭ３－１９を供給するようにプログラム動作を実行する。電圧ＶＰＧＭ３－１～電圧ＶＰＧＭ３－１９は、対応する電圧ＶＰＧＭ２－１～電圧ＶＰＧＭ２－１９を昇圧した電圧である。さらに、図２６に示される３ｒｄＳＰＰでは、図１２に示される図におけるベリファイ動作及び図２１に示される図におけるベリファイ動作と同様に、２ｎｄＳＰＰにおける電圧ＶｆｙＡ２～電圧ＶｆｙＧ２のそれぞれに対応する電圧ＶｆｙＡ３～電圧ＶｆｙＧ３を供給するようにベリファイ動作を実行するが、電圧ＶｆｙＡ３～電圧ＶｆｙＧ３は省略されている。なお、メモリシステム３は、ベリファイ動作に係る電圧ＶｆｙＡ１～電圧ＶｆｙＧ１においても、プログラム動作における電圧と同様に、１ｓｔＳＰＰ、２ｎｄＳＰＰ、３ｒｄＳＰＰと実行されるにつれて、昇圧する電圧を供給するようにベリファイ動作を実行する。
【0185】
また、２ｎｄＳＰＰの最初のプログラムループにおける電圧ＶＰＧＭ２－１は、１ｓｔＳＰＰの最後のプログラムループにおける電圧ＶＰＧＭ１－１９より小さく、３ｒｄＳＰＰの最初のプログラムループにおける電圧ＶＰＧＭ３－１は、２ｎｄＳＰＰの最後のプログラムループにおける電圧ＶＰＧＭ２－１９より小さい。
【0186】
すなわち、サブプログラム動作期間が変わる毎に、第３実施形態に係るメモリシステム３は、当該サブプログラム動作期間における最初のプログラムループにおけるプログラム電圧を、一つ前のサブプログラム動作期間における最後のプログラムループにおけるプログラム電圧よりも下げるように書き込み動作を実行する。
【0187】
上記各実施形態において、同一及び一致という表記を用いている場合、同一及び一致には、設計の範囲での誤差が含まれている場合を含んでいてもよい。
【0188】
以上、本開示の不揮発性半導体記憶装置のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で適宜組み合わせて実施してよく、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0189】
１：メモリコントローラ、２：半導体記憶装置、３：メモリシステム、４：ホスト、１２：プロセッサ、１３：ホストインターフェイス、１４：ＥＣＣ（Ｅｒｒｏｒ：Ｃｈｅｃｋ：ａｎｄ：Ｃｏｒｒｅｃｔ）回路、１５：メモリインターフェイス、１６：内部バス、１７：サブコードジェネレータ、２１：メモリセルアレイ（ｍｅｍｏｒｙ：ｃｅｌｌ：ａｒｒａｙ）、２２：入出力回路（ｉｎｐｕｔ／ｏｕｔｐｕｔ）、２３：ロジック制御回路（ｌｏｇｉｃ：ｃｏｎｔｒｏｌ）、２４：シーケンサ（ｓｅｑｕｅｎｃｅｒ）、２５：レジスタ（ｒｅｇｉｓｔｅｒ）、２６：ビジー制御回路（ｒｅａｄｙ／ｂｕｓｙ：ｃｉｒｃｕｉｔ）、２７：電圧生成回路（ｖｏｌｔａｇｅ：ｇｅｎｅｒａｔｉｏｎ）、２８：ドライバセット（ｄｒｉｖｅｒ：ｓｅｔ）、２９：ロウデコーダ（ｒｏｗ：ｄｅｃｏｄｅｒ）、７０：センスアンプモジュール（ｓｅｎｓｅ：ａｍｐｌｉｆｉｅｒ）、７１：入出力用パッド群、７２：ロジック制御用パッド群、１１６：ストリング、１２０：トランジスタ、１２１：トランジスタ、１２２：トランジスタ、１２３：トランジスタ、１２４：トランジスタ、１２５：トランジスタ、１２６：トランジスタ、１２７：トランジスタ、１２８：トランジスタ、１２９：キャパシタ、１３０：インバータ、１３１：インバータ、１３２：トランジスタ、１３３：トランジスタ、１７１：サブコードインデックスレジスタ、１７２：ライトデータバッファ、１７３：サブコードエンコーダ、４００：積層体、４０１：半導体基板、４１０：メモリセルアレイ層、４１１：導電膜、４１２：導電膜、４１３：導電膜、４１４：導電膜、４２０：ＳＧＤ（ドレイン側選択ゲート）層
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14A】
【図14B】
【図14C】
【図15】
【図16】
【図17】
【図18】
【図19A】
【図19B】
【図19C】
【図19D】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】