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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024128571
(43)【公開日】2024-09-24
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/3205 20060101AFI20240913BHJP
H10B 43/00 20230101ALI20240913BHJP
H10B 43/20 20230101ALI20240913BHJP
H01L 21/336 20060101ALI20240913BHJP
H01L 27/00 20060101ALI20240913BHJP
H01L 21/8234 20060101ALI20240913BHJP
【ＦＩ】
H01L21/88 T
H10B43/00
H10B43/20
H01L29/78 371
H01L27/00 301B
H01L27/088 E
H01L21/88 M
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2023037602
(22)【出願日】2023-03-10
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】清村 雄也
(72)【発明者】
【氏名】川西 絢子
(72)【発明者】
【氏名】田口 雄太
(72)【発明者】
【氏名】渡會 亜友美
(72)【発明者】
【氏名】久米 一平
【テーマコード（参考）】
5F033
5F048
5F083
5F101
【Ｆターム（参考）】
5F033HH11
5F033HH18
5F033HH19
5F033HH21
5F033HH32
5F033JJ11
5F033JJ18
5F033JJ21
5F033JJ32
5F033KK11
5F033KK18
5F033KK19
5F033KK21
5F033KK32
5F033LL07
5F033MM02
5F033MM08
5F033MM12
5F033MM13
5F033MM19
5F033NN06
5F033NN07
5F033NN32
5F033QQ48
5F033QQ73
5F033VV07
5F033VV16
5F033WW02
5F048AA07
5F048AB01
5F048AC01
5F048BF07
5F048BF11
5F048CB01
5F048CB03
5F048CB04
5F083EP17
5F083EP18
5F083EP22
5F083EP32
5F083EP33
5F083EP34
5F083EP42
5F083ER02
5F083ER03
5F083ER22
5F083GA10
5F083GA27
5F083PR03
5F083PR28
5F101BA41
5F101BB02
5F101BC02
5F101BC11
5F101BD16
5F101BD34
5F101BH23
5F101BH30
(57)【要約】 （修正有）
【課題】半導体装置の歩留りを向上させる。
【解決手段】メモリシステムにおいて、メモリデバイスは、第１電極１２０を含む第１チップ１００と、第２電極２２０を含む第２チップ２００と、を備える。第１電極は、第２電極と接する第１面、第１面と対向する第２面及び第１面と第２面との間の第３面を有し、第１面側の第１部分（界面部）Ｐ１ａ及び第２面側の第２部分（底部）Ｐ１ｂを含む第１導電膜（コアメタル膜）１２２－１と、第１導電膜の第２面及び第３面を覆う第２導電膜（バリアメタル膜）１２１－１と、を含む。第１部分に含まれる銅の（１１１）配向比率は、第２部分に含まれる銅の（１１１）配向比率より高い。
【選択図】図９
【解決手段】メモリシステムにおいて、メモリデバイスは、第１電極１２０を含む第１チップ１００と、第２電極２２０を含む第２チップ２００と、を備える。第１電極は、第２電極と接する第１面、第１面と対向する第２面及び第１面と第２面との間の第３面を有し、第１面側の第１部分（界面部）Ｐ１ａ及び第２面側の第２部分（底部）Ｐ１ｂを含む第１導電膜（コアメタル膜）１２２－１と、第１導電膜の第２面及び第３面を覆う第２導電膜（バリアメタル膜）１２１－１と、を含む。第１部分に含まれる銅の（１１１）配向比率は、第２部分に含まれる銅の（１１１）配向比率より高い。
【選択図】図９
【特許請求の範囲】
【請求項1】
第１電極を含む第１チップと、
第２電極を含む第２チップと、
を備え、
前記第１電極は、
前記第２電極と接する第１面、前記第１面と対向する第２面、及び前記第１面と前記第２面との間の第３面を有する第１導電膜と、
前記第１導電膜の前記第２面及び前記第３面を覆う第２導電膜と、
を含み、
前記第１導電膜のうち前記第１面側の第１部分に含まれる銅の（１１１）配向比率は、前記第１導電膜のうち前記第２面側の第２部分に含まれる銅の（１１１）配向比率より高い、
半導体装置。
第２電極を含む第２チップと、
を備え、
前記第１電極は、
前記第２電極と接する第１面、前記第１面と対向する第２面、及び前記第１面と前記第２面との間の第３面を有する第１導電膜と、
前記第１導電膜の前記第２面及び前記第３面を覆う第２導電膜と、
を含み、
前記第１導電膜のうち前記第１面側の第１部分に含まれる銅の（１１１）配向比率は、前記第１導電膜のうち前記第２面側の第２部分に含まれる銅の（１１１）配向比率より高い、
半導体装置。
【請求項2】
前記第２導電膜は、前記第２面を覆う第３部分、及び前記第３面を覆う第４部分を含み、
前記第３部分の膜厚は、前記第４部分の膜厚より厚い、
請求項１記載の半導体装置。
前記第３部分の膜厚は、前記第４部分の膜厚より厚い、
請求項１記載の半導体装置。
【請求項3】
前記第２導電膜は、単層膜であり、
前記第４部分は、前記第１部分に属する前記第３面を覆う第１サブ部分、及び前記第２部分に属する前記第３面を覆う第２サブ部分を含む、
請求項２記載の半導体装置。
前記第４部分は、前記第１部分に属する前記第３面を覆う第１サブ部分、及び前記第２部分に属する前記第３面を覆う第２サブ部分を含む、
請求項２記載の半導体装置。
【請求項4】
前記第２導電膜は、第１サブ導電膜、及び前記第１サブ導電膜を覆う第２サブ導電膜を含む積層膜であり、
前記第４部分は、前記第１部分に属する前記第３面を覆う第１サブ部分、及び前記第２部分に属する前記第３面を覆う第２サブ部分を含む、
請求項２記載の半導体装置。
前記第４部分は、前記第１部分に属する前記第３面を覆う第１サブ部分、及び前記第２部分に属する前記第３面を覆う第２サブ部分を含む、
請求項２記載の半導体装置。
【請求項5】
前記第１導電膜の前記第３面は、前記第１導電膜の前記第１部分に属する第１サブ面、及び前記第１導電膜の前記第２部分に属する第２サブ面を含み、
前記第１サブ面は、前記第２サブ面の延長と略一致する、
請求項１記載の半導体装置。
前記第１サブ面は、前記第２サブ面の延長と略一致する、
請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体装置に関する。
【背景技術】
【0002】
２個のチップを貼り合わせて構成される半導体装置が知られている。チップ間は、貼合パッドを介して電気的に接続される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－１５０２２６号公報
【特許文献2】特開２０２１－０４４３４７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体装置の歩留りを向上させる。
【課題を解決するための手段】
【0005】
実施形態の半導体装置は、第１電極を含む第１チップと、第２電極を含む第２チップと、を備える。上記第１電極は、第１導電膜と、第２導電膜と、を含む。上記第１導電膜は、上記第２電極と接する第１面、上記第１面と対向する第２面、及び上記第１面と上記第２面との間の第３面を有する。上記第２導電膜は、上記第１導電膜の上記第２面及び上記第３面を覆う。上記第１導電膜の上記第１面側の第１部分に含まれる銅の（１１１）配向比率は、上記第１導電膜の上記第２面側の第２部分に含まれる銅の（１１１）配向比率より高い。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係るメモリデバイスを含むメモリシステムの構成の一例を示すブロック図。
【図2】第１実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。
【図3】第１実施形態に係るメモリデバイスの貼合構造の概要を示す斜視図。
【図4】第１実施形態に係るメモリデバイスの貼合パッドの断面構造の一例を示す断面図。
【図5】第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図6】第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図7】第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図8】第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図9】第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図10】第１実施形態の変形例に係るメモリデバイスの貼合パッドの断面構造の一例を示す断面図。
【図11】第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第１例を示す断面図。
【図12】第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第２例を示す断面図。
【図13】第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第３例を示す断面図。
【図14】第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第４例を示す断面図。
【図15】第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第５例を示す断面図。
【図16】第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第６例を示す断面図。
【図17】第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第７例を示す断面図。
【図18】第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第８例を示す断面図。
【図19】第３実施形態に係るメモリデバイスの貼合パッドの断面構造の第１例を示す断面図。
【図20】第３実施形態に係るメモリデバイスの貼合パッドの断面構造の第２例を示す断面図。
【図21】第３実施形態に係るメモリデバイスの貼合パッドの断面構造の第３例を示す断面図。
【図22】第３実施形態に係るメモリデバイスの貼合パッドの断面構造の第４例を示す断面図。
【図23】第３実施形態に係るメモリデバイスの貼合パッドの断面構造の第５例を示す断面図。
【図24】第３実施形態に係るメモリデバイスの貼合パッドの断面構造の第６例を示す断面図。
【図25】第１実施例に係る銅の（１１１）配向比率の測定結果を示す図。
【図26】第２実施例に係る銅の（１１１）配向比率の測定結果を示す図。
【図27】第３実施例に係る銅の（１１１）配向比率の測定結果を示す図。
【発明を実施するための形態】
【0007】
以下に、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。
【0008】
なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
【0009】
１． 第１実施形態
１．１ 構成
１．１．１ メモリシステムの構成
図１は、第１実施形態に係るメモリデバイスを含むメモリシステムの構成の一例を示すブロック図である。メモリシステム１は、外部のホスト（図示せず）に接続されるように構成された記憶装置である。メモリシステム１は、例えば、ＳＤＴＭカードのようなメモリカード、ＵＦＳ（universal flash storage）、ＳＳＤ（solid state drive）である。メモリシステム１は、メモリコントローラ２及びメモリデバイス３を含む。
１．１ 構成
１．１．１ メモリシステムの構成
図１は、第１実施形態に係るメモリデバイスを含むメモリシステムの構成の一例を示すブロック図である。メモリシステム１は、外部のホスト（図示せず）に接続されるように構成された記憶装置である。メモリシステム１は、例えば、ＳＤＴＭカードのようなメモリカード、ＵＦＳ（universal flash storage）、ＳＳＤ（solid state drive）である。メモリシステム１は、メモリコントローラ２及びメモリデバイス３を含む。
【0010】
メモリコントローラ２は、例えば、ＳｏＣ（system-on-a-chip）のような集積回路で構成される。メモリコントローラ２は、ホストからの要求に基づいて、メモリデバイス３を制御する。具体的には、例えば、メモリコントローラ２は、ホストから書込みを要求されたデータをメモリデバイス３に書き込む。また、メモリコントローラ２は、ホストから読出しを要求されたデータをメモリデバイス３から読み出してホストに送信する。
【0011】
メモリデバイス３は、半導体装置の一例である半導体記憶装置である。メモリデバイス３は、例えば、ＮＡＮＤフラッシュメモリである。メモリデバイス３は、不揮発にデータを記憶する不揮発性メモリである。
【0012】
メモリコントローラ２とメモリデバイス３との通信は、例えば、ＳＤＲ（single data rate）インタフェース、トグルＤＤＲ（double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）に準拠する。
【0013】
１．１．２ メモリデバイスの構成
引き続き、図１に示すブロック図を参照して、第１実施形態に係るメモリデバイスの内部構成について説明する。メモリデバイス３は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備える。
引き続き、図１に示すブロック図を参照して、第１実施形態に係るメモリデバイスの内部構成について説明する。メモリデバイス３は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備える。
【0014】
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。メモリセルアレイ１０に含まれるブロックＢＬＫの数は、１個でもよい。ブロックＢＬＫは、複数のメモリセルの集合である。ブロックＢＬＫは、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられる。メモリセルアレイ１０の詳細な構成については後述する。
【0015】
コマンドレジスタ１１は、メモリデバイス３がメモリコントローラ２から受信したコマンドＣＭＤを記憶する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含む。
【0016】
アドレスレジスタ１２は、メモリデバイス３がメモリコントローラ２から受信したアドレス情報ＡＤＤを記憶する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含む。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【0017】
シーケンサ１３は、メモリデバイス３全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読出し動作、書込み動作、消去動作等を実行する。
【0018】
ドライバモジュール１４は、読出し動作、書込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に記憶されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【0019】
ロウデコーダモジュール１５は、アドレスレジスタ１２に記憶されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【0020】
センスアンプモジュール１６は、書込み動作において、メモリコントローラ２から受信した書込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読出しデータＤＡＴとしてメモリコントローラ２に転送する。
【0021】
１．１．３ メモリセルアレイの回路構成
図２は、第１実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図である。図２では、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうちの１個のブロックＢＬＫが示される。図２に示すように、ブロックＢＬＫは、例えば４個のストリングユニットＳＵ０～ＳＵ３を含む。
図２は、第１実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図である。図２では、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうちの１個のブロックＢＬＫが示される。図２に示すように、ブロックＢＬＫは、例えば４個のストリングユニットＳＵ０～ＳＵ３を含む。
【0022】
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。ビット線ＢＬの数は、１本でもよい。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積部を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【0023】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【0024】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに接続される。
【0025】
ビット線ＢＬ０～ＢＬｍには、それぞれ異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【0026】
１個のストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと呼ばれる。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【0027】
なお、第１実施形態に係るメモリデバイス３が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。
【0028】
１．１．４ メモリデバイスの貼合構造
図３は、第１実施形態に係るメモリデバイスの貼合構造の概要を示す斜視図である。
図３は、第１実施形態に係るメモリデバイスの貼合構造の概要を示す斜視図である。
【0029】
図３に示すように、メモリデバイス３は、メモリチップ１００及び回路チップ２００を備える。メモリチップ１００は、メモリセルアレイ１０に対応する構造を含む。回路チップ２００は、例えば、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６に対応する構造を含む。
【0030】
また、メモリチップ１００及び回路チップ２００の各々は、複数の貼合パッドＢＰを含む。メモリデバイス３は、メモリチップ１００と回路チップ２００とが、複数の貼合パッドＢＰを介して貼り合わされて形成される。
【0031】
以下では、メモリチップ１００及び回路チップ２００が貼り合わされる面（貼合面）に平行な面をＸＹ面とする。ＸＹ面において互いに直交する方向をＸ方向及びＹ方向とする。また、ＸＹ平面に略垂直な方向をＺ方向とする。また、説明の便宜上、Ｚ方向のうち、回路チップ２００からメモリチップ１００に向かう方向を上方向と呼び、メモリチップ１００から回路チップ２００に向かう方向を下方向と呼ぶものとする。
【0032】
１．１．５ 貼合パッドの断面構造
次に、貼合パッドＢＰの断面構造について説明する。
次に、貼合パッドＢＰの断面構造について説明する。
【0033】
図４は、第１実施形態に係るメモリデバイスの貼合パッドの断面構造の一例を示す断面図である。図４の例では、メモリチップ１００と回路チップ２００との間を貼合面を介して電気的に接続する１組の貼合パッドＢＰの断面構造が示される。図４に示されるように、メモリチップ１００は、配線層１１０、電極１２０、及び絶縁体層１３０を含む。回路チップ２００は、配線層２１０、電極２２０、及び絶縁体層２３０を含む。
【0034】
まず、メモリチップ１００側の構成について説明する。
【0035】
配線層１１０は、例えば、導電材料として銅又はタングステンを含む。配線層１１０の下面上に、電極１２０が設けられる。
【0036】
電極１２０は、メモリチップ１００側の貼合パッドＢＰとして用いられる。電極１２０は、Ｚ方向に延びる。電極１２０は、ビア部Ｖ１及びパッド部Ｐ１に分類される。パッド部Ｐ１は、界面部Ｐ１ａ及び底部Ｐ１ｂに更に分類される。界面部Ｐ１ａは、貼合面を有する。底部Ｐ１ｂは、界面部Ｐ１ａに対して貼合面と反対側に位置し、界面部Ｐ１ａとビア部Ｖ１との間を接続する。ビア部Ｖ１は、底部Ｐ１ｂに対して貼合面と反対側に位置する。底部Ｐ１ｂの上面及びビア部Ｖ１の上面は、界面部Ｐ１ａの下面（つまり、貼合面）と対向する。界面部Ｐ１ａの側面は、底部Ｐ１ｂの側面の延長と略一致する。ビア部Ｖ１の側面は、パッド部Ｐ１の側面の延長と一致しない。ビア部Ｖ１の上面は、配線層１１０に接する。界面部Ｐ１ａの下面は、電極２２０に接する。ビア部Ｖ１の側面、底部Ｐ１ｂの上面及び側面、並びに界面部Ｐ１ａの側面は、絶縁体層１３０に接する。
【0037】
Ｚ方向に見て、ビア部Ｖ１の上面は、底部Ｐ１ｂとビア部Ｖ１との境界面より小さい。Ｚ方向に見て、底部Ｐ１ｂとビア部Ｖ１との境界面は、界面部Ｐ１ａの下面よりも小さい。すなわち、パッド部Ｐ１の側面及びビア部Ｖ１の側面は、テーパ形状を有する。
【0038】
また、電極１２０は、バリアメタル膜１２１－１及びコアメタル膜１２２－１を含む。
【0039】
バリアメタル膜１２１－１は、コアメタル膜１２２－１の貼合面を除く全面を覆うように設けられる単層の導電膜である。バリアメタル膜１２１－１の下端は、貼合面に達する。バリアメタル膜１２１－１は、コアメタル膜１２２－１と絶縁体層１３０との間、及びコアメタル膜１２２－１と配線層１１０との間に設けられる。バリアメタル膜１２１－１は、例えば、チタン、タンタル、又は窒化タンタルを含む。バリアメタル膜１２１－１は、コアメタル膜１２２－１の絶縁体層１３０等への拡散を抑制する機能を有する。
【0040】
バリアメタル膜１２１－１の膜厚は、ビア部Ｖ１、及び底部Ｐ１ｂの各々の上面において最も厚い。ビア部Ｖ１、底部Ｐ１ｂ、及び界面部Ｐ１ａの各々の側面におけるバリアメタル膜１２１－１の膜厚は、ビア部Ｖ１、及び底部Ｐ１ｂの各々の上面におけるバリアメタル膜１２１－１の膜厚の０．１倍以上０．５倍未満となる。上述した膜厚の範囲内で、ビア部Ｖ１、底部Ｐ１ｂ、及び界面部Ｐ１ａの各々の側面におけるバリアメタル膜１２１－１の膜厚は、貼合面からの距離に応じて変化していてもよいし、略均一であってもよい。以下では、バリアメタル膜１２１－１に適用されているこのような膜厚に関する特徴を、“膜厚パターンＡ”とも呼ぶ。
【0041】
コアメタル膜１２２－１は、バリアメタル膜１２１－１の内側を埋め込むように設けられる導電膜である。コアメタル膜１２２－１は、例えば、銅を含む。コアメタル膜１２２－１のうち界面部Ｐ１ａに属する部分における銅の（１１１）配向比率は、コアメタル膜１２２－１のうちビア部Ｖ１及び底部Ｐ１ｂに属する部分における銅の（１１１）配向比率より高い。ここで、銅の（１１１）配向比率とは、銅の（１１１）配向面以外の配向面（例えば、（１００）配向面）の回折強度に対する、（１１１）配向面の回折強度の比率である。回折強度は、所定の配向面における回折ピークの強度である。回折強度は、例えば、Ｘ線回折（ＸＲＤ：X-Ray Diffraction）や電子線後方散乱回折（ＥＳＢＤ：Electron Back Scattered Diffraction）等の手法を用いて得られる。
【0042】
次に、回路チップ２００側の構成について説明する。
【0043】
配線層２１０は、例えば、導電材料として銅又はタングステンを含む。配線層２１０の上面上に、電極２２０が設けられる。
【0044】
電極２２０は、回路チップ２００側の貼合パッドＢＰとして用いられる。電極２２０は、Ｚ方向に延びる。電極２２０は、ビア部Ｖ２及びパッド部Ｐ２に分類される。パッド部Ｐ２は、界面部Ｐ２ａ及び底部Ｐ２ｂに更に分類される。界面部Ｐ２ａは、貼合面を有する。底部Ｐ２ｂは、界面部Ｐ２ａに対して貼合面と反対側に位置し、界面部Ｐ２ａとビア部Ｖ２との間を接続する。ビア部Ｖ２は、底部Ｐ２ｂに対して貼合面と反対側に位置する。底部Ｐ２ｂの下面及びビア部Ｖ２の下面は、界面部Ｐ２ａの上面（つまり、貼合面）と対向する。界面部Ｐ２ａの側面は、底部Ｐ２ｂの側面の延長と略一致する。ビア部Ｖ２の側面は、パッド部Ｐ２の側面の延長と一致しない。界面部Ｐ２ａの上面は、電極１２０に接する。ビア部Ｖ２の下面は、配線層２１０に接する。ビア部Ｖ２の側面、底部Ｐ２ｂの下面及び側面、並びに界面部Ｐ２ａの側面は、絶縁体層２３０に接する。
【0045】
Ｚ方向に見て、ビア部Ｖ２の下面は、底部Ｐ２ｂとビア部Ｖ２との境界面より小さい。Ｚ方向に見て、底部Ｐ２ｂとビア部Ｖ２との境界面は、界面部Ｐ２ａの上面よりも小さい。すなわち、パッド部Ｐ２の側面及びビア部Ｖ２の側面は、テーパ形状を有する。
【0046】
また、電極２２０は、バリアメタル膜２２１－１及びコアメタル膜２２２－１を含む。
【0047】
バリアメタル膜２２１－１は、コアメタル膜２２２－１の貼合面を除く全面を覆うように設けられる単層の導電膜である。バリアメタル膜２２１－１の上端は、貼合面に達する。バリアメタル膜２２１－１は、コアメタル膜２２２－１と絶縁体層２３０との間、及びコアメタル膜２２２－１と配線層２１０との間に設けられる。バリアメタル膜２２１－１は、例えば、チタン、タンタル、又は窒化タンタルを含む。バリアメタル膜２２１－１は、コアメタル膜２２２－１の絶縁体層２３０等への拡散を抑制する機能を有する。
【0048】
バリアメタル膜２２１－１は、膜厚パターンＡを有する。すなわち、バリアメタル膜２２１－１の膜厚は、ビア部Ｖ２、及び底部Ｐ２ｂの各々の下面において最も厚い。ビア部Ｖ２、底部Ｐ２ｂ、及び界面部Ｐ２ａの各々の側面におけるバリアメタル膜２２１－１の膜厚は、ビア部Ｖ２、及び底部Ｐ２ｂの各々の下面におけるバリアメタル膜２２１－１の膜厚の０．１倍以上０．５倍未満の範囲となる。上述した膜厚の範囲内で、ビア部Ｖ２、底部Ｐ２ｂ、及び界面部Ｐ２ａの各々の側面におけるバリアメタル膜２２１－１の膜厚は、貼合面からの距離に応じて変化していてもよいし、略均一であってもよい。
【0049】
コアメタル膜２２２－１は、バリアメタル膜２２１－１の内側を埋め込むように設けられる導電膜である。コアメタル膜２２２－１は、例えば、銅を含む。コアメタル膜２２２－１のうち界面部Ｐ２ａに属する部分における銅の（１１１）配向比率は、コアメタル膜２２２－１のうちビア部Ｖ２及び底部Ｐ２ｂに属する部分における銅の（１１１）配向比率より高い。
【0050】
このように、電極１２０及び２２０の構成は、貼合面に関して対称な構成となり得る。
【0051】
上述したコアメタル膜１２２－１及び２２２－１に含まれる銅の（１１１）配向比率は、コアメタル膜１２２－１及び２２２－１に含まれる銅の熱膨張特性及び相互拡散特性に影響を与える。
【0052】
具体的には、（１１１）配向の銅は、（１００）配向の銅より熱膨張率が低い。言い換えると、（１１１）配向比率が低い銅は、（１１１）配向比率が高い銅よりも熱膨張率が高い。このため、コアメタル膜１２２－１のうちビア部Ｖ１及び底部Ｐ１ｂに属する部分は、コアメタル膜１２２－１のうち界面部Ｐ１ａに属する部分よりも熱膨張率が高くなる。同様に、コアメタル膜２２２－１のうちビア部Ｖ２及び底部Ｐ２ｂに属する部分は、コアメタル膜２２２－１のうち界面部Ｐ２ａに属する部分よりも熱膨張率が高くなる。
【0053】
また、（１１１）配向の銅は、（１００）配向の銅より相互拡散速度が高い。言い換えると、（１１１）配向比率が高い銅は、（１１１）配向比率が低い銅よりも相互拡散速度が高い。このため、コアメタル膜１２２－１のうち界面部Ｐ１ａに属する部分は、コアメタル膜１２２－１のうちビア部Ｖ１及び底部Ｐ１ｂに属する部分よりも相互拡散速度が高くなる。同様に、コアメタル膜２２２－１のうち界面部Ｐ２ａに属する部分は、コアメタル膜２２２－１のうちビア部Ｖ２及び底部Ｐ２ｂに属する部分よりも相互拡散速度が高くなる。
【0054】
なお、図４の例では、貼合面における電極１２０の面積と電極２２０の面積とは、略等しい。このような場合、コアメタル膜１２２－１に含まれる銅と、コアメタル膜２２２－１に含まれる銅とが一体化して、互いの銅の境界の確認が困難となり得る。但し、貼り合わせの位置ずれによる電極１２０と電極２２０とを貼り合わせた形状の歪み、バリアメタル膜１２１－１とバリアメタル膜２２１－１との間の位置ずれ（側面における不連続箇所の発生）により貼り合わせが確認できる。
【0055】
また、上述の通り、パッド部Ｐ１の側面及びパッド部Ｐ２の側面はテーパ形状を有する。このため、電極１２０と電極２２０とを貼り合わせた部分におけるＺ方向に沿った断面の形状は、側壁が直線状とはならず、非矩形状となる。
【0056】
また、電極１２０及び電極２２０を一体の電極層として見た場合、当該一体の電極層は、コアメタル膜１２２－１及び２２２－１に用いられる銅の全面をバリアメタル膜１２１－１及び２２１－１が覆う構造となる。これに対し、銅を用いた一般的な配線層では、銅の上面に銅の酸化防止機能を有する絶縁体層（窒化シリコンまたは炭窒化シリコン等）が設けられ、バリアメタル膜は設けられていない。このため、貼り合わせの位置ずれが発生していなくても、一般的な配線層との区別は可能である。
【0057】
１．２ 製造方法
図５～図９は、第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図である。図５～図８では、メモリデバイス３のうち回路チップ２００側の貼合パッドＢＰの製造途中の断面構造の一部が示される。図９では、メモリチップ１００と回路チップ２００とが貼り合わせられる際の断面構造の一部が示される。
図５～図９は、第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図である。図５～図８では、メモリデバイス３のうち回路チップ２００側の貼合パッドＢＰの製造途中の断面構造の一部が示される。図９では、メモリチップ１００と回路チップ２００とが貼り合わせられる際の断面構造の一部が示される。
【0058】
まず、半導体基板（図示せず）の上部に、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６に対応する回路（図示せず）が形成される。そして、当該回路の上方に配線層２１０が設けられる。配線層２１０は、例えば、Ｚ方向に延びる導電体（図示せず）を介して、上述の回路と電気的に接続される。
【0059】
次に、図５に示されるように、配線層２１０の上面上に、絶縁体層２３０が設けられる。そして、絶縁体層２３０、例えば、デュアルダマシン法を用いて、電極２２０に対応するホールＨが形成される。すなわち、ホールＨの形状は、パッド部Ｐ２及びビア部Ｖ２の形状に対応する。ホールＨのうち、ビア部Ｖ２の下面に対応する面には、配線層２１０が露出する。
【0060】
次に、図６に示されるように、全面にわたって、バリアメタル膜２２１Ｌが設けられる。バリアメタル膜２２１Ｌの形成では、成膜工程及び異方性エッチング工程が繰り返し実行される。そして、繰り返し実行される成膜工程及び異方性エッチング工程の各々の条件を調整することにより、ホールＨ内におけるバリアメタル膜２２１Ｌの膜厚が調整される。これにより、ビア部Ｖ２、及び底部Ｐ２ｂの各々の下面に対応する面上に設けられたバリアメタル膜２２１Ｌの膜厚は、ホールＨ内に設けられたバリアメタル膜２２１Ｌの膜厚の中で最も厚くなる。また、ビア部Ｖ２、底部Ｐ２ｂ、及び界面部Ｐ２ａの各々の側面に対応する面上に設けられたバリアメタル膜２２１Ｌの膜厚は、ビア部Ｖ２、及び底部Ｐ２ｂの各々の下面に対応する面上に設けられたバリアメタル膜２２１Ｌの膜厚の０．１倍以上０．５倍未満の範囲となる。
【0061】
次に、図７に示されるように、ホールＨが埋め込まれるように全面にわたってコアメタル膜２２２Ｌが設けられた後、熱処理が施される。コアメタル膜２２２Ｌの形成に際して、コアメタル膜２２２Ｌに含まれる銅の（１１１）配向比率は、銅の成膜の起点となる位置のバリアメタル膜２２１Ｌの膜厚に応じて変化する。具体的には、膜厚が比較的厚いバリアメタル膜２２１Ｌを起点として成膜された銅の（１１１）配向比率は、膜厚が比較的薄いバリアメタル膜２２１Ｌを起点として成膜された銅の（１１１）配向比率よりも低くなる。
【0062】
ここで、コアメタル膜２２２Ｌのうちビア部Ｖ２及び底部Ｐ２ｂに属する部分は、バリアメタル膜２２１Ｌの膜厚が比較的厚いビア部Ｖ２の下面及び底部Ｐ２ｂの下面から近い位置にある。このため、コアメタル膜２２２Ｌのうちビア部Ｖ２及び底部Ｐ２ｂに属する部分に含まれる銅の（１１１）配向比率は、比較的低くなる。これに対し、コアメタル膜２２２Ｌのうち界面部Ｐ２ａに属する部分は、バリアメタル膜２２１Ｌの膜厚が比較的厚いビア部Ｖ２の下面及び底部Ｐ２ｂの下面から遠い位置にある。このため、コアメタル膜２２２Ｌのうち界面部Ｐ２ａに属する部分に含まれる銅の（１１１）配向比率は、比較的高くなる。
【0063】
次に、図８に示されるように、絶縁体層２３０より上方の部分がＣＭＰ（Chemical Mechanical Polishing）によって除去される。これにより、バリアメタル膜２２１Ｌ及びコアメタル膜２２２ＬがホールＨ毎に分離されて、回路チップ２００が形成される。
【0064】
また、図示は省略されるが、回路チップ２００の形成と並行して、メモリチップ１００が形成される。なお、メモリチップ１００側の貼合パッドＢＰの製造方法は、回路チップ２００側の貼合パッドＢＰの製造方法と同等である。
【0065】
次に、図９に示されるように、電極１２０と電極２２０とが接するように、メモリチップ１００と回路チップ２００とが貼合される。貼合工程では、電極１２０と電極２２０とが接した状態で、熱処理が施される。
【0066】
上述の通り、コアメタル膜１２２－１のうちビア部Ｖ１及び底部Ｐ１ｂに属する部分、並びにコアメタル膜２２２－１のビア部Ｖ２及び底部Ｐ２ｂに属する部分の各々に含まれる銅は、比較的熱膨張率が高い。これにより、コアメタル膜１２２－１のうちビア部Ｖ１及び底部Ｐ１ｂに属する部分、並びにコアメタル膜２２２－１のビア部Ｖ２及び底部Ｐ２ｂに属する部分の各々に含まれる銅は、電極１２０及び２２０間の隙間を埋める方向に有意に膨張する。また、上述の通り、コアメタル膜１２２－１のうち界面部Ｐ１ａに属する部分、並びにコアメタル膜２２２－１のうち界面部Ｐ２ａに属する部分の各々に含まれる銅は、比較的相互拡散速度が高い。これにより、コアメタル膜１２２－１のうち界面部Ｐ１ａに属する部分、及びコアメタル膜２２２－１のうち界面部Ｐ２ａに属する部分の各々に含まれる銅は、電極１２０及び２２０間で接している部分を介して有意に相互拡散することにより、電極１２０及び２２０間の隙間を埋める。
【0067】
以上により、メモリデバイス３が形成される。
【0068】
１．３ 第１実施形態に係る効果
第１実施形態によれば、メモリデバイス３の歩留りを向上させることができる。本効果について以下に説明する。
第１実施形態によれば、メモリデバイス３の歩留りを向上させることができる。本効果について以下に説明する。
【0069】
コアメタル膜１２２－１の貼合面と対向する上面を覆うバリアメタル膜１２１－１の膜厚は、コアメタル膜１２２－１の側面を覆うバリアメタル膜１２１－１の膜厚より厚い。これにより、コアメタル膜１２２－１のうち界面部Ｐ１ａに属する部分に含まれる銅の（１１１）配向比率を、コアメタル膜１２２－１のうち底部Ｐ１ｂ及びビア部Ｖ１に属する部分に含まれる銅の（１１１）配向比率より高くすることができる。このため、コアメタル膜１２２－１のうち底部Ｐ１ｂ及びビア部Ｖ１に属する部分に含まれる銅の熱膨張率を比較的高くしつつ、コアメタル膜１２２－１のうち界面部Ｐ１ａに属する部分に含まれる銅の相互拡散速度を比較的高くすることができる。
【0070】
同様に、コアメタル膜２２２－１の貼合面と対向する下面を覆うバリアメタル膜２２１－１の膜厚は、コアメタル膜２２２－１の側面を覆うバリアメタル膜２２１－１の膜厚より厚い。これにより、コアメタル膜２２２－１のうち界面部Ｐ２ａに属する部分に含まれる銅の（１１１）配向比率を、コアメタル膜２２２－１のうち底部Ｐ２ｂ及びビア部Ｖ２に属する部分に含まれる銅の（１１１）配向比率より高くすることができる。このため、コアメタル膜２２２－１のうち底部Ｐ２ｂ及びビア部Ｖ２に属する部分に含まれる銅の熱膨張率を比較的高くしつつ、コアメタル膜２２２－１のうち界面部Ｐ２ａに属する部分に含まれる銅の相互拡散速度を比較的高くすることができる。
【0071】
以上のような構成を備えることにより、貼合パッドＢＰ間の接合の際に、底部Ｐ１ｂ及びＰ２ｂ、並びにビア部Ｖ１及びＶ２を熱膨張の観点で寄与させると共に、界面部Ｐ１ａ及びＰａを相互拡散の観点で寄与させることができる。したがって、コアメタル膜１２２－１及び２２２－１間における隙間の発生を抑制でき、ひいては、通電時におけるオープン不良の発生を抑制できる。
【0072】
１．４ 第１実施形態の変形例
上述の第１実施形態では、界面部の側面におけるバリアメタル膜の膜厚と、底部の側面におけるバリアメタル膜の膜厚とが同等の厚さである場合について説明したが、これに限られない。例えば、バリアメタル膜の膜厚は、底部から界面部に向かって徐々に薄くなっていてもよい。以下では、第１実施形態と異なる構成及び製造方法について主に説明する。第１実施形態と同等の構成及び製造方法については、適宜説明を省略する。
上述の第１実施形態では、界面部の側面におけるバリアメタル膜の膜厚と、底部の側面におけるバリアメタル膜の膜厚とが同等の厚さである場合について説明したが、これに限られない。例えば、バリアメタル膜の膜厚は、底部から界面部に向かって徐々に薄くなっていてもよい。以下では、第１実施形態と異なる構成及び製造方法について主に説明する。第１実施形態と同等の構成及び製造方法については、適宜説明を省略する。
【0073】
【0074】
図１０に示されるように、電極１２０は、バリアメタル膜１２１－２及びコアメタル膜１２２－２を含む。電極２２０は、バリアメタル膜２２１－２及びコアメタル膜２２２－２を含む。電極１２０及び２２０の全体形状は、第１実施形態における電極１２０及び２２０の全体形状と同等である。コアメタル膜１２２－２及び２２２－２の構成は、第１実施形態におけるコアメタル膜１２２－１及び２２２－１の構成と同等である。また、電極１２０及び２２０は、貼合面に関して対称な構成となり得る。このため、以下では、電極２２０の構成について主に説明する。
【0075】
バリアメタル膜２２１－２は、コアメタル膜２２２－２の貼合面を除く全面を覆うように設けられる単層の導電膜である。バリアメタル膜２２１－２の上端は、貼合面に達する。バリアメタル膜２２１－２は、コアメタル膜２２２－２と絶縁体層２３０との間、及びコアメタル膜２２２－２と配線層２１０との間に設けられる。バリアメタル膜２２１－２は、例えば、チタン、タンタル、又は窒化タンタルを含む。バリアメタル膜２２１－２は、コアメタル膜２２２－２の絶縁体層２３０等への拡散を抑制する機能を有する。
【0076】
バリアメタル膜２２１－２の膜厚は、ビア部Ｖ２、及び底部Ｐ２ｂの各々の下面において最も厚い。ビア部Ｖ２、及び底部Ｐ２ｂの各々の側面におけるバリアメタル膜２２１－２の膜厚は、ビア部Ｖ２、及び底部Ｐ２ｂの各々の下面におけるバリアメタル膜２２１－２の膜厚の０．３倍以上１．０倍未満の範囲となる。界面部Ｐ２ａの側面におけるバリアメタル膜２２１－２の膜厚は、ビア部Ｖ２、及び底部Ｐ２ｂの各々の側面におけるバリアメタル膜２２１－２の膜厚よりも薄く、かつビア部Ｖ２、及び底部Ｐ２ｂの各々の下面におけるバリアメタル膜２２１－２の膜厚の０．１倍以上０．５倍未満の範囲となる。以下では、バリアメタル膜２２１－２に適用されているこのような膜厚に関する特徴を、“膜厚パターンＢ”とも呼ぶ。
【0077】
以上のような構成により、底部Ｐ２ｂ及びビア部Ｖ２の各々の側面におけるバリアメタル膜２２１－２の膜厚を、界面部Ｐ２ａにおけるバリアメタル膜２２１－２の膜厚よりも厚くできる。これにより、コアメタル膜２２２－２のうち底部Ｐ２ｂ及びビア部Ｖ２に属する部分における銅の（１１１）配向比率を、コアメタル膜２２２－２のうち界面部Ｐ２ａに属する部分における銅の（１１１）配向比率に対して、より低くすることができる。このため、貼合工程において、コアメタル膜２２２－２のうち底部Ｐ２ｂ及びビア部Ｖ２に属する部分における銅の膨張量を増加させることができる。したがって、電極１２０及び２２０間の接合不良を抑制できる。
【0078】
２． 第２実施形態
次に、第２実施形態に係るメモリデバイスについて説明する。第２実施形態では、貼合パッドＢＰが複数の膜種のバリアメタル膜を含む点において、第１実施形態と異なる。以下の説明では、第１実施形態と異なる構成及び製造方法について主に説明する。第１実施形態と同等の構成及び製造方法については、適宜説明を省略する。
次に、第２実施形態に係るメモリデバイスについて説明する。第２実施形態では、貼合パッドＢＰが複数の膜種のバリアメタル膜を含む点において、第１実施形態と異なる。以下の説明では、第１実施形態と異なる構成及び製造方法について主に説明する。第１実施形態と同等の構成及び製造方法については、適宜説明を省略する。
【0079】
なお、第２実施形態における貼合パッドＢＰは、第１実施形態における貼合パッドＢＰと同様に、貼合面に関して対称な構成となり得る。このため、以下では、回路チップ２００側の貼合パッドＢＰの構成について主に説明する。
【0080】
２．１ 貼合パッドの断面構造
図１１は、第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第１例を示す断面図である。図１２は、第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第２例を示す断面図である。図１３は、第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第３例を示す断面図である。図１４は、第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第４例を示す断面図である。図１５は、第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第５例を示す断面図である。図１６は、第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第６例を示す断面図である。図１７は、第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第７例を示す断面図である。図１８は、第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第８例を示す断面図である。図１１～図１８の各々は、第１実施形態における図４に対応する。
図１１は、第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第１例を示す断面図である。図１２は、第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第２例を示す断面図である。図１３は、第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第３例を示す断面図である。図１４は、第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第４例を示す断面図である。図１５は、第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第５例を示す断面図である。図１６は、第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第６例を示す断面図である。図１７は、第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第７例を示す断面図である。図１８は、第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第８例を示す断面図である。図１１～図１８の各々は、第１実施形態における図４に対応する。
【0081】
図１１～図１８に示されるように、第２実施形態の第ｘ例における電極１２０は、バリアメタル膜１２３－ｘ及び１２４－ｘ、並びにコアメタル膜１２５－ｘを含む。第２実施形態の第ｘ例における電極２２０は、バリアメタル膜２２３－ｘ及び２２４－ｘ、並びにコアメタル膜２２５－ｘを含む（１≦ｘ≦８）。
【0082】
以下では、第２実施形態の第１例～第２実施形態の第８例の全てに共通する事項について、構成要素に“－ｘ”を付して説明する。
【0083】
バリアメタル膜２２３－ｘは、バリアメタル膜２２４－ｘの側面及び下面を覆うように設けられる単層の導電膜である。バリアメタル膜２２３－ｘの上端は、貼合面に達する。バリアメタル膜２２３－ｘは、バリアメタル膜２２４－ｘと絶縁体層２３０との間、及びバリアメタル膜２２４－ｘと配線層２１０との間に設けられる。バリアメタル膜２２３－ｘは、例えば、チタン、タンタル、又は窒化タンタルを含む。バリアメタル膜２２３－ｘは、コアメタル膜２２５－ｘの絶縁体層２３０等への拡散を抑制する機能を有する。
【0084】
バリアメタル膜２２４－ｘは、バリアメタル膜２２３－ｘの内側を覆うように設けられる単層の導電膜である。バリアメタル膜２２４－ｘの上端は、貼合面に達する。バリアメタル膜２２４－ｘは、バリアメタル膜２２３－ｘとコアメタル膜２２５－ｘとの間に設けられる。バリアメタル膜２２４－ｘは、例えば、チタン、タンタル、及び窒化タンタルのうち、バリアメタル膜２２３－ｘと異なる膜種を含む。バリアメタル膜２２４－ｘは、バリアメタル膜２２３－ｘと共に、コアメタル膜２２５－ｘの絶縁体層２３０等への拡散を抑制する機能を有する。すなわち、バリアメタル膜２２３－ｘ及び２２４－ｘは、コアメタル膜２２５－ｘの貼合面を除く全面を覆うように設けられる積層の導電膜である。
【0085】
コアメタル膜２２５－ｘは、バリアメタル膜２２４－ｘの内側を埋め込むように設けられる。コアメタル膜２２５－ｘは、例えば、銅を含む。コアメタル膜２２５－ｘのうち界面部Ｐ２ａに属する部分における銅の（１１１）配向比率は、コアメタル膜２２５－ｘのうちビア部Ｖ２及び底部Ｐ２ｂに属する部分における銅の（１１１）配向比率より高い。
【0086】
次に、第２実施形態の第１例～第２実施形態の第８例の個別の事項について、構成要素に“－１”～“－８”のいずれかを付して説明する。
【0087】
第２実施形態の第１例において、バリアメタル膜２２３－１及び２２４－１の各々は、膜厚パターンＡを有する。
【0088】
第２実施形態の第２例において、バリアメタル膜２２３－２は、膜厚パターンＡを有する。バリアメタル膜２２４－２は、膜厚パターンＢを有する。
【0089】
第２実施形態の第３例において、バリアメタル膜２２３－３は、膜厚パターンＡを有する。バリアメタル膜２２４－３の膜厚は、全面（すなわち、ビア部Ｖ２、及び底部Ｐ２ｂの各々の下面、並びにビア部Ｖ２、底部Ｐ２ｂ、及び界面部Ｐ２ａの各々の側面）にわたって、略均一である。以下では、バリアメタル膜２２４－３に適用されているこのような膜厚に関する特徴を、“膜厚パターンＣ”とも呼ぶ。
【0090】
第２実施形態の第４例において、バリアメタル膜２２３－４は、膜厚パターンＢを有する。バリアメタル膜２２４－４は、膜厚パターンＡを有する。
【0091】
第２実施形態の第５例において、バリアメタル膜２２３－５及び２２４－５の各々は、膜厚パターンＢを有する。
【0092】
第２実施形態の第６例において、バリアメタル膜２２３－６は、膜厚パターンＢを有する。バリアメタル膜２２４－６は、膜厚パターンＣを有する。
【0093】
第２実施形態の第７例において、バリアメタル膜２２３－７は、膜厚パターンＣを有する。バリアメタル膜２２４－７は、膜厚パターンＡを有する。
【0094】
第２実施形態の第８例において、バリアメタル膜２２３－８は、膜厚パターンＣを有する。バリアメタル膜２２４－８は、膜厚パターンＢを有する。
【0095】
２．２ 第２実施形態に係る効果
上述した第２実施形態によれば、第２実施形態の第１例～第２実施形態の第８例のいずれの場合においても、コアメタル膜２２５－ｘのうちビア部Ｖ２及び底部Ｐ２ｂに属する部分は、積層されたバリアメタル膜２２３－ｘ及び２２４－ｘの合計膜厚が比較的厚いビア部Ｖ２の下面及び底部Ｐ２ｂの下面から近い位置にある。これに対し、コアメタル膜２２５－ｘのうち界面部Ｐ２ａに属する部分は、積層されたバリアメタル膜２２３－ｘ及び２２４－ｘの膜厚が比較的厚いビア部Ｖ２の下面及び底部Ｐ２ｂの下面から遠い位置にある。これにより、コアメタル膜２２５－ｘのうち界面部Ｐ２ａに属する部分における銅の（１１１）配向比率は、コアメタル膜２２５－ｘのうちビア部Ｖ２及び底部Ｐ２ｂに属する部分における銅の（１１１）配向比率より高くなる。このため、第１実施形態と同様に、貼合工程で熱処理を行う際に、コアメタル膜１２５－ｘ及び２２５－ｘを互いに接近させる方向へ膨張させつつ、貼合面でコアメタル膜１２５－ｘ及び２２５－１間で多くの銅を相互拡散させることができる。したがって、コアメタル膜１２５－ｘ及び２２５－ｘ間における隙間の発生を抑制でき、ひいては、通電時におけるオープン不良の発生を抑制できる。
上述した第２実施形態によれば、第２実施形態の第１例～第２実施形態の第８例のいずれの場合においても、コアメタル膜２２５－ｘのうちビア部Ｖ２及び底部Ｐ２ｂに属する部分は、積層されたバリアメタル膜２２３－ｘ及び２２４－ｘの合計膜厚が比較的厚いビア部Ｖ２の下面及び底部Ｐ２ｂの下面から近い位置にある。これに対し、コアメタル膜２２５－ｘのうち界面部Ｐ２ａに属する部分は、積層されたバリアメタル膜２２３－ｘ及び２２４－ｘの膜厚が比較的厚いビア部Ｖ２の下面及び底部Ｐ２ｂの下面から遠い位置にある。これにより、コアメタル膜２２５－ｘのうち界面部Ｐ２ａに属する部分における銅の（１１１）配向比率は、コアメタル膜２２５－ｘのうちビア部Ｖ２及び底部Ｐ２ｂに属する部分における銅の（１１１）配向比率より高くなる。このため、第１実施形態と同様に、貼合工程で熱処理を行う際に、コアメタル膜１２５－ｘ及び２２５－ｘを互いに接近させる方向へ膨張させつつ、貼合面でコアメタル膜１２５－ｘ及び２２５－１間で多くの銅を相互拡散させることができる。したがって、コアメタル膜１２５－ｘ及び２２５－ｘ間における隙間の発生を抑制でき、ひいては、通電時におけるオープン不良の発生を抑制できる。
【0096】
３． 第３実施形態
次に、第３実施形態に係るメモリデバイスについて説明する。第３実施形態では、貼合パッドＢＰに含まれる複数の膜種のバリアメタル膜のうちの一方が、貼合面の近傍で途切れている点において第１実施形態及び第２実施形態と異なる。以下の説明では、第１実施形態及び第２実施形態と異なる構成及び製造方法について主に説明する。第１実施形態及び第２実施形態と同等の構成及び製造方法については、適宜説明を省略する。
次に、第３実施形態に係るメモリデバイスについて説明する。第３実施形態では、貼合パッドＢＰに含まれる複数の膜種のバリアメタル膜のうちの一方が、貼合面の近傍で途切れている点において第１実施形態及び第２実施形態と異なる。以下の説明では、第１実施形態及び第２実施形態と異なる構成及び製造方法について主に説明する。第１実施形態及び第２実施形態と同等の構成及び製造方法については、適宜説明を省略する。
【0097】
なお、第３実施形態における貼合パッドＢＰは、第１実施形態及び第２実施形態における貼合パッドＢＰと同様に、貼合面に関して対称な構成となり得る。このため、以下では、回路チップ２００側の貼合パッドＢＰの構成について主に説明する。
【0098】
３．１ 貼合パッドの断面構造
（第１例～第３例）
図１９は、第３実施形態に係るメモリデバイスの貼合パッドの断面構造の第１例を示す断面図である。図２０は、第３実施形態に係るメモリデバイスの貼合パッドの断面構造の第２例を示す断面図である。図２１は、第３実施形態に係るメモリデバイスの貼合パッドの断面構造の第３例を示す断面図である。図１９～図２１の各々は、第１実施形態における図４に対応する。
（第１例～第３例）
図１９は、第３実施形態に係るメモリデバイスの貼合パッドの断面構造の第１例を示す断面図である。図２０は、第３実施形態に係るメモリデバイスの貼合パッドの断面構造の第２例を示す断面図である。図２１は、第３実施形態に係るメモリデバイスの貼合パッドの断面構造の第３例を示す断面図である。図１９～図２１の各々は、第１実施形態における図４に対応する。
【0099】
図１９～図２１に示されるように、第３実施形態の第ｙ例における電極１２０は、バリアメタル膜１２６－ｙ及び１２７－ｙ、並びにコアメタル膜１２８－ｙを含む。第３実施形態の第ｙ例における電極２２０は、バリアメタル膜２２６－ｙ及び２２７－ｙ、並びにコアメタル膜２２８－ｙを含む（１≦ｙ≦３）。
【0100】
以下では、第３実施形態の第１例～第３実施形態の第３例の全てに共通する事項については、構成要素に“－ｙ”を付して説明する。第３実施形態の第１例～第３実施形態の第３例の個別の事項については、構成要素に“－１”～“－３”のいずれかを付して説明する。
【0101】
バリアメタル膜２２６－ｙは、バリアメタル膜２２７－ｙのうちビア部Ｖ２、及び底部Ｐ２ｂに属する部分の各々の側面、及び下面を覆うように設けられる単層の導電膜である。バリアメタル膜２２６－ｙは、界面部Ｐ２ａには設けられない。すなわち、バリアメタル膜２２６－ｙの上端は、貼合面には達しない。バリアメタル膜２２６－ｙは、バリアメタル膜２２７－ｙのうち底部Ｐ２ｂ及びビア部Ｖ２に属する部分と絶縁体層２３０との間、並びにバリアメタル膜２２７－ｙと配線層２１０との間に設けられる。バリアメタル膜２２６－ｙは、例えば、チタン、タンタル、又は窒化タンタルを含む。バリアメタル膜２２６－ｙは、コアメタル膜２２８－ｙの絶縁体層２３０等への拡散を抑制する機能を有する。
【0102】
バリアメタル膜２２６－ｙの膜厚は、ビア部Ｖ２、及び底部Ｐ２ｂの各々の下面において最も厚い。ビア部Ｖ２、及び底部Ｐ２ｂの各々の側面におけるバリアメタル膜２２６－ｙの膜厚は、ビア部Ｖ２、及び底部Ｐ２ｂの各々の下面におけるバリアメタル膜２２６－ｙの膜厚の０．１倍以上０．５倍未満となる。上述した膜厚の範囲内で、ビア部Ｖ２、及び底部Ｐ２ｂの各々の側面におけるバリアメタル膜２２６－ｙの膜厚は、貼合面からの距離に応じて変化していてもよいし、略均一であってもよい。バリアメタル膜２２６－ｙの上端は、貼合面に達することなく、界面部Ｐ２ａにおいて途切れている。以下では、バリアメタル膜２２６－ｙに適用されているこのような膜厚に関する特徴を、“膜厚パターンＤ”とも呼ぶ。
【0103】
バリアメタル膜２２７－ｙは、バリアメタル膜２２６－ｙの内側を覆うように設けられる単層の導電膜である。バリアメタル膜２２７－ｙの上端は、貼合面に達する。バリアメタル膜２２７－ｙは、バリアメタル膜２２６－ｙとコアメタル膜２２８－ｙとの間、及び絶縁体層２３０とコアメタル膜２２８－ｙのうち界面部Ｐ２ａに属する部分との間に設けられる。バリアメタル膜２２７－ｙは、例えば、チタン、タンタル、及び窒化タンタルのうち、バリアメタル膜２２６－ｙと異なる膜種を含む。バリアメタル膜２２７－ｙは、バリアメタル膜２２６－ｙと共に、コアメタル膜２２８－ｙの絶縁体層２３０等への拡散を抑制する機能を有する。すなわち、バリアメタル膜２２６－ｙ及び２２７－ｙは、コアメタル膜２２８－ｙの貼合面を除く全面を覆うように設けられる積層の導電膜である。
【0104】
第３実施形態の第１例において、バリアメタル膜２２７－１は、膜厚パターンＡを有する。第３実施形態の第２例において、バリアメタル膜２２７－２は、膜厚パターンＢを有する。第３実施形態の第３例において、バリアメタル膜２２７－３は、膜厚パターンＣを有する。
【0105】
コアメタル膜２２８－ｙは、バリアメタル膜２２７－ｙの内側を埋め込むように設けられる導電膜である。コアメタル膜２２８－ｙは、例えば、銅を含む。コアメタル膜２２８－ｙのうち界面部Ｐ２ａに属する部分における銅の（１１１）配向比率は、コアメタル膜２２８－ｙのうちビア部Ｖ２及び底部Ｐ２ｂに属する部分における銅の（１１１）配向比率より高い。
【0106】
このように、第３実施形態の第１例～第３実施形態の第３例では、コアメタル膜２２８－ｙのうち界面部Ｐ２ａに属する部分と絶縁体層２３０との間には、バリアメタル膜２２７－ｙの１層が設けられる構造となる。これに対して、第３実施形態の第１例～第３実施形態の第３例では、コアメタル膜２２８－ｙのうち底部Ｐ２ｂ及びビア部Ｖ２に属する部分と絶縁体層２３０との間には、バリアメタル膜２２６－ｙ及び２２７－ｙの２層が設けられる構造となる。
（第４例～第６例）
図２２は、第３実施形態に係るメモリデバイスの貼合パッドの断面構造の第４例を示す断面図である。図２３は、第３実施形態に係るメモリデバイスの貼合パッドの断面構造の第５例を示す断面図である。図２４は、第３実施形態に係るメモリデバイスの貼合パッドの断面構造の第６例を示す断面図である。
（第４例～第６例）
図２２は、第３実施形態に係るメモリデバイスの貼合パッドの断面構造の第４例を示す断面図である。図２３は、第３実施形態に係るメモリデバイスの貼合パッドの断面構造の第５例を示す断面図である。図２４は、第３実施形態に係るメモリデバイスの貼合パッドの断面構造の第６例を示す断面図である。
【0107】
図２２～図２４に示されるように、第３実施形態の第ｚ例における電極１２０は、バリアメタル膜１２６－ｚ及び１２７－ｚ、並びにコアメタル膜１２８－ｚを含む。第３実施形態の第ｚ例における電極２２０は、バリアメタル膜２２６－ｚ及び２２７－ｚ、並びにコアメタル膜２２８－ｚを含む（４≦ｚ≦６）。
【0108】
以下では、第３実施形態の第４例～第３実施形態の第６例の全てに共通する事項については、構成要素に“－ｚ”を付して説明する。第３実施形態の第４例～第３実施形態の第６例の個別の事項については、構成要素に“－４”～“－６”のいずれかを付して説明する。
【0109】
バリアメタル膜２２６－ｚは、コアメタル膜２２８－ｚのうち界面部Ｐ２ａに属する部分の側面、並びにバリアメタル膜２２７－ｚのうちビア部Ｖ２、及び底部Ｐ２ｂに属する部分の各々の側面、及び下面を覆うように設けられる単層の導電膜である。バリアメタル膜２２６－ｚの上端は、貼合面に達する。バリアメタル膜２２６－ｚは、コアメタル膜２２８－ｚのうち界面部Ｐ２ａに属する部分と絶縁体層２３０との間、バリアメタル膜２２７－ｚと絶縁体層２３０との間、及びバリアメタル膜２２７－ｚと配線層２１０との間に設けられる。バリアメタル膜２２６－ｚは、例えば、チタン、タンタル、又は窒化タンタルを含む。バリアメタル膜２２６－ｚは、コアメタル膜２２８－ｚの絶縁体層２３０等への拡散を抑制する機能を有する。
【0110】
第３実施形態の第４例において、バリアメタル膜２２６－４は、膜厚パターンＡを有する。第３実施形態の第５例において、バリアメタル膜２２７－５は、膜厚パターンＢを有する。第３実施形態の第６例において、バリアメタル膜２２７－６は、膜厚パターンＣを有する。
【0111】
バリアメタル膜２２７－ｚは、バリアメタル膜２２６－ｚのうち底部Ｐ２ｂ及びビア部Ｖ２に属する部分の内側を覆うように設けられる単層の導電膜である。バリアメタル膜２２７－ｚは、膜厚パターンＤを有する。すなわち、バリアメタル膜２２７－ｚの上端は、貼合面に達することなく、界面部Ｐ２ａにおいて途切れている。バリアメタル膜２２７－ｚは、バリアメタル膜２２６－ｚのうち底部Ｐ２ｂ及びビア部Ｖ２に属する部分と、コアメタル膜２２８－ｚのうち底部Ｐ２ｂ及びビア部Ｖ２に属する部分と、の間に設けられる。バリアメタル膜２２７－ｚは、例えば、チタン、タンタル、及び窒化タンタルのうち、バリアメタル膜２２６－ｚと異なる膜種を含む。バリアメタル膜２２７－ｚは、バリアメタル膜２２６－ｚと共に、コアメタル膜２２８－ｚの絶縁体層２３０等への拡散を抑制する機能を有する。すなわち、バリアメタル膜２２６－ｚ及び２２７－ｚは、コアメタル膜２２８－ｚの貼合面を除く全面を覆うように設けられる積層の導電膜である。
【0112】
コアメタル膜２２８－ｚは、バリアメタル膜２２７－ｚの内側、及びバリアメタル膜２２６－ｚのうち界面部Ｐ２ａに属する部分の内側を埋め込むように設けられる導電膜である。コアメタル膜２２８－ｚは、例えば、銅を含む。コアメタル膜２２８－ｚのうち界面部Ｐ２ａに属する部分における銅の（１１１）配向比率は、コアメタル膜２２８－ｚのうちビア部Ｖ２及び底部Ｐ２ｂに属する部分における銅の（１１１）配向比率より高い。
【0113】
このように、第３実施形態の第４例～第３実施形態の第６例では、コアメタル膜２２８－ｚのうち界面部Ｐ２ａに属する部分と絶縁体層２３０との間には、バリアメタル膜２２６－ｚの１層が設けられる構造となる。これに対して、第３実施形態の第４例～第３実施形態の第６例では、コアメタル膜２２８－ｚのうち底部Ｐ２ｂ及びビア部Ｖ２に属する部分と絶縁体層２３０との間には、バリアメタル膜２２６－ｚ及び２２７－ｚの２層が設けられる構造となる。
【0114】
３．２ 第３実施形態に係る効果
上述した第３実施形態によれば、貼合パッドＢＰは、界面部Ｐ２ａにおいて１層のバリアメタル膜２２６又は２２７を有するのに対して、底部Ｐ２ｂ及びビア部Ｖ２において２層のバリアメタル膜２２６及び２２７を有する。これにより、コアメタル膜２２８に含まれる銅の（１１１）配向比率を、界面部Ｐ２ａに属する部分と、底部Ｐ２ｂ及びビア部Ｖ２に属する部分とで異ならせることができる。
上述した第３実施形態によれば、貼合パッドＢＰは、界面部Ｐ２ａにおいて１層のバリアメタル膜２２６又は２２７を有するのに対して、底部Ｐ２ｂ及びビア部Ｖ２において２層のバリアメタル膜２２６及び２２７を有する。これにより、コアメタル膜２２８に含まれる銅の（１１１）配向比率を、界面部Ｐ２ａに属する部分と、底部Ｐ２ｂ及びビア部Ｖ２に属する部分とで異ならせることができる。
【0115】
補足すると、コアメタル膜２２８の形成に際して、コアメタル膜２２８に含まれる銅の（１１１）配向比率は、銅の成膜の起点となる位置のバリアメタル膜の積層数に応じて変化する。具体的には、バリアメタル膜２２６及び２２７のうちの１層が設けられる位置を起点として成膜された銅の（１１１）配向比率は、バリアメタル膜２２６及び２２７の２層が積層される位置を起点として成膜された銅の（１１１）配向比率よりも高くなる。これにより、コアメタル膜２２８のうち界面部Ｐ２ａに属する部分に含まれる銅の（１１１）配向比率は、コアメタル膜２２８のうち底部Ｐ２ｂ及びビア部Ｖ２に属する部分に含まれる銅の（１１１）配向比率より高くなる。
【0116】
また、第３実施形態の第１例～第３実施形態の第６例のいずれの場合においても、コアメタル膜２２８のうちビア部Ｖ２及び底部Ｐ２ｂに属する部分は、バリアメタル膜の合計膜厚が比較的厚いビア部Ｖ２の下面及び底部Ｐ２ｂの下面から近い位置にある。このため、コアメタル膜２２８のうちビア部Ｖ２及び底部Ｐ２ｂに属する部分に含まれる銅の（１１１）配向比率は、比較的低くなる。これに対し、コアメタル膜２２８のうち界面部Ｐ２ａに属する部分は、バリアメタル膜の合計膜厚が比較的厚いビア部Ｖ２の下面及び底部Ｐ２ｂの下面から遠い位置にある。このため、コアメタル膜２２８のうち界面部Ｐ２ａに属する部分に含まれる銅の（１１１）配向比率は、比較的高くなる。すなわち、コアメタル膜２２８のうち界面部Ｐ２ａに属する部分における銅の（１１１）配向比率は、コアメタル膜２２８のうちビア部Ｖ２及び底部Ｐ２ｂに属する部分における銅の（１１１）配向比率より高くなる。これにより、第１実施形態及び第２実施形態と同様に、コアメタル膜２２８のうち界面部Ｐ２ａに属する部分で銅を相互拡散しやすくしつつ、コアメタル膜２２８のうち底部Ｐ２ｂ及びビア部Ｖ２に属する部分で銅の熱膨張をしやすくすることができる。したがって、貼合工程においてコアメタル膜１２８及び２２８間における隙間の発生を抑制でき、ひいては、通電時におけるオープン不良の発生を抑制できる。
【0117】
４． 実施例
次に、上述の第１実施形態、第２実施形態、及び第３実施形態に関する実施例について説明する。以下に示す各実施例では、コアメタル膜に含まれる銅の（１１１）配向比率の測定結果が測定条件毎に示される。また、以下に示す各実施例では、銅の成膜後熱処理前、及び銅への熱処理実行後の２ケースの測定条件について、それぞれ測定結果が示される。
次に、上述の第１実施形態、第２実施形態、及び第３実施形態に関する実施例について説明する。以下に示す各実施例では、コアメタル膜に含まれる銅の（１１１）配向比率の測定結果が測定条件毎に示される。また、以下に示す各実施例では、銅の成膜後熱処理前、及び銅への熱処理実行後の２ケースの測定条件について、それぞれ測定結果が示される。
【0118】
４．１ 第１実施例
図２５は、第１実施例に係る銅の（１１１）配向比率の測定結果を示す図である。図２５では、単層のバリアメタル膜上にコアメタル膜が形成される場合における、コアメタル膜に含まれる銅の（１１１）配向比率が示される。測定条件＜１＞は、バリアメタル膜として９ｎｍのチタン膜が設けられる場合に対応する。測定条件＜２＞は、バリアメタル膜として１８ｎｍのチタン膜が設けられる場合に対応する。測定条件＜３＞は、バリアメタル膜として２７ｎｍのチタン膜が設けられる場合に対応する。
図２５は、第１実施例に係る銅の（１１１）配向比率の測定結果を示す図である。図２５では、単層のバリアメタル膜上にコアメタル膜が形成される場合における、コアメタル膜に含まれる銅の（１１１）配向比率が示される。測定条件＜１＞は、バリアメタル膜として９ｎｍのチタン膜が設けられる場合に対応する。測定条件＜２＞は、バリアメタル膜として１８ｎｍのチタン膜が設けられる場合に対応する。測定条件＜３＞は、バリアメタル膜として２７ｎｍのチタン膜が設けられる場合に対応する。
【0119】
図２５に示されるように、単層のバリアメタル膜が設けられる場合、バリアメタル膜の膜厚が薄いほど、対応するコアメタル膜に含まれる銅の（１１１）配向比率が高くなる。このため、第１実施形態に係る貼合パッドＢＰによれば、底部Ｐ２ｂ及びビア部Ｖ２よりも界面部Ｐ２ａの方がコアメタル膜に含まれる銅の（１１１）配向比率が高くなることが分かる。
【0120】
４．２ 第２実施例
図２６は、第２実施例に係る銅の（１１１）配向比率の測定結果を示す図である。図２６では、２層のバリアメタル膜上にコアメタル膜が形成される場合における、コアメタル膜に含まれる銅の（１１１）配向比率が示される。測定条件＜４＞は、１層目（すなわち、コアメタル膜に対して外側）のバリアメタル膜として１８ｎｍのタンタル膜が設けられ、２層目（すなわち、コアメタル膜に対して内側）のバリアメタル膜として５ｎｍのチタン膜が設けられる場合に対応する。測定条件＜５＞は、１層目のバリアメタル膜として１８ｎｍのタンタル膜が設けられ、２層目のバリアメタル膜として１０ｎｍのチタン膜が設けられる場合に対応する。
図２６は、第２実施例に係る銅の（１１１）配向比率の測定結果を示す図である。図２６では、２層のバリアメタル膜上にコアメタル膜が形成される場合における、コアメタル膜に含まれる銅の（１１１）配向比率が示される。測定条件＜４＞は、１層目（すなわち、コアメタル膜に対して外側）のバリアメタル膜として１８ｎｍのタンタル膜が設けられ、２層目（すなわち、コアメタル膜に対して内側）のバリアメタル膜として５ｎｍのチタン膜が設けられる場合に対応する。測定条件＜５＞は、１層目のバリアメタル膜として１８ｎｍのタンタル膜が設けられ、２層目のバリアメタル膜として１０ｎｍのチタン膜が設けられる場合に対応する。
【0121】
図２６に示されるように、２層のバリアメタル膜が設けられる場合、バリアメタル膜の膜厚の合計が薄いほど、対応するコアメタル膜に含まれる銅の（１１１）配向比率が高くなる。このため、第２実施形態に係る貼合パッドＢＰによれば、底部Ｐ２ｂ及びビア部Ｖ２よりも界面部Ｐ２ａの方がコアメタル膜に含まれる銅の（１１１）配向比率が高くなることが分かる。
【0122】
４．３ 第３実施例
図２７は、第３実施例に係る銅の（１１１）配向比率の測定結果を示す図である。図２７では、単層のバリアメタル膜上にコアメタル膜が形成される場合、及び２層のバリアメタル膜上にコアメタル膜が形成される場合の各々における、コアメタル膜に含まれる銅の（１１１）配向比率が示される。測定条件＜６＞は、単層のバリアメタル膜として９ｎｍのタンタル膜が設けられる場合に対応する。測定条件＜７＞は、１層目のバリアメタル膜として９ｎｍの窒化タンタル膜が設けられ、２層目のバリアメタル膜として９ｎｍのタンタル膜が設けられる場合に対応する。測定条件＜８＞は、１層目のバリアメタル膜として９ｎｍの窒化タンタル膜が設けられ、２層目のバリアメタル膜として１８ｎｍのチタン膜が設けられる場合に対応する。
図２７は、第３実施例に係る銅の（１１１）配向比率の測定結果を示す図である。図２７では、単層のバリアメタル膜上にコアメタル膜が形成される場合、及び２層のバリアメタル膜上にコアメタル膜が形成される場合の各々における、コアメタル膜に含まれる銅の（１１１）配向比率が示される。測定条件＜６＞は、単層のバリアメタル膜として９ｎｍのタンタル膜が設けられる場合に対応する。測定条件＜７＞は、１層目のバリアメタル膜として９ｎｍの窒化タンタル膜が設けられ、２層目のバリアメタル膜として９ｎｍのタンタル膜が設けられる場合に対応する。測定条件＜８＞は、１層目のバリアメタル膜として９ｎｍの窒化タンタル膜が設けられ、２層目のバリアメタル膜として１８ｎｍのチタン膜が設けられる場合に対応する。
【0123】
図２７に示されるように、単層のバリアメタル膜が設けられる場合、２層のバリアメタル膜が設けられる場合よりも、対応するコアメタル膜に含まれる銅の（１１１）配向比率が高くなる。また、第２実施例と同様に、２層のバリアメタル膜が設けられる場合、バリアメタル膜の膜厚の合計が薄いほど、対応するコアメタル膜に含まれる銅の（１１１）配向比率が高くなる。このため、第３実施形態に係る貼合パッドＢＰによれば、底部Ｐ２ｂ及びビア部Ｖ２よりも界面部Ｐ２ａの方がコアメタル膜に含まれる銅の（１１１）配向比率が高くなることが分かる。
【0124】
５． その他
上述の第１実施形態、第２実施形態、及び第３実施形態では、メモリチップ１００側の貼合パッドＢＰと、回路チップ２００側の貼合パッドＢＰとが同等の構成を有する場合について説明したが、これに限られない。例えば、メモリチップ１００側の貼合パッドＢＰと、回路チップ２００側の貼合パッドＢＰとは、互いに異なる構成を有していてもよい。この場合、メモリチップ１００側の貼合パッドＢＰ、及び回路チップ２００側の貼合パッドＢＰの各々には、上述の第１実施形態、第１実施形態の変形例、第２実施形態の第１例～第８例、及び第３実施形態の第１例～第６例から任意の構成が適用され得る。
上述の第１実施形態、第２実施形態、及び第３実施形態では、メモリチップ１００側の貼合パッドＢＰと、回路チップ２００側の貼合パッドＢＰとが同等の構成を有する場合について説明したが、これに限られない。例えば、メモリチップ１００側の貼合パッドＢＰと、回路チップ２００側の貼合パッドＢＰとは、互いに異なる構成を有していてもよい。この場合、メモリチップ１００側の貼合パッドＢＰ、及び回路チップ２００側の貼合パッドＢＰの各々には、上述の第１実施形態、第１実施形態の変形例、第２実施形態の第１例～第８例、及び第３実施形態の第１例～第６例から任意の構成が適用され得る。
【0125】
また、上述の第１実施形態、第２実施形態、及び第３実施形態では、界面部Ｐ１ａ及びＰ２ａの銅の（１１１）配向比率が、各々底部Ｐ１ｂ及びＰ２ｂ、並びにビア部Ｖ１及びＶ２の銅の（１１１）配向比率より高い構成を有する貼合パッドＢＰが、メモリチップ１００及び回路チップ２００側のいずれにも適用される場合について説明したが、これに限られない。例えば、界面部Ｐ１ａ（又はＰ２ａ）の銅の（１１１）配向比率が、底部Ｐ１ｂ（又はＰ２ｂ）及びビア部Ｖ１（又はＶ２）の銅の（１１１）配向比率より高い構成を有する貼合パッドＢＰが、メモリチップ１００及び回路チップ２００の少なくとも一方のみに適用されてもよい。
【0126】
また、上述の第１実施形態、第２実施形態、及び第３実施形態では、界面部Ｐ１ａ及びＰ２ａの銅の（１１１）配向比率が、各々底部Ｐ１ｂ及びＰ２ｂ、並びにビア部Ｖ１及びＶ２の銅の（１１１）配向比率より高い構成を有する貼合パッドＢＰが、メモリチップ１００と回路チップ２００とが貼り合わされるメモリデバイス３に適用される場合について説明したが、これに限られない。界面部Ｐ１ａ及びＰ２ａの銅の（１１１）配向比率が、各々底部Ｐ１ｂ及びＰ２ｂ、並びにビア部Ｖ１及びＶ２の銅の（１１１）配向比率より高い構成を有する貼合パッドＢＰは、メモリチップ同士が貼り合わされる半導体装置や、回路チップ同士が貼り合わされる半導体装置に対しても適用され得る。
【0127】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0128】
１…メモリシステム
２…メモリコントローラ
３…メモリデバイス
１０…メモリセルアレイ
１１…コマンドレジスタ
１２…アドレスレジスタ
１３…シーケンサ
１４…ドライバモジュール
１５…ロウデコーダモジュール
１６…センスアンプモジュール
１００…メモリチップ
２００…回路チップ
１１０，２１０…配線層
１２０，２２０…電極
１２１，１２３，１２４，１２６，１２７，２２１，２２３，２２４，２２６，２２７…バリアメタル膜
１２２，１２５，１２８，２２２，２２５，２２８…コアメタル膜
１３０，２３０…絶縁体層
２…メモリコントローラ
３…メモリデバイス
１０…メモリセルアレイ
１１…コマンドレジスタ
１２…アドレスレジスタ
１３…シーケンサ
１４…ドライバモジュール
１５…ロウデコーダモジュール
１６…センスアンプモジュール
１００…メモリチップ
２００…回路チップ
１１０，２１０…配線層
１２０，２２０…電極
１２１，１２３，１２４，１２６，１２７，２２１，２２３，２２４，２２６，２２７…バリアメタル膜
１２２，１２５，１２８，２２２，２２５，２２８…コアメタル膜
１３０，２３０…絶縁体層
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
