(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024128676
(43)【公開日】2024-09-24
(54)【発明の名称】ハイブリッド型ＡＤＣ
(51)【国際特許分類】
H03M 3/04 20060101AFI20240913BHJP
【ＦＩ】
H03M3/04
【審査請求】未請求
【請求項の数】4
【出願形態】ＯＬ
(21)【出願番号】P 2023037799
(22)【出願日】2023-03-10
(71)【出願人】
【識別番号】000006220
【氏名又は名称】ミツミ電機株式会社
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(72)【発明者】
【氏名】竹鼻 宏晃
【テーマコード（参考）】
5J064
【Ｆターム（参考）】
5J064BA03
5J064BA06
5J064BB07
5J064BB14
5J064BC06
5J064BC07
5J064BC08
5J064BC10
5J064BC16
(57)【要約】 （修正有）
【課題】量子化の誤判定の影響を抑制可能で線形特性を改善したハイブリッド型ＡＤＣを提供する。
【解決手段】ハイブリッド型ＡＤＣ１００において、入力端子１０１に接続される第１スイッチ１１０Ａと、第１スイッチの出力側に接続される遅延積分器１３０と、遅延積分器の出力側に接続される量子化器１５０と、量子化器の出力をアナログ変換するＤＡＣ１６０と、第１スイッチと遅延積分器の間に設けられ、第１スイッチに入力されるアナログ信号ＵとＤＡＣの出力の符号を反転した反転出力とを加算する第１加算器１２０と、を含み、第１ステップでは、第１スイッチをオンにして量子化器が２レベルで量子化を行い、第２ステップでは、第１スイッチをオフにして第１ステップにおける遅延積分器の出力に基づいて量子化器が３レベルで量子化を行う。
【選択図】図１
【解決手段】ハイブリッド型ＡＤＣ１００において、入力端子１０１に接続される第１スイッチ１１０Ａと、第１スイッチの出力側に接続される遅延積分器１３０と、遅延積分器の出力側に接続される量子化器１５０と、量子化器の出力をアナログ変換するＤＡＣ１６０と、第１スイッチと遅延積分器の間に設けられ、第１スイッチに入力されるアナログ信号ＵとＤＡＣの出力の符号を反転した反転出力とを加算する第１加算器１２０と、を含み、第１ステップでは、第１スイッチをオンにして量子化器が２レベルで量子化を行い、第２ステップでは、第１スイッチをオフにして第１ステップにおける遅延積分器の出力に基づいて量子化器が３レベルで量子化を行う。
【選択図】図１
【特許請求の範囲】
【請求項1】
アナログ信号が入力される入力端子に接続される第１スイッチと、
前記第１スイッチの出力側に接続される遅延積分器と、
前記遅延積分器の出力側に接続される量子化器と、
前記量子化器の出力をアナログ変換するデジタルアナログ変換器と、
前記第１スイッチと前記遅延積分器の間に設けられ、前記第１スイッチに入力される前記アナログ信号と、前記デジタルアナログ変換器の出力の符号を反転した反転出力とを加算する第１加算器と
を含み、
第１ステップでは、前記第１スイッチをオンにして、前記量子化器が２レベルで量子化を行うとともに、前記デジタルアナログ変換器が２レベルでアナログ変換を行い、
第２ステップでは、前記第１スイッチをオフにして、前記第１ステップにおける前記遅延積分器の出力に基づいて、前記量子化器が３レベルで量子化を行うとともに、前記デジタルアナログ変換器が３レベルでアナログ変換を行う、ハイブリッド型ＡＤＣ。
前記第１スイッチの出力側に接続される遅延積分器と、
前記遅延積分器の出力側に接続される量子化器と、
前記量子化器の出力をアナログ変換するデジタルアナログ変換器と、
前記第１スイッチと前記遅延積分器の間に設けられ、前記第１スイッチに入力される前記アナログ信号と、前記デジタルアナログ変換器の出力の符号を反転した反転出力とを加算する第１加算器と
を含み、
第１ステップでは、前記第１スイッチをオンにして、前記量子化器が２レベルで量子化を行うとともに、前記デジタルアナログ変換器が２レベルでアナログ変換を行い、
第２ステップでは、前記第１スイッチをオフにして、前記第１ステップにおける前記遅延積分器の出力に基づいて、前記量子化器が３レベルで量子化を行うとともに、前記デジタルアナログ変換器が３レベルでアナログ変換を行う、ハイブリッド型ＡＤＣ。
【請求項2】
前記量子化器の出力側に接続され、前記第１ステップにおける前記量子化器の第１出力に、前記第２ステップにおける前記量子化器の第２出力を加え、前記第１出力及び前記第２出力の合計の最下位ビットの値を切り捨てた合計出力を出力する出力演算部をさらに含む、請求項１に記載のハイブリッド型ＡＤＣ。
【請求項3】
前記遅延積分器の出力を前記第１加算器に帰還する帰還ループと、
前記帰還ループに直列に挿入される第２スイッチと
をさらに含み、
前記第１ステップでは前記第２スイッチをオフにし、前記第２ステップでは前記第２スイッチをオンにし、
前記第１加算器は、前記第２ステップでは、前記デジタルアナログ変換器の前記反転出力と、前記帰還ループによって帰還される前記遅延積分器の出力とを加算する、請求項１又は２に記載のハイブリッド型ＡＤＣ。
前記帰還ループに直列に挿入される第２スイッチと
をさらに含み、
前記第１ステップでは前記第２スイッチをオフにし、前記第２ステップでは前記第２スイッチをオンにし、
前記第１加算器は、前記第２ステップでは、前記デジタルアナログ変換器の前記反転出力と、前記帰還ループによって帰還される前記遅延積分器の出力とを加算する、請求項１又は２に記載のハイブリッド型ＡＤＣ。
【請求項4】
前記第１スイッチと前記第１加算器の間から分岐する分岐線路と、
前記遅延積分器の出力側において前記帰還ループが分岐する分岐点と、前記量子化器の入力端子との間に設けられ、前記遅延積分器の出力と、前記分岐線路を介して入力される前記アナログ信号とを加算する第２加算器と
をさらに含む、請求項３に記載のハイブリッド型ＡＤＣ。
前記遅延積分器の出力側において前記帰還ループが分岐する分岐点と、前記量子化器の入力端子との間に設けられ、前記遅延積分器の出力と、前記分岐線路を介して入力される前記アナログ信号とを加算する第２加算器と
をさらに含む、請求項３に記載のハイブリッド型ＡＤＣ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ハイブリッド型ＡＤＣに関する。
【背景技術】
【0002】
従来より、上位ビットから下位ビットに向かって順に比較演算を繰り返して、アナログ信号をデジタル信号に変換する巡回型Ａ／Ｄ（アナログデジタル）変換器であって、各ビットに対応する演算サイクルが上位ビットから下位ビットに向かって順に小さくなるように、入力されるマスタクロックに基づいて演算クロックを発生する演算クロック発生手段と、前記演算クロック発生手段によって発生された演算クロックを用いて、上位ビットから下位ビットに向かって順に比較演算を繰り返すＡ／Ｄ変換手段とを備える、巡回型Ａ／Ｄ変換器がある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１１－１７１９７４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、デルタシグマ型ＡＤＣ(Analog to Digital Converter)をＯＳＲ(Over Sampling Rate)毎にリセットするインクリメンタルＡＤＣ（ＩＡＤＣ）と、ＩＡＤＣの残差を入力とするサイクリック方式ＡＤＣのハイブリッド構成ＡＤＣにおいて、量子化器及びＤＡＣを３レベルにすると、熱雑音等による量子化の誤判定が生じる場合に補正が可能になる。
【0005】
しかしながら、量子化器及びＤＡＣが３レベルの場合、ＤＡＣの非線形性が問題となる。
【0006】
そこで、量子化の誤判定の影響を抑制可能で線形特性を改善したハイブリッド型ＡＤＣを提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の実施形態のハイブリッド型ＡＤＣは、アナログ信号が入力される入力端子に接続される第１スイッチと、前記第１スイッチの出力側に接続される遅延積分器と、前記遅延積分器の出力側に接続される量子化器と、前記量子化器の出力をアナログ変換するデジタルアナログ変換器と、前記第１スイッチと前記遅延積分器の間に設けられ、前記第１スイッチに入力される前記アナログ信号と、前記デジタルアナログ変換器の出力の符号を反転した反転出力とを加算する第１加算器とを含み、第１ステップでは、前記第１スイッチをオンにして、前記量子化器が２レベルで量子化を行うとともに、前記デジタルアナログ変換器が２レベルでアナログ変換を行い、前記第２ステップでは、前記第１スイッチをオフにして、前記第１ステップにおける前記遅延積分器の出力に基づいて、前記量子化器が３レベルで量子化を行うとともに、前記デジタルアナログ変換器が３レベルでアナログ変換を行う。
【発明の効果】
【0008】
量子化の誤判定の影響を抑制可能で線形特性を改善したハイブリッド型ＡＤＣを提供することができる。
【図面の簡単な説明】
【0009】
【図1】実施形態１のハイブリッド型ＡＤＣ１００の構成の一例を示す図である。
【図2A】第１ステップでの回路構成の一例を示す図である。
【図2B】第２ステップでの回路構成の一例を示す図である。
【図3A】第１ステップにおける積分部１８０Ａの出力Ｄ１と、第２ステップにおける演算部１８０Ｃの出力Ｄとを示す図である。
【図3B】一例としてハイブリッド型ＡＤＣ１００の１６ビットの合計出力を２進数で示す図である。
【図4】実施形態２のサイクリックＡＤＣ２００を示す図である。
【図5】サイクリックＡＤＣ２００のサイクル１～Ｎにおけるデジタルコードと演算の重みの一例を示す図である。
【図6A】一般的なサイクリックＡＤＣが正しい変換を行う場合の動作の一例を示す図である。
【図6B】一般的なサイクリックＡＤＣが量子化で間違う場合の動作の一例を示す図である。
【図7】サイクリックＡＤＣ２００が量子化の間違いを補正する動作の一例を説明する図である。
【発明を実施するための形態】
【0010】
以下、本発明のハイブリッド型ＡＤＣを適用した実施形態について説明する。
【0011】
＜実施形態１＞
図１は、実施形態１のハイブリッド型ＡＤＣ１００の構成の一例を示す図である。ハイブリッド型ＡＤＣ１００は、一例として、電池残量計やセンサ等の出力をデジタル変換するＡＤＣとして用いることができる。
図１は、実施形態１のハイブリッド型ＡＤＣ１００の構成の一例を示す図である。ハイブリッド型ＡＤＣ１００は、一例として、電池残量計やセンサ等の出力をデジタル変換するＡＤＣとして用いることができる。
【0012】
ハイブリッド型ＡＤＣ１００は、入力端子１０１、出力端子１０２、スイッチ１１０Ａ、スイッチ１１０Ｂ、線路１１５Ａ、線路１１５Ｂ、加算器１２０、遅延積分器１３０、加算器１４０、量子化器１５０、ＤＡＣ(Digital to Analog Converter)１６０、ＤＥＭＵＸ（デマルチプレクサ）１７０、積分部１８０Ａ、シフト演算部１８０Ｂ、演算部１８０Ｃ、及び制御部１９０を含む。
【0013】
スイッチ１１０Ａは、第１スイッチの一例である。スイッチ１１０Ｂは、第２スイッチの一例である。線路１１５Ａは、分岐線路の一例である。線路１１５Ｂは、帰還ループの一例である。加算器１２０は、第１加算器の一例である。加算器１４０は、第２加算器の一例である。ＤＡＣ１６０は、デジタルアナログ変換器の一例である。積分部１８０Ａ、シフト演算部１８０Ｂ、及び演算部１８０Ｃは、出力演算部の一例である。
【0014】
入力端子１０１は、アナログ信号Ｕ（Ｖ／Ｖｒｅｆ）が入力される入力端子である。入力端子１０１の出力側には、スイッチ１１０Ａが接続されている。一例として、ハイブリッド型ＡＤＣ１００が電池残量計やセンサ等に用いられる場合には、電池残量や、センサで検出された検出量を表すセンサ信号等が入力端子１０１に入力される。
【0015】
出力端子１０２は、演算部１８０Ｃの出力側に接続される。出力端子１０２は、入力端子１０１に入力されるアナログ信号Ｕ（Ｖ／Ｖｒｅｆ）をデジタル変換したデジタル信号（合計出力Ｄ）を出力する。
【0016】
スイッチ１１０Ａは、入力端子１０１と加算器１２０との間に設けられる。スイッチ１１０Ａは、制御部１９０によって開閉制御される。スイッチ１１０Ａが開放した状態がオフの状態であり、スイッチ１１０Ａが閉成した状態がオンの状態である。スイッチ１１０Ａは、第１ステップではオンにされ、第２ステップでは、オフにされる。
【0017】
スイッチ１１０Ｂは、線路１１５Ｂに直列挿入される。スイッチ１１０Ｂは、制御部１９０によって開閉制御される。スイッチ１１０Ｂが開放した状態がオフの状態であり、スイッチ１１０Ｂが閉成した状態がオンの状態である。スイッチ１１０Ｂは、第１ステップではオフにされ、第２ステップでは、オンにされる。
【0018】
線路１１５Ａは、スイッチ１１０Ａの出力側と、加算器１４０の２つの入力端子のうちの一方とを接続する線路であり、スイッチ１１０Ａに入力されるアナログ信号Ｕ（Ｖ／Ｖｒｅｆ）を加算器１４０に入力する。
【0019】
線路１１５Ｂは、遅延積分器１３０の出力側と、加算器１２０の３つの入力端子のうちの一方の＋端子とを接続する帰還ループである。線路１１５Ｂにはスイッチ１１０Ｂが直列に挿入される。
【0020】
線路１１５Ｃは、遅延積分器１３０の出力側と、加算器１２０の３つの入力端子のうちの－端子とを接続する帰還ループである。線路１１５ＣにはＤＡＣ１６０が直列に挿入される。
【0021】
加算器１２０は、３つの入力端子と１つの出力端子とを有する。３つの入力端子のうちの２つは＋端子であり、残りの１つは－端子である。＋端子は、入力の符号を反転せずにそのまま入力し、－端子は入力の符号を反転させて入力する。
【0022】
加算器１２０は、３つの入力端子のうちの２つの＋端子には、スイッチ１１０Ａと線路１１５Ｂとが接続される。－端子には線路１１５Ｃを介してＤＡＣ１６０の出力端子が接続される。加算器１２０は、第１ステップでスイッチ１１０Ａがオンでスイッチ１１０Ｂがオフのときには、スイッチ１１０Ａに入力されるアナログ信号Ｕと、ＤＡＣ１６０の出力の符号を反転させた反転出力とを加算する。すなわち、加算器１２０は、第１ステップでは、スイッチ１１０Ａに入力されるアナログ信号Ｕから、ＤＡＣ１６０の出力を減算する。また、加算器１２０は、第２ステップでスイッチ１１０Ａがオフでスイッチ１１０Ｂがオンのときには、遅延積分器１３０の出力と、ＤＡＣ１６０の出力の符号を反転させた反転出力とを加算する。すなわち、加算器１２０は、第２ステップでは、遅延積分器１３０の出力から、ＤＡＣ１６０の出力を減算する。
【0023】
遅延積分器１３０は、加算器１２０と加算器１４０との間に設けられている。遅延積分器１３０は、加算器１３１と保持部１３２とを有する。保持部１３２は、１サイクル前の加算器１３１の出力を保持する。保持部１３２の出力端子は、遅延積分器１３０内の帰還ループによって加算器１３１の一方の入力端子に接続されるとともに、加算器１４０の他方の入力端子に接続されている。加算器１３１は、他方の入力端子が加算器１２０の出力端子に接続され、出力端子が保持部１３２の入力端子に接続されている。加算器１３１は、保持部１３２の出力と、加算器１３１の出力とを加算して保持部１３２に出力する。保持部１３２は、第１ステップ及び第２ステップにおける各サイクルの終了時に保持する値がリセットされ、各サイクルの終了時における加算器１３１の出力を保持する。このため、次のサイクルでは、保持部１３２は、１サイクル前の加算器１３１の出力を保持することになる。
【0024】
加算器１４０は、一方の入力端子がスイッチ１１０Ａの出力側に接続され、他方の入力端子が遅延積分器１３０の保持部１３２の出力端子に接続され、出力端子が量子化器１５０の入力端子に接続されている。
【0025】
量子化器１５０は、入力端子が加算器１４０の出力端子に接続され、出力端子がＤＡＣ１６０の入力端子と、ＤＥＭＵＸ１７０の入力端子とに接続されている。量子化器１５０は、加算器１４０から入力されるアナログ信号を量子化してデジタルコードを出力する。量子化器１５０は、２レベル又は３レベルでの量子化を行うことができる。この切り替えは、制御部１９０によって行われる。量子化器１５０は、第１ステップでは２レベルで量子化を行い、第２ステップでは、３レベルで量子化を行う。２レベルは、１と－１である。３レベルは、１、０、及び、－１である。
【0026】
ＤＡＣ１６０は、量子化器１５０の出力側と加算器１２０の－端子とを接続する帰還ループである線路１１５Ｃに直列に挿入されている。ＤＡＣ１６０は、量子化器１５０の出力（デジタルコード）をアナログ変換して出力する。ＤＡＣ１６０は、２レベル又は３レベルでアナログ変換を行うことができる。この切り替えは、制御部１９０によって行われる。ＤＡＣ１６０は、第１ステップでは２レベルでアナログ変換を行い、第２ステップでは、３レベルでアナログ変換を行う。２レベルは、＋Ｖｒｅｆ（Ｖ）と－Ｖｒｅｆ（Ｖ）である。３レベルは、＋Ｖｒｅｆ（Ｖ）、０（Ｖ）、及び、－Ｖｒｅｆ（Ｖ）である。
【0027】
ＤＥＭＵＸ１７０は、量子化器１５０の出力端子に接続される入力端子と、積分部１８０Ａとシフト演算部１８０Ｂとに接続される２つの出力端子とを有し、入力端子と、２つの出力端子のうちの一方との間を接続する。この切り替えは、制御部１９０によって行われる。ＤＥＭＵＸ１７０は、第１ステップでは入力端子を積分部１８０Ａに接続し、第２ステップでは、入力端子をシフト演算部１８０Ｂに接続する。
【0028】
積分部１８０Ａは、第１ステップにおいて、ＤＥＭＵＸ１７０を介して入力される量子化器１５０の出力（デジタルコード）を積分し、演算部１８０Ｃに出力する。
【0029】
シフト演算部１８０Ｂは、第２ステップにおいて、ＤＥＭＵＸ１７０を介して入力される量子化器１５０の出力（デジタルコード）をシフト演算した出力（第２出力）を演算部１８０Ｃに出力する。
【0030】
演算部１８０Ｃは、第１ステップにおける積分部１８０Ａの出力（第１出力）に、第２ステップにおけるシフト演算部１８０Ｂの出力（第２出力）を加え、第１出力及び第２出力の合計の最下位ビットの値を切り捨てた合計出力Ｄを出力する。
【0031】
制御部１９０は、デジタル回路（ＡＳＩＣ）で構成され、スイッチ１１０及び１１０Ｂのオン及びオフの切り替え、遅延積分器１３０の保持部１３２のリセット(reset)、量子化器１５０及びＤＡＣ１６０のレベル数の切り替え、及び、ＤＥＭＵＸ１７０の切り替え等を行う。なお、制御部１９０は、マイクロコントローラ（ＭＣＵ）で構成されてもよい。
【0032】
＜第１ステップ及び第２ステップでの回路構成＞
図２Ａは、第１ステップでの回路構成の一例を示す図である。図２Ｂは、第２ステップでの回路構成の一例を示す図である。図２Ａ及び図２Ｂでは、ＤＥＭＵＸ１７０、積分部１８０Ａ、シフト演算部１８０Ｂ、演算部１８０Ｃ、及び制御部１９０を省略する。
図２Ａは、第１ステップでの回路構成の一例を示す図である。図２Ｂは、第２ステップでの回路構成の一例を示す図である。図２Ａ及び図２Ｂでは、ＤＥＭＵＸ１７０、積分部１８０Ａ、シフト演算部１８０Ｂ、演算部１８０Ｃ、及び制御部１９０を省略する。
【0033】
図２Ａに示すように、第１ステップでは、スイッチ１１０Ａがオンにされ、スイッチ１１０Ｂがオフにされ、量子化器１５０及びＤＡＣ１６０は２レベルに設定される。このため、ハイブリッド型ＡＤＣ１００は、第１ステップでは、入力端子１０１に入力されるアナログ信号Ｕ（Ｖ／Ｖｒｅｆ）と、遅延積分器１３０の出力（保持部１３２の出力）とを加算器１４０で加算し、量子化器１５０において２レベルで量子化し、ＤＡＣ１６０で加算器１２０に帰還する。このようなサイクルを繰り返し行うことで、第１ステップでは、ハイブリッド型ＡＤＣ１００は、デルタシグマ型ＡＤＣとして動作する。第１ステップでの量子化器１５０の各サイクルでの出力は、積分部１８０Ａで積分される。
【0034】
第１ステップにおいて繰り返し動作を行うを行うサイクル数をＫとする。各サイクルは、ハイブリッド型ＡＤＣ１００のＯＳＲ(Over Sampling Rate)毎に行われる。この場合に、量子化器１５０が出力するデジタルコードは、Ｑ１［１］、・・・、Ｑ１［Ｋ］までのＫ個が得られる。このため、積分部１８０Ａの出力Ｄ１は、次式（１）で表される。Ｋ＝２Ｍであり、第１ステップではＭビットの出力Ｄ１が得られる。
【0035】
【数1】
【0036】
また、図２Ｂに示すように、第２ステップでは、スイッチ１１０がオフにされ、スイッチ１１０Ｂがオンにされ、量子化器１５０及びＤＡＣ１６０は３レベルに設定される。このため、ハイブリッド型ＡＤＣ１００は、第２ステップでは、第１ステップのＫサイクル目に遅延積分器１３０の保持部１３２に保持された値Ｘを量子化器１５０において３レベルで量子化し、量子化器１５０から出力されるデジタルコードをＤＡＣ１６０において３レベルでアナログ変換する。このようなサイクルをＮサイクル繰り返すことで、ハイブリッド型ＡＤＣ１００は、サイクリックＡＤＣとして動作する。
【0037】
第２ステップにおいてサイクリック動作をＮサイクル行うと、量子化器１５０が出力するデジタルコードは、Ｑ２［１］、・・・、Ｑ２［Ｎ］までのＮ個が得られる。このため、シフト演算部１８０Ｂの出力Ｄ２は、次式（２）で表される。サイクリック動作をＮサイクル行うことで、Ｎ＋１ビットの出力Ｄ２が得られる。
【0038】
【数2】
【0039】
この結果、演算部１８０Ｃが出力する合計出力Ｄは、次式（３）で表される。
【0040】
【数3】
【0041】
＜ハイブリッド型ＡＤＣ１００の動作＞
図３Ａは、第１ステップにおける積分部１８０Ａの出力Ｄ１と、第２ステップにおける演算部１８０Ｃの出力Ｄとを示す図である。図３Ａの上側に第１ステップにおける積分部１８０Ａの出力Ｄ１を十進数で示し、図３Ａの下側に第２ステップにおける演算部１８０Ｃの合計出力Ｄを十進数で示す。なお、図３Ａの上側及び下側における横軸は、入力端子１０１に入力されるアナログ信号Ｕ（Ｖ／Ｖｒｅｆ）である。
図３Ａは、第１ステップにおける積分部１８０Ａの出力Ｄ１と、第２ステップにおける演算部１８０Ｃの出力Ｄとを示す図である。図３Ａの上側に第１ステップにおける積分部１８０Ａの出力Ｄ１を十進数で示し、図３Ａの下側に第２ステップにおける演算部１８０Ｃの合計出力Ｄを十進数で示す。なお、図３Ａの上側及び下側における横軸は、入力端子１０１に入力されるアナログ信号Ｕ（Ｖ／Ｖｒｅｆ）である。
【0042】
図３Ａの上側に示すように、第１ステップでは、一例として、サイクル数が４の場合に、出力Ｄ１の値は、アナログ信号Ｕ（Ｖ／Ｖｒｅｆ）が－１～０．７５で－４、アナログ信号Ｕ（Ｖ／Ｖｒｅｆ）が－０．７５～－０．２５で－２、アナログ信号Ｕ（Ｖ／Ｖｒｅｆ）が－０．２５～０．２５で０、アナログ信号Ｕ（Ｖ／Ｖｒｅｆ）が０．２５～０．７５で２、アナログ信号Ｕ（Ｖ／Ｖｒｅｆ）が０．７５～１で４という離散的な値を取る。第１ステップでは、量子化器１５０及びＤＡＣ１６０が２レベルで動作する。
【0043】
また、図３Ａの下側に示すように、第２ステップでは、サイクル数が２の場合に、合計出力Ｄは、アナログ信号Ｕ（Ｖ／Ｖｒｅｆ）が－１～１まで変化すると、－１６～１６までの値を取り、分解能が上がるが、－１２、－４、４、及び１２が抜けている。すなわち、アナログ信号Ｕ（Ｖ／Ｖｒｅｆ）が－０．７５、－０．２５、０．２５、及び０．７５において合計出力Ｄにミスコードが生じている。ミスコードは、出力Ｄ１の値が切り替わるアナログ信号Ｕ（Ｖ／Ｖｒｅｆ）である－０．７５、－０．２５、０．２５、及び０．７５において生じている。ミスコードは、熱雑音による量子化の誤判定によって生じる。
【0044】
ハイブリッド型ＡＤＣ１００は、このようなミスコードの影響を次のようにして抑制する。図３Ｂは、一例としてハイブリッド型ＡＤＣ１００の１６ビットの合計出力を２進数で示す図である。一例として、第１ステップで１０ビット（Ｍ＝１０）の出力Ｄ１が得られ、第２ステップで７ビット（Ｎ＋１＝７、Ｎは６）の出力が得られることとする。
【0045】
図３Ｂに示す最上位ビットの１５を含む１５～６の１０個の値が第１ステップで得られる１０ビットの出力Ｄ１であり、５～０と切捨ビットの７個の値が第２ステップで得られる７ビットの出力Ｄ２である。
【0046】
また、図３Ｂには、ハイブリッド型ＡＤＣ１００の６～０の７ビットの値が０１１１１１０になる２種類のアナログ信号Ｕを入力した場合の２つの合計出力（第３組）を示す。２種類のアナログ信号Ｕの差は１ＬＳＢに相当する差である。また、図３Ｂには、ハイブリッド型ＡＤＣ１００の６～０の７ビットの値が０１１１１０１になる２種類のアナログ信号Ｕを入力した場合の２つの合計出力（第４組）を示す。２種類のアナログ信号Ｕの差は１ＬＳＢに相当する差である。
【0047】
第１組～第４組のそれぞれにおいて、２つの合計出力Ｄの最下位ビット（切捨ビット）は１と０で互いに異なるが、１５～０の１６ビットの値は一致している。このため、仮にミスコードが発生しても、ハイブリッド型ＡＤＣ１００は、第２ステップにおいて、第２出力のビット数よりも１つ多いビット数の出力をシフト演算部１８０Ｂで演算し、演算部１８０Ｃが第１ステップの第１出力と第２ステップの第２出力との合計の最下位ビットの値を切り捨てることによって得る出力を合計出力として出力する。このようにすることで、ミスコードの影響を抑制することができる。
【0048】
このように、第１ステップの第１出力と第２ステップの第２出力との合計の最下位ビット（切捨ビット）を除くことで、ミスコードが発生しても、ミスコードの影響を抑制することができる。
【0049】
＜効果＞
ハイブリッド型ＡＤＣ１００は、アナログ信号が入力される入力端子に接続されるスイッチ１１０Ａ（第１スイッチ）と、スイッチ１１０Ａ（第１スイッチ）の出力側に接続される遅延積分器１３０と、遅延積分器１３０の出力側に接続される量子化器１５０と、量子化器１５０の出力をアナログ変換するＤＡＣ１６０と、スイッチ１１０Ａ（第１スイッチ）と遅延積分器１３０の間に設けられ、スイッチ１１０Ａ（第１スイッチ）に入力されるアナログ信号と、ＤＡＣ１６０の出力の符号を反転した反転出力とを加算する加算器１２０（第１加算器）とを含み、第１ステップでは、スイッチ１１０Ａ（第１スイッチ）をオンにして、量子化器１５０が２レベルで量子化を行うとともに、ＤＡＣ１６０が２レベルでアナログ変換を行い、第２ステップでは、スイッチ１１０Ａ（第１スイッチ）をオフにして、第１ステップにおける遅延積分器１３０の出力に基づいて、量子化器１５０が３レベルで量子化を行うとともに、ＤＡＣ１６０が３レベルでアナログ変換を行う。第１ステップの量子化を２レベルで行うことで線形性を確保し、第２ステップを３レベルで行うことで、熱雑音による量子化の誤判定の影響を抑制できる。
ハイブリッド型ＡＤＣ１００は、アナログ信号が入力される入力端子に接続されるスイッチ１１０Ａ（第１スイッチ）と、スイッチ１１０Ａ（第１スイッチ）の出力側に接続される遅延積分器１３０と、遅延積分器１３０の出力側に接続される量子化器１５０と、量子化器１５０の出力をアナログ変換するＤＡＣ１６０と、スイッチ１１０Ａ（第１スイッチ）と遅延積分器１３０の間に設けられ、スイッチ１１０Ａ（第１スイッチ）に入力されるアナログ信号と、ＤＡＣ１６０の出力の符号を反転した反転出力とを加算する加算器１２０（第１加算器）とを含み、第１ステップでは、スイッチ１１０Ａ（第１スイッチ）をオンにして、量子化器１５０が２レベルで量子化を行うとともに、ＤＡＣ１６０が２レベルでアナログ変換を行い、第２ステップでは、スイッチ１１０Ａ（第１スイッチ）をオフにして、第１ステップにおける遅延積分器１３０の出力に基づいて、量子化器１５０が３レベルで量子化を行うとともに、ＤＡＣ１６０が３レベルでアナログ変換を行う。第１ステップの量子化を２レベルで行うことで線形性を確保し、第２ステップを３レベルで行うことで、熱雑音による量子化の誤判定の影響を抑制できる。
【0050】
したがって、量子化の誤判定の影響を抑制可能で線形特性を改善したハイブリッド型ＡＤＣ１００を提供することができる。
【0051】
また、量子化器１５０の出力側に接続され、第１ステップにおける量子化器１５０の第１出力に、第２ステップにおける量子化器１５０の第２出力を加え、第１出力及び第２出力の合計の最下位ビットの値を切り捨てた合計出力を出力する出力演算部をさらに含んでもよい。演算部１８０Ｃが第１出力及び第２出力の合計の最下位ビットの値を切り捨てた合計出力を出力することで、より確実に量子化の誤判定の影響を抑制可能で線形特性を改善したハイブリッド型ＡＤＣ１００を提供することができる。
【0052】
また、遅延積分器１３０の出力を加算器１２０（第１加算器）に帰還する線路１１５Ｂ（線路１１５Ｂ（帰還ループ））と、線路１１５Ｂ（帰還ループ）に直列に挿入されるスイッチ１１０Ｂ（第２スイッチ）とをさらに含み、第１ステップではスイッチ１１０Ｂ（第２スイッチ）をオフにし、第２ステップではスイッチ１１０Ｂ（第２スイッチ）をオンにし、加算器１２０（第１加算器）は、第２ステップでは、ＤＡＣ１６０の反転出力と、線路１１５Ｂ（帰還ループ）によって帰還される遅延積分器１３０の出力とを加算してもよい。第２ステップにおいて、遅延積分器１３０の出力からＤＡＣ１６０の出力を減算した値を遅延積分器１３０に入力することができる。第１ステップのＩＡＤＣと第２ステップのサイクリック方式ＡＤＣとで遅延積分器１３０及び加算器１４０等の回路ブロックを共有でき、回路面積を削減できる。
【0053】
また、スイッチ１１０Ａ（第１スイッチ）と加算器１２０（第１加算器）の間から分岐する線路１１５Ａ（分岐線路）と、遅延積分器１３０の出力側において線路１１５Ｂ（帰還ループ）が分岐する分岐点と、量子化器１５０の入力端子との間に設けられ、遅延積分器１３０の出力と、線路１１５Ａ（分岐線路）を介して入力されるアナログ信号とを加算する加算器１４０（第２加算器）とをさらに含んでもよい。第１ステップにおいては、アナログ入力Ｕに１サイクル前の量子化誤差を加算する効果（デルタシグマ型ＡＤＣの機能）を持ち、第２ステップにおいては、スイッチ１１０Ａ（第１スイッチ）がオフにされるため、線路１１５Ａは０Ｖの扱いとなり加算されず、遅延積分器１３０の出力がそのまま量子化器１５０に入力される。このため、線路１１５Ａ（分岐線路）及び加算器１４０（第２加算器）を含むことで、第１ステップでデルタシグマ型ＡＤＣを構成することができる。
【0054】
＜実施形態２＞
図４は、実施形態２のサイクリックＡＤＣ２００を示す図である。サイクリックＡＤＣ２００は、入力端子２０１、出力端子２０２、ＭＵＸ（マルチプレクサ）２１０、量子化器２２０、ＤＡＣ２３０、アンプ２４０、及び加算器２５０を含む。
図４は、実施形態２のサイクリックＡＤＣ２００を示す図である。サイクリックＡＤＣ２００は、入力端子２０１、出力端子２０２、ＭＵＸ（マルチプレクサ）２１０、量子化器２２０、ＤＡＣ２３０、アンプ２４０、及び加算器２５０を含む。
【0055】
入力端子２０１は、ＭＵＸ２１０の一方の入力端子に接続されている。入力端子２０１は、アナログ信号が入力される入力端子である。一例として、サイクリックＡＤＣ２００が電池残量計やセンサ等に用いられる場合には、電池残量や、センサで検出された検出量を表すセンサ信号等が入力端子２０１に入力される。
【0056】
出力端子２０２は、量子化器２２０の出力部に接続されている。出力端子２０２には、実施形態１のハイブリッド型ＡＤＣ１００のシフト演算部１８０Ｂと同様のシフト演算部が接続される。出力端子２０２は、入力端子２０１に入力されるアナログ信号をデジタル変換したデジタル信号を出力する。
【0057】
ＭＵＸ２１０は、一方の入力端子に接続される入力端子２０１と、他方の入力端子に接続される加算器２５０の出力端子とのいずれか一方と、出力端子とを接続する。ＭＵＸ２１０は、１サイクル目で出力端子を入力端子２０１に接続し、２サイクル目以降では出力端子を加算器２５０の出力端子に接続する。ＭＵＸ２１０の出力端子は、量子化器２２０の入力端子と、アンプ２４０の入力端子とに接続されている。
【0058】
量子化器２２０は、ＭＵＸ２１０の出力を量子化してデジタルコードとして出力する。量子化器２２０は、２レベルで量子化を行う。量子化器２２０の出力は、１又は０である。量子化器２２０の出力端子は、出力端子２０２と、ＤＡＣ２３０の入力端子とに接続されている。
【0059】
ＤＡＣ２３０は、量子化器２２０の出力側から加算器２５０に帰還する帰還ループに直列に挿入されている。ＤＡＣ２３０は、量子化器２２０の出力（デジタルコード）をアナログ変換して加算器２５０の－端子に出力する。ＤＡＣ２３０は、２レベル（＋Ｖｒｅｆ、０）でアナログ変換を行う。
【0060】
アンプ２４０は、ＭＵＸ２１０の出力端子と加算器２５０の＋端子との間に接続されている。一例として、アンプ２４０のゲインは２倍（×２）である。アンプ２４０は、ＭＵＸ２１０の出力を２倍して加算器２５０の＋端子に出力する。
【0061】
加算器２５０は、アンプ２４０の出力端子に接続される＋端子と、ＤＡＣ２３０の出力端子に接続される－端子と、ＭＵＸ２１０の他方の入力端子に接続される出力端子とを有する。加算器２５０は、アンプ２４０の出力からＤＡＣ２３０の出力を減算した信号をＭＵＸ２１０の他方の入力端子に出力する。
【0062】
サイクリックＡＤＣ２００は、１サイクル目で入力端子２０１に入力されるアナログ信号を量子化器２２０で量子化し、２サイクル目以降では加算器２５０の出力を量子化器２２０で量子化するサイクリック動作を行う。
【0063】
図５は、サイクリックＡＤＣ２００のサイクル１～Ｎにおけるデジタルコードと演算の重みの一例を示す図である。演算の重みは、サイクルを繰り返す度に加算器２５０の出力がアンプ２４０で２倍されることによる重みであり、最下位ビットに対する重みを表す。
【0064】
図５に示すように、サイクリックＡＤＣ２００は、Ｎビットのデジタルコードを得るために、Ｎ＋１サイクルのサイクリック動作を行う。このため、デジタルコードは、１サイクル目の１（ＭＳＢ）から、Ｎサイクル目の１（ＬＳＢ）の次のＮ＋１サイクル目の１まで存在する。また、演算の重みは、１サイクル目では２Ｎ－１であり、以下、１サイクル毎にべき乗の数が１つずつ減って、Ｎサイクル目では２０である。Ｎサイクル目の１（ＬＳＢ）の次のＮ＋１サイクル目においても、Ｎサイクル目と同一の２０に便宜的に設定する。
【0065】
＜一般的なサイクリックＡＤＣの動作＞
図６Ａは、一般的なサイクリックＡＤＣが正しい変換を行う場合の動作の一例を示す図である。ここでは、０Ｖ～４Ｖの範囲で３ビットの出力を得る場合について説明する。図６Ａにおいて、左から右にかけて３つのビットの変換を示す。一番左がＭＳＢを得るための変換（量子化）で、一番右がＬＳＢを得るための変換（量子化）である。
図６Ａは、一般的なサイクリックＡＤＣが正しい変換を行う場合の動作の一例を示す図である。ここでは、０Ｖ～４Ｖの範囲で３ビットの出力を得る場合について説明する。図６Ａにおいて、左から右にかけて３つのビットの変換を示す。一番左がＭＳＢを得るための変換（量子化）で、一番右がＬＳＢを得るための変換（量子化）である。
【0066】
アナログ信号が２．１Ｖである場合に、ＭＳＢを求めるための量子化において、サイクリックＡＤＣは、０Ｖ～４Ｖの範囲の中央値である２Ｖを基準値として量子化を行い、アナログ信号の２．１Ｖが基準値の２Ｖよりも大きいため、デジタルコードの１を出力する。
【0067】
次に、デジタルコードの１を出力したサイクリックＡＤＣは、０Ｖ～４Ｖの範囲の上半分の２Ｖ～４Ｖの中央値である３Ｖを基準値として量子化を行い、アナログ信号の２．１Ｖが基準値の３Ｖよりも小さいため、デジタルコードの０を出力する。
【0068】
次に、デジタルコードの０を出力したサイクリックＡＤＣは、ＬＳＢを求めるための量子化において、２Ｖ～４Ｖの範囲の下半分の２Ｖ～３Ｖの中央値である２．５Ｖを基準値として量子化を行い、アナログ信号の２．１Ｖが基準値の２．５Ｖよりも小さいため、デジタルコードの０を出力する。
【0069】
以上のようにして、アナログ信号の２．１Ｖが入力された場合に、サイクリックＡＤＣは、３ビットの出力１００ｂを出力する。なお、上記は変換の全体イメージであり、実際は、量子化器２２０では加算器２５０でアナログ信号を入力したアンプ２４０の出力とＤＡＣ２３０の出力を演算することにより、０Ｖ～４Ｖの範囲に相当するアナログ入力値及び基準電圧２Ｖに変換して演算動作を行っている。
【0070】
図６Ｂは、一般的なサイクリックＡＤＣが量子化で間違う場合の動作の一例を示す図である。ここでは、０Ｖ～４Ｖの範囲で３ビットの出力を得る場合について説明する。図６Ａと同様に、図６Ｂには左から右にかけて３つのビットの変換を示す。一番左がＭＳＢを得るための変換（量子化）で、一番右がＬＳＢを得るための変換（量子化）である。
【0071】
アナログ信号が２．１Ｖである場合に、ＭＳＢを求めるための量子化において、サイクリックＡＤＣは、０Ｖ～４Ｖの範囲の中央値である２Ｖを基準値として量子化を行うが、量子化で間違うことで、デジタルコードの０を出力する。
【0072】
次に、デジタルコードの０を出力したサイクリックＡＤＣは、０Ｖ～４Ｖの範囲の下半分の０Ｖ～２Ｖの中央値である１Ｖを基準値として量子化を行い、アナログ信号の２．１Ｖが基準値の１Ｖよりも大きいため、デジタルコードの１を出力する。
【0073】
次に、デジタルコードの１を出力したサイクリックＡＤＣは、ＬＳＢを求めるための量子化において、０Ｖ～２Ｖの範囲の上半分の１Ｖ～２Ｖの中央値である１．５Ｖを基準値として量子化を行い、アナログ信号の２．１Ｖが基準値の１．５Ｖよりも大きいため、デジタルコードの１を出力する。
【0074】
以上のようにして、アナログ信号の２．１Ｖが入力された場合に、サイクリックＡＤＣは、３ビットの出力０１１ｂを出力する。この量子化は間違っている。
【0075】
実施形態２のサイクリックＡＤＣ２００は、次のようにして量子化の間違いを補正する。図７は、サイクリックＡＤＣ２００が量子化の間違いを補正する動作の一例を説明する図である。
【0076】
ここでは、図６Ｂの動作と同様に、サイクリックＡＤＣ２００が最初の量子化で間違える場合について説明する。
【0077】
図７において、アナログ信号が２．１Ｖである場合に、ＭＳＢを求めるための量子化において、サイクリックＡＤＣは、０Ｖ～４Ｖの範囲の中央値である２Ｖを基準値として量子化を行うが、量子化で間違うことで、デジタルコードの０を出力する。
【0078】
次に、デジタルコードの０を出力したサイクリックＡＤＣは、０Ｖ～４Ｖの範囲の下半分の０Ｖ～２Ｖの中央値である１Ｖを基準値として量子化を行い、アナログ信号の２．１Ｖが基準値の１Ｖよりも大きいため、デジタルコードの１を出力する。
【0079】
次に、デジタルコードの１を出力したサイクリックＡＤＣは、ＬＳＢを求めるための量子化において、０Ｖ～２Ｖの範囲の上半分の１Ｖ～２Ｖの中央値である１．５Ｖを基準値として量子化を行い、アナログ信号の２．１Ｖが基準値の１．５Ｖよりも大きいため、デジタルコードの１を出力する。ここまでは、図６Ｂと同様である。
【0080】
次に、サイクリックＡＤＣ２００は、冗長ビットを求めるための量子化を行う。冗長ビットを求めるための量子化では、ＬＳＢを求めるための量子化と同一の動作をもう一度行う。すなわち、１Ｖ～２Ｖの中央値である１．５Ｖを基準値として量子化を行い、アナログ信号の２．１Ｖが基準値の１．５Ｖよりも大きいため、デジタルコードの１を出力する。
【0081】
そして、サイクリックＡＤＣ２００は、３ビットの出力０１１ｂに、冗長ビットである１ｂを追加した３ビットの出力１００ｂを出力する。このようにして、図６Ａで説明した場合と同様に、正しい結果を得ることができる。
【0082】
なお、サイクリックＡＤＣ２００は、図６Ａに示す動作と同様に正しい量子化を行った場合には、冗長ビットにおいて、２Ｖ～３Ｖの中央値である２．５Ｖを基準値として量子化を行い、アナログ信号の２．１Ｖが基準値の２．５Ｖよりも小さいため、デジタルコードの０を出力する。
【0083】
そして、サイクリックＡＤＣ２００は、３ビットの出力１００ｂに、冗長ビットである０ｂを追加した３ビットの出力１００ｂを出力する。このため、正しい量子化を行っている場合に冗長ビットを求めて加算しても、正しい結果を得ることができる。
【0084】
以上のように、所望のビット数の出力を求める際に、ＬＳＢの次に、ＬＳＢと同一条件で冗長ビットを求めて追加することで、量子化の間違いを補正することができる。
【0085】
以上、本発明の例示的な実施形態のハイブリッド型ＡＤＣについて説明したが、本発明は、具体的に開示された実施形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【符号の説明】
【0086】
１００ ハイブリッド型ＡＤＣ
１０１ 入力端子
１０２ 出力端子
１１０Ａ スイッチ（第１スイッチの一例）
１１０Ｂ スイッチ（第２スイッチの一例）
１１５Ａ 線路（分岐線路の一例）
１１５Ｂ 線路（帰還ループの一例）
１２０ 加算器（第１加算器の一例）
１３０ 遅延積分器
１３１ 加算器
１３２ 保持部
１４０ 加算器（第２加算器の一例）
１５０ 量子化器
１６０ ＤＡＣ（デジタルアナログ変換器の一例）
１７０ ＤＥＭＵＸ
１８０Ａ 積分部（出力演算部の一例）
１８０Ｂ シフト演算部（出力演算部の一例）
１８０Ｃ 演算部（出力演算部の一例）
１９０ 制御部
２００ サイクリックＡＤＣ
２０１ 入力端子
２０２ 出力端子
２１０ ＭＵＸ
２２０ 量子化器
２３０ ＤＡＣ
２４０ アンプ
２５０ 加算器
１０１ 入力端子
１０２ 出力端子
１１０Ａ スイッチ（第１スイッチの一例）
１１０Ｂ スイッチ（第２スイッチの一例）
１１５Ａ 線路（分岐線路の一例）
１１５Ｂ 線路（帰還ループの一例）
１２０ 加算器（第１加算器の一例）
１３０ 遅延積分器
１３１ 加算器
１３２ 保持部
１４０ 加算器（第２加算器の一例）
１５０ 量子化器
１６０ ＤＡＣ（デジタルアナログ変換器の一例）
１７０ ＤＥＭＵＸ
１８０Ａ 積分部（出力演算部の一例）
１８０Ｂ シフト演算部（出力演算部の一例）
１８０Ｃ 演算部（出力演算部の一例）
１９０ 制御部
２００ サイクリックＡＤＣ
２０１ 入力端子
２０２ 出力端子
２１０ ＭＵＸ
２２０ 量子化器
２３０ ＤＡＣ
２４０ アンプ
２５０ 加算器
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図4】
【図5】
【図6A】
【図6B】
【図7】