(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024128687
(43)【公開日】2024-09-24
(54)【発明の名称】半導体装置の製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20240913BHJP
H01L 29/78 20060101ALI20240913BHJP
H01L 29/06 20060101ALI20240913BHJP
【ＦＩ】
H01L29/78 658F
H01L29/78 653C
H01L29/78 652P
H01L29/78 652M
H01L29/78 652K
H01L29/78 652Q
H01L29/78 652F
H01L29/78 652S
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2023037815
(22)【出願日】2023-03-10
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】丸山 隆弘
(72)【発明者】
【氏名】綾野 智貴
(72)【発明者】
【氏名】安孫子 雄哉
(57)【要約】
【課題】半導体装置の信頼性を向上させる。
【解決手段】トレンチＴＲ１の内部に、絶縁膜ＩＦ１を介してフィールドプレート電極ＦＰを形成する。フィールドプレート電極ＦＰの一部が引き出し部ＦＰａとして残されるように、フィールドプレート電極ＦＰの他部を選択的に除去する。絶縁膜ＩＦ１を後退させた後、絶縁膜ＩＦ１上に保護膜ＰＦ１を形成する。トレンチＴＲ１の内部にゲート絶縁膜ＧＩを形成すると共に、フィールドプレート電極ＦＰを覆うように絶縁膜ＩＦ２を形成する。ゲート絶縁膜ＧＩ上、絶縁膜ＩＦ２上および保護膜ＰＦ１上に、導電性膜ＣＦ２を形成する。トレンチＴＲ１の外部に位置する導電性膜ＣＦ２を除去することで、フィールドプレート電極ＦＰ上にゲート電極ＧＥを形成する。この際、引き出し部ＦＰａに接している保護膜ＰＦ１上および絶縁膜ＩＦ２上に形成された導電性膜ＣＦ２は、除去される。
【選択図】図１６
【解決手段】トレンチＴＲ１の内部に、絶縁膜ＩＦ１を介してフィールドプレート電極ＦＰを形成する。フィールドプレート電極ＦＰの一部が引き出し部ＦＰａとして残されるように、フィールドプレート電極ＦＰの他部を選択的に除去する。絶縁膜ＩＦ１を後退させた後、絶縁膜ＩＦ１上に保護膜ＰＦ１を形成する。トレンチＴＲ１の内部にゲート絶縁膜ＧＩを形成すると共に、フィールドプレート電極ＦＰを覆うように絶縁膜ＩＦ２を形成する。ゲート絶縁膜ＧＩ上、絶縁膜ＩＦ２上および保護膜ＰＦ１上に、導電性膜ＣＦ２を形成する。トレンチＴＲ１の外部に位置する導電性膜ＣＦ２を除去することで、フィールドプレート電極ＦＰ上にゲート電極ＧＥを形成する。この際、引き出し部ＦＰａに接している保護膜ＰＦ１上および絶縁膜ＩＦ２上に形成された導電性膜ＣＦ２は、除去される。
【選択図】図１６
【特許請求の範囲】
【請求項1】
（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、
（ｂ）前記（ａ）工程後、前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、前記半導体基板に、トレンチを形成する工程、
（ｃ）前記（ｂ）工程後、前記半導体基板の前記上面上および前記トレンチの内部に、第１絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後、前記トレンチの前記内部を埋め込むように、前記第１絶縁膜上に第１導電性膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記トレンチの外部に位置する前記第１導電性膜を除去することで、前記トレンチの前記内部に残された前記第１導電性膜をフィールドプレート電極として形成する工程、
（ｆ）前記（ｅ）工程後、前記フィールドプレート電極の一部が引き出し部として残されるように、前記フィールドプレート電極の他部を選択的に除去する工程、
（ｇ）前記（ｆ）工程後、前記半導体基板の前記上面上に位置する前記第１絶縁膜を除去すると共に、断面視において前記トレンチの前記内部に位置する前記第１絶縁膜の上面の位置が前記フィールドプレート電極の上面の位置よりも低くなるように、前記トレンチの前記内部に位置する前記第１絶縁膜を前記トレンチの底部に向かって後退させる工程、
（ｈ）前記（ｇ）工程後、前記フィールドプレート電極および前記第１絶縁膜を覆うように、前記半導体基板の前記上面上および前記トレンチの前記内部に、第１保護膜を形成する工程、
（ｉ）前記（ｈ）工程後、前記半導体基板の前記上面上に位置する前記第１保護膜を除去すると共に、断面視において前記トレンチの前記内部に位置する前記第１保護膜の上面の位置が前記フィールドプレート電極の前記上面の位置よりも低くなるように、前記トレンチの前記内部に位置する前記第１保護膜を前記トレンチの前記底部に向かって後退させる工程、
（ｊ）前記（ｉ）工程後、前記第１保護膜上に位置する前記トレンチの前記内部にゲート絶縁膜を形成すると共に、前記第１保護膜から露出している前記フィールドプレート電極を覆うように第２絶縁膜を形成する工程、
（ｋ）前記（ｊ）工程後、前記トレンチの前記内部を埋め込むように、前記ゲート絶縁膜上、前記第２絶縁膜上および前記第１保護膜上に、第２導電性膜を形成する工程、
（ｌ）前記（ｋ）工程後、前記トレンチの前記外部に位置する前記第２導電性膜を除去することで、前記フィールドプレート電極上において前記トレンチの前記内部に残された前記第２導電性膜をゲート電極として形成する工程、
を備え、
前記引き出し部に接している前記第１保護膜上および前記第２絶縁膜上に、前記（ｋ）工程で形成された前記第２導電性膜は、前記（ｌ）工程によって除去される、半導体装置の製造方法。
（ｂ）前記（ａ）工程後、前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、前記半導体基板に、トレンチを形成する工程、
（ｃ）前記（ｂ）工程後、前記半導体基板の前記上面上および前記トレンチの内部に、第１絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後、前記トレンチの前記内部を埋め込むように、前記第１絶縁膜上に第１導電性膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記トレンチの外部に位置する前記第１導電性膜を除去することで、前記トレンチの前記内部に残された前記第１導電性膜をフィールドプレート電極として形成する工程、
（ｆ）前記（ｅ）工程後、前記フィールドプレート電極の一部が引き出し部として残されるように、前記フィールドプレート電極の他部を選択的に除去する工程、
（ｇ）前記（ｆ）工程後、前記半導体基板の前記上面上に位置する前記第１絶縁膜を除去すると共に、断面視において前記トレンチの前記内部に位置する前記第１絶縁膜の上面の位置が前記フィールドプレート電極の上面の位置よりも低くなるように、前記トレンチの前記内部に位置する前記第１絶縁膜を前記トレンチの底部に向かって後退させる工程、
（ｈ）前記（ｇ）工程後、前記フィールドプレート電極および前記第１絶縁膜を覆うように、前記半導体基板の前記上面上および前記トレンチの前記内部に、第１保護膜を形成する工程、
（ｉ）前記（ｈ）工程後、前記半導体基板の前記上面上に位置する前記第１保護膜を除去すると共に、断面視において前記トレンチの前記内部に位置する前記第１保護膜の上面の位置が前記フィールドプレート電極の前記上面の位置よりも低くなるように、前記トレンチの前記内部に位置する前記第１保護膜を前記トレンチの前記底部に向かって後退させる工程、
（ｊ）前記（ｉ）工程後、前記第１保護膜上に位置する前記トレンチの前記内部にゲート絶縁膜を形成すると共に、前記第１保護膜から露出している前記フィールドプレート電極を覆うように第２絶縁膜を形成する工程、
（ｋ）前記（ｊ）工程後、前記トレンチの前記内部を埋め込むように、前記ゲート絶縁膜上、前記第２絶縁膜上および前記第１保護膜上に、第２導電性膜を形成する工程、
（ｌ）前記（ｋ）工程後、前記トレンチの前記外部に位置する前記第２導電性膜を除去することで、前記フィールドプレート電極上において前記トレンチの前記内部に残された前記第２導電性膜をゲート電極として形成する工程、
を備え、
前記引き出し部に接している前記第１保護膜上および前記第２絶縁膜上に、前記（ｋ）工程で形成された前記第２導電性膜は、前記（ｌ）工程によって除去される、半導体装置の製造方法。
【請求項2】
請求項１に記載の半導体装置の製造方法において、
前記第１絶縁膜および前記第１保護膜は、酸化シリコン膜であり、
前記（ｇ）工程および前記（ｉ）工程は、フッ酸を含む溶液を用いた等方性エッチング処理によって行われる、半導体装置の製造方法。
前記第１絶縁膜および前記第１保護膜は、酸化シリコン膜であり、
前記（ｇ）工程および前記（ｉ）工程は、フッ酸を含む溶液を用いた等方性エッチング処理によって行われる、半導体装置の製造方法。
【請求項3】
請求項１記載の半導体装置の製造方法において、
前記（ｈ）工程で前記半導体基板の前記上面上に形成された前記第１保護膜の厚さは、前記（ｃ）工程で前記半導体基板の前記上面上に形成された前記第１絶縁膜の厚さよりも薄い、半導体装置の製造方法。
前記（ｈ）工程で前記半導体基板の前記上面上に形成された前記第１保護膜の厚さは、前記（ｃ）工程で前記半導体基板の前記上面上に形成された前記第１絶縁膜の厚さよりも薄い、半導体装置の製造方法。
【請求項4】
請求項１に記載の半導体装置の製造方法において、
（ｍ）前記（ｌ）工程後、前記半導体基板の前記上面上および前記ゲート電極上に、第３絶縁膜を形成する工程、
（ｎ）前記（ｍ）工程後、前記トレンチの前記外部に位置する前記第３絶縁膜および前記ゲート絶縁膜を除去する工程、
を更に備える、半導体装置の製造方法。
（ｍ）前記（ｌ）工程後、前記半導体基板の前記上面上および前記ゲート電極上に、第３絶縁膜を形成する工程、
（ｎ）前記（ｍ）工程後、前記トレンチの前記外部に位置する前記第３絶縁膜および前記ゲート絶縁膜を除去する工程、
を更に備える、半導体装置の製造方法。
【請求項5】
請求項４に記載の半導体装置の製造方法において、
（о）前記（ｌ）工程の後であって、前記（ｍ）工程の前に、前記半導体基板の前記上面上に、前記フィールドプレート電極のうち前記引き出し部を選択的に開口するパターンを有するレジストパターンを形成する工程、
（ｐ）前記（о）工程の後であって、前記（ｍ）工程の前に前記レジストパターンをマスクとして、前記ゲート絶縁膜、前記第２絶縁膜および前記第１保護膜がエッチングされ難く、且つ、前記第２導電性膜がエッチングされ易い条件下で、エッチング処理を行う工程、
を更に備える、半導体装置の製造方法。
（о）前記（ｌ）工程の後であって、前記（ｍ）工程の前に、前記半導体基板の前記上面上に、前記フィールドプレート電極のうち前記引き出し部を選択的に開口するパターンを有するレジストパターンを形成する工程、
（ｐ）前記（о）工程の後であって、前記（ｍ）工程の前に前記レジストパターンをマスクとして、前記ゲート絶縁膜、前記第２絶縁膜および前記第１保護膜がエッチングされ難く、且つ、前記第２導電性膜がエッチングされ易い条件下で、エッチング処理を行う工程、
を更に備える、半導体装置の製造方法。
【請求項6】
（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、
（ｂ）前記（ａ）工程後、前記半導体基板の前記上面から所定の深さに達するように、前記半導体基板に、トレンチを形成する工程、
（ｃ）前記（ｂ）工程後、前記半導体基板の前記上面上および前記トレンチの内部に、第１絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後、前記トレンチの前記内部を埋め込むように、前記第１絶縁膜上に第１導電性膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記トレンチの外部の前記第１導電性膜を除去することで、前記トレンチの前記内部に残された前記第１導電性膜をフィールドプレート電極として形成する工程、
（ｆ）前記（ｅ）工程後、前記フィールドプレート電極および前記半導体基板の前記上面上の前記第１絶縁膜を覆うように、第２保護膜を形成する工程、
（ｇ）前記（ｆ）工程後、前記第２保護膜上に、前記フィールドプレート電極の一部を覆い、且つ、前記フィールドプレート電極の他部を開口するパターンを有する第１レジストパターンを形成する工程、
（ｈ）前記（ｇ）工程後、前記第１レジストパターンをマスクとして異方性エッチング処理を行うことで、前記フィールドプレート電極の前記他部上に形成されている前記第２保護膜を除去する工程、
（ｉ）前記（ｈ）工程後、前記第１レジストパターンをマスクとしてッチング処理を行うことで、前記フィールドプレート電極の前記一部が引き出し部として残されるように、前記フィールドプレート電極の前記他部を選択的に後退させる工程、
（ｊ）前記（ｉ）工程後、前記第１レジストパターンを除去する工程、
（ｋ）前記（ｊ）工程後、前記引き出し部上に形成されている前記第２保護膜、および、前記半導体基板の前記上面上の前記第１絶縁膜を除去すると共に、前記第１絶縁膜の上面の位置が前記フィールドプレート電極の上面の位置よりも低くなるように、前記トレンチの前記内部の前記第１絶縁膜を後退させる工程、
（ｌ）前記（ｋ）工程後、前記第１絶縁膜上に位置する前記トレンチの前記内部に、ゲート絶縁膜を形成すると共に、前記第１絶縁膜から露出している前記フィールドプレート電極を覆うように、第２絶縁膜を形成する工程、
（ｍ）前記（ｌ）工程後、前記トレンチの前記内部を埋め込むように、前記ゲート絶縁膜上、前記第２絶縁膜上および前記第１絶縁膜上に、第２導電性膜を形成する工程、
（ｎ）前記（ｍ）工程後、前記トレンチの前記外部の前記第２導電性膜を除去することで、前記フィールドプレート電極上において前記トレンチの前記内部に残された前記第２導電性膜をゲート電極として形成する工程、
を備え、
前記引き出し部に接している前記第１絶縁膜上および前記第２絶縁膜上に、前記（ｍ）工程で形成された前記第２導電性膜は、前記（ｎ）工程で除去される、半導体装置の製造方法。
（ｂ）前記（ａ）工程後、前記半導体基板の前記上面から所定の深さに達するように、前記半導体基板に、トレンチを形成する工程、
（ｃ）前記（ｂ）工程後、前記半導体基板の前記上面上および前記トレンチの内部に、第１絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後、前記トレンチの前記内部を埋め込むように、前記第１絶縁膜上に第１導電性膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記トレンチの外部の前記第１導電性膜を除去することで、前記トレンチの前記内部に残された前記第１導電性膜をフィールドプレート電極として形成する工程、
（ｆ）前記（ｅ）工程後、前記フィールドプレート電極および前記半導体基板の前記上面上の前記第１絶縁膜を覆うように、第２保護膜を形成する工程、
（ｇ）前記（ｆ）工程後、前記第２保護膜上に、前記フィールドプレート電極の一部を覆い、且つ、前記フィールドプレート電極の他部を開口するパターンを有する第１レジストパターンを形成する工程、
（ｈ）前記（ｇ）工程後、前記第１レジストパターンをマスクとして異方性エッチング処理を行うことで、前記フィールドプレート電極の前記他部上に形成されている前記第２保護膜を除去する工程、
（ｉ）前記（ｈ）工程後、前記第１レジストパターンをマスクとしてッチング処理を行うことで、前記フィールドプレート電極の前記一部が引き出し部として残されるように、前記フィールドプレート電極の前記他部を選択的に後退させる工程、
（ｊ）前記（ｉ）工程後、前記第１レジストパターンを除去する工程、
（ｋ）前記（ｊ）工程後、前記引き出し部上に形成されている前記第２保護膜、および、前記半導体基板の前記上面上の前記第１絶縁膜を除去すると共に、前記第１絶縁膜の上面の位置が前記フィールドプレート電極の上面の位置よりも低くなるように、前記トレンチの前記内部の前記第１絶縁膜を後退させる工程、
（ｌ）前記（ｋ）工程後、前記第１絶縁膜上に位置する前記トレンチの前記内部に、ゲート絶縁膜を形成すると共に、前記第１絶縁膜から露出している前記フィールドプレート電極を覆うように、第２絶縁膜を形成する工程、
（ｍ）前記（ｌ）工程後、前記トレンチの前記内部を埋め込むように、前記ゲート絶縁膜上、前記第２絶縁膜上および前記第１絶縁膜上に、第２導電性膜を形成する工程、
（ｎ）前記（ｍ）工程後、前記トレンチの前記外部の前記第２導電性膜を除去することで、前記フィールドプレート電極上において前記トレンチの前記内部に残された前記第２導電性膜をゲート電極として形成する工程、
を備え、
前記引き出し部に接している前記第１絶縁膜上および前記第２絶縁膜上に、前記（ｍ）工程で形成された前記第２導電性膜は、前記（ｎ）工程で除去される、半導体装置の製造方法。
【請求項7】
請求項６に記載の半導体装置の製造方法において、
（ｏ）前記（ｆ）工程前に、前記フィールドプレート電極と、前記半導体基板の前記上面上の前記第１絶縁膜とに対して、平坦化処理を行う工程、
を更に備える、半導体装置の製造方法。
（ｏ）前記（ｆ）工程前に、前記フィールドプレート電極と、前記半導体基板の前記上面上の前記第１絶縁膜とに対して、平坦化処理を行う工程、
を更に備える、半導体装置の製造方法。
【請求項8】
請求項７に記載の半導体装置の製造方法において、
前記（ｏ）工程は、
（ｏ１）前記（ｅ）工程時に、前記半導体基板の前記上面上の前記第１絶縁膜をエッチングストッパとして、前記第１導電性膜に対してＣＭＰ法による研磨処理を行う工程、
（ｏ２）前記（ｏ１）工程と前記（ｆ）工程との間で、前記半導体基板の前記上面上の前記第１絶縁膜と、前記フィールドプレート電極とに対して異方性エッチング処理を行う工程、
を更に備える、半導体装置の製造方法。
前記（ｏ）工程は、
（ｏ１）前記（ｅ）工程時に、前記半導体基板の前記上面上の前記第１絶縁膜をエッチングストッパとして、前記第１導電性膜に対してＣＭＰ法による研磨処理を行う工程、
（ｏ２）前記（ｏ１）工程と前記（ｆ）工程との間で、前記半導体基板の前記上面上の前記第１絶縁膜と、前記フィールドプレート電極とに対して異方性エッチング処理を行う工程、
を更に備える、半導体装置の製造方法。
【請求項9】
請求項７に記載の半導体装置の製造方法において、
前記（ｏ）工程は、
（ｏ３）前記（ｅ）工程後、前記フィールドプレート電極の上面の位置が、前記半導体基板の前記上面上の前記第１絶縁膜の上面の位置よりも低くなるように、前記第１導電性膜に対して異方性エッチング処理を行う工程、
（ｏ４）前記（ｏ３）工程と前記（ｆ）工程との間で、前記半導体基板の前記上面上の前記第１絶縁膜に対して異方性エッチング処理を行う工程、
を更に備える、半導体装置の製造方法。
前記（ｏ）工程は、
（ｏ３）前記（ｅ）工程後、前記フィールドプレート電極の上面の位置が、前記半導体基板の前記上面上の前記第１絶縁膜の上面の位置よりも低くなるように、前記第１導電性膜に対して異方性エッチング処理を行う工程、
（ｏ４）前記（ｏ３）工程と前記（ｆ）工程との間で、前記半導体基板の前記上面上の前記第１絶縁膜に対して異方性エッチング処理を行う工程、
を更に備える、半導体装置の製造方法。
【請求項10】
請求項６に記載の半導体装置の製造方法において、
前記第１絶縁膜および前記第２保護膜は、酸化シリコン膜であり、
前記（ｋ）工程は、フッ酸を含む溶液を用いた等方性エッチング処理によって行われる、半導体装置の製造方法。
前記第１絶縁膜および前記第２保護膜は、酸化シリコン膜であり、
前記（ｋ）工程は、フッ酸を含む溶液を用いた等方性エッチング処理によって行われる、半導体装置の製造方法。
【請求項11】
請求項１０に記載の半導体装置の製造方法において、
前記（ｆ）工程で形成された前記第２保護膜の厚さは、前記（ｋ）工程で前記等方性エッチング処理によってエッチングされる酸化シリコン膜の厚さよりも薄い、半導体装置の製造方法。
前記（ｆ）工程で形成された前記第２保護膜の厚さは、前記（ｋ）工程で前記等方性エッチング処理によってエッチングされる酸化シリコン膜の厚さよりも薄い、半導体装置の製造方法。
【請求項12】
請求項６に記載の半導体装置の製造方法において、
（ｐ）前記（ｎ）工程後、前記半導体基板の前記上面上に、前記フィールドプレート電極のうち前記引き出し部を選択的に開口するパターンを有する第２レジストパターンを形成する工程、
（ｑ）前記（ｐ）工程後、前記第２レジストパターンをマスクとして、前記ゲート絶縁膜および前記第２絶縁膜がエッチングされ難く、且つ、前記第２導電性膜がエッチングされ易い条件下で、エッチング処理を行う工程、
を更に備える、半導体装置の製造方法。
（ｐ）前記（ｎ）工程後、前記半導体基板の前記上面上に、前記フィールドプレート電極のうち前記引き出し部を選択的に開口するパターンを有する第２レジストパターンを形成する工程、
（ｑ）前記（ｐ）工程後、前記第２レジストパターンをマスクとして、前記ゲート絶縁膜および前記第２絶縁膜がエッチングされ難く、且つ、前記第２導電性膜がエッチングされ易い条件下で、エッチング処理を行う工程、
を更に備える、半導体装置の製造方法。
【請求項13】
（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、
（ｂ）前記（ａ）工程後、前記半導体基板の前記上面から所定の深さに達するように、前記半導体基板に、トレンチを形成する工程、
（ｃ）前記（ｂ）工程後、前記半導体基板の前記上面上および前記トレンチの内部に、第１絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後、前記トレンチの前記内部を埋め込むように、前記第１絶縁膜上に第１導電性膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記トレンチの外部の前記第１導電性膜を除去することで、前記トレンチの前記内部に残された前記第１導電性膜をフィールドプレート電極として形成する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板の前記上面上に、前記フィールドプレート電極の一部を覆い、且つ、前記フィールドプレート電極の他部を開口するパターンを有するマスク層を形成する工程、
（ｇ）前記（ｆ）工程後、前記マスク層をマスクとして、前記フィールドプレート電極の前記一部が引き出し部として残されるように、前記フィールドプレート電極の前記他部を選択的に後退させる工程、
（ｈ）前記（ｇ）工程後、前記マスク層をマスクとして、前記マスク層から露出している前記半導体基板の前記上面上の前記第１絶縁膜を除去すると共に、前記マスク層から露出している前記第１絶縁膜の上面の位置が前記フィールドプレート電極の上面の位置よりも低くなるように、前記トレンチの前記内部の前記第１絶縁膜を後退させる工程、
を備える、半導体装置の製造方法。
（ｂ）前記（ａ）工程後、前記半導体基板の前記上面から所定の深さに達するように、前記半導体基板に、トレンチを形成する工程、
（ｃ）前記（ｂ）工程後、前記半導体基板の前記上面上および前記トレンチの内部に、第１絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後、前記トレンチの前記内部を埋め込むように、前記第１絶縁膜上に第１導電性膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記トレンチの外部の前記第１導電性膜を除去することで、前記トレンチの前記内部に残された前記第１導電性膜をフィールドプレート電極として形成する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板の前記上面上に、前記フィールドプレート電極の一部を覆い、且つ、前記フィールドプレート電極の他部を開口するパターンを有するマスク層を形成する工程、
（ｇ）前記（ｆ）工程後、前記マスク層をマスクとして、前記フィールドプレート電極の前記一部が引き出し部として残されるように、前記フィールドプレート電極の前記他部を選択的に後退させる工程、
（ｈ）前記（ｇ）工程後、前記マスク層をマスクとして、前記マスク層から露出している前記半導体基板の前記上面上の前記第１絶縁膜を除去すると共に、前記マスク層から露出している前記第１絶縁膜の上面の位置が前記フィールドプレート電極の上面の位置よりも低くなるように、前記トレンチの前記内部の前記第１絶縁膜を後退させる工程、
を備える、半導体装置の製造方法。
【請求項14】
請求項１３に記載の半導体装置の製造方法において、
（ｉ）前記（ｈ）工程後、前記マスク層を除去する工程、
（ｊ）前記（ｉ）工程後、前記第１絶縁膜上に位置する前記トレンチの前記内部に、ゲート絶縁膜を形成すると共に、前記第１絶縁膜から露出している前記フィールドプレート電極を覆うように、第２絶縁膜を形成する工程、
（ｋ）前記（ｊ）工程後、前記トレンチの前記内部を埋め込むように、前記ゲート絶縁膜上、前記第２絶縁膜上および前記第１絶縁膜上に、第２導電性膜を形成する工程、
（ｌ）前記（ｋ）工程後、前記トレンチの前記外部の前記第２導電性膜を除去することで、前記フィールドプレート電極上において前記トレンチの前記内部に残された前記第２導電性膜をゲート電極として形成する工程、
を更に備え、
前記マスク層は、第１レジストパターンであり、
前記引き出し部に接している前記第１絶縁膜上および前記第２絶縁膜上に、前記（ｋ）工程で形成された前記第２導電性膜は、前記（ｌ）工程で除去される、半導体装置の製造方法。
（ｉ）前記（ｈ）工程後、前記マスク層を除去する工程、
（ｊ）前記（ｉ）工程後、前記第１絶縁膜上に位置する前記トレンチの前記内部に、ゲート絶縁膜を形成すると共に、前記第１絶縁膜から露出している前記フィールドプレート電極を覆うように、第２絶縁膜を形成する工程、
（ｋ）前記（ｊ）工程後、前記トレンチの前記内部を埋め込むように、前記ゲート絶縁膜上、前記第２絶縁膜上および前記第１絶縁膜上に、第２導電性膜を形成する工程、
（ｌ）前記（ｋ）工程後、前記トレンチの前記外部の前記第２導電性膜を除去することで、前記フィールドプレート電極上において前記トレンチの前記内部に残された前記第２導電性膜をゲート電極として形成する工程、
を更に備え、
前記マスク層は、第１レジストパターンであり、
前記引き出し部に接している前記第１絶縁膜上および前記第２絶縁膜上に、前記（ｋ）工程で形成された前記第２導電性膜は、前記（ｌ）工程で除去される、半導体装置の製造方法。
【請求項15】
請求項１４に記載の半導体装置の製造方法において、
前記第１絶縁膜は、酸化シリコン膜であり、
前記（ｈ）工程は、フッ酸を含む溶液を用いた等方性エッチング処理によって行われる、半導体装置の製造方法。
前記第１絶縁膜は、酸化シリコン膜であり、
前記（ｈ）工程は、フッ酸を含む溶液を用いた等方性エッチング処理によって行われる、半導体装置の製造方法。
【請求項16】
請求項１４に記載の半導体装置の製造方法において、
（ｍ）前記（ｌ）工程後、前記半導体基板の前記上面上に、前記フィールドプレート電極のうち前記引き出し部を選択的に開口するパターンを有する第２レジストパターンを形成する工程、
（ｎ）前記（ｍ）工程後、前記第２レジストパターンをマスクとして、前記ゲート絶縁膜および前記第２絶縁膜がエッチングされ難く、且つ、前記第２導電性膜がエッチングされ易い条件下で、エッチング処理を行う工程、
を更に備える、半導体装置の製造方法。
（ｍ）前記（ｌ）工程後、前記半導体基板の前記上面上に、前記フィールドプレート電極のうち前記引き出し部を選択的に開口するパターンを有する第２レジストパターンを形成する工程、
（ｎ）前記（ｍ）工程後、前記第２レジストパターンをマスクとして、前記ゲート絶縁膜および前記第２絶縁膜がエッチングされ難く、且つ、前記第２導電性膜がエッチングされ易い条件下で、エッチング処理を行う工程、
を更に備える、半導体装置の製造方法。
【請求項17】
請求項１３に記載の半導体装置の製造方法において、
（ｉ）前記（ｈ）工程後、前記第１絶縁膜上に位置する前記トレンチの前記内部に、ゲート絶縁膜を形成すると共に、前記第１絶縁膜から露出している前記フィールドプレート電極を覆うように、第２絶縁膜を形成する工程、
（ｊ）前記（ｉ）工程後、前記トレンチの前記内部を埋め込むように、前記ゲート絶縁膜上、前記第２絶縁膜上、前記第１絶縁膜上および前記マスク層上に、第２導電性膜を形成する工程、
（ｋ）前記（ｊ）工程後、前記トレンチの外部の前記第２導電性膜を除去することで、前記フィールドプレート電極上において前記トレンチの前記内部に残された前記第２導電性膜をゲート電極として形成する工程、
（ｌ）前記（ｋ）工程後、前記マスク層を除去する工程、
を更に備え、
前記マスク層は、前記第１絶縁膜、前記第２絶縁膜、前記ゲート絶縁膜、前記第１導電性膜および前記第２導電性膜と異なる材料からなる絶縁膜であり、
前記引き出し部に接している前記マスク層上に、前記（ｊ）工程で形成された前記第２導電性膜は、前記（ｋ）工程で除去される、半導体装置の製造方法。
（ｉ）前記（ｈ）工程後、前記第１絶縁膜上に位置する前記トレンチの前記内部に、ゲート絶縁膜を形成すると共に、前記第１絶縁膜から露出している前記フィールドプレート電極を覆うように、第２絶縁膜を形成する工程、
（ｊ）前記（ｉ）工程後、前記トレンチの前記内部を埋め込むように、前記ゲート絶縁膜上、前記第２絶縁膜上、前記第１絶縁膜上および前記マスク層上に、第２導電性膜を形成する工程、
（ｋ）前記（ｊ）工程後、前記トレンチの外部の前記第２導電性膜を除去することで、前記フィールドプレート電極上において前記トレンチの前記内部に残された前記第２導電性膜をゲート電極として形成する工程、
（ｌ）前記（ｋ）工程後、前記マスク層を除去する工程、
を更に備え、
前記マスク層は、前記第１絶縁膜、前記第２絶縁膜、前記ゲート絶縁膜、前記第１導電性膜および前記第２導電性膜と異なる材料からなる絶縁膜であり、
前記引き出し部に接している前記マスク層上に、前記（ｊ）工程で形成された前記第２導電性膜は、前記（ｋ）工程で除去される、半導体装置の製造方法。
【請求項18】
請求項１７に記載の半導体装置の製造方法において、
前記第１絶縁膜は、酸化シリコン膜であり、
前記（ｈ）工程は、フッ酸を含む溶液を用いた等方性エッチング処理によって行われる、半導体装置の製造方法。
前記第１絶縁膜は、酸化シリコン膜であり、
前記（ｈ）工程は、フッ酸を含む溶液を用いた等方性エッチング処理によって行われる、半導体装置の製造方法。
【請求項19】
請求項１７に記載の半導体装置の製造方法において、
（ｍ）前記（ｋ）工程と前記（ｌ）工程との間で、前記半導体基板の前記上面上に、前記フィールドプレート電極のうち前記引き出し部を選択的に開口するパターンを有するレジストパターンを形成する工程、
（ｎ）前記（ｍ）工程後、前記レジストパターンをマスクとして、前記ゲート絶縁膜、前記第２絶縁膜および前記マスク層がエッチングされ難く、且つ、前記第２導電性膜がエッチングされ易い条件下で、エッチング処理を行う工程、
を更に備える、半導体装置の製造方法。
（ｍ）前記（ｋ）工程と前記（ｌ）工程との間で、前記半導体基板の前記上面上に、前記フィールドプレート電極のうち前記引き出し部を選択的に開口するパターンを有するレジストパターンを形成する工程、
（ｎ）前記（ｍ）工程後、前記レジストパターンをマスクとして、前記ゲート絶縁膜、前記第２絶縁膜および前記マスク層がエッチングされ難く、且つ、前記第２導電性膜がエッチングされ易い条件下で、エッチング処理を行う工程、
を更に備える、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、特に、トレンチの内部にゲート電極およびフィールドプレート電極を備えた半導体装置の製造方法に関する。
【背景技術】
【0002】
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のような半導体素子を備えた半導体装置では、トレンチの内部にゲート電極が埋め込まれたトレンチゲート構造が適用されている。トレンチゲート構造の一種として、トレンチの下部にフィールドプレート電極を形成し、トレンチの上部にゲート電極を形成したスプリットゲート構造がある。フィールドプレート電極には、ソース電極からソース電位が供給される。このフィールドプレート電極によってドリフト領域に空乏層を広げることで、ドリフト領域を高濃度化することが可能となり、ドリフト領域の低抵抗化が可能となる。
【0003】
例えば、特許文献１には、スプリットゲート構造のＭＯＳＦＥＴが開示されている。特許文献１のフィールドプレート電極およびゲート電極は、以下のように形成される。まず、トレンチの内部にフィールドプレート電極を形成した後、フィールドプレート電極の上面を後退させる。次に、フィールドプレート電極上のトレンチの内部を埋め込むように、半導体基板上に、ゲート電極用の導電性膜を堆積する。次に、上記導電性膜に対して異方性エッチング処理を行うことで、トレンチの上部にゲート電極が形成される。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１１－１９９１０９号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
図５０は、本願発明者らが特許文献１などを基にして検討を行った検討例の半導体装置を示している。フィールドプレート電極ＦＰは、ソース電極と電気的に接続するために、引き出し部ＦＰａを含んでいる。引き出し部ＦＰａのフィールドプレート電極ＦＰは、トレンチＴＲ１の下部だけでなく、トレンチＴＲ１の上部にも形成されている。
【0006】
フィールドプレート電極ＦＰは、トレンチＴＲ１の内部に厚い絶縁膜ＩＦ１を介して形成される。次に、フィールドプレート電極ＦＰの一部を除去することで、このフィールドプレート電極ＦＰをトレンチＴＲ１の上部からトレンチＴＲ１の下部に向かって後退させるが、フィールドプレート電極ＦＰの他の部分が引き出し部ＦＰａとして残される。次に、絶縁膜ＩＦ１の一部を除去することで、この絶縁膜ＩＦ１をトレンチＴＲ１の上部からトレンチＴＲ１の下部に向かって後退させる。次に、絶縁膜ＩＦ１上のトレンチＴＲ１の内部にゲート絶縁膜ＧＩを形成すると共に、絶縁膜ＩＦ１から露出しているフィールドプレート電極ＦＰを覆うように、絶縁膜ＩＦ２を形成する。次に、ゲート電極用の導電性膜ＣＦ２を堆積する。
【0007】
次に、導電性膜ＣＦ２に対して異方性エッチング処理を行うことで、トレンチＴＲ１の上部にゲート電極が形成される。この際、引き出し部ＦＰａの側面に、導電性膜ＣＦ２の残渣ＲＳが残される場合がある。ＭＯＳＦＥＴの動作時には、引き出し部ＦＰａには、例えば０Ｖのソース電位Ｖｓが供給され、ドリフト領域ＮＶ（半導体基板ＳＵＢ）には、例えば１００Ｖのドレイン電位Ｖｄが供給される。
【0008】
通常は、引き出し部ＦＰａとドリフト領域ＮＶとの間の絶縁耐圧は、絶縁膜ＩＦ１の厚さによって維持される。しかし、電気的にフローティング状態の残渣ＲＳが存在していると、引き出し部ＦＰａと残渣ＲＳとの間の容量（図５０を参照）、および、残渣ＲＳとドリフト領域ＮＶとの間の容量（図５０を参照）によって、直列容量が構成される。この直列容量に１００Ｖの電圧が掛かるので、引き出し部ＦＰａとドリフト領域ＮＶとの間の絶縁耐圧が、維持できなくなるという問題がある。
【0009】
特に、絶縁耐圧の向上のために絶縁膜ＩＦ１の厚さを厚くすると、絶縁膜ＩＦ１を後退させるための等方性エッチング処理の時間を長くする必要があるので、より深い位置まで残渣ＲＳが形成され易くなる。また、ゲート絶縁膜ＧＩと絶縁膜ＩＦ２との間のスペースも広くなるので、より大きな残渣ＲＳが形成され易くなる。
【0010】
本願の主な目的は、このような残渣ＲＳの発生を抑制し、半導体装置の信頼性を向上させることにある。その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
【0011】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0012】
一実施の形態に係る半導体装置の製造方法は、（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、（ｂ）前記（ａ）工程後、前記半導体基板の前記上面から前記半導体基板の前記下面に向かって所定の深さに達するように、前記半導体基板にトレンチを形成する工程、（ｃ）前記（ｂ）工程後、前記半導体基板の前記上面上および前記トレンチの内部に、第１絶縁膜を形成する工程、（ｄ）前記（ｃ）工程後、前記トレンチの前記内部を埋め込むように、前記第１絶縁膜上に第１導電性膜を形成する工程、（ｅ）前記（ｄ）工程後、前記トレンチの外部に位置する前記第１導電性膜を除去することで、前記トレンチの前記内部に残された前記第１導電性膜をフィールドプレート電極として形成する工程、（ｆ）前記（ｅ）工程後、前記フィールドプレート電極の一部が引き出し部として残されるように、前記フィールドプレート電極の他部を選択的に除去する工程、（ｇ）前記（ｆ）工程後、前記半導体基板の前記上面上に位置する前記第１絶縁膜を除去すると共に、断面視において前記トレンチの前記内部に位置する前記第１絶縁膜の上面の位置が前記フィールドプレート電極の上面の位置よりも低くなるように、前記トレンチの前記内部に位置する前記第１絶縁膜を前記トレンチの底部に向かって後退させる工程、（ｈ）前記（ｇ）工程後、前記フィールドプレート電極および前記第１絶縁膜を覆うように、前記半導体基板の前記上面上および前記トレンチの前記内部に、第１保護膜を形成する工程、（ｉ）前記（ｈ）工程後、前記半導体基板の前記上面上の前記第１保護膜を除去すると共に、前記第１保護膜の上面の位置が前記フィールドプレート電極の前記上面の位置よりも低くなるように、前記トレンチの前記内部の前記第１保護膜を前記トレンチの前記底部に向かって後退させる工程、（ｊ）前記（ｉ）工程後、前記第１保護膜上に位置する前記トレンチの前記内部にゲート絶縁膜を形成すると共に、前記第１保護膜から露出している前記フィールドプレート電極を覆うように第２絶縁膜を形成する工程、（ｋ）前記（ｊ）工程後、前記トレンチの前記内部を埋め込むように、前記ゲート絶縁膜上、前記第２絶縁膜上および前記第１保護膜上に、第２導電性膜を形成する工程、（ｌ）前記（ｋ）工程後、前記トレンチの前記外部に位置する前記第２導電性膜を除去することで、前記フィールドプレート電極上において前記トレンチの前記内部に残された前記第２導電性膜をゲート電極として形成する工程、を備える。前記引き出し部に接している前記第１保護膜上および前記第２絶縁膜上に、前記（ｋ）工程で形成された前記第２導電性膜は、前記（ｌ）工程によって除去される。
【0013】
一実施の形態に係る半導体装置の製造方法は、（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、（ｂ）前記（ａ）工程後、前記半導体基板の前記上面から所定の深さに達するように、前記半導体基板に、トレンチを形成する工程、（ｃ）前記（ｂ）工程後、前記半導体基板の前記上面上および前記トレンチの内部に、第１絶縁膜を形成する工程、（ｄ）前記（ｃ）工程後、前記トレンチの前記内部を埋め込むように、前記第１絶縁膜上に第１導電性膜を形成する工程、（ｅ）前記（ｄ）工程後、前記トレンチの外部の前記第１導電性膜を除去することで、前記トレンチの前記内部に残された前記第１導電性膜をフィールドプレート電極として形成する工程、（ｆ）前記（ｅ）工程後、前記フィールドプレート電極および前記半導体基板の前記上面上の前記第１絶縁膜を覆うように、第２保護膜を形成する工程、（ｇ）前記（ｆ）工程後、前記第２保護膜上に、前記フィールドプレート電極の一部を覆い、且つ、前記フィールドプレート電極の他部を開口するパターンを有する第１レジストパターンを形成する工程、（ｈ）前記（ｇ）工程後、前記第１レジストパターンをマスクとして異方性エッチング処理を行うことで、前記フィールドプレート電極の前記他部上に形成されている前記第２保護膜を除去する工程、（ｉ）前記（ｈ）工程後、前記第１レジストパターンをマスクとして異方性エッチング処理を行うことで、前記フィールドプレート電極の前記一部が引き出し部として残されるように、前記フィールドプレート電極の前記他部を選択的に後退させる工程、（ｊ）前記（ｉ）工程後、前記第１レジストパターンを除去する工程、（ｋ）前記（ｊ）工程後、前記引き出し部上に形成されている前記第２保護膜、および、前記半導体基板の前記上面上の前記第１絶縁膜を除去すると共に、前記第１絶縁膜の上面の位置が前記フィールドプレート電極の上面の位置よりも低くなるように、前記トレンチの前記内部の前記第１絶縁膜を後退させる工程、（ｌ）前記（ｋ）工程後、前記第１絶縁膜上に位置する前記トレンチの前記内部に、ゲート絶縁膜を形成すると共に、前記第１絶縁膜から露出している前記フィールドプレート電極を覆うように、第２絶縁膜を形成する工程、（ｍ）前記（ｌ）工程後、前記トレンチの前記内部を埋め込むように、前記ゲート絶縁膜上、前記第２絶縁膜上および前記第１絶縁膜上に、第２導電性膜を形成する工程、（ｎ）前記（ｍ）工程後、前記トレンチの前記外部の前記第２導電性膜を除去することで、前記フィールドプレート電極上において前記トレンチの前記内部に残された前記第２導電性膜をゲート電極として形成する工程、を備える。前記引き出し部に接している前記第１絶縁膜上および前記第２絶縁膜上に、前記（ｍ）工程で形成された前記第２導電性膜は、前記（ｎ）工程で除去される。
【0014】
一実施の形態に係る半導体装置の製造方法は、（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、（ｂ）前記（ａ）工程後、前記半導体基板の前記上面から所定の深さに達するように、前記半導体基板に、トレンチを形成する工程、（ｃ）前記（ｂ）工程後、前記半導体基板の前記上面上および前記トレンチの内部に、第１絶縁膜を形成する工程、（ｄ）前記（ｃ）工程後、前記トレンチの前記内部を埋め込むように、前記第１絶縁膜上に第１導電性膜を形成する工程、（ｅ）前記（ｄ）工程後、前記トレンチの外部の前記第１導電性膜を除去することで、前記トレンチの前記内部に残された前記第１導電性膜をフィールドプレート電極として形成する工程、（ｆ）前記（ｅ）工程後、前記半導体基板の前記上面上に、前記フィールドプレート電極の一部を覆い、且つ、前記フィールドプレート電極の他部を開口するパターンを有するマスク層を形成する工程、（ｇ）前記（ｆ）工程後、前記マスク層をマスクとして、前記フィールドプレート電極の前記一部が引き出し部として残されるように、前記フィールドプレート電極の前記他部を選択的に後退させる工程、（ｈ）前記（ｇ）工程後、前記マスク層をマスクとして、前記マスク層から露出している前記半導体基板の前記上面上の前記第１絶縁膜を除去すると共に、前記マスク層から露出している前記第１絶縁膜の上面の位置が前記フィールドプレート電極の上面の位置よりも低くなるように、前記トレンチの前記内部の前記第１絶縁膜を後退させる工程、を備える。
【発明の効果】
【0015】
一実施の形態によれば、半導体装置の信頼性を向上できる。
【図面の簡単な説明】
【0016】
【図1】実施の形態１における半導体装置を示す平面図である。
【図2】実施の形態１における半導体装置を示す要部平面図である。
【図3】実施の形態１における半導体装置を示す要部平面図である。
【図4】実施の形態１におけるフィールドプレート電極およびゲート電極のレイアウトを示す平面図である。
【図5】実施の形態１における半導体装置を示す断面図である。
【図6】実施の形態１における半導体装置の製造工程を示す断面図である。
【図22】実施の形態２における半導体装置の製造工程を示す断面図である。
【図26】実施の形態２における半導体装置を示す断面図である。
【図27】変形例１における半導体装置の製造工程を示す断面図である。
【図28】変形例１における半導体装置を示す断面図である。
【図29】変形例１における半導体装置を示す要部平面図である。
【図30】実施の形態３における半導体装置の製造工程を示す断面図である。
【図35】変形例２における半導体装置の製造工程を示す断面図である。
【図42】実施の形態４における半導体装置の製造工程を示す断面図である。
【図45】変形例３における半導体装置の製造工程を示す断面図である。
【図50】検討例における半導体装置を示す断面図である。
【発明を実施するための形態】
【0017】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0018】
また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面図」または「平面視」などの表現は、Ｘ方向およびＹ方向によって構成される面を「平面」とし、この「平面」をＺ方向から見ることを意味する。
【0019】
（実施の形態１）
＜半導体装置の構造＞
以下に図１～図５を用いて、実施の形態１における半導体装置１００について説明する。半導体装置１００は、半導体素子としてトレンチゲート構造のＭＯＳＦＥＴを含む。実施の形態１のＭＯＳＦＥＴは、ゲート電極ＧＥおよびフィールドプレート電極ＦＰを備えたスプリットゲート構造を成している。
＜半導体装置の構造＞
以下に図１～図５を用いて、実施の形態１における半導体装置１００について説明する。半導体装置１００は、半導体素子としてトレンチゲート構造のＭＯＳＦＥＴを含む。実施の形態１のＭＯＳＦＥＴは、ゲート電極ＧＥおよびフィールドプレート電極ＦＰを備えたスプリットゲート構造を成している。
【0020】
図１は、半導体装置１００である半導体チップの平面図である。図２は、図１に示される領域１Ａを拡大した要部平面図である。図３は、図２の下方の構造体を示し、主に、半導体基板ＳＵＢに形成されたトレンチゲート構造を示している。また、図２に示される孔ＣＨ１～ＣＨ３の位置は、図３に示される孔ＣＨ１～ＣＨ３の位置と一致している。図４は、フィールドプレート電極ＦＰおよびゲート電極ＧＥのレイアウトを示す平面図である。図５は、図２および図３に示されるＡ－Ａ線およびＢ－Ｂ線に沿った断面図である。
【0021】
図１は、主に半導体基板ＳＵＢの上方に形成される配線パターンを示している。半導体装置１００は、セル領域ＣＲと、平面視においてセル領域ＣＲを囲む外周領域ＯＲとを有する。セル領域ＣＲには、複数のＭＯＳＦＥＴのような主要な半導体素子が形成される。外周領域ＯＲは、ゲート電極ＧＥにゲート配線ＧＷを接続させるため、および、ターミネーション領域として機能する外周トレンチＴＲ２を形成するため等に用いられる。
【0022】
図１および図２に示されるように、セル領域ＣＲの大部分は、ソース電極ＳＥで覆われている。平面視において、ゲート配線ＧＷは、ソース電極ＳＥを囲んでいる。また、ここでは図示していないが、ソース電極ＳＥおよびゲート配線ＧＷは、ポリイミド膜のような保護膜で覆われている。上記保護膜の一部には開口部が設けられ、その開口部で露出しているソース電極ＳＥおよびゲート配線ＧＷが、ソースパッドＳＰおよびゲートパッドＧＰになる。ソースパッドＳＰ上およびゲートパッドＧＰ上に、外部接続用部材が接続されることで、半導体装置１００が、他の半導体チップ、リードフレームまたは配線基板などに電気的に接続される。なお、外部接続用部材は、例えば、アルミニウム、金または銅からなるワイヤであるか、銅板からなるクリップなどである。
【0023】
図３に示されるように、セル領域ＣＲの半導体基板ＳＵＢには、複数のトレンチＴＲ１が形成されている。複数のトレンチＴＲ１は、ストライプ状に形成され、それぞれＹ方向に延在し、Ｘ方向において互いに隣接している。
【0024】
図５（図２および図３に示されるＡ－Ａ線に沿った断面図）に示されるように、トレンチＴＲ１の内部において、トレンチＴＲ１の下部にはフィールドプレート電極ＦＰが形成され、トレンチＴＲ１の上部にはゲート電極ＧＥが形成されている。フィールドプレート電極ＦＰおよびゲート電極ＧＥは、トレンチＴＲ１に沿って、Ｙ方向に延在している。
【0025】
図５（図２および図３に示されるＢ－Ｂ線に沿った断面図）に示されるように、フィールドプレート電極ＦＰの一部は、引き出し部ＦＰａを成している。引き出し部ＦＰａを構成するフィールドプレート電極ＦＰは、トレンチＴＲ１の内部において、トレンチＴＲ１の下部だけでなく、トレンチＴＲ１の上部にも形成されている。
【0026】
外周領域ＯＲの半導体基板ＳＵＢには、外周トレンチＴＲ２が形成されている。外周トレンチＴＲ２は、セル領域ＣＲを囲むように、Ｙ方向およびＸ方向に延在している。トレンチＴＲ２の幅は、トレンチＴＲ１と同様である。トレンチＴＲ２の内部には、フィールドプレート電極ＦＰ（引き出し部ＦＰａ）が形成されている。
【0027】
セル領域ＣＲにおいて、引き出し部ＦＰａ上には、孔ＣＨ３が形成されている。引き出し部ＦＰａは、孔ＣＨ３を介してソース電極ＳＥに電気的に接続される。外周領域ＯＲにおいて、ゲート電極ＧＥ上には、孔ＣＨ２が形成されている。ゲート電極ＧＥは、孔ＣＨ２を介してゲート配線ＧＷに電気的に接続される。また、外周領域ＯＲにおいて、フィールドプレート電極ＦＰの一部上には、孔ＣＨ３が形成されている。フィールドプレート電極ＦＰは、孔ＣＨ３を介してソース電極ＳＥに電気的に接続される。
【0028】
図５に示されるように、トレンチＴＲ１では、ゲート電極ＧＥと、フィールドプレート電極ＦＰの引き出し部ＦＰａとが、半導体基板ＳＵＢから露出している。トレンチＴＲ２では、フィールドプレート電極ＦＰが、半導体基板ＳＵＢから露出している。図４は、露出しているフィールドプレート電極ＦＰおよびゲート電極ＧＥの全体的なレイアウトを示している。図４では、露出しているフィールドプレート電極ＦＰが実線で示され、露出しているゲート電極ＧＥが破線で示されている。
【0029】
以下に図５を用いて、半導体装置１００の断面構造について説明する。
【0030】
なお、実施の形態１では、図２および図３に示されるＣ－Ｃ線に沿った断面図は、トレンチの符号ＴＲ２が異なるという点以外、Ｂ－Ｂ線に沿った断面図と同じである。従って、以下ではＢ－Ｂ線に沿った断面図の説明を、Ｃ－Ｃ線に沿った断面図の説明と兼ねる。
【0031】
図５に示されるように、半導体装置１００は、上面ＴＳおよび下面ＢＳを有するｎ型の半導体基板ＳＵＢを備える。半導体基板ＳＵＢは、ｎ型のシリコンからなる。半導体基板ＳＵＢは、低濃度のｎ型のドリフト領域ＮＶを有する。本実施の形態では、ｎ型の半導体基板ＳＵＢ自体が、ドリフト領域ＮＶを構成している。なお、半導体基板ＳＵＢは、ｎ型のシリコン基板と、上記シリコン基板上に、エピタキシャル成長法によって燐（Ｐ）を導入しながら成長させたｎ型の半導体層との積層体であってもよい。その場合、低濃度のｎ型の半導体層がドリフト領域ＮＶを構成し、高濃度のｎ型のシリコン基板がドレイン領域ＮＤを構成する。
【0032】
図５に示されるように、半導体基板ＳＵＢの下部には、ｎ型のドレイン領域ＮＤが形成されている。ドレイン領域ＮＤは、ドリフト領域ＮＶよりも高い不純物濃度を有している。半導体基板ＳＵＢの下面ＢＳ下には、ドレイン電極ＤＥが形成されている。ドレイン電極ＤＥは、例えばアルミニウム膜、チタン膜、ニッケル膜、金膜若しくは銀膜のような単層の金属膜、または、これらの金属膜を適宜積層させた積層膜からなる。ドレイン領域ＮＤおよびドレイン電極ＤＥは、セル領域ＣＲおよび外周領域ＯＲに渡って形成されている。半導体基板ＳＵＢ（ドレイン領域ＮＤ、ドリフト領域ＮＶ）には、ドレイン電極ＤＥからドレイン電位が供給される。
【0033】
半導体基板ＳＵＢには、半導体基板ＳＵＢの上面ＴＳから半導体基板ＳＵＢの下面ＢＳに向かって所定の深さに達する複数のトレンチＴＲ１が形成されている。各トレンチＴＲ１の深さは、例えば５μｍ以上且つ７μｍ以下である。トレンチＴＲ１の内部において、トレンチＴＲ１の下部には、絶縁膜ＩＦ１および保護膜ＰＦ１を介してフィールドプレート電極ＦＰが形成されている。また、トレンチＴＲ１の内部において、トレンチＴＲ１の上部には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。フィールドプレート電極ＦＰおよびゲート電極ＧＥは、それぞれ、例えばｎ型の不純物が導入された多結晶シリコン膜からなる。
【0034】
絶縁膜ＩＦ１の上面の位置は、フィールドプレート電極ＦＰの上面の位置よりも低くなっている。保護膜ＰＦ１は、絶縁膜ＩＦ１上のトレンチＴＲ１の内部に形成されている。ゲート絶縁膜ＧＩは、保護膜ＰＦ１上のトレンチＴＲ１の内部に形成されている。保護膜ＰＦ１から露出しているフィールドプレート電極ＦＰを覆うように、絶縁膜ＩＦ２が形成されている。また、ゲート電極ＧＥは、保護膜ＰＦ１から露出しているフィールドプレート電極ＦＰと半導体基板ＳＵＢとの間にも、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ２を介して形成されている。
【0035】
絶縁膜ＩＦ１および保護膜ＰＦ１は、半導体基板ＳＵＢとフィールドプレート電極ＦＰとの間に形成されている。絶縁膜ＩＦ２は、ゲート電極ＧＥとフィールドプレート電極ＦＰとの間に形成されている。ゲート絶縁膜ＧＩは、半導体基板ＳＵＢとゲート電極ＧＥとの間に形成されている。これらの膜によって、半導体基板ＳＵＢ、ゲート電極ＧＥおよびフィールドプレート電極ＦＰは、互いに電気的に絶縁されている。また、ゲート電極ＧＥ上には、絶縁膜ＩＦ３が形成されている。絶縁膜ＩＦ３は、例えば酸化シリコン膜からなる。
【0036】
絶縁膜ＩＦ１、保護膜ＰＦ１、絶縁膜ＩＦ２およびゲート絶縁膜ＧＩは、例えば酸化シリコン膜からなる。絶縁膜ＩＦ１の厚さは、絶縁膜ＩＦ２およびゲート絶縁膜ＧＩの各々の厚さよりも厚くなっている。トレンチＴＲ１の内部において、絶縁膜ＩＦ１および保護膜ＰＦ１の各々の厚さは、例えば４００ｎｍ以上且つ６００ｎｍ以下である。また、トレンチＴＲ１の内部において、絶縁膜ＩＦ２およびゲート絶縁膜ＧＩの各々の厚さは、例えば５０ｎｍ以上且つ７０ｎｍ以下である。なお、これらの厚さは、Ｘ方向における厚さである。
【0037】
図５に示されるように、半導体基板ＳＵＢの上部には、トレンチＴＲ１の深さよりも浅くなるように、ｐ型のボディ領域ＰＢが形成されている。ボディ領域ＰＢ内には、ｎ型のソース領域ＮＳが形成されている。ソース領域ＮＳは、ドリフト領域ＮＶよりも高い不純物濃度を有している。
【0038】
半導体基板ＳＵＢの上面ＴＳ上には、トレンチＴＲ１を覆うように、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜からなる。層間絶縁膜ＩＬの厚さは、例えば７００ｎｍ以上且つ９００ｎｍ以下である。
【0039】
層間絶縁膜ＩＬには、層間絶縁膜ＩＬおよびソース領域ＮＳを貫通し、且つ、ボディ領域ＰＢに達する孔ＣＨ１が形成されている。孔ＣＨ１の底部において、ボディ領域ＰＢには、高濃度拡散領域ＰＲが形成されている。高濃度拡散領域ＰＲは、ボディ領域ＰＢよりも高い不純物濃度を有する。
【0040】
層間絶縁膜ＩＬ上には、ソース電極ＳＥが形成されている。ソース電極ＳＥは、孔ＣＨ１を介してソース領域ＮＳ、ボディ領域ＰＢおよび高濃度拡散領域ＰＲに電気的に接続され、これらの不純物領域にソース電位を供給する。
【0041】
図５のＢ－Ｂ断面（図２および図３に示されるＢ－Ｂ線に沿った断面図）に示されるように、フィールドプレート電極ＦＰの一部は、フィールドプレート電極ＦＰの引き出し部ＦＰａを成している。引き出し部ＦＰａに接している絶縁膜ＩＦ１および保護膜ＰＦ１の各々の上面の位置は、引き出し部ＦＰａ以外のフィールドプレート電極ＦＰに接している絶縁膜ＩＦ１および保護膜ＰＦ１の各々の上面の位置よりも高くなっている。
【0042】
保護膜ＰＦ１から露出している引き出し部ＦＰａの側面には、絶縁膜ＩＦ２が形成されている。また、保護膜ＰＦ１上には、絶縁膜ＩＦ３が形成されている。なお、絶縁膜ＩＦ３は形成されていなくてもよい。また、引き出し部ＦＰａに隣接する半導体基板ＳＵＢにはボディ領域ＰＢが形成されているが、このボディ領域ＰＢ内には、ソース領域ＮＳは、形成されていない。
【0043】
層間絶縁膜ＩＬには、層間絶縁膜ＩＬを貫通し、且つ、引き出し部ＦＰａに達する孔ＣＨ３が形成されている。ソース電極ＳＥは、孔ＣＨ３を介して引き出し部ＦＰａに電気的に接続され、フィールドプレート電極ＦＰにソース電位を供給する。
【0044】
ここでは図示していないが、層間絶縁膜ＩＬには、層間絶縁膜ＩＬを貫通し、且つ、ゲート電極ＧＥに達する孔ＣＨ２が形成されている。ゲート配線ＧＷは、孔ＣＨ２を介してゲート電極ＧＥに電気的に接続され、ゲート電極ＧＥにゲート電位を供給する。
【0045】
孔ＣＨ１～ＣＨ３の内部には、プラグＰＧが埋め込まれている。プラグＰＧは、例えば、バリアメタル膜と、上記バリアメタル膜上に形成された導電性膜とからなる。上記バリアメタル膜は、チタン膜および窒化チタン膜の積層膜からなる。上記導電性膜は、例えばタングステン膜である。
【0046】
ソース電極ＳＥおよびゲート配線ＧＷは、例えば、バリアメタル膜と、上記バリアメタル膜上に形成された導電性膜とからなる。上記バリアメタル膜は、例えばチタンタングステン膜であり、上記導電性膜は、例えば銅またはシリコンが添加されたアルミニウム合金膜である。
【0047】
＜実施の形態１の主な特徴＞
実施の形態１では、図５０の検討例と異なり、絶縁膜ＩＦ１上に保護膜ＰＦ１が形成されている。より具体的には、断面視において、絶縁膜ＩＦ１と絶縁膜ＩＦ２との間に保護膜ＰＦ１が位置している。このため、断面視における引き出し部ＦＰａの上面と保護膜ＰＦ１の上面との間隔が、検討例における間隔よりも、近くなっている。例えば、断面視における引き出し部ＦＰａの上面から保護膜ＰＦ１の上面までの距離は、１００ｎｍ以下である。従って、ゲート電極ＧＥ用の導電性膜ＣＦ２をエッチングした際に、引き出し部ＦＰａの周囲に形成された導電性膜ＣＦ２が、除去される。
実施の形態１では、図５０の検討例と異なり、絶縁膜ＩＦ１上に保護膜ＰＦ１が形成されている。より具体的には、断面視において、絶縁膜ＩＦ１と絶縁膜ＩＦ２との間に保護膜ＰＦ１が位置している。このため、断面視における引き出し部ＦＰａの上面と保護膜ＰＦ１の上面との間隔が、検討例における間隔よりも、近くなっている。例えば、断面視における引き出し部ＦＰａの上面から保護膜ＰＦ１の上面までの距離は、１００ｎｍ以下である。従って、ゲート電極ＧＥ用の導電性膜ＣＦ２をエッチングした際に、引き出し部ＦＰａの周囲に形成された導電性膜ＣＦ２が、除去される。
【0048】
すなわち、絶縁膜ＩＦ２を介した引き出し部ＦＰａの側面上に、検討例のような残渣ＲＳが形成され難くなっている。このため、引き出し部ＦＰａとドリフト領域ＮＶとの間の絶縁耐圧が維持できるので、半導体装置１００の信頼性を向上させることができる。
【0049】
【0050】
まず、図６に示されるように、上面ＴＳおよび下面ＢＳを有するｎ型の半導体基板ＳＵＢを用意する。上述のように、半導体基板ＳＵＢは、ｎ型のシリコン基板と、エピタキシャル成長法によって上記シリコン基板上に形成されたｎ型の半導体層との積層体であってもよい。
【0051】
次に、図７に示されるように、半導体基板ＳＵＢの上面ＴＳから半導体基板ＳＵＢの下面ＢＳに向かって所定の深さに達するように、半導体基板ＳＵＢにトレンチＴＲ１を形成する。まず、半導体基板ＳＵＢ上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、例えば酸化シリコン膜を形成する。次に、フォトリソグラフィ技術および異方性エッチング処理によって、上記酸化シリコン膜をパターニングすることで、ハードマスクＨＭを形成する。次に、ハードマスクＨＭをマスクとして異方性エッチング処理を行うことで、半導体基板ＳＵＢにトレンチＴＲ１を形成する。その後、例えばフッ酸を含む溶液を用いたウェットエッチング処理によって、ハードマスクＨＭを除去する。
【0052】
次に、図８に示されるように、まず、トレンチＴＲ１の内部および半導体基板ＳＵＢの上面ＴＳ上に、絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、例えば熱酸化処理によって形成された酸化シリコン膜である。なお、絶縁膜ＩＦ１は、熱酸化処理によって形成された第１酸化シリコン膜と、上記第１酸化シリコン膜上に、ＣＶＤ法によって形成された第２酸化シリコン膜との積層膜であってもよい。
【0053】
次に、トレンチＴＲ１の内部を埋め込むように、例えばＣＶＤ法によって、絶縁膜ＩＦ１上に導電性膜ＣＦ１を形成する。導電性膜ＣＦ１は、例えばｎ型の多結晶シリコン膜である。トレンチＴＲ１の内部に導電性膜ＣＦ１を良好に埋め込むために、導電性膜ＣＦ１の成膜を、複数回（例えば、第１多結晶シリコン膜の成膜と、第２多結晶シリコン膜の成膜との２回）に分けて行ってもよい。
【0054】
次に、図９に示されるように、トレンチＴＲ１の外部に位置する導電性膜ＣＦ１を除去することで、トレンチＴＲ１の内部に残された導電性膜ＣＦ１をフィールドプレート電極ＦＰとして形成する。
【0055】
具体的には、まず、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いた研磨処理によって、トレンチＴＲ１の外部に形成されている導電性膜ＣＦ１を除去する。次に、例えばＳＦ６ガスを用いたエッチング処理を行うことで、トレンチＴＲ１の内部における導電性膜ＣＦ１の上面の位置をトレンチＴＲ１の底部に向かって（すなわち、図９に示す矢印の方向に）後退させる。これにより、トレンチＴＲ１の内部に残された導電性膜ＣＦ１をフィールドプレート電極ＦＰとして形成する。
【0056】
次に、図１０に示されるように、フィールドプレート電極ＦＰの一部が引き出し部ＦＰａとして残されるように、フィールドプレート電極ＦＰの他部を選択的に除去する。
【0057】
具体的には、まず、Ｂ－Ｂ断面に示されるように、引き出し部ＦＰａとなるフィールドプレート電極ＦＰの一部を選択的に覆うレジストパターンＲＰ１を形成する。次に、レジストパターンＲＰ１をマスクとして、例えばＳＦ６ガスを用いたエッチング処理を行うことで、引き出し部ＦＰａとならないフィールドプレート電極ＦＰの一部を除去する。すなわち、図１０のＡ－Ａ断面（図２および図３に示されるＡ－Ａ線に沿った断面図）に示されるように、引き出し部ＦＰａとならないフィールドプレート電極ＦＰの他部をトレンチＴＲ１の底部に向かって（すなわち、図１０に示す矢印の方向に）選択的に後退させる。後退させなかったフィールドプレート電極ＦＰの一部が引き出し部ＦＰａとなる。その後、アッシング処理によってレジストパターンＲＰ１を除去する。
【0058】
次に、図１１に示されるように、絶縁膜ＩＦ１に対してフッ酸を含む溶液を用いた等方性エッチング処理を行う。これにより、半導体基板ＳＵＢの上面ＴＳ上に位置する絶縁膜ＩＦ１を除去すると共に、断面視においてトレンチＴＲ１の内部に位置する絶縁膜ＩＦ１の上面の位置がフィールドプレート電極ＦＰの上面の位置よりも低くなるように、トレンチＴＲ１の内部に位置する絶縁膜ＩＦ１をトレンチＴＲ１の底部に向かって（すなわち、図１１に示す矢印の方向に）後退させる。
【0059】
この時点で、引き出し部ＦＰａ以外のフィールドプレート電極ＦＰに接している絶縁膜ＩＦ１の上面の位置は、引き出し部ＦＰａのフィールドプレート電極ＦＰに接している絶縁膜ＩＦ１の上面の位置よりも低くなっている。また、半導体基板ＳＵＢの上面ＴＳ上の絶縁膜ＩＦ１を除去したことで、引き出し部ＦＰａの上面の位置は、図１１のＢ－Ｂ断面に示されるように、半導体基板ＳＵＢの上面ＴＳの位置よりも高くなっている。
【0060】
次に、図１２に示されるように、フィールドプレート電極ＦＰおよび絶縁膜ＩＦ１を覆うように、例えばＣＶＤ法によって、半導体基板ＳＵＢの上面ＴＳ上およびトレンチＴＲ１の内部に、保護膜ＰＦ１を形成する。保護膜ＰＦ１は絶縁膜であり、例えば酸化シリコン膜である。
【0061】
また、半導体基板ＳＵＢの上面ＴＳ上に形成された保護膜ＰＦ１の厚さは、図８の工程で半導体基板ＳＵＢの上面ＴＳ上に形成された絶縁膜ＩＦ１の厚さよりも薄い。図８の上面ＴＳ上の絶縁膜ＩＦ１の厚さは、例えば４００ｎｍ以上且つ６００ｎｍ以下である。図１２の上面ＴＳ上の保護膜ＰＦ１の厚さは、例えば２００ｎｍ以上且つ３００ｎｍ以下である。
【0062】
次に、図１３に示されるように、保護膜ＰＦ１に対してフッ酸を含む溶液を用いた等方性エッチング処理を行う。これにより、半導体基板ＳＵＢの上面ＴＳ上に位置する保護膜ＰＦ１を除去すると共に、断面視においてトレンチＴＲ１の内部に位置する保護膜ＰＦ１の上面の位置がフィールドプレート電極ＦＰの上面の位置よりも低くなるように、トレンチＴＲ１の内部に位置する保護膜ＰＦ１をトレンチＴＲ１の底部に向かって（すなわち、図１３に示す矢印の方向に）後退させる。
【0063】
前述のように、図１２の工程で形成された保護膜ＰＦ１の厚さは図８の工程で形成された絶縁膜ＩＦ１の厚さよりも薄いので、図１３の等方性エッチング処理の時間は図１１の等方性エッチング処理の時間よりも短い。そのため、図１３のエッチング処理で除去する膜の量は、図１１のエッチング処理で除去する膜の量よりも調整（制御）し易い。従って、トレンチＴＲ１の内部において、保護膜ＰＦ１の後退量は、絶縁膜ＩＦ１の後退量よりも小さくなっている。そのため、Ｂ－Ｂ断面に示されるように、保護膜ＰＦ１の上面の位置を、半導体基板ＳＵＢの上面ＴＳの位置および引き出し部ＦＰａの上面の位置に、近づけることができる。この時点で、断面視における引き出し部ＦＰａの上面から保護膜ＰＦ１の上面までの距離は、１００ｎｍ以下である。
【0064】
次に、熱酸化処理を行うことで、図１４に示されるように、保護膜ＰＦ１上に位置するトレンチＴＲ１の内部にゲート絶縁膜ＧＩを形成すると共に、保護膜ＰＦ１から露出しているフィールドプレート電極ＦＰを覆うように絶縁膜ＩＦ２を形成する。
【0065】
次に、トレンチＴＲ１の内部を埋め込むように、例えばＣＶＤ法によって、ゲート絶縁膜ＧＩ上、絶縁膜ＩＦ２上および保護膜ＰＦ１上に、導電性膜ＣＦ２を形成する。導電性膜ＣＦ２は、例えばｎ型の多結晶シリコン膜である。
【0066】
次に、図１５に示されるように、導電性膜ＣＦ２に対してＣＭＰ法を用いた研磨処理を行う。これにより、導電性膜ＣＦ２の厚さが薄くなり、導電性膜ＣＦ２の上面が平坦化される。
【0067】
次に、図１６に示されるように、導電性膜ＣＦ２に対して異方性エッチング処理を行うことで、トレンチＴＲ１の外部に位置する導電性膜ＣＦ２を除去する。これにより、フィールドプレート電極ＦＰ上においてトレンチＴＲ１の内部に残された導電性膜ＣＦ２をゲート電極ＧＥとして形成する。
【0068】
なお、トレンチＴＲ１の外部の導電性膜ＣＦ２を完全に除去するために、異方性エッチング処理はオーバーエッチングで行われる。そのため、図１６のＡ－Ａ断面に示されるように、ゲート電極ＧＥの上面の位置は、半導体基板ＳＵＢの上面ＴＳの位置よりも若干低くなる。
【0069】
また、この異方性エッチング処理によって、引き出し部ＦＰａに接している保護膜ＰＦ１上および絶縁膜ＩＦ２上に形成されていた導電性膜ＣＦ２は、除去される。すなわち、前述のように、本実施の形態では、絶縁膜ＩＦ１上に保護膜ＰＦ１を予め形成しているので、図１６の工程の終了時に、絶縁膜ＩＦ２を介した引き出し部ＦＰａの側面上に、検討例のような残渣ＲＳは形成され難い。このため、引き出し部ＦＰａとドリフト領域ＮＶとの間の絶縁耐圧が維持できるので、半導体装置１００の信頼性を向上させることができる。
【0070】
次に、図１７に示されるように、トレンチＴＲ１を覆うように、例えばＣＶＤ法によって、半導体基板ＳＵＢの上面ＴＳ上およびゲート電極ＧＥ上に、絶縁膜ＩＦ３を形成する。
【0071】
次に、図１８に示されるように、絶縁膜ＩＦ３に対して異方性エッチング処理を行う。これにより、Ａ－Ａ断面に示されるように、ゲート電極ＧＥの一部の上面上には、トレンチＴＲ１の内部に位置するゲート絶縁膜ＧＩに接するように、絶縁膜ＩＦ３が残される。また、Ｂ－Ｂ断面に示されるように、絶縁膜ＩＦ２を介した引き出し部ＦＰａの側面上に、絶縁膜ＩＦ３が残される。また、この異方性エッチング処理によって、半導体基板ＳＵＢの上面ＴＳ上のゲート絶縁膜ＧＩ、および、引き出し部ＦＰａの上面上の絶縁膜ＩＦ２も除去される。なお、前述のように、トレンチＴＲ１の内部に位置するゲート絶縁膜ＧＩは、残存した絶縁膜ＩＦ３によって覆われているので、この異方性エッチング処理によって、半導体基板ＳＵＢの上面ＴＳ上に位置するゲート絶縁膜ＧＩは除去されるが、トレンチＴＲ１の内部に位置するゲート絶縁膜ＧＩは、Ａ－Ａ断面に示されるように、残存する。
【0072】
次に、図１９に示されるように、まず、フォトリソグラフィ技術およびイオン注入法によって、例えばホウ素（Ｂ）を導入することで、半導体基板ＳＵＢに、ｐ型のボディ領域ＰＢを選択的に形成する。ボディ領域ＰＢは、トレンチＴＲ１の深さよりも浅くなるように形成される。
【0073】
次に、フォトリソグラフィ技術およびイオン注入法によって、例えば砒素（Ａｓ）を導入することで、セル領域ＣＲのボディ領域ＰＢ内に、ｎ型のソース領域ＮＳを選択的に形成する。なお、引き出し部ＦＰａに隣接するボディ領域ＰＢ内には、ソース領域ＮＳを形成しない。その後、半導体基板ＳＵＢに対して熱処理を施すことで、ソース領域ＮＳおよびボディ領域ＰＢに含まれる不純物を拡散させる。
【0074】
次に、図２０に示されるように、まず、トレンチＴＲ１を覆うように、例えばＣＶＤ法によって、半導体基板ＳＵＢの上面ＴＳ上に、層間絶縁膜ＩＬを形成する。
【0075】
そして、層間絶縁膜ＩＬに、孔ＣＨ１～ＣＨ３を形成する。まず、層間絶縁膜ＩＬ上に、ソース領域ＮＳが形成されている半導体基板ＳＵＢを開口するパターンを有するレジストパターンを形成する。次に、上記レジストパターンをマスクとして異方性エッチング処理を行うことで、層間絶縁膜ＩＬおよびソース領域ＮＳを貫通し、且つ、ボディ領域ＰＢの内部に達する孔ＣＨ１を形成する。次に、イオン注入法によって、孔ＣＨ１の底部におけるボディ領域ＰＢに、例えばホウ素（Ｂ）を導入することで、ｐ型の高濃度拡散領域ＰＲを形成する。その後、アッシング処理によって上記レジストパターンを除去する。
【0076】
次に、層間絶縁膜ＩＬ上に、引き出し部ＦＰａ上およびゲート電極ＧＥ上を開口するパターンを有するレジストパターンを形成する。次に、上記レジストパターンをマスクとして異方性エッチング処理を行うことで、層間絶縁膜ＩＬを貫通し、且つ、引き出し部ＦＰａに達する孔ＣＨ３を形成する。ここでは図示していないが、孔ＣＨ３を形成する工程で、層間絶縁膜ＩＬを貫通し、且つ、ゲート電極ＧＥに達する孔ＣＨ２も形成される。その後、アッシング処理によって上記レジストパターンを除去する。
【0077】
なお、孔ＣＨ１～ＣＨ３を形成する順番は、何れが先であっても構わない。
【0078】
次に、図２１に示されるように、孔ＣＨ１～ＣＨ３の内部にプラグＰＧを形成し、層間絶縁膜ＩＬ上にソース電極ＳＥおよびゲート配線ＧＷを形成する。
【0079】
具体的には、まず、孔ＣＨ１～ＣＨ３の内部および層間絶縁膜ＩＬ上に、スパッタリング法またはＣＶＤ法によって第１バリアメタル膜を形成する。上記第１バリアメタル膜は、例えば窒化チタン膜およびチタン膜の積層膜からなる。次に、上記第１バリアメタル膜上に、ＣＶＤ法によって第１導電性膜を形成する。上記第１導電性膜は、例えばタングステン膜からなる。次に、ＣＭＰ法または異方性エッチング処理によって、孔ＣＨ１～ＣＨ３の外部に形成されている上記第１バリアメタル膜および上記第１導電性膜を除去する。これにより、孔ＣＨ１～ＣＨ３の内部を埋め込むように、上記第１バリアメタル膜および上記第１導電性膜からなるプラグＰＧが形成される。
【0080】
次に、層間絶縁膜ＩＬ上に、スパッタリング法によって、第２バリアメタル膜を形成する。上記第２バリアメタル膜は、例えばチタンタングステン膜からなる。次に、上記第２バリアメタル膜上に、スパッタリング法によって第２導電性膜を形成する。上記第２導電性膜は、例えば銅またはシリコンが添加されたアルミニウム合金膜である。次に、上記第２バリアメタル膜および上記第２導電性膜をパターニングすることで、ソース電極ＳＥおよびゲート配線ＧＷを形成する。
【0081】
次に、ここでは図示はしないが、ソース電極ＳＥ上およびゲート配線ＧＷ上に、例えば塗布法によって、例えばポリイミド膜からなる保護膜を形成する。上記保護膜の一部に開口部を形成することで、ソース電極ＳＥおよびゲート配線ＧＷのうち、ソースパッドＳＰおよびゲートパッドＧＰになる領域を露出させる。
【0082】
その後、以下の製造工程を経て、図５に示される構造体が得られる。まず、必要に応じて半導体基板ＳＵＢの下面ＢＳを研磨する。次に、半導体基板ＳＵＢの下面ＢＳに、イオン注入法によって、例えば砒素（Ａｓ）などを導入することで、ｎ型のドレイン領域ＮＤを形成する。なお、半導体基板ＳＵＢがｎ型のシリコン基板とｎ型の半導体層との積層体で構成されている場合、高濃度のｎ型のシリコン基板がドレイン領域ＮＤを成すので、上述のイオン注入によるドレイン領域ＮＤの形成を省略できる。次に、半導体基板ＳＵＢの下面ＢＳ下に、スパッタリング法によって、ドレイン電極ＤＥを形成する。
【0083】
（実施の形態２）
以下に図２２～図２６を用いて、実施の形態２における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図２２～図２６を用いて、実施の形態２における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0084】
実施の形態１では、保護膜ＰＦ１によって導電性膜ＣＦ２の残渣ＲＳの発生を抑制したが、実施の形態２では、レジストパターンＲＰ２を用いた異方性エッチング処理によって、残渣ＲＳを除去する。なお、図２２は、実施の形態１の図１１に続く製造工程を示している。
【0085】
まず、熱酸化処理を行うことで、図２２に示されるように、絶縁膜ＩＦ１上に位置するトレンチＴＲ１の内部にゲート絶縁膜ＧＩを形成すると共に、絶縁膜ＩＦ１から露出しているフィールドプレート電極ＦＰを覆うように絶縁膜ＩＦ２を形成する。
【0086】
次に、トレンチＴＲ１の内部を埋め込むように、例えばＣＶＤ法によって、ゲート絶縁膜ＧＩ上、絶縁膜ＩＦ２上および絶縁膜ＩＦ１上に、導電性膜ＣＦ２を形成する。次に、導電性膜ＣＦ２に対してＣＭＰ法を用いた研磨処理を行う。
【0087】
次に、図２３に示されるように、導電性膜ＣＦ２に対して異方性エッチング処理を行うことで、トレンチＴＲ１の外部に形成されていた導電性膜ＣＦ２を除去する。これにより、フィールドプレート電極ＦＰ上においてトレンチＴＲ１の内部に残された導電性膜ＣＦ２をゲート電極ＧＥとして形成する。
【0088】
また、この異方性エッチング処理によって、絶縁膜ＩＦ２を介した引き出し部ＦＰａの上面上に形成されていた導電性膜ＣＦ２は除去されるが、絶縁膜ＩＦ２を介した引き出し部ＦＰａの側面上に、導電性膜ＣＦ２の残渣ＲＳが残される場合がある。
【0089】
次に、図２４に示されるように、まず、半導体基板ＳＵＢの上面ＴＳ上に、フィールドプレート電極ＦＰのうち引き出し部ＦＰａを選択的に開口するパターンを有するレジストパターンＲＰ２を形成する。引き出し部ＦＰａ以外のフィールドプレート電極ＦＰは、レジストパターンＲＰ２によって覆われる。
【0090】
次に、レジストパターンＲＰ２をマスクとして、導電性膜ＣＦ２に対して異方性エッチング処理を行う。この異方性エッチング処理は、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ２がエッチングされ難く、且つ、導電性膜ＣＦ２がエッチングされ易い条件下で行われる。これにより、絶縁膜ＩＦ２を介した引き出し部ＦＰａの側面上に、残渣ＲＳが残されていたとしても、残渣ＲＳを完全に除去できる。
【0091】
次に、図２５に示されるように、トレンチＴＲ１を覆うように、例えばＣＶＤ法によって、半導体基板ＳＵＢの上面上に、絶縁膜ＩＦ３を形成する。次に、絶縁膜ＩＦ３に対して異方性エッチング処理を行う。これにより、Ａ－Ａ断面に示されるように、ゲート電極ＧＥの一部の上面上には、ゲート絶縁膜ＧＩに接するように、絶縁膜ＩＦ３が残される。また、Ｂ－Ｂ断面に示されるように、絶縁膜ＩＦ２を介した引き出し部ＦＰａの側面上に、絶縁膜ＩＦ３が残される。すなわち、先の工程により残渣ＲＳが除去された領域（隙間）は、絶縁膜ＩＦ３によって塞がれる。
【0092】
その後、実施の形態１の図１９以降と同様の製造工程を行うことで、図２６に示される構造体が得られる。このように、実施の形態２でも、フィールドプレート電極ＦＰ（引き出し部ＦＰａ）の側面上に、導電性膜ＣＦ２の残渣ＲＳが除去されるので、半導体装置１００の信頼性を向上できる。
【0093】
なお、実施の形態２の技術を、実施の形態１等の各実施の形態にも適用することができる。例えば、実施の形態１において、導電性膜ＣＦ２に対する異方性エッチング処理を行った後（図１６を参照）であって、絶縁膜ＩＦ３を形成する前（図１７を参照）に、本実施の形態２の図２４に示されるレジストパターンＲＰ２を用いた異方性エッチング処理を行ってもよい。それによって、仮に、導電性膜ＣＦ２に対する異方性エッチング処理によって導電性膜ＣＦ２を除去しきれずに、絶縁膜ＩＦ２を介した引き出し部ＦＰａの側面上に導電性膜ＣＦ２の残渣ＲＳが残されていたとしても、本実施の形態２の図２４に示される異方性エッチング処理によって、この残渣ＲＳをより確実に除去できる。
【0094】
【0095】
実施の形態２の技術は、基本的に、半導体装置１００に形成されている全ての引き出し部ＦＰａに対して行われるが、変形例１では、一部の引き出し部ＦＰａに対して実施の形態２の技術を行う。
【0096】
具体的には、図４に示される「外周トレンチＴＲ２のフィールドプレート電極ＦＰ（引き出し部ＦＰａ）」に対して実施の形態２の技術を行う。すなわち、図３に示されるＣ－Ｃ線に沿った断面のような、外周トレンチＴＲ２に対して、残渣ＲＳの除去を行う。
【0097】
一方で、図４に示される「セル領域ＣＲ内のフィールドプレート電極ＦＰ」、「セル領域ＣＲの終端部のフィールドプレート電極ＦＰ」および「ゲートパッドＧＰ下のフィールドプレート電極ＦＰ」に対しては、実施の形態２の技術を行わない。少なくとも「セル領域ＣＲ内のフィールドプレート電極ＦＰ」に対しては、実施の形態２の技術を行わず、敢えて残渣ＲＳを残している。
【0098】
実施の形態２の図２４では、レジストパターンＲＰ２が、引き出し部ＦＰａ以外のフィールドプレート電極ＦＰを覆っていた。変形例１では、図２７に示されるように、レジストパターンＲＰ２は、引き出し部ＦＰａ以外のフィールドプレート電極ＦＰだけでなく、セル領域ＣＲの引き出し部ＦＰａも覆っており、外周領域ＯＲの引き出し部ＦＰａを開口している。この状態で、レジストパターンＲＰ２をマスクとして、導電性膜ＣＦ２に対して、実施の形態２と同様の異方性エッチング処理を行う。
【0099】
外周トレンチＴＲ２のフィールドプレート電極ＦＰ（引き出し部ＦＰａ）の側面上に形成されていた残渣ＲＳは、上記異方性エッチング処理によって除去される。一方で、トレンチＴＲ１の引き出し部ＦＰａの側面上に形成されていた残渣ＲＳは、ゲート電極ＧＥの一部として残される。図２８に示されるように、この残されたゲート電極ＧＥの一部が、連結部ＧＥａとなる。連結部ＧＥａは、Ｘ方向において、絶縁膜ＩＦ２を介して引き出し部ＦＰａの両側面上に形成されている。
【0100】
【0101】
ゲート電極ＧＥは、Ｙ方向における第１端部と、Ｙ方向において第１端部と反対側に位置する第２端部とを含む。なお、第１端部は、図中の上側の外周領域ＯＲに位置するゲート電極ＧＥの端部であり、第２端部は、図中の下側の外周領域ＯＲに位置するゲート電極ＧＥの端部である。
【0102】
引き出し部ＦＰａは、第１端部側のゲート電極ＧＥと第２端部側のゲート電極ＧＥとの間の位置するトレンチＴＲ１の内部に形成されている。すなわち、引き出し部ＦＰａによって、ゲート電極ＧＥは図中の上下に分断されている。
【0103】
例えば、孔ＣＨ２を形成する際に、エッチング量の不足などが原因で、孔ＣＨ２がゲート電極ＧＥに達しない場合がある。すなわち、第１端部側または第２端部側の何れかの孔ＣＨ２が非開口となるという虞がある。そうすると、第１端部側または第２端部側の何れかのゲート電極ＧＥを利用しているＭＯＳＦＥＴが機能しなくなるという問題がある。
【0104】
このような問題に対して、変形例１では、引き出し部ＦＰａの側面上に連結部ＧＥａが設けられている。連結部ＧＥａは、引き出し部ＦＰａが形成されているトレンチＴＲ１の内部において、第１端部側のゲート電極ＧＥと第２端部側のゲート電極ＧＥとを接続する。
【0105】
例えば、第２端部側の孔ＣＨ２が非開口になっており、第２端部側のゲート電極ＧＥにゲート電位が直接供給されない状態になっていたとしても、第２端部側のゲート電極ＧＥには、連結部ＧＥａを介して第１端部側のゲート電極ＧＥからゲート電位が供給される。従って、上述の問題を解消できる。
【0106】
このように、変形例１によれば、外周領域ＯＲにおいて、残渣ＲＳを除去できると共に、セル領域ＣＲにおいて、ゲート電極ＧＥを利用しているＭＯＳＦＥＴを正常に機能させることができる。従って、半導体装置１００の信頼性を更に向上させることができる。
【0107】
（実施の形態３）
以下に図３０～図３４を用いて、実施の形態３における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図３０～図３４を用いて、実施の形態３における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0108】
【0109】
図３０に示されるように、フィールドプレート電極ＦＰおよび半導体基板ＳＵＢの上面ＴＳ上の絶縁膜ＩＦ１を覆うように、例えばＣＶＤ法によって保護膜ＰＦ２を形成する。保護膜ＰＦ２は、例えば酸化シリコン膜である。保護膜ＰＦ２の厚さは、例えば２００ｎｍ以上且つ５５０ｎｍ以下であり、後述の等方性エッチング処理によってエッチングされる酸化シリコン膜の厚さよりも薄い。
【0110】
図３１に示されるように、まず、保護膜ＰＦ２上に、実施の形態１と同様に、引き出し部ＦＰａとなるフィールドプレート電極ＦＰの一部を選択的に覆うレジストパターンＲＰ１を形成する。次に、レジストパターンＲＰ１をマスクとして異方性エッチング処理を行うことで、フィールドプレート電極ＦＰの他部上に形成されている保護膜ＰＦ２を除去する。
【0111】
次に、レジストパターンＲＰ１をマスクとして、フィールドプレート電極ＦＰに対して、例えばＳＦ６ガスを用いたエッチング処理を行う。これにより、フィールドプレート電極ＦＰの他部を選択的に後退させる。後退させなかったフィールドプレート電極ＦＰの一部が引き出し部ＦＰａとなる。その後、アッシング処理によってレジストパターンＲＰ１を除去する。
【0112】
なお、フィールドプレート電極ＦＰの他部上に形成されている保護膜ＰＦ２を除去した後、レジストパターンＲＰ１を除去してもよい。その場合、フィールドプレート電極ＦＰに対する異方性エッチング処理は、保護膜ＰＦ２および絶縁膜ＩＦ１がエッチングされ難く、且つ、フィールドプレート電極ＦＰがエッチングされ易い条件下で行われる。
【0113】
図３２に示されるように、酸化シリコン膜（保護膜ＰＦ２および絶縁膜ＩＦ１）に対してフッ酸を含む溶液を用いた等方性エッチング処理を行う。これにより、引き出し部ＦＰａ上に形成されている保護膜ＰＦ２、および、半導体基板ＳＵＢの上面ＴＳ上の絶縁膜ＩＦ１を除去する。同時に、絶縁膜ＩＦ１の上面の位置がフィールドプレート電極ＦＰの上面の位置よりも低くなるように、トレンチＴＲ１の内部の絶縁膜ＩＦ１を後退させる。
【0114】
なお、図３２のＢ－Ｂ断面では、半導体基板ＳＵＢの上面ＴＳ上の絶縁膜ＩＦ１が若干残されている場合を例示している。しかしながら、この絶縁膜ＩＦ１が完全に除去され、Ｂ－Ｂ断面の半導体基板ＳＵＢの上面ＴＳが露出していてもよい。
【0115】
引き出し部ＦＰａ上に保護膜ＰＦ２が形成されていたので、保護膜ＰＦ２の厚さの分、引き出し部ＦＰａに接する絶縁膜ＩＦ１の後退量は、図５０の検討例よりも少なくなる。このため、引き出し部ＦＰａの上面の位置と、絶縁膜ＩＦ１の上面の位置とが、検討例よりも近くなっている。例えば、引き出し部ＦＰａの上面の位置と、絶縁膜ＩＦ１の上面の位置との間の距離は、１００ｎｍ以下である。
【0116】
図３３に示されるように、実施の形態１と同様の手法で、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ２を形成する。次に、トレンチＴＲ１の内部を埋め込むように、ゲート絶縁膜ＧＩ上、絶縁膜ＩＦ２上および絶縁膜ＩＦ１上に、導電性膜ＣＦ２を形成する。次に、導電性膜ＣＦ２に対してＣＭＰ法を用いた研磨処理を行う。
【0117】
図３４に示されるように、導電性膜ＣＦ２に対して異方性エッチング処理を行うことで、トレンチＴＲ１の外部に形成されていた導電性膜ＣＦ２を除去する。これにより、フィールドプレート電極ＦＰ上においてトレンチＴＲ１の内部にゲート電極ＧＥを形成する。
【0118】
その後の製造工程は、実施の形態１の図１７以降の製造工程と同様である。
【0119】
上述のように、実施の形態３では、保護膜ＰＦ２を形成したことによって、引き出し部ＦＰａの上面の位置と、絶縁膜ＩＦ１の上面の位置とが近くなっている。従って、引き出し部ＦＰａに接している絶縁膜ＩＦ１上および絶縁膜ＩＦ２上に形成されていた導電性膜ＣＦ２を、図３４の異方性エッチング処理によって容易に除去できる。このように、実施の形態３の技術によっても、検討例のような残渣ＲＳの形成を抑制できる。
【0120】
【0121】
変形例２では、保護膜ＰＦ２の形成前に、フィールドプレート電極ＦＰと、半導体基板ＳＵＢの上面ＴＳ上の絶縁膜ＩＦ１とに対して、平坦化処理を行う。
【0122】
【0123】
図３６に示されるように、「平坦化処理１」では、まず、導電性膜ＣＦ１に対してＣＭＰ法による研磨処理を行うことで、フィールドプレート電極ＦＰを形成する。この際、半導体基板ＳＵＢの上面ＴＳ上の絶縁膜ＩＦ１が、エッチングストッパとして機能する。この研磨処理によって、フィールドプレート電極ＦＰおよび絶縁膜ＩＦ１の各々の上面が、面一となる。
【0124】
次に、半導体基板ＳＵＢの上面ＴＳ上の絶縁膜ＩＦ１と、フィールドプレート電極ＦＰとに対して異方性エッチング処理を行う。この異方性エッチング処理は、絶縁膜ＩＦ１およびフィールドプレート電極ＦＰの両方が削れやすい条件下で行われる。
【0125】
図３６に示されるように、「平坦化処理２」では、まず、導電性膜ＣＦ１に対してＣＭＰ法による研磨処理を行うことで、フィールドプレート電極ＦＰを形成する。次に、フィールドプレート電極ＦＰの上面の位置が、半導体基板ＳＵＢの上面ＴＳ上の絶縁膜ＩＦ１の上面の位置よりも低くなるように、フィールドプレート電極ＦＰに対して異方性エッチング処理を行う。
【0126】
次に、半導体基板ＳＵＢの上面ＴＳ上の絶縁膜ＩＦ１に対して異方性エッチング処理を行う。この異方性エッチング処理は、絶縁膜ＩＦ１がエッチングされ難く、且つ、フィールドプレート電極ＦＰ（導電性膜ＣＦ１）がエッチングされ易い条件下で行われる。
【0127】
「平坦化処理２」の場合、フィールドプレート電極ＦＰの上部付近において、絶縁膜ＩＦ１とフィールドプレート電極ＦＰとの間に若干の隙間が生じるが、この隙間は、次工程の保護膜ＰＦ２によって埋められる。従って、フィールドプレート電極ＦＰおよび絶縁膜ＩＦ１の各々の上面が、実質的に面一となる。
【0128】
図３７は、図３５（図３６）に続く製造工程を示している。図３７に示されるように、フィールドプレート電極ＦＰおよび半導体基板ＳＵＢの上面ＴＳ上の絶縁膜ＩＦ１を覆うように、例えばＣＶＤ法によって保護膜ＰＦ２を形成する。
【0129】
図３８に示されるように、まず、保護膜ＰＦ２上に、レジストパターンＲＰ１を形成する。次に、レジストパターンＲＰ１をマスクとして異方性エッチング処理を行うことで、フィールドプレート電極ＦＰの他部上に形成されている保護膜ＰＦ２を除去する。次に、レジストパターンＲＰ１をマスクとして、フィールドプレート電極ＦＰに対して異方性エッチング処理を行う。これにより、フィールドプレート電極ＦＰの他部を選択的に後退させる。後退させなかったフィールドプレート電極ＦＰの一部が引き出し部ＦＰａとなる。その後、アッシング処理によってレジストパターンＲＰ１を除去する。
【0130】
図３９に示されるように、保護膜ＰＦ２および絶縁膜ＩＦ１に対してフッ酸を含む溶液を用いた等方性エッチング処理を行う。これにより、引き出し部ＦＰａ上に形成されている保護膜ＰＦ２、および、半導体基板ＳＵＢの上面ＴＳ上の絶縁膜ＩＦ１を除去する。同時に、絶縁膜ＩＦ１の上面の位置がフィールドプレート電極ＦＰの上面の位置よりも低くなるように、トレンチＴＲ１の内部の絶縁膜ＩＦ１を後退させる。
【0131】
変形例２でも、保護膜ＰＦ２の厚さの分、引き出し部ＦＰａに接する絶縁膜ＩＦ１の後退量は、図５０の検討例よりも少なくなる。例えば、引き出し部ＦＰａの上面の位置と、絶縁膜ＩＦ１の上面の位置との間の距離は、５０ｎｍ以下である。
【0132】
図４０に示されるように、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ２を形成する。次に、トレンチＴＲ１の内部を埋め込むように、ゲート絶縁膜ＧＩ上、絶縁膜ＩＦ２上および絶縁膜ＩＦ１上に、導電性膜ＣＦ２を形成する。次に、導電性膜ＣＦ２に対してＣＭＰ法を用いた研磨処理を行う。
【0133】
図４１に示されるように、導電性膜ＣＦ２に対して異方性エッチング処理を行うことで、トレンチＴＲ１の外部に形成されていた導電性膜ＣＦ２を除去する。これにより、フィールドプレート電極ＦＰ上においてトレンチＴＲ１の内部にゲート電極ＧＥを形成する。
【0134】
その後の製造工程は、実施の形態１の図１７以降の製造工程と同様である。
【0135】
上述のように、変形例２でも、実施の形態３と同様に、保護膜ＰＦ２を形成したことによって、引き出し部ＦＰａの上面の位置と、絶縁膜ＩＦ１の上面の位置とが近くなっている。そして、変形例２では、平坦化処理を行ったことで、フィールドプレート電極ＦＰの上部付近において、絶縁膜ＩＦ１とフィールドプレート電極ＦＰとの間に隙間が生じなくなる。
【0136】
そのため、図３９のＢ－Ｂ断面に示されるように、等方性エッチング処理によって絶縁膜ＩＦ１を後退させた後、絶縁膜ＩＦ１の上面がほぼ平坦になっている。従って、導電性膜ＣＦ２の形成時に、上記隙間に導電性膜ＣＦ２が入り込むという事が無い。そのため、変形例２では、実施の形態３と比較して、導電性膜ＣＦ２の異方性エッチング処理時に、絶縁膜ＩＦ１上の導電性膜ＣＦ２を更に除去し易くなるので、検討例のような残渣ＲＳの形成を更に抑制できる。
【0137】
（実施の形態４）
以下に図４２～図４４を用いて、実施の形態４における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図４２～図４４を用いて、実施の形態４における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0138】
実施の形態４では、同一のマスク層ＭＫ１をマスクとして、フィールドプレート電極ＦＰを後退させる工程と、絶縁膜ＩＦ１を後退させる工程とを、連続して行う。なお、図４２は、実施の形態１の図１０に続く製造工程を示している。
【0139】
図４２に示されるように、まず、図１０でフィールドプレート電極ＦＰの後退に使用したレジストパターンＲＰ１を、マスク層ＭＫ１として残しておく。次に、マスク層ＭＫ１をマスクとして、マスク層ＭＫ１から露出している半導体基板ＳＵＢの上面ＴＳ上の絶縁膜ＩＦ１を除去する。同時に、マスク層ＭＫ１から露出している絶縁膜ＩＦ１の上面の位置がフィールドプレート電極ＦＰの上面の位置よりも低くなるように、トレンチＴＲ１の内部の絶縁膜ＩＦ１を後退させる。その後、アッシング処理によってマスク層ＭＫ１（レジストパターンＲＰ１）を除去する。
【0140】
図４３に示されるように、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ２を形成する。次に、トレンチＴＲ１の内部を埋め込むように、ゲート絶縁膜ＧＩ上、絶縁膜ＩＦ２上および絶縁膜ＩＦ１上に、導電性膜ＣＦ２を形成する。次に、導電性膜ＣＦ２に対してＣＭＰ法を用いた研磨処理を行う。
【0141】
図４４に示されるように、導電性膜ＣＦ２に対して異方性エッチング処理を行うことで、トレンチＴＲ１の外部に形成されていた導電性膜ＣＦ２を除去する。これにより、フィールドプレート電極ＦＰ上においてトレンチＴＲ１の内部にゲート電極ＧＥを形成する。
【0142】
その後の製造工程は、実施の形態１の図１７以降の製造工程と同様である。
【0143】
実施の形態４では、絶縁膜ＩＦ１を後退させる工程時に、引き出し部ＦＰａに接している絶縁膜ＩＦ１は、マスク層ＭＫ１に覆われており、後退しない。そのため、引き出し部ＦＰａの上面の位置と、絶縁膜ＩＦ１の上面の位置とが近くなっている。従って、引き出し部ＦＰａに接している絶縁膜ＩＦ１上および絶縁膜ＩＦ２上に形成されていた導電性膜ＣＦ２を、図４４の異方性エッチング処理によって容易に除去できる。このように、実施の形態４の技術によっても、検討例のような残渣ＲＳの形成を抑制できる。
【0144】
【0145】
変形例３では、レジストパターンＲＰ１と異なるマスク層ＭＫ２を用いて、フィールドプレート電極ＦＰを後退させる工程と、絶縁膜ＩＦ１を後退させる工程とを、連続して行う。なお、図４５は、実施の形態１の図９に続く製造工程を示している。
【0146】
図４５に示されるように、フィールドプレート電極ＦＰおよび半導体基板ＳＵＢの上面ＴＳ上の絶縁膜ＩＦ１を覆うように、例えばＣＶＤ法によってマスク層ＭＫ２を形成する。マスク層ＭＫ２は、絶縁膜ＩＦ１、絶縁膜ＩＦ２、ゲート絶縁膜ＧＩ、フィールドプレート電極ＦＰ（導電性膜ＣＦ１）およびゲート電極ＧＥ（導電性膜ＣＦ２）と異なる材料からなる絶縁膜であり、例えば窒化シリコン膜である。マスク層ＭＫ２の厚さは、例えば５０ｎｍ以上且つ２００ｎｍ以下である。
【0147】
図４６に示されるように、まず、マスク層ＭＫ２上に、実施の形態１と同様のレジストパターンＲＰ１を形成する。次に、レジストパターンＲＰ１をマスクとして異方性エッチング処理を行うことで、マスク層ＭＫ２をパターニングする。マスク層ＭＫ２は、レジストパターンＲＰ１の開口パターンに対応した開口パターンを有する。すなわち、マスク層ＭＫ２は、フィールドプレート電極ＦＰの一部を覆い、且つ、フィールドプレート電極ＦＰの他部を開口するパターンを有する。
【0148】
次に、マスク層ＭＫ２をマスクとして、フィールドプレート電極ＦＰに対して、例えばＳＦ６ガスを用いたエッチング処理を行う。これにより、フィールドプレート電極ＦＰの他部を選択的に後退させる。後退させなかったフィールドプレート電極ＦＰの一部が引き出し部ＦＰａとなる。その後、アッシング処理によってレジストパターンＲＰ１を除去する。
【0149】
なお、この異方性エッチング処理時には、マスク層ＭＫ２と共にレジストパターンＲＰ１もマスクとして使用してもよいが、レジストパターンＲＰ１は、マスク層ＭＫ２のパターニング直後に除去されていてもよい。すなわち、マスク層ＭＫ２のみをマスクとして、フィールドプレート電極ＦＰを後退させることもできる。
【0150】
図４７に示されるように、マスク層ＭＫ２をマスクとして、マスク層ＭＫ２から露出している半導体基板ＳＵＢの上面ＴＳ上の絶縁膜ＩＦ１を除去する。同時に、マスク層ＭＫ２から露出している絶縁膜ＩＦ１の上面の位置がフィールドプレート電極ＦＰの上面の位置よりも低くなるように、トレンチＴＲ１の内部の絶縁膜ＩＦ１を後退させる。
【0151】
図４８に示されるように、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ２を形成する。なお、引き出し部ＦＰａの上面はマスク層ＭＫ２によって覆われているので、引き出し部ＦＰａの上面には、絶縁膜ＩＦ２は形成されない。次に、トレンチＴＲ１の内部を埋め込むように、ゲート絶縁膜ＧＩ上、絶縁膜ＩＦ２上および絶縁膜ＩＦ１上に、導電性膜ＣＦ２を形成する。次に、導電性膜ＣＦ２に対してＣＭＰ法を用いた研磨処理を行う。
【0152】
図４９に示されるように、導電性膜ＣＦ２に対して異方性エッチング処理を行うことで、トレンチＴＲ１の外部に形成されていた導電性膜ＣＦ２を除去する。これにより、フィールドプレート電極ＦＰ上においてトレンチＴＲ１の内部にゲート電極ＧＥを形成する。
【0153】
その後、異方性エッチング処理、または、燐酸を含む溶液を用いた等方性エッチング処理によって、マスク層ＭＫ２を除去する。なお、マスク層ＭＫ２の除去は図４７のトレンチＴＲ１の内部の絶縁膜ＩＦ１を後退させた直後でも良い。
【0154】
その後の製造工程は、実施の形態１の図１７以降の製造工程と同様である。
【0155】
変形例３では、絶縁膜ＩＦ１を後退させる工程時に、引き出し部ＦＰａに接している絶縁膜ＩＦ１は、マスク層ＭＫ２に覆われており、後退しない。そのため、引き出し部ＦＰａの上面の位置と、絶縁膜ＩＦ１の上面の位置とが近くなっている。従って、引き出し部ＦＰａに接しているマスク層ＭＫ２上に形成されていた導電性膜ＣＦ２を、図４９の異方性エッチング処理によって容易に除去できる。このように、変形例３の技術によっても、検討例のような残渣ＲＳの形成を抑制できる。
【0156】
以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【0157】
以下に上記実施の形態に記載された内容の一部を記載する。
【0158】
［付記１］
（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、
（ｂ）前記（ａ）工程後、前記半導体基板の前記上面から所定の深さに達するように、前記半導体基板に、トレンチを形成する工程、
（ｃ）前記（ｂ）工程後、前記半導体基板の前記上面上および前記トレンチの内部に、第１絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後、前記トレンチの前記内部を埋め込むように、前記第１絶縁膜上に第１導電性膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記トレンチの外部の前記第１導電性膜を除去することで、前記トレンチの前記内部に残された前記第１導電性膜をフィールドプレート電極として形成する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板の前記上面上に、前記フィールドプレート電極の一部を覆い、且つ、前記フィールドプレート電極の他部を開口するパターンを有する第１レジストパターンを形成する工程、
（ｇ）前記（ｆ）工程後、第１レジストパターンをマスクとして異方性エッチング処理を行うことで、前記フィールドプレート電極の前記一部が引き出し部として残されるように、前記フィールドプレート電極の前記他部を選択的に後退させる工程、
（ｈ）前記（ｇ）工程後、第１レジストパターンを除去する工程、
（ｉ）前記（ｈ）工程後、前記半導体基板の前記上面上の前記第１絶縁膜を除去すると共に、前記第１絶縁膜の上面の位置が前記フィールドプレート電極の上面の位置よりも低くなるように、前記トレンチの前記内部の前記第１絶縁膜を後退させる工程、
（ｊ）前記（ｉ）工程後、前記第１絶縁膜上に位置する前記トレンチの前記内部に、ゲート絶縁膜を形成すると共に、前記第１絶縁膜から露出している前記フィールドプレート電極を覆うように、第２絶縁膜を形成する工程、
（ｋ）前記（ｊ）工程後、前記トレンチの前記内部を埋め込むように、前記ゲート絶縁膜上、前記第２絶縁膜上および前記第１絶縁膜上に、第２導電性膜を形成する工程、
（ｌ）前記（ｋ）工程後、前記トレンチの前記外部の前記第２導電性膜を除去することで、前記フィールドプレート電極上において前記トレンチの前記内部に残された前記第２導電性膜をゲート電極として形成する工程、
（ｍ）前記（ｌ）工程後、前記半導体基板の前記上面上に、前記フィールドプレート電極のうち前記引き出し部を選択的に開口するパターンを有する第２レジストパターンを形成する工程、
（ｎ）前記（ｍ）工程後、前記第２レジストパターンをマスクとして、前記ゲート絶縁膜および前記第２絶縁膜がエッチングされ難く、且つ、前記第２導電性膜がエッチングされ易い条件下で、異方性エッチング処理を行う工程、
を備える、半導体装置の製造方法。
（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、
（ｂ）前記（ａ）工程後、前記半導体基板の前記上面から所定の深さに達するように、前記半導体基板に、トレンチを形成する工程、
（ｃ）前記（ｂ）工程後、前記半導体基板の前記上面上および前記トレンチの内部に、第１絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後、前記トレンチの前記内部を埋め込むように、前記第１絶縁膜上に第１導電性膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記トレンチの外部の前記第１導電性膜を除去することで、前記トレンチの前記内部に残された前記第１導電性膜をフィールドプレート電極として形成する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板の前記上面上に、前記フィールドプレート電極の一部を覆い、且つ、前記フィールドプレート電極の他部を開口するパターンを有する第１レジストパターンを形成する工程、
（ｇ）前記（ｆ）工程後、第１レジストパターンをマスクとして異方性エッチング処理を行うことで、前記フィールドプレート電極の前記一部が引き出し部として残されるように、前記フィールドプレート電極の前記他部を選択的に後退させる工程、
（ｈ）前記（ｇ）工程後、第１レジストパターンを除去する工程、
（ｉ）前記（ｈ）工程後、前記半導体基板の前記上面上の前記第１絶縁膜を除去すると共に、前記第１絶縁膜の上面の位置が前記フィールドプレート電極の上面の位置よりも低くなるように、前記トレンチの前記内部の前記第１絶縁膜を後退させる工程、
（ｊ）前記（ｉ）工程後、前記第１絶縁膜上に位置する前記トレンチの前記内部に、ゲート絶縁膜を形成すると共に、前記第１絶縁膜から露出している前記フィールドプレート電極を覆うように、第２絶縁膜を形成する工程、
（ｋ）前記（ｊ）工程後、前記トレンチの前記内部を埋め込むように、前記ゲート絶縁膜上、前記第２絶縁膜上および前記第１絶縁膜上に、第２導電性膜を形成する工程、
（ｌ）前記（ｋ）工程後、前記トレンチの前記外部の前記第２導電性膜を除去することで、前記フィールドプレート電極上において前記トレンチの前記内部に残された前記第２導電性膜をゲート電極として形成する工程、
（ｍ）前記（ｌ）工程後、前記半導体基板の前記上面上に、前記フィールドプレート電極のうち前記引き出し部を選択的に開口するパターンを有する第２レジストパターンを形成する工程、
（ｎ）前記（ｍ）工程後、前記第２レジストパターンをマスクとして、前記ゲート絶縁膜および前記第２絶縁膜がエッチングされ難く、且つ、前記第２導電性膜がエッチングされ易い条件下で、異方性エッチング処理を行う工程、
を備える、半導体装置の製造方法。
【0159】
［付記２］
ＭＯＳＦＥＴが形成されるセル領域と、平面視で前記セル領域を囲む外周領域とを有する半導体装置の製造方法であって、
（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、
（ｂ）前記（ａ）工程後、前記半導体基板の前記上面から所定の深さに達するように、前記セル領域の前記半導体基板に第１トレンチを形成する共に、前記外周領域の前記半導体基板に第２トレンチを形成する工程、
（ｃ）前記（ｂ）工程後、前記半導体基板の前記上面上、前記第１トレンチの内部および前記第２トレンチの内部に、第１絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後、前記第１トレンチの前記内部および前記第２トレンチの前記内部を埋め込むように、前記第１絶縁膜上に第１導電性膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記第１トレンチの外部および前記第２トレンチの外部の前記第１導電性膜を除去することで、前記第１トレンチの前記内部に残された前記第１導電性膜を第１フィールドプレート電極として形成すると共に、前記第２トレンチの前記内部に残された前記第１導電性膜を第２フィールドプレート電極として形成する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板の前記上面上に、前記第１フィールドプレート電極の一部および前記第２フィールドプレート電極を覆い、且つ、前記第１フィールドプレート電極の他部を開口するパターンを有する第１レジストパターンを形成する工程、
（ｇ）前記（ｆ）工程後、第１レジストパターンをマスクとして、前記第１フィールドプレート電極の前記一部および前記第２フィールドプレート電極が引き出し部として残されるように、前記第１フィールドプレート電極の前記他部を選択的に後退させる工程、
（ｈ）前記（ｇ）工程後、第１レジストパターンを除去する工程、
（ｉ）前記（ｈ）工程後、前記半導体基板の前記上面上の前記第１絶縁膜を除去すると共に、前記第１絶縁膜の上面の位置が前記第１フィールドプレート電極の上面の位置および前記第２フィールドプレート電極の上面の位置よりも低くなるように、前記第１トレンチの前記内部および前記第２トレンチの前記内部の前記第１絶縁膜を後退させる工程、
（ｊ）前記（ｉ）工程後、前記第１絶縁膜上に位置する前記第１トレンチの前記内部および前記第２トレンチの前記内部に、ゲート絶縁膜を形成すると共に、前記第１絶縁膜から露出している前記第１フィールドプレート電極および前記第２フィールドプレート電極を覆うように、第２絶縁膜を形成する工程、
（ｋ）前記（ｊ）工程後、前記第１トレンチの前記内部および前記第２トレンチの前記内部を埋め込むように、前記ゲート絶縁膜上、前記第２絶縁膜上および前記第１絶縁膜上に、第２導電性膜を形成する工程、
（ｌ）前記（ｋ）工程後、前記第１トレンチの前記外部および前記第２トレンチの前記外部の前記第２導電性膜を除去することで、前記第１フィールドプレート電極上において前記第１トレンチの前記内部に残された前記第２導電性膜をゲート電極として形成する工程、
（ｍ）前記（ｌ）工程後、前記半導体基板の前記上面上に、前記第２フィールドプレート電極を選択的に開口するパターンを有する第２レジストパターンを形成する工程、
（ｎ）前記（ｍ）工程後、前記第２レジストパターンをマスクとして、前記ゲート絶縁膜および前記第２絶縁膜がエッチングされ難く、且つ、前記第２導電性膜がエッチングされ易い条件下で、異方性エッチング処理を行う工程、
を備え、
前記第１トレンチは、平面視における第１方向に延在し、
前記第２トレンチは、前記セル領域を囲むように、前記第１方向および平面視で前記第１方向と直交する第２方向に延在し、
前記ゲート電極は、前記第１方向における第１端部と、前記第１方向において前記第１端部と反対側に位置する第２端部とを含み、
前記第１フィールドプレート電極の前記引き出し部は、前記第１端部側の前記ゲート電極と前記第２端部側の前記ゲート電極との間の位置する前記第１トレンチの前記内部に形成され、
前記（ｌ）工程では、前記第２絶縁膜を介して前記第１フィールドプレート電極の前記引き出し部の側面上に、前記第１端部側の前記ゲート電極と前記第２端部側の前記ゲート電極とを接続する連結部が、前記ゲート電極の一部として形成され、
前記（ｌ）工程では、前記第２絶縁膜を介して前記第２フィールドプレート電極の側面上に、前記第２導電性膜の残渣が形成され、
前記残渣は、前記（ｎ）工程で除去される、半導体装置の製造方法。
ＭＯＳＦＥＴが形成されるセル領域と、平面視で前記セル領域を囲む外周領域とを有する半導体装置の製造方法であって、
（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、
（ｂ）前記（ａ）工程後、前記半導体基板の前記上面から所定の深さに達するように、前記セル領域の前記半導体基板に第１トレンチを形成する共に、前記外周領域の前記半導体基板に第２トレンチを形成する工程、
（ｃ）前記（ｂ）工程後、前記半導体基板の前記上面上、前記第１トレンチの内部および前記第２トレンチの内部に、第１絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後、前記第１トレンチの前記内部および前記第２トレンチの前記内部を埋め込むように、前記第１絶縁膜上に第１導電性膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記第１トレンチの外部および前記第２トレンチの外部の前記第１導電性膜を除去することで、前記第１トレンチの前記内部に残された前記第１導電性膜を第１フィールドプレート電極として形成すると共に、前記第２トレンチの前記内部に残された前記第１導電性膜を第２フィールドプレート電極として形成する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板の前記上面上に、前記第１フィールドプレート電極の一部および前記第２フィールドプレート電極を覆い、且つ、前記第１フィールドプレート電極の他部を開口するパターンを有する第１レジストパターンを形成する工程、
（ｇ）前記（ｆ）工程後、第１レジストパターンをマスクとして、前記第１フィールドプレート電極の前記一部および前記第２フィールドプレート電極が引き出し部として残されるように、前記第１フィールドプレート電極の前記他部を選択的に後退させる工程、
（ｈ）前記（ｇ）工程後、第１レジストパターンを除去する工程、
（ｉ）前記（ｈ）工程後、前記半導体基板の前記上面上の前記第１絶縁膜を除去すると共に、前記第１絶縁膜の上面の位置が前記第１フィールドプレート電極の上面の位置および前記第２フィールドプレート電極の上面の位置よりも低くなるように、前記第１トレンチの前記内部および前記第２トレンチの前記内部の前記第１絶縁膜を後退させる工程、
（ｊ）前記（ｉ）工程後、前記第１絶縁膜上に位置する前記第１トレンチの前記内部および前記第２トレンチの前記内部に、ゲート絶縁膜を形成すると共に、前記第１絶縁膜から露出している前記第１フィールドプレート電極および前記第２フィールドプレート電極を覆うように、第２絶縁膜を形成する工程、
（ｋ）前記（ｊ）工程後、前記第１トレンチの前記内部および前記第２トレンチの前記内部を埋め込むように、前記ゲート絶縁膜上、前記第２絶縁膜上および前記第１絶縁膜上に、第２導電性膜を形成する工程、
（ｌ）前記（ｋ）工程後、前記第１トレンチの前記外部および前記第２トレンチの前記外部の前記第２導電性膜を除去することで、前記第１フィールドプレート電極上において前記第１トレンチの前記内部に残された前記第２導電性膜をゲート電極として形成する工程、
（ｍ）前記（ｌ）工程後、前記半導体基板の前記上面上に、前記第２フィールドプレート電極を選択的に開口するパターンを有する第２レジストパターンを形成する工程、
（ｎ）前記（ｍ）工程後、前記第２レジストパターンをマスクとして、前記ゲート絶縁膜および前記第２絶縁膜がエッチングされ難く、且つ、前記第２導電性膜がエッチングされ易い条件下で、異方性エッチング処理を行う工程、
を備え、
前記第１トレンチは、平面視における第１方向に延在し、
前記第２トレンチは、前記セル領域を囲むように、前記第１方向および平面視で前記第１方向と直交する第２方向に延在し、
前記ゲート電極は、前記第１方向における第１端部と、前記第１方向において前記第１端部と反対側に位置する第２端部とを含み、
前記第１フィールドプレート電極の前記引き出し部は、前記第１端部側の前記ゲート電極と前記第２端部側の前記ゲート電極との間の位置する前記第１トレンチの前記内部に形成され、
前記（ｌ）工程では、前記第２絶縁膜を介して前記第１フィールドプレート電極の前記引き出し部の側面上に、前記第１端部側の前記ゲート電極と前記第２端部側の前記ゲート電極とを接続する連結部が、前記ゲート電極の一部として形成され、
前記（ｌ）工程では、前記第２絶縁膜を介して前記第２フィールドプレート電極の側面上に、前記第２導電性膜の残渣が形成され、
前記残渣は、前記（ｎ）工程で除去される、半導体装置の製造方法。
【0160】
［付記３］
ＭＯＳＦＥＴが形成されるセル領域と、平面視で前記セル領域を囲む外周領域とを有する半導体装置であって、
上面および下面を有する第１導電型の半導体基板と、
前記半導体基板の前記上面から所定の深さに達するように、前記セル領域の前記半導体基板に形成された第１トレンチと、
前記半導体基板の前記上面から所定の深さに達するように、前記外周領域の前記半導体基板に形成された第２トレンチと、
前記第１トレンチの内部において、前記第１トレンチの下部に形成された第１フィールドプレート電極と、
前記第１トレンチの前記内部において、前記第１トレンチの上部に形成され、且つ、前記第１フィールドプレート電極から電気的に絶縁されたゲート電極と、
前記第２トレンチの内部に形成された第２フィールドプレート電極と、
を備え、
前記第１トレンチは、平面視における第１方向に延在し、
前記第２トレンチは、前記セル領域を囲むように、前記第１方向および平面視で前記第１方向と直交する第２方向に延在し、
前記ゲート電極は、前記第１方向における第１端部と、前記第１方向において前記第１端部と反対側に位置する第２端部とを含み、
前記第１フィールドプレート電極の一部は、前記第１端部側の前記ゲート電極と前記第２端部側の前記ゲート電極との間の位置する前記第１トレンチの前記内部において、前記第１トレンチの下部だけでなく、前記第１トレンチの上部にも形成され、且つ、前記第１フィールドプレート電極の引き出し部を成し、
前記引き出し部は、前記第１端部側の前記ゲート電極と前記第２端部側の前記ゲート電極との間の位置する前記第１トレンチの前記内部に形成され、
絶縁膜を介して前記引き出し部の側面上に、前記第１端部側の前記ゲート電極と前記第２端部側の前記ゲート電極とを接続する連結部が、前記ゲート電極の一部として形成され、
前記第２フィールドプレート電極の側面上では、前記ゲート電極および前記連結部を構成する導電性膜が除去されている、半導体装置。
ＭＯＳＦＥＴが形成されるセル領域と、平面視で前記セル領域を囲む外周領域とを有する半導体装置であって、
上面および下面を有する第１導電型の半導体基板と、
前記半導体基板の前記上面から所定の深さに達するように、前記セル領域の前記半導体基板に形成された第１トレンチと、
前記半導体基板の前記上面から所定の深さに達するように、前記外周領域の前記半導体基板に形成された第２トレンチと、
前記第１トレンチの内部において、前記第１トレンチの下部に形成された第１フィールドプレート電極と、
前記第１トレンチの前記内部において、前記第１トレンチの上部に形成され、且つ、前記第１フィールドプレート電極から電気的に絶縁されたゲート電極と、
前記第２トレンチの内部に形成された第２フィールドプレート電極と、
を備え、
前記第１トレンチは、平面視における第１方向に延在し、
前記第２トレンチは、前記セル領域を囲むように、前記第１方向および平面視で前記第１方向と直交する第２方向に延在し、
前記ゲート電極は、前記第１方向における第１端部と、前記第１方向において前記第１端部と反対側に位置する第２端部とを含み、
前記第１フィールドプレート電極の一部は、前記第１端部側の前記ゲート電極と前記第２端部側の前記ゲート電極との間の位置する前記第１トレンチの前記内部において、前記第１トレンチの下部だけでなく、前記第１トレンチの上部にも形成され、且つ、前記第１フィールドプレート電極の引き出し部を成し、
前記引き出し部は、前記第１端部側の前記ゲート電極と前記第２端部側の前記ゲート電極との間の位置する前記第１トレンチの前記内部に形成され、
絶縁膜を介して前記引き出し部の側面上に、前記第１端部側の前記ゲート電極と前記第２端部側の前記ゲート電極とを接続する連結部が、前記ゲート電極の一部として形成され、
前記第２フィールドプレート電極の側面上では、前記ゲート電極および前記連結部を構成する導電性膜が除去されている、半導体装置。
【符号の説明】
【0161】
１００ 半導体装置
１Ａ 領域
ＢＳ 半導体基板の下面
ＣＦ１、ＣＦ２ 導電性膜
ＣＨ１、ＣＨ２、ＣＨ３ 孔
ＣＲ セル領域
ＤＥ ドレイン電極
ＦＰ フィールドプレート電極
ＦＰａ 引き出し部
ＧＥ ゲート電極
ＧＥａ 連結部
ＧＩ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＷ ゲート配線
ＨＭ ハードマスク
ＩＦ１、ＩＦ２、ＩＦ３ 絶縁膜
ＩＬ 層間絶縁膜
ＭＫ１、ＭＫ２ マスク層
ＮＤ ドレイン領域
ＮＳ ソース領域
ＮＶ ドリフト領域
ＯＲ 外周領域
ＰＢ ボディ領域
ＰＦ１、ＰＦ２ 保護膜
ＰＲ 高濃度拡散領域
ＲＰ１、ＲＰ２ レジストパターン
ＲＳ 残渣
ＳＰ ソースパッド
ＳＵＢ 半導体基板
ＳＷ ソース配線
ＴＲ１ トレンチ
ＴＲ２ 外周トレンチ
ＴＳ 半導体基板の上面
１Ａ 領域
ＢＳ 半導体基板の下面
ＣＦ１、ＣＦ２ 導電性膜
ＣＨ１、ＣＨ２、ＣＨ３ 孔
ＣＲ セル領域
ＤＥ ドレイン電極
ＦＰ フィールドプレート電極
ＦＰａ 引き出し部
ＧＥ ゲート電極
ＧＥａ 連結部
ＧＩ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＷ ゲート配線
ＨＭ ハードマスク
ＩＦ１、ＩＦ２、ＩＦ３ 絶縁膜
ＩＬ 層間絶縁膜
ＭＫ１、ＭＫ２ マスク層
ＮＤ ドレイン領域
ＮＳ ソース領域
ＮＶ ドリフト領域
ＯＲ 外周領域
ＰＢ ボディ領域
ＰＦ１、ＰＦ２ 保護膜
ＰＲ 高濃度拡散領域
ＲＰ１、ＲＰ２ レジストパターン
ＲＳ 残渣
ＳＰ ソースパッド
ＳＵＢ 半導体基板
ＳＷ ソース配線
ＴＲ１ トレンチ
ＴＲ２ 外周トレンチ
ＴＳ 半導体基板の上面
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】