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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024128732
(43)【公開日】2024-09-24
(54)【発明の名称】データラッチ回路及び半導体装置
(51)【国際特許分類】
G11C 16/24 20060101AFI20240913BHJP
G11C 16/04 20060101ALI20240913BHJP
G11C 11/412 20060101ALI20240913BHJP
【ＦＩ】
G11C16/24 130
G11C16/04 170
G11C11/412
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2023037895
(22)【出願日】2023-03-10
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001634
【氏名又は名称】弁理士法人志賀国際特許事務所
(72)【発明者】
【氏名】渡邉 稔史
(72)【発明者】
【氏名】櫻井 清史
(72)【発明者】
【氏名】東辻 哲平
(72)【発明者】
【氏名】小崎 琢弥
(72)【発明者】
【氏名】狐塚 英二
【テーマコード（参考）】
5B015
5B225
【Ｆターム（参考）】
5B015HH03
5B015JJ24
5B015KA02
5B015QQ02
5B225BA01
5B225BA19
5B225CA06
5B225CA21
5B225EA05
5B225EE18
5B225EE19
5B225FA02
(57)【要約】
【課題】転送マージン及び転送速度を上げつつ、回路面積を削減することができるデータラッチ回路を提供する。
【解決手段】本実施形態のデータラッチ回路は、第１データラッチ部と、第２データラッチ部と、を有する。第１データラッチ部は、第１導電型トランジスタと第２導電型トランジスタとを備え、第１論理値を保持する。第２データラッチ部は、第３導電型トランジスタと第４導電型トランジスタとを備え、第１論理値が反転した第２論理値を保持する。データラッチ回路は、第１の電源と、第１の電源とは電圧が異なる第２の電源とのいずれか一方が第１導電型トランジスタ及び第３導電型トランジスタのバックゲート又は第１端子に供給される。
【選択図】図７
【解決手段】本実施形態のデータラッチ回路は、第１データラッチ部と、第２データラッチ部と、を有する。第１データラッチ部は、第１導電型トランジスタと第２導電型トランジスタとを備え、第１論理値を保持する。第２データラッチ部は、第３導電型トランジスタと第４導電型トランジスタとを備え、第１論理値が反転した第２論理値を保持する。データラッチ回路は、第１の電源と、第１の電源とは電圧が異なる第２の電源とのいずれか一方が第１導電型トランジスタ及び第３導電型トランジスタのバックゲート又は第１端子に供給される。
【選択図】図７
【特許請求の範囲】
【請求項1】
第１導電型トランジスタと第２導電型トランジスタとを備え、第１論理値を保持する第１データラッチ部と、
第３導電型トランジスタと第４導電型トランジスタとを備え、前記第１論理値が反転した第２論理値を保持する第２データラッチ部と、
を有し、
第１の電源と、前記第１の電源とは電圧が異なる第２の電源とのいずれか一方が前記第１導電型トランジスタ及び前記第３導電型トランジスタのバックゲート又は第１端子に供給されるデータラッチ回路。
第３導電型トランジスタと第４導電型トランジスタとを備え、前記第１論理値が反転した第２論理値を保持する第２データラッチ部と、
を有し、
第１の電源と、前記第１の電源とは電圧が異なる第２の電源とのいずれか一方が前記第１導電型トランジスタ及び前記第３導電型トランジスタのバックゲート又は第１端子に供給されるデータラッチ回路。
【請求項2】
データの非転送時に第１電圧の前記第１の電源が前記第１導電型トランジスタ及び前記第３導電型トランジスタの前記バックゲートに供給され、
データの転送時に前記第１電圧より高い第２電圧の前記第２の電源が前記第１導電型トランジスタ及び前記第３導電型トランジスタの前記バックゲートに供給される請求項１に記載のデータラッチ回路。
データの転送時に前記第１電圧より高い第２電圧の前記第２の電源が前記第１導電型トランジスタ及び前記第３導電型トランジスタの前記バックゲートに供給される請求項１に記載のデータラッチ回路。
【請求項3】
データの非転送時に第１電圧の前記第１の電源が前記第１導電型トランジスタ及び前記第３導電型トランジスタの前記第１端子に供給され、
データの転送時に前記第１電圧より低い第２電圧の前記第２の電源が前記第３導電型トランジスタ及び前記第３導電型トランジスタの前記第１端子に供給される請求項１に記載のデータラッチ回路。
データの転送時に前記第１電圧より低い第２電圧の前記第２の電源が前記第３導電型トランジスタ及び前記第３導電型トランジスタの前記第１端子に供給される請求項１に記載のデータラッチ回路。
【請求項4】
請求項１に記載のデータラッチ回路と、
前記データラッチ回路の前記第１導電型トランジスタ及び前記第３導電型トランジスタの前記バックゲート又は前記第１端子に、前記第１の電源又は前記第２の電源を供給する電源供給回路と、を有する半導体装置。
前記データラッチ回路の前記第１導電型トランジスタ及び前記第３導電型トランジスタの前記バックゲート又は前記第１端子に、前記第１の電源又は前記第２の電源を供給する電源供給回路と、を有する半導体装置。
【請求項5】
前記電源供給回路は、データの非転送時に第１電圧の前記第１の電源を前記第１導電型トランジスタ及び前記第３導電型トランジスタの前記バックゲートに供給し、
データの転送時に前記第１電圧より高い第２電圧の前記第２の電源を前記第１導電型トランジスタ及び前記第３導電型トランジスタの前記バックゲートに供給する請求項４に記載の半導体装置。
データの転送時に前記第１電圧より高い第２電圧の前記第２の電源を前記第１導電型トランジスタ及び前記第３導電型トランジスタの前記バックゲートに供給する請求項４に記載の半導体装置。
【請求項6】
前記電源供給回路は、データの非転送時に第１電圧の前記第１の電源を前記第１導電型トランジスタ及び前記第３導電型トランジスタの前記第１端子に供給し、
データの転送時に前記第１電圧より低い第２電圧の前記第２の電源を前記第１導電型トランジスタ及び前記第３導電型トランジスタの前記第１端子に供給する請求項４に記載の半導体装置。
データの転送時に前記第１電圧より低い第２電圧の前記第２の電源を前記第１導電型トランジスタ及び前記第３導電型トランジスタの前記第１端子に供給する請求項４に記載の半導体装置。
【請求項7】
前記データラッチ回路を複数有し、
複数の前記データラッチ回路の複数の群毎に前記電源供給回路を備える請求項４に記載の半導体装置。
複数の前記データラッチ回路の複数の群毎に前記電源供給回路を備える請求項４に記載の半導体装置。
【請求項8】
前記データラッチ回路を複数有し、
複数の前記データラッチ回路毎に前記電源供給回路を備える請求項４に記載の半導体装置。
複数の前記データラッチ回路毎に前記電源供給回路を備える請求項４に記載の半導体装置。
【請求項9】
前記データラッチ回路を複数有し、
複数の前記データラッチ回路の前記第１導電型トランジスタ、及び、前記第３導電型トランジスタ毎に前記電源供給回路を備える請求項４に記載の半導体装置。
複数の前記データラッチ回路の前記第１導電型トランジスタ、及び、前記第３導電型トランジスタ毎に前記電源供給回路を備える請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、データラッチ回路及び半導体装置に関する。
【背景技術】
【0002】
半導体記憶装置の一種として、ＮＡＮＤ型メモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０２１／３４３３３６号明細書
【特許文献2】米国特許出願公開第２０２０／２５７５０１号明細書
【特許文献3】米国特許出願公開第２０１７／１８６７４９号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本実施形態は、転送マージン及び転送速度を上げつつ、回路面積を削減することができるデータラッチ回路及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0005】
本実施形態のデータラッチ回路は、第１データラッチ部と、第２データラッチ部と、を有する。第１データラッチ部は、第１導電型トランジスタと第２導電型トランジスタとを備え、第１論理値を保持する。第２データラッチ部は、第３導電型トランジスタと第４導電型トランジスタとを備え、第１論理値が反転した第２論理値を保持する。データラッチ回路は、第１の電源と、第１の電源とは電圧が異なる第２の電源とのいずれか一方が第１導電型トランジスタ及び第３導電型トランジスタのバックゲート又は第１端子に供給される。
【図面の簡単な説明】
【0006】
【図1】メモリシステムの構成の一例を示すブロック図である。
【図3】３次元構造のメモリセルアレイ２０のブロックの構成の一例を示す図である。
【図5】比較例に係るデータラッチ回路の構成の一例を示す回路図である。
【図6】比較例に係るデータ転送時の信号変化の一例を示す波形図である。
【図7】第１の実施形態に係るデータラッチ回路の構成の一例を示す回路図である。
【図8】第１の実施形態に係るデータ転送時の信号変化の一例を示す波形図である。
【図9】第２の実施形態に係るデータラッチ回路と電源供給回路の接続一例を示す図である。
【図10】第３の実施形態に係るデータラッチ回路の構成の一例を示す回路図である。
【図11】第３の実施形態に係るデータ転送時の信号変化の一例を示す波形図である。
【図12】第４の実施形態に係るデータラッチ回路の構成の一例を示す回路図である。
【図13】第４の実施形態に係るデータ転送時の信号変化の一例を示す波形図である。
【図14】第５の実施形態に係るデータラッチ回路の構成の一例を示す図である。
【図15】第５の実施形態に係るデータ転送時の信号変化の一例を示す波形図である。
【図16】第６の実施形態に係るデータラッチ回路と電源供給回路の接続一例を示す図である。
【図17】第７の実施形態に係るデータラッチ回路の構成の一例を示す図である。
【図18】第７の実施形態に係るデータ転送時の信号変化の一例を示す波形図である。
【図19】第８の実施形態に係るデータラッチ回路の構成の一例を示す図である。
【図20】第８の実施形態に係るデータ転送時の信号変化の一例を示す波形図である。
【発明を実施するための形態】
【0007】
以下、図面を参照して本発明の実施形態について詳細に説明する。
（第１の実施形態）
（メモリシステムの構成）
図１は、メモリシステムの構成の一例を示すブロック図である。本実施形態のメモリシステム１は、メモリコントローラ３と不揮発性メモリ２とを備える。なお、不揮発性メモリ２は、複数のメモリチップを含む場合がある。メモリシステム１は、ホスト装置４と接続可能である。ホスト装置４は、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
（第１の実施形態）
（メモリシステムの構成）
図１は、メモリシステムの構成の一例を示すブロック図である。本実施形態のメモリシステム１は、メモリコントローラ３と不揮発性メモリ２とを備える。なお、不揮発性メモリ２は、複数のメモリチップを含む場合がある。メモリシステム１は、ホスト装置４と接続可能である。ホスト装置４は、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
【0008】
メモリシステム１は、ホスト装置４が搭載されたマザーボード上に、メモリシステム１を構成する複数のチップを実装して構成してもよいし、メモリシステム１を１つのモジュールで実現するシステムＬＳＩ（Ｌａｒｇｅ－Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）またはＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ）として構成してもよい。メモリシステム１の例としては、ＳＤカードのようなメモリカード、ＳＳＤ（Ｓｏｌｉｄ－Ｓｔａｔｅ－Ｄｒｉｖｅ）、およびｅＭＭＣ（ｅｍｂｅｄｄｅｄ－Ｍｕｌｔｉ－Ｍｅｄｉａ－Ｃａｒｄ）などが挙げられる。
【0009】
不揮発性メモリ２は、複数のメモリセルを備えたＮＡＮＤ型メモリであり、データを不揮発に記憶する。不揮発性メモリ２は、半導体装置の一例である。不揮発性メモリ２の具体的な構成については後述する。
【0010】
メモリコントローラ３は、例えばホスト装置４からの命令に応答して、不揮発性メモリ２に対して書き込み（プログラムともいう）、読み出し、および消去などを命令する。また、メモリコントローラ３は、不揮発性メモリ２のメモリ空間を管理する。メモリコントローラ３は、ホストインターフェース（ホストＩ／Ｆ）回路１０、プロセッサ１１、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１２、バッファメモリ１３、メモリインターフェース回路（メモリＩ／Ｆ）回路１４、およびＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ）回路１５などを備える。
【0011】
ホストＩ／Ｆ回路１０は、ホストバスを介してホスト装置４に接続され、ホスト装置４との間でインターフェース処理を行う。また、ホストＩ／Ｆ回路１０は、ホスト装置４との間で、命令、アドレス、およびデータの送受信を行う。
【0012】
プロセッサ１１は、例えばＣＰＵ（中央処理装置）から構成される。プロセッサ１１は、メモリコントローラ３全体の動作を制御する。例えば、プロセッサ１１は、ホスト装置４から書き込み命令を受けた場合に、メモリＩ／Ｆ回路１４を介して、ホスト装置４からの書き込み命令に応じた書き込み命令を不揮発性メモリ２に発行する。読み出しおよび消去の場合も同様である。また、プロセッサ１１は、ウェアレベリングなど、不揮発性メモリ２を管理するための様々な処理を実行する。
【0013】
ＲＡＭ１２は、プロセッサ１１の作業領域として使用され、不揮発性メモリ２からロードされたファームウェアデータ、およびプロセッサ１１が作成した各種テーブルなどを格納する。ＲＡＭ１２は、例えばＤＲＡＭまたはＳＲＡＭから構成される。
【0014】
バッファメモリ１３は、ホスト装置４から送信されたデータを一時的に保持するとともに、不揮発性メモリ２から送信されたデータを一時的に保持する。
【0015】
メモリＩ／Ｆ回路１４は、バスを介して不揮発性メモリ２に接続され、不揮発性メモリ２との間でインターフェース処理を行う。また、メモリＩ／Ｆ回路１４は、不揮発性メモリ２との間で命令、アドレス、およびデータの送受信を行う。
【0016】
ＥＣＣ回路１５は、データの書き込み時には、書き込みデータに対してエラー訂正符号を生成し、このエラー訂正符号を書き込みデータに付加してメモリＩ／Ｆ回路１４に送る。また、ＥＣＣ回路１５は、データの読み出し時には、読み出しデータに対して、読み出しデータに含まれるエラー訂正符号を用いてエラー検出および／またはエラー訂正を行う。なお、ＥＣＣ回路１５は、メモリＩ／Ｆ回路１４内に設けるようにしてもよい。
【0017】
（不揮発性メモリの構成）
図２は、図１中の不揮発性メモリ２の一例を示すブロック図である。不揮発性メモリ２は、メモリセルアレイ２０、入出力回路２１、ロジック制御回路２２、レジスタ２３、制御回路２４、電圧生成回路２５、ロウデコーダ２６、カラムデコーダ２７、センスアンプユニット群２８、およびデータレジスタ（データキャッシュ）２９を備える。
図２は、図１中の不揮発性メモリ２の一例を示すブロック図である。不揮発性メモリ２は、メモリセルアレイ２０、入出力回路２１、ロジック制御回路２２、レジスタ２３、制御回路２４、電圧生成回路２５、ロウデコーダ２６、カラムデコーダ２７、センスアンプユニット群２８、およびデータレジスタ（データキャッシュ）２９を備える。
【0018】
メモリセルアレイ２０は、ｊ個のブロックＢＬＫ０～ＢＬＫ（ｊ－１）およびブロックＢＬＫＸを備える。ｊは、１以上の整数である。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタを備える。メモリセルトランジスタは、電気的に書き換え可能なメモリセルを構成する。メモリセルアレイ２０には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線ＢＬ、複数のワード線ＷＬ、およびソース線ＣＥＬＳＲＣなどが配設される。ブロックＢＬＫの具体的な構成については後述する。
【0019】
入出力回路２１およびロジック制御回路２２は、バスを介して、メモリコントローラ３に接続される。入出力回路２１は、メモリコントローラ３との間でバスを介して、信号ＤＱ（例えばＤＱ０～ＤＱ７）を送受信する。
【0020】
ロジック制御回路２２は、メモリコントローラ３からバスを介して、外部制御信号（例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、およびライトプロテクト信号ＷＰｎ）を受信する。信号名に付記されたｎは、アクティブ・ローを示す。また、ロジック制御回路２２は、バスを介して、メモリコントローラ３にレディー／ビジー信号Ｒ／Ｂｎを送信する。
【0021】
信号ＣＥｎは、不揮発性メモリ２が複数使用されるシステム構成において、特定の不揮発性メモリ２を選択し、イネーブルにするための信号である。信号ＣＬＥは、信号ＤＱとして送信されるコマンドをレジスタ２３にラッチすることを可能にする。信号ＡＬＥは、信号ＤＱとして送信されるアドレスをレジスタ２３にラッチすることを可能にする。信号ＷＥｎは、書き込みを可能にする。信号ＲＥｎは、読み出しを可能にする。信号ＷＰｎは、書き込みおよび消去を禁止する。信号Ｒ／Ｂｎは、基本動作コマンドを使用しているときは、不揮発性メモリ２が書き込み、読み出し、および消去動作をしていないレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。
【0022】
レジスタ２３は、コマンドレジスタ、アドレスレジスタ、およびステータスレジスタなどを備える。コマンドレジスタは、コマンドを一時的に保持する。アドレスレジスタは、アドレスを一時的に保持する。ステータスレジスタは、不揮発性メモリ２の動作に必要なデータを一時的に保持する。レジスタ２３は、例えばＳＲＡＭから構成される。
【0023】
制御回路２４は、レジスタ２３からコマンドを受け、このコマンドに基づくシーケンスに従って不揮発性メモリ２を統括的に制御する。
【0024】
電圧生成回路２５は、不揮発性メモリ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、および消去動作に必要な複数の電圧を生成する。電圧生成回路２５は、生成した複数の電圧を、メモリセルアレイ２０、ロウデコーダ２６、およびセンスアンプユニット群２８などに供給する。
【0025】
ロウデコーダ２６は、レジスタ２３からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２６は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。なお、書き込みおよび読み出しの対象となるメモリセルトランジスタＭＴが接続されるワード線を選択ワード線と呼ぶ。そして、ロウデコーダ２６は、選択されたブロックＢＬＫに、書き込み動作、読み出し動作、および消去動作に必要な複数の電圧を転送する。
【0026】
カラムデコーダ２７は、レジスタ２３からカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ２７は、デコードされたカラムアドレスに基づいて、各ビット線ＢＬに所定の電圧を供給する。
【0027】
センスアンプユニット群２８は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知および増幅する。また、センスアンプユニット群２８は、データの書き込み時には、書き込みデータをビット線ＢＬに供給する。
【0028】
データレジスタ２９は、データの読み出し時には、センスアンプユニット群２８から転送されたデータを一時的に保持し、これをシリアルに入出力回路２１へ転送する。また、データレジスタ２９は、データの書き込み時には、入出力回路２１からシリアルに転送されたデータを一時的に保持し、これをセンスアンプユニット群２８へ転送する。データレジスタ２９は、ＳＲＡＭなどで構成される。
【0029】
（メモリセルアレイのブロック構成）
図３は、３次元構造のメモリセルアレイ２０のブロックの構成の一例を示す図である。図３はメモリセルアレイ２０を構成する複数のブロックのうちの１つのブロックＢＬＫを示している。メモリセルアレイの他のブロックも図３と同様の構成を有する。
図３は、３次元構造のメモリセルアレイ２０のブロックの構成の一例を示す図である。図３はメモリセルアレイ２０を構成する複数のブロックのうちの１つのブロックＢＬＫを示している。メモリセルアレイの他のブロックも図３と同様の構成を有する。
【0030】
図示するように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３（以下、これらを代表してストリングユニットＳＵという）を含む。また各々のストリングユニットＳＵは、複数のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択ゲートトランジスタＳＴ１，ＳＴ２とを含むＮＡＮＤストリングＮＳを有する。なお、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴの個数は、図３では８個とするが、更に多数個であってもよい。選択ゲートトランジスタＳＴ１，ＳＴ２は、電気回路上は１つのトランジスタとして示しているが、構造上はメモリセルトランジスタと同じでもよい。また、選択ゲートトランジスタＳＴ１，ＳＴ２として、それぞれ複数の選択ゲートトランジスタを用いてもよい。さらに、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ１，ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。
【0031】
メモリセルトランジスタＭＴは、選択ゲートトランジスタＳＴ１，ＳＴ２間において、直列接続されるようにして配置されている。一端側（ビット線側）のメモリセルトランジスタＭＴ７が、選択ゲートトランジスタＳＴ１に接続され、他端側（ソース線側）のメモリセルトランジスタＭＴ０が、選択ゲートトランジスタＳＴ２に接続されている。
【0032】
ストリングユニットＳＵ０～ＳＵ３の各々の選択ゲートトランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３（以下、これらを代表して選択ゲート線ＳＧＤという）に接続される。また、ストリングユニットＳＵ０～ＳＵ３の各々の選択ゲートトランジスタＳＴ２のゲートは、それぞれ選択ゲート線ＳＧＳ０～ＳＧＳ３（以下、これらを代表して選択ゲート線ＳＧＳという）に接続される。なお、各ブロックＢＬＫ内にある複数の選択ゲートトランジスタＳＴ２のゲートは、共通の選択ゲート線ＳＧＳに接続されていてもよい。
【0033】
同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７のゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７は、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通に接続されているのに対し、選択ゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に独立している。ブロックＢＬＫ内において同一行にあるメモリセルトランジスタＭＴｉのゲートは、同一のワード線ＷＬｉに接続される。
【0034】
各ＮＡＮＤストリングＮＳは、対応するビット線に接続されている。従って、各メモリセルトランジスタＭＴは、ＮＡＮＤストリングＮＳに含まれる選択ゲートトランジスタＳＴ１，ＳＴ２や他のメモリセルトランジスタＭＴを介して、ビット線に接続されている。一般に、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。一方、データの読み出しおよび書き込みは、典型的には、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。このような、１つのストリングユニットＳＵ内でワード線ＷＬを共有するメモリセルトランジスタＭＴの組を、セルユニットＣＵと呼ぶ。
【0035】
セルユニットＣＵに対する書き込み動作は、ページを単位として実行される。例えば、各セルが、３ビット（８値）のデータを保持可能なＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）である場合、１つのセルユニットＣＵが、３ページ分のデータを保持することができる。各メモリセルトランジスタＭＴが保持することができる３ビットは、それぞれこの３ページに対応する。
【0036】
【0037】
センスアンプユニット群２８は、ビット線ＢＬ０～ＢＬ（ｍ－１）に対応したセンスアンプユニットＳＡＵ０～ＳＡＵ（ｍ－１）（以下、これらを代表してセンスアンプユニットＳＡＵという）を備える。各センスアンプユニットＳＡＵは、センスアンプＳＡ、およびデータラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬを備える。センスアンプＳＡ、およびデータラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬは、互いにデータを転送可能なように接続される。
【0038】
データラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬは、データを一時的に保持する。書き込み動作時には、センスアンプＳＡは、データラッチ回路ＳＤＬが保持するデータに応じて、ビット線ＢＬの電圧を制御する。データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬは、メモリセルトランジスタＭＴが２ビット以上のデータを保持する多値動作用に使用される。すなわち、データラッチ回路ＡＤＬは、Ｌｏｗｅｒページの書き込みデータを保持するために使用される。データラッチ回路ＢＤＬは、Ｍｉｄｄｌｅページの書き込みデータを保持するために使用される。データラッチ回路ＣＤＬは、Ｕｐｐｅｒページの書き込みデータを保持するために使用される。センスアンプユニットＳＡＵが備えるデータラッチ回路の数は、１つのメモリセルトランジスタＭＴが保持するビット数に応じて決定される。
【0039】
センスアンプＳＡは、読み出し動作時には、対応するビット線ＢＬに読み出されたデータを検知し、データが０データであるか１データであるかを判定する。また、センスアンプＳＡは、書き込み動作時には、書き込みデータに基づいてビット線ＢＬに電圧を印加する。
【0040】
データレジスタ２９は、センスアンプユニットＳＡＵ０～ＳＡＵ（ｍ－１）に対応した数のデータラッチ回路ＸＤＬを備える。データラッチ回路ＸＤＬは、入出力回路２１に接続される。データラッチ回路ＸＤＬは、入出力回路２１から送られた書き込みデータを一時的に保持し、また、センスアンプユニットＳＡＵから送られた読み出しデータを一時的に保持する。より具体的には、入出力回路２１とセンスアンプユニット群２８との間のデータ転送は、１ページ分のデータラッチ回路ＸＤＬを介して行われる。入出力回路２１が受信した書き込みデータは、データラッチ回路ＸＤＬを介して、データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかに転送される。センスアンプＳＡによって読み出された読み出しデータは、データラッチ回路ＸＤＬを介して、入出力回路２１に転送される。
【0041】
（データラッチ回路の具体的な構成）
本実施形態のデータラッチ回路の構成を説明する前に、比較例のデータラッチ回路の構成について説明する。
本実施形態のデータラッチ回路の構成を説明する前に、比較例のデータラッチ回路の構成について説明する。
【0042】
図５は、比較例に係るデータラッチ回路の構成の一例を示す回路図である。
データラッチ回路ＡＤＬｘは、ＮＭＯＳトランジスタ５１ａ～５４ａと、ＰＭＯＳトランジスタ５５ａ～５８ａとを備える。ＮＭＯＳトランジスタ５１ａ及び５２ａは、第１及び第２の駆動用トランジスタを構成する。また、ＮＭＯＳトランジスタ５３ａ及び５４ａは、第１及び第２の転送用トランジスタを構成する。また、ＰＭＯＳトランジスタ５５ａ及び５６ａは、第１及び第２のロード用トランジスタを構成する。
データラッチ回路ＡＤＬｘは、ＮＭＯＳトランジスタ５１ａ～５４ａと、ＰＭＯＳトランジスタ５５ａ～５８ａとを備える。ＮＭＯＳトランジスタ５１ａ及び５２ａは、第１及び第２の駆動用トランジスタを構成する。また、ＮＭＯＳトランジスタ５３ａ及び５４ａは、第１及び第２の転送用トランジスタを構成する。また、ＰＭＯＳトランジスタ５５ａ及び５６ａは、第１及び第２のロード用トランジスタを構成する。
【0043】
ＮＭＯＳトランジスタ５１ａとＰＭＯＳトランジスタ５５ａとによりインバータＩＮ１ａが構成され、ＮＭＯＳトランジスタ５２ａとＰＭＯＳトランジスタ５５ａとによりインバータＩＮ２ａが構成される。
【0044】
インバータＩＮ１ａ、ＩＮ２ａ、ＮＭＯＳトランジスタ５３ａ及び５４ａは、ＳＲＡＭと同じ回路構成である。すなわち、データラッチ回路ＡＤＬｘは、ＳＲＡＭと同じ回路構成にＰＭＯＳトランジスタ５７ａ及び５８ａが追加された構成である。ＰＭＯＳトランジスタ５７ａ及び５８ａは、後述するように、転送マージンと転送速度を上げるための第１及び第２の制御用トランジスタを構成する。
【0045】
インバータＩＮ１ａの入力端子は、インバータＩＮ２ａの出力端子に接続される。また、インバータＩＮ２ａの入力端子は、インバータＩＮ１ａの出力端子に接続される。
【0046】
ＮＭＯＳトランジスタ５３ａ及び５４ａは、それぞれインバータＩＮ１ａ及びＩＮ２ａの出力端子に接続される。ＮＭＯＳトランジスタ５３ａ及び５４ａのゲートには、それぞれ制御信号ＴＩ１及びＴＬ１が入力される。ＮＭＯＳトランジスタ５３ａ及び５４ａは、それぞれ制御信号ＴＩ１及びＴＬ１によりオン／オフが制御される。
【0047】
ＰＭＯＳトランジスタ５５ａ及び５６ａと電源ＶＤＤとの間には、それぞれＰＭＯＳトランジスタ５７ａ及び５８ａが接続される。ＰＭＯＳトランジスタ５７ａ及び５８ａのそれぞれのソース及びバックゲートには電源ＶＤＤが供給される。
【0048】
ＰＭＯＳトランジスタ５７ａ及び５８ａのゲートには、それぞれ制御信号ＬＩ１及びＬＬ１が入力される。ＰＭＯＳトランジスタ５７ａ及び５８ａは、それぞれ制御信号ＬＩ１及びＬＬ１によりオン／オフが制御される。
【0049】
データラッチ回路ＢＤＬｘは、ＮＭＯＳトランジスタ５１ｂ～５４ｂ、及び、ＰＭＯＳトランジスタ５５ｂ～５８ｂを備える。ＮＭＯＳトランジスタ５１ｂとＰＭＯＳトランジスタ５５ｂとによりインバータＩＮ１ｂが構成され、ＮＭＯＳトランジスタ５２ｂとＰＭＯＳトランジスタ５５ｂとによりインバータＩＮ２ｂが構成される。
【0050】
ＮＭＯＳトランジスタ５３ｂ及び５４ｂのゲートには、それぞれ制御信号ＴＩ２及びＴＬ２が入力される。ＮＭＯＳトランジスタ５３ｂ及び５４ｂは、それぞれ制御信号ＴＩ２及びＴＬ２によりオン／オフが制御される。
【0051】
ＰＭＯＳトランジスタ５７ｂ及び５８ｂのゲートには、それぞれ制御信号ＬＩ２及びＬＬ２が入力される。ＰＭＯＳトランジスタ５７ｂ及び５８ｂは、それぞれ制御信号ＬＩ２及びＬＬ２によりオン／オフが制御される。その他の回路構成は、データラッチ回路ＡＤＬｘと同様のため説明を省略する。
【0052】
図６は、比較例に係るデータ転送時の信号変化の一例を示す波形図である。
図６に示す波形図は、データラッチ回路ＡＤＬｘからデータラッチ回路ＢＤＬｘにデータを転送する際の波形図である。図６では、時刻Ｔ１１からＴ１２に間でデータが転送される。
図６に示す波形図は、データラッチ回路ＡＤＬｘからデータラッチ回路ＢＤＬｘにデータを転送する際の波形図である。図６では、時刻Ｔ１１からＴ１２に間でデータが転送される。
【0053】
データラッチ回路ＡＤＬｘからデータラッチ回路ＢＤＬｘにデータを転送する際、時刻Ｔ１１において、制御信号ＴＬ１及びＴＬ２をロウレベルからハイレベルに立ち上げる。これにより、データラッチ回路ＡＤＬｘのＮＭＯＳトランジスタ５４ａ、及び、データラッチ回路ＢＤＬｘのＮＭＯＳトランジスタ５４ｂがオンし、データラッチ回路ＡＤＬｘのインバータＩＮ２ａの出力がデータラッチ回路ＢＤＬｘのインバータＩＮ１ｂに入力される。
【0054】
また、時刻Ｔ１１において、データが転送されるデータラッチ回路ＢＤＬｘのＰＭＯＳトランジスタ５８ｂのゲートに入力される制御信号ＬＬ２をロウレベルからハイレベルに立ち上げる。これにより、データラッチ回路ＢＤＬｘのＰＭＯＳトランジスタ５８ｂをオフしてＰＭＯＳトランジスタ５６ｂの能力を抑えることで、データラッチ回路ＡＤＬｘからデータラッチ回路ＢＤＬｘにデータを転送する際の転送マージン及び転送速度を上げている。
【0055】
しかしながら、比較例のデータラッチ回路ＡＤＬｘ及びＢＤＬｘ（他のデータラッチ回路も同様）は、ＳＲＡＭと同じ回路構成に、転送マージンと転送速度を上げるための制御用トランジスタであるＰＭＯＳトランジスタ５７ａ、５８ａ、５７ｂ及び５８ｂが追加されているため、回路面積が増大していた。
【0056】
これに対して、本実施形態のデータラッチ回路ＡＤＬ及びＢＤＬ（他のデータラッチ回路も同様）は、転送マージンと転送速度を上げつつ、比較例のデータラッチ回路ＡＤＬｘ及びＢＤＬｘよりも回路面積を削減している。
【0057】
次に、本実施形態のデータラッチ回路の構成を説明する。図７は、第１の実施形態に係るデータラッチ回路の構成の一例を示す回路図である。
【0058】
データラッチ回路ＡＤＬは、ＮＭＯＳトランジスタ６１ａ～６４ａと、ＰＭＯＳトランジスタ６５ａ及び６６ａとを備える。ＮＭＯＳトランジスタ６１ａ及び６２ａは、第１及び第２の駆動用トランジスタを構成する。また、ＮＭＯＳトランジスタ６３ａ及び６４ａは、第１及び第２の転送用トランジスタを構成する。また、ＰＭＯＳトランジスタ６５ａ及び６６ａは、第１及び第２のロード用トランジスタを構成する。
【0059】
ＮＭＯＳトランジスタ６１ａとＰＭＯＳトランジスタ６５ａとによりインバータＩＮ１１ａが構成され、ＮＭＯＳトランジスタ６２ａとＰＭＯＳトランジスタ６６ａとによりインバータＩＮ１２ａが構成される。
【0060】
ＰＭＯＳトランジスタ６５ａ及び６６ａのソースには電源ＶＤＤが供給される。また、ＰＭＯＳトランジスタ６５ａ及び６６ａのバックゲートには電源ＶＤＤｏｐｔが供給される。
【0061】
このように、データラッチ回路ＡＤＬは、比較例のデータラッチ回路ＡＤＬｘから制御用のＰＭＯＳトランジスタ５７ａ及び５８ａが削除された構成である。また、ＰＭＯＳトランジスタ６５ａ及び６６ａのソースとバックゲートには、異なる電源が供給される。
【0062】
インバータＩＮ１１ａは、第１導電型トランジスタであるＰＭＯＳトランジスタ６５ａと、第２導電型トランジスタであるＮＭＯＳトランジスタ６１ａとを有し、第１の論理値を保持する第１データラッチ部を構成する。
【0063】
インバータＩＮ１２ａは、第３導電型トランジスタであるＰＭＯＳトランジスタ６６ａと、第４導電型トランジスタであるＮＭＯＳトランジスタ６２ａとを有し、第１の論理値が反転した第２論理値を保持する第２データラッチ部を構成する。
【0064】
そして、第１の電源である電源ＶＤＤと、第１の電源とは電圧が異なる第２電源である電源ＶＤＤｏｐｔとのいずれか一方がＰＭＯＳトランジスタ６５ａ及びＰＭＯＳトランジスタ６６ａのバックゲートに供給される。
【0065】
データラッチ回路ＢＤＬは、データラッチ回路ＡＤＬと同様の構成であり、ＮＭＯＳトランジスタ６１ｂ～６４ｂと、ＰＭＯＳトランジスタ６５ｂ及び６６ｂとを備える。ＮＭＯＳトランジスタ６１ｂとＰＭＯＳトランジスタ６５ｂとによりインバータＩＮ１１ｂが構成され、ＮＭＯＳトランジスタ６２ｂとＰＭＯＳトランジスタ６６ｂとによりインバータＩＮ１２ｂが構成される。
【0066】
電源ＶＤＤｏｐｔを生成する電源供給回路７０は、電源ＶＤＤと、電源ＶＤＤより高い電圧の電源ＶＤＤａとをデプレッション型のＮＭＯＳトランジスタ７１及び７２により接続している。電源ＶＤＤは、例えば１．５Ｖであり、電源ＶＤＤａは、例えば２．０Ｖ～２．２Ｖである。
【0067】
なお、電源供給回路７０は、デプレッション型のＮＭＯＳトランジスタ７１及び７２に限定されるものではなく、エンハンス型のＮＭＯＳトランジスタを用いて構成してもよい。また、電源供給回路７０は、電圧生成回路２５内に設けられていてもよいし、センスアンプユニット群２８内に設けられていてもよい。
【0068】
ＮＭＯＳトランジスタ７１のゲートには制御信号ＳＥＬが供給され、ＮＭＯＳトランジスタ７２のゲートには制御信号／ＳＥＬが供給される。制御信号／ＳＥＬは、制御信号ＳＥＬが反転された信号である。これにより、ＮＭＯＳトランジスタ７１及び７２は、いずれか一方がオンし、他方がオフする。
【0069】
制御信号ＳＥＬがハイレベルの場合、ＮＭＯＳトランジスタ７１がオンし、ＮＭＯＳトランジスタ７２がオフする。これにより、電源ＶＤＤｏｐｔとして電源ＶＤＤａがＰＭＯＳトランジスタ６５ａ、６６ａ、６５ｂ及び６６ｂのバックゲートに供給される。
【0070】
一方、制御信号がロウレベルの場合、ＮＭＯＳトランジスタ７２がオンし、ＮＭＯＳトランジスタ７１がオフする。これにより、電源ＶＤＤｏｐｔとして電源ＶＤＤがＰＭＯＳトランジスタ６５ａ、６６ａ、６５ｂ及び６６ｂのバックゲートに供給される。
【0071】
図８は、第１の実施形態に係るデータ転送時の信号変化の一例を示す波形図である。
図８に示す波形図は、データラッチ回路ＡＤＬからデータラッチ回路ＢＤＬにデータを転送する際の波形図である。図８では、時刻Ｔ２１からＴ２２に間でデータが転送される。
図８に示す波形図は、データラッチ回路ＡＤＬからデータラッチ回路ＢＤＬにデータを転送する際の波形図である。図８では、時刻Ｔ２１からＴ２２に間でデータが転送される。
【0072】
データラッチ回路ＡＤＬからデータラッチ回路ＢＤＬにデータを転送する際、時刻Ｔ２１において、制御信号ＴＬ１及びＴＬ２をロウレベルからハイレベルに立ち上げる。これにより、データラッチ回路ＡＤＬのＮＭＯＳトランジスタ６４ａ、及び、データラッチ回路ＢＤＬのＮＭＯＳトランジスタ６４ｂがオンし、データラッチ回路ＡＤＬのインバータＩＮ１２ａの出力がデータラッチ回路ＢＤＬのインバータＩＮ１１ｂに入力される。
【0073】
また、データの非転送時には、ロウレベルの制御信号ＳＥＬが電源供給回路７０に入力される。これにより、ＮＭＯＳトランジスタ７２がオン、ＮＭＯＳトランジスタ７１がオフし、電源ＶＤＤがＰＭＯＳトランジスタ６５ａ、６６ａ、６５ｂ及び６６ｂのバックゲートに入力される。
【0074】
一方、データの転送時には、ハイレベルの制御信号ＳＥＬが電源供給回路７０に入力される。これにより、ＮＭＯＳトランジスタ７１がオン、ＮＭＯＳトランジスタ７２がオフし、電源ＶＤＤａがＰＭＯＳトランジスタ６５ａ、６６ａ、６５ｂ及び６６ｂのバックゲートに入力される。
【0075】
すなわち、データの転送時のみ、電源ＶＤＤよりも高い電圧の電源ＶＤＤａがＰＭＯＳトランジスタ６５ａ、６６ａ、６５ｂ及び６６ｂのバックゲートに入力される。これにより、データラッチ回路ＡＤＬ及びＢＤＬ間でデータを転送する際に、データが転送されるデータラッチ回路ＢＤＬのＰＭＯＳトランジスタ６６ｂのウェル電位を上げる。この結果、データラッチ回路ＢＤＬは、ＰＭＯＳトランジスタ６６ｂの能力が抑えられ、転送マージンと転送速度とを上げることができる。
【0076】
また、ＰＭＯＳトランジスタ６６ｂ以外のＰＭＯＳトランジスタ６５ａ、６６ａ及び６５ｂのウェル電位を上げることで、データラッチ回路ＡＤＬ及びＢＤＬのスタンバイ電流を削減することができる。
【0077】
また、データラッチ回路ＡＤＬ（他のデータラッチ回路も同様）は、比較例のデータラッチ回路ＡＤＬｘからＰＭＯＳトランジスタ５７ａ及び５８ａを削除することで、面積を削減している。
【0078】
上述したように、多値化や高集積化が進むに従って、不揮発性メモリ２内に配置されるデータラッチ回路の個数が増大する。本実施形態では、多数配置されたデータラッチ回路ＡＤＬ、ＢＤＬ、・・・、のそれぞれからＰＭＯＳトランジスタを２個削減することができるため、不揮発性メモリ２の回路面積も大きく削減することができる。
【0079】
以上のように、本実施形態のデータラッチ回路は、転送マージン及び転送速度を上げつつ、回路面積を削減することができる。
【0080】
【0081】
センスアンプＳＡ及びデータラッチ回路ＡＤＬ及びＢＤＬは、制御信号毎にＴｉｅｒと呼ばれる単位で配置される。第１の実施形態では、全てのデータラッチ回路ＡＤＬ及びＢＤＬに同じ電源ＶＤＤｏｐｔが供給される。そのため、第１の実施形態では、動作していないデータラッチ回路のＰＭＯＳトランジスタのバックゲートのノードも充電されてしまい、消費電流が増加する。
【0082】
第２の実施形態では、Ｔｉｅｒ毎に電源を分けることで、使用していないデータラッチ回路に電源が供給されないようにし、消費電流の増加を抑える。すなわち、第２の実施形態では、複数のデータラッチ回路を複数の群に分け、複数のデータラッチ回路の群毎に電源供給回路を設けている。
【0083】
図９に示すように、Ｔｉｅｒ１のデータラッチ回路ＡＤＬ、ＢＤＬ、・・・、には、電源供給回路７０ａが電源ＶＤＤｏｐｔ１を供給し、Ｔｉｅｒ２のデータラッチ回路ＡＤＬ、ＢＤＬ、・・・、には、電源供給回路７０ｂが電源ＶＤＤｏｐｔ２を供給する。電源供給回路７０ａには、制御信号ＳＥＬａ、及び、反転された制御信号／ＳＥＬａが入力される。
【0084】
また、電源供給回路７０ｂには、制御信号ＳＥＬｂ、及び、反転された制御信号／ＳＥＬｂが入力される。その他の構成は、図７に示す第１の実施形態の電源供給回路７０と同じである。また、各Ｔｉｅｒのデータラッチ回路ＡＤＬ及びＢＤＬの構成は、第１の実施形態のデータラッチ回路ＡＤＬ及びＢＤＬの構成と同じである。
【0085】
例えば、Ｔｉｅｒ１のデータラッチ回路ＡＤＬ及びＢＤＬ間でデータを転送する場合、電源供給回路７０ａの制御信号ＳＥＬａをハイレベルとすることで、Ｔｉｅｒ１のデータラッチ回路ＡＤＬ及びＢＤＬのみに電源ＶＤＤよりも高い電圧の電源ＶＤＤａが供給される。
【0086】
この結果、データの転送を行っていないＴｉｅｒ２のデータラッチ回路ＡＤＬ及びＢＤＬには、電源ＶＤＤよりも高い電圧の電源ＶＤＤａが供給されることなく、消費電流の増加を抑えることができる。
【0087】
以上のような構成によれば、本実施形態のデータラッチ回路は、第１の実施形態のデータラッチ回路と同様に、転送マージン及び転送速度を上げつつ、回路面積を削減することができる。さらに、本実施形態のデータラッチ回路は、第１の実施形態のデータラッチ回路よりも消費電流の増加を抑えることができる。
【0088】
【0089】
第３の実施系形態は、電源供給回路をデータラッチ回路毎に設ける構成である。
図１０に示すように、第３の実施形態は、データラッチ回路ＡＤＬに対して電源供給回路７０ｃを設け、データラッチ回路ＢＤＬに対して電源供給回路７０ｄを設けている。
図１０に示すように、第３の実施形態は、データラッチ回路ＡＤＬに対して電源供給回路７０ｃを設け、データラッチ回路ＢＤＬに対して電源供給回路７０ｄを設けている。
【0090】
電源供給回路７０ｃは、データラッチ回路ＡＤＬのＰＭＯＳトランジスタ６５ａ及び６６ａのバックゲートに電源ＶＤＤｏｐｔ３を供給する。また、電源供給回路７０ｄは、データラッチ回路ＢＤＬのＰＭＯＳトランジスタ６５ｂ及び６６ｂのバックゲートに電源ＶＤＤｏｐｔ４を供給する。
【0091】
電源供給回路７０ｃには、制御信号ＳＥＬｃ、及び、反転された制御信号／ＳＥＬｃが入力される。また、電源供給回路７０ｄには、制御信号ＳＥＬｄ、及び、反転された制御信号／ＳＥＬｄが入力される。その他の構成は、図７に示す第１の実施形態の電源供給回路７０と同じである。
【0092】
図１１は、第３の実施形態に係るデータ転送時の信号変化の一例を示す波形図である。
図１１に示す波形図は、データラッチ回路ＡＤＬからデータラッチ回路ＢＤＬにデータを転送する際の波形図である。図１１では、時刻Ｔ３１からＴ３２に間でデータが転送される。
図１１に示す波形図は、データラッチ回路ＡＤＬからデータラッチ回路ＢＤＬにデータを転送する際の波形図である。図１１では、時刻Ｔ３１からＴ３２に間でデータが転送される。
【0093】
データラッチ回路ＡＤＬからデータラッチ回路ＢＤＬにデータを転送する際、時刻Ｔ３１において、制御信号ＴＬ１及びＴＬ２をロウレベルからハイレベルに立ち上げる。これにより、データラッチ回路ＡＤＬのＮＭＯＳトランジスタ６４ａ、及び、データラッチ回路ＢＤＬのＮＭＯＳトランジスタ６４ｂがオンし、データラッチ回路ＡＤＬのインバータＩＮ１２ａの出力がデータラッチ回路ＢＤＬのインバータＩＮ１１ｂに入力される。
【0094】
電源供給回路７０ｃには、データの転送時及び非転送時にロウレベルの制御信号ＳＥＬｃが入力される。これにより、電源供給回路７０ｃのＮＭＯＳトランジスタ７２がオン、ＮＭＯＳトランジスタ７１がオフし、電源ＶＤＤがデータラッチ回路ＡＤＬのＰＭＯＳトランジスタ６５ａ及び６６ａのバックゲートに入力される。
【0095】
電源供給回路７０ｄには、データの非転送時にロウレベルの制御信号ＳＥＬｄが入力される。これにより、電源供給回路７０ｄのＮＭＯＳトランジスタ７２がオン、ＮＭＯＳトランジスタ７１がオフし、電源ＶＤＤがデータラッチ回路ＢＤＬのＰＭＯＳトランジスタ６５ｂ及び６６ｂのバックゲートに入力される。
【0096】
一方、電源供給回路７０ｄには、データの転送時にハイレベルの制御信号ＳＥＬｄが入力される。これにより、電源供給回路７０ｄのＮＭＯＳトランジスタ７１がオン、ＮＭＯＳトランジスタ７２がオフし、電源ＶＤＤａがデータラッチ回路ＢＤＬのＰＭＯＳトランジスタ６５ｂ及び６６ｂのバックゲートに入力される。
【0097】
すなわち、データの転送時のみ、電源ＶＤＤよりも高い電圧の電源ＶＤＤａが、データが転送されるデータラッチ回路ＢＤＬのＰＭＯＳトランジスタ６５ｂ及び６６ｂのバックゲートに入力される。
【0098】
このように、データラッチ回路ＡＤＬからデータラッチ回路ＢＤＬにデータを転送する際、データが転送されるデータラッチ回路ＢＤＬのＰＭＯＳトランジスタ６５ｂ及び６６ｂのウェル電位を上げる。一方、データラッチ回路ＡＤＬからデータラッチ回路ＢＤＬにデータを転送する際、データを転送するデータラッチ回路のＰＭＯＳトランジスタ６５ａ及び６６ａのウェル電位は上げないようにし、消費電流の増加を抑える。
【0099】
以上のような構成によれば、本実施形態のデータラッチ回路は、第１の実施形態のデータラッチ回路と同様に、転送マージン及び転送速度を上げつつ、回路面積を削減することができる。さらに、本実施形態のデータラッチ回路は、第１の実施形態のデータラッチ回路よりも消費電流の増加を抑えることができる。
【0100】
【0101】
第４の実施形態は、電源供給回路をデータラッチ回路のＰＭＯＳトランジスタ毎に設ける構成である。
【0102】
図１２に示すように、第４の実施形態は、データラッチ回路ＡＤＬ、ＢＤＬのＰＭＯＳトランジスタ６５ａ及び６５ｂに対して電源供給回路７０ｅを設け、データラッチ回路ＡＤＬ、ＢＤＬのＰＭＯＳトランジスタ６６ａ及び６６ｂに対して電源供給回路７０ｆを設けている。
【0103】
電源供給回路７０ｅは、データラッチ回路ＡＤＬ及びＢＤＬのＰＭＯＳトランジスタ６５ａ及び６５ｂのバックゲートに電源ＶＤＤｏｐｔ５を供給する。電源供給回路７０ｆは、データラッチ回路ＡＤＬ及びＢＤＬのＰＭＯＳトランジスタ６６ａ及び６６ｂのバックゲートに電源ＶＤＤｏｐｔ６を供給する。
【0104】
電源供給回路７０ｅには、制御信号ＳＥＬｅ、及び、反転された制御信号／ＳＥＬｅが入力される。電源供給回路７０ｆには、制御信号ＳＥＬｆ、及び、反転された制御信号／ＳＥＬｆが入力される。その他の構成は、図７に示す第１の実施形態の電源供給回路７０と同じである。
【0105】
図１３は、第４の実施形態に係るデータ転送時の信号変化の一例を示す波形図である。
図１３に示す波形図は、データラッチ回路ＡＤＬからデータラッチ回路ＢＤＬにデータを転送する際の波形図である。図１３では、時刻Ｔ４１からＴ４２に間でデータが転送される。
図１３に示す波形図は、データラッチ回路ＡＤＬからデータラッチ回路ＢＤＬにデータを転送する際の波形図である。図１３では、時刻Ｔ４１からＴ４２に間でデータが転送される。
【0106】
データラッチ回路ＡＤＬからデータラッチ回路ＢＤＬにデータを転送する際、時刻Ｔ４１において、制御信号ＴＬ１及びＴＬ２をロウレベルからハイレベルに立ち上げる。これにより、データラッチ回路ＡＤＬのＮＭＯＳトランジスタ６４ａ、及び、データラッチ回路ＢＤＬのＮＭＯＳトランジスタ６４ｂがオンし、データラッチ回路ＡＤＬのインバータＩＮ１２ａの出力がデータラッチ回路ＢＤＬのインバータＩＮ１１ｂに入力される。
【0107】
電源供給回路７０ｅには、データの転送時及び非転送時にロウレベルの制御信号ＳＥＬｅが入力される。これにより、電源供給回路７０ｅのＮＭＯＳトランジスタ７２がオン、ＮＭＯＳトランジスタ７１がオフし、電源ＶＤＤがデータラッチ回路ＡＤＬ及びＢＤＬのＰＭＯＳトランジスタ６５ａ及び６５ｂのバックゲートに入力される。
【0108】
電源供給回路７０ｆには、データの非転送時にロウレベルの制御信号ＳＥＬｆが入力される。これにより、電源供給回路７０ｆのＮＭＯＳトランジスタ７２がオン、ＮＭＯＳトランジスタ７１がオフし、電源ＶＤＤがデータラッチ回路ＡＤＬ及びＢＤＬのＰＭＯＳトランジスタ６６ａ及び６６ｂのバックゲートに入力される。
【0109】
一方、電源供給回路７０ｆには、データの転送時にハイレベルの制御信号ＳＥＬｆが入力される。これにより、電源供給回路７０ｆのＮＭＯＳトランジスタ７１がオン、ＮＭＯＳトランジスタ７２がオフし、電源ＶＤＤａがデータラッチ回路ＡＤＬ及びＢＤＬのＰＭＯＳトランジスタ６６ａ及び６６ｂのバックゲートに入力される。
【0110】
すなわち、データの転送時のみ、電源ＶＤＤよりも高い電圧の電源ＶＤＤａが、データが転送されるデータラッチ回路ＢＤＬのＰＭＯＳトランジスタ６６ｂのバックゲートに入力される。
【0111】
このように、データラッチ回路ＡＤＬからデータラッチ回路ＢＤＬにデータを転送する際、データが転送されるデータラッチ回路ＢＤＬのＰＭＯＳトランジスタ６６ｂのウェル電位を上げる。一方、データラッチ回路ＢＤＬのＰＭＯＳトランジスタ６５ｂのウェル電位は上げないようにし、消費電流の増加を抑える。
【0112】
以上のような構成によれば、本実施形態のデータラッチ回路は、第１の実施形態のデータラッチ回路と同様に、転送マージン及び転送速度を上げつつ、回路面積を削減することができる。さらに、本実施形態のデータラッチ回路は、第１の実施形態のデータラッチ回路よりも消費電流の増加を抑えることができる。
【0113】
【0114】
図１４に示すように、データラッチ回路ＡＤＬは、図７のＰＭＯＳトランジスタ６５ａ、６６ａに代わり、ＰＭＯＳトランジスタ６７ａ及び６８ａを備える。また、データラッチ回路ＢＤＬは、図７のＰＭＯＳトランジスタ６５ｂ及び６６ｂに代わり、ＰＭＯＳトランジスタ６７ｂ及び６８ｂを備える。
【0115】
ＰＭＯＳトランジスタ６７ａ及び６８ａは、バックゲートに電源ＶＤＤが供給され、ソースに電源ＶＤＤｏｐｔ７が供給される。同様に、ＰＭＯＳトランジスタ６７ｂ及び６８ｂは、バックゲートに電源ＶＤＤが供給され、ソースに電源ＶＤＤｏｐｔ７が供給される。
【0116】
電源ＶＤＤｏｐｔ７を生成する電源供給回路８０は、電源ＶＤＤと、電源ＶＤＤより低い電圧の電源ＶＤＤｂとをデプレッション型のＮＭＯＳトランジスタ８１及び８２により接続している。電源ＶＤＤは、例えば１．５Ｖであり、電源ＶＤＤｂは、例えば１．０Ｖ～１．２Ｖである。なお、電源供給回路８０は、デプレッション型のＮＭＯＳトランジスタ８１及び８２に限定されるものではなく、エンハンス型のＮＭＯＳトランジスタを用いて構成してもよい。また、電源供給回路８０は、電圧生成回路２５内に設けられていてもよいし、センスアンプユニット群２８内に設けられていてもよい。
【0117】
ＮＭＯＳトランジスタ８１のゲートには制御信号ＳＥＬが供給され、ＮＭＯＳトランジスタ８２のゲートには制御信号／ＳＥＬが供給される。制御信号／ＳＥＬは、制御信号ＳＥＬが反転された信号である。これにより、ＮＭＯＳトランジスタ８１及び８２は、いずれか一方がオンし、他方がオフする。
【0118】
制御信号ＳＥＬがハイレベルの場合、ＮＭＯＳトランジスタ８１がオン、ＮＭＯＳトランジスタ８２がオフし、電源ＶＤＤｂがＰＭＯＳトランジスタ６７ａ、６８ａ、６７ｂ及び６８ｂのソースに供給される。
【0119】
一方、制御信号がロウレベルの場合、ＮＭＯＳトランジスタ８２がオンし、ＮＭＯＳトランジスタ８１がオフし、電源ＶＤＤがＰＭＯＳトランジスタ６７ａ、６８ａ、６７ｂ及び６８ｂのソースに供給される。
【0120】
本実施形態では、データラッチ回路ＡＤＬ及びＢＤＬ間でデータを転送する際に、ＰＭＯＳトランジスタ６７ａ、６８ａ、６７ｂ及び６８ｂのソース電位を下げる。これにより、 第１の実施形態と同様に、バックゲートに供給される電源をソースに供給される電源よりも相対的に高くし、ＰＭＯＳトランジスタ６７ａ、６８ａ、６７ｂ及び６８ｂの能力を抑えることで、転送マージンと転送速度を保持する。
【0121】
図１５は、第５の実施形態に係るデータ転送時の信号変化の一例を示す波形図である。
図１５に示す波形図は、データラッチ回路ＡＤＬからデータラッチ回路ＢＤＬにデータを転送する際の波形図である。図１５では、時刻Ｔ５１からＴ５２に間でデータが転送される。
図１５に示す波形図は、データラッチ回路ＡＤＬからデータラッチ回路ＢＤＬにデータを転送する際の波形図である。図１５では、時刻Ｔ５１からＴ５２に間でデータが転送される。
【0122】
データラッチ回路ＡＤＬからデータラッチ回路ＢＤＬにデータを転送する際、時刻Ｔ５１において、制御信号ＴＬ１及びＴＬ２をロウレベルからハイレベルに立ち上げる。これにより、データラッチ回路ＡＤＬのＮＭＯＳトランジスタ６４ａ、及び、データラッチ回路ＢＤＬのＮＭＯＳトランジスタ６４ｂがオンし、データラッチ回路ＡＤＬのインバータＩＮ１２ａの出力がデータラッチ回路ＢＤＬのインバータＩＮ１１ｂに入力される。
【0123】
また、データの非転送時には、ロウレベルの制御信号ＳＥＬが電源供給回路８０に入力される。これにより、ＮＭＯＳトランジスタ８２がオン、ＮＭＯＳトランジスタ８１がオフし、電源ＶＤＤがＰＭＯＳトランジスタ６７ａ、６８ａ、６７ｂ及び６８ｂのソースに入力される。
【0124】
一方、データの転送時には、ハイレベルの制御信号ＳＥＬが電源供給回路８０に入力される。これにより、ＮＭＯＳトランジスタ８１がオン、ＮＭＯＳトランジスタ８２がオフし、電源ＶＤＤｂがＰＭＯＳトランジスタ６７ａ、６８ａ、６７ｂ及び６８ｂのソースに入力される。
【0125】
すなわち、データの転送時のみ、電源ＶＤＤよりも低い電圧の電源ＶＤＤｂがＰＭＯＳトランジスタ６７ａ、６８ａ、６７ｂ及び６８ｂのソース（第１端子）に入力される。これにより、データラッチ回路ＡＤＬ及びＢＤＬ間でデータを転送する際に、データが転送されるデータラッチ回路ＢＤＬのＰＭＯＳトランジスタ６８ｂのソース電位を下げる。この結果、データラッチ回路ＢＤＬは、ＰＭＯＳトランジスタ６８ｂの能力が抑えられ、転送マージンと転送速度とを上げることができる。
【0126】
また、データラッチ回路ＡＤＬ（他のデータラッチ回路も同様）は、比較例のデータラッチ回路ＡＤＬｘからＰＭＯＳトランジスタ５７ａ及び５８ａを削除することで、面積を削減している。
【0127】
以上のように、本実施形態のデータラッチ回路は、第１の実施形態と同様に、転送マージン及び転送速度を上げつつ、回路面積を削減することができる。
【0128】
（第６の実施形態）
図１６は、第６の実施形態に係るデータラッチ回路と電源供給回路の接続一例を示す図である。
第６の実施形態は、Ｔｉｅｒ毎に電源を分ける構成である。具体的には、Ｔｉｅｒ１のデータラッチ回路ＡＤＬ、ＢＤＬ、・・・、には、電源供給回路８０ａが電源ＶＤＤｏｐｔ８を供給する。一方、Ｔｉｅｒ２のデータラッチ回路ＡＤＬ、ＢＤＬ、・・・、には、電源供給回路８０ｂが電源ＶＤＤｏｐｔ９を供給する。
図１６は、第６の実施形態に係るデータラッチ回路と電源供給回路の接続一例を示す図である。
第６の実施形態は、Ｔｉｅｒ毎に電源を分ける構成である。具体的には、Ｔｉｅｒ１のデータラッチ回路ＡＤＬ、ＢＤＬ、・・・、には、電源供給回路８０ａが電源ＶＤＤｏｐｔ８を供給する。一方、Ｔｉｅｒ２のデータラッチ回路ＡＤＬ、ＢＤＬ、・・・、には、電源供給回路８０ｂが電源ＶＤＤｏｐｔ９を供給する。
【0129】
電源供給回路８０ａには、制御信号ＳＥＬａ、及び、反転された制御信号／ＳＥＬａが入力される。また、電源供給回路８０ｂには、制御信号ＳＥＬｂ、及び、反転された制御信号／ＳＥＬｂが入力される。その他の構成は、図１５に示す第５の実施形態の電源供給回路８０と同じである。また、各Ｔｉｅｒのデータラッチ回路ＡＤＬ及びＢＤＬの構成は、第１の実施形態のデータラッチ回路ＡＤＬ及びＢＤＬの構成と同じである。
【0130】
例えば、Ｔｉｅｒ１のデータラッチ回路ＡＤＬ及びＢＤＬ間でデータを転送する場合、電源供給回路７０ａの制御信号ＳＥＬａをハイレベルとすることで、Ｔｉｅｒ１のデータラッチ回路ＡＤＬ及びＢＤＬのみに電源ＶＤＤよりも低い電圧の電源ＶＤＤｂが供給される。
【0131】
これにより、データラッチ回路ＡＤＬ及びＢＤＬ間でデータを転送する際に、データが転送されるデータラッチ回路ＢＤＬのＰＭＯＳトランジスタ６８ｂのソース電位を下げる。この結果、データラッチ回路ＢＤＬは、ＰＭＯＳトランジスタ６８ｂの能力が抑えられ、転送マージンと転送速度とを上げることができる。
【0132】
以上のように、本実施形態のデータラッチ回路は、第１の実施形態と同様に、転送マージン及び転送速度を上げつつ、回路面積を削減することができる。
【0133】
【0134】
図１７に示すように、データラッチ回路ＡＤＬに対して電源供給回路８０ｃを設け、データラッチ回路ＢＤＬに対して電源供給回路８０ｄを設ける。
【0135】
電源供給回路８０ｃは、データラッチ回路ＡＤＬのＰＭＯＳトランジスタ６７ａ及び６８ａのソースに電源ＶＤＤｏｐｔ１０を供給する。電源供給回路８０ｄは、データラッチ回路ＢＤＬのＰＭＯＳトランジスタ６７ｂ及び６８ｂのソースに電源ＶＤＤｏｐｔ１１を供給する。
【0136】
電源供給回路８０ｃには、制御信号ＳＥＬｃ、及び、反転された制御信号／ＳＥＬｃが入力される。電源供給回路８０ｄには、制御信号ＳＥＬｄ、及び、反転された制御信号／ＳＥＬｄが入力される。その他の構成は、図１４に示す第５の実施形態の電源供給回路８０と同じである。
【0137】
図１８は、第７の実施形態に係るデータ転送時の信号変化の一例を示す波形図である。
図１８に示す波形図は、データラッチ回路ＡＤＬからデータラッチ回路ＢＤＬにデータを転送する際の波形図である。図１８では、時刻Ｔ６１からＴ６２に間でデータが転送される。
図１８に示す波形図は、データラッチ回路ＡＤＬからデータラッチ回路ＢＤＬにデータを転送する際の波形図である。図１８では、時刻Ｔ６１からＴ６２に間でデータが転送される。
【0138】
データラッチ回路ＡＤＬからデータラッチ回路ＢＤＬにデータを転送する際、時刻Ｔ６１において、制御信号ＴＬ１及びＴＬ２をロウレベルからハイレベルに立ち上げる。これにより、データラッチ回路ＡＤＬのＮＭＯＳトランジスタ６４ａ、及び、データラッチ回路ＢＤＬのＮＭＯＳトランジスタ６４ｂがオンし、データラッチ回路ＡＤＬのインバータＩＮ１２ａの出力がデータラッチ回路ＢＤＬのインバータＩＮ１１ｂに入力される。
【0139】
電源供給回路８０ｃには、データの転送時及び非転送時にロウレベルの制御信号ＳＥＬｃが入力される。これにより、電源供給回路８０ｃのＮＭＯＳトランジスタ８２がオン、ＮＭＯＳトランジスタ８１がオフし、電源ＶＤＤがデータラッチ回路ＡＤＬのＰＭＯＳトランジスタ６７ａ及び６８ａのソースに入力される。
【0140】
電源供給回路８０ｄには、データの非転送時にロウレベルの制御信号ＳＥＬｄが入力される。これにより、電源供給回路８０ｄのＮＭＯＳトランジスタ８２がオン、ＮＭＯＳトランジスタ８１がオフし、電源ＶＤＤがデータラッチ回路ＢＤＬのＰＭＯＳトランジスタ６７ｂ及び６８ｂのソースに入力される。
【0141】
一方、電源供給回路８０ｄには、データの転送時にハイレベルの制御信号ＳＥＬｄが入力される。これにより、電源供給回路８０ｄのＮＭＯＳトランジスタ８１がオン、ＮＭＯＳトランジスタ８２がオフし、電源ＶＤＤｂがデータラッチ回路ＢＤＬのＰＭＯＳトランジスタ６７ｂ及び６８ｂのソースに入力される。
【0142】
すなわち、データの転送時のみ、電源ＶＤＤよりも低い電圧の電源ＶＤＤｂが、データが転送されるデータラッチ回路ＢＤＬのＰＭＯＳトランジスタ６７ｂ及び６８ｂのソースに入力される。
【0143】
これにより、データラッチ回路ＡＤＬ及びＢＤＬ間でデータを転送する際に、データが転送されるデータラッチ回路ＢＤＬのＰＭＯＳトランジスタ６８ｂのソース電位を下げる。この結果、データラッチ回路ＢＤＬは、ＰＭＯＳトランジスタ６８ｂの能力が抑えられ、転送マージンと転送速度とを上げることができる。
【0144】
以上のように、本実施形態のデータラッチ回路は、第１の実施形態と同様に、転送マージン及び転送速度を上げつつ、回路面積を削減することができる。
【0145】
【0146】
図１９に示すように、データラッチ回路ＡＤＬ、ＢＤＬのＰＭＯＳトランジスタ６７ａ及び６７ｂに対して電源供給回路８０ｅを設け、データラッチ回路ＡＤＬ、ＢＤＬのＰＭＯＳトランジスタ６８ａ及び６８ｂに対して電源供給回路８０ｆを設ける。
【0147】
電源供給回路８０ｅは、データラッチ回路ＡＤＬ及びＢＤＬのＰＭＯＳトランジスタ６５ａ及び６５ｂのソースに電源ＶＤＤｏｐｔ１２を供給する。電源供給回路８０ｆは、データラッチ回路ＡＤＬ及びＢＤＬのＰＭＯＳトランジスタ６８ａ及び６８ｂのソースに電源ＶＤＤｏｐｔ１３を供給する。
【0148】
電源供給回路８０ｅには、制御信号ＳＥＬｅ、及び、反転された制御信号／ＳＥＬｅが入力される。電源供給回路８０ｆには、制御信号ＳＥＬｆ、及び、反転された制御信号／ＳＥＬｆが入力される。その他の構成は、図１４に示す第５の実施形態の電源供給回路８０と同じである。
【0149】
図２０は、第８の実施形態に係るデータ転送時の信号変化の一例を示す波形図である。
図２０に示す波形図は、データラッチ回路ＡＤＬからデータラッチ回路ＢＤＬにデータを転送する際の波形図である。図２０では、時刻Ｔ７１からＴ７２に間でデータが転送される。
図２０に示す波形図は、データラッチ回路ＡＤＬからデータラッチ回路ＢＤＬにデータを転送する際の波形図である。図２０では、時刻Ｔ７１からＴ７２に間でデータが転送される。
【0150】
データラッチ回路ＡＤＬからデータラッチ回路ＢＤＬにデータを転送する際、時刻Ｔ７１において、制御信号ＴＬ１及びＴＬ２をロウレベルからハイレベルに立ち上げる。これにより、データラッチ回路ＡＤＬのＮＭＯＳトランジスタ６４ａ、及び、データラッチ回路ＢＤＬのＮＭＯＳトランジスタ６４ｂがオンし、データラッチ回路ＡＤＬのインバータＩＮ１２ａの出力がデータラッチ回路ＢＤＬのインバータＩＮ１１ｂに入力される。
【0151】
電源供給回路８０ｅには、データの転送時及び非転送時にロウレベルの制御信号ＳＥＬｅが入力される。これにより、電源供給回路８０ｅのＮＭＯＳトランジスタ８２がオン、ＮＭＯＳトランジスタ８１がオフし、電源ＶＤＤがデータラッチ回路ＡＤＬ及びＢＤＬのＰＭＯＳトランジスタ６７ａ及び６７ｂのソースに入力される。
【0152】
電源供給回路８０ｆには、データの非転送時にロウレベルの制御信号ＳＥＬｆが入力される。これにより、電源供給回路８０ｆのＮＭＯＳトランジスタ８２がオン、ＮＭＯＳトランジスタ８１がオフし、電源ＶＤＤがデータラッチ回路ＡＤＬ及びＢＤＬのＰＭＯＳトランジスタ６８ａ及び６８ｂのソースに入力される。
【0153】
一方、電源供給回路８０ｆには、データの転送時にハイレベルの制御信号ＳＥＬｆが入力される。これにより、電源供給回路８０ｆのＮＭＯＳトランジスタ８１がオン、ＮＭＯＳトランジスタ８２がオフし、電源ＶＤＤｂがデータラッチ回路ＡＤＬ及びＢＤＬのＰＭＯＳトランジスタ６８ａ及び６８ｂのソースに入力される。
【0154】
すなわち、データの転送時のみ、電源ＶＤＤよりも低い電圧の電源ＶＤＤｂが、データが転送されるデータラッチ回路ＡＤＬ及びＢＤＬのＰＭＯＳトランジスタ６８ａ及び６８ｂのソースに入力される。
【0155】
これにより、データラッチ回路ＡＤＬ及びＢＤＬ間でデータを転送する際に、データが転送されるデータラッチ回路ＢＤＬのＰＭＯＳトランジスタ６８ｂのソース電位を下げる。この結果、データラッチ回路ＢＤＬは、ＰＭＯＳトランジスタ６８ｂの能力が抑えられ、転送マージンと転送速度とを上げることができる。
【0156】
以上のように、本実施形態のデータラッチ回路は、第１の実施形態と同様に、転送マージン及び転送速度を上げつつ、回路面積を削減することができる。
【0157】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、一例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0158】
１…メモリシステム、２，２Ａ…不揮発性メモリ、３…メモリコントローラ、４…ホスト装置、１０…ホストＩ／Ｆ回路、１１…プロセッサ、１２…ＲＡＭ、１３…バッファメモリ、１４…メモリＩ／Ｆ回路、１５…ＥＣＣ回路、２０…メモリセルアレイ、２１…入出力回路、２２…ロジック制御回路、２３…レジスタ、２４…制御回路、２５…電圧生成回路、２６…ロウデコーダ、２７…カラムデコーダ、２８…センスアンプユニット群、２９…データレジスタ、５１ａ～５４ａ，５１ｂ～５４ｂ…ＮＭＯＳトランジスタ、５５ａ～５８ａ，５５ｂ～５８ｂ…ＰＭＯＳトランジスタ、６１ａ～６４ａ，６１ｂ～６４ｂ…ＮＭＯＳトランジスタ、６５ａ～６８ａ，６５ｂ～６８ｂ…ＰＭＯＳトランジスタ、７０，７０ａ～７０ｆ，８０，８０ａ～８０ｆ…電源供給回路、ＡＤＬ，ＢＤＬ，ＣＤＬ，ＳＤＬ…データラッチ回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】