特開 2024-128846 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024128846

(43)【公開日】2024-09-24

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   H10B 41/27 20230101AFI20240913BHJP

   H01L 21/336 20060101ALI20240913BHJP

【ＦＩ】

H10B41/27

H01L29/78 371

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023038100

(22)【出願日】2023-03-10

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100119035

【弁理士】

【氏名又は名称】池上 徹真

(74)【代理人】

【識別番号】100141036

【弁理士】

【氏名又は名称】須藤 章

(74)【代理人】

【識別番号】100178984

【弁理士】

【氏名又は名称】高下 雅弘

(72)【発明者】

【氏名】中西 徹

(72)【発明者】

【氏名】荒井 史隆

(72)【発明者】

【氏名】松尾 浩司

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP02

5F083EP24

5F083EP42

5F083EP47

5F083EP48

5F083EP76

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083ER22

5F083GA10

5F083JA36

5F083JA37

5F083JA39

5F083KA01

5F083KA05

5F083KA11

5F083LA12

5F083LA16

5F083LA20

5F083MA06

5F083MA16

5F083PR03

5F083PR05

5F083PR21

5F101BA01

5F101BB04

5F101BC02

5F101BD16

5F101BD22

5F101BD34

5F101BE07

5F101BH02

(57)【要約】

【課題】特性が向上する半導体記憶装置を提供する。
【解決手段】実施形態の半導体記憶装置は、第１の方向に延びる第１ないし第４のゲート電極層と、第１の方向に交差する第２の方向に延び、第１のゲート電極層と第３のゲート電極層との間、第２のゲート電極層と第４のゲート電極層との間に設けられた第１の半導体層と、第１の方向及び第２の方向に交差する第３の方向に延び、第１のゲート電極層に電気的に接続された第１の配線層と、第２のゲート電極層に電気的に接続された第２の配線層と、第３の方向に延び、第３のゲート電極層に電気的に接続された第３の配線層と、第３の方向に延び、第４のゲート電極層に電気的に接続された第４の配線層と、を備える。そして、第１の配線層は第３の配線層と第４の配線層との間に設けられ、第２の配線層は第１の配線層と第４の配線層との間に設けられる。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１の方向に延びる第１のゲート電極層と、
前記第１の方向に延び、前記第１のゲート電極に対し、前記第１の方向に交差する第２の方向に設けられた第２のゲート電極層と、
前記第１の方向に延び、前記第１のゲート電極に対し前記第１の方向及び前記第２の方向に交差する第３の方向に設けられた第３のゲート電極層と、
前記第１の方向に延び、前記第３のゲート電極層に対し前記第２の方向に設けられ、前記第２のゲート電極層に対し前記第３の方向に設けられた第４のゲート電極層と、
前記第２の方向に延び、前記第１のゲート電極層と前記第３のゲート電極層との間、前記第２のゲート電極層と前記第４のゲート電極層との間に設けられた第１の半導体層と、
前記第１のゲート電極層と前記第１の半導体層との間に設けられた第１の電荷蓄積層と、
前記第２のゲート電極層と前記第１の半導体層との間に設けられた第２の電荷蓄積層と、
前記第３のゲート電極層と前記第１の半導体層との間に設けられた第３の電荷蓄積層と、
前記第４のゲート電極層と前記第１の半導体層との間に設けられた第４の電荷蓄積層と、
前記第３の方向に延び、前記第１のゲート電極層に電気的に接続された第１の配線層と、
前記第３の方向に延び、前記第１の配線層に対し前記第２の方向に設けられ、前記第２のゲート電極層に電気的に接続された第２の配線層と、
前記第３の方向に延び、前記第３のゲート電極層に電気的に接続された第３の配線層と、
前記第３の方向に延び、前記第３の配線層に対し前記第２の方向に設けられ、前記第４のゲート電極層に電気的に接続された第４の配線層と、
を備え、
前記第１の配線層は前記第３の配線層と前記第４の配線層との間に設けられ、
前記第２の配線層は前記第１の配線層と前記第４の配線層との間に設けられた、半導体記憶装置。

【請求項2】

基板を更に備え、
前記第２の方向は前記基板の表面に沿った方向である、請求項１記載の半導体記憶装置。

【請求項3】

前記第１の方向に垂直な断面において、前記第１のゲート電極層は、長径と、前記長径よりも短い短径とを有する、請求項１記載の半導体記憶装置。

【請求項4】

前記第１の方向に垂直な断面において、前記第１のゲート電極層は楕円形である、請求項３記載の半導体記憶装置。

【請求項5】

前記第１の方向に垂直な断面において、前記長径の方向と、前記第２の方向との間の角度は、９０度未満である、請求項３記載の半導体記憶装置。

【請求項6】

前記第１の方向に垂直な断面において、前記長径の方向と、前記第２の方向との間の角度は、４５度以上７５度以下である、請求項３記載の半導体記憶装置。

【請求項7】

前記第１のゲート電極層と前記第１の配線層との間に設けられ、前記第１のゲート電極層と前記第１の配線層とを接続する第１の接続部と、
前記第２のゲート電極層と前記第２の配線層との間に設けられ、前記第２のゲート電極層と前記第２の配線層とを接続する第２の接続部と、
前記第３のゲート電極層と前記第３の配線層との間に設けられ、前記第３のゲート電極層と前記第３の配線層とを接続する第３の接続部と、
前記第４のゲート電極層と前記第４の配線層との間に設けられ、前記第４のゲート電極層と前記第４の配線層とを接続する第４の接続部と、を更に備え、
前記第１の接続部と前記第２の接続部とを結ぶ方向は、前記第２の方向と交差し、
前記第３の接続部と前記第４の接続部とを結ぶ方向は、前記第２の方向と交差する、請求項１記載の半導体記憶装置。

【請求項8】

前記第１の接続部と前記第２の接続部とを結ぶ前記方向は、前記第３の接続部と前記第４の接続部とを結ぶ前記方向と交差する、請求項７記載の半導体記憶装置。

【請求項9】

前記第１の半導体層に対し前記第３の方向に設けられ、前記第２の方向に延びる第２の半導体層を、更に備え、
前記第１のゲート電極層及び前記第２のゲート電極層は、前記第１の半導体層と前記第２の半導体層との間に設けられる、請求項１記載の半導体記憶装置。

【請求項10】

前記第１の半導体層に対し前記第１の方向に設けられ、前記第２の方向に延び、前記第１のゲート電極層と前記第３のゲート電極層との間、前記第２のゲート電極層と前記第４のゲート電極層との間に設けられた第３の半導体層を、更に備える、請求項１記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリは、高い集積度と低いコストを実現する。３次元ＮＡＮＤフラッシュメモリのメモリセルを微細化することで、更に集積度を高くすることが可能である。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許第１０１２１５５３号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明が解決しようとする課題は、特性が向上する半導体記憶装置を提供することにある。

【課題を解決するための手段】

【0005】

実施形態の半導体記憶装置は、第１の方向に延びる第１のゲート電極層と、前記第１の方向に延び、前記第１のゲート電極に対し、前記第１の方向に交差する第２の方向に設けられた第２のゲート電極層と、前記第１の方向に延び、前記第１のゲート電極に対し前記第１の方向及び前記第２の方向に交差する第３の方向に設けられた第３のゲート電極層と、前記第１の方向に延び、前記第３のゲート電極層に対し前記第２の方向に設けられ、前記第２のゲート電極層に対し前記第３の方向に設けられた第４のゲート電極層と、前記第２の方向に延び、前記第１のゲート電極層と前記第３のゲート電極層との間、前記第２のゲート電極層と前記第４のゲート電極層との間に設けられた第１の半導体層と、前記第１のゲート電極層と前記第１の半導体層との間に設けられた第１の電荷蓄積層と、前記第２のゲート電極層と前記第１の半導体層との間に設けられた第２の電荷蓄積層と、前記第３のゲート電極層と前記第１の半導体層との間に設けられた第３の電荷蓄積層と、前記第４のゲート電極層と前記第１の半導体層との間に設けられた第４の電荷蓄積層と、前記第３の方向に延び、前記第１のゲート電極層に電気的に接続された第１の配線層と、前記第３の方向に延び、前記第１の配線層に対し前記第２の方向に設けられ、前記第２のゲート電極層に電気的に接続された第２の配線層と、前記第３の方向に延び、前記第３のゲート電極層に電気的に接続された第３の配線層と、前記第３の方向に延び、前記第３の配線層に対し前記第２の方向に設けられ、前記第４のゲート電極層に電気的に接続された第４の配線層と、を備える。そして、前記第１の配線層は前記第３の配線層と前記第４の配線層との間に設けられ、前記第２の配線層は前記第１の配線層と前記第４の配線層との間に設けられる。

【図面の簡単な説明】

【0006】

【図1】実施形態の半導体記憶装置のパターンレイアウト図。

【図2】実施形態の半導体記憶装置の模式断面図。

【図3】実施形態の半導体記憶装置の模式断面図。

【図4】実施形態の半導体記憶装置の模式断面図。

【図5】実施形態の半導体記憶装置の模式断面図。

【図6】実施形態の半導体記憶装置の模式断面図。

【図7】実施形態の半導体記憶装置の模式断面図。

【図8】実施形態の半導体記憶装置の模式断面図。

【図9】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図10】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図11】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図12】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図13】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図14】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図15】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図16】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図17】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図18】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図19】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図20】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図21】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図22】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図23】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図24】比較例の半導体記憶装置のパターンレイアウト図。

【図25】比較例の半導体記憶装置の模式断面図。

【図26】比較例の半導体記憶装置の模式断面図。

【図27】実施形態の半導体記憶装置の作用及び効果の説明図。

【図28】実施形態の半導体記憶装置の作用及び効果の説明図。

【図29】実施形態の変形例の半導体記憶装置のパターンレイアウト図。

【発明を実施するための形態】

【0007】

以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。また、区別化のための英字を末尾に伴った参照符号が付された構成要素については、説明上、当該構成要素の間で相互に区別する必要が無い場合、末尾の英字が省略された参照符号を用いる場合がある。

【0008】

また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とは、例えば、図面内での相対的位置関係を示す用語である。「上」、又は、「下」という用語は、必ずしも、重力に対する位置関係を規定する用語ではない。

【0009】

本明細書中の半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。

【0010】

実施形態の半導体記憶装置は、第１の方向に延びる第１のゲート電極層と、第１の方向に延び、第１のゲート電極に対し、第１の方向に交差する第２の方向に設けられた第２のゲート電極層と、第１の方向に延び、第１のゲート電極に対し第１の方向及び第２の方向に交差する第３の方向に設けられた第３のゲート電極層と、第１の方向に延び、第３のゲート電極層に対し第２の方向に設けられ、第２のゲート電極層に対し第３の方向に設けられた第４のゲート電極層と、第２の方向に延び、第１のゲート電極層と第３のゲート電極層との間、第２のゲート電極層と第４のゲート電極層との間に設けられた第１の半導体層と、第１のゲート電極層と第１の半導体層との間に設けられた第１の電荷蓄積層と、第２のゲート電極層と第１の半導体層との間に設けられた第２の電荷蓄積層と、第３のゲート電極層と第１の半導体層との間に設けられた第３の電荷蓄積層と、第４のゲート電極層と第１の半導体層との間に設けられた第４の電荷蓄積層と、第３の方向に延び、第１のゲート電極層に電気的に接続された第１の配線層と、第３の方向に延び、第１の配線層に対し第２の方向に設けられ、第２のゲート電極層に電気的に接続された第２の配線層と、第３の方向に延び、第３のゲート電極層に電気的に接続された第３の配線層と、第３の方向に延び、第３の配線層に対し第２の方向に設けられ、第４のゲート電極層に電気的に接続された第４の配線層と、を備える。そして、第１の配線層は第３の配線層と第４の配線層との間に設けられ、第２の配線層は第１の配線層と第４の配線層との間に設けられる。

【0011】

実施形態の半導体記憶装置は、３次元ＮＡＮＤフラッシュメモリである。実施形態の半導体記憶装置は、半導体基板の表面に平行な方向に延びる複数の半導体層が、半導体基板の上に積層される。半導体基板の表面に交差する方向に延びるゲート電極層と半導体層との交差部にメモリセルが形成される。実施形態の半導体記憶装置のメモリセルは、いわゆる、フローティングゲート型のメモリセルである。

【0012】

実施形態において、第２の方向は第１の方向と交差する方向である。また、第３の方向は、第１の方向及び第２の方向に交差する方向である。第２の方向は、例えば、第１の方向と直交する方向である。また、第３の方向は、例えば、第１の方向及び第２の方向に直交する方向である。以下、ｘ方向は、第３の方向の一例である。ｙ方向は第２の方向の一例である。ｚ方向は第１の方向の一例である。ｘ方向、ｙ方向、及び、ｚ方向は互いに直交する方向である。

【0013】

図１は、実施形態の半導体記憶装置のパターンレイアウト図である。図１は、３次元ＮＡＮＤフラッシュメモリのメモリセルアレイの構成要素のパターンレイアウトを示す。図１は、ｘｙ平面に各構成要素のパターンを投影した図である。

【0014】

図２、図３、図４、図５、図６、図７、及び図８は、実施形態の半導体記憶装置の模式断面図である。図２～図８は、実施形態の３次元ＮＡＮＤフラッシュメモリのメモリセルアレイの断面図である。

【0015】

図２及び図３は、メモリセルアレイのｘｙ断面である。図３は、図２の一部の拡大図である。図２及び図３は、半導体層を含む断面である。

【0016】

図４は、図１のＡＡ’断面である。図５は、図１のＢＢ’断面である。図６は、図１のＣＣ’断面である。図７は、図１のＤＤ’断面である。図８は、図１のＥＥ’断面である。

【0017】

例えば、図２及び図４の破線で囲まれた領域が、１個のメモリセルＭＣである。

【0018】

実施形態の３次元ＮＡＮＤフラッシュメモリは、例えば、図示しない周辺回路を含む。周辺回路は、例えば、ＣＭＯＳ回路で構成され、メモリセルアレイの動作を制御する機能を備える。

【0019】

実施形態の３次元ＮＡＮＤフラッシュメモリは、複数のゲート電極層１０、複数の半導体層１２、複数の電荷蓄積層１４、複数のゲート配線層１６、及び複数のコンタクトプラグ１８を備える。また、実施形態の３次元ＮＡＮＤフラッシュメモリは、半導体基板２０、基板絶縁層２２、第１の層間絶縁層２４、第２の層間絶縁層２６、及び第３の層間絶縁層２８を備える。

【0020】

複数のゲート電極層１０は、第１のゲート電極層１０ａ、第２のゲート電極層１０ｂ、第３のゲート電極層１０ｃ、及び、第４のゲート電極層１０ｄを含む。複数の半導体層１２は、第１の半導体層１２ａ、第２の半導体層１２ｂ、及び、第３の半導体層１２ｃを含む。複数の電荷蓄積層１４は、第１の電荷蓄積層１４ａ、第２の電荷蓄積層１４ｂ、第３の電荷蓄積層１４ｃ、及び、第４の電荷蓄積層１４ｄを含む。複数のゲート配線層１６は、第１のゲート配線層１６ａ、第２のゲート配線層１６ｂ、第３のゲート配線層１６ｃ、及び、第４のゲート配線層１６ｄを含む。複数のコンタクトプラグ１８は、第１のコンタクトプラグ１８ａ、第２のコンタクトプラグ１８ｂ、第３のコンタクトプラグ１８ｃ、及び、第４のコンタクトプラグ１８ｄを含む。

【0021】

第１のゲート配線層１６ａ、第２のゲート配線層１６ｂ、第３のゲート配線層１６ｃ、及び、第４のゲート配線層１６ｄは、それぞれ、第１の配線層、第２の配線層、第３の配線層、及び、第４の配線層の一例である。第１のコンタクトプラグ１８ａ、第２のコンタクトプラグ１８ｂ、第３のコンタクトプラグ１８ｃ、及び、第４のコンタクトプラグ１８ｄは、それぞれ、第１の接続部、第２の接続部、第３の接続部、及び、第４の接続部の一例である。

【0022】

半導体基板２０は、基板の一例である。

【0023】

半導体基板２０は、例えば、単結晶シリコンである。半導体基板２０は、例えば、シリコン基板である。半導体基板２０は、ｘ方向及びｙ方向に平行な表面を有する。半導体基板２０の表面に垂直な方向は、ｚ方向である。

【0024】

基板絶縁層２２は、半導体基板２０の上に設けられる。基板絶縁層２２は、例えば、酸化シリコン又は酸化アルミニウムを含む。基板絶縁層２２は、例えば、酸化シリコン層又は酸化アルミニウム層である。

【0025】

ゲート電極層１０は、半導体基板２０の表面に交差するｚ方向に延びる。ゲート電極層１０は、半導体基板２０の表面に垂直なｚ方向に延びる。

【0026】

第２のゲート電極層１０ｂは、第１のゲート電極層１０ａに対してｙ方向に設けられる。第３のゲート電極層１０ｃは、第１のゲート電極層に対してｘ方向に設けられる。第４のゲート電極層１０ｄは、第３のゲート電極層１０ｃに対してｙ方向に設けられる。第４のゲート電極層１０ｄは、第２のゲート電極層１０ｂに対してｘ方向に設けられる。

【0027】

ゲート電極層１０は、例えば、ｚ方向に垂直な断面において、長径（図３ｃのｄ１）と、長径よりも短い短径（図３のｄ２）とを有する。なお、ｚ方向に垂直なゲート電極層１０の断面において、ゲート電極層１０を２本の平行線で挟んだ時に、平行線の間隔が最も大きい時の間隔を長径、平行線の間隔が最も小さい時の間隔を短径と定義する。

【0028】

ｚ方向に垂直な断面において、ゲート電極層１０は、例えば、楕円形である。

【0029】

ｚ方向に垂直な断面において、ゲート電極層１０の長径の方向とｘ方向は交差する。ｚ方向に垂直な断面において、ゲート電極層１０の長径の方向と、ｙ方向との間の角度（図３中のθ）は、９０度未満である。ｚ方向に垂直な断面において、ゲート電極層１０の長径の方向と、ｙ方向との間の角度（図３中のθ）は、例えば、４５度以上７５度以下である。

【0030】

図３に示すように、ｚ方向に垂直な断面において、ゲート電極層１０の一部は半導体層１２に食い込んでいる。ゲート電極層１０の半導体層１２へのｘ方向の食い込み量（図３中のＬ１）の大きさによって、ゲート電極層１０で制御されるメモリセルＭＣのメモリセルトランジスタのチャネル長が変化する。食い込み量Ｌ１が大きいほど、メモリセルトランジスタのチャネル長が大きくなり、例えば、トランジスタのカットオフ特性が向上する。

【0031】

ゲート電極層１０は、メモリセルＭＣのメモリセルトランジスタのゲート電極として機能する。

【0032】

ゲート電極層１０は、柱状の導電体である。ゲート電極層１０は、例えば、金属を含む。

【0033】

ゲート電極層１０は、例えば、タングステン（Ｗ）を含む。ゲート電極層１０は、例えば、タングステン層である。

【0034】

半導体層１２は、基板絶縁層２２の上に設けられる。半導体層１２は、半導体基板２０の表面に沿った方向に延びる。半導体層１２は、半導体基板２０の表面に平行なｙ方向に延びる。

【0035】

半導体層１２は、ｚ方向に繰り返し配置される。半導体層１２は、ｘ方向に繰り返し配置される。

【0036】

第２の半導体層１２ｂは、第１の半導体層１２ａに対してｘ方向に設けられる。第３の半導体層１２ｃは、第１の半導体層１２ａに対してｚ方向に設けられる。

【0037】

第１の半導体層１２ａは、第１のゲート電極層１０ａと第３のゲート電極層１０ｃとの間に設けられる。第１の半導体層１２ａは、第２のゲート電極層１０ｂと第４のゲート電極層１０ｄとの間に設けられる。

【0038】

第１のゲート電極層１０ａ及び第２のゲート電極層１０ｂは、第１の半導体層１２ａと第２の半導体層１２ｂとの間に設けられる。

【0039】

第３の半導体層１２ｃは、第１のゲート電極層１０ａと第３のゲート電極層１０ｃとの間に設けられる。第３の半導体層１２ｃは、第２のゲート電極層１０ｂと第４のゲート電極層１０ｄとの間に設けられる。

【0040】

半導体層１２は、メモリセルＭＣのメモリセルトランジスタのチャネルとして機能する。

【0041】

半導体層１２は、例えば、多結晶の半導体である。半導体層１２は、例えば、多結晶シリコンを含む。半導体層１２は、例えば、多結晶シリコン層である。半導体層１２のｚ方向の厚さは、例えば、５ｎｍ以上３０ｎｍ以下である。

【0042】

電荷蓄積層１４は、ゲート電極層１０と半導体層１２との間に設けられる。第１の電荷蓄積層１４ａは、第１のゲート電極層１０ａと第１の半導体層１２ａとの間に設けられる。第２の電荷蓄積層１４ｂは、第２のゲート電極層１０ｂと第１の半導体層１２ａとの間に設けられる。第３の電荷蓄積層１４ｃは、第３のゲート電極層１０ｃと第１の半導体層１２ａとの間に設けられる。第４の電荷蓄積層１４ｄは、第４のゲート電極層１０ｄと第１の半導体層１２ａとの間に設けられる。

【0043】

図３に示すように、電荷蓄積層１４は、トンネル絶縁膜１４ｘ、電荷蓄積領域１４ｙ、及び、ブロック絶縁膜１４ｚを含む。

【0044】

トンネル絶縁膜１４ｘは、半導体層１２とゲート電極層１０との間に設けられる。トンネル絶縁膜１４ｘは、半導体層１２と電荷蓄積領域１４ｙとの間に設けられる。トンネル絶縁膜１４ｘは、半導体層１２に接する。トンネル絶縁膜１４ｘは、電荷蓄積領域１４ｙに接する。

【0045】

トンネル絶縁膜１４ｘは、ゲート電極層１０と半導体層１２との間に印加される電圧に応じて電荷を通過させる機能を有する。

【0046】

トンネル絶縁膜１４ｘは、例えば、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。トンネル絶縁膜１４ｘは、例えば、酸化シリコン膜である。トンネル絶縁膜１４ｘは、例えば、シリコンの熱酸化膜である。

【0047】

電荷蓄積領域１４ｙは、トンネル絶縁膜１４ｘとゲート電極層１０との間に設けられる。電荷蓄積領域１４ｙは、トンネル絶縁膜１４ｘとブロック絶縁膜１４ｚとの間に設けられる。電荷蓄積領域１４ｙは、トンネル絶縁膜１４ｘに接する。電荷蓄積領域１４ｙは、ブロック絶縁膜１４ｚに接する。

【0048】

電荷蓄積領域１４ｙは、電荷を蓄積する機能を有する。電荷は、例えば、電子である。電荷蓄積領域１４ｙに蓄積される電荷の量に応じて、メモリセルトランジスタの閾値電圧が変化する。この閾値電圧の変化を利用することで、１個のメモリセルＭＣがデータを記憶することが可能となる。電荷蓄積領域１４ｙに蓄積される電荷の量が多くなると、閾値電圧の変化量が大きくなる。

【0049】

例えば、メモリセルトランジスタの閾値電圧が変化することで、メモリセルトランジスタがオンする電圧が変化する。例えば、閾値電圧が高い状態をデータ“０”、閾値電圧が低い状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。

【0050】

電荷蓄積領域１４ｙは、例えば、導電体である。電荷蓄積領域１４ｙは、例えば、多結晶シリコンを含む。電荷蓄積領域１４ｙは、例えば、多結晶シリコン層である。

【0051】

ブロック絶縁膜１４ｚは、電荷蓄積領域１４ｙとゲート電極層１０との間に設けられる。ブロック絶縁膜１４ｚは、電荷蓄積領域１４ｙに接する。ブロック絶縁膜１４ｚは、ゲート電極層１０に接する。

【0052】

ブロック絶縁膜１４ｚは、電荷蓄積領域１４ｙとゲート電極層１０との間に流れる電流を阻止する機能を有する。

【0053】

ブロック絶縁膜１４ｚは、例えば、酸化物、酸窒化物、又は、窒化物である。ブロック絶縁膜１４ｚは、例えば、酸化シリコン又は酸化アルミニウムを含む。ブロック絶縁膜１４ｚは、例えば、酸化シリコン膜又は酸化アルミニウム膜である。ブロック絶縁膜１４ｚは、例えば、酸化シリコン膜と酸化アルミニウム膜の積層膜である。

【0054】

ゲート配線層１６は、ゲート電極層１０の上に設けられる。ゲート配線層１６は、半導体基板２０の表面に沿った方向に延びる。ゲート配線層１６は、半導体基板２０の表面に平行なｘ方向に延びる。

【0055】

ゲート配線層１６は、ｙ方向に繰り返し配置される。ゲート配線層１６は、ゲート電極層１０に電気的に接続される。

【0056】

第１のゲート配線層１６ａは、第１のゲート電極層１０ａに電気的に接続される。第２のゲート配線層１６ｂは、第２のゲート電極層１０ｂに電気的に接続される。第３のゲート配線層１６ｃは、第３のゲート電極層１０ｃに電気的に接続される。第４のゲート配線層１６ｄは、第４のゲート電極層１０ｄに電気的に接続される。

【0057】

第３のゲート配線層１６ｃ、第１のゲート配線層１６ａ、第２のゲート配線層１６ｂ、及び、第４のゲート配線層１６ｄは、ｙ方向に、この順序で配置される。第２のゲート配線層１６ｂは、第１のゲート配線層１６ａに対しｙ方向に設けられる。第４のゲート配線層１６ｄは、第１のゲート配線層１６ａ、第２のゲート配線層１６ｂ、及び、第３のゲート配線層１６ｃに対しｙ方向に設けられる。

【0058】

第１のゲート配線層１６ａは、第３のゲート配線層１６ｃと第４のゲート配線層１６ｄとの間に設けられる。第２のゲート配線層１６ｂは、第１のゲート配線層１６ａと第４のゲート配線層１６ｄとの間に設けられる。

【0059】

ゲート配線層１６は、電気的に接続されたゲート電極層１０に電圧を印加する機能を有する。

【0060】

ゲート配線層１６は、導電体である。ゲート配線層１６は、例えば、金属を含む。

【0061】

ゲート配線層１６は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、又は銅（Ｃｕ）を含む。ゲート電極層１０は、例えば、タングステン層、アルミニウム層、又は銅層である。

【0062】

コンタクトプラグ１８は、ゲート電極層１０とゲート配線層１６との間に設けられる。コンタクトプラグ１８は、例えば、ゲート電極層１０とゲート配線層１６とを物理的及び電気的に接続する。

【0063】

図１のパターンレイアウト図に示すように、コンタクトプラグ１８は、例えば、ゲート電極層１０とゲート配線層１６との交差部に設けられる。図１に示すように、コンタクトプラグ１８は、例えば、ｘｙ平面において、ゲート電極層１０の形状の重心からずれた位置に設けられる。

【0064】

第１のコンタクトプラグ１８ａは、第１のゲート電極層１０ａと第１のゲート配線層１６ａとの間に設けられる。第１のコンタクトプラグ１８ａは、第１のゲート電極層１０ａと第１のゲート配線層１６ａとを接続する。

【0065】

第２のコンタクトプラグ１８ｂは、第２のゲート電極層１０ｂと第２のゲート配線層１６ｂとの間に設けられる。第２のコンタクトプラグ１８ｂは、第２のゲート電極層１０ｂと第２のゲート配線層１６ｂとを接続する。

【0066】

第３のコンタクトプラグ１８ｃは、第３のゲート電極層１０ｃと第３のゲート配線層１６ｃとの間に設けられる。第３のコンタクトプラグ１８ｃは、第３のゲート電極層１０ｃと第３のゲート配線層１６ｃとを接続する。

【0067】

第４のコンタクトプラグ１８ｄは、第４のゲート電極層１０ｄと第４のゲート配線層１６ｄとの間に設けられる。第４のコンタクトプラグ１８ｄは、第４のゲート電極層１０ｄと第４のゲート配線層１６ｄとを接続する。

【0068】

第１のコンタクトプラグ１８ａと第２のコンタクトプラグ１８ｂとを結ぶ方向は、ｙ方向と交差する。また、第３のコンタクトプラグ１８ｃと第４のコンタクトプラグ１８ｄとを結ぶ方向は、ｙ方向と交差する。第１のコンタクトプラグ１８ａと第２のコンタクトプラグ１８ｂとを結ぶ方向は、例えば、第３のコンタクトプラグ１８ｃと第４のコンタクトプラグ１８ｄとを結ぶ方向と交差する。

【0069】

コンタクトプラグ１８は、導電体である。コンタクトプラグ１８は、例えば、金属を含む。

【0070】

コンタクトプラグ１８は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、又は銅（Ｃｕ）を含む。コンタクトプラグ１８は、例えば、タングステン層、アルミニウム層、又は銅層である。

【0071】

第１の層間絶縁層２４は、ｚ方向に隣り合う２つの半導体層１２の間に設けられる。第１の層間絶縁層２４は、ｚ方向に繰り返し配置される。

【0072】

第１の層間絶縁層２４は、ｚ方向に隣り合う２つの半導体層１２を電気的に分離する機能を有する。

【0073】

第１の層間絶縁層２４は、例えば、酸化物、酸窒化物、又は、窒化物である。第１の層間絶縁層２４は、例えば、酸化シリコンを含む。第１の層間絶縁層２４は、例えば、酸化シリコン層である。第１の層間絶縁層２４のｚ方向の厚さは、例えば、５ｎｍ以上５０ｎｍ以下である。

【0074】

第２の層間絶縁層２６は、ｘ方向に隣り合う２つの半導体層１２の間に設けられる。第２の層間絶縁層２６は、ｘ方向に繰り返し配置される。

【0075】

第２の層間絶縁層２６は、ｘ方向に隣り合う２つの半導体層１２を電気的に分離する機能を有する。

【0076】

第２の層間絶縁層２６は、例えば、酸化物、酸窒化物、又は、窒化物である。第２の層間絶縁層２６は、例えば、第１の層間絶縁層２４と同一の材料で形成されている。

【0077】

第２の層間絶縁層２６は、例えば、酸化物、酸窒化物、又は、窒化物である。第２の層間絶縁層２６は、例えば、酸化シリコンを含む。第２の層間絶縁層２６は、例えば、酸化シリコン層である。

【0078】

第３の層間絶縁層２８は、ゲート電極層１０とゲート配線層１６との間に設けられる。第３の層間絶縁層２８は、ゲート電極層１０とゲート配線層１６を電気的に分離する機能を有する。

【0079】

第３の層間絶縁層２８は、例えば、酸化物、酸窒化物、又は、窒化物である。第３の層間絶縁層２８は、例えば、第１の層間絶縁層２４又は第２の層間絶縁層２６と同一の材料で形成される。

【0080】

第３の層間絶縁層２８は、例えば、酸化物、酸窒化物、又は、窒化物である。第３の層間絶縁層２８は、例えば、酸化シリコンを含む。第３の層間絶縁層２８は、例えば、酸化シリコン層である。

【0081】

コンタクトプラグ１８は、第３の層間絶縁層２８の中に設けられる。コンタクトプラグ１８は、第３の層間絶縁層２８を貫通して設けられる。

【0082】

次に、実施形態の半導体記憶装置の製造方法の一例について説明する。

【0083】

図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６、図１７、図１８、図１９、図２０、図２１、図２２、及び、図２３は、実施形態の半導体記憶装置の製造方法を示す模式断面図である。図９ないし図２３は、図４に対応する断面を示す。

【0084】

最初に、シリコン基板５０の上に、酸化アルミニウム層５１を形成する。酸化アルミニウム層５１は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。酸化アルミニウム層５１は、最終的に基板絶縁層２２となる。

【0085】

次に、酸化アルミニウム層５１の上に、複数の酸化シリコン層５２と複数の窒化シリコン層５３とを交互に積層する（図９）。

【0086】

酸化シリコン層５２及び窒化シリコン層５３は、例えば、ＣＶＤ法により形成する。

【0087】

酸化シリコン層５２の一部は、最終的に第１の層間絶縁層２４となる。窒化シリコン層５３は、最終的にアモルファスシリコンで置換され、半導体層１２となる。

【0088】

次に、酸化シリコン層５２及び窒化シリコン層５３を貫通する第１の開口部５４を形成する（図１０）。第１の開口部５４は、例えば、リソグラフィ法とＲｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法（ＲＩＥ法）により形成する。第１の開口部５４は、ｙ方向に延びる。第１の開口部５４は、半導体層１２の分離領域となる。

【0089】

次に、第１の開口部５４の中を第１の酸化シリコン膜５５で埋め込む（図１１）。第１の酸化シリコン膜５５は、例えば、ＣＶＤ法により形成する。第１の酸化シリコン膜５５の一部は、最終的に第２の層間絶縁層２６となる。

【0090】

次に、酸化シリコン層５２、窒化シリコン層５３、及び第１の酸化シリコン膜５５を貫通する第２の開口部５６を形成する（図１２）。第２の開口部５６は、例えば、リソグラフィ法とＲＩＥ法により形成する。第２の開口部５６は、例えば、ｘｙ断面で楕円形である。第２の開口部５６は、ゲート電極層１０が形成される領域となる。

【0091】

次に、第２の開口部５６の内壁に、第２の酸化シリコン膜５７を形成する（図１３）。第２の酸化シリコン膜５７は、例えば、ＣＶＤ法により形成する。

【0092】

次に、第２の開口部５６の中を第１のアモルファスシリコン膜５８で埋め込む（図１４）。第１のアモルファスシリコン膜５８は、例えば、ＣＶＤ法により形成する。第１のアモルファスシリコン膜５８は、後に、ゲート電極層１０を形成するための犠牲膜である。

【0093】

次に、窒化シリコン層５３を除去する（図１５）。窒化シリコン層５３は、例えば、図示しない開口部を形成した後、ウェットエッチング法により除去する。

【0094】

次に、窒化シリコン層５３が除去された領域に、第２のアモルファスシリコン膜５９を埋め込む（図１６）。第２のアモルファスシリコン膜５９は、例えば、ＣＶＤ法により形成する。第２のアモルファスシリコン膜５９の一部は、最終的に半導体層１２となる。

【0095】

次に、第１のアモルファスシリコン膜５８を除去して第３の開口部６０を形成する（図１７）。第１のアモルファスシリコン膜５８は、例えば、ウェットエッチング法を用いて除去する。

【0096】

次に、第３の開口部６０の内壁の第２の酸化シリコン膜５７を除去する（図１８）。第２の酸化シリコン膜５７は、例えば、ウェットエッチング法を用いて除去する。

【0097】

次に、第３の開口部６０の内壁側から、第２のアモルファスシリコン膜５９を側方に後退させる（図１９）。第２のアモルファスシリコン膜５９は、例えば、等方性のドライエッチング法を用いてエッチングする。第３の開口部６０の内壁側に第２のアモルファスシリコン膜５９のリセス部が形成される。

【0098】

次に、第３の開口部６０の内壁に、積層膜６１を形成する（図２０）。積層膜６１は、例えば、酸化シリコン膜、アモルファスシリコン膜、及び酸化シリコン膜の積層膜である。積層膜６１は、例えば、ＣＶＤ法を用いて形成される。積層膜６１の一部は、最終的に電荷蓄積層１４となる。

【0099】

次に、積層膜６１の一部をエッチングし、第２のアモルファスシリコン膜５９のリセス部のみに積層膜６１を残存させる（図２１）。積層膜６１のエッチングは、例えば、ＲＩＥ法により行う。

【0100】

第３の開口部６０の中をタングステン膜６２で埋め込む（図２２）。タングステン膜６２は、例えば、ＣＶＤ法で形成する。タングステン膜６２は、最終的にゲート電極層１０となる。

【0101】

次に、タングステン膜６２の上に、第３の酸化シリコン膜６３を形成する（図２３）。第３の酸化シリコン膜６３は、例えば、ＣＶＤ法で形成する。第３の酸化シリコン膜６３の一部は、最終的に第３の層間絶縁層２８となる。

【0102】

その後、公知のプロセス技術を用いて、コンタクトプラグ１８及びゲート配線層１６を形成する。

【0103】

以上の製造方法により、実施形態の３次元ＮＡＮＤフラッシュメモリが製造される。

【0104】

次に、実施形態の半導体記憶装置の作用及び効果について説明する。

【0105】

メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリは、高い集積度と低いコストを実現する。３次元ＮＡＮＤフラッシュメモリのメモリセルを微細化することで、更に集積度を高くすることが可能である。

【0106】

メモリセルを微細化すると、例えば、メモリセルアレイの中に設けられる配線の間隔が狭くなることで、配線容量が大きくなる。配線容量が大きくなると、例えば、３次元ＮＡＮＤフラッシュメモリの動作速度が低下する。

【0107】

図２４は、比較例の半導体記憶装置のパターンレイアウト図である。図２４は、実施形態の図１に対応する図である。

【0108】

比較例の半導体記憶装置は、実施形態と同様、３次元ＮＡＮＤフラッシュメモリである。

【0109】

図２５及び図２６は、比較例の半導体記憶装置の模式断面図である。図２５及び図２６は、メモリセルアレイのｘｙ断面である。図２６は、図２５の一部の拡大図である。図２５及び図２６は、半導体層を含む断面である。図２５及び図２６は、それぞれ、実施形態の図２及び図３に対応する図である。

【0110】

比較例の３次元ＮＡＮＤフラッシュメモリは、図２４及び図２５に示すように、ゲート電極層１０がｘｙ平面において、チェッカーボードパターンで配置される点で、実施形態の３次元ＮＡＮＤフラッシュメモリと異なる。また、比較例の３次元ＮＡＮＤフラッシュメモリは、ゲート電極層１０の長径の方向とｘ方向が平行である点で、実施形態の３次元ＮＡＮＤフラッシュメモリと異なる。

【0111】

比較例の３次元ＮＡＮＤフラッシュメモリでは、実施形態と同様、第１のゲート配線層１６ａは第１のゲート電極層１０ａに電気的に接続され、第２のゲート配線層１６ｂは第２のゲート電極層１０ｂに電気的に接続され、第３のゲート配線層１６ｃは第３のゲート電極層１０ｃに電気的に接続され、第４のゲート配線層１６ｄは第４のゲート電極層１０ｄに電気的に接続される。

【0112】

比較例の３次元ＮＡＮＤフラッシュメモリでは、実施形態と異なり、図２４に示すように、第１のゲート配線層１６ａ、第３のゲート配線層１６ｃ、第２のゲート配線層１６ｂ、及び、第４のゲート配線層１６ｄは、ｙ方向に、この順序で配置される。言い換えれば、実施形態の場合と比較して、第１のゲート配線層１６ａと第３のゲート配線層１６ｃのｙ方向の位置が入れ替わっている。

【0113】

図２７は、実施形態の半導体記憶装置の作用及び効果の説明図である。図２７は、比較例の３次元ＮＡＮＤフラッシュメモリの読み出し動作時にゲート配線層１６に印加される電圧の説明図である。

【0114】

例えば、図示された選択セル（Ｓｅｌｅｃｔｅｄ ｃｅｌｌ）に記憶されたデータを読み出す場合を考える。この場合、第１のゲート電極層１０ａ、第２のゲート電極層１０ｂ、第３のゲート電極層１０ｃ、及び、第４のゲート電極層１０ｄのそれぞれと、第１の半導体層１２ａで構成される複数のメモリセルＭＣは、非選択セルとなる。

【0115】

第１の半導体層１２ａに対し、選択セルのゲート電極層１０とｘ方向において同じ側に設けられる第１のゲート電極層１０ａ及び第２のゲート電極層１０ｂについて見ると、対向する第１の半導体層１２ａにチャネルを形成して電流を流す必要がある。言い換えれば、第１のゲート電極層１０ａ及び第２のゲート電極層１０ｂで制御されるメモリセルトランジスタをオン動作させる必要がある。したがって、第１のゲート電極層１０ａに電気的に接続される第１のゲート配線層１６ａ、及び、第２のゲート電極層１０ｂに電気的に接続される第２のゲート配線層１６ｂには、読み出し電圧が印加される。読み出し電圧は、例えば、８Ｖである。

【0116】

一方、第１の半導体層１２ａに対し、選択セルのゲート電極層１０とｘ方向において反対側に設けられる第３のゲート電極層１０ｃ及び第４のゲート電極層１０ｄについて見ると、誤読み出しを避けるため、対向する第１の半導体層にチャネルを形成せず電流を流さない必要がある。言い換えれば、第３のゲート電極層１０ｃ及び第４のゲート電極層１０ｄで制御されるメモリセルトランジスタをオフ動作させる必要がある。したがって、第３のゲート電極層１０ｃに電気的に接続される第３のゲート配線層１６ｃ、及び、第４のゲート電極層１０ｄに電気的に接続される第４のゲート配線層１６ｄには、オフ電圧が印加される。オフ電圧は、例えば、－４Ｖである。

【0117】

選択セルのゲート電極層１０に接続されるゲート配線層１６には、判定電圧が印加される。判定電圧は、例えば、１Ｖである。

【0118】

比較例の３次元ＮＡＮＤフラッシュメモリでは、図２７に示すように、メモリセルＭＣの読み出し動作の際に、１本のゲート配線層１６に着目した場合、両側に隣り合うゲート配線層１６のいずれにも異なる電圧が印加されることになる。したがって、ゲート配線層１６の配線容量が大きくなり、３次元ＮＡＮＤフラッシュメモリの読み出し速度が低下するおそれがある。

【0119】

図２８は、実施形態の半導体記憶装置の作用及び効果の説明図である。図２８は、実施形態の３次元ＮＡＮＤフラッシュメモリの読み出し動作時にゲート配線層１６に印加される電圧の説明図である。

【0120】

例えば、図示された選択セル（Ｓｅｌｅｃｔｅｄ ｃｅｌｌ）に記憶されたデータを読み出す場合を考える。この場合、第１のゲート電極層１０ａ、第２のゲート電極層１０ｂ、第３のゲート電極層１０ｃ、第４のゲート電極層１０ｄのそれぞれと、第１の半導体層１２ａとを含む複数のメモリセルＭＣは、非選択セルとなる。

【0121】

比較例の場合と同様、第１の半導体層１２ａに対し、選択セルのゲート電極層１０とｘ方向において同じ側に設けられる第１のゲート電極層１０ａ及び第２のゲート電極層１０ｂについて見ると、対向する第１の半導体層１２ａにチャネルを形成して電流を流す必要がある。言い換えれば、第１のゲート電極層１０ａ及び第２のゲート電極層１０ｂで制御されるメモリセルトランジスタをオン動作させる必要がある。したがって、第１のゲート電極層１０ａに電気的に接続される第１のゲート配線層１６ａ、及び、第２のゲート電極層１０ｂに電気的に接続される第２のゲート配線層１６ｂには、読み出し電圧が印加される。読み出し電圧は、例えば、８Ｖである。

【0122】

一方、比較例の場合と同様、第１の半導体層１２ａに対し、選択セルのゲート電極層１０とｘ方向において反対側に設けられる第３のゲート電極層１０ｃ及び第４のゲート電極層１０ｄについて見ると、誤読み出しを避けるため、対向する第１の半導体層にチャネルを形成せず電流を流さない必要がある。言い換えれば、第３のゲート電極層１０ｃ及び第４のゲート電極層１０ｄで制御されるメモリセルトランジスタをオフ動作させる必要がある。したがって、第３のゲート電極層１０ｃに電気的に接続される第３のゲート配線層１６ｃ、及び、第４のゲート電極層１０ｄに電気的に接続される第４のゲート配線層１６ｄには、オフ電圧が印加される。オフ電圧は、例えば、－４Ｖである。

【0123】

選択セルのゲート電極層１０に接続されるゲート配線層１６には、判定電圧が印加される。判定電圧は、例えば、１Ｖである。

【0124】

実施形態の３次元ＮＡＮＤフラッシュメモリでは、図２８に示すように、メモリセルＭＣの読み出し動作の際に、１本のゲート配線層１６に着目した場合、両側に隣り合うゲート配線層１６のうちの一方には異なる電圧、他方には同一の電圧が印加されることになる。したがって、ゲート配線層１６の配線容量は、例えば、比較例の場合と比較して小さくなる。よって、３次元ＮＡＮＤフラッシュメモリの読み出し速度が向上する。

【0125】

実施形態の３次元ＮＡＮＤフラッシュメモリにおいて、ゲート配線層１６の配線容量を低減する観点から、読み出し動作時に異なる電圧が印加される２本のゲート配線層１６の間の距離は大きい方が好ましい。

【0126】

例えば、第１のゲート配線層１６ａと第３のゲート配線層１６ｃとの間のｙ方向の距離（図２８中のｄｘ）は、第１のゲート配線層１６ａと第３のゲート配線層１６ｃとの間のｙ方向の距離（図２８中のｄｘ）と第１のゲート配線層１６ａと第２のゲート配線層１６ｂとの間のｙ方向の距離（図２８中のｄｙ）の和（ｄｘ＋ｄｙ）の４分の１以上であることが好ましく、３分の１以上であることが更に好ましい。上記関係を充足することにより、ゲート配線層１６の配線容量が低減する。

【0127】

例えば、距離ｄｘは、ｚ方向に垂直な断面において、ゲート電極層１０の長径の方向と、ｙ方向との間の角度（図３中のθ）を小さくすることで、大きくすることが可能である。すなわち、角度θを小さくすることで、例えば、第１のコンタクトプラグ１８ａと第３のコンタクトプラグ１８ｃのｙ方向の距離を大きくできる。したがって、第１のゲート配線層１６ａと第３のゲート配線層１６ｃとの間の距離ｄｘを広げることができる。

【0128】

実施形態の３次元ＮＡＮＤフラッシュメモリは、比較例の３次元ＮＡＮＤフラッシュメモリと比較して、ｘ方向に隣り合う２つの半導体層１２の間の距離（図３中のＬ２）を小さくすることができる。

【0129】

例えば、比較例の３次元ＮＡＮＤフラッシュメモリと、実施形態の３次元ＮＡＮＤフラッシュメモリとで、ｘｙ断面におけるゲート電極層１０の形状が同じ長径と短径を有する楕円形であると仮定する。ｘｙ断面におけるゲート電極層１０の形状が同じであるため、ゲート電極層１０の断面積は等しくなる。ゲート電極層１０の断面積が等しいことで、ゲート電極層１０の電気抵抗が一定となる。

【0130】

また、例えば、比較例の３次元ＮＡＮＤフラッシュメモリと、実施形態の３次元ＮＡＮＤフラッシュメモリとで、トランジスタ特性を揃えるため、ゲート電極層１０の半導体層１２へのｘ方向の食い込み量（図３中のＬ１、図２６中のＬ１）は等しいと仮定する。

【0131】

上記２つの仮定に基づけば、比較例と同じ楕円形の実施形態のゲート電極層１０の長径方向がｘ方向に対して傾いていることで、必然的に、実施形態のｘ方向に隣り合う２つの半導体層１２の間の距離（図３中のＬ２）は、比較例のｘ方向に隣り合う２つの半導体層１２の間の距離（図２６中のＬ２）よりも小さくなる。

【0132】

ｘ方向に隣り合う２つの半導体層１２の間の距離（図３中のＬ２）を小さくすることで、実施形態の３次元ＮＡＮＤフラッシュメモリでは、メモリセルのｘ方向の大きさを小さくすることが可能となる。よって、３次元ＮＡＮＤフラッシュメモリの集積度を高くすることが可能である。

【0133】

図２９は、実施形態の変形例の半導体記憶装置のパターンレイアウト図である。図２９は、実施形態の図１に対応する図である。

【0134】

実施形態の変形例の３次元ＮＡＮＤフラッシュメモリは、ｚ方向に垂直な断面において、ゲート電極層１０が角丸長方形（ｒｏｕｎｄｅｄ ｒｅｃｔａｎｇｌｅ）である点で、実施形態と異なる。

【0135】

以上、実施形態及び変形例によれば、配線容量が低減し、特性の向上した半導体記憶装置が実現できる。

【0136】

実施形態及び変形例では、ｚ方向に垂直な断面において、ゲート電極層の形状が楕円形又は角丸長方形である場合を例に説明したが、ゲート電極層の形状は、例えば、円形、正方形、角丸正方形、平行四辺形、又は角丸平行四辺形であっても構わない。

【0137】

実施形態では、電荷蓄積領域が導電体であるフローティングゲート型のメモリセルを例に説明したが、別の形態として、電荷蓄積領域が絶縁体であるチャージトラップ型のメモリセルとすることも可能である。

【0138】

実施形態では、基板が半導体基板の場合を例に説明したが、基板は絶縁基板であっても構わない。また、別の形態として、基板を設けない構造とすることも可能である。

【0139】

実施形態では、ゲート電極層の数が９層、ｚ方向に積層される半導体層の数が３層の場合を例示したが、ゲート電極層の数や半導体層の数は、上記の数に限定されるものではない。

【0140】

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0141】

１０ａ 第１のゲート電極層
１０ｂ 第２のゲート電極層
１０ｃ 第３のゲート電極層
１０ｄ 第４のゲート電極層
１２ａ 第１の半導体層
１２ｂ 第２の半導体層
１２ｃ 第３の半導体層
１４ａ 第１の電荷蓄積層
１４ｂ 第２の電荷蓄積層
１４ｃ 第３の電荷蓄積層
１４ｄ 第４の電荷蓄積層
１６ａ 第１のゲート配線層（第１の配線層）
１６ｂ 第２のゲート配線層（第２の配線層）
１６ｃ 第３のゲート配線層（第３の配線層）
１６ｄ 第４のゲート配線層（第４の配線層）
１８ａ 第１のコンタクトプラグ（第１の接続部）
１８ｂ 第２のコンタクトプラグ（第２の接続部）
１８ｃ 第３のコンタクトプラグ（第３の接続部）
１８ｄ 第４のコンタクトプラグ（第４の接続部）
２０ 半導体基板（基板）
θ 角度

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】