特開 2024-128916 統合型ＥＳＤ保護を備えるＶＣＳＥＬ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024128916

(43)【公開日】2024-09-24

(54)【発明の名称】統合型ＥＳＤ保護を備えるＶＣＳＥＬ

(51)【国際特許分類】

   H01S 5/183 20060101AFI20240913BHJP

   H01S 5/026 20060101ALI20240913BHJP

【ＦＩ】

H01S5/183

H01S5/026 650

【審査請求】有

【請求項の数】14

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2023127563

(22)【出願日】2023-08-04

(31)【優先権主張番号】18/119,977

(32)【優先日】2023-03-10

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】519146787

【氏名又は名称】ツー－シックス デラウェア インコーポレイテッド

【氏名又は名称原語表記】ＩＩ－ＶＩ Ｄｅｌａｗａｒｅ，Ｉｎｃ．

(74)【代理人】

【識別番号】100118902

【弁理士】

【氏名又は名称】山本 修

(74)【代理人】

【識別番号】100106208

【弁理士】

【氏名又は名称】宮前 徹

(74)【代理人】

【識別番号】100196508

【弁理士】

【氏名又は名称】松尾 淳一

(72)【発明者】

【氏名】マイケル・モーザー

(72)【発明者】

【氏名】アントワーヌ・ピシス

(72)【発明者】

【氏名】エフゲニー・ジビック

(72)【発明者】

【氏名】エリザベッタ・コルティ

【テーマコード（参考）】

5F173

【Ｆターム（参考）】

5F173AC03

5F173AC13

5F173AC35

5F173AC52

5F173AD21

5F173AF84

5F173AF92

5F173AF96

5F173AH03

5F173AP12

5F173AP32

5F173AP33

5F173AP67

5F173AR61

5F173AR94

(57)【要約】

【課題】リソグラフィックアパーチャと統合型静電気放電事象保護を備えるＶＣＳＥＬデバイスを提供すること。
【解決手段】ＶＣＳＥＬデバイスは、リソグラフィックアパーチャエリアの外側の保護ダイオードを形成する複数の層を含み、保護ダイオードの表面積は、前記リソグラフィックアパーチャの表面積よりも大きい。
【選択図】図１

【特許請求の範囲】

【請求項1】

リソグラフィックアパーチャと、静電気放電事象保護とを備えるＶＣＳＥＬデバイスであって、
前記リソグラフィックアパーチャのエリアの外側に保護ダイオードを形成する複数の層
を含み、前記保護ダイオードの表面積は、前記リソグラフィックアパーチャの表面積よりも大きい、
ＶＣＳＥＬデバイス。

【請求項2】

請求項１に記載のデバイスであって、前記保護ダイオードは、正常動作中に逆モードであり、前記リソグラフィックアパーチャの外部のエリアにおける電流フローをブロックする、デバイス。

【請求項3】

請求項１に記載のデバイスであって、前記保護ダイオードは、逆モードであり、静電気放電事象中にブレークダウンし、前記リソグラフィックアパーチャエリアの外側のエリアにおける電流フローを可能にする、デバイス。

【請求項4】

請求項１に記載のデバイスであって、前記リソグラフィックアパーチャは、トンネル接合層によって画定される、デバイス。

【請求項5】

請求項１に記載のデバイスであって、前記複数の層は、前記保護ダイオードを形成するためのｎ－ｐ－ｎ接合を形成する、デバイス。

【請求項6】

請求項５に記載のデバイスであって、前記ｎ－ｐ－ｎ接合は、５から５０ボルトの間、または、３から１００ボルトの間の逆ブレークダウン電圧を有する、デバイス。

【請求項7】

請求項１に記載のデバイスであって、保護ダイオードを形成する前記複数の層のｐ－ｎブロッキング層は、５ボルト超、または、３ボルト超の逆ブレークダウン電圧を有する、デバイス。

【請求項8】

請求項５に記載のデバイスであって、トンネル接合の上の前記ｎ－ｐ－ｎ接合の上端ｎ－ＤＢＲ層は、静電気放電事象においてＶＣＳＥＬを熱的に保護するために高度に導電性である、デバイス。

【請求項9】

請求項８に記載のデバイスであって、前記ｎ－ｐ－ｎ接合の前記上端ｎ－ＤＢＲ層は、ｐ型キャビティよりも高い導電率を有する、デバイス。

【請求項10】

請求項１に記載のデバイスであって、前記リソグラフィックアパーチャは、ｎブロッキング層における開口部によって画定される、デバイス。

【請求項11】

請求項１に記載のデバイスであって、前記複数の層は、前記保護ダイオードを形成するためのｐ－ｎ－ｐ接合を形成する、デバイス。

【請求項12】

請求項１１に記載のデバイスであって、前記ｐ－ｎ－ｐ接合は、５から５０ボルトの間、または、３から１００ボルトの間の逆ブレークダウン電圧を有し得る、デバイス。

【請求項13】

請求項１に記載のデバイスであって、保護ダイオードを形成する前記複数の層のｎブロッキング層は、５ボルト超、または、３ボルト超の逆ブレークダウン電圧を有する、デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

[0001]本開示は、一般的には、静電気放電（ＥＳＤ：ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）保護を備える垂直共振器面発光レーザー（ＶＣＳＥＬ：ｖｅｒｔｉｃａｌ ｃａｖｉｔｙ ｓｕｒｆａｃｅ ｅｍｉｔｔｉｎｇ ｌａｓｅｒ）に関する。

【背景技術】

【0002】

[0002]本開示の態様は、統合型ＥＳＤ保護を備えるＶＣＳＥＬに関する。ＥＳＤ保護を備えるＶＣＳＥＬの従来の解決策には、様々な問題が存在する場合がある。この点で、ＥＳＤ保護を備えるＶＣＳＥＬの従来のシステムおよび方法は、コストがかかり、面倒で、かつ／または非効率的である場合がある。

【0003】

[0003]従来のシステムおよび方法の限界および欠点は、そのようなアプローチと、図面を参照して本開示の残りの部分に記載される本方法およびシステムのいくつかの態様との比較を通じて、当業者に明らかになるであろう。

【発明の概要】

【0004】

[0004]ＥＳＤ保護を備えたＶＣＳＥＬが、図の少なくとも１つに関連して図示および／または説明されるとともに、特許請求の範囲でより完全に記載されている。
[0005]本開示のこれら、およびその他の利点、態様および新規な特徴、ならびに図示される実施形態の詳細は、以下の説明および図面からより完全に理解されるであろう。

【図面の簡単な説明】

【0005】

[0006]本開示の様々な特徴および利点は、同様の参照符号は同様の構造要素を示す、添付の図面と併せて、以下の詳細な説明を参照すればより容易に理解されるであろう。

【図1】[0007]ＥＳＤ敏感発光ダイオード用の例示的なＥＳＤ保護回路を示す図である。

【図2】[0008]オキサイドアパーチャを備えるＶＣＳＥＬを示す図である。

【図3】[0009]リソグラフックトンネル接合アパーチャと、統合型ＥＳＤ保護ダイオード機能とを備えるＶＣＳＥＬを示す図である。

【図4】[0010]図３によるＶＣＳＥＬの機能を示す、等価な回路図である。

【図5】[0011]統合型ＥＳＤ保護ダイオード機能を備えるｎブロッキング層内の開口部によって画定される、リソグラフィックアパーチャを備えるＶＣＳＥＬを示す図である。

【図6】[0012]図５によるＶＣＳＥＬの機能を示す、等価な回路図である。

【発明を実施するための形態】

【0006】

[0013]以下の考察は、半導体デバイスおよび半導体デバイスの製造方法の様々な実施例を提供する。このような実施例は限定的ではなく、添付の特許請求の範囲は開示される特定の実施例に限定されるべきではない。以下の考察において、「実施例」および「例えば」という用語は限定的ではない。

【0007】

[0014]図は、構築の一般的な方式を示しており、周知の特徴および技術の説明および詳細は、本開示を不必要に分かり難くすることを避けるために、省略されることがある。また、図面の図における要素は、必ずしも縮尺どおりには描かれていない。例えば、図中のいくつかの要素の寸法は、本開示で考察される実施例の理解の向上を助けるために、他の要素と相対的に誇張される場合がある。異なる図中の同一の参照番号は、同一の要素を意味する。

【0008】

[0015]「または」という用語は、「または」で結合されたリスト内の任意の１つまたは複数の項目を意味する。一例として、「ｘまたはｙ」は、３つの要素セット｛（ｘ），（ｙ），（ｘ，ｙ）｝の内の任意の要素を意味する。別の例として、「ｘ，ｙ，またはｚ」は、７つの要素セット｛（ｘ），（ｙ），（ｚ），（ｘ，ｙ），（ｘ，ｚ），（ｙ，ｚ），（ｘ，ｙ，ｚ）｝の内の任意の要素を意味する。

【0009】

[0016]「備える（ｃｏｍｐｒｉｓｅｓ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、および／または「含む（ｉｎｃｌｕｄｉｎｇ）」という用語は、「オープンエンド」の用語であり、記載された特徴の存在を指定するが、１つまたは複数の他の特徴の存在または追加を排除しない。

【0010】

[0017]「第１の」、「第２の」などの用語は、本明細書では、様々な要素を記述するのに使用されるが、これらの要素は、これらの用語によって限定されるべきではない。これらの用語は、ある要素を別の要素と区別するためにのみ使用される。したがって、例えば、本開示で考察される第１の要素は、本開示の教示から逸脱することなく、第２の要素と呼ぶこともできる。

【0011】

[0018]別段の指定がない限り、「結合された（ｃｏｕｐｌｅｄ）」という用語は、互いに直接接触する２つの要素を記述するために、あるいは１つまたは複数の他の要素によって間接的に接続された２つの要素を記述するために、使用され得る。例えば、要素Ａが要素Ｂに結合されている場合、要素Ａは要素Ｂに直接的に接触しているか、または介在する要素Ｃによって要素Ｂに間接的に接続されている可能性がある。同様に、「上の（ｏｖｅｒ）」または「上（ｏｎ）」という用語は、互いに直接的に接触する２つの要素を記述するために、あるいは１つまたは複数の他の要素によって間接的に接続された２つの要素を記述するために使用され得る。

【0012】

[0019]ここで図１を参照すると、発光ダイオード（ＬＤ）１０、保護ダイオード２０、電圧源３０、関連するＥＳＤ電圧５５を伴うＥＳＤ電流フロー５０、関連する正常動作電圧４５を伴う正常電流フロー４０を含む、例示的なＥＳＤ保護回路が示されている。

【0013】

[0020]発光ダイオード１０は、印加される電圧／電流により発光するように動作可能であってもよい。発光ダイオード１０は、垂直共振器面発光レーザー（ｖｅｒｔｉｃａｌ ｃａｖｉｔｙ ｓｕｒｆａｃｅ ｅｍｉｔｔｉｎｇ ｌａｓｅｒ）またはＶＣＳＥＬであってもよい。ＶＣＳＥＬは、上端面から垂直にレーザービームが放射される、半導体レーザーダイオードの一種である。ＶＣＳＥＬは、様々なレーザー製品で使用される。

【0014】

[0021]ＥＳＤ保護ダイオード２０は、図１に示されるようにＬＤ１０に結合されてもよい。電圧源３０は、図１の電気回路に固定電圧または可変電圧を供給するように動作可能なデバイスを示し得る。描かれた電圧源３０は、正常動作電圧４５および正常電流フロー４０、ならびにＥＳＤ電流フロー５０およびＥＳＤ電圧５５の供給源を示し得る。

【0015】

[0022]ＶＣＳＥＬは、アパーチャが小さいため、ＥＳＤ事象に敏感な場合がある。すなわち、ＬＤ１０は、例えば図示の電圧源３０によって、過剰な電圧および／または電流がそれに印加されると、損傷を受ける場合がある。ＬＤ１０のようなＥＳＤに敏感なデバイスに対して、保護ダイオード２０は、図示のように、ＥＳＤに敏感なレーザーダイオード１０と並列であるが、逆方向に結合されてもよい。保護ダイオード２０は、正常動作中には高抵抗性であって、実質的に全ての電流がＥＳＤ敏感レーザーダイオード１０を介して流れ得るように、選択または設計されてもよい。このことが、図１において、関連する例示的な正常電圧４５を伴う正常電流フロー４０によって示されている。正常動作では、正常電圧４５は、保護ダイオード２０に関連する（逆）ブレークスルー電圧ＶＢＲよりも低い。静電気放電が発生すると、ＥＳＤ電流フロー５０によって図示されているように、ＥＳＤ電圧５５がブレークスルー電圧ＶＢＲを超える場合があり、ＥＳＤ電流フロー５０が逆方向に保護ダイオード２０を横切って流れることがある。相応して、保護ダイオード２０のブレークスルー電圧ＶＢＲは、正常の動作電圧４５よりも高く、ＬＤ１０に損傷を与える可能性のある電圧よりも低い大きさが望ましい。このようにして、ＥＳＤ敏感デバイス、例えばＬＤ１０は、図１に例示されるように、それに逆方向、かつ並列に結合された保護ダイオード２０によって、静電気放電から保護され得る。正常のダイオード動作によれば、保護ダイオード２０の順方向ブレークダウン電圧は、（逆方向）ブレークダウン電圧ＶＢＲよりも実質的に低くてもよい。静電気放電が、保護ダイオード２０の順方向に印加される電圧を生じる場合、保護ダイオード２０は逆方向のブレークスルー電圧よりも実質的に低い順方向電圧で短絡し、ＥＳＤ敏感デバイスＬＤ１０に対する損傷を防ぐことができるので、ＬＤ１０は保護され得る。

【0016】

[0023]図２は、オキサイドアパーチャを備えるＶＣＳＥＬデバイス１００の例示的な断面を示す。オーミックｎ接点層１８０、基板ｎ－ＧａＡｓ層１７０、ｎ－ＤＢＲ層１６０、活性領域１５０、オキサイドアパーチャ層１４０、ｐ－ＤＢＲ層１３０、メサ層１１０、およびオーミックｐ接点層１２０が示されている。さらに、電子フロー１９０と正孔フロー２００が示されている。ＶＣＳＥＬデバイス１００の断面は、例えば、円形、楕円形、矩形、または任意の他の形状断面を有する、円筒構造の断面であってもよい。

【0017】

[0024]ＶＣＳＥＬ１００は、例えば、リソグラフィ半導体製造プロセスを用いて作製することができる。オーミックｎ接点１８０は、負電圧端子用の電気結合接点として動作可能であってもよい。同様に、オーミックｐ接点１２０は、正電圧端子用の電気結合接点として動作可能であってもよい。

【0018】

[0025]ｐ－ＤＢＲ１３０は、ｐ型分布ブラッグ反射器（ＤＢＲ）であってもよい。ｎ－ＤＢＲ１６０は、ｎ型分布ブラッグ反射器であってもよい。ｐ－ＤＢＲ１３０およびｎ－ＤＢＲ１６０は、レーザーの共鳴ミラーとして動作可能であってもよい。ｎ型は、追加の電子を供給するための不純物によるドーピングを意味することがあり、ｐ型は、追加の正孔を供給するための不純物によるドーピングを意味することがある。

【0019】

[0026]オキサイドアパーチャ１４０は、活性領域１５０に直角に、ＶＣＳＥＬ１００によって生成された光の放出を可能にするように動作可能であってもよい。オキサイド層は、図２に図示されるように、電流フロー（２００／１９０）をアパーチャ領域１４０に閉じ込めることができる。活性領域１５０は、エネルギーの注入が、ｐ－ＤＢＲ１３０ミラーとｎ－ＤＢＲ１６０ミラーとの間に形成され得る共振器システム間で励起状態の過剰の原子を供給し得るように、適切なエネルギーレベルを有して、光の誘導放出（ｓｔｉｍｕｌａｔｅｄ ｅｍｉｓｓｉｏｎ）を可能にできる。活性領域１５０は、量子井戸、量子ダッシュ、または量子ドットを含み得る。

【0020】

[0027]基板ｎ－ＧａＡｓ１７０は、ｎ型ガリウム砒素（ＧａＡｓ）基板層であってもよい。本特許の様々な実施形態によると、基板１７０は、それに限定はされないが、リン化インジウム（ＩｎＰ）、窒化ガリウム（ＧａＮ）、ケイ素（Ｓｉ）、および炭化ケイ素（ＳｉＣ）を含む、任意適切な材料であってもよい。

【0021】

[0028]メサ１１０は、半導体ウェーハ上のエリアであって、そこにおいては、半導体がエッチング除去されておらず、その結果、周囲エリアより上に立ち上がるメサ１１０が生じている。

【0022】

[0029]静電気放電（ＥＳＤ）事象の状況では、図２において正孔フロー２００および電子フロー１９０によって図示されるように、放電電流フローがオキサイドアパーチャ１４０のエリアを通って生じ得る。アパーチャ１４０のエリアは（メサ１１０のエリアと比較して）制限されるので、オキサイドアパーチャ１４０エリアにおける放電電流密度は高くなり、ＶＣＳＥＬ１００の活性領域層１５０を損傷する可能性がある。したがって、図３に図示されるように、ＥＳＤ保護ダイオード２０と類似の構造を直接、ＶＣＳＥＬに統合化することが有利であり得る。

【0023】

[0030]図３は、統合型保護ダイオード構造を備える例示的なトンネル接合構成ＶＣＳＥＬを示す。図３を参照すると、トンネル接合構成におけるＶＣＳＥＬ３００が示されている。このＶＣＳＥＬは、メサ１１０、オーミックｐ接点１２０、オーミックｎ接点１８０、ｎ－ＤＢＲ１６０ａ、活性領域１５０、ｎ－ＤＢＲ１６０、および基板ｎ－ＧａＡｓ１７０層を含んでもよい。同一の参照番号は、図２におけるのと類似の層を指している。ｎ－ＤＢＲ１６０ａは、ｎ－ＤＢＲ１６０に類似していてもよい。電子フロー１９０が示されている。電子放電フロー３５０が示されている。例証的な保護ダイオード記号３６０およびトンネルダイオード記号３８０が示されている。保護ダイオード記号３６０は、ｐ型キャビティ３１０／ｐ－ｎブロッキング層３２０およびｎ－ＤＢＲ１６０ａによって形成される、ｎ－ｐ接合ダイオードを表すことができる。トンネルダイオード３８０記号は、ｐ型キャビティ３１０／ｐ－ｎブロッキング層３２０／トンネル接合層３３０およびｎ－ＤＢＲ１６０ａ層によって形成される、トンネルダイオードを示す。

【0024】

[0031]さらに、ｐ型キャビティ３１０、ｐ－ｎブロッキング層３２０およびトンネル接合層３３０が示されている。ｐ－ｎブロッキング層３２０は、正常動作（すなわち、例えば５Ｖ未満のより低い電圧）中の電流フローをブロックするように動作可能であってもよい。ｎ型キャビティ３９０も示されている。

【0025】

[0032]リソグラフィックアパーチャＶＣＳＥＬ３００は、（トンネル接合層３３０によって形成される）電流および光モード閉じ込めのための導電性アパーチャに依拠し得るが、一方で、周囲領域は非導電性に作製される。これは、最初に下端ｎ－ＤＢＲミラー１６０、およびｎキャビティ３９０、活性領域１５０（量子井戸、量子ダッシュまたは量子ドットを含む）および部分ｐキャビティ３１０を成長させることによって達成され得る。トンネル接合層３３０は、高度にドープされた（例えば＞１０^１９ｃｍ^－３）ｐ＋＋層および高度にドープされた（例えば＞１０^１９ｃｍ^－３）ｎ＋＋層を含み得る。アパーチャは、トンネル接合層３３０において画定される。トンネル接合層３３０にアパーチャを形成するために、（トンネル接合層３３０がそれから形成される）ｎ＋＋層をリソグラフィックアパーチャの外側で除去／エッチングされてもよく、ウェーハは、ｎ型ドープされていてもよく（例えば、１０^１７ｃｍ^－３からわずかに１０^１８ｃｍ^－３代の間）、上端ｎ－ＤＢＲミラー１６０ａである、残りのキャビティで過成長される。この場合、電流フローと光モード閉じ込めは、トンネル接合によって提供されてもよい。トンネル接合層３３０によって形成されるアパーチャの外側では、ｐ－ｎブロッキング層３２０／ｐ型キャビティ３１０および逆方向であるｎ－ＤＢＲ１６０ａによって形成される、ｐ－ｎ接合のために、電流がブロックされてもよい。

【0026】

[0033]図３において、正常動作中、ＶＣＳＥＬ３００に印加される電圧は、ブロッキングｐ－ｎ接合層のブレークダウン電圧をはるかに下回る可能性があり、したがって、動作中の電流フローはトンネル接合アパーチャ３３０に制限される。ブロッキングｐ－ｎ接合は、ｎ－ＤＢＲ１６０ａとｐ－ｎブロッキング層３２０／ｐ型キャビティ３１０との間に形成されてもよい。電流フローは、破線の矢印による電子フロー１９０によって示される。静電気放電の事象において、電圧はｐ－ｎブロッキング層（ｎ－ＤＢＲ１６０ａおよびｐ－ｎブロッキング層３２０／ｐ型キャビティ３１０）のブレークダウン電圧を超え、したがって静電気放電電流３５０（実線矢印で図示）は、利用可能な導電エリアが、ダイオードブレークダウン中はずっと大きいため、ほとんどトンネル接合３３０のまわりを流れることができる。この場合、トンネル接合層３３０の下にある活性領域における電流密度は、それに応じて低下し得る。本特許の様々な実施形態に従って、メサ１１０および下位層によってＶＣＳＥＬ３００内に形成された層は、保護ダイオード３６０および３７０（記号的に図示されていない、図４も参照）を形成することを可能にする。保護ダイオードは、ｎ－ＤＢＲ１６０ａとｐ－ｎブロッキング層３２０／ｐ型キャビティ３１０との間に形成されてもよい。

【0027】

[0034]ＥＳＤ保護を効率的にするために、電流ブロッキングｐ－ｎ接合エリアは、メサ１１０表面積によって限定されるので、実用的に可能な限り大きくてもよい。この場合、ＥＳＤ電流は、対応するメサ１１０表面積全体に分配されてもよく、その結果、電流密度が低下し、したがって損傷可能性が小さくなる。ｐ－ｎブロッキング層３２０のブレークダウン電圧は、有利には５Ｖより上である。ブレークダウン電圧は、ｐ型層（ｐ－ｎブロッキング層３２０／ｐ型キャビティ３１０）およびｎ型層（ｎ－ＤＢＲ１６０ａ）のドーピングおよび厚さの適切な選択によって調整され得る。いくつかの例において、ｐ－ｎブロッキング層３２０の上に、追加の層があってもよい。また、いくつかの例において、ｎ－ＤＢＲ１６０ａは、不均一にドープされたｎ－ＤＢＲ１６０ａを形成するために、異なるドーピングを有する追加の層を含んでもよい。このように、下端ｎ－ＤＢＲ１６０および活性領域１５０の下のキャビティの下半分はｎドープされてもよい、（ｎ－ＤＢＲ１６０ａ、ｐ－ｎブロッキング層３２０／ｐ型キャビティ３１０／活性領域１５０、およびｎ－ＤＢＲ１６０からの）図３に示されるｎ－ｐ－ｎブロッキング構成の場合、活性領域１５０の上方のキャビティの後半分はｐドープされてもよく、上端ｎ－ＤＢＲ１６０ａはｎドープされてもよい。ｐドープされた層の合計厚さは、好ましくは＞５０ｎｍであり、ドーピングは、例えば、１０^１７ｃｍ^－３と＜１０^１９ｃｍ^－３の間の範囲が望ましい。ｎ－ＤＢＲ１６０ａにおけるドーピングは、非効率的な電流ブロッキングをもたらし得る、ｐドープされた層とｎドープされた層の間のキャリアの量子トンネリングを減少させるために、＜１０^１９ｃｍ^－３であってもよい。一方、（ｎ－ＤＢＲ１６０ａ、ｐ－ｎブロッキング層３２０／ｐ型キャビティ３１０／活性領域１５０およびｎ－ＤＢＲ１６０によって形成される）ｎ－ｐ－ｎＥＳＤ保護ダイオードのブレークダウン電圧は、ＥＳＤ事象の場合、およびＥＳＤ保護ダイオード３６０が逆モードで開く前に、（トンネル接合層３３０における）リソグラフィックアパーチャへの潜在的な損傷を回避するために、＜５０Ｖとなるように選択してもよい。

【0028】

[0035]さらに、ＶＣＳＥＬ３００の上端にあるｎ－ＤＢＲ１６０ａミラーを使用することは、オキサイドアパーチャを備えたＶＣＳＥＬ１００に対して図２に図示されるようなｐ－ＤＢＲ１３０と比較して、電気伝導率の向上をもたらす。この向上した電気伝導率は、ＶＣＳＥＬ３００の敏感エリアの近くのＥＳＤ事象で発生する熱を低減し、したがってさらなる保護を提供する可能性がある。

【0029】

[0036]図４は、図３のＶＣＳＥＬ構造に対する等価回路図を示し、図３における層によって形成されるダイオード配設を図示する。電圧／電流源３０、ＥＳＤ電圧５５、正常動作電圧４５、ＥＳＤ電流５０、正常動作電流４０、保護ダイオード３６０、３７０、トンネルダイオード３８０、および発光ダイオード１０が示されている。同じ参照番号は、先の図の要素に類似する。

【0030】

[0037]保護ダイオード記号３６０は、ｐ型キャビティ３１０／ｐ－ｎブロッキング層３２０およびｎ－ＤＢＲ１６０ａによって形成されるｐ－ｎ接合ダイオードを記号で表す。トンネルダイオード３８０記号は、ｐ型キャビティ３１０／ｐ－ｎブロッキング層３２０／トンネル接合層３３０およびｎ－ＤＢＲ１６０ａ層によって形成され得る、トンネルダイオードを示す。保護ダイオード３７０は、ｐキャビティ３２０／活性領域１５０およびｎ－ＤＢＲ１６０（図３には記号で描かれていない）によって形成されるｐ－ｎ接合を記号で表わすことができる。

【0031】

[0038]正常動作では、動作電圧４５は、保護ダイオード３６０（または図示されていない逆方向のダイオード３７０）のブレークダウン電圧ＶＢＲを下回ることができる。正常動作電流４０は、トンネルダイオード３８０およびＬＤ１０だけを通り、効果的に流れることができる。静電気放電事象が発生し、ＥＳＤ電圧５５がブレークダウン電圧ＶＢＲを超えると、保護ダイオード３６０が導電性になり、ＥＳＤ電流５０は、大部分が保護ダイオード３６０、３７０を通って流れることができる。したがって、ＥＳＤ事象の場合、保護ダイオード３６０、３７０は効果的に短絡し、したがってトンネルダイオード３８０およびＬＤ１０を、過度のＥＳＤ電圧／電流から保護することができる。

【0032】

[0039]図５は、統合型ＥＳＤ保護ダイオードを備えるｐ－ｎ－ｐ電流ブロッキング構成に基づくＶＣＳＥＬダイオードを示す。図５は、メサ１１０、オーミックｐ接点１２０、ｐ－ＤＢＲ１３０、ｎブロッキング層５１０、ｐ型キャビティ３１０、活性領域１５０、ｎ－ＤＢＲ１６０、ｎ－ＧａＡｓ基板１７０、オーミックｎ接点１８０を含む、ＶＣＳＥＬ５００を示す。さらに、電子フロー１９０と正孔フロー２００が示されている。ｐ－ＤＢＲ１３０層、ｎブロッキング層５１０、およびｐ型キャビティ３１０によって形成されるような、記号的な保護ダイオード３６０が示されている。ｎ型キャビティ３９０も示されている。同じ参照番号は、先の図におけるのと類似の要素を指す。

【0033】

[0040]図５に図示されるように、電流ｎブロッキング層５１０を使用して、ＥＳＤ保護を、リソグラフィックアパーチャ中に導入することもできる。ＶＣＳＥＬ５００において、ｎドープされた電流ブロッキング層５１０は、第１のエピタキシャルステップの間に成長させることができる。この層５１０は、図示されたＥＳＤ保護ダイオード３６０の一部となり得る。ウェーハ製造プロセス中、リソグラフィックアパーチャは、図５に示されるように、ｎドープされた層５１０を通るエッチングによって画定され得る。リソグラフィックアパーチャの画定後、ｎブロッキング層５１０上のウェーハは、上端ｐドープされたｐ－ＤＢＲ１３０ミラーが過成長することができる。したがって、リソグラフィックアパーチャの領域において、ｎドープされた層５１０をエッチングして、ｐドープされたｐ型キャビティ３１０からｐドープされたｐ－ＤＢＲ１３０ミラーに直接電流が流れることを可能にしてもよい。リソグラフィックアパーチャはまた、ＶＣＳＥＬ５００の光モード閉じ込めを提供し得る。

【0034】

[0041]図５における本特許の実施形態では、正常動作中、ＶＣＳＥＬ５００に印加される電圧はｎブロッキング層５１０のブレークダウン電圧を下回るため、正常電流フローは、ｐ－ｎ－ｐ層内に開かれたアパーチャに制限される（黄色の破線矢印で示されている）。ＥＳＤ事象が発生すると、より高い電圧は、ｎブロッキング層５１０のブレークダウン電圧を超えることがあり、したがってＥＳＤ電流（赤い実線の矢印）がアパーチャの外側に流れることがある。アパーチャ周辺のｎブロッキング層５１０のエリアは、通常は、アパーチャエリア自体よりも大幅に大きいので、ＥＳＤ電流は、メサ断面積によって実際上、画定されるので、はるかに大きな表面積に分布することになる。この機能は、図６に図示される。

【0035】

[0042]図６は、ＶＣＳＥＬ５００の等価回路図を示す。電圧／電流源３０、ＥＳＤ電圧５５、正常動作電圧４５、ＥＳＤ電流フロー５０、正常動作電流４０、保護ダイオード３６０、３７０、および発光ダイオード１０が示されている。同じ参照番号は、他の図に示されている類似の要素を指している。

【0036】

[0043]正常動作時、すなわち動作電圧４５がブレークダウン電圧ＶＢＲを下回っているとき、保護ダイオード３６０、３７０は電流フローをブロックし、正常電流４０はＬＤ１０を介して流れることができる。この場合、電流は、図５の破線矢印で図示されるように、アパーチャ領域を通って流れることになる。ＥＳＤ事象が発生し、ＥＳＤ電圧５５がブレークダウン電圧ＶＢＲを超える可能性がある場合、保護ダイオード３６０および３７０が効果的に短絡し、ＥＳＤ電流５０が保護ダイオード３６０、３７０を通って流れることを可能にする。これにより、ＬＤ１０を損傷させる可能性のある電流および電圧スパイクからＬＤ１０を保護する。

【0037】

[0044]したがって、メサ１１０断面積は、アパーチャを通るＥＳＤ事象電流密度を最小化し、したがってＶＣＳＥＬ５００を保護するように、実用的に可能な限り大きいものを選択してもよい。つまり、ｎブロッキング層５１０表面積を大きくしてもよい。

【0038】

[0045]本特許の様々な実施形態に従って、ｎブロッキング層５１０のブレークダウン電圧は、例えば図５におけるｐ型層およびｎ型層の望ましいドーピングおよび厚さを選択することによって、好ましくは５Ｖより大きくすることができる。

【0039】

[0046]活性領域１５０の上方のｐ型キャビティ３１０、ｎ－ブロッキング層５１０およびｐ－ＤＢＲ１３０ミラーによって形成された、図５に示されるｐ－ｎ－ｐブロッキングダイオード構成の場合には、ｎブロッキング層５１０の厚さは＞５０ｎｍであってもよく、ドーピングは１０^１７ｃｍ^－３と１０^１９ｃｍ^－３の間の範囲内であってもよい。ｐ－ＤＢＲ層１３０におけるドーピングは、＜１０^１９ｃｍ^－３であってもよい。このようなドーピングレベルは、非効率的な電流ブロッキングをもたらし得る、ｎドープされた層とｐドープされた層の間のキャリアの量子トンネリングを防ぐのに有利である。ｐ－ｎ－ｐＥＳＤ保護ダイオード３６０、３７０のブレークダウン電圧ＶＢＲは、ＥＳＤ事象の場合にリソグラフィックアパーチャへの損傷を防止するために＜５０Ｖになるように設計してもよい。

【0040】

[0047]図３および図５に開示された構造は、例えば、中間リソグラフィックステップを有する、２ステップエピタキシ法を使用して製造することができる。
[0048]本開示は、特定の実施例の参照を含むが、様々な変更を行うことができること、および開示の範囲から逸脱することなく等価物を置換することができることが、当業者により理解されるであろう。なお、本開示の範囲を逸脱することなく開示された実施例に変更を加えてもよい。したがって、本開示は開示された実施例に限定されるものではなく、本開示は添付の特許請求の範囲に含まれる全ての実施例を含むことが意図される。

【符号の説明】

【0041】

１０ レーザーダイオード
２０ 保護ダイオード
３０ 電圧／電流源
４０ 正常動作電流
４５ 正常動作電圧
５０ ＥＳＤ電流
１００ ＶＣＳＥＬ
１１０ メサ
１２０ オーミックｐ接点
１３０ ｐ－ＤＢＲ
１４０ オキサイドアパーチャ
１５０ 活性領域
１６０ ｎ－ＤＢＲ
１６０ａ ｎ－ＤＢＲ
１７０ 基板ｎ－ＧａＡｓ
１８０ オーミックｎ接点
１９０ 電子フロー
２００ 正孔フロー
３００ ＶＣＳＥＬ
３１０ ｐ型キャビティ
３２０ ｐ－ｎブロッキング層
３３０ トンネル接合層
３５０ 電子放電フロー
３６０ 保護ダイオード
３７０ 保護ダイオード
３８０ トンネルダイオード
３９０ ｎ型キャビティ
５１０ ｎブロッキング層
ＶＢＲ ブレークダウン電圧
ＤＢＲ 分布ブラッグ反射器

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【手続補正書】

【提出日】2024-06-17

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

リソグラフィックアパーチャを備えるＶＣＳＥＬデバイスであって、
前記リソグラフィックアパーチャのエリアの外側に保護ダイオードを形成する複数の層
を含み、前記保護ダイオードの表面積は、前記リソグラフィックアパーチャの表面積よりも大きく、
前記複数の層は、前記保護ダイオードを形成するためのｎ－ｐ－ｎ接合を形成し、
前記ｎ－ｐ－ｎ接合は、静電気放電事象から前記ＶＣＳＥＬデバイスを保護するように選択または設計された逆ブレークダウン電圧を有する、
ＶＣＳＥＬデバイス。

【請求項2】

請求項１に記載のデバイスであって、前記保護ダイオードは、正常動作中に逆モードであり、前記リソグラフィックアパーチャの外部のエリアにおける電流フローをブロックする、デバイス。

【請求項3】

請求項１に記載のデバイスであって、前記保護ダイオードは、逆モードであり、静電気放電事象中にブレークダウンし、前記リソグラフィックアパーチャエリアの外側のエリアにおける電流フローを可能にする、デバイス。

【請求項4】

請求項１に記載のデバイスであって、前記リソグラフィックアパーチャは、トンネル接合層によって画定される、デバイス。

【請求項5】

請求項１に記載のデバイスであって、前記ｎ－ｐ－ｎ接合は、５から５０ボルトの間の逆ブレークダウン電圧を有する、デバイス。

【請求項6】

請求項１に記載のデバイスであって、前記保護ダイオードを形成する前記複数の層のｐ－ｎブロッキング層は、５ボルト超の逆ブレークダウン電圧を有する、デバイス。

【請求項7】

請求項１に記載のデバイスであって、トンネル接合の上の前記ｎ－ｐ－ｎ接合の上端ｎ－ＤＢＲ層は、静電気放電事象においてＶＣＳＥＬを熱的に保護するために導電性である、デバイス。

【請求項8】

請求項７に記載のデバイスであって、前記ｎ－ｐ－ｎ接合の前記上端ｎ－ＤＢＲ層は、ｐ型キャビティよりも高い導電率を有する、デバイス。

【請求項9】

リソグラフィックアパーチャを備えるＶＣＳＥＬデバイスであって、
前記リソグラフィックアパーチャのエリアの外側に保護ダイオードを形成する複数の層
を含み、前記保護ダイオードの表面積は、前記リソグラフィックアパーチャの表面積よりも大きく、
前記複数の層は、前記保護ダイオードを形成するためのｐ－ｎ－ｐ接合を形成し、
前記ｐ－ｎ－ｐ接合は、静電気放電事象から前記ＶＣＳＥＬデバイスを保護するように選択または設計された逆ブレークダウン電圧を有する、
ＶＣＳＥＬデバイス。

【請求項10】

請求項９に記載のデバイスであって、前記保護ダイオードは、正常動作中に逆モードであり、前記リソグラフィックアパーチャの外部のエリアにおける電流フローをブロックする、デバイス。

【請求項11】

請求項９に記載のデバイスであって、前記保護ダイオードは、逆モードであり、静電気放電事象中にブレークダウンし、前記リソグラフィックアパーチャエリアの外側のエリアにおける電流フローを可能にする、デバイス。

【請求項12】

請求項９に記載のデバイスであって、前記リソグラフィックアパーチャは、ｎブロッキング層における開口部によって画定される、デバイス。

【請求項13】

請求項９に記載のデバイスであって、前記ｐ－ｎ－ｐ接合は、５から５０ボルトの間の逆ブレークダウン電圧を有し得る、デバイス。

【請求項14】

請求項９に記載のデバイスであって、保護ダイオードを形成する前記複数の層のｎブロッキング層は、５ボルト超の逆ブレークダウン電圧を有する、デバイス。

【外国語明細書】