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特開2024-129177半導体装置

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024129177

(43)【公開日】2024-09-27

(54)【発明の名称】半導体装置

(51)【国際特許分類】

H10B 12/00 20230101AFI20240919BHJP

【ＦＩ】

H10B12/00 671A

H10B12/00 621C

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2023038202

(22)【出願日】2023-03-13

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001092

【氏名又は名称】弁理士法人サクラ国際特許事務所

(72)【発明者】

【氏名】野田光太郎

(72)【発明者】

【氏名】藤井隆弘

(72)【発明者】

【氏名】秋田貴誉

(72)【発明者】

【氏名】岡嶋睦

【テーマコード（参考）】

5F083

【Ｆターム（参考）】

5F083AD03

5F083AD56

5F083AD57

5F083JA19

5F083JA36

5F083JA37

5F083JA38

5F083JA39

5F083JA40

5F083JA60

5F083PR03

5F083PR05

5F083PR21

5F083PR22

5F083PR33

(57)【要約】

【課題】半導体装置の信頼性の低下を抑制する。
【解決手段】半導体装置は、第１方向に延在する第１の酸化物半導体層と、第１方向と交差する第２方向に延在し、第１の酸化物半導体層を囲む第１の配線と、第１の配線と第１の酸化物半導体層との間に設けられた第１の絶縁膜と、第１の酸化物半導体層の上に設けられた第１の導電体と、第１の導電体の上に設けられ、第１方向および第２方向のそれぞれと交差する第３方向に延在する第２の配線と、第２の配線の側面に接する第１の絶縁層と、第１の絶縁層の上に設けられ、第１の絶縁層よりも酸素の透過性が低い第２の絶縁層と、を具備する。
【選択図】図３

【特許請求の範囲】

【請求項1】

第１方向に延在する第１の酸化物半導体層と、
前記第１方向と交差する第２方向に延在し、前記第１の酸化物半導体層を囲む第１の配線と、
前記第１の配線と前記第１の酸化物半導体層との間に設けられた第１の絶縁膜と、
前記第１の酸化物半導体層の上に設けられた第１の導電体と、
前記第１の導電体の上に設けられ、前記第１方向および前記第２方向のそれぞれと交差する第３方向に延在する第２の配線と、
前記第２の配線の側面に接する第１の絶縁層と、
前記第１の絶縁層の上に設けられ、前記第１の絶縁層よりも酸素の透過性が低い第２の絶縁層と、
を具備する、半導体装置。

【請求項2】

前記第１方向に延在する第２の酸化物半導体層と、
前記第２方向に延在し、前記第２の酸化物半導体層を囲む第３の配線と、
前記第３の配線と前記第２の酸化物半導体層との間に設けられた第２の絶縁膜と、
前記第２の酸化物半導体層の上に設けられた第２の導電体と、
前記第２の導電体の上に設けられ、前記第３方向に延在する第４の配線と、
をさらに具備し、
前記第２方向および前記第３方向を含む平面において、前記第１の導電体および前記第２の導電体のそれぞれは、前記第２方向および前記第３方向のそれぞれと交差する第４方向に延在し、
前記第２の導電体の前記第４方向の長さは、前記第１の導電体の前記第４方向の長さよりも長い、請求項１に記載の半導体装置。

【請求項3】

前記第１方向に延在する第１の層と、
前記第２方向に延在し、前記第１の層を囲む第５の配線と、
前記第１の層の上に設けられた第２の層と、
前記第２の層の上に設けられ、前記第２の配線の下に設けられた第３の層と、
をさらに具備し、
前記第１の層、前記第２の層、および前記第３の層からなる群により選ばれる少なくとも一つは、絶縁層である、請求項１に記載の半導体装置。

【請求項4】

前記第２の絶縁層の上に設けられ、前記第２の絶縁層よりも水素の透過性が低いバリア膜をさらに具備する、請求項１ないし請求項３のいずれか一項に記載の半導体装置。

【請求項5】

前記第１の酸化物半導体層の下方に設けられたキャパシタをさらに具備する、請求項１ないし請求項３のいずれか一項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

ビット線、ワード線、およびこれらに接続されるメモリセル（トランジスタおよびキャパシタ）を有する半導体記憶装置が用いられている。ビット線とワード線を選択して、電圧を印加することで、メモリセルにデータを書き込み、読み出すことができる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１９－１６９４９０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態の発明が解決しようとする課題は、半導体装置の信頼性の低下を抑制することである。

【課題を解決するための手段】

【0005】

実施形態の半導体装置は、第１方向に延在する第１の酸化物半導体層と、第１方向と交差する第２方向に延在し、第１の酸化物半導体層を囲む第１の配線と、第１の配線と第１の酸化物半導体層との間に設けられた第１の絶縁膜と、第１の酸化物半導体層の上に設けられた第１の導電体と、第１の導電体の上に設けられ、第１方向および第２方向のそれぞれと交差する第３方向に延在する第２の配線と、第２の配線の側面に接する第１の絶縁層と、第１の絶縁層の上に設けられ、第１の絶縁層よりも酸素の透過性が低い第２の絶縁層と、を具備する。

【図面の簡単な説明】

【0006】

【図1】メモリセルアレイの回路構成例を説明するための回路図である。

【図2】メモリセルアレイの第１の構造例を説明するための平面模式図である。

【図3】メモリセルアレイの第１の構造例を説明するための断面模式図である。

【図4】メモリセルアレイの第１の構造例を説明するための断面模式図である。

【図5】第１の構造例の製造方法例を説明するための断面模式図である。

【図6】第１の構造例の製造方法例を説明するための断面模式図である。

【図7】第１の構造例の製造方法例を説明するための断面模式図である。

【図8】第１の構造例の製造方法例を説明するための断面模式図である。

【図9】第１の構造例の製造方法例を説明するための断面模式図である。

【図10】第１の構造例の製造方法例を説明するための断面模式図である。

【図11】第１の構造例の製造方法例を説明するための断面模式図である。

【図12】第１の構造例の製造方法例を説明するための断面模式図である。

【図13】第１の構造例の製造方法例を説明するための断面模式図である。

【図14】第１の構造例の製造方法例を説明するための断面模式図である。

【図15】第１の構造例の製造方法例を説明するための断面模式図である。

【図16】第１の構造例の製造方法例を説明するための断面模式図である。

【図17】第１の構造例の第１の変形例を説明するための断面模式図である。

【図18】第１の構造例の第２の変形例を説明するための断面模式図である。

【図19】第１の構造例の第３の変形例を説明するための断面模式図である。

【図20】第１の構造例の第４の変形例を説明するための断面模式図である。

【図21】第１の構造例の第５の変形例を説明するための断面模式図である。

【図22】第１の構造例の第６の変形例を説明するための断面模式図である。

【図23】第１の構造例の第７の変形例を説明するための断面模式図である。

【図24】第１の構造例の第８の変形例を説明するための断面模式図である。

【図25】第１の構造例の第９の変形例を説明するための断面模式図である。

【図26】メモリセルアレイの第２の構造例の製造方法例を説明するための平面模式図である。

【図27】メモリセルアレイの第２の構造例の製造方法例を説明するための平面模式図である。

【図28】メモリセルアレイの第２の構造例の製造方法例を説明するための平面模式図である。

【図29】メモリセルアレイの第２の構造例の製造方法例を説明するための平面模式図である。

【図30】メモリセルアレイの第２の構造例の製造方法例を説明するための平面模式図式である。

【図31】第２の構造例の変形例を説明するための断面模式図である。

【図32】メモリセルアレイの第３の構造例を説明するための平面模式図である。

【図33】メモリセルアレイの第３の構造例を説明するための断面模式図である。

【図34】第３の構造例の製造方法例を説明するための断面模式図式である。

【図35】第３の構造例の製造方法例を説明するための断面模式図式である。

【図36】第３の構造例の製造方法例を説明するための断面模式図である。

【図37】第３の構造例の製造方法例を説明するための断面模式図である。

【図38】第３の構造例の第１の変形例を説明するための断面模式図である。

【図39】第３の構造例の第１の変形例の製造方法例を説明するための断面模式図である。

【図40】第３の構造例の第１の変形例の製造方法例を説明するための断面模式図である。

【図41】第３の構造例の第２の変形例を説明するための断面模式図式である。

【図42】第３の構造例の第２の変形例の製造方法例を説明するための断面模式図である。

【図43】第３の構造例の第２の変形例の製造方法例を説明するための断面模式図である。

【図44】第３の構造例の第２の変形例の製造方法例を説明するための断面模式図である。

【図45】第３の構造例の第２の変形例の製造方法例を説明するための断面模式図である。

【図46】第３の構造例の第２の変形例の製造方法例を説明するための断面模式図式である。

【図47】第３の構造例の第２の変形例の製造方法例を説明するための断面模式図である。

【図48】第３の構造例の第３の変形例を説明するための断面模式図である。

【図49】第３の構造例の第３の変形例の製造方法例を説明するための断面模式図である。

【図50】第３の構造例の第３の変形例の製造方法例を説明するための断面模式図である。

【図51】第３の構造例の第３の変形例の製造方法例を説明するための断面模式図式である。

【図52】第３の構造例の第３の変形例の製造方法例を説明するための断面模式図である。

【図53】第３の構造例の第３の変形例の製造方法例を説明するための断面模式図である。

【図54】第３の構造例の第３の変形例の製造方法例を説明するための断面模式図である。

【図55】第３の構造例の第４の変形例を説明するための断面模式図である。

【図56】第３の構造例の第５の変形例を説明するための断面模式図である。

【図57】第３の構造例の第６の変形例を説明するための断面模式図である。

【図58】第３の構造例の第６の変形例の製造方法例を説明するための断面模式図である。

【図59】第３の構造例の第６の変形例の製造方法例を説明するための断面模式図である。

【図60】第３の構造例の第６の変形例の製造方法例を説明するための断面模式図である。

【図61】第３の構造例の第６の変形例の製造方法例を説明するための断面模式図である。

【図62】第３の構造例の第６の変形例の製造方法例を説明するための断面模式図である。

【図63】第３の構造例の第６の変形例の製造方法例を説明するための断面模式図である。

【図64】第３の構造例の第７の変形例を説明するための断面模式図である。

【図65】第３の構造例の第７の変形例の製造方法例を説明するための断面模式図である。

【図66】第３の構造例の第７の変形例の製造方法例を説明するための断面模式図である。

【図67】第３の構造例の第７の変形例の製造方法例を説明するための断面模式図である。

【図68】第３の構造例の第８の変形例を説明するための断面模式図である。

【図69】第３の構造例の第９の変形例を説明するための断面模式図である。

【図70】第３の構造例の第９の変形例の製造方法例を説明するための断面模式図である。

【図71】第３の構造例の第９の変形例の製造方法例を説明するための断面模式図式である。

【図72】第３の構造例の第９の変形例の製造方法例を説明するための断面模式図である。

【図73】第３の構造例の第９の変形例の製造方法例を説明するための断面模式図である。

【図74】第３の構造例の第１０の変形例を説明するための断面模式図である。

【図75】第３の構造例の第１１の変形例を説明するための断面模式図である。

【発明を実施するための形態】

【0007】

以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。上下方向は、重力加速度に従った上下方向と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。

【0008】

本明細書において「接続」とは物理的な接続だけでなく電気的な接続も含み、特に指定する場合を除き、直接接続だけでなく間接接続も含む。

【0009】

実施形態の半導体装置は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）であって、メモリセルアレイを有する。

【0010】

図１は、メモリセルアレイの回路構成例を説明するための回路図である。図１は、複数のメモリセルＭＣと、複数のワード線ＷＬ（ワード線ＷＬ_ｎ、ワード線ＷＬ_ｎ＋１、ワード線ＷＬ_ｎ＋２、ｎは整数）と、複数のビット線ＢＬ（ビット線ＢＬ_ｍ、ビット線ＢＬ_ｍ＋１、ビット線ＢＬ_ｍ＋２、ｍは整数）と、電源線ＶＰＬと、を図示する。

【0011】

複数のメモリセルＭＣは、行列方向に配列され、メモリセルアレイを形成する。それぞれのメモリセルＭＣは、電界効果トランジスタ（ＦＥＴ）であるメモリトランジスタＭＴＲと、メモリキャパシタＭＣＰと、を備える。

【0012】

電界効果トランジスタは、ゲートと、ソースと、ドレインと、を有する。電界効果トランジスタは、バックゲートをさらに有する場合がある。ソースとドレインは、トランジスタの構造や動作条件によって互いに入れ替わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、特に指定する場合を除き、ソースおよびドレインのいずれかから任意に選択した一方の端子をソースまたはドレインの一方と表記し、他方の端子をソースまたはドレインの他方と表記する。

【0013】

メモリトランジスタＭＴＲのゲートは対応するワード線ＷＬに接続され、ソースまたはドレインの一方は対応するビット線ＢＬに接続される。ワード線ＷＬは、例えばロウデコーダに接続される。ビット線ＢＬは、例えばセンスアンプに接続される。メモリキャパシタＭＣＰの第１の電極はメモリトランジスタＭＴＲのソースまたはドレインの他方に接続され、第２の電極は特定の電位を供給する電源線ＶＰＬに接続される。電源線ＶＰＬは、例えば電源回路に接続される。メモリセルＭＣは、ワード線ＷＬによるメモリトランジスタＭＴＲのスイッチングによりビット線ＢＬからメモリキャパシタＭＣＰに電荷を蓄積してデータを保持できる。複数のメモリセルＭＣの数は、図１に示す数に限定されない。

【0014】

（メモリセルアレイの第１の構造例）
図２は、実施形態のメモリセルアレイの第１の構造例を説明するための平面模式図である。図３は、実施形態のメモリセルアレイの第１の構造例を説明するための断面模式図である。図４は、実施形態のメモリセルアレイの第１の構造例を説明するための断面模式図である。図２ないし図４は、Ｘ軸と、Ｙ軸と、Ｚ軸と、を示す。Ｘ軸、Ｙ軸、およびＺ軸は、互いに直交する。図２は、Ｘ－Ｙ平面の一部を示す。図３は、Ｘ－Ｚ断面の一部を示す。図４は、図３の一部を示す。

【0015】

メモリセルアレイは、導電体２１と、導電層２２と、絶縁体２３と、導電体２４と、電気伝導体２５と、導電層３１と、導電性酸化物層３２と、絶縁層３３と、酸化物半導体層４１と、導電層４２と、絶縁膜４３と、絶縁層４４と、絶縁層４５と、絶縁層４６と、導電性酸化物層５１と、導電層５２と、導電層５３と、絶縁層５４と、導電層６１と、絶縁層６２と、絶縁層７１と、絶縁層７２と、導電体８１と、導電体８２と、を具備する。なお、図２は、便宜のため、酸化物半導体層４１と、導電層４２と、絶縁膜４３と、導電層６１と、を示し、その他の構成要素については便宜のため図示を省略している。

【0016】

メモリトランジスタＭＴＲおよびメモリキャパシタＭＣＰは、半導体基板１０の上の絶縁層１１の上方に設けられる。半導体基板１０には、ロウデコーダやセンスアンプ、電源回路等の周辺回路が形成される。周辺回路は、例えばＰチャネル型電界効果トランジスタ（Ｐｃｈ－ＦＥＴ）、Ｎチャネル型電界効果トランジスタ（Ｎｃｈ－ＦＥＴ）の電界効果トランジスタを有する。電界効果トランジスタは、例えば単結晶シリコン基板等の半導体基板１０を用いて形成可能であり、Ｐｃｈ－ＦＥＴおよびＮｃｈ－ＦＥＴは、半導体基板１０にチャネル領域とソース領域とドレイン領域とを有する。なお、半導体基板１０はＰ型の導電型を有していてもよい。絶縁層１１は、半導体基板１０の上に設けられ、例えばシリコン（Ｓｉ）と、酸素（Ｏ）または窒素（Ｎ）と、を含む。絶縁層１１は、積層膜であってもよい。

【0017】

導電体２１、導電層２２、絶縁体２３、導電体２４、および電気伝導体２５は、メモリキャパシタＭＣＰを形成する。メモリキャパシタＭＣＰは、いわゆるピラー型キャパシタ、シリンダー型キャパシタ等の３次元キャパシタである。

【0018】

導電体２１は、絶縁層１１を挟んで半導体基板１０の上方に設けられる。導電体２１は、Ｚ軸方向から見て複数の電気伝導体２５と重なるように延在する。導電体２１は、プレート電極ともいう。導電層２２は、導電体２１の一部の上に設けられる。導電体２１および導電層２２は、メモリキャパシタＭＣＰの第２の電極を形成する。絶縁体２３は、導電体２１および導電層２２と、導電体２４および電気伝導体２５と、の間に設けられ、メモリキャパシタＭＣＰの誘電体を形成する。導電体２４および電気伝導体２５は、絶縁体２３を挟んで導電体２１の上方に設けられ、Ｚ軸方向に延在し、メモリキャパシタＭＣＰの第１の電極を形成する。電気伝導体２５は、導電体２４に囲まれる。

【0019】

導電体２１、導電層２２、および導電体２４は、例えばタングステン、窒化チタン等の材料を含む。絶縁体２３は、例えば酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム等の材料を含む。電気伝導体２５は、例えばタングステン、窒化チタン、アモルファスシリコン等の材料を含む。

【0020】

導電層３１は、電気伝導体２５の上に設けられ、電気伝導体２５に電気的に接続される。導電層３１は、例えば銅を含む。なお、導電層３１は、必ずしも形成されなくてもよい。

【0021】

導電性酸化物層３２は、導電層３１の上に設けられる。導電性酸化物層３２は、例えばインジウム－錫－酸化物（ＩＴＯ）等の金属酸化物を含む。

【0022】

導電層３１および導電性酸化物層３２は、導電体３０を形成する。導電体３０は、複数の電気伝導体２５に対して複数設けられる。

【0023】

絶縁層３３は、複数の導電体３０の間に設けられる。絶縁層３３は、例えばシリコンと、酸素または窒素と、を含む。

【0024】

酸化物半導体層４１、導電層４２、および絶縁膜４３は、電界効果トランジスタ４０（メモリトランジスタＭＴＲ）を形成する。電界効果トランジスタ４０は、例えばＮチャネル型電界効果トランジスタである。電界効果トランジスタ４０は、メモリキャパシタＭＣＰの上方に設けられる。電界効果トランジスタ４０は、複数のメモリキャパシタＭＣＰに対応して複数設けられる。

【0025】

酸化物半導体層４１は、例えばＺ軸方向に延在する柱状体である。酸化物半導体層４１は、導電層４２をＺ軸方向に貫通する。酸化物半導体層４１は、電界効果トランジスタ４０のチャネルを形成する。酸化物半導体層４１は、例えばインジウム（Ｉｎ）を含む。酸化物半導体層４１は、例えば、酸化インジウムと酸化ガリウム、酸化インジウムと酸化亜鉛、又は、酸化インジウムと酸化スズを含む。一例として、インジウム、ガリウム、および、亜鉛を含む酸化物（インジウム－ガリウム－亜鉛－酸化物）、いわゆるＩＧＺＯ（ＩｎＧａＺｎＯ）を含む。酸化物半導体層４１は、アモルファス構造を有していてもよく、熱処理により結晶構造を有していてもよい。

【0026】

酸化物半導体層４１のＺ軸方向の一端は、導電性酸化物層３２を介して導電層３１に接続され、メモリトランジスタＭＴＲのソースまたはドレインの他方として機能する。導電性酸化物層３２は、メモリキャパシタＭＣＰの電気伝導体２５と電界効果トランジスタ４０の酸化物半導体層４１との間に設けられ、メモリトランジスタＭＴＲのソース電極またはドレイン電極の他方として機能する。導電性酸化物層３２は、電界効果トランジスタ４０の酸化物半導体層４１と同様に金属酸化物を含むため、メモリトランジスタＭＴＲとメモリキャパシタＭＣＰとの間の接続抵抗を低減できる。

【0027】

導電層４２は、Ｘ―Ｙ平面において絶縁膜４３を挟んで酸化物半導体層４１に対向する部分を含む。導電層４２は、Ｘ―Ｙ平面において酸化物半導体層４１および絶縁膜４３を囲む。導電層４２は、メモリトランジスタＭＴＲのゲート電極を形成するとともに、配線としてワード線ＷＬを形成する。導電層４２は、例えば金属、金属化合物、または、半導体を含む。導電層４２は、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、およびルテニウム（Ｒｕ）からなる群より選ばれる少なくとも一つの材料を含む。

【0028】

なお、図２において、導電層４２は、Ｙ軸方向から見て電界効果トランジスタ４０と重なる領域よりも電界効果トランジスタ４０と重ならない領域の方がＹ軸方向の幅が狭いが、これに限定されず、導電層４２のＹ軸方向の幅は、一定の値であってもよい。

【0029】

複数の導電層４２は、図２に示すように、Ｘ軸方向に延在するとともに、互いに平行に配置される。各導電層４２は、Ｘ軸方向において、複数のメモリセルＭＣに重なり接続される。

【0030】

絶縁膜４３は、Ｘ―Ｙ平面において、酸化物半導体層４１と導電層４２との間に設けられる。絶縁膜４３は、メモリトランジスタＭＴＲのゲート絶縁膜を形成する。絶縁膜４３は、例えば、シリコンと、酸素または窒素と、を含む。絶縁膜４３は、複数の絶縁膜の積層膜であってもよい。

【0031】

電界効果トランジスタ４０は、ゲート電極がチャネルを囲んで配置される、いわゆるＳｕｒｒｏｕｎｄｉｎｇＧａｔｅＴｒａｎｓｉｓｔｏｒ（ＳＧＴ）である。ＳＧＴにより半導体装置の面積を小さくできる。

【0032】

酸化物半導体を含むチャネル層を有する電界効果トランジスタは、半導体基板１０に設けられた電界効果トランジスタよりもオフリーク電流が低い。よって、例えばメモリセルＭＣに保持されたデータを長く保持できるため、リフレッシュ動作の回数を減らすことができる。また、酸化物半導体を含むチャネル層を有する電界効果トランジスタは、低温プロセスで形成可能であるため、メモリキャパシタＭＣＰに熱ストレスを与えることを抑制できる。

【0033】

絶縁層４４は、絶縁層３３の上に設けられ、導電層４２の下方に設けられる。絶縁層４４は、複数の電界効果トランジスタ４０の間に設けられる。絶縁層４４は、例えば、シリコンと、酸素または窒素と、を含む。

【0034】

絶縁層４５は、絶縁層４４の上に設けられる。絶縁層４５は、複数の導電層４２の間に設けられる。絶縁層４５は、例えば、シリコンと、酸素または窒素と、を含む。

【0035】

絶縁層４６は、導電層４２の上および絶縁層４５の上に設けられ、絶縁層５４の下に設けられる。絶縁層４６は、絶縁層４５の上において、複数の電界効果トランジスタ４０の間に設けられる。絶縁層４６は、例えば、シリコンと、酸素または窒素と、を含む。

【0036】

導電性酸化物層５１は、酸化物半導体層４１の上に設けられる。導電性酸化物層５１は、例えばインジウム－錫－酸化物（ＩＴＯ）等の金属酸化物を含む。

【0037】

導電層５２は、導電性酸化物層５１の上に設けられ、導電性酸化物層５１に電気的に接続される。導電層５２は、例えば銅またはタングステンを含有する。

【0038】

導電層５３は、導電性酸化物層５１と導電層５２との間に設けられる。導電層５３は、例えば、金属化合物層であり、例えば、チタンと、窒素と、を含有する。導電層５３を形成することにより、導電性酸化物層５１から導電層５２への酸素の拡散を抑制できる。

【0039】

導電性酸化物層５１、導電層５２、および導電層５３は、導電体５０を形成する。導電体５０は、ビット線ＢＬを介してセンスアンプに電気的に接続される。導電体５０は、例えばメモリトランジスタＭＴＲとビット線ＢＬと接続するための導電性パッドとしての機能を有する。導電体５０は、複数の電界効果トランジスタ４０に対応して複数設けられる。複数の導電体５０の間には、絶縁層５４が形成される。絶縁層５４は、例えば、シリコンと、酸素または窒素と、を含む。

【0040】

酸化物半導体層４１のＺ軸方向の他端は、導電性酸化物層５１および導電層５３を介して導電層５２に接続され、メモリトランジスタＭＴＲのソースまたはドレインの一方として機能する。導電性酸化物層５１は、メモリトランジスタＭＴＲのソース電極またはドレイン電極の一方として機能する。導電性酸化物層５１は、電界効果トランジスタ４０の酸化物半導体層４１と同様に金属酸化物を含むため、メモリトランジスタＭＴＲとビット線ＢＬとの間の接続抵抗を低減できる。

【0041】

導電層６１は、導電層５２の少なくとも一部の上に設けられ、導電体５０に接続される。導電層６１は、配線としてビット線ＢＬを形成する。導電層６１は、例えば、銅やタングステンを含む。

【0042】

絶縁層６２は、複数の導電層６１の間に設けられる。絶縁層６２は、絶縁層５４の上に設けられる。絶縁層６２は、導電層５２の一部の上に設けられてもよい。絶縁層６２は、例えば、シリコンと、酸素または窒素と、を含む。

【0043】

絶縁層６２は、空隙６２Ｓを有する。空隙６２Ｓは絶縁層５４の上に設けられる。空隙６２Ｓは、例えば複数の導電層６１の間に設けられる。空隙６２Ｓは、例えばＹ軸方向に延在する。空隙６２Ｓは、Ｘ－Ｙ平面において、例えばホール形状でもよい。空隙６２Ｓは、例えば空気で満たされていてもよい。

【0044】

複数の導電層６１（ビット線ＢＬ）は、図２に示すように、Ｙ軸方向に延在するとともに、互いに平行に配置される。各導電層６１は、Ｚ軸方向から見て、複数のメモリセルＭＣに重なり接続される。

【0045】

複数のメモリセルＭＣは、図２に示すように、Ｘ－Ｙ平面において千鳥配置を形成してもよい。複数のワード線ＷＬの一つに接続されたメモリセルＭＣは、隣接するワード線ＷＬに接続されたメモリセルＭＣに対してＸ軸方向にずれて配置される。これにより、メモリセルＭＣの集積度を高めることができる。

【0046】

絶縁層７１は、導電層６１の上および絶縁層６２の上に設けられる。絶縁層７１は、例えば、シリコンと、酸素または窒素と、を含む。

【0047】

絶縁層７２は、絶縁層６２の上に設けられ、絶縁層７１の下に設けられる。絶縁層７２は、絶縁層６２や絶縁層７１よりも酸素の透過性が低い。絶縁層７２は、絶縁層６２や絶縁層７１よりも密度が高い。

【0048】

絶縁層７２は、シリコンと、酸素と、を含有する。絶縁層７２の厚さは、例えば２０ｎｍ以上５００ｎｍ以下である。

【0049】

導電体８１は、Ｚ軸方向に絶縁層７１および絶縁層７２を貫通して複数の導電層６１の一つに接する。導電体８１は、例えば銅やタングステン等の金属を含む。導電体８１は、コンタクトとしての機能を有する。導電体８１は、複数の金属層の積層であってもよい。

【0050】

導電体８２は、Ｚ軸方向に絶縁層４６、絶縁層５４、絶縁層６２、絶縁層７１、および絶縁層７２を貫通して複数の導電層４２の一つに接する。導電体８２は、コンタクトとしての機能を有する。導電体８２は、例えば銅やタングステン等の金属を含む。導電体８２は、複数の金属層の積層であってもよい。

【0051】

次に、メモリセルアレイの第１の構造例の製造方法例について図５ないし図１６を参照して説明する。図５ないし図１６は、第１の構造例の製造方法例を説明するための断面模式図である。図５ないし図１６は、Ｘ－Ｚ断面の一部を示す。なお、ここでは、メモリキャパシタＭＣＰを形成した後の製造工程について説明する。

【0052】

図５に示すように、導電性酸化物層３２の上に絶縁層４４、導電層４２、絶縁層４５、絶縁層４６を順に形成する。導電性酸化物層３２は、例えばスパッタリングや、原子層堆積法（ＡＬＤ）を用いて形成可能である。導電層４２は、例えばスパッタリングや、ＡＬＤを用いて導電膜を形成後、例えばレジストマスクを用いたエッチングにより導電膜を部分的に除去することにより形成可能である。絶縁層４４、絶縁層４５、絶縁層４６は、例えば化学気相成長法（ＣＶＤ）や、ＡＬＤを用いて形成可能である。

【0053】

次に、図６に示すように、絶縁層４４、導電層４２、および絶縁層４５の積層体をＺ軸方向に貫通する開口４０１を形成して導電性酸化物層３２の上面を部分的に露出させる。開口４０１は、例えばレジストマスクを用いたエッチングにより上記積層体を厚さ方向に部分的に除去することにより形成可能である。

【0054】

次に、図７に示すように、開口４０１の内面に絶縁膜４３を形成する。絶縁膜４３は、例えばＣＶＤ、ＡＬＤを用いて絶縁膜を形成後、反応性イオンエッチング（ＲＩＥ）により絶縁膜４３を厚さ方向に部分的に除去して導電性酸化物層３２の上面および絶縁層４６の上面を部分的に露出させることにより形成可能である。

【0055】

次に、図８に示すように、開口４０１を埋める酸化物半導体層４１を形成する。酸化物半導体層４１は、例えばスパッタリングや、ＡＬＤを用いて開口４０１に酸化物半導体膜を形成後、ＲＩＥにより酸化物半導体膜を厚さ方向に部分的に除去して絶縁層４６の上面を露出させることにより形成される。

【0056】

次に、図９に示すように、酸化物半導体層４１の上に導電性酸化物層５１、導電層５３、導電層５２を形成する。導電性酸化物層５１、導電層５３、導電層５２は、例えばスパッタリングや、ＡＬＤを用いて積層膜を形成後、例えばレジストマスクを用いたエッチングにより積層膜を部分的に除去することにより形成可能である。

【0057】

次に、図１０に示すように、絶縁層４６の上に絶縁層５４を形成する。絶縁層４６は、例えばＣＶＤ、ＡＬＤを用いて絶縁膜を形成後、ＲＩＥにより絶縁層４６を厚さ方向に部分的に除去して導電層５２の上面を露出させることにより形成可能である。

【0058】

次に、図１１に示すように、導電層５２の少なくとも一部の上に導電層６１を形成する。導電層６１は、例えばスパッタリングや、ＡＬＤを用いて導電膜を形成後、例えばレジストマスクを用いたエッチングにより導電膜を部分的に除去することにより形成可能である。

【0059】

次に、図１２に示すように、複数の導電層６１の間に絶縁層６２を形成する。絶縁層６２は、ＣＶＤ、ＡＬＤを用いて下部絶縁層を形成し、例えばフォトリソグラフィ技術を用いて下部絶縁層の上にマスク層を形成し、当該マスク層を用いたドライエッチングやウェットエッチング等のエッチングにより下部絶縁層を部分的に除去することにより、凹部を形成し、ＣＶＤ、ＡＬＤを用いて下部絶縁層および凹部の上に下部絶縁層よりもカバレッジ（段差被覆性）が悪い上部絶縁層を形成し、ＲＩＥや化学機械研磨（ＣＭＰ）により上部絶縁層を平坦化することにより形成可能である。これにより、上部絶縁層と下部絶縁層との間に空隙６２Ｓを形成できる。

【0060】

次に、図１３に示すように、絶縁層６２の上に絶縁層７２を形成する。絶縁層７２は、例えばＣＶＤ、ＡＬＤを用いて形成可能である。絶縁層７２は、例えば２００℃以上４００℃以下の温度で形成される。

【0061】

次に、図１４に示すように、酸素を含む雰囲気下で熱処理を行うことにより、絶縁層７２および空隙６２Ｓを介して酸素（Ｏ_２）を酸化物半導体層４１に供給する。熱処理は、例えば、４００℃以上５００℃以下の温度、１００Ｔｏｒｒ以上７００Ｔｏｒｒ以下の圧力で、５分以上３０分以下行われる。

【0062】

メモリセルアレイを形成する場合、酸化物半導体層４１から酸素が脱離しやすい。酸素が脱離すると電界効果トランジスタ４０（メモリトランジスタＭＴＲ）の閾値電圧が負の方向にシフトしてメモリトランジスタＭＴＲの電気特性が悪化する。そこで、酸化物半導体層４１の形成後に酸素雰囲気下で熱処理を行うことにより、メモリトランジスタＭＴＲの閾値電圧のシフトを抑制できる。

【0063】

次に、図１５に示すように、絶縁層７２の上に絶縁層７１を形成する。絶縁層７１は、例えばＣＶＤ、ＡＬＤを用いて形成可能である。絶縁層７１は、例えば２００℃以上４００℃以下の温度下で形成される。絶縁層７１の厚さは、例えば２０ｎｍ以上５００ｎｍ以下である。

【0064】

絶縁層７１および絶縁層７２の形成条件を制御することにより、絶縁層７１の密度よりも絶縁層７２の密度を高くすることができる。これにより、絶縁層７２は、絶縁層７１よりも酸素の透過性を低くすることができる。

【0065】

次に、図１６に示すように、導電体８１を形成するとともに、図３に示す導電体８２を形成する。導電体８１および導電体８２は、絶縁層４６、絶縁層５４、絶縁層６２、絶縁層７１、および絶縁層７２に開口を形成し、開口を埋めるように導電層を形成することにより形成可能である。その他の構成要素の形成方法については、既知の方法を用いることができる。以上が第１の構造例の製造方法例の説明である。

【0066】

絶縁層７１は、例えばＣＶＤ、ＡＬＤにより形成可能であるが、形成時に発生する熱でも酸化物半導体層４１から酸素が脱離しやすいため、絶縁層７１の形成後に酸素雰囲気下で熱処理を行うことが好ましい。

【0067】

しかしながら、絶縁層７２を形成することなく、絶縁層７１の形成後に熱処理を行う場合、酸素の供給効率が高すぎるため、導電層５２や導電層６１が酸化しやすい。これは、メモリトランジスタＭＴＲの動作不良の原因となり、半導体装置の信頼性を低下させる。

【0068】

これに対し、メモリセルアレイの第１の構造例は、酸素の透過性が絶縁層６２や絶縁層７１よりも低い絶縁層７２を備えることにより、導電層５２および導電層６１の酸化を抑制できる。これにより、半導体装置の信頼性の低下を抑制できる。

【0069】

（第１の構造例の第１の変形例）
図１７は、第１の構造例の第１の変形例を説明するための断面模式図である。図１７は、Ｘ－Ｚ断面の一部を示す。図１７に示すメモリセルアレイは、図４に示す構成と比較して、バリア膜７３を有する構成が異なる。以下では図４と異なる部分について説明し、その他の部分については、図４の説明を適宜援用できる。

【0070】

バリア膜７３は、絶縁層７１と絶縁層７２との間に設けられる。バリア膜７３は、酸素や水素の移動を抑制する機能を有する。水素は、例えば酸化物半導体層４１に移動すると、メモリトランジスタＭＴＲの閾値電圧がシフトする場合がある。バリア膜７３は、絶縁層７１や絶縁層７２よりも酸素や水素の透過性が低いことが好ましい。バリア膜７３は、例えばアルミニウム、ハフニウム、ジルコニウム、タングステン、タンタル、チタン、シリコン、モリブデン、亜鉛の少なくとも一つの元素と、酸素または窒素と、を含有する。バリア膜７３は、例えば絶縁層である。導電体８１および導電体８２は、バリア膜７３を貫通する。

【0071】

バリア膜７３は、上記熱処理の後であって絶縁層７１を形成する前に、例えばＣＶＤ、ＡＬＤ、スパッタリングにより絶縁層７２の上に形成可能である。絶縁層７１は、バリア膜７３の形成後にバリア膜７３の上に形成される。バリア膜７３は、絶縁層７２と同一のチャンバ内で連続的に形成されてもよい。バリア膜７３は、例えば、チャンバを３００℃以上の温度で加熱後に絶縁層７２と同一のチャンバ内で連続的に形成されてもよい。

【0072】

バリア膜７３を形成することにより、熱処理後のバリア膜７３の上部への酸素の脱離を抑制できる。また、バリア膜７３を形成することにより熱処理後のバリア膜７３の下部への水素の侵入を抑制できる。これにより、半導体装置の信頼性の低下を抑制できる。

【0073】

（第１の構造例の第２の変形例）
図１８は、第１の構造例の第２の変形例を説明するための断面模式図である。図１８は、Ｘ－Ｚ断面の一部を示す。図１８に示すメモリセルアレイは、図４に示す構成と比較して、絶縁層６２を有することなく、絶縁層７２を有する構成が異なる。以下では図４と異なる部分について説明し、その他の部分については、図４の説明を適宜援用できる。

【0074】

絶縁層６２を有しない場合、絶縁層７２は、複数の導電層６１の間に延在する。よって、絶縁層７２は、導電層５２の上、絶縁層５４の上、導電層６１の上に設けられ、導電層６１の側面に接して設けられる。絶縁層７２は、例えば、図１１と同様に、導電層６１を形成した後に、例えばＣＶＤ、ＡＬＤを用いて導電層５２の上、絶縁層５４の上、導電層６１の上に形成可能である。

【0075】

絶縁層７２を複数の導電層６１の間に延在することにより熱処理による導電層６１の側面の酸化の抑制効果を向上できる。これにより、半導体装置の信頼性の低下を抑制できる。

【0076】

（第１の構造例の第３の変形例）
図１９は、第１の構造例の第３の変形例を説明するための断面模式図である。図１９は、Ｘ－Ｚ断面の一部を示す。図１９に示すメモリセルアレイは、図４に示す構成と比較して、バリア膜７３を有し、且つ絶縁層６２を有することなく、絶縁層７２を有する構成が異なる。その他の部分については、図１７および図１８の説明を適宜援用できる。

【0077】

バリア膜７３を形成することにより、熱処理後のバリア膜７３の上部の酸素の脱離を抑制できる。また、バリア膜７３を形成することにより、熱処理後のバリア膜７３の下部の水素の侵入を抑制できる。これにより、半導体装置の信頼性の低下を抑制できる。

【0078】

【0079】

（第１の構造例の第４の変形例）
図２０は、第１の構造例の第４の変形例を説明するための断面模式図である。図２０は、Ｘ－Ｚ断面の一部を示す。図２０に示すメモリセルアレイは、図１８に示す構成と比較して、絶縁層５４の代わりに絶縁層５４ａを有する構成が異なる。以下では図１８と異なる部分について説明し、その他の部分については、図１８の説明を適宜援用できる。

【0080】

絶縁層５４ａは、絶縁層４６の上に設けられ、複数の導電体５０の間に設けられる。よって、絶縁層５４ａは、導電性酸化物層５１の側面、導電層５２の側面、導電層５３の側面に接する。

【0081】

絶縁層５４ａは、絶縁層５４よりも酸素の透過性が低く、絶縁層７１よりも酸素の透過性が低い。絶縁層５４ａは、絶縁層５４よりも密度が高く、絶縁層７１よりも密度が高い。絶縁層５４ａは、シリコンと、酸素と、を含有する。絶縁層５４ａは、絶縁層７２と同じ材料および方法を用いて形成可能である。

【0082】

絶縁層５４ａにより熱処理による導電体５０の側面の酸化の抑制効果を向上できる。これにより、半導体装置の信頼性の低下を抑制できる。

【0083】

（第１の構造例の第５の変形例）
図２１は、第１の構造例の第５の変形例を説明するための断面模式図である。図２１は、Ｘ－Ｚ断面の一部を示す。図２１に示すメモリセルアレイは、図２０に示す構成と比較して、バリア膜７３を有する構成が異なる。バリア膜７３については、図１８の説明を適宜援用でき、その他の部分については、図２０の説明を適宜援用できる。

【0084】

バリア膜７３を形成することにより熱処理後の酸素の脱離を抑制できる。また、バリア膜７３を形成することにより熱処理後の水素の侵入を抑制できる。これにより、半導体装置の信頼性の低下を抑制できる。

【0085】

（第１の構造例の第６の変形例）
図２２は、第１の構造例の第６の変形例を説明するための断面模式図である。図２２は、Ｘ－Ｚ断面の一部を示す。図２２に示すメモリセルアレイは、図２０に示す構成と比較して、絶縁層５４ａに空隙５４Ｓを有し、絶縁層７２に空隙７２Ｓを有する構成が異なる。以下では図２０と異なる部分について説明し、その他の部分については、図２０の説明を適宜援用できる。

【0086】

空隙５４Ｓは、例えば複数の導電体５０の間に設けられる。空隙５４Ｓは、絶縁層４６の上に設けられる。空隙５４Ｓは、導電体５０と離れていることが好ましい。空隙５４Ｓは、例えばＹ軸方向に延在する。空隙５４Ｓは、Ｘ－Ｙ平面において、例えばホール形状でもよい。空隙５４Ｓは、例えば空気で満たされていてもよい。空隙５４Ｓは、例えば、空隙６２Ｓと同様の方法により形成可能である。

【0087】

空隙７２Ｓは、例えば複数の導電層６１の間に設けられる。空隙７２Ｓは、絶縁層５４ａの上に設けられてもよい。空隙７２Ｓは、導電層６１と離れていることが好ましい。空隙７２Ｓは、例えばＹ軸方向に延在する。空隙７２Ｓは、Ｘ－Ｙ平面において、例えばホール形状でもよい。空隙７２Ｓは、例えば空気で満たされていてもよい。空隙７２Ｓは、例えば、空隙６２Ｓと同様の方法により形成可能である。

【0088】

空隙５４Ｓおよび空隙７２Ｓを形成することにより、導電体５０および導電層６１の酸化を抑制するとともに、熱処理による酸化物半導体層４１への酸素の供給効率を向上できる。

【0089】

（第１の構造例の第７の変形例）
図２３は、第１の構造例の第７の変形例を説明するための断面模式図である。図２３は、Ｘ－Ｚ断面の一部を示す。図２３に示すメモリセルアレイは、図２２に示す構成と比較して、バリア膜７３を有する構成が異なる。バリア膜７３については、図１８の説明を適宜援用でき、その他の部分については、図２２の説明を適宜援用できる。

【0090】

【0091】

（第１の構造例の第８の変形例）
図２４は、第１の構造例の第８の変形例を説明するための断面模式図である。図２４は、Ｘ－Ｚ断面の一部を示す。図２４に示すメモリセルアレイは、図４に示す構成と比較して、空隙６２Ｓを有しない構成が異なる。その他の部分については、図４の説明を適宜援用できる。

【0092】

空隙６２Ｓを有しない場合であっても、導電体５０および導電層６１の酸化を抑制するとともに、酸化物半導体層４１に酸素を供給できる。これにより、半導体装置の信頼性の低下を抑制できる。

【0093】

（第１の構造例の第９の変形例）
図２５は、第１の構造例の第９の変形例を説明するための断面模式図である。図２５は、Ｘ－Ｚ断面の一部を示す。図２５に示すメモリセルアレイは、図２４に示す構成と比較して、バリア膜７３を有する構成が異なる。バリア膜７３については、図１８の説明を適宜援用でき、その他の部分については、図２４の説明を適宜援用できる。

【0094】

バリア膜７３を形成することにより熱処理後のバリア膜７３の上部への酸素の脱離を抑制できる。また、バリア膜７３を形成することにより熱処理後のバリア膜７３の下部への水素の侵入を抑制できる。これにより、半導体装置の信頼性の低下を抑制できる。

【0095】

第１の変形例ないし第９の変形例は、適宜組み合わせることができる。

【0096】

（メモリセルアレイの第２の構造例）
図２６ないし図３０は、実施形態のメモリセルアレイの第２の構造例の製造方法例を説明するための平面模式図である。図２６ないし図３０は、Ｘ－Ｙ平面の一部を示す。第２の構造例は、第１の構造例と比較して、導電体５０の形成方法が異なる。以下では、第１の構造例と異なる部分について説明し、それ以外の部分については、第１の構造例の説明を適宜援用できる。

【0097】

まず、第１の構造例の製造方法例と同様に、メモリキャパシタＭＣＰおよびメモリトランジスタＭＴＲ（電界効果トランジスタ４０）を形成する。ここでは、便宜のため図示を省略する。

【0098】

次に、図２６に示すように、導電性酸化物層５１、導電層５２、導電層５３を形成するための導電膜の積層膜５００を形成する。積層膜５００は、例えばスパッタリングや、ＡＬＤを用いて導電性酸化物層５１、導電層５３、導電層５２を形成するための導電膜を、順に積層することにより形成可能である。

【0099】

次に、図２７に示すように、積層膜５００の上にマスク層５５を形成する。複数のマスク層５５は、例えば、Ｘ軸方向に延在し、Ｙ軸方向に離れて配置される。マスク層５５は、例えばポリエチレンポリオール（ＰＥＰ）等の樹脂材料を含む。マスク層５５は、例えば塗布法を用いて樹脂膜を形成後、ＲＩＥにより樹脂膜を厚さ方向に部分的に除去して積層膜５００の上面を部分的に露出させることにより形成可能である。

【0100】

ＲＩＥにより樹脂膜を部分的に除去することにより複数のマスク層５５を形成する場合、Ｙ軸方向の端部に位置するマスク層５５（マスク層５５ａ）は、端部のマスク層５５よりも内側に位置するマスク層５５（マスク層５５ｂ）よりもＹ軸方向の幅が大きくなる場合がある。これは、端部において、樹脂膜の屑が発生しやすく、当該屑が端部のマスク層５５の側面に堆積するためである。

【0101】

次に、図２８に示すように、マスク層５５の上にマスク層５６を形成する。複数のマスク層５６は、例えば、Ｖ方向に離間して配置され、Ｗ軸方向に延在する。Ｖ軸方向およびＷ軸方向は、Ｘ－Ｙ平面における、Ｘ軸方向と異なるとともにＹ軸方向と異なる任意の方向である。よって、Ｖ軸およびＷ軸は、Ｘ軸と交差し、Ｙ軸と交差し、Ｚ軸と交差する。Ｗ軸方向は、Ｖ軸方向と異なる。マスク層５６は、例えばＰＥＰ等の樹脂材料を含む。マスク層５６は、例えば塗布法を用いて樹脂膜を形成後、ＲＩＥにより樹脂膜を厚さ方向に部分的に除去してマスク層５５が残存したまま積層膜５００の上面を部分的に露出させることにより形成可能である。

【0102】

ＲＩＥにより樹脂膜を部分的に除去することにより複数のマスク層５６を形成する場合、Ｖ軸方向の端部に位置するマスク層５６（マスク層５６ａ）は、端部のマスク層５６ａよりも内側に位置するマスク層５６（マスク層５６ｂ）よりもＶ軸方向の幅が大きくなる場合がある。これは、端部において、樹脂膜の屑が発生しやすく、当該屑が端部のマスク層５６の側面に堆積するためである。

【0103】

次に、図２９に示すように、マスク層５５およびマスク層５６を用いてドライエッチングやウェットエッチング等のエッチングにより積層膜５００を部分的に除去することにより、積層膜５００のマスク層５５とマスク層５６との交差部と重なる部分のみが残存して複数の導電体５０を形成する。

【0104】

複数の導電体５０は、導電体５０ａと、導電体５０ｂと、導電体５０ｃと、導電体５０ｄと、を有する。導電体５０ａないし導電体５０ｄは、Ｘ軸方向およびＷ軸方向に延在する。

【0105】

導電体５０ａは、Ｘ軸方向およびＷ軸方向の少なくとも一つの方向において導電体５０ｂ、導電体５０ｃ、および導電体５０ｄのそれぞれよりも内側に配置される。

【0106】

導電体５０ｂは、Ｗ軸方向の端部に配置される。導電体５０ｂは、導電体５０ａよりもＷ軸方向の長さが大きい。導電体５０ｂのＷ軸方向の長さは、導電体５０ａのＷ軸方向の長さよりも１．０５倍以上であることが好ましい。また、Ｘ－Ｙ平面において、導電体５０ｂと導電層６１との接触面積は、導電体５０ａと導電層６１との接触面積よりも大きい。

【0107】

導電体５０ｃは、Ｘ軸方向の端部に配置される。導電体５０ｃは、導電体５０ａよりもＸ軸方向の長さが大きい。導電体５０ｃのＸ軸方向の長さは、導電体５０ａのＸ軸方向の長さよりも１．０５倍以上であることが好ましい。また、Ｘ－Ｙ平面において、導電体５０ｃと導電層６１との接触面積は、導電体５０ａと導電層６１との接触面積よりも大きい。

【0108】

導電体５０ｄは、Ｘ軸方向の端部に配置されるとともにＷ軸方向の端部に配置される。導電体５０ｄは、導電体５０ａよりもＸ軸方向の長さが大きい。導電体５０ｄは、導電体５０ａよりもＷ軸方向の長さが大きい。導電体５０ｄのＸ軸方向の長さは、導電体５０ａのＸ軸方向の長さよりも１．０５倍以上であることが好ましい。導電体５０ｄのＷ軸方向の長さは、導電体５０ａのＷ軸方向の長さよりも１．０５倍以上であることが好ましい。また、Ｘ－Ｙ平面において、導電体５０ｄと導電層６１との接触面積は、導電体５０ａと導電層６１との接触面積よりも大きい。

【0109】

その後、図３０に示すように、導電層６１を形成する。複数の導電層６１は、導電層６１ａと、導電層６１ｂと、を有する。導電層６１ａおよび導電層６１ｂは、Ｘ軸方向に離間して配置され、Ｙ軸方向に延在する。

【0110】

導電層６１ａは、Ｘ軸方向において導電層６１ｂよりも内側に配置される。導電層６１ａは、例えば導電体５０ａに接続される。導電層６１ａは、ビット線ＢＬとしての機能を有する。

【0111】

導電層６１ｂは、Ｘ軸方向の端部に配置される。導電層６１ｂは、導電体５０ｃまたは導電体５０ｄに接続される。導電層６１ｂは、ダミーのビット線としての機能を有する。

【0112】

導電層６１ａは、Ｙ軸方向の一つの端部において、導電体５０ｂ、導電体５０ｃ、および導電体５０ｄの一つのみに接続されるように配置されることが好ましい。これにより、隣接するビット線ＢＬ同士の短絡を抑制できる。

【0113】

複数のマスク層を用いて導電体５０を形成することにより、複数の導電体５０を容易に形成できる。さらに、端部に面積が大きい導電体５０を形成する場合、導電層６１の配置を制御することにより、ビット線ＢＬ同士の短絡を抑制できる。

【0114】

（第２の構造例の変形例）
図３１は、第２の構造例の変形例を説明するための断面模式図である。図３１は、Ｘ－Ｙ平面の一部を示す。図３１に示すメモリセルアレイは、図３０に示す構成と比較して、Ｘ軸方向およびＷ軸方向の少なくとも一つの方向の両端に導電体５０ａと面積が異なる導電体５０を有する構成が異なる。以下では、図３０と異なる部分について説明し、それ以外の部分については、図３０の説明を適宜援用できる。なお、図３１では、便宜のため、導電層６１を点線で図示する。

【0115】

図３０は、Ｗ軸方向の両端に導電体５０ｂを有する例を示す。これに限定されず、第２の構造例の変形例は、Ｘ軸方向の両端に導電体５０ｃを有していてもよく、Ｘ軸方向の両端であって且つＷ軸方向の両端に導電体５０ｄを有していてもよい。導電層６１ａは、Ｙ軸方向の端部のそれぞれにおいて、導電体５０ｂ、導電体５０ｃ、および導電体５０ｄの一つのみに接続されるように配置されることが好ましい。これにより、隣接するビット線ＢＬ同士の短絡を抑制できる。

【0116】

図３１に示す構成においても、複数の導電体５０を容易に形成できる。さらに、端部に面積が大きい導電体５０を形成する場合、導電層６１の配置を制御することにより、ビット線ＢＬ同士の短絡を抑制できる。

【0117】

（メモリセルアレイの第３の構造例）
図３２は、メモリセルアレイの第３の構造例を説明するための平面模式図である。図３３は、メモリセルアレイの第３の構造例を説明するための断面模式図である。図３２は、Ｘ－Ｙ平面の一部を示す。図３２は、Ｙ－Ｚ断面の一部を示す。以下では、第１の構造例または第２の構造例と異なる部分について説明し、それ以外の部分については、第１の構造例または第２の構造例の説明を適宜援用できる。なお、図３２では、便宜のため、導電層４２および導電層６１を点線で図示する。

【0118】

第３の構造例は、図３２に示すように、メモリセルＭＣと、ダミーセルＤＣと、を有する。複数のワード線ＷＬの一つに接続されたメモリセルＭＣは、Ｘ軸方向に沿って配置される。なお、これに限定されず、複数のメモリセルＭＣは、図２と同様に、Ｘ－Ｙ平面において千鳥配置を形成してもよい。なお、図３２において、導電層４２のＹ軸方向の幅は、一定であるが、これに限定されず、図２と同様に、Ｙ軸方向から見て電界効果トランジスタ４０と重なる領域よりも電界効果トランジスタ４０と重ならない領域の方がＹ軸方向の幅が狭くてもよい。

【0119】

複数のメモリセルＭＣは、メモリセルアレイのＸ軸方向およびＹ軸方向において、ダミーセルＤＣよりも内側に配置される。メモリセルＭＣのその他の説明については、第１の構造例の説明を適宜援用できる。

【0120】

ダミーセルＤＣは、メモリセルアレイのＸ軸方向およびＹ軸方向の少なくとも一つの方向の端部に配置される。複数のダミーセルＤＣは、メモリセルアレイのＸ軸方向の端部およびＹ軸方向の端部に配置されてもよい。ダミーセルＤＣは、例えば、図３３に示すように、メモリセルＭＣにおける酸化物半導体層４１の代わりに絶縁層４７を有する。

【0121】

絶縁層４７は、例えばＺ軸方向に延在する柱状体である。絶縁層４７は、導電層４２をＺ軸方向に貫通する。絶縁層４７は、例えばシリコンまたはアルミニウムと、酸素または窒素と、を含有する。絶縁層４７は、例えばシリコン酸化物層またはアルミニウム酸化物層であってもよい。また、絶縁層４７は、エアギャップであってもよい。

【0122】

メモリセルアレイの端部において、酸化物半導体層４１を形成するための開口４０１が導電層４２を貫通することなく形成される場合がある。これは、酸化物半導体層４１が導電層４２と短絡する原因となる。

【0123】

これに対し、メモリセルアレイの第３の構造例は、メモリセルアレイの端部において、メモリセルＭＣの代わりにダミーセルＤＣを形成することにより、半導体装置の信頼性の低下を抑制できる。例えば、絶縁層４７を有することにより、酸化物半導体層４１と導電層４２との短絡を抑制できる。

【0124】

次に、メモリセルアレイの第３の構造例の製造方法例について図３４ないし図３７を参照して説明する。図３４ないし図３７は、第３の構造例の製造方法例を説明するための断面模式図である。図３４ないし図３７は、Ｙ－Ｚ断面の一部を示す。

【0125】

第１の構造例の製造方法例と同様の方法により、導電性酸化物層３２の上に絶縁層４４、導電層４２、および絶縁層４５を順に形成し、その後、絶縁層４４、導電層４２、および絶縁層４５の積層体をＺ軸方向に貫通する開口４０１を形成して導電性酸化物層３２の上面を部分的に露出させ、図３４に示すように、開口４０１に絶縁膜４３と、酸化物半導体層４１と、を順に形成する。

【0126】

次に、図３５に示すように、端部の酸化物半導体層４１を露出させたまま端部よりも内側の酸化物半導体層４１を覆うマスク層９１を形成する。マスク層９１は、例えばＰＥＰ等の樹脂材料を含む。マスク層９１は、例えば塗布法を用いて樹脂膜を形成後、ＲＩＥにより樹脂膜を厚さ方向に部分的に除去して端部の酸化物半導体層４１の上面を部分的に露出させることにより形成可能である。

【0127】

次に、図３６に示すように、マスク層９１を用いてドライエッチングやウェットエッチング等のエッチングにより端部の酸化物半導体層４１を除去することにより、端部に開口４０１（開口４０１ａ）を形成する。酸化物半導体層４１は、例えば希フッ酸（ＤＨＦ）やバッファードフッ酸（ＢＨＦ）を用いて除去されてもよい。エッチングにより、絶縁層４６の露出部や絶縁膜４３の露出部は残存することが好ましい。マスク層９１は、エッチング後に除去される。

【0128】

次に、図３７に示すように、開口４０１ａを埋める絶縁層４７を形成する。絶縁層４７は、例えばＣＶＤ、ＡＬＤを用いて開口４０１ａに絶縁膜を形成後、ＲＩＥにより絶縁層４７を厚さ方向に部分的に除去して絶縁層４６の上面を露出させることにより形成可能である。その他の構成要素の形成方法については、第１の構造例の方法を用いることができる。以上が第３の構造例の製造方法例の説明である。

【0129】

（第３の構造例の第１の変形例）
図３８は、第３の構造例の第１の変形例を説明するための断面模式図である。図３８は、Ｙ－Ｚ断面の一部を示す。図３８に示すメモリセルアレイは、図３３に示す構成と比較して、絶縁層４７が導電層４２を貫通することなく設けられる構成が異なる。以下では図３３と異なる部分について説明し、その他の部分については、図３３の説明を適宜援用できる。

【0130】

絶縁層４７は、導電層４２に接する。よって、絶縁層４７に接する絶縁膜４３の下面も導電層４２に接する。Ｘ－Ｙ平面において、絶縁層４７の直径は、酸化物半導体層４１の直径よりも小さい場合がある。

【0131】

第３の構造例の第１の変形例であっても、メモリセルアレイの端部において、メモリセルＭＣの代わりにダミーセルＤＣを形成することにより、半導体装置の信頼性の低下を抑制できる。

【0132】

次に、メモリセルアレイの第３の構造例の第１の変形例の製造方法例について図３９および図４０を参照して説明する。図３９および図４０は、第３の構造例の第１の変形例の製造方法例を説明するための断面模式図である。図３９および図４０は、Ｙ－Ｚ断面の一部を示す。

【0133】

第３の構造例の上記製造方法例と同様の方法により、導電性酸化物層３２の上に絶縁層４４、導電層４２、および絶縁層４５を順に形成し、その後、絶縁層４４、導電層４２、および絶縁層４５の積層体をＺ軸方向に貫通する開口４０１を形成して導電性酸化物層３２の上面を部分的に露出させ、開口４０１に絶縁膜４３と、酸化物半導体層４１と、を順に形成する。

【0134】

このとき、メモリセルアレイの端部において、開口４０１が導電層４２を貫通することなく形成される場合がある。これは、端部において、開口４０１ａの直径が内側の開口４０１の直径よりも小さくなるためである。

【0135】

次に、端部の酸化物半導体層４１を露出させたまま端部よりも内側の酸化物半導体層４１を覆うマスク層９１を形成する。マスク層９１の説明は、上記マスク層９１の説明を適宜援用できる。

【0136】

次に、図３９に示すように、マスク層９１を用いてドライエッチングやウェットエッチング等のエッチングにより端部の酸化物半導体層４１を除去することにより、端部に開口４０１（開口４０１ａ）を形成する。エッチングにより、絶縁層４６の露出部や絶縁膜４３の露出部、導電層４２の露出部は残存することが好ましい。マスク層９１は、エッチング後に除去される。

【0137】

次に、図４０に示すように、開口４０１ａを埋める絶縁層４７を形成する。絶縁層４７は、例えばＣＶＤ、ＡＬＤを用いて開口４０１ａに絶縁膜を形成後、ＲＩＥにより絶縁層４７を厚さ方向に部分的に除去して絶縁層４６の上面を露出させることにより形成可能である。その他の構成要素の形成方法については、第１の構造例の方法を用いることができる。以上が第３の構造例の第１の変形例の製造方法例の説明である。

【0138】

（第３の構造例の第２の変形例）
図４１は、第３の構造例の第２の変形例を説明するための断面模式図である。図４１は、Ｙ－Ｚ断面の一部を示す。図４１に示すメモリセルアレイは、図３３に示す構成と比較して、絶縁層４７の上の導電体５０の代わりに導電体５７を有する構成が異なる。以下では図３３と異なる部分について説明し、その他の部分については、図３３の説明を適宜援用できる。

【0139】

導電体５７は、絶縁層４７の上および導電層６１の下に設けられる。導電体５７は、絶縁層４７および導電層６１のそれぞれに接する。導電体５７は、例えば銅またはタングステンを含有する。

【0140】

第３の構造例の第２の変形例であっても、メモリセルアレイの端部において、メモリセルＭＣの代わりにダミーセルＤＣを形成することにより、半導体装置の信頼性の低下を抑制できる。

【0141】

次に、メモリセルアレイの第３の構造例の第２の変形例の製造方法例について図４２ないし図４７を参照して説明する。図４２ないし図４７は、第３の構造例の第２の変形例の製造方法例を説明するための断面模式図である。図４２ないし図４７は、Ｙ－Ｚ断面の一部を示す。

【0142】

【0143】

次に、図４２に示すように、導電性酸化物層５１を形成するための導電膜５１０と、導電層５３を形成するための導電膜５３０と、を酸化物半導体層４１の上および絶縁層４６の上に形成する。導電膜５１０および導電膜５３０は、例えばスパッタリングや、ＡＬＤを用いて形成可能である。

【0144】

次に、図４３に示すように、導電膜５１０および導電膜５３０において端部の酸化物半導体層４１と重なる部分を露出させたまま端部よりも内側の部分を覆うマスク層９２を形成する。マスク層９２は、例えばＰＥＰ等の樹脂材料を含む。マスク層９２は、例えば塗布法を用いて樹脂膜を形成後、ＲＩＥにより樹脂膜を厚さ方向に部分的に除去して導電膜５３０の端部の上面を部分的に露出させることにより形成可能である。

【0145】

次に、図４４に示すように、マスク層９２を用いてドライエッチングやウェットエッチング等のエッチングにより導電膜５１０および導電膜５３０の露出部および端部の酸化物半導体層４１を除去することにより、端部に開口４０１（開口４０１ａ）を形成する。マスク層９２は、エッチング後に除去される。

【0146】

次に、図４５に示すように、開口４０１ａを埋める絶縁層４７を形成する。絶縁層４７は、例えばＣＶＤ、ＡＬＤを用いて開口４０１ａに絶縁層４７を形成するための絶縁膜を形成後、ＲＩＥにより絶縁膜を厚さ方向に部分的に除去して絶縁層４６の上面を露出させることにより形成可能である。

【0147】

次に、図４６に示すように、絶縁層４７の上、絶縁層４６の露出部の上、および導電膜５３０の上に導電層５２および導電体５７を形成するための導電膜５２０を形成する。導電膜５２０は、例えばスパッタリングや、ＡＬＤを用いて形成可能である。

【0148】

次に、図４７に示すように、導電膜５１０、導電膜５３０、および導電膜５２０を部分的に除去することにより、導電体５０および導電体５７を形成する。導電膜５１０、導電膜５３０、および導電膜５２０、例えばレジストマスクを用いたエッチングにより部分的に除去可能である。その後、第１の構造例と同様の方法により、その他の構成要素を形成する。以上が第３の構造例の第２の変形例の製造方法例である。

【0149】

（第３の構造例の第３の変形例）
図４８は、第３の構造例の第３の変形例を説明するための断面模式図である。図４８は、Ｙ－Ｚ断面の一部を示す。図４８に示すメモリセルアレイは、図３３に示す構成と比較して、端部の酸化物半導体層４１の上の導電体５０の代わりに絶縁層５８を有する構成が異なる。以下では図３３と異なる部分について説明し、その他の部分については、図３３の説明を適宜援用できる。

【0150】

絶縁層５８は、端部の酸化物半導体層４１の上および導電層６１の下に設けられる。絶縁層５８は、酸化物半導体層４１および導電層６１のそれぞれに接する。絶縁層５８は、例えばシリコンと、酸素と、を含有する。

【0151】

第３の構造例の第３の変形例であっても、メモリセルアレイの端部において、メモリセルＭＣの代わりにダミーセルＤＣを形成することにより、半導体装置の信頼性の低下を抑制できる。

【0152】

次に、メモリセルアレイの第３の構造例の第３の変形例の製造方法例について図４９ないし図５４を参照して説明する。図４９ないし図５４は、第３の構造例の第３の変形例の製造方法例を説明するための断面模式図である。図４９ないし図５４は、Ｙ－Ｚ断面の一部を示す。

【0153】

【0154】

次に、図４９に示すように、導電性酸化物層５１を形成するための導電膜５１０と、導電層５３を形成するための導電膜５３０と、導電層５２を形成するための導電膜５２０と、を酸化物半導体層４１の上および絶縁層４６の上に形成する。導電膜５１０、導電膜５２０、および導電膜５３０は、例えばスパッタリングや、ＡＬＤを用いて形成可能である。

【0155】

次に、図５０に示すように、導電膜５１０、導電膜５２０、および導電膜５３０において端部の酸化物半導体層４１と重なる部分を露出させたまま端部よりも内側の部分を覆うマスク層９３を形成する。マスク層９３は、例えばＰＥＰ等の樹脂材料を含む。マスク層９３は、例えば塗布法を用いて樹脂膜を形成後、ＲＩＥにより樹脂膜を厚さ方向に部分的に除去して導電膜５３０の端部の上面を部分的に露出させることにより形成可能である。

【0156】

次に、図５１に示すように、マスク層９３を用いてドライエッチングやウェットエッチング等のエッチングにより導電膜５１０、導電膜５２０、および導電膜５３０の露出部を除去し、端部の酸化物半導体層４１の上面を露出させる。マスク層９３は、エッチング後に除去される。

【0157】

次に、図５２に示すように、端部の酸化物半導体層４１の上に絶縁層５８を形成するための絶縁膜５８０を形成する。絶縁膜５８０は、例えばＣＶＤ、ＡＬＤを用いて形成可能であり、ＲＩＥにより部分的に除去されて導電膜５２０の上面を露出させる。

【0158】

次に、図５３に示すように、絶縁膜５８０の一部の上、導電膜５２０の一部の上にマスク層９４を形成する。マスク層９４は、例えばＰＥＰ等の樹脂材料を含む。マスク層９４は、例えば塗布法を用いて樹脂膜を形成後、ＲＩＥにより樹脂膜を厚さ方向に部分的に除去して絶縁膜５８０および導電膜５２０を部分的に露出させることにより形成可能である。

【0159】

次に、図５４に示すように、マスク層９４を用いてドライエッチングやウェットエッチング等のエッチングにより導電膜５１０、導電膜５２０、導電膜５３０、および絶縁膜５８０の露出部を除去し、導電性酸化物層５１、導電層５２、導電層５３、および絶縁層５８を形成する。マスク層９４は、エッチング後に除去される。その後、第１の構造例と同様の方法により、その他の構成要素を形成する。以上が第３の構造例の第３の変形例の製造方法例である。

【0160】

（第３の構造例の第４の変形例）
図５５は、第３の構造例の第４の変形例を説明するための断面模式図である。図５５は、Ｙ－Ｚ断面の一部を示す。図５５に示すメモリセルアレイは、図３３に示す構成と比較して、絶縁層４７の上の導電体５０の代わりに絶縁層５８を有する構成が異なる。以下では図３３と異なる部分について説明し、その他の部分については、図３３の説明を適宜援用できる。

【0161】

絶縁層５８は、絶縁層４７の上および導電層６１の下に設けられる。絶縁層５８は、絶縁層４７および導電層６１のそれぞれに接する。絶縁層４７のその他の説明については、図３３の説明を適宜援用できる。絶縁層５８のその他の説明については、図４８の説明を適宜援用できる。

【0162】

第３の構造例の第４の変形例であっても、メモリセルアレイの端部において、メモリセルＭＣの代わりにダミーセルＤＣを形成することにより、半導体装置の信頼性の低下を抑制できる。

【0163】

（第３の構造例の第５の変形例）
図５６は、第３の構造例の第５の変形例を説明するための断面模式図である。図５６は、Ｙ－Ｚ断面の一部を示す。図５６に示すメモリセルアレイは、図３３に示す構成と比較して、端部の酸化物半導体層４１の代わりに絶縁層４７と酸化物半導体層４８との積層を有する構成が異なる。以下では図３３と異なる部分について説明し、その他の部分については、図３３の説明を適宜援用できる。

【0164】

絶縁層４７は、導電性酸化物層３２と離れて設けられ、導電性酸化物層５１と接して設けられる。絶縁層４７のその他の説明は、図３３の説明を適宜援用できる。

【0165】

酸化物半導体層４８は、導電性酸化物層３２と絶縁層４７との間に設けられる。酸化物半導体層４８は、導電性酸化物層３２および絶縁層４７に接する。酸化物半導体層４８は、図３６と同様に端部の酸化物半導体層４１を部分的に除去することにより形成可能である。絶縁層４７は、図３７と同様に開口４０１ａを埋めるように絶縁膜を形成することにより形成可能である。

【0166】

第３の構造例の第５の変形例であっても、メモリセルアレイの端部において、メモリセルＭＣの代わりにダミーセルＤＣを形成することにより、半導体装置の信頼性の低下を抑制できる。

【0167】

（第３の構造例の第６の変形例）
図５７は、第３の構造例の第６の変形例を説明するための断面模式図である。図５７は、Ｙ－Ｚ断面の一部を示す。図５７に示すメモリセルアレイは、図３３に示す構成と比較して、端部の導電性酸化物層５１を有しておらず、絶縁層５９ａを有する構成が異なる。以下では図３３と異なる部分について説明し、その他の部分については、図３３の説明を適宜援用できる。

【0168】

端部の導電層５３は、酸化物半導体層４１の上に接して設けられる。

【0169】

絶縁層５９ａは、導電層５２の上に設けられ、導電層６１の下に設けられる。絶縁層５９ａは、導電層５２および導電層６１に接して設けられる。絶縁層５９ａは、例えば、シリコンと、酸素と、を含有する。

【0170】

第３の構造例の第６の変形例であっても、メモリセルアレイの端部において、メモリセルＭＣの代わりにダミーセルＤＣを形成することにより、半導体装置の信頼性の低下を抑制できる。例えば、絶縁層５９ａにより導電層６１と酸化物半導体層４１または導電層４２との短絡を抑制できる。

【0171】

次に、メモリセルアレイの第３の構造例の第６の変形例の製造方法例について図５８ないし図６３を参照して説明する。図５８ないし図６３は、第３の構造例の第６の変形例の製造方法例を説明するための断面模式図である。図５８ないし図６３は、Ｙ－Ｚ断面の一部を示す。

【0172】

【0173】

次に、図５８に示すように、導電性酸化物層５１を形成するための導電膜５１０を酸化物半導体層４１の上および絶縁層４６の上に形成する。導電膜５１０は、例えばスパッタリングや、ＡＬＤを用いて形成可能である。

【0174】

次に、図５９に示すように、導電膜５１０において端部の酸化物半導体層４１と重なる部分を露出させたまま端部よりも内側の部分を覆うマスク層９５を形成する。マスク層９５は、例えばＰＥＰ等の樹脂材料を含む。マスク層９５は、例えば塗布法を用いて樹脂膜を形成後、ＲＩＥにより樹脂膜を厚さ方向に部分的に除去して導電膜５１０の端部の上面を部分的に露出させることにより形成可能である。

【0175】

次に、図６０に示すように、マスク層９５を用いてドライエッチングやウェットエッチング等のエッチングにより導電膜５１０の露出部を除去し、端部の酸化物半導体層４１の上面を露出させる。マスク層９５は、エッチング後に除去される。

【0176】

次に、図６１に示すように、導電層５３を形成するための導電膜５３０と、導電層５２を形成するための導電膜５２０と、を端部の酸化物半導体層４１の上、絶縁層４６の上、および導電膜５１０の上に形成する。導電膜５２０および導電膜５３０は、例えばスパッタリングや、ＡＬＤを用いて形成可能である。その後、導電膜５２０における端部の酸化物半導体層４１と重なる部分の上に絶縁層５９ａを形成するための絶縁膜５９０ａを形成する。絶縁膜５９０ａは、例えばＣＶＤ、ＡＬＤを用いて形成可能であり、ＲＩＥにより部分的に除去されて導電膜５２０の上面を露出させる。

【0177】

次に、図６２に示すように、絶縁膜５９０ａの一部の上、導電膜５２０の一部の上にマスク層９６を形成する。マスク層９６は、例えばＰＥＰ等の樹脂材料を含む。マスク層９６は、例えば塗布法を用いて樹脂膜を形成後、ＲＩＥにより樹脂膜を厚さ方向に部分的に除去して絶縁膜５９０ａおよび導電膜５２０を部分的に露出させることにより形成可能である。

【0178】

次に、図６３に示すように、マスク層９６を用いてドライエッチングやウェットエッチング等のエッチングにより導電膜５１０、導電膜５２０、導電膜５３０、および絶縁膜５９０ａの露出部を除去し、導電体５０および絶縁層５９ａを形成する。マスク層９６は、エッチング後に除去される。その後、第１の構造例と同様の方法により、その他の構成要素を形成する。以上が第３の構造例の第６の変形例の製造方法例である。

【0179】

（第３の構造例の第７の変形例）
図６４は、第３の構造例の第７の変形例を説明するための断面模式図である。図６４は、Ｙ－Ｚ断面の一部を示す。図６４に示すメモリセルアレイは、図３３に示す構成と比較して、端部の導電性酸化物層５１の代わりに絶縁層５９ｂを有する構成が異なる。以下では図３３と異なる部分について説明し、その他の部分については、図３３の説明を適宜援用できる。

【0180】

端部の導電層５３は、絶縁層５９ｂの上に接して設けられる。

【0181】

絶縁層５９ｂは、端部の酸化物半導体層４１の上に設けられ、導電層５３の下に設けられる。絶縁層５９ｂは、酸化物半導体層４１および導電層５３に接して設けられる。絶縁層５９ｂは、例えば、シリコンと、酸素と、を含有する。

【0182】

第３の構造例の第７の変形例であっても、メモリセルアレイの端部において、メモリセルＭＣの代わりにダミーセルＤＣを形成することにより、半導体装置の信頼性の低下を抑制できる。例えば、絶縁層５９ｂにより導電層６１と酸化物半導体層４１または導電層４２との短絡を抑制できる。

【0183】

次に、メモリセルアレイの第３の構造例の第７の変形例の製造方法例について図６５ないし図６７を参照して説明する。図６５ないし図６７は、第３の構造例の第７の変形例の製造方法例を説明するための断面模式図である。図６５ないし図６７は、Ｘ－Ｚ断面の一部を示す。

【0184】

【0185】

次に、図５８ないし図６０と同様の方法により、導電膜５１０を部分的に除去し、端部の酸化物半導体層４１の上面を露出させる。

【0186】

次に、図６５に示すように、端部の酸化物半導体層４１および絶縁層４６の露出部の上に絶縁層５９ｂを形成するための絶縁膜５９０ｂを形成する。絶縁膜５９０ｂは、例えばＣＶＤ、ＡＬＤを用いて形成可能であり、ＲＩＥにより部分的に除去されて導電膜５１０の上面を露出させる。その後、導電層５３を形成するための導電膜５３０と、導電層５２を形成するための導電膜５２０と、を絶縁膜５９０ｂの上および導電膜５１０の上に形成する。導電膜５２０および導電膜５３０は、例えばスパッタリングや、ＡＬＤを用いて形成可能である。

【0187】

次に、図６６に示すように、導電膜５２０の一部の上にマスク層９６を形成する。マスク層９６は、例えばＰＥＰ等の樹脂材料を含む。マスク層９６は、例えば塗布法を用いて樹脂膜を形成後、ＲＩＥにより樹脂膜を厚さ方向に部分的に除去して導電膜５２０を部分的に露出させることにより形成可能である。

【0188】

次に、図６７に示すように、マスク層９６を用いてドライエッチングやウェットエッチング等のエッチングにより導電膜５１０、導電膜５２０、導電膜５３０、および絶縁膜５９０ｂの露出部を除去し、導電体５０および絶縁層５９ｂを形成する。マスク層９６は、エッチング後に除去される。その後、第１の構造例と同様の方法により、その他の構成要素を形成する。以上が第３の構造例の第７の変形例の製造方法例である。

【0189】

（第３の構造例の第８の変形例）
図６８は、第３の構造例の第８の変形例を説明するための断面模式図である。図６８は、Ｙ－Ｚ断面の一部を示す。図６８に示すメモリセルアレイは、図３３に示す構成と比較して、絶縁層４７の上に導電体５０を有しない構成が異なる。絶縁層４７は、絶縁層５４に接する。絶縁層４７の上に導電体５０を有しない構成は、図４９ないし図５１と同様の方法により導電膜５１０、導電膜５３０、および導電膜５２０の積層膜における端部の絶縁層４７と重なる部分を除去し、その後導電層６１や絶縁層５４を形成することにより形成可能である。その他の部分については、図３３の説明を適宜援用できる。

【0190】

第３の構造例の第８の変形例であっても、メモリセルアレイの端部において、メモリセルＭＣの代わりにダミーセルＤＣを形成することにより、半導体装置の信頼性の低下を抑制できる。例えば、絶縁層４７および絶縁層５４により導電層６１と導電層４２との短絡を抑制できる。

【0191】

（第３の構造例の第９の変形例）
図６９は、第３の構造例の第９の変形例を説明するための断面模式図である。図６９は、Ｙ－Ｚ断面の一部を示す。図６９に示すメモリセルアレイは、図６８に示す構成と比較して、絶縁層５４の代わりに絶縁層５４１と絶縁層５４２とを有する構成が異なる。以下では図６８と異なる部分について説明し、その他の部分については、図６８の説明を適宜援用できる。

【0192】

絶縁層５４１は、端部の酸化物半導体層４１の上に設けられ、導電体５０の側面に接する。絶縁層５４１は、例えば、シリコンと、酸素と、を含有する。

【0193】

絶縁層５４２は、絶縁層５４１の上に設けられ、導電層６１の下に設けられる。絶縁層５４２は、例えば、シリコンと、酸素と、を含有する。

【0194】

第３の構造例の第９の変形例であっても、メモリセルアレイの端部において、メモリセルＭＣの代わりにダミーセルＤＣを形成することにより、半導体装置の信頼性の低下を抑制できる。例えば、絶縁層４７、絶縁層５４１および絶縁層５４２により導電層６１と導電層４２との短絡を抑制できる。

【0195】

次に、メモリセルアレイの第３の構造例の第９の変形例の製造方法例について図７０ないし図７３を参照して説明する。図７０ないし図７３は、第３の構造例の第９の変形例の製造方法例を説明するための断面模式図である。図７０ないし図７３は、Ｙ－Ｚ断面の一部を示す。

【0196】

【0197】

次に、図６５および図６６と同様の方法により、図７０に示すように、導電膜５１０と、導電膜５３０と、導電膜５２０と、を積層し、積層の一部の上にマスク層９６を部分的に形成し、導電膜５２０の端部の酸化物半導体層４１と重なる部分の上面を露出させる。

【0198】

次に、図７１に示すように、マスク層９６を用いてドライエッチングやウェットエッチング等のエッチングにより導電膜５１０、導電膜５２０、導電膜５３０、および酸化物半導体層４１の露出部を除去し、導電体５０および開口４０１ａを形成する。マスク層９６は、エッチング後に除去される。

【0199】

次に、図７２に示すように、導電体５０を覆うとともに開口４０１ａを埋めるように絶縁層５４１を形成し、絶縁層５４１の上に絶縁層５４２を形成する。絶縁層５４１および絶縁層５４２は、例えばＣＶＤ、ＡＬＤを用いて絶縁膜を形成することにより形成可能である。

【0200】

次に、図７３に示すように、ＲＩＥにより絶縁層５４１および絶縁層５４２を厚さ方向に部分的に除去して導電層５２の上面を露出させる。その後、第１の構造例と同様の方法により、その他の構成要素を形成する。以上が第３の構造例の第９の変形例の製造方法例である。

【0201】

（第３の構造例の第１０の変形例）
図７４は、第３の構造例の第１０の変形例を説明するための断面模式図である。図７４は、Ｙ－Ｚ断面の一部を示す。図７４に示すメモリセルアレイは、図３３に示す構成と比較して、端部の酸化物半導体層４１の代わりに絶縁層４７と酸化物半導体層４８との積層を有する構成が異なり、図６８に示す構成と比較して、絶縁層５４の代わりに絶縁層５４１と絶縁層５４２とを有する構成が異なる。絶縁層５４１は、絶縁層４７の上に設けられる。絶縁層４７と酸化物半導体層４８との積層の説明は、図５６の説明を適宜援用できる。絶縁層５４１と絶縁層５４２のその他の説明は、図６８の説明を適宜援用できる。その他の部分については、図３３の説明を適宜援用できる。

【0202】

第３の構造例の第１０の変形例であっても、メモリセルアレイの端部において、メモリセルＭＣの代わりにダミーセルＤＣを形成することにより、半導体装置の信頼性の低下を抑制できる。例えば、絶縁層４７、絶縁層５４１、および絶縁層５４２により導電層６１と導電層４２との短絡を抑制できる。

【0203】

（第３の構造例の第１１の変形例）
図７５は、第３の構造例の第１１の変形例を説明するための断面模式図である。図７５は、Ｙ－Ｚ断面の一部を示す。図７５に示すメモリセルアレイは、図３３に示す構成と比較して、絶縁層４７の代わりに絶縁膜４３ａを有する構成が異なる。以下では図３３と異なる部分について説明し、その他の部分については、図３３の説明を適宜援用できる。

【0204】

絶縁膜４３ａは、絶縁膜４３と同一層により形成される。絶縁膜４３ａは、例えば開口４０１ａの直径が開口４０１ａの内側の開口４０１の直径よりも小さい場合に開口４０１ａを絶縁膜４３で埋めることにより形成可能である。

【0205】

第３の構造例の第１１の変形例であっても、メモリセルアレイの端部において、メモリセルＭＣの代わりにダミーセルＤＣを形成することにより、半導体装置の信頼性の低下を抑制できる。例えば、端部の絶縁膜４３により導電層６１と導電層４２との短絡を抑制できる。

【0206】

第１の構造例、第２の構造例、および第３の構造例は、適宜組み合わせることができる。例えば、第３の構造例におけるダミーセルＤＣの上に第２の構造例における導電体５０ｃ、導電体５０ｃ、導電体５０ｄを形成してもよい。また、第２の構造例における導電体５０ｃ、導電体５０ｃ、導電体５０ｄのいずれかを絶縁層５８としてもよい。

【0207】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0208】

１０…半導体基板、１１…絶縁層、２１…導電体、２２…導電層、２３…絶縁体、２４…導電体、２５…電気伝導体、３０…導電体、３１…導電層、３２…導電性酸化物層、３３…絶縁層、４０…電界効果トランジスタ、４１…酸化物半導体層、４２…導電層、４３…絶縁膜、４３ａ…絶縁膜、４４…絶縁層、４５…絶縁層、４６…絶縁層、４７…絶縁層、４８…酸化物半導体層、５０…導電体、５０ａ…導電体、５０ｂ…導電体、５０ｃ…導電体、５０ｄ…導電体、５１…導電性酸化物層、５２…導電層、５３…導電層、５４…絶縁層、５４Ｓ…空隙、５４ａ…絶縁層、５５…マスク層、５５ａ…マスク層、５５ｂ…マスク層、５６…マスク層、５６ａ…マスク層、５６ｂ…マスク層、５７…導電体、５８…絶縁層、５９ａ…絶縁層、５９ｂ…絶縁層、６１…導電層、６１ａ…導電層、６１ｂ…導電層、６２…絶縁層、６２Ｓ…空隙、７１…絶縁層、７２…絶縁層、７２Ｓ…空隙、７３…バリア膜、８１…導電体、８２…導電体、９１…マスク層、９２…マスク層、９３…マスク層、９４…マスク層、９５…マスク層、９６…マスク層、４０１…開口、４０１ａ…開口、５００…積層膜、５１０…導電膜、５２０…導電膜、５３０…導電膜、５４１…絶縁層、５４２…絶縁層、５８０…絶縁膜、５９０ａ…絶縁膜、５９０ｂ…絶縁膜。

【図1】