特開 2024-129361 回路装置および発振器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024129361

(43)【公開日】2024-09-27

(54)【発明の名称】回路装置および発振器

(51)【国際特許分類】

   H03B 5/32 20060101AFI20240919BHJP

【ＦＩ】

H03B5/32 C

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2023038512

(22)【出願日】2023-03-13

(71)【出願人】

【識別番号】000002369

【氏名又は名称】セイコーエプソン株式会社

(74)【代理人】

【識別番号】110000660

【氏名又は名称】Ｋｎｏｗｌｅｄｇｅ Ｐａｒｔｎｅｒｓ弁理士法人

(72)【発明者】

【氏名】山本 壮洋

【テーマコード（参考）】

5J079

【Ｆターム（参考）】

5J079AA04

5J079BA11

5J079BA32

5J079DA22

5J079DA24

5J079FA05

5J079FA14

5J079FA21

5J079FB02

5J079GA05

5J079GA12

5J079JA02

(57)【要約】

【課題】サーマルノイズを抑制した状態でのデューティーの調整。
【解決手段】発振信号を生成する発振回路と、前記発振信号を矩形波のクロック信号に整形する波形整形回路と、前記クロック信号を平滑化して前記クロック信号のデューティーに対応する検出電圧を生成するローパスフィルターと、前記検出電圧と基準電圧との差に基づくバイアス電圧を、前記波形整形回路の入力ノードに出力する差動増幅器と、を備え、前記差動増幅器のユニティゲイン周波数は、前記ローパスフィルターのカットオフ周波数より小さい、回路装置を構成する。
【選択図】図１

【特許請求の範囲】

【請求項1】

発振信号を生成する発振回路と、
前記発振信号を矩形波のクロック信号に整形する波形整形回路と、
前記クロック信号を平滑化して前記クロック信号のデューティーに対応する検出電圧を生成するローパスフィルターと、
前記検出電圧と基準電圧との差に基づくバイアス電圧を、前記波形整形回路の入力ノードに出力する差動増幅器と、を備え、
前記差動増幅器のユニティゲイン周波数は、前記ローパスフィルターのカットオフ周波数より小さい、
回路装置。

【請求項2】

前記差動増幅器のユニティゲイン周波数は、前記ローパスフィルターのカットオフ周波数の半分以下である、
請求項１に記載の回路装置。

【請求項3】

前記差動増幅器のユニティゲイン周波数は、前記ローパスフィルターのカットオフ周波数の１／１０以下である、
請求項１または請求項２に記載の回路装置。

【請求項4】

レギュレーター電圧を分圧して前記基準電圧を生成する抵抗分圧回路をさらに含む、
請求項１または請求項２に記載の回路装置。

【請求項5】

前記抵抗分圧回路は、直列接続された複数の抵抗素子と、前記複数の抵抗素子の間の各ノードのいずれかを選択して前記基準電圧を出力するスイッチ回路と、を含む、
請求項４に記載の回路装置。

【請求項6】

前記波形整形回路は、前記発振信号が入力される第１インバーターと、前記第１インバーターの出力信号を反転させて前記クロック信号を生成する第２インバーターと、を含み、
前記基準電圧は、前記第１インバーターの出力信号を平滑化することで生成される、
請求項１または請求項２に記載の回路装置。

【請求項7】

前記発振回路と前記波形整形回路との間にローパスフィルターを有しない、
請求項１または請求項２に記載の回路装置。

【請求項8】

請求項１に記載の回路装置と、
振動子と、を含み、
前記発振回路は前記振動子を発振させて前記発振信号を生成する、
発振器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、回路装置および発振器に関する。

【背景技術】

【0002】

従来、クロック信号のデューティー比を調整するための技術が知られている。例えば、特許文献１においては、入力クロックの立ち上り及び立ち下がりがローパスフィルターでなめらかにされ、このクロック信号がインバーターで反転されて反転クロックとされる。また、反転クロックのＤＣレベルが演算増幅器の＋入力に供給される。さらに、反転クロックがインバーターで反転され、積分されたＤＣレベルが演算増幅器の－入力に供給される。演算増幅器はこれらの差分値を上記クロック信号に加えてバイアス補正してインバーターに供給する。この結果、論理値判断タイミングが補正され、デューティー比が調整される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平５－２５２００７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

従来技術においては、入力クロックの立ち上り及び立ち下がりを滑らかにするローパスフィルターが用いられている。しかし、当該ローパスフィルターは、サーマルノイズ（ノイズフロア）を上昇させてしまう。

【課題を解決するための手段】

【0005】

上記課題を解決するための回路装置は、発振信号を生成する発振回路と、前記発振信号を矩形波のクロック信号に整形する波形整形回路と、前記クロック信号を平滑化して前記クロック信号のデューティーに対応する検出電圧を生成するローパスフィルターと、前記検出電圧と基準電圧との差に基づくバイアス電圧を、前記波形整形回路の入力ノードに出力する差動増幅器と、を備え、前記差動増幅器のユニティゲイン周波数は、前記ローパスフィルターのカットオフ周波数より小さい。

【図面の簡単な説明】

【0006】

【図1】第１実施形態にかかる発振器の機能ブロック図。

【図2】波形変換回路の回路図。

【図3】発振信号と閾値とバイアス電圧とクロック信号との関係を示す図。

【図4】ローパスフィルターのゲインの周波数特性を示す図。

【図5】ローパスフィルターの位相の周波数特性を示す図。

【図6】差動増幅器のゲインの周波数特性を示す図。

【図7】差動増幅器の位相の周波数特性を示す図。

【図8】第２実施形態にかかる波形変換回路の回路図。

【図9】第３実施形態にかかる波形変換回路の回路図。

【発明を実施するための形態】

【0007】

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施形態は特許請求の範囲に記載された本発明の一例であり、発明の実施形態は以下に示す実施形態に限定されない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

【0008】

１．第１実施形態
１－１．発振器の構成
図１は、第１実施形態にかかる発振器１の機能ブロック図である。本実施形態に係る発振器１は、回路装置２、振動子３を備えており、図示しないパッケージおよびリッドを備えている。回路装置２および振動子３は、パッケージおよびリッドによって形成される空間に収容される。本実施形態における振動子３は、基板材料として水晶を用いた水晶振動子であり、例えば、ＡＴカット水晶振動子や音叉型水晶振動子等である。振動子３は、ＳＡＷ（Surface Acoustic Wave）共振子やＭＥＭＳ（Micro Electro Mechanical Systems）振動子であってもよい。また、振動子３の基板材料としては、水晶の他、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子３の励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。また、本実施形態では、回路装置２は１チップの集積回路（ＩＣ：Integrated Circuit）で実現されている。ただし、回路装置２は、少なくとも一部がディスクリート部品で構成されていてもよい。

【0009】

回路装置２は、外部接続端子として、ＶＤＤ端子、ＶＳＳ端子、ＯＵＴ端子、ＶＣ端子、ＸＩ端子及びＸＯ端子を有している。ＶＤＤ端子、ＶＳＳ端子、ＯＵＴ端子及びＶＣ端子は、図２に示した発振器１の複数の外部端子であるＴ１端子、Ｔ２端子、Ｔ３端子及びＴ４端子とそれぞれ電気的に接続されている。ＸＩ端子は振動子３の一端と電気的に接続され、ＸＯ端子は振動子３の他端と電気的に接続される。

【0010】

本実施形態では、回路装置２は、発振回路１０、出力回路２０、温度センサー３０、温度補償回路３２、周波数制御回路３４、ロジック回路３６、電源回路４０、記憶回路５０を含む。なお、回路装置２は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。

【0011】

電源回路４０は、Ｔ１端子及びＶＤＤ端子を介して外部から供給される電源電圧に基づいて各種の一定電圧を生成するレギュレーターを備える。各種の一定電圧は、各回路に供給される。

【0012】

発振回路１０は、ＸＩ端子及びＸＯ端子と電気的に接続され、振動子３を発振させて発振信号ＯＳＣＯを生成する。具体的には、発振回路１０は、振動子３の出力信号を増幅して振動子３にフィードバックすることにより、振動子３を発振させる回路である。

【0013】

温度センサー３０は、回路装置２の温度を検出し、温度に応じた電圧の温度信号を出力するセンサーであり、例えば、バンドギャップリファレンス回路の温度特性を利用した回路等で実現される。

【0014】

温度補償回路３２は、温度センサー３０から出力される温度信号と、振動子３の周波数温度特性に応じた温度補償データとに基づいて、発振回路１０から出力される発振信号ＯＳＣＯの周波数温度特性を補正するための温度補償電圧Ｖｃｏｍｐを生成し、発振回路１０に供給する。温度補償データは、ロジック回路３６から温度補償回路３２に供給される。

【0015】

周波数制御回路３４には、Ｔ４端子から入力される周波数制御信号がＶＣ端子を介して供給される。そして、周波数制御回路３４は、周波数制御信号の電圧レベルに応じて、発振回路１０の発振周波数を制御するための周波数制御電圧Ｖａｆｃを生成し、発振回路１０に供給する。

【0016】

温度補償電圧Ｖｃｏｍｐにより、発振回路１０が出力する発振信号ＯＳＣＯは、所定の温度範囲に含まれる任意の温度において周波数制御電圧Ｖａｆｃに応じたほぼ一定の周波数となる。発振信号ＯＳＣＯは、出力回路２０に入力される。

【0017】

本実施形態では、出力回路２０は、波形変換回路２１、分周回路２２、プリバッファー２３、出力バッファー２４、プリバッファー２５及び出力バッファー２６を含む。波形変換回路２１は、発振回路１０から出力される発振信号ＯＳＣＯに基づいて矩形波のクロック信号ＣＫ１を生成し、出力する。

【0018】

分周回路２２は、波形変換回路２１から出力されるクロック信号ＣＫ１を、分周比データに応じた分周比で分周したクロック信号ＣＫ２を出力する。分周比データは、ロジック回路３６から分周回路２２に供給される。なお、分周回路２２は、分周比が１の場合は、波形変換回路２１から出力されるクロック信号ＣＫ１をバッファリングしたクロック信号ＣＫ２を出力する。分周回路２２から出力されるクロック信号ＣＫ２は、プリバッファー２３及びプリバッファー２５に共通に入力される。

【0019】

プリバッファー２３は、分周回路２２から出力されるクロック信号ＣＫ２をバッファリングしたクロック信号ＣＫ３を出力する。プリバッファー２３は、出力バッファー２４の入力電圧レベルに整合させた電圧レベルのクロック信号ＣＫ３を出力するレベルシフターとしても機能する。出力バッファー２４は、プリバッファー２３から出力されるクロック信号ＣＫ３をバッファリングしてＣＭＯＳ（Complementary Metal Oxide Semiconductor）出力波形のクロック信号を出力する。

【0020】

プリバッファー２５は、分周回路２２から出力されるクロック信号ＣＫ２をバッファリングしたクロック信号ＣＫ４を出力する。出力バッファー２６は、プリバッファー２５から出力されるクロック信号ＣＫ４をクリップドサイン波形のクロック信号に変換して出力する。

【0021】

本実施形態では、出力バッファー２４の出力ノード、出力バッファー２６の出力ノードのそれぞれは、図示しないスイッチ回路を介してＯＵＴ端子に電気的に接続されている。ロジック回路３６は、これらのスイッチを制御し、出力バッファー２４の出力ノードと、出力バッファー２６の出力ノードと、のいずれか一方をＯＵＴ端子に電気的に接続させる。

【0022】

出力バッファー２４の出力ノードのみがＯＵＴ端子に電気的に接続された状態においては、出力バッファー２４から出力されるＣＭＯＳ出力波形のクロック信号が、ＯＵＴ端子及びＴ３端子を介して、クロック信号ＣＫＯとして発振器１の外部に出力される。また、出力バッファー２６の出力ノードのみがＯＵＴ端子に電気的に接続された状態においては、出力バッファー２６から出力されるクリップドサイン波形のクロック信号が、ＯＵＴ端子及びＴ３端子を介して、クロック信号ＣＫＯとして発振器１の外部に出力される。

【0023】

ロジック回路３６は、各回路の動作を制御する。また、ロジック回路３６は、回路装置２の端子に入力される制御信号に基づいて、発振器１あるいは回路装置２のモードを、各種の動作モードに設定可能である。動作モードには通常動作モードと外部通信モードが含まれる。外部通信モードにおいてロジック回路３６は、端子Ｔ４を介して外部機器と通信し、通信によって取得した各種データを記憶回路５０に書き込むことができる。なお、通信は種々の規格で実施されてよく、例えば、Ｉ２Ｃ（Inter-Integrated Circuit）、ＳＰＩ（Serial Peripheral Interface）等の規格を用いることができる。

【0024】

通常動作モードにおいてロジック回路３６は、図示しないスイッチを制御し、出力バッファー２４，２６の出力のいずれか一方の出力信号をクロック信号ＣＫＯとして、ＯＵＴ端子から出力させる。この結果、発振器１のＴ３端子からクロック信号ＣＫＯが出力される。

【0025】

記憶回路５０は、各種の情報を記憶する回路であり、例えば、レジスターと不揮発性メモリー等を含む構成とすることができる。不揮発性メモリーは、例えば、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型メモリーやＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等で構成可能である。発振器１の製造工程において、不揮発性メモリーに、温度補償データ、分周比データ、出力を選択するスイッチの制御データ等の各種の情報が記憶される。そして、発振器１に電源が投入されると、不揮発性メモリーに記憶されている各種の情報はレジスターに転送され、レジスターに保存された各種の情報がロジック回路３６を介して各回路に供給される。

【0026】

１－２．波形変換回路の構成
以上のような発振器１は、発振回路１０から出力されたサイン波状の発振信号を、波形変換回路２１が備える波形整形回路２１ａによって矩形波に整形する。発振器１は整形された矩形波に基づいてクロック信号ＣＫＯを生成し、出力する。図２は、本実施形態にかかる波形変換回路２１の回路図である。図２に示す波形変換回路２１は、抵抗素子Ｒ１～抵抗素子Ｒ６と、Ｐ型トランジスターＴｐ１，Ｔｐ２と、Ｎ型トランジスターＴｎ１，Ｔｎ２と、容量素子Ｃ１，Ｃ２と、差動増幅器Ａ１と、波形整形回路２１ａとを備える。波形整形回路２１ａは、第１インバーターＩｎ１および第２インバーターＩｎ２を備える。

【0027】

波形変換回路２１は、電源回路４０によって生成されたレギュレーター電圧が供給される電源ノードＶＲＥＧを備えている。電源ノードＶＲＥＧと低電位ノードＧＮＤとの間には、電源ノードＶＲＥＧから低電位ノードＧＮＤに向けて並ぶように抵抗素子Ｒ１，Ｒ２が直列に接続されている。抵抗素子Ｒ１，Ｒ２の間のノードＮ１は、発振回路１０の出力に対して電気的に接続される。本実施形態において、抵抗素子Ｒ１，Ｒ２の抵抗値は同一であり、低電位ノードはグラウンドである。従って、抵抗素子Ｒ１，Ｒ２は、ノードＮ１の電圧を電源ノードＶＲＥＧにおける電圧の１／２にバイアスする抵抗分圧回路として機能する。

【0028】

さらに、電源ノードＶＲＥＧと低電位ノードＧＮＤとの間には、電源ノードＶＲＥＧから低電位ノードＧＮＤに向けて並ぶようにＰ型トランジスターＴｐ１，Ｎ型トランジスターＴｎ１が直列に接続され、第１インバーターＩｎ１を構成している。すなわち、Ｐ型トランジスターＴｐ１のソースは電源ノードＶＲＥＧ、ドレインはＮ型トランジスターＴｎ１のドレインに接続される。Ｐ型トランジスターＴｐ１のドレインおよびＮ型トランジスターＴｎ１のドレインが接続されるノードをノードＮ２と呼ぶ。Ｎ型トランジスターＴｎ１のソースは低電位ノードＧＮＤに接続される。また、Ｐ型トランジスターＴｐ１のゲートとＮ型トランジスターＴｎ１のゲートは電気的に接続される。発振回路１０の出力に対して接続されるノードＮ１は、Ｐ型トランジスターＴｐ１のゲートとＮ型トランジスターＴｎ１のゲートに電気的に接続され、かつ、ノードＮ１にも電気的に接続される。

【0029】

さらに、電源ノードＶＲＥＧと低電位ノードＧＮＤとの間には、電源ノードＶＲＥＧから低電位ノードＧＮＤに向けて並ぶようにＰ型トランジスターＴｐ２，Ｎ型トランジスターＴｎ２が直列に接続され、第２インバーターＩｎ２を構成している。すなわち、Ｐ型トランジスターＴｐ２のソースは電源ノードＶＲＥＧ、ドレインはＮ型トランジスターＴｎ２のドレインに接続される。Ｐ型トランジスターＴｐ２のドレインおよびＮ型トランジスターＴｎ２のドレインが接続されるノードをノードＮ３と呼ぶ。ノードＮ３は、波形変換回路２１の出力ノードである。Ｎ型トランジスターＴｎ２のソースは低電位ノードＧＮＤに接続される。また、Ｐ型トランジスターＴｐ２のゲートとＮ型トランジスターＴｎ２のゲートは電気的に接続され、かつ、ノードＮ２にも電気的に接続される。

【0030】

ノードＮ３と低電位ノードＧＮＤとの間には、ノードＮ３から低電位ノードＧＮＤに向けて並ぶように抵抗素子Ｒ３，容量素子Ｃ１が直列に接続され、ローパスフィルターＬＰＦ１を構成している。抵抗素子Ｒ３，容量素子Ｃ１の間のノードＮ４は、差動増幅器Ａ１の反転入力端子に対して電気的に接続される。

【0031】

さらに、電源ノードＶＲＥＧと低電位ノードＧＮＤとの間には、電源ノードＶＲＥＧから低電位ノードＧＮＤに向けて並ぶように抵抗素子Ｒ４，Ｒ５が直列に接続されている。抵抗素子Ｒ４，Ｒ５の間のノードＮ５は、差動増幅器Ａ１の非反転入力端子に対して電気的に接続される。従って、抵抗素子Ｒ４，Ｒ５は、電源ノードＶＲＥＧに印加されるレギュレーター電圧を分圧して基準電圧を生成する抵抗分圧回路ＲＤ１を構成する。なお、本実施形態において、抵抗素子Ｒ４，Ｒ５の抵抗値は同一である。従って、ノードＮ５の電圧は、電源ノードＶＲＥＧにおける電圧の１／２にバイアスされる。

【0032】

差動増幅器Ａ１は、電源ノードＶＲＥＧから電源の供給を受け、所定のゲインで差動増幅を行う回路である。差動増幅器Ａ１の出力ノードであるノードＮ６には、抵抗素子Ｒ６の一端と、容量素子Ｃ２の一端とが電気的に接続される。抵抗素子Ｒ６の他端はノードＮ１に電気的に接続され、容量素子Ｃ２の他端は低電位ノードＧＮＤに電気的に接続される。

【0033】

以上の構成にかかる波形変換回路２１において、発振回路１０から出力された発振信号ＯＳＣＯが入力されるノードＮ１には、抵抗素子Ｒ１，Ｒ２によって所定のバイアスがかけられている。ノードＮ１とノードＮ３との間には第１インバーターＩｎ１および第２インバーターＩｎ２によって構成される波形整形回路２１ａが存在する。これらのインバーターはＣＭＯＳインバーターであり、入力信号が閾値以上である場合にローレベルを出力し、入力信号が閾値より小さい場合にハイレベルを出力する。このため、第１インバーターＩｎ１および第２インバーターＩｎ２は、入力信号を反転させて出力するとともに、波形を矩形波に整形する回路として機能する。

【0034】

波形整形回路２１ａは、第１インバーターＩｎ１および第２インバーターＩｎ２によって、発振信号ＯＳＣＯに対して２段階の整形を行う。従って、発振信号ＯＳＣＯが２回反転されることとなり、発振信号ＯＳＣＯが矩形波のクロック信号ＣＫＯに変換されることになる。

【0035】

以上のように、本実施形態に係る波形整形回路２１ａは、インバーターによって波形を矩形波に整形する。インバーターは、入力される信号と閾値との比較によって出力レベルが変化する回路である。従って、ノードＮ１のバイアス電圧が変化すると、インバーターから出力される信号がハイレベルである期間が変化し、発振信号の周期（ハイレベルである期間とローレベルである期間との和）に対してハイレベルである期間が占める割合、すなわち、デューティーが変化する。

【0036】

本実施形態においては、抵抗素子Ｒ１，Ｒ２によってノードＮ１に所定のバイアスがかけられており、当該バイアスは、所望のデューティーになるように設計される。本実施形態において、所望のデューティーは５０％（ハイレベルの期間＝ローレベルの期間）であり、電源ノードＶＲＥＧの電圧の１／２の電圧に対して発振信号ＯＳＣＯが印加された場合に、デューティーが５０％になるように設計されている。しかし、第１インバーターＩｎ１および第２インバーターＩｎ２が備える各トランジスターの閾値に製造ばらつきがある場合や、温度によって変動した場合には、抵抗素子Ｒ１，Ｒ２によって得られるノードＮ１のバイアスが所望のデューティーを得るために不適切なバイアスになり得る。

【0037】

そこで、本実施形態においては、ノードＮ３の出力を、ノードＮ１にフィードバックしてバイアス電圧を調整するための構成が設けられている。具体的には、ノードＮ３にはローパスフィルターＬＰＦ１が接続されている。ローパスフィルターＬＰＦ１は、クロック信号ＣＫ１を平滑化する回路として機能する。本実施形態において、クロック信号ＣＫ１の周波数は、例えば、数十～数百ＭＨｚであり、ローパスフィルターＬＰＦ１のカットオフ周波数ｆｃは、例えば、数ＭＨｚである。このため、ローパスフィルターＬＰＦ１は、クロック信号ＣＫ１をほぼ直流化した電圧をノードＮ４に出力するフィルターとして機能する。また、ローパスフィルターＬＰＦ１の出力であるノードＮ４の電圧は、クロック信号ＣＫ１がハイレベルである期間に依存する電圧値となる。このため、ローパスフィルターＬＰＦ１からノードＮ４に出力される電圧は、クロック信号ＣＫ１のデューティーに対応する電圧である。ここでは、ノードＮ４に出力される電圧を検出電圧と呼ぶ。

【0038】

差動増幅器Ａ１は、反転入力端子の電圧と非反転入力端子の電圧との差を増幅して出力する回路である。本実施形態において、非反転入力端子に対して電気的に接続されるノードＮ５は、電源ノードＶＲＥＧに印加されるレギュレーター電圧が抵抗分圧回路ＲＤ１によって分圧された一定の電圧である。このため、当該ノードＮ５における一定の電圧を基準電圧と呼ぶと、差動増幅器Ａ１は、検出電圧と基準電圧との差に基づくバイアス電圧を、抵抗素子Ｒ６を介して波形整形回路２１ａの入力ノードＮ１に出力する回路として機能する。

【0039】

以上の構成により、本実施形態においては、ノードＮ３におけるクロック信号ＣＫ１のデューティーに応じてノードＮ１に印加されるバイアス電圧が調整される。例えば、図３に示す例のように、第１インバーターＩｎ１および第２インバーターＩｎ２における閾値ＴｈがノードＮ１のバイアス電圧Ｖｂｓより小さい場合、発振信号ＯＳＣＯの電圧が閾値より大きい期間Ｔｏｎが閾値より小さい期間Ｔｏｆｆより長くなる。この結果、クロック信号ＣＫ１において、ハイレベルである期間は５０％より長くなる。

【0040】

ローパスフィルターＬＰＦ１は、ハイレベルの期間が長いほど大きい電圧を出力するため、ノードＮ４に出力される検出電圧は、ノードＮ５の基準電圧より大きくなる。このため、差動増幅器Ａ１においては、非反転入力端子に入力される基準電圧より反転入力端子に入力される検出電圧の方が大きくなる。この結果、差動増幅器Ａ１においては、ノードＮ６の電圧を下げるように増幅が行われ、ノードＮ１のバイアス電圧Ｖｂｓが小さくなり、第１インバーターＩｎ１および第２インバーターＩｎ２における閾値Ｔｈに近づく。

【0041】

本実施形態においては、以上のようなフィードバックにより、デューティーを所望の値に調整するように構成されている。この構成においては、図２に示すように、発振回路１０と波形整形回路２１ａとの間に、特許文献１のようなローパスフィルターが存在しない。発振回路１０の出力と第１インバーターＩｎ１との間に、特許文献１のようなローパスフィルターが存在すると、波形整形回路２１ａに入力される信号のサーマルノイズ（ノイズフロア）を上昇させてしまう。しかし、本実施形態においては、このようなローパスフィルターが用いられていないため、波形整形回路２１ａに入力される信号のサーマルノイズ（ノイズフロア）を上昇させることはない。

【0042】

一方、本実施形態のように差動増幅器Ａ１を備えるフィードバックループを有する回路においては、異常発振に対する対策が必要になる。図２に示す実施形態においては、フィードバックの過程で主にローパスフィルターＬＰＦ１および差動増幅器Ａ１によって位相の遅延が発生する。このため、フィードバックの過程で位相が１８０°程度ずれ、かつ、有意なゲインがある周波数が存在すると、発振してしまう可能性がある。

【0043】

図４は、ローパスフィルターＬＰＦ１のゲインの周波数特性、図５はローパスフィルターＬＰＦ１の位相の周波数特性、図６は、差動増幅器Ａ１のゲインの周波数特性、図７は差動増幅器Ａ１の位相の周波数特性を示すグラフである。なお、これらのグラフは、周波数特性を定性的に説明するためのグラフである。むろん、周波数特性は、素子の抵抗値や容量値に応じて変化するため、素子の組合せに応じてグラフ上の特性は変動し得る。

【0044】

ローパスフィルターＬＰＦ１においては、図４に示す例のように周波数が小さい帯域においてゲインは０ｄＢであるが、周波数が大きくなるとゲインが低下し、ゲインが－３ｄＢとなるカットオフ周波数ｆｃよりも周波数が大きくなると、顕著にゲインが低下していく。また、ローパスフィルターＬＰＦ１においては、図５に示す例のように周波数が小さい帯域において位相の遅れはないが、周波数が大きくなるにつれて徐々に位相の遅れが発生していく。そして、カットオフ周波数ｆｃにおいて典型的には４５°程度位相が遅れ、さらに周波数が大きくなると、最終的には９０°の位相遅れが発生し得る。

【0045】

一方、差動増幅器Ａ１においては、図６において実線で示す例のように、典型的には周波数が１ＨｚにおけるオープンループＤＣゲインが最大値であり、周波数が小さい帯域においてゲインはほぼ最大値であるが、周波数が大きくなるとゲインが低下していく。また、差動増幅器Ａ１においては、図７において実線で示す例のように周波数の増加とともに位相が遅れていき、最終的には９０°の位相遅れが発生し得る。

【0046】

ローパスフィルターＬＰＦ１と差動増幅器Ａ１は、典型的には以上のような周波数特性を有するため、フィードバックループにローパスフィルターＬＰＦ１と差動増幅器Ａ１が存在すると、特定の周波数帯域において位相遅れが１８０°程度になり得る。このため、当該特定の周波数帯域において差動増幅器Ａ１のゲインが０ｄＢより大きいと、異常発振の原因となる。

【0047】

そこで、本実施形態において差動増幅器Ａ１のユニティゲイン周波数ｆｕは、ローパスフィルターＬＰＦ１のカットオフ周波数ｆｃより小さくなるように構成されている。ここで、ユニティゲイン周波数ｆｕは、図６に示すように、ゲインが０ｄＢとなる周波数である。従って、ユニティゲイン周波数ｆｕより大きい周波数において異常発振は発生しない。図６および図７においては、ユニティゲイン周波数ｆｕ１がローパスフィルターＬＰＦ１のカットオフ周波数ｆｃより小さい差動増幅器Ａ１の周波数特性の例を破線によって示している。

【0048】

カットオフ周波数ｆｃにおけるローパスフィルターＬＰＦ１の遅延の遅れは、典型的には、図５に示されるように４５°程度である。従って、図６において破線で示す周波数特性の差動増幅器Ａ１を用いれば、ローパスフィルターＬＰＦ１と差動増幅器Ａ１の位相の遅れが合わせて１８０°となる前に差動増幅器Ａ１ゲインが０ｄＢに達する。このため、差動増幅器Ａ１のユニティゲイン周波数ｆｕがローパスフィルターＬＰＦ１のカットオフ周波数ｆｃより小さくなるように構成された本実施形態においては、異常発振が発生しない。

【0049】

差動増幅器Ａ１のユニティゲイン周波数ｆｕは、ローパスフィルターＬＰＦ１のカットオフ周波数ｆｃより小さければ良いが、ユニティゲイン周波数ｆｕがカットオフ周波数ｆｃとの差が大きいほど異常発振の可能性を低減させることができる。このため、差動増幅器Ａ１のユニティゲイン周波数ｆｕを、ローパスフィルターＬＰＦ１のカットオフ周波数ｆｃの半分以下とすれば、より確実に異常発振の可能性を低減させることができる。

【0050】

さらに、差動増幅器Ａ１のユニティゲイン周波数ｆｕを、ローパスフィルターＬＰＦ１のカットオフ周波数ｆｃの１／１０以下とすれば、さらに確実に異常発振の可能性を低減させることができる。このような構成は、例えば、オープンループＤＣゲインが６０ｄＢ以上の差動増幅器Ａ１を用いて、抵抗素子Ｒ１～Ｒ６を５０ｋΩ、容量素子Ｃ１を１ｐＦ，容量素子Ｃ２を２ｐＦ、電源ノードＶＲＥＧの電圧を１．５Ｖ程度、クロック信号ＣＫ１の数十～数百ＭＨｚとすることによって実現可能である。この構成において、例えば、ローパスフィルターＬＰＦ１のカットオフ周波数ｆｃは３ＭＨｚ、ユニティゲイン周波数ｆｕ１は３００ｋＨｚとなる。このため、異常発振がほぼ発生しないように回路を構成することができる。

【0051】

なお、差動増幅器Ａ１のオープンループＤＣゲインは、第１インバーターＩｎ１および第２インバーターＩｎ２の閾値変動に応じたバイアス電圧の調整を実施できる程度の値であれば良く、この範囲で適宜調整可能である。そして、閾値変動に応じたバイアス電圧の調整を実施できるゲインを用いれば、第１インバーターＩｎ１および第２インバーターＩｎ２の閾値が変動した場合でも、デューティーの変動が±１％以下になることが出願人によって確認されている。

【0052】

また、本実施形態によれば、デューティーを所望の値に調整可能である。そして、所望のデューティーを５０％とした場合、クロック信号ＣＫ１の波形が対称な矩形波に近づくため、クロック信号ＣＫ１に含まれる高調波成分のうち、偶数次の高調波成分を非常に効果的に低減することができる。

【0053】

さらに、本実施形態によれば、第１インバーターＩｎ１および第２インバーターＩｎ２の閾値変動に応じたクロック信号ＣＫ１のデューティーの変動を抑制することができる。従って、温度変化によって第１インバーターＩｎ１および第２インバーターＩｎ２の閾値変動が生じたとしても、クロック信号ＣＫ１が所望のデューディーとなるように調整することができる。このため、広い温度範囲、例えば、－４０℃～１２５℃の範囲で、異常発振や不要スプリアスが発生せず、所望のデューティーのクロック信号ＣＫ１を出力させることができる。

【0054】

２．第２実施形態
上述の第１実施形態において、抵抗分圧回路ＲＤ１は、抵抗素子Ｒ４，Ｒ５の抵抗比に応じた分圧抵抗をノードＮ５に印加する構成であるが、他の構成であっても良い。例えば、差動増幅器Ａ１の非反転入力端子に印加される基準電圧の値を調整可能であっても良い。

【0055】

図８は、第１実施形態における抵抗分圧回路ＲＤ１を抵抗分圧回路ＲＤ２に置換した第２実施形態にかかる波形変換回路２１０の回路図である。図８において、図２と同様の構成は同様の符号で示している。波形変換回路２１０が備える抵抗分圧回路ＲＤ２においては、抵抗分圧回路ＲＤ１と同様に、電源ノードＶＲＥＧと低電位ノードＧＮＤとの間に、抵抗素子Ｒ４，Ｒ５が接続されている。すなわち、抵抗素子Ｒ４の一端は電源ノードＶＲＥＧに電気的に接続され、抵抗素子Ｒ５の一端は低電位ノードＧＮＤに電気的に接続される。

【0056】

抵抗分圧回路ＲＤ２においては、抵抗素子Ｒ４，Ｒ５の間にスイッチ回路ＳＷ１が設けられている。スイッチ回路ＳＷ１は、直列接続された複数の抵抗素子と、複数の抵抗素子の間の各ノードのいずれかを選択して基準電圧を出力する回路である。具体的には、スイッチ回路ＳＷ１は、複数の抵抗素子Ｒｓ１，Ｒｓ２，Ｒｓ３，，，Ｒｓｎ（ｎは自然数。但し、Ｒｓｎは図８に図示されていない）を備え、これらの抵抗素子Ｒｓ１～Ｒｓｎは直列接続されている。抵抗素子Ｒｓ１の一端は抵抗素子Ｒ４に電気的に接続され、抵抗素子Ｒｓｎの一端は抵抗素子Ｒ５に電気的に接続される。

【0057】

抵抗素子Ｒｓ１～Ｒｓｎの端部のノードにはスイッチＳｓ１～Ｓｓｎの一端が電気的に接続されており、スイッチＳｓ１～Ｓｓｎの他端はノードＮ５に電気的に接続される。例えば、抵抗素子Ｒ４と抵抗素子Ｒｓ１との間のノードＮｓ１はスイッチＳｓ１の一端に電気的に接続され、抵抗素子Ｒｓ１と抵抗素子Ｒｓ２との間のノードＮｓ２はスイッチＳｓ２の一端に電気的に接続される。

【0058】

スイッチ回路ＳＷ１において、各スイッチＳｓ１～Ｓｓｎのオン、オフはロジック回路３６に制御される。すなわち、上述の外部通信モードにおいて、オンにすべきスイッチを示すスイッチ制御データが外部装置から記憶回路５０に記憶される。スイッチ制御データが記憶回路５０に記憶された状態で通常動作モードの動作が開始されると、ロジック回路３６は当該スイッチ制御データが示すスイッチをオンとし、他のスイッチをオフとする。この構成によれば、ユーザーは外部装置を用いて抵抗分圧回路ＲＤ２における分圧比を調整することができる。

【0059】

図８においては、スイッチＳｓ３がオンになった状態を示している。この状態であれば、ノードＮ５の電圧は、抵抗素子Ｒ４，Ｒｓ１，Ｒｓ２の抵抗値の和と、抵抗素子Ｒｓ３，，，Ｒｓｎ＋Ｒ５の抵抗値の和と、の比によってレギュレーター電圧が分圧された値となる。なお、図８に示す例においても抵抗素子Ｒ４，Ｒ５の抵抗値は同一である。また、抵抗素子Ｒｓ１～Ｒｓｎの抵抗値は抵抗素子Ｒ４，Ｒ５の抵抗値よりも小さく、例えば、一桁または二桁以上小さい値である。このため、スイッチ制御データによってオンとなるスイッチＳｓ１～Ｓｓｎを選択することで、ユーザーは、分圧比を微調整することが可能である。

【0060】

この構成によれば、ノードＮ５の電圧である基準電圧を電源ノードＶＲＥＧの電圧の１／２よりも小さく、または大きくなるように微調整することができる。所望のデューティーは一般に５０％であるが、発振器１の出力端子であるＴ３端子に接続された回路がデューティーを変化させる特性を有している場合がある。例えば、Ｔ３端子に接続された回路に５０％のデューティーのクロック信号ＣＫＯが入力された場合に、ハイレベルの期間が１％長くなり、ローレベルの期間が１％短くなる等の特性を有することが想定される。

【0061】

この場合、Ｔ３端子に接続された回路に対して５０％のデューティーのクロック信号ＣＫＯが入力されても、当該回路内でハイレベルの期間が５１％、ローレベルの期間が４９％になってしまう。このような場合に図８に示す回路において、分圧比を微調整し、クロック信号ＣＫＯのデューティーを１％程度変化させ、例えば、ハイレベルの期間が４９％、ローレベルの期間が５１％程度になるように設定すれば、Ｔ３端子に接続された回路の特性によって当該回路内のデューティーが変化し、５０％に近づくことになる。この結果、発振器１のＴ３端子に接続された回路において、所望のデューティーになるように調整することができる。

【0062】

図８に示す第２実施形態においても、発振回路１０と波形整形回路２１ａとの間に、特許文献１のようなローパスフィルターが存在しない。従って、当該ローパスフィルターによるサーマルノイズ（ノイズフロア）の上昇を誘発することはない。また、第２実施形態においても差動増幅器Ａ１のユニティゲイン周波数ｆｕが、ローパスフィルターＬＰＦ１のカットオフ周波数ｆｃより小さくなるように構成される。このため、ノードＮ３とノードＮ１との間のフィードバックに起因する異常発振は発生しない。さらに、差動増幅器Ａ１のユニティゲイン周波数ｆｕは、ローパスフィルターＬＰＦ１のカットオフ周波数ｆｃの半分以下であってもよいし、１／１０以下であってもよい。これらの構成により、第１実施形態と同様の効果が得られる。

【0063】

３．第３実施形態
さらに、基準電圧は、レギュレーター電圧を分圧した電圧である構成に限定されない。図９は、第１インバーターＩｎ１の出力信号に基づいて基準電圧が生成される構成を有する波形変換回路２１１の回路図である。図９において、図２と同様の構成は同様の符号で示している。波形変換回路２１１においては、抵抗分圧回路ＲＤ１を備えておらず、代わりにローパスフィルターＬＰＦ２を備えている。

【0064】

ローパスフィルターＬＰＦ２は、抵抗素子Ｒ７と容量素子Ｃ３とを備えている。抵抗素子Ｒ７と容量素子Ｃ３は、ノードＮ２と低電位ノードＧＮＤとの間において、ノードＮ２から低電位ノードＧＮＤに向けて並ぶように直列に接続される。抵抗素子Ｒ７，容量素子Ｃ３の間のノードＮ５は、差動増幅器Ａ１の非反転入力端子に対して電気的に接続される。ローパスフィルターＬＰＦ２において、抵抗素子Ｒ７の抵抗値は、例えば、抵抗素子Ｒ３の抵抗値と同一とすることができる。また、容量素子Ｃ３の容量値は、例えば、容量素子Ｃ１の容量値と同一とすることができる。

【0065】

以上の構成によれば、差動増幅器Ａ１の非反転入力端子であるノードＮ５に印加される基準電圧は、第１インバーターＩｎ１の出力信号をローパスフィルターＬＰＦ２で平滑化した電圧となる。第１インバーターＩｎ１の出力ノードであるノードＮ２は、第２インバーターＩｎ２の入力ノードである。そして、ローパスフィルターＬＰＦ２にはノードＮ２の信号が入力され、ローパスフィルターＬＰＦ１には第２インバーターＩｎ２の出力ノードであるノードＮ３の信号が入力される。

【0066】

従って、ローパスフィルターＬＰＦ２とローパスフィルターＬＰＦ１とのそれぞれには、互いに逆相のクロック信号が入力される。このため、ローパスフィルターＬＰＦ２に入力されるノードＮ２のクロック信号においてハイレベルである期間がローレベルである期間より長ければ、ローパスフィルターＬＰＦ１に入力されるノードＮ３のクロック信号においてローレベルである期間がハイレベルである期間より長くなる。すなわち、ノードＮ２のクロック信号のデューティーが小さくなれば、ノードＮ３のクロック信号のデューティーが大きくなる。また、ノードＮ２のクロック信号のデューティーが大きくなれば、ノードＮ３のクロック信号のデューティーが小さくなる。

【0067】

ローパスフィルターＬＰＦ２，ＬＰＦ１は、入力されたクロック信号を平滑化する。従って、ローパスフィルターＬＰＦ２は、ノードＮ２のクロック信号のデューティーに対応する電圧を出力し、ローパスフィルターＬＰＦ３は、ノードＮ３のクロック信号のデューティーに対応する電圧を出力する。このため、ローパスフィルターＬＰＦ１の出力電圧を検出電圧、ローパスフィルターＬＰＦ２の出力電圧を基準電圧として、差動増幅器Ａ１に入力すれば、差動増幅器Ａ１から両電圧の差異を解消するバイアス電圧を出力させることができる。

【0068】

図９に示す第２実施形態においても、発振回路１０と波形整形回路２１１ａとの間に、特許文献１のようなローパスフィルターが存在しない。従って、当該ローパスフィルターによるサーマルノイズ（ノイズフロア）の上昇を誘発することはない。また、第３実施形態においても差動増幅器Ａ１のユニティゲイン周波数ｆｕが、ローパスフィルターＬＰＦ１のカットオフ周波数ｆｃより小さくなるように構成される。このため、ノードＮ３とノードＮ１との間のフィードバックに起因する異常発振は発生しない。さらに、差動増幅器Ａ１のユニティゲイン周波数ｆｕは、ローパスフィルターＬＰＦ１のカットオフ周波数ｆｃの半分以下であってもよいし、１／１０以下であってもよい。これらの構成により、第１実施形態と同様の効果が得られる。

【0069】

４．他の実施形態
上述の実施形態は本発明を実施するための例であり、他にも種々の実施形態を採用可能である。例えば、温度センサー３０および温度補償回路３２や周波数制御回路３４が省略された構成であっても良い。また、出力回路２０においては、プリバッファー２３，２５および出力バッファー２４，２６を備え、ＣＭＯＳ出力波形とクリップドサイン波形とを選択可能であるが、一方のみ出力可能な構成であっても良いし、他の波形の出力が可能であっても良い。さらに、発振器１の適用対象は限定されず種々の対象、例えば、各種の電子機器、車両の電装品等に使用可能である。

【0070】

発振回路は、発振信号を生成することができればよく、振動子の出力信号を増幅して振動子にフィードバックすることができればよい。その方式は限定されず、例えば、ピアース発振回路、インバーター型発振回路、コルピッツ発振回路、ハートレー発振回路などの種々のタイプの発振回路であってよい。波形整形回路は、発振信号を矩形波に整形することができればよく、その方式は限定されない。例えば、コンパレーターを用いた回路であっても良い。

【0071】

ローパスフィルターは、クロック信号を平滑化してクロック信号のデューティーに対応する検出電圧を生成することができればよい。従って、ローパスフィルターを構成する素子は、上述のような素子に限定されず、種々の素子の組合せによってローパスフィルターが実現されて良い。

【0072】

差動増幅器は、検出電圧と基準電圧との差に基づくバイアス電圧を、波形整形回路の入力ノードに出力する回路であり、差動増幅器のユニティゲイン周波数が、ローパスフィルターのカットオフ周波数より小さい構成であれば良い。差動増幅器を構成する素子も、種々の組合せによって実現されて良い。

【符号の説明】

【0073】

１…発振器、２…回路装置、３…振動子、１０…発振回路、２０…出力回路、２１…波形変換回路、２１ａ…波形整形回路、２２…分周回路、２３…プリバッファー、２４…出力バッファー、２５…プリバッファー、２６…出力バッファー、３０…温度センサー、３２…温度補償回路、３４…周波数制御回路、３６…ロジック回路、４０…電源回路、５０…記憶回路、２１０…波形変換回路、２１１…波形変換回路、Ａ１…差動増幅器、Ｃ１～Ｃ３…容量素子、ＬＰＦ１，ＬＰＦ２，ＬＰＦ３…ローパスフィルター、Ｒ１～Ｒ７…抵抗素子、ＲＤ１，ＲＤ２…抵抗分圧回路、Ｒｓ１～Ｒｓｎ…抵抗素子、ＳＷ１…スイッチ回路、Ｓｓ１～Ｓｓｎ…スイッチ、Ｔｎ１，Ｔｎ２…Ｎ型トランジスター、Ｔｐ１，Ｔｐ２…Ｐ型トランジスター

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】